特開 2024-71135 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024071135

(43)【公開日】2024-05-24

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/00 20060101AFI20240517BHJP

   H01L 25/07 20060101ALI20240517BHJP

【ＦＩ】

H01L25/00 B

H01L25/08 E

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022181925

(22)【出願日】2022-11-14

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】土山 和晃

(72)【発明者】

【氏名】佃 龍明

(57)【要約】

【課題】半導体チップの保護膜にクラックが発生することを防止しつつ、電源インピーダンスを低減する。
【解決手段】
半導体装置１は、第１端子Ｔ１を有する基材１１と、第１端子Ｔ１と電気的に接続された第１電極パッドＰ１、電源電位に接続される第２電極パッドＰ２、および基準電位に接続される第３電極パッドＰ３を有し、第１部材を介して基材１１上に搭載された半導体チップ１２と、第２部材を介して半導体チップ１２上に搭載された、第１電極および第２電極を有するチップコンデンサと、第１電極パッドＰ１と第１端子Ｔ１とを互いに、かつ、電気的に接続する第１ワイヤ１４と、基材１１を経由することなく、第２電極パッドＰ２と第１電極１３１とを互いに、かつ、電気的に接続する第２ワイヤ１５と、基材１１を経由することなく、第３電極パッドＰ３と第２電極１３２とを互いに、かつ、電気的に接続する第３ワイヤ１６と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１端子を有する基材と、
前記第１端子と電気的に接続された第１電極パッド、電源電位が供給される第２電極パッド、および基準電位が供給される第３電極パッドを有し、第１部材を介して前記基材上に搭載された半導体チップと、
第１電極および第２電極を有し、第２部材を介して前記半導体チップ上に搭載されたチップコンデンサと、
前記第１電極パッドと前記第１端子とを互いに、かつ、電気的に接続する第１ワイヤと、
前記基材を経由することなく、前記第２電極パッドと前記第１電極とを互いに、かつ、電気的に接続する第２ワイヤと、
前記基材を経由することなく、前記第３電極パッドと前記第２電極とを互いに、かつ、電気的に接続する第３ワイヤと、
前記半導体チップ、前記チップコンデンサ、前記第１ワイヤ、前記第２ワイヤ、および前記第３ワイヤを封止する樹脂封止体と
を備え、
前記第２ワイヤおよび前記第３ワイヤのそれぞれの長さは、前記第１ワイヤの長さよりも短い、半導体装置。

【請求項2】

前記半導体装置は、ＤＲＡＭチップおよび前記ＤＲＡＭチップを制御するロジックチップを含み、
前記ＤＲＡＭチップおよび前記ロジックチップの少なくともいずれかは、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられる、
請求項１に記載の半導体装置。

【請求項3】

前記ＤＲＡＭチップおよび前記ロジックチップの両方が、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられる、
請求項２に記載の半導体装置。

【請求項4】

前記ロジックチップは、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられ、
前記ロジックチップ上に搭載された前記チップコンデンサが、前記ロジックチップから見た高周波域の電源インピーダンスを低減し、
前記基材上に搭載されたチップコンデンサが、前記ロジックチップから見た低周波域の電源インピーダンスを低減する、
請求項２に記載の半導体装置。

【請求項5】

前記ＤＲＡＭチップおよび前記ロジックチップのうち一方の半導体チップが、他方の半導体チップ上に積み上げられ、
前記一方の半導体チップは、その表面上に前記チップコンデンサが搭載された前記半導体チップとして備えられ、
前記他方の半導体チップは、前記基材上に搭載されたチップコンデンサに接続される、
請求項２に記載の半導体装置。

【請求項6】

積み上げられた複数のＤＲＡＭチップを備え、
ＤＲＡＭチップごとに前記チップコンデンサが搭載される、
請求項２に記載の半導体装置。

【請求項7】

平面視において、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドを有する複数の電極パッドが、前記半導体チップの各辺に沿って、かつ、複数列に亘って配置されており、
前記第２電極パッドおよび第３電極パッドのそれぞれは、前記複数列のうちの最も内側の列に配置されている、
請求項１に記載の半導体装置。

【請求項8】

前記ＤＲＡＭチップのデータ転送速度は、２０００Ｍｂｐｓ以上である、
請求項２に記載の半導体装置。

【請求項9】

前記第２部材は、ダイアタッチフィルムである、
請求項１に記載の半導体装置。

【請求項10】

前記電源電位は、前記基材を経由することなく、前記チップコンデンサから前記半導体チップに供給され、
前記基準電位は、前記基材を経由することなく、前記チップコンデンサから前記半導体チップに供給される、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関する。

【背景技術】

【0002】

特許文献１および特許文献２は、半導体チップの主面、つまり電極パッド形成面上にチップコンデンサを搭載した半導体装置を開示している。チップコンデンサは電源電位と基準電位の間に設けられ、バイパスコンデンサとして動作する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００２－１８４９３３号公報

【特許文献2】特開２０１１－１２４６０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置の高速化に伴い、電源のターゲットインピーダンス（電源インピーダンスとも言う）を小さくする必要性が増加している。例えば、ＤＤＲ４ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓs Ｍｅｍｏｒｙ）では、データ転送速度が２０００Ｍｂｐｓ（Ｍｅｇａｂｉｔｓ Ｐｅｒ Ｓｅｃｏｎｄ）以上になることがあり、電源インピーダンスを低減する必要性が高い。本願の発明者は、特許文献１および特許文献２のように、電源電位用配線と基準電位用配線とを繋ぐバイパスコンデンサを半導体チップ上に配置し、電源インピーダンスを小さくする方法について検討した。

【0005】

検討の結果、特許文献１の図１のようにバイパスコンデンサを半導体チップ上に直接はんだ付けする場合、半田材をリフローする工程で半導体チップの主面を覆う保護膜（パッシベーション膜とも言う）にクラックが生じる恐れがあることがわかった。また、特許文献２の図２１（ｂ）のようにバイパスコンデンサを基材（例：配線基板）に接続する場合、電源端子とバイパスコンデンサとの距離が長く、電源インピーダンスを低減する効果が不十分であることがわかった。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体装置は、
第１端子を有する基材と、
前記第１端子と接続された第１電極パッド、電源電位が供給される第２電極パッド、および基準電位が供給される第３電極パッドを有し、第１部材を介して前記基材上に搭載された半導体チップと、
第１電極および第２電極を有し、第２部材を介して前記半導体チップ上に搭載されたチップコンデンサと、
前記第１電極パッドと前記第１端子とを互いに、かつ、電気的に接続する第１ワイヤと、
前記基材を経由することなく、前記第２電極パッドと前記第１電極とを互いに、かつ、電気的に接続する第２ワイヤと、
前記基材を経由することなく、前記第３電極パッドと前記第２電極とを互いに、かつ、電気的に接続する第３ワイヤと、
前記半導体チップ、前記チップコンデンサ、前記第１ワイヤ、前記第２ワイヤ、および前記第３ワイヤを封止する樹脂封止体と
を備え、
前記第２ワイヤおよび前記第３ワイヤのそれぞれの長さは、前記第１ワイヤの長さよりも短い。

【発明の効果】

【0008】

前記一実施の形態によれば、半導体チップの保護膜にクラックが生じることを防ぎつつ、電源インピーダンスを低減できる。

【図面の簡単な説明】

【0009】

【図1】実施形態１にかかる半導体装置の上面図である。

【図2】図１のＡ－Ａ’断面を模式的に示す概念図である。

【図3】関連する半導体装置の製造方法を説明する図である。

【図4】実施形態１にかかる半導体装置の製造方法を説明する図である。

【図5】実施形態２にかかる半導体装置の回路構成を説明する図である。

【図6】実施形態２にかかる半導体装置の上面図である。

【図7】図６のＢ－Ｂ’断面を模式的に示す概念図である。

【図8】実施形態２の変形例を説明する図である。

【図9】実施形態２の変形例を説明する図である。

【図10】実施形態３にかかる半導体装置を説明する図である。

【図11】各実施形態の変形例を説明する図である。

【発明を実施するための形態】

【0010】

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0011】

（実施形態１）
図１は実施形態１にかかる半導体装置１を上方向から見た上面図である。なお、半導体装置１は樹脂封止体１７により封止されるため、半導体チップ１２等は実際には上方向からは見えない。図２は図１のＡ－Ａ断面を模式的に示す概念図である。断面図ではあるが、見やすくするためにハッチングを省略している。

【0012】

図２に示されるように、半導体装置１は、基材１１、半導体チップ１２、チップコンデンサ１３、第１ワイヤ１４、第２ワイヤ１５、第３ワイヤ１６、および樹脂封止体１７を備えている。

【0013】

基材１１は、半導体チップ１２が搭載される半導体パッケージ基板である。図１および図２は、基材１１がＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板である場合を示しているが、基材１１はリードフレームであってもよい。

【0014】

図２に示されるように、基材１１の上面には、半導体チップ１２と電気的に接続される第１端子Ｔ１が配置されている。第１端子Ｔ１は、例えば、半導体チップ１２に電源（例：電源電位、基準電位）を供給する端子や、半導体チップ１２に電気信号を入力、あるいは、半導体チップ１２に電気信号を出力する端子を含む。図２に示されるように、基材１１の下面には、上面と下面との間に設けられた配線を介して第１端子Ｔ１と電気的に接続された、第２端子Ｔ２が配置されている。そして、この第２端子Ｔ２上には、外部基板と電気的に接続される外部接続端子（例：半田ボール）が形成されている。

【0015】

図２に示されるように、半導体チップ１２は、第１部材２１を介して基材１１上に搭載されている。なお、本実施形態１では、この第１部材２１は、例えば、ダイアタッチフィルム（ＤＡＦ）である。半導体チップ１２は、高周波の信号を扱う半導体チップであってもよい。高周波の信号を扱う半導体チップとは、例えば、そのデータ転送速度が速いＤＲＡＭチップ（例：２０００Ｍｂｐｓ以上）や、前記ＤＲＡＭチップと通信するロジックチップである。

【0016】

なお、半導体装置１は、複数の半導体チップを含むＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）であってもよい。複数の半導体チップは、横に並べられてもよく、縦積みされていてもよい。なお、バイパスコンデンサとして機能するチップコンデンサ１３が、全ての半導体チップ上に搭載されている必要はない。

【0017】

半導体チップ１２は、複数の電極パッドＰＤを有している。本実施形態１では、複数の電極パッドＰＤは、図１に示されるように、半導体チップ１２の各辺に沿って配置されている。なお、複数の電極パッドＰＤは、半導体チップ１２の各辺に沿って、かつ、複数列に亘って配置されていてもよい。図２を参照すると、電極パッドＰＤが配置された領域以外は保護膜１２１で覆われている。保護膜１２１（パッシベーション膜とも言う）は、例えば、シリコン酸化膜とポリイミド膜とを含んでいてもよい。

【0018】

複数の電極パッドＰＤには、第１電極パッドＰ１、第２電極パッドＰ２、および第３電極パッドＰ３が含まれている。

【0019】

第１電極パッドＰ１は、第１端子Ｔ１に電気的に接続される。第１電極パッドＰ１を介して半導体チップ１２から電気信号を入力、あるいは、半導体チップ１２に電気信号を出力してもよく、第１電極パッドＰ１を介して半導体チップ１２に電源を供給してもよい。

【0020】

第２電極パッドＰ２には、電源電位が供給される。第２電極パッドＰ２は、半導体チップ１２に設けられた電源電位用配線に電気的に接続されてもよい。

【0021】

第３電極パッドＰ３には、基準電位が供給される。第３電極パッドＰ３は、半導体チップ１２に設けられた基準電位用配線に電気的に接続されてもよい。

【0022】

上記したように、複数の電極パッドＰＤは、半導体チップ１２の各辺に沿って、かつ、複数列に亘って設けられてもよい。この場合、第２電極パッドＰ２および第３電極パッドＰ３は、最も内側の列に配置されてもよい。これにより、図１に示されるように、半導体チップ１２の表面のうち、複数の電極パッドＰＤで囲まれた領域にチップコンデンサ１３が配置されている場合には、後述する第２ワイヤ１５および第３ワイヤ１６のそれぞれの長さを、後述するワイヤ１４の長さよりも低減できる。この場合、第１電極パッドＰ１は外側の列に配置されてもよい。また、第２電極パッドＰ２および第３電極パッドＰ３のうちの一方は内側の列に配置される一方、他方は外側の列に配置されていてもよい。

【0023】

図２に示されるように、チップコンデンサ１３は、第２部材２２を介して半導体チップ１２上に搭載されている。なお、本実施形態１では、この第２部材２２は、例えば、ダイアタッチフィルム（ＤＡＦ）である。チップコンデンサ１３は、第１電極１３１および第２電極１３２を有している。チップコンデンサ１３は所謂バイパスコンデンサとして機能する。チップコンデンサ１３の数は、複数（例：６個）であってもよい。

【0024】

なお、第１部材２１および第２部材２２はダイアタッチフィルムに限定されるものではない。第１部材２１および第２部材２２は、接着剤や絶縁性のペーストであってもよい。但し、ペーストは、塗布してから硬化するまでの間に、ダイアタッチフィルムと比較して、その形状が変形し易い。そのため、第２ワイヤ１５および第３ワイヤ１６のそれぞれの長さを低減するために、チップコンデンサ１３を各電極パッドＰ２、Ｐ３の近傍に配置する場合には、ペーストよりもダイアタッチフィルムを用いることが好ましい。

【0025】

第１ワイヤ１４は、第１電極パッドＰ１と第１端子Ｔ１とを互いに、かつ、電気的に接続する。これにより、基材１１と半導体チップ１２とが互いに、かつ、電気的に接続される。第１ワイヤ１４の金属素材は特に限定されないが、例えば、金、銅、アルミ等である。

【0026】

第２ワイヤ１５は、基材１１を経由することなく、第２電極パッドＰ２と第１電極１３１とを互いに、かつ、電気的に接続する。第２ワイヤ１５の金属素材は特に限定されないが、例えば、金、銅、アルミ等である。

【0027】

第３ワイヤ１６は、基材１１を経由することなく、第３電極パッドＰ３と第２電極１３２とを互いに、かつ、電気的に接続する。第２ワイヤ１５および第３ワイヤ１６の金属素材は特に限定されないが、例えば、金、銅、アルミ等である。

【0028】

第２ワイヤ１５および第３ワイヤ１６により、チップコンデンサ１３は、バイパスコンデンサとして機能する。チップコンデンサ１３は、電源ノイズを低減する役割や電源電位を安定化する役割を果たす。

【0029】

樹脂封止体１７は、半導体チップ１２、チップコンデンサ１３、第１ワイヤ１４、第２ワイヤ１５、および第３ワイヤ１６を封止する。

【0030】

第２ワイヤ１５および第３ワイヤ１６のそれぞれは、図１および図２に示されるように、基材１１を経由することなく、半導体チップ１２とチップコンデンサ１３とを互いに、かつ、電気的に接続する。すなわち、本実施形態１では、基材１１を経由することなく、チップコンデンサ１３から半導体チップ１２に、電源電位および基準電位のそれぞれが供給（伝送）される。また、チップコンデンサ１３を半導体チップ１２上に搭載したことで、第２ワイヤ１５および第３ワイヤ１６のそれぞれの長さを、基材１１と半導体チップ１２とを互いに、かつ、電気的に接続する第１ワイヤ１４の長さよりも短くできる。したがって、第２ワイヤ１５および第３ワイヤ１６のそれぞれの長さを低減でき、電源インピーダンスを低減できる。すなわち、チップコンデンサ１３から半導体チップ１２までの、電源電位および基準電位のそれぞれの供給経路（伝送経路）における電源インピーダンスを低減できる。また、チップコンデンサ１３は半導体チップ１２に直接半田付けされていないため、保護膜１２１にクラックが発生することを防止できる。

【0031】

次に、図３および図４を参照して、実施形態１にかかる半導体装置１の製造方法を説明する。図３は、関連技術にかかる半導体装置の製造方法を説明する図である。図４は、実施形態１にかかる半導体装置の製造方法を説明する図である。

【0032】

図３を参照すると、関連する半導体装置の製造方法では、電源電位用配線（電源電位の配線パターンとも言う）および基準電位用配線（基準電位の配線パターンとも言う）が最上面（トップ面とも言う）に形成された基材１１にチップコンデンサ１３をリフローで半田付けする（ステップＳ１０１）。温度条件は、例えば、２００℃～２５０℃に設定される。符号Ｓは、半田を表している。

【0033】

次に、ダイボンディングにより、第１部材２１を介して基材１１に半導体チップ１２を搭載する（ステップＳ１０２）。温度条件は、例えば、１００℃～２００℃に設定される。

【0034】

次に、ワイヤボンディングにより、半導体チップ１２と基材１１とを相互に電気的に接続する（ステップＳ１０３）。

【0035】

関連技術では、半導体チップ１２とチップコンデンサ１３との距離が大きいため、電源インピーダンスが大きいという問題がある。また、半導体チップ１２の外にチップコンデンサ１３を搭載する場合、基材１１の配線リソースが減少してしまう。つまり、複数のチップコンデンサ１３を基材１１上に搭載する場合、基材１１の最上面を電源電位用配線および基準電位用配線の引き回しに用いる必要がある。この場合、基材１１の配線層の数を増やさなければならず、例えば、基材１１の配線層の数を２層から４層に増やさなければならない場合がある。

【0036】

また、半導体チップ１２上にチップコンデンサ１３をリフロー半田付けする方法も考えられる。しかしながら、この場合、リフロー温度によって、半導体チップ１２の保護膜１２１に応力が発生し、保護膜１２１にクラックが発生する恐れがある。

【0037】

図４を参照すると、実施形態１にかかる半導体装置の製造方法では、まず、ダイボンディングにより、第１部材２１を介して基材１１に半導体チップ１２を搭載する（ステップＳ２０１）。温度条件は、例えば、１００℃～２００℃に設定される。

【0038】

次に、ダイボンディングにより、第２部材２２を介して半導体チップ１２にチップコンデンサ１３を搭載する（ステップＳ２０２）。温度条件は、例えば、１００℃～２００℃に設定される。

【0039】

次に、ワイヤボンディングにより、半導体チップ１２と基材１１とを相互に電気的に接続し、半導体チップ１２とチップコンデンサ１３とを相互に電気的に接続する（ステップＳ２０３）。そして、半導体チップ１２等が樹脂封止体で封止される。

【0040】

実施形態１では、ステップＳ２０２が必要になるが、基材１１の配線層の数を増やさなくてもよいという利点がある。実施形態１は、関連技術と比べて、コスト面で有利な可能性がある。

【0041】

実施形態１によると、半導体チップ１２の保護膜にクラックが発生することを防止しつつ、電源インピーダンスを低減することができる。また、実施形態１によると基材１１の配線リソースの減少を防止し、製造コストを低減できる可能性がある。

【0042】

（実施形態２）
実施形態２は、実施形態１の具体例である。実施形態２にかかる半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ３２と、ＤＲＡＭチップ３２を制御するロジックチップ３１とが１つのパッケージに封止されたＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）である。なお、メモリチップとロジックチップの両方に、チップコンデンサ１３が搭載されていなくてもよい。

【0043】

ロジックチップ３１は、ＤＲＡＭチップ３２と通信するメモリコントローラを含む。ロジックチップ３１は、複数の機能をワンチップ化した所謂ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）であってもよい。

【0044】

図５は、実施形態２にかかる半導体装置１ａの回路構成を説明する図である。後述するように、バイパスコンデンサＣ１、Ｃ２、Ｃ３、およびＣ４の全てが、チップコンデンサ１３としてロジックチップ３１上またはＤＲＡＭチップ３２上に搭載される必要はない。

【0045】

半導体装置１ａは、ロジックチップ３１およびＤＲＡＭチップ３２を備えている。ＤＲＡＭチップ３２は、ＤＤＲ＿ＳＤＲＡＭを有する。

【0046】

ロジックチップ３１は、ＣＰＵ３１１および信号ドライバＤを備えている。ＣＰＵ３１１は、コア系電源電位ＶＤＤと基準電位ＶＳＳの間に設けられる。信号ドライバＤは、ＤＤＲ系電源電位ＶＤＤＱ（ＤＤＲ＿ＶＤＤＱとも言う）とＤＤＲ系基準電位ＶＳＳＱ（ＤＤＲ＿ＶＳＳＱとも言う）の間に設けられる。コア系電源電位ＶＤＤ、基準電位ＶＳＳ、ＤＤＲ系電源電位ＶＤＤＱ、およびＤＤＲ系基準電位ＶＳＳＱは、上述した基材１１の第１端子Ｔ１から供給されてもよい。また、ロジックチップ３１とＤＲＡＭチップ３２とを互いに、かつ、電気的に接続する経路では、図５に示されるように、基準電位ＶＳＳとＤＤＲ系基準電位ＶＳＳＱが、互いに共通であってもよい。

【0047】

ＤＲＡＭチップ３２は、メモリセル（不図示）および入出力回路（不図示）を備える。入出力回路は、ＤＤＲ系電源電位ＶＤＤＱとＤＤＲ系基準電位ＶＳＳＱの間に設けられる。入出力回路は、信号ドライバＤからの制御信号の受信に応じてメモリセルからのデータの読み出しおよびメモリセルへのデータの書き込みを行う。

【0048】

符号４１はＤＤＲ系電源を表している。バイパスコンデンサＣ１およびバイパスコンデンサＣ２の各々は、ＤＤＲ系電源４１をロジックチップ３１に供給する経路に接続されている。バイパスコンデンサＣ１およびＣ２は、ロジックチップ３１から見た電源インピーダンスを低下させる。バイパスコンデンサＣ１は、高周波域における電源インピーダンスを低下させる低容量のコンデンサである。バイパスコンデンサＣ２は、低周波域における電源インピーダンスを低下させる大容量のコンデンサである。

【0049】

バイパスコンデンサＣ１およびＣ２の少なくともいずれかをチップコンデンサ１３としてロジックチップ３１上に搭載することで、ロジックチップ３１から見たＤＤＲ系電源４１の電源インピーダンスを低減できる。

【0050】

信号ドライバＤを構成するトランジスタはＣＰＵ３１１を構成するトランジスタよりも大きな駆動電流を消費する。また、パラレルバスインタフェースを介して複数の信号ドライバＤが同時に動作する可能性がある。したがって、過渡電流により大きな電源ノイズが発生するため、高周波域で電源インピーダンスを低減するバイパスコンデンサＣ１が特に重要である。したがって、バイパスコンデンサＣ１およびＣ２のうち、バイパスコンデンサＣ１をチップコンデンサ１３としてロジックチップ３１上に搭載することが好ましい。なお、ＤＲＡＭチップ３２のデータ転送速度が高いほど、電源インピーダンスを低くする必要性は大きい。そのため、バイパスコンデンサＣ１をロジックチップ３１上に搭載する場合、低周波域で電源インピーダンスを低減するバイパスコンデンサＣ２が、関連技術と同様に基材１１上に搭載されてもよい。さらに、もし第２ワイヤ１５および第３ワイヤ１６のそれぞれの長さが、基材１１とロジックチップ３１とを互いに、かつ、電気的に接続する第１ワイヤ１４の長さと同じである場合には、各バイパスコンデンサＣ１、Ｃ２は基材１１上に搭載されていてもよい。

【0051】

バイパスコンデンサＣ３は、ＤＤＲ系電源４１をＤＲＡＭチップ３２に供給する経路に接続されている。バイパスコンデンサＣ３は、ＤＲＡＭチップ３２から見た電源インピーダンスを低下させる。バイパスコンデンサＣ３も、高周波域におけるノイズを除去する低容量のコンデンサと、低周波におけるノイズを除去する大容量のコンデンサとで構成されてもよい。

【0052】

バイパスコンデンサＣ３をチップコンデンサ１３としてＤＲＡＭチップ３２上に搭載することで、ＤＲＡＭチップ３２から見たＤＤＲ系電源４１の電源インピーダンスを低減できる。

【0053】

符号４２はコア系電源を表している。コア系電源４２のマイナス側のシンボルは図示を省略している。バイパスコンデンサＣ４は、コア系電源４２をロジックチップ３１に供給する経路に接続されている。バイパスコンデンサＣ４は、ロジックチップ３１から見たコア系電源４２の電源インピーダンスを低下させる。

【0054】

バイパスコンデンサＣ４をチップコンデンサ１３としてロジックチップ３１上に搭載することで、コア系電源４２の電源インピーダンスを低減できる。ただし、コア系電源４２の電源インピーダンスが問題になるほどＣＰＵ３１１の消費電流が大きい場合、放熱やＩＲドロップの関係で、ロジックチップ３１と基材１１とをワイヤで接続しない可能性が高い。この場合、ロジックチップ３１はフリップチップ実装される可能性がある。

【0055】

以上の通り、バイパスコンデンサＣ１をチップコンデンサ１３としてロジックチップ３１上に搭載することが好ましい。バイパスコンデンサＣ１の第１電極および第２電極は、それぞれ、ロジックチップ３１が有する第２電極パッドＰ２および第３電極パッドＰ３と電気的に接続される。この場合、バイパスコンデンサＣ２、Ｃ３、およびＣ４は、関連技術と同様に、基材１１上に搭載されてもよい。また、ロジックチップ３１の表面上にバイパスコンデンサＣ１以外のバイパスコンデンサを搭載できる領域がある場合には、バイパスコンデンサＣ１と同様、ロジックチップ３１から見た電源インピーダンスを低下させるバイパスコンデンサＣ２についても、ロジックチップ３１上に搭載されてもよい。

【0056】

次に、実施形態２にかかる半導体装置１ａの構成例を説明する。図６は、半導体装置１ａを上方から見た上面図である。図７は、図６のＢ－Ｂ’断面図である。図６および図７では、第１部材や第２部材の図示を省略している。

【0057】

図６および図７では、ロジックチップ３１上にチップコンデンサ１３が搭載される場合を示している。ロジックチップ３１は、実施形態１の半導体チップ１２に相当する。ロジックチップ３１およびＤＲＡＭチップ３２上は縦積みされている。なお、ロジックチップ３１がＤＲＡＭチップ３２の上に積み上げられてもよく、ＤＲＡＭチップ３２がロジックチップ３１の上に積み上げられてもよい。

【0058】

ＤＲＡＭチップ３２は、リードフレームである基材１１上に第１部材（不図示）を介して搭載される。基材１１がリードフレームである場合、基材１１がＢＧＡである場合に比べて、電源インピーダンスが高いという課題がある。ロジックチップ３１は、図示しない第１部材を介してＤＲＡＭチップ３２上に搭載される。

【0059】

ロジックチップ３１およびＤＲＡＭチップ３２は、上述した第１電極パッドＰ１を有する。第１電極パッドＰ１は、第１ワイヤ１４を介して第１端子Ｔ１に接続される電極パッドである。第１電極パッドＰ１は、信号を入出力するための電極パッドであってもよく、電源（例：ＤＤＲ系電源の電源電位）が供給される電極パッドであってもよい。

【0060】

ロジックチップ３１は、上述した第２電極パッドＰ２および第３電極パッドＰ３を有する。第２電極パッドＰ２は、第２ワイヤ１５を介してチップコンデンサ１３の第１電極Ｐ１に接続される電極パッドである。第３電極パッドＰ３は、第３ワイヤ１６を介してチップコンデンサ１３の第２電極に接続される電極パッドである。

【0061】

ＤＲＡＭチップ３２には、再配線層ＲＤＬ（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）が形成されている。ＤＤＲ系電源は、第１ワイヤ１４、再配線層ＲＤＬ、およびワイヤ５１を介して、基材１１からロジックチップ３１に供給されてもよい。第１ワイヤ１４は、基材１１とＤＲＡＭチップ３２とを互いに、かつ、電気的に接続するワイヤである。ワイヤ５１は、ロジックチップ３１とＤＲＡＭチップ３２とを互いに、かつ、電気的に接続するワイヤである。第１ワイヤ１４およびワイヤ５１のそれぞれは、電源電位および基準電位を供給する配線に加えて、信号を伝送する配線を含んでもよい。ロジックチップ３１およびＤＲＡＭチップ３２を縦積みする場合、ワイヤ５１の長さを低減できる。

【0062】

チップコンデンサ１３は、高周波領域における電源インピーダンスを低減するバイパスコンデンサＣ１であってもよい。この場合、低周波領域における電源インピーダンスを低減するバイパスコンデンサＣ２は、関連技術と同様に基材１１上に搭載されていてもよい。また、ロジックチップ３１の表面上にバイパスコンデンサＣ１以外のバイパスコンデンサを搭載できる領域がある場合には、低周波領域における電源インピーダンスを低減するバイパスコンデンサＣ２についても、ロジックチップ３１上に搭載されてもよい。

【0063】

また、ＤＲＡＭチップ３２にも、バイパスコンデンサＣ３として機能するチップコンデンサ１３が搭載されてもよい。この場合、ロジックチップ３１から見た電源インピーダンスと、ＤＲＡＭチップ３２から見た電源インピーダンスの両方を低減できる。この場合、ロジックチップ３１とＤＲＡＭチップ３２の各々が、実施形態１の半導体チップ１２に相当する。

【0064】

図８は、図６および図７を参照して説明した構成の変形例を説明する図である。図８を参照すると、リードフレームである基材１１上に、チップコンデンサ１８が搭載されている。半導体チップ１２上に搭載されるチップコンデンサ１３は第１チップコンデンサ１３とも言われ、基材１１上に搭載されたチップコンデンサ１８は第２チップコンデンサ１８とも言われる。

【0065】

第２チップコンデンサ１８は、ＤＲＡＭチップ３２に供給されたＤＤＲ系電源電位ＶＤＤＱと基準電位ＶＳＳの間に設けられる。これにより、第２チップコンデンサ１８は、バイパスコンデンサＣ３として機能する。

【0066】

ＤＲＡＭチップ３２は、ＤＤＲ系電源電位ＶＤＤＱに接続される電極パッドと、基準電位ＶＳＳに接続される電極パッドとを有する。第２チップコンデンサ１８は、ＤＲＡＭチップ３２が有する２つの電極パッドに電気的に接続される。ワイヤ５２は、第２チップコンデンサ１８とＤＲＡＭチップ３２とを接続するワイヤである。ワイヤ５２は上述した第２ワイヤ１５および第３ワイヤ１６より長い場合があるが、関連技術と比べて電源インピーダンスを低減する効果がある。

【0067】

ロジックチップ３１の下に設けられたＤＲＡＭチップ３２上には、第１チップコンデンサ１３を搭載する領域を確保できない場合がある。この場合も、基材１１上に第２チップコンデンサ１８を設けることで、ＤＲＡＭチップ３２から見た電源インピーダンスを低減することができる。

【0068】

また、ロジックチップ３１およびＤＲＡＭチップ３２は、横に並べられてもよい。図９は、ロジックチップ３１およびＤＲＡＭチップ３２を横に並べ、ロジックチップ３１にチップコンデンサ１３を搭載する場合を示している。なお、チップコンデンサ１３はＤＲＡＭチップ３２上に搭載されてもよい。第１ワイヤ１４は、ダイパッドに接続されるワイヤ（例：基準電位に接続されるワイヤ）を含んでいてもよい。

【0069】

（実施形態３）
実施形態３は、実施形態２の変形例である。実施形態３にかかる半導体装置１ｂは、複数のＤＲＡＭチップ３２を備える。図１０は、実施形態３にかかる半導体装置１ｂを説明する図である。図１０では、基材１１、第１部材、第２部材等の図示を省略している。

【0070】

半導体装置１ｂは、ロジックチップ３１、スペーサ部材３３、ＤＲＡＭチップ３２１、およびＤＲＡＭチップ３２２を備えている。なお、ＤＲＡＭチップ３２の数は、２つには限定されず、３つ以上であってもよい。なお、ロジックチップ３１は、ＤＲＡＭチップ３２１および３２２の上に設けられてもよく、ＤＲＡＭチップ３２１および３２２の下に設けられてもよい。

【0071】

ＳｏＣ３１は、図示しない基材上に搭載される。ロジックチップ３１の上には、スペーサ部材３３が搭載される。これにより、ロジックチップ３１上に、チップコンデンサ１３を搭載する領域を確保できる。スペーサ部材３３は、例えば、ダミーのシリコンチップであってもよい。

【0072】

スペーサ部材３３上にＤＲＡＭチップ３２１が搭載され、ＤＲＡＭチップ３２１上にＤＲＡＭチップ３２２が搭載されている。ＤＲＡＭチップ３２１および３２２は、粘着フィルム（例：ダイアタッチフィルム）や接着剤を用いて積み上げられてもよい。

【0073】

ロジックチップ３１、ＤＲＡＭチップ３２１、およびＤＲＡＭチップ３２２の各々には、チップコンデンサ１３が搭載されている。ＤＲＡＭチップ３２１はＤＲＡＭチップ３２１上に搭載されたチップコンデンサ１３に接続され、ＤＲＡＭチップ３２２はＤＲＡＭチップ３２２上に搭載されたチップコンデンサ１３に接続される。これにより、ＤＲＡＭチップ３２１およびＤＲＡＭチップ３２２の各々から見た電源インピーダンスを低減できる。

【0074】

ロジックチップ３１、ＤＲＡＭチップ３２１、およびＤＲＡＭチップ３２２の各々は、図示しない第２電極パッドおよび第３電極パッドを有する。第２ワイヤ１５は、チップコンデンサ１３と第２電極パッドとを電気的に接続する。また、図示しない第３ワイヤは、チップコンデンサ１３と第３電極パッドとを電気的に接続する。

【0075】

半導体装置１ｂは、ロジックチップ３１とＤＲＡＭチップ３２１とを電気的接続するワイヤ５１と、ロジックチップ３１とＤＲＡＭチップ３２２とを電気的に接続するワイヤ５１とを含んでいる。ワイヤ５１は電源電位および基準電位を供給する配線を含んでもよく、ワイヤ５１を介して制御信号やデータがやり取りされてもよい。

【0076】

また、ＤＲＡＭチップ３２２上に、チップコンデンサ１３に加えて、信号品質を改善するための終端抵抗が実装されてもよい。終端抵抗の一端がワイヤ５１に電気的に接続され、終端抵抗の他端が基準電位、電源電位、あるいは、信号に接続されてもよい。

【0077】

実施形態３では、ＤＲＡＭチップごとにバイパスコンデンサが設けられるため、ＤＲＡＭチップごとの電源インピーダンスを低減できる。

【0078】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【0079】

例えば、上記の実施の形態に係る分圧回路では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

【0080】

また、上記した各実施形態では、ダイアタッチフィルム２２を介して半導体チップ１２上にチップコンデンサ１３を搭載することについて説明した。しかしながら、図１１に示されるように、半導体チップ１２上に配置したダイアタッチフィルム２２上に別のＢＧＡ基板６１を搭載した上で、このＢＧＡ基板６１上に半田材６２を介してチップコンデンサ１３を搭載してもよい。

【0081】

なお、図１１に示される構成の場合、チップコンデンサ１３の各電極１３１、１３２とＢＧＡ基板６１の各配線（端子）６１１とは、半田材６２を介して互いに、かつ、電気的に接続されることになるが、チップコンデンサ１３と半導体チップ１２との間には、ダイアタッチフィルム２２だけでなく、別のＢＧＡ基板６１も介在しているため、上記したクラックが、半導体チップ１２の表面（上面）に形成された保護膜１２１に発生するのを抑制できる。

【0082】

また、上記クラックを確実に抑制するには、使用する別のＢＧＡ基板６１、あるいは、ダイアタッチフィルム２２の厚さは比較的大きいことが好ましい。しかしながら、別のＢＧＡ基板６１、あるいは、ダイアタッチフィルム２２の厚さを大きくしすぎると、この別のＢＧＡ基板６１の各配線（端子）６１１と半導体チップ１２の各電極パッドＰ２、Ｐ３とを互いに、かつ、電気的に接続するワイヤの長さが長くなってしまう。すなわち、チップコンデンサ１３から半導体チップ１２までの、電源電位および基準電位のそれぞれの供給経路（伝送経路）の長さが長くなってしまう。また、別のＢＧＡ基板６１や半田材６２を使用する分、例えば上記した実施形態１と比較して、半導体装置の製造工程は増えてしまう。そのため、半導体装置の製造コストを低減しつつ、チップコンデンサ１３から半導体チップ１２までの、電源電位および基準電位のそれぞれの供給経路（伝送経路）における電源インピーダンスも低減する場合は、上記した各実施形態のように、別のＢＧＡ基板６１を用いないのが好ましい。

【符号の説明】

【0083】

１、１ａ、１ｂ 半導体装置
１１ 基材
１２ 半導体チップ
１２１ 保護膜
１３ チップコンデンサ
１３１ 第１電極
１３２ 第２電極
１４ 第１ワイヤ
１５ 第２ワイヤ
１６ 第３ワイヤ
１７ 樹脂封止体
１８ チップコンデンサ
２１ 第１部材
２２ 第２部材
３１ ロジックチップ
３１１ ＣＰＵ
３２、３２１、３２２ ＤＲＡＭチップ
４１ ＤＤＲ系電源
４２ コア系電源
５１、５２ ワイヤ
６１ ＢＧＡ基板
６１１ 配線
６２ 半田材
Ｔ１ 第１端子
Ｔ２ 第２端子
Ｐ１ 第１電極パッド
Ｐ２ 第２電極パッド
Ｐ３ 第３電極パッド
Ｓ 半田
Ｃ１、Ｃ２、Ｃ３、Ｃ４ バイパスコンデンサ
ＶＤＤ コア系電源電位
ＶＤＤＱ ＤＤＲ系電源電位
ＶＳＳ 基準電位
Ｄ 信号ドライバ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】