特開 2024-71168 積層セラミック電子部品及び電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024071168

(43)【公開日】2024-05-24

(54)【発明の名称】積層セラミック電子部品及び電子装置

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240517BHJP

   H01G 2/08 20060101ALI20240517BHJP

【ＦＩ】

H01G4/30 201F

H01G4/30 513

H01G4/30 516

H01G4/30 517

H01G4/30 201G

H01G4/30 311E

H01G2/08 A

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2022181978

(22)【出願日】2022-11-14

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】田中 健大

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC04

5E001AC05

5E001AJ01

5E082AA01

5E082AB03

5E082BC25

5E082GG01

5E082PP10

(57)【要約】

【課題】 放熱性を向上することができる積層セラミック電子部品及び電子装置を提供する。
【解決手段】 積層セラミックコンデンサ１は、複数の誘電体層２２、及び誘電体層を介して設けられた複数の内部電極層２３を含む略直方体形状の積層チップ２と、積層体において互いに対向する一対の端面２Ａ，２Ｂをそれぞれ覆い、積層体の積層方向に沿って複数の内部電極層と接続され、少なくとも一方において、積層方向の一端を含む第１領域Ｄｉのポア率が、積層方向の他端を含む第２領域Ｕｉのポア率より低い一対の外部電極３０ａ，３０ｂとを有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の誘電体層、及び前記誘電体層を介して設けられた複数の内部電極層を含む略直方体形状の積層体と、
前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と接続され、少なくとも一方において、前記積層方向の一端を含む第１領域のポア率が、前記積層方向の他端を含む第２領域のポア率より低い一対の外部電極とを有することを特徴とする積層セラミック電子部品。

【請求項2】

前記一対の外部電極の少なくとも一方のポア率は、前記第２領域から前記第１領域に向かって低下することを特徴とする請求項１に記載の積層セラミック電子部品。

【請求項3】

前記第１領域のポア率は、１０％以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項4】

前記第１領域のポア率は、５％以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項5】

前記第１領域のポア率は、０．５％以上であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項6】

前記第２領域のポア率は、３０％以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項7】

前記第２領域のポア率は、１０％より大きいことを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項8】

前記第１領域は、前記端面から、前記積層方向を向く前記積層体の一方の主面上に回り込んだ第１回り込み部を有し、
前記第２領域は、前記端面から、前記積層方向を向く前記積層体の他方の主面上に回り込んだ第２回り込み部を有し、
前記第１回り込み部の厚みは、前記第２回り込み部の厚みより厚いことを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項9】

前記第１回り込み部の厚みは、前記第２回り込み部の厚みの１．１倍以上であることを特徴とする請求項８に記載の積層セラミック電子部品。

【請求項10】

前記一対の外部電極の少なくとも一方を覆うメッキ層を有し、
前記メッキ層において、前記積層方向の一端を含む第３領域のポア率が、前記積層方向の他端を含む第４領域のポア率より低いことを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項11】

前記メッキ層のポア率は、前記第４領域から前記第３領域に向かって低下することを特徴とする請求項１０に記載の積層セラミック電子部品。

【請求項12】

前記第３領域のポア率は、１０％以下であることを特徴とする請求項１０に記載の積層セラミック電子部品。

【請求項13】

前記第３領域のポア率は、１％以上であることを特徴とする請求項１０に記載の積層セラミック電子部品。

【請求項14】

前記第４領域のポア率は、３０％以下であることを特徴とする請求項１０に記載の積層セラミック電子部品。

【請求項15】

前記第４領域のポア率は、１０％より大きいことを特徴とする請求項１０に記載の積層セラミック電子部品。

【請求項16】

前記第４領域の外表面にポアが形成されていることを特徴とする請求項１０に記載の積層セラミック電子部品。

【請求項17】

前記積層体は、前記複数の内部電極層及び前記複数の誘電体層を前記積層方向の両側から挟むように積層され、前記第１領域及び前記第２領域にそれぞれ隣接する第１カバー層及び第２カバー層を含み、
前記第１カバー層及び前記第２カバー層は、色が相違することを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項18】

前記積層体は、前記複数の内部電極層及び前記複数の誘電体層を前記積層方向の両側から挟むように積層され、前記第１領域及び前記第２領域にそれぞれ隣接する第１カバー層及び第２カバー層を含み、
前記第１カバー層及び前記第２カバー層の一方は、前記第１カバー層及び前記第２カバー層の他方から区別するための識別部を有することを特徴とする請求項１または２に記載の積層セラミック電子部品。

【請求項19】

回路基板と、
前記回路基板上に設けられ、複数の誘電体層、及び前記誘電体層を介して設けられた複数の内部電極層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と接続され、少なくとも一方において、前記積層方向の一端を含む第１領域のポア率が、前記積層方向の他端を含む第２領域のポア率より低い一対の外部電極とを有する積層セラミック電子部品とを有することを特徴とする電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミック電子部品及び電子装置に関する。

【背景技術】

【0002】

例えば積層セラミックコンデンサは、内部電極層及び誘電体層が交互に積層された積層チップを有し、その積層方向と直交する方向の端面には外部電極が設けられている（例えば特許文献１参照）。積層セラミックコンデンサの製造工程において、積層チップの端面に導電ペーストを塗布して焼き付けることにより外部電極が形成する。このとき、焼き付け時の積層チップの収縮により外部電極に作用する応力を緩和するため、外部電極にはポアが形成されることがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－８９９２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

回路基板に実装された積層セラミックコンデンサ内の熱は、外部電極を伝導して回路基板に放熱される。しかし、外部電極内にポアが多いと、外部電極の密度が低下するため、積層セラミックコンデンサから回路基板への熱伝導性が悪化する。

【0005】

そこで本発明は、上記課題に鑑みなされたものであり、放熱性を向上することができる積層セラミック電子部品及び電子装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の積層セラミック電子部品は、複数の誘電体層、及び前記誘電体層を介して設けられた複数の内部電極層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と接続され、少なくとも一方において、前記積層方向の一端を含む第１領域のポア率が、前記積層方向の他端を含む第２領域のポア率より低い一対の外部電極とを有することを特徴とする。

【0007】

上記の積層セラミック電子部品において、前記一対の外部電極の少なくとも一方のポア率は、前記第２領域から前記第１領域に向かって低下してもよい。

【0008】

上記の積層セラミック電子部品において、前記第１領域のポア率は、１０％以下であってもよい。

【0009】

上記の積層セラミック電子部品において、前記第１領域のポア率は、５％以下であってもよい。

【0010】

上記の積層セラミック電子部品において、前記第１領域のポア率は、０．５％以上であってもよい。

【0011】

上記の積層セラミック電子部品において、前記第２領域のポア率は、３０％以下であってもよい。

【0012】

上記の積層セラミック電子部品において前記第２領域のポア率は、１０％より大きくてもよい。

【0013】

上記の積層セラミック電子部品において、前記第１領域は、前記端面から、前記積層方向を向く前記積層体の一方の主面上に回り込んだ第１回り込み部を有し、前記第２領域は、前記端面から、前記積層方向を向く前記積層体の他方の主面上に回り込んだ第２回り込み部を有し、前記第１回り込み部の厚みは、前記第２回り込み部の厚みより厚くてもよい。

【0014】

上記の積層セラミック電子部品において、前記第１回り込み部の厚みは、前記第２回り込み部の厚みの１．１倍以上であってもよい。

【0015】

上記の積層セラミック電子部品において、前記一対の外部電極の少なくとも一方を覆うメッキ層を有し、前記メッキ層において、前記積層方向の一端を含む第３領域のポア率が、前記積層方向の他端を含む第４領域のポア率より低くてもよい。

【0016】

上記の積層セラミック電子部品において、前記メッキ層のポア率は、前記第４領域から前記第３領域に向かって低下してもよい。

【0017】

上記の積層セラミック電子部品において、前記第３領域のポア率は、１０％以下であってもよい。

【0018】

上記の積層セラミック電子部品において、前記第３領域のポア率は、１％以上であってもよい。

【0019】

上記の積層セラミック電子部品において、前記第４領域のポア率は、３０％以下であってもよい。

【0020】

上記の積層セラミック電子部品において、前記第４領域のポア率は、１０％より大きくてもよい。

【0021】

上記の積層セラミック電子部品において、前記第４領域の外表面にポアが形成されていてもよい。

【0022】

上記の積層セラミック電子部品において、前記積層体は、前記複数の内部電極層及び前記複数の誘電体層を前記積層方向の両側から挟むように積層され、前記第１領域及び前記第２領域にそれぞれ隣接する第１カバー層及び第２カバー層を含み、前記第１カバー層及び前記第２カバー層は、色が相違してもよい。

【0023】

上記の積層セラミック電子部品において、前記積層体は、前記複数の内部電極層及び前記複数の誘電体層を前記積層方向の両側から挟むように積層され、前記第１領域及び前記第２領域にそれぞれ隣接する第１カバー層及び第２カバー層を含み、前記第１カバー層及び前記第２カバー層の一方は、前記第１カバー層及び前記第２カバー層の他方から区別するための識別部を有してもよい。

【0024】

本発明の電子装置は、回路基板と、前記回路基板上に設けられ、複数の誘電体層、及び前記誘電体層を介して設けられた複数の内部電極層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と接続され、少なくとも一方において、前記積層方向の一端を含む第１領域のポア率が、前記積層方向の他端を含む第２領域のポア率より低い一対の外部電極とを有する積層セラミック電子部品とを有することを特徴とする。

【発明の効果】

【0025】

本発明によると、積層セラミック電子部品の放熱性を向上することができる。

【図面の簡単な説明】

【0026】

【図1】回路基板及び積層セラミックコンデンサを備える電子装置の一例を示す斜視図である。

【図2】図１のＡ－Ａ線に沿った積層セラミックコンデンサの断面図である。

【図3】図１のＢ－Ｂ線に沿った第１実施形態の積層セラミックコンデンサの断面図である。

【図4】図１のＡ－Ａ線に沿った第２実施形態の積層セラミックコンデンサの断面図である。

【図5】図１のＡ－Ａ線に沿った第３実施形態の積層セラミックコンデンサの断面図である。

【図6】図１のＡ－Ａ線に沿った第４実施形態の積層セラミックコンデンサの断面図である。

【図7】図１のＡ－Ａ線に沿った第５実施形態の積層セラミックコンデンサの断面図である。

【図8】積層セラミックコンデンサの製造工程の一例を示すフローチャートである。

【発明を実施するための形態】

【0027】

（第１実施形態）
図１は、回路基板９及び積層セラミックコンデンサ１を備える電子装置５の一例を示す斜視図である。電子装置５は、例えばコンピュータなどの装置であるが、限定はない。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３は、図１のＢ－Ｂ線に沿った第１実施形態の積層セラミックコンデンサ１の断面図である。なお、図１及び図２に示される構成は、他の実施形態でも共通である。

【0028】

積層セラミックコンデンサ１は積層セラミック電子部品の一例である。積層セラミックコンデンサ１は回路基板９上に設けられている。積層セラミックコンデンサ１は、略直方体形状を有する積層チップ２と、積層チップ２において互いに対向する一対の端面２Ａ，２Ｂに設けられた外部電極部３ａ，３ｂとを有する。外部電極部３ａ，３ｂは、はんだ８により回路基板９の板面９Ｓ上の一対のパッド９０にそれぞれ接合されている。パッド９０は板面９Ｓ上に設けられた電極である。なお、積層チップ２は積層体の一例である。

【0029】

図１～図３には、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。Ｘ方向は、積層セラミックコンデンサ１の長さ（Ｌ）方向であり、積層チップ２の一対の端面が対向する方向に一致する。Ｙ方向は、積層セラミックコンデンサ１の幅（Ｗ）方向であり、積層チップ２の一対の側面が対向する方向に一致する。Ｚ方向は、積層セラミックコンデンサ１の高さ（Ｔ）方向であり、積層セラミックコンデンサ１の積層方向に一致する。

【0030】

積層チップ２は積層体の一例である。積層チップ２は、誘電体として機能するセラミック材料を含む誘電体層２２と、内部電極層２３とが、交互に積層され、さらに誘電体層２２及び内部電極層２３を積層方向の両側から挟むように積層された一対のカバー層２０，２１と含む。各内部電極層２３は、誘電体層２２を介して他の内部電極層２３と対向するように設けられている。

【0031】

カバー層２０，２１は、積層方向における積層チップ２の上面２Ｃ及び下面２Ｄを構成する。上面２Ｃ及び下面２Ｄは、積層方向を向く積層チップ２の主面の一例である。積層チップ２において、長さ方向における各内部電極層２３の一方の端部は、積層方向に沿って交互に端面２Ａ，２Ｂに引き出されて露出する。

【0032】

内部電極層２３は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層２３として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層２３の厚みは、例えば１（μｍ）である。

【0033】

誘電体層２２は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ＭｇＴｉＯ_３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。誘電体層２２の厚みは、例えば１（μｍ）である。

【0034】

また、カバー層２０，２１も、誘電体層２２と同様にセラミック材料を主成分として形成されている。カバー層２０，２１の厚みは、例えば１００（μｍ）である。

【0035】

外部電極部３ａ，３ｂは、積層チップ２の表面上に直接的に形成された外部電極３０ａ，３０ｂと、外部電極３０ａ，３０ｂを覆うメッキ層３１ａ，３１ｂとをそれぞれ有する。外部電極３０ａ，３０ｂは、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛），Ａｕ（金），Ｓｎ（錫）などの金属、またはこれらの２以上の成分を含む組成を主成分とし、外部電極３０ａ，３０ｂの緻密化のためのガラス成分、外部電極３０ａ，３０ｂの焼結性を制御するための共材、などのセラミックを含んでいてもよい。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ（亜鉛），Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層２２の主成分と同じ材料を主成分とするセラミック成分である。

【0036】

外部電極３０ａは回り込み部３０２，３０３を有し、外部電極３０ｂは回り込み部３００，３０１を有する。回り込み部３０２，３０３は、積層チップ２の端面２Ａから下面２Ｄ及び上面２Ｃにそれぞれ回り込んだ部分である。回り込み部３００，３０１は、積層チップ２の端面２Ｂから下面２Ｄ及び上面２Ｃにそれぞれ回り込んだ部分である。回り込み部３００，３０２は、長さ方向における下面２Ｄの両端をそれぞれ覆い、回り込み部３０１，３０３は、長さ方向における上面２Ｃの両端をそれぞれ覆う。回り込み部３００，３０２は第１回り込み部の一例であり、回り込み部３０１，３０３は第２回り込み部の一例である。

【0037】

また、メッキ層３１ａ，３１ｂは、例えばＮｉ，Ｃｕ，Ｓｎ等の卑金属を主成分とする。メッキ層３１ａ，３１ｂは、例えばメッキ液中に積層チップ２を浸漬させる電解メッキ法により形成される。なお、エポキシ樹脂及びウレタン樹脂などの導電性樹脂の膜を外部電極３０ａ，３０ｂとメッキ層３１ａ，３１ｂの間に形成してもよい。

【0038】

外部電極３０ａ，３０ｂは、それぞれ、積層方向の下側の一端を含む下部領域Ｄｉと、積層方向の上側の一端を含む上部領域Ｕｉとを含む。上部領域Ｕｉ及び下部領域Ｄｉは、長さ方向においてカバー層２０，２１にそれぞれ隣接する。下部領域Ｄｉには回り込み部３００，３０２が含まれ、上部領域Ｕｉには回り込み部３０１，３０３が含まれる。例えば上部領域Ｕｉ及び下部領域Ｄｉは、それぞれ、外部電極３０ａ，３０ｂの高さの５０（％）を占める。なお、上部領域Ｕｉ及び下部領域Ｄｉの高さは、これに限定されず、例えばはんだ８に覆われる部分の高さに応じて決定してもよい。下部領域Ｄｉは第１領域の一例であり、上部領域Ｕｉは第２領域の一例である。

【0039】

外部電極３０ａ，３０ｂの内部には、それぞれ、複数のポアＰｉが形成されている。ポアＰｉ内には、例えば外部電極３０ａ，３０ｂの共材やシリコンなどが含まれることがある。ポアＰｉは、例えば外部電極３０ａ，３０ｂを形成する導電ペーストに、炭素系有機物などの造孔材を添加して焼成することにより形成される。積層セラミックコンデンサ１の製造工程において、ポアＰｉによって、焼き付け時の積層チップ２の収縮により外部電極３０ａ，３０ｂに作用する応力が緩和される。

【0040】

上部領域Ｕｉ及び下部領域Ｄｉ内のポアＰｉの分布量は相違する。回路基板９側の下部領域Ｄｉのポア率は上部領域Ｕｉのポア率より低い。ここで、ポア率はポアＰｉの多さを示す指標値の一例である。積層方向及び長さ方向に沿ったメッキ層３１ａ，３１ｂの断面において、上部領域Ｕｉのポア率は、その断面積に対する上部領域Ｕｉに含まれる全ポアＰｉの断面積の比であり、下部領域Ｄｉのポア率は、その断面積に対する下部領域Ｄｉに含まれる全ポアＰｉの断面積の比である。

【0041】

下部領域Ｄｉのポア率は上部領域Ｕｉのポア率より低いため、下部領域Ｄｉの密度は上部領域Ｕｉより高い。このため、下部領域Ｄｉの熱伝導率は上部領域Ｕｉの熱伝導率より高くなる。したがって、積層チップ２内の熱は、下部領域Ｄｉを介して回路基板９に伝導しやすい。よって、積層セラミックコンデンサ１の放熱性が、上部領域Ｕｉ及び下部領域Ｄｉのポア率が実質的に同じである場合より向上する。

【0042】

下部領域Ｄｉのポア率は、熱伝導率の観点から、１０％以下であると好ましく、さらに５％以下であると、より好ましい。さらに好ましくは、下部領域Ｄｉのポア率は３％以下としてもよい。また、下部領域Ｄｉのポア率は低すぎると、外部から衝撃が伝わりやすくなるおそれがあるため、０．５％以上であると好ましく、さらに１％以上であると、より好ましい。

【0043】

また、上部領域Ｕｉのポア率は、下部領域Ｄｉへ適切に熱伝導するように、１０％より大きいと好ましく、さらに１５％より大きいと、より好ましい。さらに好ましくは、上部領域Ｕｉのポア率は２０％より大きくてもよい。また、上部領域Ｕｉのポア率は高すぎると、電気抵抗が過剰に大きくなるおそれがあるため、３０％以下であると好ましく、さらに２５％以下であると、より好ましい。さらに好ましくは、上部領域Ｕｉのポア率は２２％以下としてもよい。

【0044】

また、外部電極３０ａ，３０ｂは、ポア率が上部領域Ｕｉから下部領域Ｄｉに向かって低下するように形成されてもよい。この場合、熱収縮差が小さくなりクラックが抑制されるという利点が得られる。

【0045】

（第２実施形態）
図４は、図１のＡ－Ａ線に沿った第２実施形態の積層セラミックコンデンサ１ａの断面図である。図４において、図２と共通する構成には同一の符号を付し、その説明は省略する。

【0046】

積層セラミックコンデンサ１ａは、上記のメッキ層３１ａ，３１ｂに代えて、ポアＰｏを含むメッキ層３２ａ，３２ｂを有する。メッキ層３２ａ，３２ｂは、内部にポアＰｏが形成されていることを除けば、上記のメッキ層３１ａ，３１ｂと同様の構成を有する。ポアＰｏは、例えばメッキ後に一度表面を荒らし再度メッキする事により形成される。

【0047】

メッキ層３１ａ，３１ｂはポアＰｏを有しているため、積層セラミックコンデンサ１ａを回路基板９にリフロー実装する際、外部電極３０ａ，３０ｂ内で気化や分解によってガスが発生してもポアＰｏを介して外部に放出することができる。

【0048】

メッキ層３２ａ，３２ｂは、それぞれ、積層方向の下側の一端を含む下部領域Ｄｏと、積層方向の上側の一端を含む上部領域Ｕｏとを含む。下部領域Ｄｏは回り込み部３００，３０２側に位置し、上部領域Ｕｏは回り込み部３０１，３０３側に位置する。例えば上部領域Ｕｏ及び下部領域Ｄｏは、それぞれ、メッキ層３２ａ，３２ｂの高さの５０（％）を占める。なお、上部領域Ｕｏ及び下部領域Ｄｏの高さは、これに限定されず、例えばはんだ８に覆われる部分の高さに応じて決定してもよい。下部領域Ｄｏは第３領域の一例であり、上部領域Ｕｏは第４領域の一例である。

【0049】

上部領域Ｕｏ及び下部領域Ｄｏ内のポアＰｏの分布量は相違する。回路基板９側の下部領域Ｄｏのポア率は上部領域Ｕｏのポア率より低い。ここで、ポア率は、ポアＰｏの多さを示す指標値の一例である。積層方向及び長さ方向に沿ったメッキ層３２ａ，３２ｂの断面において、上部領域Ｕｏのポア率は、その断面積に対する上部領域Ｕｏに含まれる全ポアＰｏの断面積の比であり、下部領域Ｄｏのポア率は、その断面積に対する下部領域Ｄｏに含まれる全ポアＰｏの断面積の比である。

【0050】

下部領域Ｄｏのポア率は上部領域Ｕｏのポア率より低いため、下部領域Ｄｏの密度は上部領域Ｕｏより高い。このため、下部領域Ｄｏの熱伝導率は上部領域Ｕｏの熱伝導率より高くなる。したがって、積層チップ２内の熱は、下部領域Ｄｏを介して回路基板９に伝導しやすい。よって、積層セラミックコンデンサ１ａの放熱性が、上部領域Ｕｏ及び下部領域Ｄｏのポア率が実質的に同じである場合より向上する。

【0051】

下部領域Ｄｏのポア率は、熱伝導率の観点から、１０％以下であると好ましく、さらに５％以下であると、より好ましい。さらに好ましくは、下部領域Ｄｏのポア率は３％以下としてもよい。また、下部領域Ｄｏのポア率は低すぎると、落下時に衝撃が伝わりやすくなるおそれがあるため、０．１％以上であると好ましく、さらに０．５％以上であると、より好ましい。さらに好ましくは、下部領域Ｄｏのポア率は１％以上としてもよい。

【0052】

また、上部領域Ｕｏのポア率は、下部領域Ｄｏへ適切に熱伝導するように、１０％より大きいと好ましく、さらに１５％より大きいと、より好ましい。上部領域Ｕｏのポア率は２０％より大きくてもよい。また、上部領域Ｕｏのポア率は高すぎると、はんだの濡れ性が悪化するおそれがあるため、３０％以下であると好ましく、さらに２５％以下であると、より好ましい。さらに好ましくは、上部領域Ｕｏのポア率は２２％以下としてもよい。

【0053】

また、メッキ層３２ａ，３２ｂは、ポア率が上部領域Ｕｏから下部領域Ｄｏに向かって低下するように形成されてもよい。この場合、熱収縮差が小さくなりクラックが抑制されるという利点が得られる。

【0054】

また、符号Ｋで示されるように、上部領域ＵｏのポアＰｏの一部は、上部領域Ｕｏの外表面に形成されている。このため、積層セラミックコンデンサ１ａを回路基板９に実装する際、はんだ８が上部領域Ｕｏまで濡れ上げることが抑制される。

【0055】

（第３実施形態）
図５は、図１のＡ－Ａ線に沿った第３実施形態の積層セラミックコンデンサ１ｂの断面図である。図５において、図４と共通する構成には同一の符号を付し、その説明は省略する。

【0056】

積層セラミックコンデンサ１ｂは、上記の外部電極３０ａ，３０ｂに代えて、回路基板９側の回り込み部３００，３０２の厚みＴｄを反対側の回り込み部３０１，３０３の厚みＴｕより増した外部電極３３ａ，３３ｂを有する。なお、外部電極３３ａ，３３ｂの内部には、上記の外部電極３０ａ，３０ｂと同様にポアＰｉが形成されている。

【0057】

このように、回路基板９側の回り込み部３００，３０２の厚みＴｄは、反対側の回り込み部３０１，３０３の厚みＴｕより厚いため、厚みＴｄ，Ｔｕが等しい場合より、積層チップ２の下面２Ｄと回路基板９の間の隙間Ｓを拡張することができる。このため、下面２Ｄから隙間Ｓに放出された熱を外部電極３３ａ，３３ｂから放熱しやすくなる。

【0058】

回路基板９側の回り込み部３００，３０２の厚みＴｄは、熱伝導率の観点から、反対側の回り込み部３０１，３０３の厚みＴｕの１．１倍以上とすると好ましく、さらに１．２倍以上とすると、より好ましい。さらに好ましくは、厚みＴｄは厚みＴｕの１．３倍以上としてもよい。なお、本形態のように厚みＴｄ，Ｔｕが相違する構成は、第１形態に適用することも可能である。

【0059】

（第４実施形態）
図６は、図１のＡ－Ａ線に沿った第４実施形態の積層セラミックコンデンサ１ｃの断面図である。図６において、図２と共通する構成には同一の符号を付し、その説明は省略する。

【0060】

積層セラミックコンデンサ１ｃは、上記のカバー層２０に代えて、カバー層２１と色が相違するカバー層２０ａを有する。カバー層２０ａ，２１は第１カバー層及び第２カバー層の一例である。

【0061】

カバー層２０ａは、製造工程において、例えばマンガンやモリブデンなどを顔料として添加された誘電体のスラリーから形成される。これにより、カバー層２０ａは、回路基板９側のカバー層２１とは異なる色を呈する。

【0062】

したがって、積層セラミックコンデンサ１ｃを回路基板９に実装する際、カバー層２０ａの色を目印として、積層セラミックコンデンサ１ｃの向きを決定することができる。具体的には、積層セラミックコンデンサ１ｃを、色の異なるカバー層２０ａが上側に向くように回路基板９に実装することができる。

【0063】

よって、カバー層２０ａ，２１の色が同一である場合と比べると、積層セラミックコンデンサ１ｃの実装の利便性が向上する。ここで、カバー層２０ａに代えて、他方のカバー層２１の色を異ならせた場合も上記と同様の効果が得られる。なお、本形態のように色が相違するカバー層２０ａ，２１は、第２及び第３形態の積層セラミックコンデンサ１ａ，１ｂに適用することも可能である。

【0064】

（第５実施形態）
図７は、図１のＡ－Ａ線に沿った第５実施形態の積層セラミックコンデンサ１ｄの断面図である。図７において、図２と共通する構成には同一の符号を付し、その説明は省略する。

【0065】

積層セラミックコンデンサ１ｄは、カバー層２０の表面に、カバー層２１から区別するための識別部２００を有する。カバー層２０，２１は第１カバー層及び第２カバー層の一例である。

【0066】

識別部２００としては、例えばシール、塗料、及び突起物などのマーカーが挙げられるが、これに限定されない。本形態では、第４形態と同様に積層セラミックコンデンサ１ｄを回路基板９に実装する際、識別部２００を目印として、積層セラミックコンデンサ１ｄの向きを決定することができる。

【0067】

よって、識別部２００が設けられていない場合と比べると、積層セラミックコンデンサ１ｄの実装の利便性が向上する。ここで、識別部２００をカバー層２０に代えて、他方のカバー層２１に設けた場合も上記と同様の効果が得られる。なお、識別部２００は、第２及び第３形態の積層セラミックコンデンサ１ａ，１ｂのカバー層２０に適用することも可能である。

【0068】

なお、これまで述べたポアＰｉ，Ｐｏのポア率の分布形態は、外部電極部３ａ，３ｂの一方のみに適用されてもよい。

【0069】

（積層セラミックコンデンサの製造工程）
図８は、積層セラミックコンデンサ１，１ａ～１ｄの製造工程の一例を示すフローチャートである。

【0070】

（グリーンシート成形工程）
まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシートを塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。

【0071】

なお、セラミック粉末の添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユーロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホルミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが用いられる。

【0072】

（内部電極印刷工程）
次に内部電極印刷工程Ｓｔ２が行われる。本工程では、基材上の誘電体グリーンシートに、有機バインダを含む内部電極形成用の金属の導電ペーストをグラビア印刷などにより印刷することで、内部電極層２３に対応する複数の内部電極パターンを互いに離間させて成膜する。導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。

【0073】

（積層・圧着工程）
次に積層・圧着工程Ｓｔ３が行われる。本工程では、内部電極パターンが印刷された誘電体グリーンシートを積層し、積層方向に加圧することで圧着することにより積層シートを形成する。積層シートの積層方向の両端面には、カバー層２０，２０ａ，２１に対応する誘電体グリーンシートがそれぞれ積層される。なお、積層セラミックコンデンサ１ｃの場合、カバー層２０ａに対応する誘電体グリーンシートは、マンガンやモリブデンなどの顔料が添加された誘電体スラリーから形成される。

【0074】

（切断工程）
次に切断工程Ｓｔ４が行われる。本工程では、圧着された積層シートをブレードにより略直方体形状の複数個の積層チップ２に分断する。

【0075】

（研磨工程）
次に研磨工程Ｓｔ５が行われる。本工程では、焼成前の積層チップ２を例えばバレル研磨などの手法により研磨する。これにより、積層チップ２の角部が丸められる。

【0076】

（外部電極形成工程）
次に外部電極形成工程Ｓｔ６が行われる。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ２の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。

【0077】

導電ペーストには、塗布に先立ち、ポアＰｉを形成するために炭素系有機物などの造孔材が添加される。上部領域Ｕｉ及び下部領域Ｄｉ内のポア率を異ならせるため、造孔材の添加量の異なる上部領域Ｕｉ用の導電ペーストと、下部領域Ｄｉ用の導電ペーストが用いられる。

【0078】

導電ペーストの塗布後、乾燥させることにより、外部電極３０ａ，３０ｂ，３３ａ，３３ｂが形成される。このとき、導電ペースト内の造孔材の作用によりポアＰｉが形成される。なお、バインダおよび溶剤は、焼き付けによって蒸発する。導電ペーストの塗布手段としては、例えばスパッタリング法及びディップ法が挙げられる。

【0079】

（焼成工程）
次に焼成工程Ｓｔ７が行われる。本工程では、外部電極３０ａ，３０ｂ，３３ａ，３３ｂが形成された積層チップ２を、２５０～５００℃のＮ_２雰囲気中で脱バインダ処理した後、還元雰囲気中で１２００℃以上の焼成温度で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。

【0080】

（メッキ工程）
次にメッキ工程Ｓｔ８が行われる。本工程では、各外部電極３０ａ，３０ｂ，３３ａ，３３ｂ上にＣｕ，Ｎｉ，Ｓｎ等の金属コーティングが行われてメッキ層３１ａ，３１ｂ，３２ａ，３２ｂが形成される。

【0081】

積層セラミックコンデンサ１ａ，１ｂの場合、各メッキ層３２ａ，３２ｂの上部領域Ｕｏ及び下部領域Ｄｏ内のポア率を異ならせるため、上部領域Ｕｏの形成時にはメッキ後に表面を荒らしてから再度メッキし、下部領域Ｄｏの形成時ではそのままメッキする。
このようにして積層セラミックコンデンサ１，１ａ～１ｄの製造工程は行われる。

【0082】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0083】

１，１ａ～１ｄ 積層セラミックコンデンサ
２ 積層チップ
３ａ，３ｂ 外部電極部
５ 電子装置
３０ａ，３０ｂ，３３ａ，３３ｂ 外部電極
３１ａ，３１ｂ，３２ａ，３２ｂ メッキ層
２０，２０ａ，２１ カバー層
２２ 誘電体層
２３ 内部電極層
２００ 識別部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】