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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024071186
(43)【公開日】2024-05-24
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240517BHJP
H01L 21/60 20060101ALI20240517BHJP
【ＦＩ】
H01L21/88 T
H01L21/60 301N
H01L21/92 602J
H01L21/92 603F
H01L21/92 604R
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022182008
(22)【出願日】2022-11-14
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】江成 裕司
(72)【発明者】
【氏名】利根川 丘
【テーマコード（参考）】
5F033
5F044
【Ｆターム（参考）】
5F033HH07
5F033HH08
5F033HH11
5F033HH13
5F033HH17
5F033HH33
5F033MM13
5F033PP06
5F033PP15
5F033PP27
5F033RR04
5F033RR06
5F033RR08
5F033RR22
5F033SS11
5F033VV07
5F044EE01
5F044EE04
5F044EE06
5F044EE21
(57)【要約】
【課題】半導体装置の信頼性を向上させ、製造コストの増加を抑制する。
【解決手段】半導体基板ＳＵＢの上面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、ソースパッドＳＰと、ソースパッドＳＰよりも小さい平面積を有するケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰとが形成されている。ソースパッドＳＰ上には、第１メッキ層ＰＬ１が形成されている。ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上には、それぞれ第２メッキ層ＰＬ２が形成されている。第１メッキ層ＰＬ１の最表面の材料は、貴金属以外の金属からなり、第２メッキ層ＰＬ２の最表面の材料は、貴金属からなる。
【選択図】図４
【解決手段】半導体基板ＳＵＢの上面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、ソースパッドＳＰと、ソースパッドＳＰよりも小さい平面積を有するケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰとが形成されている。ソースパッドＳＰ上には、第１メッキ層ＰＬ１が形成されている。ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上には、それぞれ第２メッキ層ＰＬ２が形成されている。第１メッキ層ＰＬ１の最表面の材料は、貴金属以外の金属からなり、第２メッキ層ＰＬ２の最表面の材料は、貴金属からなる。
【選択図】図４
【特許請求の範囲】
【請求項1】
上面を有する半導体基板と、
前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１パッドと、
前記層間絶縁膜上に形成され、且つ、前記第１パッドよりも小さい平面積を有する第２パッドと、
前記第１パッド上に形成された第１メッキ層と、
前記第２パッド上に形成された第２メッキ層と、
を備え、
前記第１メッキ層の最表面の材料は、貴金属以外の金属からなり、
前記第２メッキ層の最表面の材料は、貴金属からなる、半導体装置。
前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１パッドと、
前記層間絶縁膜上に形成され、且つ、前記第１パッドよりも小さい平面積を有する第２パッドと、
前記第１パッド上に形成された第１メッキ層と、
前記第２パッド上に形成された第２メッキ層と、
を備え、
前記第１メッキ層の最表面の材料は、貴金属以外の金属からなり、
前記第２メッキ層の最表面の材料は、貴金属からなる、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１メッキ層は、前記第１メッキ層の最表面の材料からなる第１メッキ膜を含み、
前記第２メッキ層は、前記第１メッキ膜と同じ材料からなる第２メッキ膜と、前記第２メッキ膜上に形成された第３メッキ膜と、前記第３メッキ膜上に形成され、且つ、前記第２メッキ層の最表面の材料からなる第４メッキ膜とを含み、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜、前記第２メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、
前記第２メッキ膜の厚さは、前記第３メッキ膜および前記第４メッキ膜の各々の厚さよりも大きい、半導体装置。
前記第１メッキ層は、前記第１メッキ層の最表面の材料からなる第１メッキ膜を含み、
前記第２メッキ層は、前記第１メッキ膜と同じ材料からなる第２メッキ膜と、前記第２メッキ膜上に形成された第３メッキ膜と、前記第３メッキ膜上に形成され、且つ、前記第２メッキ層の最表面の材料からなる第４メッキ膜とを含み、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜、前記第２メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、
前記第２メッキ膜の厚さは、前記第３メッキ膜および前記第４メッキ膜の各々の厚さよりも大きい、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置。
前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第１メッキ層は、前記第１メッキ層の最表面の材料からなる第１メッキ膜を含み、
前記第２メッキ層は、第３メッキ膜と、前記第３メッキ膜上に形成され、且つ、前記第２メッキ層の最表面の材料からなる第４メッキ膜とを含み、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜および前記第３メッキ膜の各々を構成する材料と異なる、半導体装置。
前記第１メッキ層は、前記第１メッキ層の最表面の材料からなる第１メッキ膜を含み、
前記第２メッキ層は、第３メッキ膜と、前記第３メッキ膜上に形成され、且つ、前記第２メッキ層の最表面の材料からなる第４メッキ膜とを含み、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜および前記第３メッキ膜の各々を構成する材料と異なる、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１メッキ膜を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置。
前記第１メッキ膜を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記層間絶縁膜上に形成された第１配線と、
前記第１配線を覆うように、前記層間絶縁膜上に形成された第１絶縁膜と、
前記第１配線の第１部分を露出させるように、前記第１絶縁膜に形成された第１開口部と、
前記第１配線の第２部分を露出させるように、前記第１絶縁膜に形成された第２開口部と、
を備え、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第１配線の前記第２部分である、半導体装置。
前記層間絶縁膜上に形成された第１配線と、
前記第１配線を覆うように、前記層間絶縁膜上に形成された第１絶縁膜と、
前記第１配線の第１部分を露出させるように、前記第１絶縁膜に形成された第１開口部と、
前記第１配線の第２部分を露出させるように、前記第１絶縁膜に形成された第２開口部と、
を備え、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第１配線の前記第２部分である、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記層間絶縁膜下に位置する前記半導体基板には、ＭＯＳＦＥＴが形成され、
前記第１パッドおよび前記第２パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続されている、半導体装置。
前記層間絶縁膜下に位置する前記半導体基板には、ＭＯＳＦＥＴが形成され、
前記第１パッドおよび前記第２パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続されている、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記層間絶縁膜上に形成された第１配線および第２配線と、
前記第１配線および前記第２配線を覆うように、前記層間絶縁膜上に形成された第１絶縁膜と、
前記第１配線の第１部分を露出させるように、前記第１絶縁膜に形成された第１開口部と、
前記第２配線の第２部分を露出させるように、前記第１絶縁膜に形成された第２開口部と、
を備え、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第２配線の前記第２部分である、半導体装置。
前記層間絶縁膜上に形成された第１配線および第２配線と、
前記第１配線および前記第２配線を覆うように、前記層間絶縁膜上に形成された第１絶縁膜と、
前記第１配線の第１部分を露出させるように、前記第１絶縁膜に形成された第１開口部と、
前記第２配線の第２部分を露出させるように、前記第１絶縁膜に形成された第２開口部と、
を備え、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第２配線の前記第２部分である、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記層間絶縁膜下に位置する前記半導体基板には、ＭＯＳＦＥＴが形成され、
前記第１パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続され、
前記第２パッドは、前記ＭＯＳＦＥＴのドレイン領域または前記ＭＯＳＦＥＴのゲート電極に電気的に接続されている、半導体装置。
前記層間絶縁膜下に位置する前記半導体基板には、ＭＯＳＦＥＴが形成され、
前記第１パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続され、
前記第２パッドは、前記ＭＯＳＦＥＴのドレイン領域または前記ＭＯＳＦＥＴのゲート電極に電気的に接続されている、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
前記第１メッキ層上に形成された半田層と、
前記半田層上に形成されたクリップと、
前記第２メッキ層上に形成されたワイヤボンディングと、
を更に備える、半導体装置。
前記第１メッキ層上に形成された半田層と、
前記半田層上に形成されたクリップと、
前記第２メッキ層上に形成されたワイヤボンディングと、
を更に備える、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、
前記第１パッドの平面積は、前記第２パッドの平面積の１００倍以上である、半導体装置。
前記第１パッドの平面積は、前記第２パッドの平面積の１００倍以上である、半導体装置。
【請求項12】
（ａ）上面を有する半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜上に、第１パッドと、前記第１パッドよりも小さい平面積を有する第２パッドとを形成する工程、
（ｄ）スパッタリング法によって、前記第１パッド上および前記第２パッド上に、シード層を形成する工程、
（ｅ）電解メッキ法によって、前記第１パッド上の前記シード層上に、第１メッキ膜を形成すると共に、前記第２パッド上の前記シード層上に、第２メッキ膜を形成する工程、
（ｆ）電解メッキ法によって、前記第２メッキ膜上に、第３メッキ膜を形成する工程、
（ｇ）電解メッキ法によって、前記第３メッキ膜上に、第４メッキ膜を形成する工程、
を備え、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜、前記第２メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、
前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、貴金属以外の金属からなり、
前記第４メッキ膜を構成する材料は、貴金属からなる、半導体装置の製造方法。
（ｂ）前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜上に、第１パッドと、前記第１パッドよりも小さい平面積を有する第２パッドとを形成する工程、
（ｄ）スパッタリング法によって、前記第１パッド上および前記第２パッド上に、シード層を形成する工程、
（ｅ）電解メッキ法によって、前記第１パッド上の前記シード層上に、第１メッキ膜を形成すると共に、前記第２パッド上の前記シード層上に、第２メッキ膜を形成する工程、
（ｆ）電解メッキ法によって、前記第２メッキ膜上に、第３メッキ膜を形成する工程、
（ｇ）電解メッキ法によって、前記第３メッキ膜上に、第４メッキ膜を形成する工程、
を備え、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜、前記第２メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、
前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、貴金属以外の金属からなり、
前記第４メッキ膜を構成する材料は、貴金属からなる、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記第２メッキ膜の厚さは、前記第３メッキ膜および前記第４メッキ膜の各々の厚さよりも大きい、半導体装置の製造方法。
前記第２メッキ膜の厚さは、前記第３メッキ膜および前記第４メッキ膜の各々の厚さよりも大きい、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置の製造方法。
前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置の製造方法。
【請求項15】
請求項１２に記載の半導体装置の製造方法において、
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ１）前記層間絶縁膜上に、第１配線を形成する工程、
（ｃ２）前記第１配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ３）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第１配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を含み、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第１配線の前記第２部分であり、
前記第１パッドおよび前記第２パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続されている、半導体装置の製造方法。
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ１）前記層間絶縁膜上に、第１配線を形成する工程、
（ｃ２）前記第１配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ３）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第１配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を含み、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第１配線の前記第２部分であり、
前記第１パッドおよび前記第２パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続されている、半導体装置の製造方法。
【請求項16】
請求項１２に記載の半導体装置の製造方法において、
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ４）前記層間絶縁膜上に、第１配線および第２配線を形成する工程、
（ｃ５）前記第１配線および前記第２配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ６）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第２配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を備え、
前記第１パッドは、前記第１開口部から露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部から露出している前記第２配線の前記第２部分であり、
前記第１パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続され、
前記第２パッドは、前記ＭＯＳＦＥＴのドレイン領域または前記ＭＯＳＦＥＴのゲート電極に電気的に接続されている、半導体装置の製造方法。
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ４）前記層間絶縁膜上に、第１配線および第２配線を形成する工程、
（ｃ５）前記第１配線および前記第２配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ６）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第２配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を備え、
前記第１パッドは、前記第１開口部から露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部から露出している前記第２配線の前記第２部分であり、
前記第１パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続され、
前記第２パッドは、前記ＭＯＳＦＥＴのドレイン領域または前記ＭＯＳＦＥＴのゲート電極に電気的に接続されている、半導体装置の製造方法。
【請求項17】
（ａ）上面を有する半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜上に、第１パッドと、前記第１パッドよりも小さい平面積を有する第２パッドとを形成する工程、
（ｄ）スパッタリング法によって、前記第１パッド上および前記第２パッド上に、シード層を形成する工程、
（ｅ）電解メッキ法によって、前記第１パッド上の前記シード層上に、第１メッキ膜を形成する工程、
（ｆ）電解メッキ法によって、前記第２パッド上の前記シード層上に、第３メッキ膜を形成する工程、
（ｇ）電解メッキ法によって、前記第３メッキ膜上に、第４メッキ膜を形成する工程、
を備え、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、
前記第１メッキ膜を構成する材料は、貴金属以外の金属からなり、
前記第４メッキ膜を構成する材料は、貴金属からなる、半導体装置の製造方法。
（ｂ）前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜上に、第１パッドと、前記第１パッドよりも小さい平面積を有する第２パッドとを形成する工程、
（ｄ）スパッタリング法によって、前記第１パッド上および前記第２パッド上に、シード層を形成する工程、
（ｅ）電解メッキ法によって、前記第１パッド上の前記シード層上に、第１メッキ膜を形成する工程、
（ｆ）電解メッキ法によって、前記第２パッド上の前記シード層上に、第３メッキ膜を形成する工程、
（ｇ）電解メッキ法によって、前記第３メッキ膜上に、第４メッキ膜を形成する工程、
を備え、
前記第３メッキ膜を構成する材料は、前記第１メッキ膜を構成する材料と異なり、
前記第４メッキ膜を構成する材料は、前記第１メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、
前記第１メッキ膜を構成する材料は、貴金属以外の金属からなり、
前記第４メッキ膜を構成する材料は、貴金属からなる、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
前記第１メッキ膜を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置の製造方法。
前記第１メッキ膜を構成する材料は、銅であり、
前記第３メッキ膜を構成する材料は、パラジウムであり、
前記第４メッキ膜を構成する材料は、金である、半導体装置の製造方法。
【請求項19】
請求項１７に記載の半導体装置の製造方法において、
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ１）前記層間絶縁膜上に、第１配線を形成する工程、
（ｃ２）前記第１配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ３）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第１配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を含み、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第１配線の前記第２部分であり、
前記第１パッドおよび前記第２パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続されている、半導体装置の製造方法。
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ１）前記層間絶縁膜上に、第１配線を形成する工程、
（ｃ２）前記第１配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ３）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第１配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を含み、
前記第１パッドは、前記第１開口部内で露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部内で露出している前記第１配線の前記第２部分であり、
前記第１パッドおよび前記第２パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続されている、半導体装置の製造方法。
【請求項20】
請求項１７に記載の半導体装置の製造方法において、
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ４）前記層間絶縁膜上に、第１配線および第２配線を形成する工程、
（ｃ５）前記第１配線および前記第２配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ６）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第２配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を備え、
前記第１パッドは、前記第１開口部から露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部から露出している前記第２配線の前記第２部分であり、
前記第１パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続され、
前記第２パッドは、前記ＭＯＳＦＥＴのドレイン領域または前記ＭＯＳＦＥＴのゲート電極に電気的に接続されている、半導体装置の製造方法。
（ｈ）前記（ａ）工程と前記（ｂ）工程の間で、前記半導体基板に、ＭＯＳＦＥＴを形成する工程、
を更に備え、
前記（ｃ）工程は、
（ｃ４）前記層間絶縁膜上に、第１配線および第２配線を形成する工程、
（ｃ５）前記第１配線および前記第２配線を覆うように、前記層間絶縁膜上に、第１絶縁膜を形成する工程、
（ｃ６）前記第１配線の第１部分を露出させるように、前記第１絶縁膜に、第１開口部を形成すると共に、前記第２配線の第２部分を露出させるように、前記第１絶縁膜に、第２開口部を形成する工程、
を備え、
前記第１パッドは、前記第１開口部から露出している前記第１配線の前記第１部分であり、
前記第２パッドは、前記第２開口部から露出している前記第２配線の前記第２部分であり、
前記第１パッドは、前記ＭＯＳＦＥＴのソース領域に電気的に接続され、
前記第２パッドは、前記ＭＯＳＦＥＴのドレイン領域または前記ＭＯＳＦＥＴのゲート電極に電気的に接続されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、パッド上に形成されたメッキ層を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
半導体装置の信頼性を高めるなどの要求から、半導体基板上に形成された配線の一部であるパッド上に、ＯＰＭ（Over Pad Metal）電極と呼ばれる導電性層が形成された構造が提案されている。このＯＰＭ電極には、ボンディングワイヤまたはクリップなどの外部接続用部材が接続される。
【0003】
また、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置では、半導体基板の上面上に、ボンディングワイヤなどのような外部接続用部材と接続するための複数のパッドが設けられている。上記複数のパッドは、例えば、ソースパッド、ゲートパッド、ドレインパッドおよびケルビンパッドなどである。ソースパッドは、ＭＯＳＦＥＴのソース領域に電気的に接続され、ゲートパッドは、ＭＯＳＦＥＴのゲート電極に電気的に接続され、ドレインパッドは、ＭＯＳＦＥＴのドレイン領域に電気的に接続される。ケルビンパッドおよびソースパッドは、それぞれ同一の配線の一部であり、互いに異なる領域に位置している。ケルビンパッドおよびドレインパッドは、それぞれＭＯＳＦＥＴのソース領域およびドレイン領域からの信号を取得するために設けられたパッドである。
【0004】
例えば、特許文献１には、半導体基板にパワーＭＯＳＦＥＴを形成し、各パッド上に、ＯＰＭ電極としてニッケル膜、パラジウム膜および金膜を形成する技術が開示されている。これらのニッケル膜、パラジウム膜および金膜は、無電解メッキ法によって形成されている。無電解メッキ法は、各パッド上に一括してＯＰＭ電極を形成できるので、製造工程数の低減および製造コストの削減という点で効果的である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０２０－１２０１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本願発明者らは、パワーＭＯＳＦＥＴを備えた半導体装置において、無電解メッキ法によって、ニッケル膜、パラジウム膜および金膜が順次積層されたＯＰＭ電極について検討を行った。その結果、一部のパッドで、金の析出不良が発生し、パラジウム膜上の一部で金膜が形成されないという不具合（金膜の未着）が発生することが判った。特に、ケルビンパッドおよびドレインパッドにおいて、そのような不具合が発生し易いということが判った。
【0007】
パワーＭＯＳＦＥＴを備えた半導体装置では、ソースパッドの平面積が、半導体基板の平面積の大部分を占有する。それ故、ソースパッドと同一の配線として一体化しているケルビンパッドでは、メッキ膜の形成に必要な電子がソースパッドに集中し易くなる。その結果、小面積のケルビンパッドにおいて、電子供給が不足し、金膜の未着が発生し易いということが判った。特に、金膜の未着は、ソースパッドの平面積がケルビンパッドの平面積の１００倍以上になると発生し易いことが判った。
【0008】
また、ドレインパッドは、半導体基板の下面に形成されているドレイン領域に電気的に接続されているが、メッキ膜の形成時には、メッキ膜の形成に必要な電子が半導体基板の下面に集中しやすい。これにより、ドレインパッドでも、電子供給が不足し、金膜の未着が発生し易いということが判った。
【0009】
このような金膜の未着は、パッドとボンディングワイヤとの接続時に、接着不良などの不具合の要因となる。従って、実装時の歩留まりが低下する問題がある。また、不良を検出するための検査工程の追加が必要となり、製造コストが増加する。
【0010】
また、大面積のソースパッド上には、貴金属である金膜が形成される。金膜は、貴金属の中でも比較的高価な材料であるので、大面積のソースパッド全面に金膜を形成すると、製造コストが増加する。
【0011】
本願の主な目的は、小面積のパッドで発生する金膜の未着を抑制することで、半導体装置の信頼性を向上させることにある。また、本願の他の目的は、製造コストの増加を抑制することにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0012】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0013】
一実施の形態に係る半導体装置は、上面を有する半導体基板と、前記半導体基板の前記上面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された第１パッドと、前記層間絶縁膜上に形成され、且つ、前記第１パッドよりも小さい平面積を有する第２パッドと、前記第１パッド上に形成された第１メッキ層と、前記第２パッド上に形成された第２メッキ層と、を備える。前記第１メッキ層の最表面の材料は、貴金属以外の金属からなり、前記第２メッキ層の最表面の材料は、貴金属からなる。
【0014】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面を有する半導体基板を用意する工程、（ｂ）前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、（ｃ）前記層間絶縁膜上に、第１パッドと、前記第１パッドよりも小さい平面積を有する第２パッドとを形成する工程、（ｄ）スパッタリング法によって、前記第１パッド上および前記第２パッド上に、シード層を形成する工程、（ｅ）電解メッキ法によって、前記第１パッド上の前記シード層上に、第１メッキ膜を形成すると共に、前記第２パッド上の前記シード層上に、第２メッキ膜を形成する工程、（ｆ）電解メッキ法によって、前記第２メッキ膜上に、第３メッキ膜を形成する工程、（ｇ）電解メッキ法によって、前記第３メッキ膜上に、第４メッキ膜を形成する工程、を備える。前記第３メッキ膜を構成する材料は、前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料と異なり、前記第４メッキ膜を構成する材料は、前記第１メッキ膜、前記第２メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、前記第１メッキ膜および前記第２メッキ膜の各々を構成する材料は、貴金属以外の金属からなり、前記第４メッキ膜を構成する材料は、貴金属からなる。
【0015】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面を有する半導体基板を用意する工程、（ｂ）前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、（ｃ）前記層間絶縁膜上に、第１パッドと、前記第１パッドよりも小さい平面積を有する第２パッドとを形成する工程、（ｄ）スパッタリング法によって、前記第１パッド上および前記第２パッド上に、シード層を形成する工程、（ｅ）電解メッキ法によって、前記第１パッド上の前記シード層上に、第１メッキ膜を形成する工程、（ｆ）電解メッキ法によって、前記第２パッド上の前記シード層上に、第３メッキ膜を形成する工程、（ｇ）電解メッキ法によって、前記第３メッキ膜上に、第４メッキ膜を形成する工程、を備える。前記第３メッキ膜を構成する材料は、前記第１メッキ膜を構成する材料と異なり、前記第４メッキ膜を構成する材料は、前記第１メッキ膜および前記第３メッキ膜の各々を構成する材料と異なり、前記第１メッキ膜を構成する材料は、貴金属以外の金属からなり、前記第４メッキ膜を構成する材料は、貴金属からなる。
【発明の効果】
【0016】
一実施の形態によれば、半導体装置の信頼性を向上でき、製造コストの増加を抑制できる。
【図面の簡単な説明】
【0017】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す断面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図12】実施の形態２における半導体装置を示す断面図である。
【図13】実施の形態２における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0018】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0019】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0020】
【0021】
図１は、半導体装置１００である半導体チップの平面図である。図１は、主に半導体基板ＳＵＢの上方に形成された配線パターンを示している。図１に示されるように、半導体基板ＳＵＢの大部分はソース配線ＳＷで覆われている。ソース配線ＳＷの周囲には、ゲート配線ＧＷおよびドレイン配線ＤＷが設けられている。
【0022】
後述するように、ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷは、絶縁膜ＩＦ１によって覆われている。絶縁膜ＩＦ１には、開口部ＯＰ１および複数の開口部ＯＰ２が設けられている。開口部ＯＰ１内で露出しているソース配線ＳＷの一部が、ソースパッドＳＰである。開口部ＯＰ２内で露出しているソース配線ＳＷの一部が、ケルビンパッドＫＰである。開口部ＯＰ２内で露出しているゲート配線ＧＷの一部が、ゲートパッドＧＰである。開口部ＯＰ２内で露出しているドレイン配線ＤＷの一部が、ドレインパッドＤＰである。ソースパッドＳＰおよびケルビンパッドＫＰは、それぞれ同一のソース配線ＳＷの一部であるが、互いに異なる領域に位置している。
【0023】
なお、ケルビンパッドＫＰは、ＭＯＳＦＥＴのソース領域ＮＳからの信号を取得するために設けられた信号パッドである。ドレインパッドＤＰは、ＭＯＳＦＥＴのドレイン領域ＮＤからの信号を取得するために設けられた信号パッドである。
【0024】
ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰの各々の平面積は、ソースパッドＳＰの平面積よりも小さい。ソースパッドＳＰの平面積は、例えばケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰの各々の平面積の１００倍以上である。
【0025】
図２および図３を用いて、ソースパッドＳＰ、ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰの各々の下方の構造について説明する。複数のＭＯＳＦＥＴは、主にソース配線ＳＷ（ソースパッドＳＰ）の下方に形成され、層間絶縁膜ＩＬ下の半導体基板ＳＵＢに形成されている。
【0026】
まず、図２を用いて、ＭＯＳＦＥＴの基本的な構造について説明する。図２に示されるように、半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢを構成する材料は、シリコンである。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
【0027】
半導体基板ＳＵＢの上面において、半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面から所定の深さに達するトレンチＴＲが形成されている。トレンチＴＲの内部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜である。ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0028】
半導体基板ＳＵＢの上面において、半導体基板ＳＵＢ中には、トレンチＴＲの深さよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
【0029】
半導体基板ＳＵＢの下面において、半導体基板ＳＵＢ中には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面上には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
【0030】
半導体基板ＳＵＢの上面上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ中には、ソース領域ＮＳおよびボディ領域ＰＢに達する孔ＣＨが形成されている。孔ＣＨの底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。
【0031】
層間絶縁膜ＩＬ上には、ソース配線ＳＷが形成されている。ソース配線ＳＷは、孔ＣＨの内部に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの不純物領域にソース電位を供給する。
【0032】
図２に示されるように、ケルビンパッドＫＰは、層間絶縁膜ＩＬ上に形成され、ソースパッドＳＰと同一のソース配線ＳＷの一部である。ケルビンパッドＫＰの下方の半導体基板ＳＵＢには、ＭＯＳＦＥＴが形成されておらず、ボディ領域ＰＢ、ドリフト領域ＮＶ、ドレイン領域ＤＲおよびドレイン電極ＤＥが形成されている。すなわち、ケルビンパッドＫＰとＭＯＳＦＥＴとは互いに重なっていない。ケルビンパッドＫＰの直下には、孔ＣＨが形成されておらず、ケルビンパッドＫＰは、直接的には半導体基板ＳＵＢに接続されていない。
【0033】
図３に示されるように、ゲート配線ＧＷ（ゲートパッドＧＰ）は、層間絶縁膜ＩＬ上に形成されている。ゲート配線ＧＷの下方の半導体基板ＳＵＢには、ＭＯＳＦＥＴが形成されていないが、トレンチＴＲ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの各々の一部が形成されている。すなわち、ゲート配線ＧＷとＭＯＳＦＥＴとは互いに重なっていない。層間絶縁膜ＩＬには、ゲート電極ＧＥ上に位置するように、孔ＣＨが形成されている。ゲート配線ＧＷは、孔ＣＨの内部に埋め込まれ、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
【0034】
図３に示されるように、ドレイン配線ＤＷ（ドレインパッドＤＰ）は、層間絶縁膜ＩＬ上に形成されている。ドレインパッドＤＰの下方の半導体基板ＳＵＢには、ＭＯＳＦＥＴが形成されておらず、ボディ領域ＰＢのようなｐ型の不純物領域も形成されていない。すなわち、ドレインパッドＤＰは、ＭＯＳＦＥＴやボディ領域ＰＢと重なっていない。層間絶縁膜ＩＬには、ドリフト領域ＮＶ上に位置するように、孔ＣＨが形成されている。ドレイン配線ＤＷは、孔ＣＨの内部に埋め込まれ、半導体基板ＳＵＢに電気的に接続されている。従って、ドレイン配線ＤＷは、半導体基板ＳＵＢ（ドリフト領域ＮＶ、ドレイン領域ＮＤ）を介してドレイン電極ＤＥと導通している。
【0035】
後述のように、ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰは、それぞれボンディングワイヤＢＷによって、他の半導体チップまたは配線基板などの外部電子機器に電気的に接続される。ケルビンパッドＫＰおよびドレインパッドＤＰを介して、ソース領域ＮＳおよびドレイン領域ＮＤから外部電子機器へ所定の信号を伝達できる。
【0036】
ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷは、それぞれ同じ製造工程で形成され、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷの各々の厚さは、例えば２μｍ以上且つ６μｍ以下である。
【0037】
図４は、ソースパッドＳＰ、ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰと、外部接続用部材であるクリップＣＬおよびボンディングワイヤＢＷとが電気的に接続されている様子を示す断面図である。これらの接続には、ＯＰＭ電極として形成されているシード層ＳＤ１、メッキ層ＰＬ１およびメッキ層ＰＬ２が適用されている。なお、ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰに形成されるＯＰＭ電極の構造は、それぞれ同じであるので、以降では、ケルビンパッドＫＰを主な代表例として説明する。
【0038】
図４に示されるように、ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷを覆うように、層間絶縁膜ＩＬ上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば、酸窒化シリコン膜または窒化シリコン膜である。なお、絶縁膜ＩＦ１は、酸化シリコン膜と、上記酸化シリコン膜上に形成された酸窒化シリコン膜または窒化シリコン膜との積層膜であってもよい。
【0039】
絶縁膜ＩＦ１には、開口部ＯＰ１および複数の開口部ＯＰ２が形成されている。図１で説明したように、各開口部内で露出している各配線の一部が、それぞれ各パッドを構成する。
【0040】
ソースパッドＳＰ上には、シード層ＳＤ１が形成されている。シード層ＳＤ１は、例えばクロム（Ｃｒ）と銅（Ｃｕ）との積層膜である。シード層ＳＤ１の厚さは、例えば１μｍ以上且つ２μｍ以下である。
【0041】
シード層ＳＤ１上には、メッキ層ＰＬ１が形成されている。メッキ層ＰＬ１の最表面の材料は、貴金属以外の金属からなる。実施の形態１におけるメッキ層ＰＬ１は、メッキ膜ＰＦ１を含む。ここでは、メッキ膜ＰＦ１がメッキ層ＰＬ１の最表面を構成する。メッキ膜ＰＦ１を構成する材料は、例えば銅（Ｃｕ）である。また、メッキ膜ＰＦ１の厚さは、例えば１０μｍ以上且つ２０μｍ以下である。
【0042】
メッキ膜ＰＦ１上には、メッキ膜ＰＦ１の外周を覆うように、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２は、例えばポリイミド膜のような樹脂膜である。絶縁膜ＩＦ２から露出しているメッキ膜ＰＦ１上に、外部接続用部材が形成される。
【0043】
ソースパッドＳＰおよびメッキ膜ＰＦ１の各々の平面積は、他のパッドおよびメッキ膜ＰＦ４と比較して十分に大きい。従って、メッキ層ＰＦ１上には、半田層ＳＬが形成され、半田層ＳＬ上には、クリップＣＬが形成されている。クリップＣＬは、金属板であり、例えば銅板である。半田層ＳＬの厚さは、例えば１００μｍ以上且つ２００μｍ以下である。ソースパッドＳＰは、半田層ＳＬおよびクリップＣＬを介して、他の半導体チップまたは配線基板などの外部電子機器に電気的に接続される。
【0044】
ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上には、それぞれシード層ＳＤ１が形成されている。シード層ＳＤ１上には、メッキ層ＰＬ２が形成されている。メッキ層ＰＬ２の最表面の材料は、貴金属からなる。実施の形態１におけるメッキ層ＰＬ２は、メッキ膜ＰＦ２、メッキ膜ＰＦ３およびメッキ膜ＰＦ４を含む。ここでは、メッキ膜ＰＦ４がメッキ層ＰＬ２の最表面を構成する。
【0045】
メッキ膜ＰＦ２は、メッキ膜ＰＦ１と同じ製造工程で形成される。従って、メッキ膜ＰＦ２を構成する材料は、メッキ膜ＰＦ１を構成する材料と同じであり、例えば銅（Ｃｕ）である。また、メッキ膜ＰＦ２の厚さは、例えば１０μｍ以上且つ２０μｍ以下である。メッキ膜ＰＦ３を構成する材料は、貴金属であり、例えばパラジウム（Ｐｄ）である。メッキ膜ＰＦ４を構成する材料は、貴金属であり、例えば金（Ａｕ）である。メッキ膜ＰＦ３およびメッキ膜ＰＦ４の各々の厚さは、メッキ膜ＰＦ２の厚さよりも薄く、例えば１μｍ以上且つ３μｍ以下である。
【0046】
なお、本願で説明する「貴金属」とは、化合物が形成され難く、希少性のある元素を意味する。また、「貴金属」とは、単極電位が銀（Ａｇ）以上に大きい元素である、と言い換えることもできる。具体的には、「貴金属」は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）またはオスミウム（Ｏｓ）である。
【0047】
メッキ膜ＰＦ４上には、メッキ膜ＰＦ４の外周を覆うように、絶縁膜ＩＦ２が形成されている。絶縁膜ＩＦ２から露出しているメッキ膜ＰＦ４上に、外部接続用部材が形成される。
【0048】
ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰの各々の平面積は、ソースパッドＳＰと比較して小さい。また、各メッキ膜ＰＦ４の平面積は、メッキ膜ＰＦ１と比較して小さい。従って、メッキ膜ＰＦ４上には、半田層ＳＬを介してクリップＣＬを接続させることが難しいので、ボンディングワイヤＢＷが形成されている。ボンディングワイヤＢＷを構成する材料は、例えば金（Ａｕ）または銅（Ｃｕ）である。ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰは、ボンディングワイヤＢＷを介して、他の半導体チップまたは配線基板などの外部電子機器に電気的に接続される。
【0049】
ボンディングワイヤＢＷとの密着性を向上させるため、および、メッキ層ＰＬ２の表面の酸化を防止するために、メッキ層ＰＬ２の最表面には、メッキ膜ＰＦ４が適用される。ボンディングワイヤＢＷの接着時における応力を緩和するために、メッキ膜ＰＦ２の厚さは、十分に大きくされている。また、メッキ膜ＰＦ２を構成する銅が、メッキ膜ＰＦ４の表面まで拡散する可能性がある。その銅の拡散を防止するために、メッキ膜ＰＦ３が設けられている。
【0050】
なお、ソースパッドＳＰ上のメッキ膜ＰＦ１も銅からなるので、メッキ膜ＰＦ１の表面（メッキ層ＰＬ１の表面）には、自然酸化物が形成される場合がある。しかし、半田層ＳＬの形成時には、メッキ膜ＰＦ１の表面に対してフラックス処理が行われるので、その際に起こる還元反応によって、上記自然酸化物が除去される。従って、メッキ膜ＰＦ１と半田層ＳＬとの接続が良好に行われる。
【0051】
このように、実施の形態１では、大面積のソースパッドＳＰ上に、貴金属からなるメッキ膜を形成していない。従って、製造コストの増加を抑制することができる。
【0052】
また、後述の「半導体装置の製造方法」で説明するが、実施の形態１では、メッキ膜ＰＦ１～ＰＦ４は、電解メッキ法によって形成されている。上述の課題で説明したように、無電解メッキ法を用いた場合には、特にケルビンパッドＫＰおよびドレインパッドＤＰにおいて、金膜の未着が発生し易いという問題があった。それ故、ボンディングワイヤＢＷとの接続時に、接着不良などの不具合が発生し易いので、歩留まりが低下する問題があった。実施の形態１のメッキ膜ＰＦ１～ＰＦ４では、それら問題を解消できるので、半導体装置１００の信頼性を向上させることができ、製造コストの増加を抑制することができる。
【0053】
＜半導体装置の製造方法＞
以下に図５～図１１を用いて、実施の形態１における半導体装置１００の製造方法に含まれる各製造工程について説明する。本願の主な特徴は、各パッドと、各パッドの上方の構造体とにあるので、図５～図１１では、それらの構造体の製造工程について説明している。図５の製造工程について説明する前に、図２および図３を参照して、ＭＯＳＦＥＴの製造工程と、各パッドの下方の構造体との製造工程について簡単に説明する。
以下に図５～図１１を用いて、実施の形態１における半導体装置１００の製造方法に含まれる各製造工程について説明する。本願の主な特徴は、各パッドと、各パッドの上方の構造体とにあるので、図５～図１１では、それらの構造体の製造工程について説明している。図５の製造工程について説明する前に、図２および図３を参照して、ＭＯＳＦＥＴの製造工程と、各パッドの下方の構造体との製造工程について簡単に説明する。
【0054】
まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。次に、半導体基板ＳＵＢの上面において、フォトリソグラフィ技術およびエッチング処理によって、半導体基板ＳＵＢ中にトレンチＴＲを形成する。次に、トレンチＴＲの内部に、例えば熱酸化法またはＣＶＤ法によって、ゲート絶縁膜ＧＩを形成する。
【0055】
次に、トレンチＴＲの内部を埋め込むように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えばｎ型の多結晶シリコン膜を形成する。次に、異方性エッチング処理を行うことで、トレンチＴＲの外部に形成されている上記多結晶シリコン膜を除去する。このようにして、トレンチＴＲの内部を埋め込むように、ゲート電極ＧＥが形成される。
【0056】
次に、半導体基板ＳＵＢの上面において、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、半導体基板ＳＵＢ中に、ｐ型のボディ領域ＰＢを選択的に形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、ボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。
【0057】
次に、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、層間絶縁膜ＩＬ中に、複数の孔ＣＨを形成する。ソース配線ＳＷが形成される領域では、複数の孔ＣＨは、ソース領域ＮＳおよびボディ領域ＰＢに達するように形成される。次に、イオン注入法によって、例えばホウ素（Ｂ）を導入することで、孔ＣＨ１の底部におけるボディ領域ＰＢに、ｐ型の高濃度拡散領域ＰＲを形成する。
【0058】
また、ゲート配線ＧＷが形成される領域では、複数の孔ＣＨは、ゲート電極ＧＥに達するように形成される。また、ドレイン配線ＤＷが形成される領域では、複数の孔ＣＨは、半導体基板ＳＵＢ（ドリフト領域ＮＶ）に達するように形成される。
【0059】
次に、層間絶縁膜ＩＬ上に、ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷを形成する。まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷを形成する。
【0060】
ソース配線ＳＷは、孔ＣＨの内部に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続される。ゲート配線ＧＷは、孔ＣＨの内部に埋め込まれ、ゲート電極ＧＥに電気的に接続される。ドレイン配線ＤＷは、孔ＣＨの内部に埋め込まれ、ドリフト領域ＮＶと、この後に形成されるドレイン領域ＮＤとに電気的に接続される。次に、半導体基板ＳＵＢの下面において、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、半導体基板ＳＵＢ中に、ｎ型のドレイン領域ＮＤを形成する。次に、半導体基板ＳＵＢの下面下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0061】
以下に、図５以降の製造工程について説明する
【0062】
図５に示されるように、まず、ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷを覆うように、層間絶縁膜ＩＬ上に、例えばＣＶＤ法によって絶縁膜ＩＦ１を形成する。次に、ソース配線ＳＷ、ゲート配線ＧＷおよびドレイン配線ＤＷの各々の一部を露出させるように、フォトリソグラフィ技術および異方性エッチング処理によって、絶縁膜ＩＦ１に、開口部ＯＰ１および複数の開口部ＯＰ２を形成する。図１で説明したように、各開口部内で露出している各配線の一部が、それぞれ各パッドを構成する。
【0063】
次に、スパッタリング法によって、ソースパッドＳＰ上、ケルビンパッドＫＰ上、ゲートパッドＧＰ上、ドレインパッドＤＰ上および絶縁膜ＩＦ１上に、シード層ＳＤ１を形成する。シード層ＳＤ１は、例えばクロム（Ｃｒ）と銅（Ｃｕ）との積層膜である。
【0064】
図６に示されるように、シード層ＳＤ１上に、ソースパッドＳＰ、ケルビンパッドＫＰ、ゲートパッドＧＰおよびドレインパッドＤＰの上方を開口するパターンを有するレジストパターンＲＰ１を形成する。
【0065】
図７に示されるように、電解メッキ法によって、ソースパッドＳＰ上のシード層ＳＤ１上にメッキ膜ＰＦ１を形成すると共に、ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上の各シード層ＳＤ１上に、それぞれメッキ膜ＰＦ２を形成する。メッキ膜ＰＦ１およびメッキ膜ＰＦ２の各々を構成する材料は、例えば銅（Ｃｕ）である。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0066】
図８に示されるように、メッキ膜ＰＦ１を覆い、且つ、ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上の各メッキ膜ＰＦ２を開口するパターンを有するレジストパターンＲＰ２を形成する。
【0067】
図９に示されるように、電解メッキ法によって、各メッキ膜ＰＦ２上に、メッキ膜ＰＦ３を形成する。続いて、電解メッキ法によって、各メッキ膜ＰＦ３上に、メッキ膜ＰＦ４を形成する。メッキ膜ＰＦ３を構成する材料は、貴金属であり、例えばパラジウム（Ｐｄ）である。メッキ膜ＰＦ４を構成する材料は、貴金属であり、例えば金（Ａｕ）である。その後、アッシング処理によってレジストパターンＲＰ２を除去する。以上により、ソースパッドＳＰ上に、メッキ膜ＰＦ１を含むメッキ層ＰＬ１が形成され、ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上に、メッキ膜ＰＦ２、メッキ膜ＰＦ３およびメッキ膜ＰＦ４を含むメッキ層ＰＬ２が形成される。
【0068】
図１０に示されるように、ウェットエッチング処理によって、メッキ膜ＰＦ１～ＰＦ４から露出しているシード層ＳＤ１を除去する。
【0069】
図１１に示されるように、まず、メッキ膜ＰＦ１およびメッキ膜ＰＦ４を覆うように、塗布法によって、例えばポリイミド膜からなる絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２がメッキ膜ＰＦ１およびメッキ膜ＰＦ４の各々の外周に残されるように、絶縁膜ＩＦ２の一部を開口する。
【0070】
その後、以下の製造工程を経ることで、図４に示される構造体が得られる。
【0071】
まず、絶縁膜ＩＦ２から露出しているメッキ膜ＰＦ１の表面に対して、フラックス処理を実施する。メッキ膜ＰＦ１の表面には、メッキ膜ＰＦ４のような酸化を防止するための膜が形成されていないので、メッキ膜ＰＦ１の表面に自然酸化物が形成される場合がある。上記フラックス処理の還元反応によって、上記自然酸化物が除去される。また、上記フラックス処理によって、半田のぬれ性を向上させる。次に、メッキ膜ＰＦ１上に半田ペーストを印刷した後、リフロー処理を行うことで、メッキ膜ＰＦ１上に半田層ＳＬを形成する。次に、半田層ＳＬ上に、クリップＣＬを接続させる。
【0072】
次に、メッキ膜ＰＦ４上に、ボンディングワイヤＢＷを接続させる。ボンディングワイヤＢＷは、例えば金（Ａｕ）または銅（Ｃｕ）である。ボンディングワイヤＢＷおよびクリップＣＬのような外部接続用部材によって、半導体装置１００は、他の半導体チップまたは配線基板などの外部電子機器に電気的に接続される。なお、ボンディングワイヤＢＷの製造工程と、半田層ＳＬおよびクリップＣＬの製造工程とは、何れが先であってもよい。
【0073】
（実施の形態２）
以下に図１２を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１２を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0074】
実施の形態２では、シード層ＳＬ２およびメッキ層ＰＬ２の構成が、実施の形態１と異なる。
【0075】
シード層ＳＬ２を構成する材料は、例えばパラジウム（Ｐｄ）である。シード層ＳＤ２の厚さは、例えば１μｍ以上且つ２μｍ以下である。ソースパッドＳＰ上のシード層ＳＤ２上には、実施の形態１と同様のメッキ層ＰＬ１（メッキ膜ＰＦ１）が形成されている。
【0076】
ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上のシード層ＳＤ１上には、メッキ層ＰＬ２が形成されている。メッキ層ＰＬ２の最表面の材料は、貴金属からなる。実施の形態２におけるメッキ層ＰＬ２は、メッキ膜ＰＦ３およびメッキ膜ＰＦ４を含む。ここでは、メッキ膜ＰＦ４がメッキ層ＰＬ２の最表面を構成する。
【0077】
実施の形態２でも、メッキ膜ＰＦ３を構成する材料は、貴金属であり、例えばパラジウム（Ｐｄ）である。また、メッキ膜ＰＦ４を構成する材料は、貴金属であり、例えば金（Ａｕ）である。
【0078】
実施の形態２でも、大面積のソースパッドＳＰ上に、貴金属からなるメッキ膜を形成していないので、製造コストの増加を抑制することができる。また、実施の形態２でも、メッキ膜ＰＦ２、メッキ膜ＰＦ３およびメッキ膜ＰＦ４は、電解メッキ法によって形成されている。従って、特にケルビンパッドＫＰおよびドレインパッドＤＰにおいて、金膜の未着が発生し易いという問題を抑制でき、半導体装置１００の信頼性を向上させることができる。
【0079】
また、実施の形態２では、実施の形態１と異なり、メッキ層ＰＬ２に、銅（Ｃｕ）からなるメッキ膜ＰＦ２が含まれていない。電解メッキ法によってメッキ膜ＰＦ３を形成する際には、パラジウムのメッキ液（Ｐｄメッキ液）が使用されるが、下地に銅からなるメッキ膜ＰＦ２が露出していると、Ｐｄメッキ液が銅による汚染を受ける場合がある。そうすると、次にＰｄメッキ液を使用するまでに、Ｐｄメッキ液を清浄化する必要があり、製造の遅延の要因となる。従って、実施の形態２では、シード層ＳＤ２上に、直接、パラジウムからなるメッキ膜ＰＦ３を形成している。
【0080】
一方で、実施の形態１では、メッキ膜ＰＦ２は、ボンディングワイヤＢＷの接着時における応力を緩和する役割を担っていた。従って、応力の緩和という観点においては、実施の形態１の方が、実施の形態２よりも優れている。しかし、本願発明者らの検討によれば、金からなるメッキ膜ＰＦ４の厚さが十分に大きければ、ボンディングワイヤＢＷの衝撃をメッキ膜ＰＦ４で吸収することができる。そのようなメッキ膜ＰＦ４の厚さは、例えば３μｍ以上である。また、メッキ膜ＰＦ３の厚さも、例えば３μｍ以上である。
【0081】
＜実施の形態２における半導体装置の製造方法＞
以下に図１３～図１９を用いて、実施の形態２における半導体装置１００の製造方法に含まれる各製造工程について説明する。実施の形態２の製造工程は、図５で説明した絶縁膜ＩＦ１、開口部ＯＰ１および開口部ＯＰ２を製造する工程までは、実施の形態１の製造工程と同じである。
以下に図１３～図１９を用いて、実施の形態２における半導体装置１００の製造方法に含まれる各製造工程について説明する。実施の形態２の製造工程は、図５で説明した絶縁膜ＩＦ１、開口部ＯＰ１および開口部ＯＰ２を製造する工程までは、実施の形態１の製造工程と同じである。
【0082】
図１３に示されるように、スパッタリング法によって、ソースパッドＳＰ上、ケルビンパッドＫＰ上、ゲートパッドＧＰ上、ドレインパッドＤＰ上および絶縁膜ＩＦ１上に、シード層ＳＤ２を形成する。シード層ＳＤ２は、例えばパラジウム（Ｐｄ）である。
【0083】
図１４に示されるように、ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上の各シード層ＳＤ２を覆い、且つ、ソースパッドＳＰ上のシード層ＳＤ２を開口するパターンを有するレジストパターンＲＰ３を形成する。
【0084】
図１５に示されるように、電解メッキ法によって、ソースパッドＳＰ上のシード層ＳＤ２上に、メッキ膜ＰＦ１を形成する。メッキ膜ＰＦ１を構成する材料は、例えば銅（Ｃｕ）である。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0085】
図１６に示されるように、メッキ膜ＰＦ１を覆い、且つ、ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上の各シード層ＳＤ２を開口するパターンを有するレジストパターンＲＰ２を形成する。
【0086】
図１７に示されるように、電解メッキ法によって、各シード層ＳＤ２上に、メッキ膜ＰＦ３を形成する。続いて、電解メッキ法によって、各メッキ膜ＰＦ３上に、メッキ膜ＰＦ４を形成する。メッキ膜ＰＦ３を構成する材料は、貴金属であり、例えばパラジウム（Ｐｄ）である。メッキ膜ＰＦ４を構成する材料は、貴金属であり、例えば金（Ａｕ）である。その後、アッシング処理によってレジストパターンＲＰ２を除去する。以上により、ソースパッドＳＰ上に、メッキ膜ＰＦ１を含むメッキ層ＰＬ１が形成され、ケルビンパッドＫＰ上、ゲートパッドＧＰ上およびドレインパッドＤＰ上に、メッキ膜ＰＦ３およびメッキ膜ＰＦ４を含むメッキ層ＰＬ２が形成される。
【0087】
図１８に示されるように、ウェットエッチング処理によって、メッキ膜ＰＦ１、メッキ膜ＰＦ３およびメッキ膜ＰＦ４から露出しているシード層ＳＤ２を除去する。
【0088】
図１９に示されるように、まず、メッキ膜ＰＦ１およびメッキ膜ＰＦ４を覆うように、塗布法によって、例えばポリイミド膜からなる絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２がメッキ膜ＰＦ１およびメッキ膜ＰＦ４の各々の外周に残されるように、絶縁膜ＩＦ２の一部を開口する。
【0089】
その後、実施の形態１と同様の手法によって、半田層ＳＬ、クリップＣＬおよびボンディングワイヤＢＷを形成することで、図１２に示される構造体が得られる。
【0090】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0091】
１００ 半導体装置
ＢＷ ボンディングワイヤ
ＣＨ 孔
ＣＬ クリップ
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＤＷ ドレイン配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＫＰ ケルビンパッド
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＰＢ ボディ領域
ＰＦ１～ＰＦ４ メッキ膜
ＰＬ１、ＰＬ２ メッキ層
ＰＲ 高濃度拡散領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＤ１、ＳＤ２ シード層
ＳＬ 半田層
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ トレンチ
ＢＷ ボンディングワイヤ
ＣＨ 孔
ＣＬ クリップ
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＤＷ ドレイン配線
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＫＰ ケルビンパッド
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＰＢ ボディ領域
ＰＦ１～ＰＦ４ メッキ膜
ＰＬ１、ＰＬ２ メッキ層
ＰＲ 高濃度拡散領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＤ１、ＳＤ２ シード層
ＳＬ 半田層
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】