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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024007167
(43)【公開日】2024-01-18
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/76 20060101AFI20240111BHJP
【ＦＩ】
H01L21/76 L
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022108449
(22)【出願日】2022-07-05
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】有江 寛之
(72)【発明者】
【氏名】五十嵐 孝行
【テーマコード（参考）】
5F032
【Ｆターム（参考）】
5F032AA13
5F032AA35
5F032AA44
5F032AA54
5F032DA02
5F032DA43
(57)【要約】
【課題】ＤＴＩを有する半導体装置において、素子間におけるリーク電流の発生を防ぐ。
【解決手段】半導体基板ＳＢと、半導体基板ＳＢ上のＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上の半導体層ＳＬと、半導体層ＳＬの上面から、ＢＯＸ膜ＢＸの上面に達するトレンチＤ１と、トレンチＤ１の両側の側面を覆い、トレンチＤ１の底部でＢＯＸ膜ＢＸの上面と接する絶縁膜ＩＦ３と、トレンチＤ１内において対向する絶縁膜ＩＦ３同士の間に形成され、底面が絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面よりも下のＢＯＸ膜ＢＸ内に位置するトレンチＤ２と、トレンチＤ２内に埋め込まれた絶縁膜ＩＦ５と、絶縁膜ＩＦ５に内包され、一部が当該界面と同じ高さに位置する空隙Ｖ１と、を有する半導体装置を用いる。
【選択図】図１
【解決手段】半導体基板ＳＢと、半導体基板ＳＢ上のＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上の半導体層ＳＬと、半導体層ＳＬの上面から、ＢＯＸ膜ＢＸの上面に達するトレンチＤ１と、トレンチＤ１の両側の側面を覆い、トレンチＤ１の底部でＢＯＸ膜ＢＸの上面と接する絶縁膜ＩＦ３と、トレンチＤ１内において対向する絶縁膜ＩＦ３同士の間に形成され、底面が絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面よりも下のＢＯＸ膜ＢＸ内に位置するトレンチＤ２と、トレンチＤ２内に埋め込まれた絶縁膜ＩＦ５と、絶縁膜ＩＦ５に内包され、一部が当該界面と同じ高さに位置する空隙Ｖ１と、を有する半導体装置を用いる。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上の半導体層と、
前記半導体層の上面から、前記第１絶縁膜の上面に達する第１トレンチと、
前記第１トレンチの両側の側面を覆い、前記第１トレンチの底部で前記第１絶縁膜の上面と接する第２絶縁膜と、
前記第１トレンチ内において対向する前記第２絶縁膜同士の間に形成され、底面が前記第２絶縁膜と前記第１絶縁膜との界面よりも下の前記第１絶縁膜内に位置する第２トレンチと、
前記第２トレンチ内に埋め込まれた第３絶縁膜と、
前記第３絶縁膜に内包され、一部が前記界面と同じ高さに位置する空隙と、
を有する、半導体装置。
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上の半導体層と、
前記半導体層の上面から、前記第１絶縁膜の上面に達する第１トレンチと、
前記第１トレンチの両側の側面を覆い、前記第１トレンチの底部で前記第１絶縁膜の上面と接する第２絶縁膜と、
前記第１トレンチ内において対向する前記第２絶縁膜同士の間に形成され、底面が前記第２絶縁膜と前記第１絶縁膜との界面よりも下の前記第１絶縁膜内に位置する第２トレンチと、
前記第２トレンチ内に埋め込まれた第３絶縁膜と、
前記第３絶縁膜に内包され、一部が前記界面と同じ高さに位置する空隙と、
を有する、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第２絶縁膜は、
前記第１トレンチの側面および前記第１絶縁膜の上面を連続的に覆う第４絶縁膜と、
一方の側面が前記第４絶縁膜の側面を覆い、反対側の側面が前記第２トレンチの側面を構成する第５絶縁膜と、
を有する、半導体装置。
前記第２絶縁膜は、
前記第１トレンチの側面および前記第１絶縁膜の上面を連続的に覆う第４絶縁膜と、
一方の側面が前記第４絶縁膜の側面を覆い、反対側の側面が前記第２トレンチの側面を構成する第５絶縁膜と、
を有する、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記半導体層の上面に形成され、前記第１トレンチよりも浅い第３トレンチと、
前記第３トレンチ内に埋め込まれた第６絶縁膜と、
をさらに有する、半導体装置。
前記半導体層の上面に形成され、前記第１トレンチよりも浅い第３トレンチと、
前記第３トレンチ内に埋め込まれた第６絶縁膜と、
をさらに有する、半導体装置。
【請求項4】
半導体基板と、
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上の半導体層と、
前記半導体層の上面から、前記第１絶縁膜の途中深さに達する第１トレンチと、
前記第１トレンチ内に、前記第１トレンチの側面および底面を覆う第２絶縁膜を介して埋め込まれた第３絶縁膜と、
を有する、半導体装置。
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上の半導体層と、
前記半導体層の上面から、前記第１絶縁膜の途中深さに達する第１トレンチと、
前記第１トレンチ内に、前記第１トレンチの側面および底面を覆う第２絶縁膜を介して埋め込まれた第３絶縁膜と、
を有する、半導体装置。
【請求項5】
請求項４記載の半導体装置において、
前記半導体層の上面に対して垂直な方向において、前記半導体層と前記第１絶縁膜との界面と、前記第１トレンチの底面との距離は、０．３μｍ以上である、半導体装置。
前記半導体層の上面に対して垂直な方向において、前記半導体層と前記第１絶縁膜との界面と、前記第１トレンチの底面との距離は、０．３μｍ以上である、半導体装置。
【請求項6】
請求項４記載の半導体装置において、
前記第３絶縁膜に内包された空隙をさらに有し、
前記半導体層の前記上面に対して垂直な方向において、前記空隙は、前記第１トレンチの長さの８０％以上の長さを有する、半導体装置。
前記第３絶縁膜に内包された空隙をさらに有し、
前記半導体層の前記上面に対して垂直な方向において、前記空隙は、前記第１トレンチの長さの８０％以上の長さを有する、半導体装置。
【請求項7】
請求項６記載の半導体装置において、
前記空隙の一部は、前記半導体層と前記第１絶縁膜との界面と同じ高さに位置する、半導体装置。
前記空隙の一部は、前記半導体層と前記第１絶縁膜との界面と同じ高さに位置する、半導体装置。
【請求項8】
（ａ）半導体基板と、前記半導体基板上に順に形成された第１絶縁膜および半導体層を備えたＳＯＩ基板を準備する工程、
（ｂ）前記半導体層の上面から、前記第１絶縁膜の上面に達する第１トレンチを形成する工程、
（ｃ）前記第１トレンチの両側の側面および底面を覆う第２絶縁膜を形成する工程、
（ｄ）前記半導体層の前記上面に対して垂直な方向において前記第２絶縁膜を貫通し、前記第１絶縁膜の途中深さに達する第２トレンチを形成する工程、
（ｅ）前記第２トレンチ内を埋め込み、空隙を内包する第３絶縁膜を形成する工程、
を有し、
前記空隙の一部は、前記第１絶縁膜と前記第２絶縁膜との界面と同じ高さに位置する、半導体装置の製造方法。
（ｂ）前記半導体層の上面から、前記第１絶縁膜の上面に達する第１トレンチを形成する工程、
（ｃ）前記第１トレンチの両側の側面および底面を覆う第２絶縁膜を形成する工程、
（ｄ）前記半導体層の前記上面に対して垂直な方向において前記第２絶縁膜を貫通し、前記第１絶縁膜の途中深さに達する第２トレンチを形成する工程、
（ｅ）前記第２トレンチ内を埋め込み、空隙を内包する第３絶縁膜を形成する工程、
を有し、
前記空隙の一部は、前記第１絶縁膜と前記第２絶縁膜との界面と同じ高さに位置する、半導体装置の製造方法。
【請求項9】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１トレンチの前記側面および前記第１絶縁膜の前記上面を連続的に覆う第４絶縁膜を形成する工程、
（ｃ２）前記第１トレンチ内に、前記第４絶縁膜の側面を覆う第５絶縁膜を形成することで、前記第４絶縁膜および前記第５絶縁膜からなる前記第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ１）前記第１トレンチの前記側面および前記第１絶縁膜の前記上面を連続的に覆う第４絶縁膜を形成する工程、
（ｃ２）前記第１トレンチ内に、前記第４絶縁膜の側面を覆う第５絶縁膜を形成することで、前記第４絶縁膜および前記第５絶縁膜からなる前記第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項10】
請求項８記載の半導体装置の製造方法において、
（ｂ１）前記半導体層の前記上面に第３トレンチを形成し、前記第３トレンチ内に第６絶縁膜を埋め込む工程をさらに有し、
前記第３トレンチは、前記第１トレンチよりも浅い、半導体装置の製造方法。
（ｂ１）前記半導体層の前記上面に第３トレンチを形成し、前記第３トレンチ内に第６絶縁膜を埋め込む工程をさらに有し、
前記第３トレンチは、前記第１トレンチよりも浅い、半導体装置の製造方法。
【請求項11】
（ａ）半導体基板と、前記半導体基板上に順に形成された第１絶縁膜および半導体層を備えたＳＯＩ基板を準備する工程、
（ｂ）前記半導体層の上面から、前記第１絶縁膜の途中深さに達する第１トレンチを形成する工程、
（ｃ）前記第１トレンチの両側の側面および底面を覆う第２絶縁膜を形成する工程、
（ｄ）前記第１トレンチ内に、前記第２絶縁膜を介して第３絶縁膜を埋め込む工程、
を有する、半導体装置の製造方法。
（ｂ）前記半導体層の上面から、前記第１絶縁膜の途中深さに達する第１トレンチを形成する工程、
（ｃ）前記第１トレンチの両側の側面および底面を覆う第２絶縁膜を形成する工程、
（ｄ）前記第１トレンチ内に、前記第２絶縁膜を介して第３絶縁膜を埋め込む工程、
を有する、半導体装置の製造方法。
【請求項12】
請求項１１記載の半導体装置の製造方法において、
前記半導体層の前記上面に対して垂直な方向における、前記半導体層と前記第１絶縁膜との界面と、前記第１トレンチの底面との距離は、０．３μｍ以上である、半導体装置の製造方法。
前記半導体層の前記上面に対して垂直な方向における、前記半導体層と前記第１絶縁膜との界面と、前記第１トレンチの底面との距離は、０．３μｍ以上である、半導体装置の製造方法。
【請求項13】
請求項１１記載の半導体装置の製造方法において、
前記第３絶縁膜は、内包された空隙を有し、
前記半導体層の前記上面に対して垂直な方向において、前記空隙は、前記第１トレンチの長さの８０％以上の長さを有する、半導体装置の製造方法。
前記第３絶縁膜は、内包された空隙を有し、
前記半導体層の前記上面に対して垂直な方向において、前記空隙は、前記第１トレンチの長さの８０％以上の長さを有する、半導体装置の製造方法。
【請求項14】
請求項１３記載の半導体装置の製造方法において、
前記空隙の一部は、前記半導体層と前記第１絶縁膜との界面と同じ高さに位置する、半導体装置の製造方法。
前記空隙の一部は、前記半導体層と前記第１絶縁膜との界面と同じ高さに位置する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＴＩを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【0002】
トランジスタの短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い半導体層（シリコン層、ＳＯＩ層）が形成された基板である。
【0003】
また、半導体基板に形成した素子同士を電気的に分離する構造として、半導体基板の上面に形成された溝内に絶縁膜を埋め込んだ素子分離膜を形成することが知られている。
【0004】
例えば、特許文献１（特開２０１１－６６０６７号公報）には、半導体基板の上面上に素子分離膜を形成し、さらに、当該素子分離膜よりも深い溝内に、内部に空隙を有する素子分離膜を形成することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１１－６６０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＳＯＩ基板に半導体素子を搭載する場合、ＢＯＸ膜上の半導体層を貫通してＢＯＸの上面に接する深い素子分離膜、つまりＤＴＩを形成することが考えられる。しかし、当該素子分離膜により半導体層を完全に分離しても、素子分離膜の底面とＢＯＸ膜との界面（酸化膜界面）を通じてリーク電流が流れる場合がある。その場合、半導体素子の耐圧が確保できず、半導体装置の信頼性が低下する。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置は、半導体基板と、半導体基板上の第１絶縁膜と、第１絶縁膜上の半導体層と、半導体層の上面から、第１絶縁膜の上面に達する第１トレンチと、第１トレンチの両側の側面を覆い、第１トレンチの底部で第１絶縁膜の上面と接する第２絶縁膜と、第１トレンチ内において対向する第２絶縁膜同士の間に形成され、底面が第２絶縁膜と第１絶縁膜との界面よりも下の第１絶縁膜内に位置する第２トレンチと、第２トレンチ内に埋め込まれた第３絶縁膜と、第３絶縁膜に内包され、一部が界面と同じ高さに位置する空隙と、を有するものである。
【0010】
一実施の形態である半導体装置の製造方法は、半導体基板と、半導体基板上に順に形成された第１絶縁膜および半導体層を備えたＳＯＩ基板を準備する工程と、半導体層の上面から、第１絶縁膜の上面に達する第１トレンチを形成する工程と、第１トレンチの両側の側面および底面を覆う第２絶縁膜を形成する工程と、半導体層の上面に対して垂直な方向において第２絶縁膜を貫通し、第１絶縁膜の途中深さに達する第２トレンチを形成する工程と、第２トレンチ内を埋め込み、空隙を内包する第３絶縁膜を形成する工程と、を有するものである。空隙の一部は、第１絶縁膜と第２絶縁膜との界面と同じ高さに位置する。
【発明の効果】
【0011】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0012】
【図1】実施の形態１に係る半導体装置の断面図である。
【図2】実施の形態１に係る半導体装置の製造工程中の断面図である。
【図9】実施の形態２に係る半導体装置の断面図である。
【図10】実施の形態２に係る半導体装置の製造工程中の断面図である。
【図15】実施の形態３に係る半導体装置の断面図である。
【図16】実施の形態３に係る半導体装置の製造工程中の断面図である。
【図19】比較例の半導体装置を示す要部断面図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0016】
また、本願では、半導体基板と、その上に順に積層したＢＯＸ膜および半導体層とを含む積層基板をＳＯＩ（Silicon On Insulator）基板と呼ぶ。また、ＢＯＸ膜上の当該半導体層を、ＳＯＩ層と呼ぶ場合がある。
【0017】
（実施の形態１）
＜半導体装置の構造＞
以下では、本実施の形態におけるＳＯＩ基板に形成されたＤＴＩ（Deep Trench Isolation）の構造を、図１を用いて説明する。図１は、本実施の形態に係る半導体装置を示す断面図である。
＜半導体装置の構造＞
以下では、本実施の形態におけるＳＯＩ基板に形成されたＤＴＩ（Deep Trench Isolation）の構造を、図１を用いて説明する。図１は、本実施の形態に係る半導体装置を示す断面図である。
【0018】
図１に示すように、本実施の形態の半導体装置は、支持基板である半導体基板ＳＢ、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、および、ＢＯＸ膜ＢＸ上のＳＯＩ層である半導体層ＳＬからなるＳＯＩ基板を有している。半導体基板ＳＢは、例えば５００μｍ～７００μｍ程度の厚さを有し、例えば７５０Ωｃｍ以上の高い抵抗を有する単結晶シリコン基板である。ＢＯＸ膜ＢＸは、例えば酸化シリコン（ＳｉＯ２）膜からなる。ＢＯＸ膜ＢＸの厚さは、例えば、０．５μｍより大きい。半導体層ＳＬは、単結晶シリコンからなる半導体層である。半導体層ＳＬの膜厚は、例えば５μｍである。半導体基板ＳＢはグランド電位に接続されていてもよい。
【0019】
半導体層ＳＬ上には、複数の半導体素子が形成されている。ここでいう半導体素子とは、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などである。半導体素子同士は、半導体層ＳＬの上面に形成された、比較的浅いトレンチ（分離溝）Ｄ３内に埋め込まれた絶縁膜からなる素子分離膜ＥＩ２により互いに分離されている。素子分離膜ＥＩ２は、例えば主に酸化シリコンからなる。
【0020】
素子分離膜ＥＩ２から露出する半導体層ＳＬの上面には、所定の深さで不純物が導入された半導体領域（拡散領域）ＤＲが形成されている。半導体領域ＤＲは、例えばＭＯＳＦＥＴのソース領域、ドレイン領域、または、半導体層ＳＬを所定の電位で固定するためのコンタクト層を構成している。半導体層ＳＬ、素子分離膜ＥＩ２および半導体領域ＤＲのそれぞれの上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、主に酸化シリコンからなる。層間絶縁膜ＩＬの上面は平坦化されている。
【0021】
層間絶縁膜ＩＬは、上面から下面を貫通する接続孔を複数有している。接続孔は、その底部において半導体領域ＤＲの上面を露出している。各接続孔内には、コンタクトプラグＣＰが埋め込まれている。コンタクトプラグＣＰは、例えば主にＷ（タングステン）からなる導電性接続部である。図示は省略するが、コンタクトプラグＣＰと半導体領域ＤＲとの間には、接続抵抗を低減するためのシリサイド層が形成されていてもよい。
【0022】
層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上には、金属膜からなる複数の配線Ｍ１が形成されている。配線Ｍ１は例えばＣｕ（銅）またはＡｌ（アルミニウム）などからなる。コンタクトプラグＣＰは配線Ｍ１の上面に接続されている。つまり、半導体領域ＤＲは、コンタクトプラグＣＰを介して配線Ｍ１に電気的に接続されている。図示は省略しているが、配線Ｍ１の側面は、配線層を構成する絶縁膜に覆われていてもよく、当該配線層上に複数の配線層が積層されていてもよい。
【0023】
本実施の形態の半導体装置は、素子分離膜ＥＩ２の他に、素子分離膜ＥＩ２よりも深い素子分離膜ＥＩ１を有している。素子分離膜ＥＩ１の一部は、素子分離膜ＥＩ２と、当該素子分離膜ＥＩ２の下の半導体層ＳＬを縦方向において貫通し、ＢＯＸ膜ＢＸに達するトレンチＤ１内に形成されている。ここでいう縦方向とは、半導体層ＳＬの上面に対して垂直な方向（垂直方向、厚さ方向、高さ方向、深さ方向）である。
【0024】
トレンチＤ１は、半導体層ＳＬの上面に沿う方向において、延在している。つまり、トレンチＤ１は図１の奥行方向に延在している。素子分離膜ＥＩ１の他の一部は、後述するトレンチＤ２内に形成されている。トレンチＤ１は、半導体層ＳＬの上面から下面に亘って貫通している。トレンチＤ１の底面はＢＯＸ膜ＢＸの上面に達している。つまり、トレンチＤ１はトレンチＤ３および素子分離膜ＥＩ２よりも深い。トレンチＤ１の側面における半導体層ＳＬ内には、ｐ型不純物（例えばＢ（ホウ素））が導入されている。
【0025】
トレンチＤ１内には、トレンチＤ１の両側の側面上のそれぞれには、当該側面と、トレンチＤ１の底面（ＢＯＸ膜ＢＸの上面）とを連続的に覆う絶縁膜ＩＦ３が形成されている。絶縁膜ＩＦ３は、例えば酸化シリコンからなる。絶縁膜ＩＦ３は、トレンチＤ１の底面の全部を覆っておらず、当該底面の中央部を露出している。絶縁膜ＩＦ３の底面はＢＯＸ膜ＢＸの上面と接している。平面視におけるトレンチＤ１の短手方向において、ＢＯＸ膜ＢＸに接する絶縁膜ＩＦ３の幅は、約８００ｎｍ以下である。当該短手方向において、絶縁膜ＩＦ３は後述するトレンチＤ２および絶縁膜ＩＦ５により２つに分離されている。ここでいう、ＢＯＸ膜ＢＸに接する絶縁膜ＩＦ３の幅とは、分離された当該２つの絶縁膜ＩＦ３を含む構造の幅である。絶縁膜ＩＦ３の当該幅は、トレンチＤ１の短手方向におけるトレンチＤ１の下端の幅と同義である。
【0026】
また、トレンチＤ１の両側の側面上のそれぞれは、絶縁膜ＩＦ３を介して絶縁膜ＩＦ４により覆われている。絶縁膜ＩＦ４は、絶縁膜ＩＦ３の側面のうち、半導体層ＳＬ側とは反対側の側面と、トレンチＤ１の底面を覆う絶縁膜ＩＦ３の上面とを連続的に覆っている。半導体層ＳＬの上面に沿う方向（横方向）における、絶縁膜ＩＦ３、ＩＦ４のそれぞれの端部のうち、トレンチＤ１の中央側の端部は、トレンチＤ１の中央から同等の距離で終端している。言い換えれば、平面視において、絶縁膜ＩＦ３、ＩＦ４のそれぞれのトレンチＤ１の中央側の終端部は互いに重なっている。絶縁膜ＩＦ４は、例えば酸化シリコンからなる。
【0027】
絶縁膜ＩＦ４のトレンチＤ１の中央側の側面（上記終端部）と、絶縁膜ＩＦ３のトレンチＤ１の中央側の終端部とは、トレンチＤ２の側面を構成している。トレンチＤ２は、半導体層ＳＬの上面近傍から、絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面よりも下（半導体基板ＳＢ側）のＢＯＸ膜ＢＸ内に達する、トレンチＤ１より深い凹部である。つまり、トレンチＤ２の底面は、絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面よりも下のＢＯＸ膜ＢＸ内に位置している。言い換えれば、トレンチＤ２は、ＢＯＸ膜ＢＸの途中深さに達している。トレンチＤ２の側面は、上から順に絶縁膜ＩＦ４の側面、絶縁膜ＩＦ３の側面、およびＢＯＸ膜ＢＸの側面により構成されている。トレンチＤ２の側面は主に絶縁膜ＩＦ４の側面により構成されている。トレンチＤ２は、半導体層ＳＬの上面に沿う方向において、延在している。つまり、トレンチＤ２は図１の奥行方向に延在している。
【0028】
トレンチＤ２内には、空隙Ｖ１を内包する絶縁膜ＩＦ５が埋め込まれている。トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ４同士の間に亘って、絶縁膜ＩＦ５が埋め込まれている。つまり、トレンチＤ１内には、トレンチＤ１の側面から中央に向かって順に、絶縁膜ＩＦ３、ＩＦ４およびＩＦ５が形成されている。絶縁膜ＩＦ３、ＩＦ４およびＩＦ５のそれぞれの上端は、素子分離膜ＥＩ２および半導体層ＳＬのそれぞれの上面の高さとほぼ同じ高さに位置している。素子分離膜ＥＩ２の上面および半導体層ＳＬの最上面のそれぞれの上に、絶縁膜ＩＦ３、ＩＦ４およびＩＦ５は形成されていない。絶縁膜ＩＦ５の下端は、トレンチＤ２の底部においてＢＯＸ膜ＢＸの底面に接している。つまり、絶縁膜ＩＦ５はトレンチＤ１の底面より下のトレンチＤ２内を埋め込んでいる。絶縁膜ＩＦ５は、例えば酸化シリコンからなる。
【0029】
空隙Ｖ１は、トレンチＤ２内においてトレンチＤ２の底部近傍に形成されている。空隙Ｖ１の周囲は全て絶縁膜ＩＦ５で覆われている。すなわち、空隙Ｖ１は絶縁膜ＩＦ５以外の膜には触れておらず、トレンチＤ２の側面および底面から離間している。空隙Ｖ１の少なくとも一部は、絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面、および、半導体層ＳＬとＢＯＸ膜との界面のそれぞれと同じ高さに位置している。
【0030】
トレンチＤ１、Ｄ２の内部の絶縁膜ＩＦ３、ＩＦ４、ＩＦ５および空隙Ｖ１は、素子分離膜ＥＩ１を構成している。素子分離膜ＥＩ１は、素子分離膜ＥＩ２よりも深さが深い素子分離構造（素子分離領域）であり、所謂ＤＴＩである。なお、トレンチＤ１、Ｄ２も素子分離膜ＥＩ１を構成していると考えてもよい。素子分離膜ＥＩ１は、半導体層ＳＬ上に形成（搭載）された複数の半導体素子同士を電気的に分離している。
【0031】
ここでは、素子分離膜ＥＩ１が１つの空隙Ｖ１を有する構造について説明したが、空隙Ｖ１上の絶縁膜ＩＦ５内に他の空隙が１または複数形成されていてもよい。
【0032】
【0033】
まず、図２に示すように、上方にＢＯＸ膜ＢＸおよび半導体層ＳＬが順に積層された半導体基板ＳＢを準備する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸは酸化シリコン膜であり、ＢＯＸ膜ＢＸ上の半導体層ＳＬは単結晶シリコンからなる層である。ＢＯＸ膜ＢＸの膜厚は０．２～２μｍである。ここでは、ＢＯＸ膜ＢＸの膜厚は例えば１．５μｍである。半導体層ＳＬの膜厚は、０．５～１５μｍである。ここでは、半導体層ＳＬの膜厚は５μｍである。
【0034】
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよび半導体層ＳＬからなるＳＯＩ基板はＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。つまり、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成することで、ＳＯＩ基板を形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【0035】
続いて、周知の方法を用いて素子分離膜ＥＩ２を形成する。素子分離膜ＥＩ２は、ＳＯＩ基板の上面に形成され、半導体基板ＳＢの途中深さまで達するトレンチＤ３内に埋め込まれた絶縁膜からなる。素子分離膜ＥＩ２は、例えばＳＴＩ（Shallow Trench Isolation）構造を有し、主に酸化シリコンにより構成される。
【0036】
ここでは、ＳＴＩ構造を有する素子分離膜ＥＩ２を形成することについて説明したが、素子分離膜ＥＩ２は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造を有していてもよい。
【0037】
続いて、半導体層ＳＬ上および素子分離膜ＥＩ２上に、絶縁膜ＩＦ１、ＩＦ２を順に形成する。絶縁膜ＩＦ１は、例えば窒化シリコン（Ｓｉ３Ｎ４）からなる。絶縁膜ＩＦ２は、例えば酸化シリコンからなる。絶縁膜ＩＦ１、ＩＦ２は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成できる。
【0038】
次に、図３に示すように、絶縁膜ＩＦ２上にフォトレジスト膜ＰＲを形成する。フォトレジスト膜ＰＲは、素子分離膜ＥＩ２の直上に開口部を有するレジストパターンである。続いて、フォトレジスト膜ＰＲをマスク（エッチング防止マスク）として用いて絶縁膜ＩＦ２、ＩＦ１および素子分離膜ＥＩ２のそれぞれの一部を除去する。これにより、トレンチＤ３の底面である半導体層ＳＬの上面を露出させる。これにより、トレンチＤ１を形成する。
【0039】
次に、図４に示すように、フォトレジスト膜ＰＲを除去した後、絶縁膜ＩＦ１、ＩＦ２をハードマスクとして用いてドライエッチングを行う。これにより、トレンチＤ３の底面からＢＯＸ膜ＢＸの上面に亘って半導体層ＳＬの一部を除去する。すなわち、トレンチＤ１がＢＯＸ膜ＢＸまで達するように、トレンチＤ１を掘り下げる。この工程により、ＢＯＸ膜ＢＸの上面が露出する。ここではシリコンを選択的に除去するため、酸化シリコンからなる絶縁膜であるＢＯＸ膜ＢＸはエッチストッパとして働く。したがって、ＢＯＸ膜ＢＸの上面はほぼ後退せず、平坦なままである。
【0040】
次に、図５に示すように、絶縁膜ＩＦ２を除去する。続いて、トレンチＤ１の側面および底面を含む半導体層ＳＬ上、および、絶縁膜ＩＦ１上を覆うように、絶縁膜ＩＦ３を形成（堆積）する。絶縁膜ＩＦ３は例えば酸化シリコンからなる。絶縁膜ＩＦ３は例えばＣＶＤ法により形成できる。絶縁膜ＩＦ３の膜厚はトレンチＤ１の開口幅の１/２より小さい。このため、トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ３同士は互いに離間している。
【0041】
続いて、イオン注入法により、トレンチＤ１の側面にｐ型不純物（例えばＢ（ホウ素））を打ち込む。ここでは、半導体層ＳＬの上面に対して斜めの方向から行うイオン注入、すなわち斜めイオン注入により、不純物を導入する。不純物は、絶縁膜ＩＦ３を貫通して半導体層ＳＬ内に打ち込まれる。
【0042】
次に、図６に示すように、トレンチＤ１内を含む絶縁膜ＩＦ３上を覆うように、絶縁膜ＩＦ４を形成（堆積）する。絶縁膜ＩＦ４は例えば酸化シリコンからなる。絶縁膜ＩＦ４は、ＰＳＧ（Phosphorus Silicate Glass）膜またはＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜である。絶縁膜ＩＦ４は例えばＣＶＤ法により形成できる。絶縁膜ＩＦ４の膜厚はトレンチＤ１の両側の側面を覆う絶縁膜ＩＦ３同士の間の開口幅の１／２より小さい。このため、トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ４同士は互いに離間している。
【0043】
続いて、エッチバックを行うことで、絶縁膜ＩＦ３、ＩＦ４のそれぞれの一部を除去し、さらに、トレンチＤ１の底面を一部後退させ、トレンチＤ２を形成する。このエッチバック工程では、トレンチＤ１の外において半導体層ＳＬの上面上の絶縁膜ＩＦ４、ＩＦ３を除去し、絶縁膜ＩＦ１の上面を露出させる。また、トレンチＤ１の底部では、当該エッチバックにより絶縁膜ＩＦ４、ＩＦ３が除去されてＢＯＸ膜ＢＸの上面が露出し、さらにエッチバックを続けることでＢＯＸ膜ＢＸの上面の一部をＢＯＸ膜ＢＸの途中深さまで後退させる。これにより、半導体層ＳＬの上面近傍からＢＯＸ膜ＢＸの途中深さまで達するトレンチＤ２が形成される。
【0044】
すなわち、ＢＯＸ膜ＢＸの上面を露出させるエッチバックを行った後、さらにエッチバックを行う時間を延長している。これにより、トレンチＤ２の幅は広がるため、後述する空隙Ｖ１が形成され易くなる。
【0045】
上記エッチバックでは、トレンチＤ１の側面を覆う絶縁膜ＩＦ３、ＩＦ４は除去されずに残る。また、トレンチＤ１の側面を覆う絶縁膜ＩＦ４の直下においてトレンチＤ１の底面を覆う絶縁膜ＩＦ３は、除去されずに残る。トレンチＤ２の側面は、上から順に絶縁膜ＩＦ４の側面、絶縁膜ＩＦ３の側面、およびＢＯＸ膜ＢＸの側面により構成されている。
【0046】
次に、図７に示すように、トレンチＤ２内を含むＢＯＸ膜ＢＸ上、絶縁膜ＩＦ１上、絶縁膜ＩＦ３上および絶縁膜ＩＦ４上に、例えばＣＶＤ法により絶縁膜ＩＦ５を形成する。これにより、トレンチＤ２内を埋め込む。絶縁膜ＩＦ５の膜厚は、トレンチＤ２の開口幅の１／２以上である。したがって、トレンチＤ２の両側の側面のそれぞれを覆う絶縁膜ＩＦ５同士は、トレンチＤ２の短手方向（横方向）におけるトレンチＤ２の中央部にて互いに接触している。すなわち、トレンチＤ１の一方の側面を覆う絶縁膜ＩＦ３、ＩＦ４およびＩＦ５の合計の膜厚は、トレンチＤ１の開口幅の１／２以上である。絶縁膜ＩＦ５の一部は絶縁膜ＩＦ１の上面を覆い、他の一部はトレンチＤ２内を埋め込んでいる。絶縁膜ＩＦ５は、例えば酸化シリコンからなる。絶縁膜ＩＦ５は、ＰＳＧ膜またはＴＥＯＳ膜である。
【0047】
絶縁膜ＩＦ５の成膜工程では、絶縁膜ＩＦ５内に空隙Ｖ１が内包されるように絶縁膜ＩＦ５を形成する。空隙Ｖ１は、絶縁膜ＩＦ５の成膜中に、トレンチＤ２の底部近傍の表面を覆う絶縁膜ＩＦ５の膜厚が大きくなる前に、トレンチＤ２の底部より上の領域の絶縁膜ＩＦ５の膜厚がより大きくなり、トレンチＤ２内を当該領域で閉塞させることにより形成される。空隙Ｖ１の形成位置および形状は、例えば、絶縁膜ＩＦ５を成膜しながら、成膜条件を変更し、これにより成膜する絶縁膜ＩＦ５の膜質を変更することで制御できる。
【0048】
空隙Ｖ１は、トレンチＤ２内においてトレンチＤ２の底部近傍に形成される。空隙Ｖ１の周囲は全て絶縁膜ＩＦ５で覆われている。空隙Ｖ１の少なくとも一部は、絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面、および、半導体層ＳＬとＢＯＸ膜との界面のそれぞれと同じ高さに位置している。
【0049】
次に、図８に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて半導体層ＳＬ上の絶縁膜ＩＦ１、ＩＦ５を除去する。これにより、半導体層ＳＬおよび素子分離膜ＥＩ２のそれぞれの上面を露出させる。この工程により、トレンチＤ１、Ｄ２内に素子分離膜ＥＩ１が形成される。つまり、トレンチＤ１、Ｄ２の内部の絶縁膜ＩＦ３、ＩＦ４、ＩＦ５および空隙Ｖ１は、素子分離膜ＥＩ１を構成している。
【0050】
次に、図１に示すように、例えばイオン注入法を用いて、素子分離膜ＥＩ１、ＥＩ２から露出する半導体層ＳＬの上面に、不純物イオンを注入する。これにより、半導体層ＳＬの上面から所定の深さを有するｎ型またはｐ型の半導体領域ＤＲを形成する。半導体領域ＤＲの深さは、例えば、素子分離膜ＥＩ２の深さよりも浅い。続いて、半導体層ＳＬ上に、主に酸化シリコンからなる層間絶縁膜ＩＬを形成する。その後、層間絶縁膜ＩＬの上面を例えばＣＭＰ法により平坦化する。続いて、層間絶縁膜ＩＬを貫通し、半導体領域ＤＲに電気的に接続されたコンタクトプラグＣＰを形成する。続いて、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、コンタクトプラグに接続された配線Ｍ１を形成する。
【0051】
その後、図示は省略するが、ＳＯＩ基板をダイシングして個片化することで複数の半導体チップを得る。これにより、本実施の形態の半導体装置が完成する。
【0052】
＜本実施の形態の効果＞
図１９に、比較例である半導体装置の素子分離膜ＥＩＡを示す。比較例の半導体装置は、本実施の形態の半導体装置と異なり、トレンチＤ２を有していない。トレンチＤ１内には、その側面および底面側から順に絶縁膜ＩＦ３、ＩＦ４およびＩＦ５が形成され、トレンチＤ１内を埋め込んでいる。トレンチＤ１の底面におけるＢＯＸ膜ＢＸの上面には、横方向におけるトレンチＤ１の両端の間に亘って形成された絶縁膜ＩＦ３のみが接している。トレンチＤ１内において、絶縁膜ＩＦ５は空隙Ｖ３を内包している。ただし、空隙Ｖ３は、絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面（酸化膜界面）よりも上に位置している。トレンチＤ１内の絶縁膜ＩＦ３、ＩＦ４、ＩＦ５および空隙Ｖ３は、素子分離膜ＥＩＡを構成している。
図１９に、比較例である半導体装置の素子分離膜ＥＩＡを示す。比較例の半導体装置は、本実施の形態の半導体装置と異なり、トレンチＤ２を有していない。トレンチＤ１内には、その側面および底面側から順に絶縁膜ＩＦ３、ＩＦ４およびＩＦ５が形成され、トレンチＤ１内を埋め込んでいる。トレンチＤ１の底面におけるＢＯＸ膜ＢＸの上面には、横方向におけるトレンチＤ１の両端の間に亘って形成された絶縁膜ＩＦ３のみが接している。トレンチＤ１内において、絶縁膜ＩＦ５は空隙Ｖ３を内包している。ただし、空隙Ｖ３は、絶縁膜ＩＦ３とＢＯＸ膜ＢＸとの界面（酸化膜界面）よりも上に位置している。トレンチＤ１内の絶縁膜ＩＦ３、ＩＦ４、ＩＦ５および空隙Ｖ３は、素子分離膜ＥＩＡを構成している。
【0053】
本発明者らは、比較例の半導体装置を用いた素子分離のストレス試験を行った際、素子分離膜ＥＩＡにより横方向に分離された半導体層ＳＬ同士の間において、リーク電流が生じることを見出した。解析の結果、素子分離膜ＥＩＡの底部の短手方向（横方向）における幅が小さい場合、および、素子分離膜ＥＩＡとＢＯＸ膜ＢＸとの界面が、酸化シリコン膜同士が接する界面（酸化膜界面）である場合に、特にリーク電流の発生が顕著であった。具体的には、素子分離膜ＥＩＡの底部の短手方向（横方向）における幅が約８００ｎｍ以下となると、リーク電流の発生が顕著となる。
【0054】
比較例におけるリーク電流は、ＢＯＸ膜ＢＸと、トレンチＤ１の底部の絶縁膜ＩＦ３との界面を通じて流れるものと考えられる。そこで、本実施の形態では、図１を用いて説明したように、トレンチＤ１よりもさらに深く掘り下げられＢＯＸ膜ＢＸの途中深さまで達するトレンチＤ２を形成している。また、トレンチＤ２内を埋め込む絶縁膜ＩＦ５が内包する空隙Ｖ３を、ＢＯＸ膜ＢＸと絶縁膜ＩＦ３との界面と同じ高さに形成している。
【0055】
トレンチＤ２およびトレンチＤ２内の絶縁膜ＩＦ５が形成されていることにより、リーク電流が流れる経路（リークパス）は、ＢＯＸ膜ＢＸと絶縁膜ＩＦ３との界面に、絶縁膜ＩＦ５とＢＯＸ膜ＢＸとの界面を加えた距離となる。したがって、本実施の形態の半導体装置では、比較例に比べ、リーク電流が流れる経路が長くなるため、リーク電流の発生を抑えられる。
【0056】
また、本実施の形態では、ＢＯＸ膜ＢＸと絶縁膜ＩＦ３との界面は、トレンチＤ２により分断され、トレンチＤ２を挟んでトレンチＤ１の短手方向において隣り合っている。トレンチＤ２を挟んで隣り合うこれらの界面同士の間において、絶縁膜ＩＦ５を突き抜けてリーク電流が流れることも考えらえる。しかし、ここでは絶縁膜ＩＦ５内の空隙Ｖ３を、ＢＯＸ膜ＢＸと絶縁膜ＩＦ３との界面と同じ高さに形成している。空隙Ｖ３は、絶縁膜ＩＦ５を構成する酸化シリコンよりも絶縁性が高い領域である。このため、トレンチＤ２を挟んで隣り合うＢＯＸ膜ＢＸと絶縁膜ＩＦ３との界面同士の間の最短距離を流れようとするリーク電流を、空隙Ｖ３により遮断できる。
【0057】
以上より、素子分離膜の電気的な分離性能を高められる。つまり、ＤＴＩを有する半導体装置の耐圧を高められる。これにより、半導体装置の信頼性を高められる。
【0058】
（実施の形態２）
以下では、素子分離膜全体を埋め込むトレンチが、ＢＯＸ膜の途中深さに達している態様について説明する。
以下では、素子分離膜全体を埋め込むトレンチが、ＢＯＸ膜の途中深さに達している態様について説明する。
【0059】
＜半導体装置の構造＞
図９に、本実施形態の半導体装置の断面図を示す。本実施の形態の半導体装置の構造は、素子分離膜ＥＩ１に代わり形成された素子分離膜ＥＩ３、および、ＢＯＸ膜に達するトレンチの形状を除き、上記実施の形態１の半導体装置の構造と同様である。
図９に、本実施形態の半導体装置の断面図を示す。本実施の形態の半導体装置の構造は、素子分離膜ＥＩ１に代わり形成された素子分離膜ＥＩ３、および、ＢＯＸ膜に達するトレンチの形状を除き、上記実施の形態１の半導体装置の構造と同様である。
【0060】
ここで、トレンチＤ１は、素子分離膜ＥＩ２の上面から、素子分離膜ＥＩ２および半導体層ＳＬを貫通し、ＢＯＸ膜ＢＸの途中深さに達している。つまり、トレンチＤ１の底面は、半導体層ＳＬとＢＯＸ膜ＢＸとの界面より下に位置している。ここでは、図１に示したトレンチＤ２は形成されていない。トレンチＤ１内には、トレンチＤ１の側面側から順に絶縁膜ＩＦ３、ＩＦ４およびＩＦ５が埋め込まれている。絶縁膜ＩＦ３、ＩＦ４およびＩＦ５のそれぞれの上端は、素子分離膜ＥＩ２および半導体層ＳＬのそれぞれの上面の高さとほぼ同じ高さに位置している。素子分離膜ＥＩ２の上面および半導体層ＳＬの最上面のそれぞれの上に、絶縁膜ＩＦ３、ＩＦ４およびＩＦ５は形成されていない。絶縁膜ＩＦ５は、空隙を内包していない。
【0061】
トレンチＤ１の底面において、ＢＯＸ膜ＢＸに接しているのは絶縁膜ＩＦ３のみである。つまり、トレンチＤ１の底面の全体は、絶縁膜ＩＦ３により覆われている。トレンチＤ１の底面を覆う絶縁膜ＩＦ３の上面には、トレンチＤ１の両側の側面をそれぞれ覆う絶縁膜ＩＦ４と、それらの絶縁膜ＩＦ４同士の間を埋め込む絶縁膜ＩＦ５とが接している。トレンチＤ１内の絶縁膜ＩＦ３、ＩＦ４およびＩＦ５は、素子分離膜ＥＩ３を構成している。
【0062】
本実施の形態の主な特徴の一つは、素子分離膜ＥＩ３が埋め込まれたトレンチＤ１が、ＢＯＸ膜ＢＸの途中深さに達していることにある。具体的には、縦方向における、半導体層ＳＬとＢＯＸ膜ＢＸとの界面と、トレンチＤ１の底面との距離は、０．３μｍ以上であることが好ましい。当該距離が０．３μｍ未満だと、リーク電流が流れる経路が長くすることによるリーク電流抑制効果が効果的に得られなくなるためである。当該距離は、０．５μｍ以上であれば、より望ましい。
【0063】
【0064】
まず、図１０に示すように、図２～図４を用いて説明した工程を行う。これにより、ＳＯＩ基板上に素子分離膜ＥＩ２を形成し、素子分離膜ＥＩ２および半導体層ＳＬを貫通し、ＢＯＸ膜ＢＸの上面に達するトレンチＤ１を形成する。続いて、絶縁膜ＩＦ１、ＩＦ２をハードマスクとして用いてドライエッチングを行うことで、トレンチＤ１をＢＯＸ膜ＢＸの最上面より下へさらに掘り下げる。これにより、トレンチＤ１の深さが深くなり、トレンチＤ１の底面は、ＢＯＸ膜ＢＸの途中深さに達する。このとき、ハードマスクである半導体層ＳＬ上の絶縁膜ＩＦ２もエッチバックされ、当該絶縁膜ＩＦ２の膜厚は小さくなる。
【0065】
次に、図１１に示すように、図５を用いて説明した工程と同様の工程を行い、これにより絶縁膜ＩＦ３を形成する。すなわち、絶縁膜ＩＦ２を除去した後、半導体層ＳＬの上面、素子分離膜ＥＩ２の上面、トレンチＤ１の側面および底面を覆うように、絶縁膜ＩＦ３を形成（堆積）する。続いて、斜めイオン注入を行うことで、トレンチＤ１の側面にｐ型不純物（例えばＢ（ホウ素））を打ち込む。絶縁膜ＩＦ３は、ＢＯＸ膜ＢＸの上面の凹部であるトレンチＤ１の側面および底面を覆うように形成される。
【0066】
次に、図１２に示すように、絶縁膜ＩＦ４を、例えばＣＶＤ法を用いて形成（堆積）する。絶縁膜ＩＦ４はトレンチＤ１の内外において絶縁膜ＩＦ３の上面を覆い、トレンチＤ１内において絶縁膜ＩＦ３の側面を覆う。絶縁膜ＩＦ４の膜厚はトレンチＤ１の両側の側面を覆う絶縁膜ＩＦ３同士の間の開口幅の１／２より小さい。このため、トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ４同士は互いに離間している。
【0067】
続いて、エッチバックを行うことで、絶縁膜ＩＦ３の上面上の絶縁膜ＩＦ４を除去する。これにより、トレンチＤ１の内外において絶縁膜ＩＦ３の上面を露出させる。すなわち、トレンチＤ１の底面を覆う絶縁膜ＩＦ３の上面の一部が露出する。トレンチＤ１内において絶縁膜ＩＦ３の側面を覆う絶縁膜ＩＦ４は除去されずに残る。
【0068】
次に、図１３に示すように、トレンチＤ１内を含む絶縁膜ＩＦ３上および絶縁膜ＩＦ４上に、例えばＣＶＤ法により絶縁膜ＩＦ５を形成する。これにより、トレンチＤ１内を埋め込む。絶縁膜ＩＦ５の膜厚は、トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ４同士の間の開口幅の１／２以上である。したがって、トレンチＤ１の両側の側面のそれぞれを覆う絶縁膜ＩＦ５同士は、トレンチＤ１の短手方向（横方向）におけるトレンチＤ１の中央部にて互いに接触している。すなわち、トレンチＤ１の一方の側面を覆う絶縁膜ＩＦ３、ＩＦ４およびＩＦ５の合計の膜厚は、トレンチＤ１の開口幅の１／２以上である。トレンチＤ１の外の絶縁膜ＩＦ５は絶縁膜ＩＦ３の上面を覆い、絶縁膜ＩＦ５の他の一部はトレンチＤ１内を埋め込んでいる。トレンチＤ１の底部近傍において、絶縁膜ＩＦ５の下端は絶縁膜ＩＦ３の上面に接している。
【0069】
次に、図１４に示すように、例えばＣＭＰ法を用いて半導体層ＳＬ上の絶縁膜ＩＦ１、ＩＦ３およびＩＦ５を除去する。これにより、半導体層ＳＬおよび素子分離膜ＥＩ２のそれぞれの上面を露出させる。この工程により、トレンチＤ１内に素子分離膜ＥＩ３が形成される。つまり、トレンチＤ１の内部の絶縁膜ＩＦ３、ＩＦ４およびＩＦ５は、素子分離膜ＥＩ３を構成している。
【0070】
次に、図９に示すように、例えばイオン注入法を用いて、素子分離膜ＥＩ３、ＥＩ２から露出する半導体層ＳＬの上面に、不純物イオンを注入する。これにより、半導体層ＳＬの上面から所定の深さを有するｎ型またはｐ型の半導体領域ＤＲを形成する。続いて、半導体層ＳＬ上に、主に酸化シリコンからなる層間絶縁膜ＩＬを形成する。その後、層間絶縁膜ＩＬの上面を例えばＣＭＰ法により平坦化する。続いて、層間絶縁膜ＩＬを貫通し、半導体領域ＤＲに電気的に接続されたコンタクトプラグＣＰを形成する。続いて、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、コンタクトプラグに接続された配線Ｍ１を形成する。
【0071】
その後、図示は省略するが、ＳＯＩ基板をダイシングして個片化することで複数の半導体チップを得る。これにより、本実施の形態の半導体装置が完成する。
【0072】
＜本実施の形態の効果＞
本実施の形態では、上記実施の形態１と異なり、トレンチＤ２および空隙Ｖ１を形成せず、トレンチＤ１および素子分離膜ＥＩ３のそれぞれを、ＢＯＸ膜ＢＸの途中深さに達するように形成している。これにより、素子分離膜ＥＩ３により横方向において分離された半導体層ＳＬ同士の間でリーク電流が流れる場合、リーク電流は、ＢＯＸ膜ＢＸの途中深さまで達するトレンチＤ１に埋め込まれた絶縁膜ＩＦ３の側面および底面とＢＯＸ膜ＢＸとの界面を通る。つまり、リーク電流は、平坦なＢＯＸ膜ＢＸの上面（最上面）と当該上面に接する酸化シリコン膜との界面を直線的に流れるのではなく、ＢＯＸ膜ＢＸの平坦な上面よりも下側の迂回路を通る。すなわち、本実施の形態では、図１９を用いて説明した比較例に比べてリーク電流が流れる経路が長くなるため、リーク電流の発生を抑えられる。
本実施の形態では、上記実施の形態１と異なり、トレンチＤ２および空隙Ｖ１を形成せず、トレンチＤ１および素子分離膜ＥＩ３のそれぞれを、ＢＯＸ膜ＢＸの途中深さに達するように形成している。これにより、素子分離膜ＥＩ３により横方向において分離された半導体層ＳＬ同士の間でリーク電流が流れる場合、リーク電流は、ＢＯＸ膜ＢＸの途中深さまで達するトレンチＤ１に埋め込まれた絶縁膜ＩＦ３の側面および底面とＢＯＸ膜ＢＸとの界面を通る。つまり、リーク電流は、平坦なＢＯＸ膜ＢＸの上面（最上面）と当該上面に接する酸化シリコン膜との界面を直線的に流れるのではなく、ＢＯＸ膜ＢＸの平坦な上面よりも下側の迂回路を通る。すなわち、本実施の形態では、図１９を用いて説明した比較例に比べてリーク電流が流れる経路が長くなるため、リーク電流の発生を抑えられる。
【0073】
よって、素子分離膜の電気的な分離性能を高められる。つまり、ＤＴＩを有する半導体装置の耐圧を高められる。これにより、半導体装置の信頼性を高められる。
【0074】
（実施の形態３）
以下では、素子分離膜全体を埋め込むトレンチが、ＢＯＸ膜の途中深さに達し、かつ、素子分離膜が空隙を内包している態様について説明する。
以下では、素子分離膜全体を埋め込むトレンチが、ＢＯＸ膜の途中深さに達し、かつ、素子分離膜が空隙を内包している態様について説明する。
【0075】
＜半導体装置の構造＞
図１５に、本実施形態の半導体装置の断面図を示す。本実施の形態の半導体装置の構造は、素子分離膜ＥＩ１に代わり形成された素子分離膜ＥＩ４、および、ＢＯＸ膜に達するトレンチの形状を除き、上記実施の形態１の半導体装置の構造と同様である。
図１５に、本実施形態の半導体装置の断面図を示す。本実施の形態の半導体装置の構造は、素子分離膜ＥＩ１に代わり形成された素子分離膜ＥＩ４、および、ＢＯＸ膜に達するトレンチの形状を除き、上記実施の形態１の半導体装置の構造と同様である。
【0076】
ここで、トレンチＤ１は、上記実施の形態２と同様に、素子分離膜ＥＩ２の上面から、素子分離膜ＥＩ２および半導体層ＳＬを貫通し、ＢＯＸ膜ＢＸの途中深さに達している。ここでは、図１に示したトレンチＤ２は形成されていない。トレンチＤ１内には、トレンチＤ１の側面側から順に絶縁膜ＩＦ６、ＩＦ７が埋め込まれている。絶縁膜ＩＦ６、ＩＦ７のそれぞれの上端は、素子分離膜ＥＩ２および半導体層ＳＬのそれぞれの上面の高さとほぼ同じ高さに位置している。素子分離膜ＥＩ２の上面および半導体層ＳＬの最上面のそれぞれの上に、絶縁膜ＩＦ６、ＩＦ７は形成されていない。絶縁膜ＩＦ７は、空隙Ｖ２を内包している。
【0077】
トレンチＤ１の底面において、ＢＯＸ膜ＢＸに接しているのは絶縁膜ＩＦ６のみである。つまり、トレンチＤ１の底面の全体は、絶縁膜ＩＦ６により覆われている。トレンチＤ１の底面を覆う絶縁膜ＩＦ６の上面には、絶縁膜ＩＦ７のみが接している。絶縁膜ＩＦ６、ＩＦ７のそれぞれは、例えば酸化シリコンからなる。トレンチＤ１内の絶縁膜ＩＦ６、ＩＦ７および空隙Ｖ２は、素子分離膜ＥＩ４を構成している。空隙Ｖ２の全体は絶縁膜ＩＦ７により覆われており、絶縁膜ＩＦ６とは離間している。
【0078】
本実施の形態の主な特徴の一つは、素子分離膜ＥＩ４が埋め込まれたトレンチＤ１が、ＢＯＸ膜ＢＸの途中深さに達していることにある。具体的には、縦方向における、半導体層ＳＬとＢＯＸ膜ＢＸとの界面と、トレンチＤ１の底面との距離は、０．３μｍ以上であることが好ましい。当該距離が０．３μｍ未満だと、リーク電流が流れる経路を長くすることによるリーク電流抑制効果が効果的に得られなくなるためである。当該距離は、０．５μｍ以上であれば、より望ましい。
【0079】
また、本実施の形態の主な特徴の一つは、縦方向における空隙Ｖ２の上端から下端までの長さが、縦方向におけるトレンチＤ１の上端から下端に亘る距離の大部分を占めていることにある。つまり、空隙Ｖ２の縦方向の長さは、図１に示す空隙Ｖ１の縦方向の長さよりも大きい。具体的には、縦方向において、空隙Ｖ２は、トレンチＤ１の長さの８０％以上の長さを有する。ここで、空隙Ｖ２の一部は、半導体層ＳＬとＢＯＸ膜ＢＸとの界面と同じ高さにあってもなくてもよい。つまり、空隙Ｖ２の下端の位置は、当該界面の位置より下であっても上であってもよい。このように、素子分離膜ＥＩ４の内部は、縦方向における長さのほぼ全体が空洞化している。
【0080】
【0081】
まず、図１６に示すように、図１０および図１２を用いて説明した工程を行う。これにより、ＳＯＩ基板上の素子分離膜ＥＩ２と、素子分離膜ＥＩ２および半導体層ＳＬを貫通し、ＢＯＸ膜ＢＸの途中深さに達するトレンチＤ１と、絶縁膜ＩＦ３とを形成する。また、トレンチＤ１の側面にｐ型不純物（例えばＢ（ホウ素））を導入する。続いて、絶縁膜ＩＦ３を除去する。ただし、ここでは絶縁膜ＩＦ３を除去せず残してもよい。続いて、絶縁膜ＩＦ１の上面を覆い、トレンチＤ１の側面および底面を覆うように、絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えばＣＶＤ法を用いて形成できる。絶縁膜ＩＦ６は、例えば酸化シリコンからなる。絶縁膜ＩＦ６の膜厚はトレンチＤ１の開口幅の１/２より小さい。このため、トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ６同士は互いに離間している。
【0082】
次に、図１７に示すように、トレンチＤ１内を含む絶縁膜ＩＦ６上に、例えばＣＶＤ法により絶縁膜ＩＦ７を形成する。これにより、トレンチＤ１内を埋め込む。絶縁膜ＩＦ７の膜厚は、トレンチＤ１の両側の側面を覆う絶縁膜ＩＦ６同士の間の開口幅の１／２以上である。したがって、トレンチＤ１の両側の側面のそれぞれを覆う絶縁膜ＩＦ７同士は、トレンチＤ１の短手方向（横方向）におけるトレンチＤ１の中央部にて互いに接触している。すなわち、トレンチＤ１の一方の側面を覆う絶縁膜ＩＦ６、ＩＦ７の合計の膜厚は、トレンチＤ１の開口幅の１／２以上である。トレンチＤ１の外の絶縁膜ＩＦ７は絶縁膜ＩＦ６の上面を覆い、絶縁膜ＩＦ７の他の一部はトレンチＤ１内を埋め込んでいる。
【0083】
絶縁膜ＩＦ７の成膜工程では、絶縁膜ＩＦ７内に空隙Ｖ２が内包されるように絶縁膜ＩＦ７を形成する。空隙Ｖ２は、絶縁膜ＩＦ７の成膜中に、トレンチＤ１の底部近傍および開口部（上端）近傍の覆う絶縁膜ＩＦ７の膜厚が大きくなる前に、トレンチＤ１の開口部の絶縁膜ＩＦ７の膜厚がより大きくなり、トレンチＤ１内を当該開口部近傍で閉塞させることにより形成される。空隙Ｖ２の形成位置および形状は、例えば、絶縁膜ＩＦ７を成膜しながら、成膜条件を変更し、これにより成膜する絶縁膜ＩＦ７の膜質を変更することで制御できる。
【0084】
縦方向において、空隙Ｖ２は、トレンチＤ１の長さの８０％以上の長さを有する。空隙Ｖ２は半導体層ＳＬとＢＯＸ膜との界面のそれぞれと同じ高さに位置していてもよく、全体が当該界面より上に位置していてもよい。
【0085】
次に、図１８に示すように、例えばＣＭＰ法を用いて半導体層ＳＬ上の絶縁膜ＩＦ６、ＩＦ７を除去する。これにより、半導体層ＳＬおよび素子分離膜ＥＩ２のそれぞれの上面を露出させる。この工程により、トレンチＤ１内に素子分離膜ＥＩ４が形成される。つまり、トレンチＤ１の内部の絶縁膜ＩＦ６、ＩＦ７および空隙Ｖ２は、素子分離膜ＥＩ４を構成している。
【0086】
次に、図１５に示すように、例えばイオン注入法を用いて、素子分離膜ＥＩ４、ＥＩ２から露出する半導体層ＳＬの上面に、不純物イオンを注入する。これにより、半導体層ＳＬの上面から所定の深さを有するｎ型またはｐ型の半導体領域ＤＲを形成する。続いて、半導体層ＳＬ上に、主に酸化シリコンからなる層間絶縁膜ＩＬを形成する。その後、層間絶縁膜ＩＬの上面を例えばＣＭＰ法により平坦化する。続いて、層間絶縁膜ＩＬを貫通し、半導体領域ＤＲに電気的に接続されたコンタクトプラグＣＰを形成する。続いて、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、コンタクトプラグに接続された配線Ｍ１を形成する。
【0087】
その後、図示は省略するが、ＳＯＩ基板をダイシングして個片化することで複数の半導体チップを得る。これにより、本実施の形態の半導体装置が完成する。
【0088】
＜本実施の形態の効果＞
本実施の形態では、上記実施の形態２と同様に、ＢＯＸ膜の途中深さに達するトレンチＤ１を形成し、当該トレンチＤ１内に絶縁膜を埋め込んでいる。これにより、上記実施の形態２と同様の効果を得られる。すなわち、素子分離膜ＥＩ４の底部においてリーク電流が流れる場合の電流経路を延長できる。したがって、半導体装置の耐圧を高められる。
本実施の形態では、上記実施の形態２と同様に、ＢＯＸ膜の途中深さに達するトレンチＤ１を形成し、当該トレンチＤ１内に絶縁膜を埋め込んでいる。これにより、上記実施の形態２と同様の効果を得られる。すなわち、素子分離膜ＥＩ４の底部においてリーク電流が流れる場合の電流経路を延長できる。したがって、半導体装置の耐圧を高められる。
【0089】
また、上記実施の形態２と異なり、トレンチＤ１内に、トレンチＤ１の縦方向の長さの大部分を占める空隙Ｖ２を形成している。空隙Ｖ２は、絶縁膜ＩＦ７を構成する酸化シリコンよりも絶縁性が高い領域である。これにより、本実施の形態では、縦方向におけるトレンチＤ１のほぼ全体に亘って、素子分離膜ＥＩ４により横方向に分離された半導体層ＳＬ同士の間で流れようとするリーク電流を遮断できる。
【0090】
よって、素子分離膜の電気的な分離性能を高められる。つまり、ＤＴＩを有する半導体装置の耐圧を高められ
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0091】
ＢＸ ＢＯＸ膜
ＣＰ コンタクトプラグ
Ｄ１～Ｄ３ トレンチ
ＤＲ 半導体領域
ＥＩ１～ＥＩ４、ＥＩＡ 素子分離膜
ＩＦ１～ＩＦ７ 絶縁膜
ＩＬ 層間絶縁膜
Ｍ１ 配線
ＰＲ フォトレジスト膜
ＳＢ 半導体基板
ＳＬ 半導体層
Ｖ１～Ｖ３ 空隙
ＣＰ コンタクトプラグ
Ｄ１～Ｄ３ トレンチ
ＤＲ 半導体領域
ＥＩ１～ＥＩ４、ＥＩＡ 素子分離膜
ＩＦ１～ＩＦ７ 絶縁膜
ＩＬ 層間絶縁膜
Ｍ１ 配線
ＰＲ フォトレジスト膜
ＳＢ 半導体基板
ＳＬ 半導体層
Ｖ１～Ｖ３ 空隙
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】