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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024071887
(43)【公開日】2024-05-27
(54)【発明の名称】パッシブミキサ回路
(51)【国際特許分類】
H03D 7/00 20060101AFI20240520BHJP
H03D 7/14 20060101ALI20240520BHJP
H03D 7/12 20060101ALI20240520BHJP
【ＦＩ】
H03D7/00 D
H03D7/14 A
H03D7/12 C
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2022182378
(22)【出願日】2022-11-15
(11)【特許番号】
(45)【特許公報発行日】2023-10-19
(71)【出願人】
【識別番号】000005186
【氏名又は名称】株式会社フジクラ
(74)【代理人】
【識別番号】100141139
【弁理士】
【氏名又は名称】及川 周
(74)【代理人】
【識別番号】100169764
【弁理士】
【氏名又は名称】清水 雄一郎
(74)【代理人】
【識別番号】100206081
【弁理士】
【氏名又は名称】片岡 央
(74)【代理人】
【識別番号】100188891
【弁理士】
【氏名又は名称】丹野 拓人
(72)【発明者】
【氏名】吉山 正之
(57)【要約】
【課題】温度変化に伴う周波数変換の線形性低下を抑制可能なパッシブミキサ回路を提供する。
【解決手段】パッシブミキサ回路は、高周波端子と、低周波端子と、局部発振周波数信号が入力される主ＭＯＳＦＥＴと、バイアス生成部と、を備え、前記バイアス生成部は、前記主ＭＯＳＦＥＴと同じ型の副ＭＯＳＦＥＴと、オペアンプを含むボルテージフォロワ回路と、抵抗素子と、を有し、前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、前記副ＭＯＳＦＥＴのゲート電圧に基づくゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、前記副ＭＯＳＦＥＴのソース電圧に基づくソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される。
【選択図】図１
【解決手段】パッシブミキサ回路は、高周波端子と、低周波端子と、局部発振周波数信号が入力される主ＭＯＳＦＥＴと、バイアス生成部と、を備え、前記バイアス生成部は、前記主ＭＯＳＦＥＴと同じ型の副ＭＯＳＦＥＴと、オペアンプを含むボルテージフォロワ回路と、抵抗素子と、を有し、前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、前記副ＭＯＳＦＥＴのゲート電圧に基づくゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、前記副ＭＯＳＦＥＴのソース電圧に基づくソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される。
【選択図】図１
【特許請求の範囲】
【請求項1】
高周波信号が入出力される高周波端子と、
前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、
局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、
バイアス生成部と、を備え、
前記バイアス生成部は、
前記主ＭＯＳＦＥＴと同じ型の副ＭＯＳＦＥＴと、
オペアンプを含むボルテージフォロワ回路と、
前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、
前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、
前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、
前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、
前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される、パッシブミキサ回路。
前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、
局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、
バイアス生成部と、を備え、
前記バイアス生成部は、
前記主ＭＯＳＦＥＴと同じ型の副ＭＯＳＦＥＴと、
オペアンプを含むボルテージフォロワ回路と、
前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、
前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、
前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、
前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、
前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される、パッシブミキサ回路。
【請求項2】
前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル長が実質的に同じである、請求項１に記載のパッシブミキサ回路。
【請求項3】
前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル幅が実質的に同じである、請求項２に記載のパッシブミキサ回路。
【請求項4】
前記バイアス生成部は、中間ＭＯＳＦＥＴと、カレントミラー回路と、を含み、
前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される、請求項１から３のいずれか一項に記載のパッシブミキサ回路。
前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される、請求項１から３のいずれか一項に記載のパッシブミキサ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パッシブミキサ回路に関する。
【背景技術】
【0002】
特許文献１には、高周波信号を低周波信号（ベースバンド信号）に変換するパッシブミキサ回路が開示されている。このパッシブミキサ回路では、ＭＯＳＦＥＴＭ１，Ｍ４のゲートに局部発振周波数信号が入力される。局部発振周波数信号を用いてＭＯＳＦＥＴＭ１，Ｍ４がスイッチングを行うことで、周波数変換が行われる。このようなパッシブミキサ回路は、高周波信号の周波数変換を行うために、例えば高周波半導体回路に組み込まれて用いられる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７２７７６８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１の構成において、局部発振周波数信号が入力されるＭＯＳＦＥＴがスイッチとして機能するためには、ゲートバイアス電圧およびソース・ドレインバイアス電圧を最適値に設定する必要がある。一般的には、ゲートバイアス電圧をソース・ドレインバイアス電圧よりも、ＭＯＳＦＥＴの閾値電圧だけ大きい値に固定する。しかしながら、温度変化が生じると、ＭＯＳＦＥＴの閾値電圧が変動するため、周波数変換の線形性が低下する可能性がある。
【0005】
本発明はこのような事情を考慮してなされ、温度変化に伴う周波数変換の線形性低下を抑制可能なパッシブミキサ回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明の態様１は、高周波信号が入出力される高周波端子と、前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、バイアス生成部と、を備え、前記バイアス生成部は、前記主ＭＯＳＦＥＴと同じ型の副ＭＯＳＦＥＴと、オペアンプを含むボルテージフォロワ回路と、前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される。
【0007】
本発明の態様２は、態様１に係るパッシブミキサ回路であって、前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル長が実質的に同じである。
【0008】
本発明の態様３は、態様１または２に係るパッシブミキサ回路であって、前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル幅が実質的に同じである。
【0009】
本発明の態様４は、態様１から３のいずれかに係るパッシブミキサ回路であって、前記バイアス生成部は、中間ＭＯＳＦＥＴと、カレントミラー回路と、を含み、前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される。
【発明の効果】
【0010】
本発明の上記態様によれば、温度変化に伴う周波数変換の線形性低下を抑制可能なパッシブミキサ回路を提供できる。
【図面の簡単な説明】
【0011】
【図1】第１実施形態に係るパッシブミキサ回路の構成を示す図である。
【図2】ＭＯＳＦＥＴの構造を示す図である。
【図3】第２実施形態に係るパッシブミキサ回路の構成を示す図である。
【図4】第２実施形態の変形例に係るパッシブミキサ回路の構成を示す図である。
【図5】第３実施形態に係るバイアス生成部の構成を示す図である。
【発明を実施するための形態】
【0012】
（第１実施形態）
以下、第１実施形態のパッシブミキサ回路について図面に基づいて説明する。
図１に示すように、パッシブミキサ回路１Ａは、高周波端子２と、低周波端子３と、ＬＯ端子４と、主ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）５と、バイアス生成部１０Ａと、を備える。このパッシブミキサ回路１Ａは、例えば、一つの半導体チップ内に構成されてもよい。特に、主ＭＯＳＦＥＴ５と、バイアス生成部１０Ａに含まれる副ＭＯＳＦＥＴ１１と、が一つの半導体チップ内に構成されることが好ましい。ただし、パッシブミキサ回路１Ａに含まれる構成要素の一部が、他の構成要素とは異なるチップ（あるいは基板等）に設けられてもよい。
以下、第１実施形態のパッシブミキサ回路について図面に基づいて説明する。
図１に示すように、パッシブミキサ回路１Ａは、高周波端子２と、低周波端子３と、ＬＯ端子４と、主ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）５と、バイアス生成部１０Ａと、を備える。このパッシブミキサ回路１Ａは、例えば、一つの半導体チップ内に構成されてもよい。特に、主ＭＯＳＦＥＴ５と、バイアス生成部１０Ａに含まれる副ＭＯＳＦＥＴ１１と、が一つの半導体チップ内に構成されることが好ましい。ただし、パッシブミキサ回路１Ａに含まれる構成要素の一部が、他の構成要素とは異なるチップ（あるいは基板等）に設けられてもよい。
【0013】
高周波端子２には、高周波信号ＲＦが入出力（入力または出力）される。低周波端子３には、低周波信号ＢＢが入出力される。低周波信号ＢＢは、高周波信号ＲＦよりも周波数の低い信号であり、ベースバンド信号とも呼ばれる。パッシブミキサ回路１Ａは、低周波信号ＢＢを高周波信号ＲＦに周波数変換するアップコンバージョン、あるいは、高周波信号ＲＦを低周波信号ＢＢに周波数変換するダウンコーバージョンを実行できるように構成されている。
【0014】
ＬＯ端子４には、不図示の局部発振器（ＬＯ：Local Oscillator）が接続される。ＬＯ端子４には、局部発振器によって生成された局部発振周波数信号ＬＯが入力される。局部発振周波数信号ＬＯの周波数は、低周波信号ＢＢよりも大きい。局部発振周波数信号ＬＯの周波数は、高周波信号ＲＦより小さくてもよいし、高周波信号ＲＦより大きくてもよい。
【0015】
主ＭＯＳＦＥＴ５は、ゲート５ｇ、ドレイン５ｄ、およびソース５ｓに対応する３つの端子を有している。ゲート５ｇは、コンデンサＣ２を介して、ＬＯ端子４に接続されている。ゲート５ｇには局部発振周波数信号ＬＯが入力される。ソース５ｓは、コンデンサＣ１を介して、高周波端子２に接続されている。ドレイン５ｄは、コンデンサＣ３を介して、低周波端子３に接続されている。
【0016】
主ＭＯＳＦＥＴ５のゲート５ｇには、バイアス生成部１０Ａによって生成されたゲートバイアス電圧が供給される。主ＭＯＳＦＥＴ５のドレイン５ｄまたはソース５ｓには、バイアス生成部１０Ａによって生成されたソース・ドレインバイアス電圧が供給される。本実施形態では、ゲートバイアス電圧とリファレンス電圧（詳細は後述）とがほぼ等しくなる。
【0017】
バイアス生成部１０Ａは、副ＭＯＳＦＥＴ１１と、オペアンプ１２を含むボルテージフォロワ回路１３と、抵抗素子１４と、を有している。オペアンプ１２は、非反転入力端子１２ａと、反転入力端子１２ｂと、出力端子１２ｃと、を有する。出力端子１２ｃは反転入力端子１２ｂにショートされており、これにより、ボルテージフォロワ回路１３が構成されている。非反転入力端子１２ａには、バイアス生成部１０Ａの外部から、リファレンス電圧が供給される。
【0018】
副ＭＯＳＦＥＴ１１は、ゲート１１ｇと、ドレイン１１ｄと、ソース１１ｓと、を有する。副ＭＯＳＦＥＴ１１は、ダイオード接続されている。つまり、ドレイン１１ｄとゲート１１ｇとがショートされている。このため、副ＭＯＳＦＥＴ１１では、ドレインソース間電圧とゲートソース間電圧とが等しくなる。ゲート１１ｇには、オペアンプ１２の出力端子１２ｃが接続されている。これにより、ゲート１１ｇおよびドレイン１１ｄには、ボルテージフォロワ回路１３からの出力が供給される。
【0019】
ソース１１ｓおよび抵抗素子１４は直列接続されている。抵抗素子１４の第１の端子はソース１１ｓに接続され、第２の端子はグラウンドに接続されている。ソース１１ｓと抵抗素子１４との間の部分は、抵抗Ｒ１を介して、主ＭＯＳＦＥＴ５のドレイン５ｄに接続されている。ゲート１１ｇの電圧（ゲート電圧）に基づくゲートバイアス電圧が主ＭＯＳＦＥＴ５のゲート５ｇに供給され、ソース１１ｓの電圧（ソース電圧）に基づくソース・ドレインバイアス電圧が主ＭＯＳＦＥＴ５のドレイン５ｄに供給される。抵抗素子１４の抵抗値は、副ＭＯＳＦＥＴ１１に流れる電流を決める要素となる。抵抗素子１４の抵抗値は、パッシブミキサ回路１Ａが使用される環境温度等に応じて決定される。
【0020】
図１に示されるコンデンサＣ１～Ｃ３は、不要なＤＣ成分（直流成分）を除去する役割を有する。インピーダンス整合のために、コンデンサＣ１～Ｃ３の静電容量は信号経路ごとに設定される。インピーダンス整合のために、インダクタ（コイル）をコンデンサＣ１～Ｃ３に対して直列または並列に配置してもよい。抵抗Ｒ１、Ｒ２は、不要なＡＣ成分（交流成分）を除去する役割を有する。抵抗Ｒ１、Ｒ２の抵抗値は、信号の周波数に応じて設定される。抵抗Ｒ１、Ｒ２の抵抗値は、例えば数百Ω～数キロΩである。
【0021】
ここで、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１は、同じ型である。たとえば、主ＭＯＳＦＥＴ５がｐ型であれば、副ＭＯＳＦＥＴ１１もｐ型である。また、主ＭＯＳＦＥＴ５がｎ型であれば、副ＭＯＳＦＥＴ１１もｎ型である。
【0022】
図２に、ｎ型ＭＯＳＦＥＴの一般的な構造を示す。図２において、Ｗはいわゆるチャネル幅であり、Ｌはいわゆるチャネル長である。主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１は、チャネル長Ｌが実質的に同じであることが好ましい。さらに、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１は、チャネル幅Ｗが実質的に同じであることが好ましい。本明細書において「実質的に同じ」とは、製造誤差を取り除けば同じであるとみなせることを言う。
【0023】
なお、図２ではｎ型ＭＯＳＦＥＴを例にしたが、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１がｐ型である場合も同様に、寸法Ｌ、Ｗが実質的に同じであることが好ましい。
【0024】
次に、以上のように構成されたパッシブミキサ回路１Ａの作用について説明する。
【0025】
図１に示す通り、副ＭＯＳＦＥＴ１１はダイオード接続されている。このため、副ＭＯＳＦＥＴ１１のゲート－ソース間電圧は、副ＭＯＳＦＥＴ１１の閾値電圧に近い値となる。ここで、副ＭＯＳＦＥＴ１１の閾値電圧は、温度変化によって変動する。副ＭＯＳＦＥＴ１１の閾値電圧が変動すると、それに追従するように、副ＭＯＳＦＥＴ１１のゲート－ソース間電圧も変動する。そこで、副ＭＯＳＦＥＴ１１のゲート電圧に基づいてゲートバイアス電圧を生成し、副ＭＯＳＦＥＴ１１のソース電圧に基づいてソース・ドレインバイアス電圧を生成する。すると、ゲートバイアス電圧とソース・ドレインバイアス電圧との差分も、副ＭＯＳＦＥＴ１１の閾値電圧に追従するように変動する。
【0026】
ゲートバイアス電圧は、主ＭＯＳＦＥＴ５のゲート５ｇに供給される。また、ソース・ドレインバイアス電圧は、主ＭＯＳＦＥＴのドレイン５ｄに供給される。主ＭＯＳＦＥＴ５に供給されるゲートバイアス電圧とソース・ドレインバイアス電圧との差分が、スイッチとして主ＭＯＳＦＥＴ５が機能する際のバイアスとして作用する。そして、このバイアスの大きさには、副ＭＯＳＦＥＴ１１において生じた閾値電圧の変動が反映される。
【0027】
主ＭＯＳＦＥＴ５と副ＭＯＳＦＥＴ１１とは、同様の構造を有するから、両者の閾値電圧は等しいと考えられる。したがって、主ＭＯＳＦＥＴ５の閾値電圧に変動が生じた際に、この変動に追従したバイアス電圧が主ＭＯＳＦＥＴ５に加えられることとなり、閾値電圧の変動をキャンセルすることができる。このように、主ＭＯＳＦＥＴ５の閾値電圧の変動をキャンセルすることで、環境温度に変化が生じたとしても、パッシブミキサ回路１Ａにおける周波数変換の線形性を確保することが可能となる。
【0028】
特に、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１が同一チップ内に設けられた場合には、両者に生じる温度変化も等しくなる。したがって、上記効果をより確実に得ることができる。さらに、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１とで構造が同じ（チャネル長Ｌおよびチャネル幅Ｗが実質的に同じ）である場合、温度変化に伴う閾値電圧の変動が、より一致する。したがって、上記効果を、さらに確実に得ることができる。
【0029】
ただし、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１の型が少なくとも同じであれば、両者に生じる閾値電圧の変動傾向は一致する。また、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１が同一チップ内に設けられなくても、同様の温度変化を受ける環境であれば、閾値電圧の変動をキャンセルする効果は得られる。したがって、同一チップ内に設けられること、および、構造が同じであることは、必須の条件ではない。
【0030】
また、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１が同一の製造プロセスを経て形成されたものであれば、製造ばらつきに伴う、設計値に対する閾値電圧のずれの大きさも、主ＭＯＳＦＥＴ５と副ＭＯＳＦＥＴ１１とで同じである蓋然性が高い。本実施形態のパッシブミキサ回路１Ａによれば、主ＭＯＳＦＥＴ５の閾値電圧が、製造ばらつきによって設計値からずれたとしても、主ＭＯＳＦＥＴ５および副ＭＯＳＦＥＴ１１が同一の製造プロセスを経て形成されていれば、そのずれをキャンセルできる。ずれをキャンセルするメカニズムは、温度変化によって閾値電圧が変化した場合と同様である。したがって、パッシブミキサ回路１Ａの周波数変換特性の製造上のばらつきを抑制することができる。
【0031】
なお、図１の例では、主ＭＯＳＦＥＴ５のドレイン５ｄにソース・ドレインバイアス電圧を供給した。しかしながら、ソース５ｓにソース・ドレインバイアス電圧を供給した場合も、ゲートバイアス電圧とソース・ドレインバイアス電圧との差分に副ＭＯＳＦＥＴ１１の閾値電圧の変動が反映されれば、同様の作用、効果が得られる。したがって、ソース・ドレインバイアス電圧は、ドレイン５ｄまたはソース５ｓに供給されればよい。
【0032】
以上説明したように、本実施形態のパッシブミキサ回路１Ａは、高周波信号ＲＦが入出力される高周波端子２と、高周波信号ＲＦよりも周波数が低い低周波信号ＢＢが入出力される低周波端子３と、局部発振周波数信号ＬＯが入力されるゲート５ｇを有する主ＭＯＳＦＥＴ５と、バイアス生成部１０Ａと、を備える。バイアス生成部１０Ａは、主ＭＯＳＦＥＴ５と同じ型の副ＭＯＳＦＥＴ１１と、オペアンプ１２を含むボルテージフォロワ回路１３と、副ＭＯＳＦＥＴ１１のソース１１ｓに直列接続された抵抗素子１４と、を有する。副ＭＯＳＦＥＴ１１のドレイン１１ｄおよびゲート１１ｇはショートされるとともに、ボルテージフォロワ回路１３からの出力が直接入力される。オペアンプ１２の非反転入力端子１２ａにはリファレンス電圧が入力される。副ＭＯＳＦＥＴ１１のゲート１１ｇの電圧に基づいて生成されるゲートバイアス電圧が、主ＭＯＳＦＥＴ５のゲート５ｇに供給される。副ＭＯＳＦＥＴ１１のソース１１ｓの電圧に基づいて生成されるソース・ドレインバイアス電圧が、主ＭＯＳＦＥＴ５のソース５ｓまたはドレイン５ｄに供給される。このような構成のパッシブミキサ回路１Ａによれば、温度変化に伴う周波数変換の線形性低下を抑制できる。また、オペアンプ１２における消費電力は小さいため、ゲートバイアス電圧およびソース・ドレインバイアス電圧の生成のための消費電力の増大量は小さい。また、抵抗素子１４の第１の端子の電圧（抵抗素子１４とソース１１ｓとの間の電圧）は、主として、ダイオード接続された副ＭＯＳＦＥＴ１１の特性により定まる。このため、抵抗素子１４の抵抗値が、温度変化等の要因で変動しても、パッシブミキサ回路１Ａの線形性に与える影響は小さい。
【0033】
また、主ＭＯＳＦＥＴ５と副ＭＯＳＦＥＴ１１とで、チャネル長Ｌが実質的に同じであってもよい。さらに、主ＭＯＳＦＥＴ５と副ＭＯＳＦＥＴ１１とで、チャネル幅Ｗが実質的に同じであってもよい。これらの場合、主ＭＯＳＦＥＴ５と副ＭＯＳＦＥＴ１１とで、閾値電圧の変動の大きさが、より一致する。したがって、温度変化に伴う周波数変換の線形性低下をより効果的に抑制することができる。
【0034】
（第２実施形態）
次に、本発明に係る第２実施形態について説明するが、第１実施形態と基本的な構成は同様である。このため、同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。
本実施形態では、第１実施形態において説明したパッシブミキサ回路１Ａを、ダブルバランスドミキサに応用した例を説明する。図３に、ダウンコンバージョンを行うことが可能なパッシブミキサ回路１Ｂを示す。
次に、本発明に係る第２実施形態について説明するが、第１実施形態と基本的な構成は同様である。このため、同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。
本実施形態では、第１実施形態において説明したパッシブミキサ回路１Ａを、ダブルバランスドミキサに応用した例を説明する。図３に、ダウンコンバージョンを行うことが可能なパッシブミキサ回路１Ｂを示す。
【0035】
図３に示すように、本実施形態のパッシブミキサ回路１Ｂは、第１実施形態と同様のバイアス生成部１０Ａを有する。また、パッシブミキサ回路１Ｂは、一対の高周波端子２ｐ、２ｎと、一対の低周波端子３ｐ、３ｎと、一対のＬＯ端子４ｐ、４ｎと、４つの主ＭＯＳＦＥＴ６～９と、を備える。一対の高周波端子２ｐ、２ｎは、第１実施形態における高周波端子２に対応する。一対の低周波端子３ｐ、３ｎは、第１実施形態における低周波端子３に対応する。一対のＬＯ端子４ｐ、４ｎは、第１実施形態におけるＬＯ端子４に対応する。４つの主ＭＯＳＦＥＴ６～９は、第１実施形態における主ＭＯＳＦＥＴ５に対応する。
【0036】
高周波端子２ｐには高周波信号ＲＦ_ｐが入出力され、高周波端子２ｎには高周波信号ＲＦ_ｎが入出力される。低周波端子３ｐには低周波信号ＢＢ_ｐが入出力され、低周波端子３ｎには低周波信号ＢＢ_ｎが入出力される。ＬＯ端子４ｐには局部発振周波数信号ＬＯ_ｐが入力され、ＬＯ端子４ｎには局部発振周波数信号ＬＯ_ｎが入力される。ここで局部発振周波数信号ＬＯ_ｐ、ＬＯ_ｎは、位相が１８０°ずれた、同一周波数の一対の信号である。第１の局部発振周波数信号ＬＯ_ｐは、コンデンサＣ２ｐを介して、主ＭＯＳＦＥＴ６、９のゲートにそれぞれ入力される。第２の局部発振周波数信号ＬＯ_ｎはコンデンサＣ２ｎを介して、主ＭＯＳＦＥＴ７、８のゲートにそれぞれ入力される。
【0037】
バイアス生成部１０Ａが生成したゲートバイアス電圧は、抵抗Ｒ２ｐを介して、主ＭＯＳＦＥＴ６、９のゲートにそれぞれ供給される。また、バイアス生成部１０Ａが生成したゲートバイアス電圧は、抵抗Ｒ２ｎを介して、主ＭＯＳＦＥＴ７、８のゲートにそれぞれ供給される。バイアス生成部１０Ａが生成したソース・ドレインバイアス電圧は、抵抗Ｒ１ｐ，Ｒ１ｎを介して、主ＭＯＳＦＥＴ６～９のドレインにそれぞれ供給される。
【0038】
パッシブミキサ回路１Ｂにおいて、高周波信号ＲＦ_ｐ、ＲＦ_ｎは互いに位相が１８０°ずれた、同一周波数の一対の信号である。一対の高周波信号ＲＦ_ｐ、ＲＦ_ｎが局部発振周波数信号ＬＯ_ｐ、ＬＯ_ｎによってダウンコンバージョンされることで、互いに位相が１８０°ずれた一対の低周波信号ＢＢ_ｐ、ＢＢ_ｎが生成される。
【0039】
主ＭＯＳＦＥＴ６～９および副ＭＯＳＦＥＴ１１は、同じ型である。たとえば、主ＭＯＳＦＥＴ６～９がｐ型であれば、副ＭＯＳＦＥＴ１１もｐ型である。また、主ＭＯＳＦＥＴ６～９がｎ型であれば、副ＭＯＳＦＥＴ１１もｎ型である。本実施形態においても、主ＭＯＳＦＥＴ６～９および副ＭＯＳＦＥＴ１１は、チャネル長Ｌが実質的に同じであることが好ましい。さらに、主ＭＯＳＦＥＴ６～９および副ＭＯＳＦＥＴ１１は、チャネル幅Ｗが実質的に同じであることが好ましい。
【0040】
なお、パッシブミキサ回路１Ｂはアップコンバージョンを行うことも可能である。アップコンバージョンの場合は、図３における端子２ｐ、２ｎを低周波端子として機能させ、低周波信号を入力する。このとき、図３における端子３ｐ、３ｎが高周波端子として機能し、高周波信号が出力される。
【0041】
以上説明したように、本実施形態のパッシブミキサ回路１Ｂは、高周波信号ＲＦ_ｐ、ＲＦ_ｎが入出力される高周波端子２ｐ、２ｎと、高周波信号ＲＦ_ｐ、ＲＦ_ｎよりも周波数が低い低周波信号ＢＢ_ｐ、ＢＢ_ｎが入出力される低周波端子３ｐ、３ｎと、局部発振周波数信号ＬＯ_ｐ、ＬＯ_ｎが入力されるゲートを有する主ＭＯＳＦＥＴ６～９と、バイアス生成部１０Ａと、を備える。バイアス生成部１０Ａは、主ＭＯＳＦＥＴ６～９と同じ型の副ＭＯＳＦＥＴ１１と、オペアンプ１２を含むボルテージフォロワ回路１３と、副ＭＯＳＦＥＴ１１のソース１１ｓに直列接続された抵抗素子１４と、を有する。副ＭＯＳＦＥＴ１１のドレイン１１ｄおよびゲート１１ｇは、ショートされるとともに、ボルテージフォロワ回路１３からの出力が直接入力される。オペアンプ１２の非反転入力端子１２ａにはリファレンス電圧が入力される。副ＭＯＳＦＥＴ１１のゲート１１ｇの電圧に基づいて生成されるゲートバイアス電圧が、主ＭＯＳＦＥＴ６～９のゲートに供給される。副ＭＯＳＦＥＴ１１のソース１１ｓの電圧に基づいて生成されるソース・ドレインバイアス電圧が、主ＭＯＳＦＥＴ６～９のソースまたはドレインに供給される。第１実施形態と同様に、このような構成のパッシブミキサ回路１Ｂによれば、温度変化に伴う周波数変換の線形性低下を抑制できる。
【0042】
本実施形態の変形例として、アップコンバージョンを行うことが可能なパッシブミキサ回路１Ｂ’を、図４に示す。図４に示すように、パッシブミキサ回路１Ｂ’は、ダウンコンバージョンを行うパッシブミキサ回路１Ｂと比較して、ソース・ドレインバイアス電圧の供給先と、抵抗Ｒ１ｐ、Ｒ１ｎの位置と、が異なる。具体的には、ソース・ドレインバイアス電圧は、抵抗Ｒ１ｐ、Ｒ１ｎを介して、主ＭＯＳＦＥＴ６～９のソースに供給される。
【0043】
パッシブミキサ回路１Ｂ’において、低周波信号ＢＢ_ｐ、ＢＢ_ｎは互いに位相が１８０°ずれた、同一周波数の一対の信号である。一対の低周波信号ＢＢ_ｐ、ＢＢ_ｎが局部発振周波数信号ＬＯ_ｐ、ＬＯ_ｎによってアップコンバージョンされることで、互いに位相が１８０°ずれた一対の高周波信号ＲＦ_ｐ、ＲＦ_ｎが生成される。
【0044】
パッシブミキサ回路１Ｂ’においても、温度変化に伴う周波数変換の線形性低下を抑制できる。
なお、パッシブミキサ回路１Ｂ’はダウンコンバージョンを行うことも可能である。ダウンコンバージョンの場合は、図４における端子２ｐ、２ｎを高周波端子として機能させ、高周波信号を入力する。このとき、図４における端子３ｐ、３ｎが低周波端子として機能し、低周波信号が出力される。
なお、パッシブミキサ回路１Ｂ’はダウンコンバージョンを行うことも可能である。ダウンコンバージョンの場合は、図４における端子２ｐ、２ｎを高周波端子として機能させ、高周波信号を入力する。このとき、図４における端子３ｐ、３ｎが低周波端子として機能し、低周波信号が出力される。
【0045】
（第３実施形態）
次に、本発明に係る第３実施形態について説明するが、第１、第２実施形態と同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。
本実施形態では、バイアス生成部の変形例について説明する。第１実施形態において説明したバイアス生成部１０Ａは、リファレンス電圧とゲートバイアス電圧とがほぼ等しくなる。図５に示す本実施形態のバイアス生成部１０Ｂは、リファレンス電圧とソース・ドレインバイアス電圧とがほぼ等しくなる。
次に、本発明に係る第３実施形態について説明するが、第１、第２実施形態と同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。
本実施形態では、バイアス生成部の変形例について説明する。第１実施形態において説明したバイアス生成部１０Ａは、リファレンス電圧とゲートバイアス電圧とがほぼ等しくなる。図５に示す本実施形態のバイアス生成部１０Ｂは、リファレンス電圧とソース・ドレインバイアス電圧とがほぼ等しくなる。
【0046】
図５に示すように、バイアス生成部１０Ｂは、オペアンプ１２を含むボルテージフォロワ回路１３と、中間ＭＯＳＦＥＴ１５と、副ＭＯＳＦＥＴ１６と、カレントミラー回路２０と、抵抗素子１７、１８と、を備える。副ＭＯＳＦＥＴ１６は、第１実施形態における副ＭＯＳＦＥＴ１１に対応する。ただし、ボルテージフォロワ回路１３からの出力は中間ＭＯＳＦＥＴ１５のゲートに入力され、中間ＭＯＳＦＥＴ１５はダイオード接続されていない。一方、副ＭＯＳＦＥＴ１６には、ボルテージフォロワ回路１３からの出力が、カレントミラー回路２０等を介して間接的に入力される。
【0047】
抵抗素子１８は、第１実施形態における抵抗素子１４に対応する。抵抗素子１７、１８は、抵抗値が互いに等しい。抵抗素子１７は中間ＭＯＳＦＥＴ１５のソースに直列接続され、抵抗素子１８は副ＭＯＳＦＥＴ１６のソースに直列接続されている。副ＭＯＳＦＥＴ１６はダイオード接続されている。
【0048】
カレントミラー回路２０は、第１ＭＯＳＦＥＴ２１および第２ＭＯＳＦＥＴ２２を含んでいる。第１ＭＯＳＦＥＴ２１および第２ＭＯＳＦＥＴ２２は、いずれもｐ型である。第１ＭＯＳＦＥＴ２１はダイオード接続されている。第１ＭＯＳＦＥＴ２１のドレインは中間ＭＯＳＦＥＴ１５のドレインに接続され、第２ＭＯＳＦＥＴ２２のドレインは副ＭＯＳＦＥＴ１６のドレインに接続されている。第１ＭＯＳＦＥＴ２１のゲートは第２ＭＯＳＦＥＴ２２のゲートに接続されている。第１ＭＯＳＦＥＴ２１のソースおよび第２ＭＯＳＦＥＴ２２のソースには、共通の電圧源が接続される。
【0049】
中間ＭＯＳＦＥＴ１５および副ＭＯＳＦＥＴ１６は、型および構造（チャネル長Ｌおよびチャネル幅Ｗ）が互いに等しいことが好ましい。本実施形態のバイアス生成部１０Ｂでは、副ＭＯＳＦＥＴ１６のゲート電圧に基づいてゲートバイアス電圧が生成され、副ＭＯＳＦＥＴ１６のソース電圧に基づいてソース・ドレインバイアス電圧が生成される。ゲートバイアス電圧およびソース・ドレインバイアス電圧の供給先は、第１、第２実施形態における説明と同様であるため、省略する。中間ＭＯＳＦＥＴ１５および副ＭＯＳＦＥＴ１６は、主ＭＯＳＦＥＴと同じ型である。
【0050】
続いて、本実施形態のバイアス生成部１０Ｂの作用について、第１実施形態とは異なる点を中心に説明する。オペアンプ１２に入力されたリファレンス電圧は、中間ＭＯＳＦＥＴ１５および第１ＭＯＳＦＥＴ２１により、電流信号に変換される。第１ＭＯＳＦＥＴ２１と第２ＭＯＳＦＥＴ２２とはカレントミラー回路２０を構成している。このため、第１ＭＯＳＦＥＴ２１、中間ＭＯＳＦＥＴ１５、および抵抗素子１７を含むパスに流れる電流信号と、第２ＭＯＳＦＥＴ２２、副ＭＯＳＦＥＴ１６、および抵抗素子１８を含むパスに流れる電流信号と、が等しくなる。第１ＭＯＳＦＥＴ２１と第２ＭＯＳＦＥＴ２２のチャネル幅Ｗ／チャネル長Ｌの値、抵抗素子１７と抵抗素子１８の抵抗値をそれぞれ等しく選ぶことで、副ＭＯＳＦＥＴ１６のソース電圧は、中間ＭＯＳＦＥＴ１５のソース電圧と等しい値となり、リファレンス電圧とも等しくなる。
【0051】
カレントミラー回路２０では、電流信号をそのままコピーすることも可能であり、電流信号を増幅あるいは減衰させてコピーすることも可能である。電流信号をそのままコピーする場合は、第１ＭＯＳＦＥＴ２１のチャネル幅Ｗ／チャネル長Ｌの値と、第２ＭＯＳＦＥＴ２２のチャネル幅Ｗ／チャネル長Ｌの値を等しくすればよい。電流信号を増幅あるいは減衰させてコピーする場合は、第１ＭＯＳＦＥＴ２１のチャネル幅Ｗ／チャネル長Ｌの値と、第２ＭＯＳＦＥＴ２２のチャネル幅Ｗ／チャネル長Ｌの値と、を異ならせればよい。この特性を利用して、ゲートバイアス電圧およびソース・ドレインバイアス電圧の大きさを調整することが可能である。
【0052】
以上説明したように、本実施形態のバイアス生成部１０Ｂは、主ＭＯＳＦＥＴと同じ型の副ＭＯＳＦＥＴ１６と、オペアンプ１２を含むボルテージフォロワ回路１３と、副ＭＯＳＦＥＴ１６のソースに直列接続された抵抗素子１８と、を有する。副ＭＯＳＦＥＴ１６のドレインおよびゲートは、ショートされ、ボルテージフォロワ回路１３からの出力が副ＭＯＳＦＥＴ１６のゲートに間接的に入力される。オペアンプ１２の非反転入力端子１２ａにはリファレンス電圧が入力され、副ＭＯＳＦＥＴ１６のゲート電圧に基づいて生成されるゲートバイアス電圧が主ＭＯＳＦＥＴのゲートに供給され、副ＭＯＳＦＥＴ１６のソース電圧に基づいて生成されるソース・ドレインバイアス電圧が主ＭＯＳＦＥＴのソースまたはドレインに供給される。
【0053】
さらに本実施形態のバイアス生成部１０Ｂは、中間ＭＯＳＦＥＴ１５と、カレントミラー回路２０と、を含み、副ＭＯＳＦＥＴ１６のドレインおよびゲートには、中間ＭＯＳＦＥＴ１５およびカレントミラー回路２０を介して、ボルテージフォロワ回路１３からの出力が間接的に入力される。
【0054】
本実施形態のバイアス生成部１０Ｂを用いた場合も、第１、第２実施形態と同様の作用効果が得られる。
【0055】
なお、本発明の技術的範囲は前記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【0056】
【0057】
その他、本発明の趣旨を逸脱しない範囲で、上記した実施形態における構成要素を周知の構成要素に置き換えることは適宜可能であり、また、上記した実施形態や変形例を適宜組み合わせてもよい。
【0058】
【符号の説明】
【0059】
１Ａ、１Ｂ、１Ｂ’…パッシブミキサ回路 ２、２ｐ、２ｎ…高周波端子 ３、３ｐ、３ｎ…低周波端子 ５～９…主ＭＯＳＦＥＴ ５ｄ…ドレイン ５ｇ…ゲート ５ｓ…ソース ６～９…主ＭＯＳＦＥＴ １０Ａ、１０Ｂ…バイアス生成部 １１、１６…副ＭＯＳＦＥＴ １１ｄ…ドレイン １１ｇ…ゲート １１ｓ…ソース １２…オペアンプ １２ａ…非反転入力端子 １２ｂ…反転入力端子 １３…ボルテージフォロワ回路 １４、１８…抵抗素子 １５…中間ＭＯＳＦＥＴ ２０…カレントミラー回路 ＢＢ、ＢＢ_ｎ、ＢＢ_ｐ…低周波信号 Ｌ…チャネル長 ＬＯ、ＬＯ_ｎ、ＬＯ_ｐ…局部発振周波数信号 ＲＦ、ＲＦ_ｎ、ＲＦ_ｐ…高周波信号 Ｗ…チャネル幅
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2023-04-03
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
高周波信号が入出力される高周波端子と、
前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、
局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、
バイアス生成部と、を備え、
前記バイアス生成部は、
前記主ＭＯＳＦＥＴとｐ型またはｎ型に関して同じ型の副ＭＯＳＦＥＴと、
オペアンプを含むボルテージフォロワ回路と、
前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、
前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、
前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、
前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、
前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される、パッシブミキサ回路。
前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、
局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、
バイアス生成部と、を備え、
前記バイアス生成部は、
前記主ＭＯＳＦＥＴとｐ型またはｎ型に関して同じ型の副ＭＯＳＦＥＴと、
オペアンプを含むボルテージフォロワ回路と、
前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、
前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、
前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、
前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、
前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される、パッシブミキサ回路。
【請求項2】
前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル長が製造誤差を取り除けば同じである、請求項１に記載のパッシブミキサ回路。
【請求項3】
前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル幅が製造誤差を取り除けば同じである、請求項２に記載のパッシブミキサ回路。
【請求項4】
前記バイアス生成部は、中間ＭＯＳＦＥＴと、カレントミラー回路と、を含み、
前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される、請求項１から３のいずれか一項に記載のパッシブミキサ回路。
前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される、請求項１から３のいずれか一項に記載のパッシブミキサ回路。
【手続補正書】
【提出日】2023-07-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
高周波信号が入出力される高周波端子と、
前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、
局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、
バイアス生成部と、を備え、
前記バイアス生成部は、
前記主ＭＯＳＦＥＴとｐ型またはｎ型に関して同じ型の副ＭＯＳＦＥＴと、
オペアンプを含むボルテージフォロワ回路と、
前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、
前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、
前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、
前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、
前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される、パッシブミキサ回路。
前記高周波信号よりも周波数が低い低周波信号が入出力される低周波端子と、
局部発振周波数信号が入力されるゲートを有する主ＭＯＳＦＥＴと、
バイアス生成部と、を備え、
前記バイアス生成部は、
前記主ＭＯＳＦＥＴとｐ型またはｎ型に関して同じ型の副ＭＯＳＦＥＴと、
オペアンプを含むボルテージフォロワ回路と、
前記副ＭＯＳＦＥＴのソースに直列接続された抵抗素子と、を有し、
前記副ＭＯＳＦＥＴのドレインおよびゲートは、ショートされるとともに、前記ボルテージフォロワ回路からの出力が直接または間接的に入力され、
前記オペアンプの非反転入力端子にはリファレンス電圧が入力され、
前記副ＭＯＳＦＥＴのゲート電圧に基づいて生成されるゲートバイアス電圧が、前記主ＭＯＳＦＥＴのゲートに供給され、
前記副ＭＯＳＦＥＴのソース電圧に基づいて生成されるソース・ドレインバイアス電圧が、前記主ＭＯＳＦＥＴのソースまたはドレインに供給される、パッシブミキサ回路。
【請求項2】
前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル長が同じである、請求項１に記載のパッシブミキサ回路。
【請求項3】
前記主ＭＯＳＦＥＴと前記副ＭＯＳＦＥＴとで、チャネル幅が同じである、請求項２に記載のパッシブミキサ回路。
【請求項4】
前記バイアス生成部は、中間ＭＯＳＦＥＴと、カレントミラー回路と、を含み、
前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される、請求項１から３のいずれか一項に記載のパッシブミキサ回路。
前記副ＭＯＳＦＥＴのドレインおよびゲートには、前記中間ＭＯＳＦＥＴおよび前記カレントミラー回路を介して、前記ボルテージフォロワ回路からの出力が間接的に入力される、請求項１から３のいずれか一項に記載のパッシブミキサ回路。