特開 2024-71954 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024071954

(43)【公開日】2024-05-27

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240520BHJP

   H01L 29/41 20060101ALI20240520BHJP

   H01L 29/423 20060101ALI20240520BHJP

【ＦＩ】

H01L29/80 L

H01L29/80 H

H01L29/44 S

H01L29/44 P

H01L29/58 Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022182496

(22)【出願日】2022-11-15

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和４年度、総務省、「１００ＧＨｚ以上の高周波数帯通信デバイスに関する研究開発」研究開発委託契約に基づく開発項目「高出力送信を可能とする化合物系半導体技術」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】熊崎 祐介

(72)【発明者】

【氏名】尾崎 史朗

(72)【発明者】

【氏名】岡本 直哉

(72)【発明者】

【氏名】中舍 安宏

(72)【発明者】

【氏名】多木 俊裕

【テーマコード（参考）】

4M104

5F102

【Ｆターム（参考）】

4M104BB02

4M104BB05

4M104BB09

4M104BB14

4M104CC01

4M104CC03

4M104DD01

4M104DD08

4M104DD09

4M104DD34

4M104DD68

4M104DD79

4M104DD99

4M104EE06

4M104EE16

4M104EE17

4M104EE18

4M104EE20

4M104FF07

4M104FF11

5F102GB01

5F102GC01

5F102GD01

5F102GJ02

5F102GJ03

5F102GJ04

5F102GJ10

5F102GK04

5F102GK08

5F102GL04

5F102GM04

5F102GM08

5F102GQ01

5F102GR09

5F102GS07

5F102GV01

5F102GV05

5F102GV06

5F102GV07

5F102GV08

5F102HC01

5F102HC10

5F102HC15

5F102HC19

5F102HC24

(57)【要約】

【課題】ゲート電極の電気抵抗の高周波信号への影響を抑制することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、電子走行層及び電子供給層を含む半導体層と、前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、前記ゲート電極に接続された金属膜と、を有し、前記半導体層は、活性領域と、平面視で前記活性領域を囲む不活性領域と、を有し、前記ゲート電極は、平面視で、前記活性領域と重なる第１領域と、前記第１領域を間に挟み、いずれも前記不活性領域と重なる２つの第２領域と、を有し、前記金属膜は、２つの前記第２領域に接触する。半導体装置は、携帯電話通信用の基地局、電波天文学用の通信装置、衛星通信用の通信装置に使用することができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

電子走行層及び電子供給層を含む半導体層と、
前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極に接続された金属膜と、
を有し、
前記半導体層は、
活性領域と、
平面視で前記活性領域を囲む不活性領域と、
を有し、
前記ゲート電極は、平面視で、
前記活性領域と重なる第１領域と、
前記第１領域を間に挟み、いずれも前記不活性領域と重なる２つの第２領域と、
を有し、
前記金属膜は、２つの前記第２領域に接触することを特徴とする半導体装置。

【請求項2】

前記金属膜を支持する絶縁膜を有することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記絶縁膜は、比誘電率が３．０以下の低誘電率膜を含むことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記ゲート電極と前記低誘電率膜との間に空洞が存在することを特徴とする請求項３に記載の半導体装置。

【請求項5】

平面視で、前記ソース電極及び前記ドレイン電極が並ぶ方向における前記第２領域の寸法は、２μｍ以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

平面視で、前記ソース電極及び前記ドレイン電極が並ぶ方向において、前記第１領域の寸法は、前記第２領域の寸法よりも小さいことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項7】

前記金属膜の電気抵抗は、前記第１領域の電気抵抗よりも低いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項8】

前記半導体層は、前記活性領域を複数有し、
前記ゲート電極は、前記活性領域毎に前記第１領域を有し、
隣り合う２つの前記第１領域の間に前記第２領域があることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項9】

前記半導体層を覆い、ゲート開口部が形成されたパッシベーション膜を有し、
前記ゲート電極は、前記ゲート開口部を通じて前記半導体層にショットキー接触し、
前記ゲート電極は、
前記ゲート開口部よりも前記ソース電極側で前記パッシベーション膜の上面に接触する第１面と、
前記ゲート開口部よりも前記ドレイン電極側で前記パッシベーション膜の上面に接触する第２面と、
を有し、
平面視で、前記第２面の前記ドレイン電極側の端部は、前記第１面の前記ソース電極側の端部よりも前記ゲート開口部から離れていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項10】

電子走行層及び電子供給層を含む半導体層を形成する工程と、
前記半導体層の上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ゲート電極に接続される金属膜を形成する工程と、
を有し、
前記半導体層は、
活性領域と、
平面視で前記活性領域を囲む不活性領域と、
を有し、
前記ゲート電極は、平面視で、
前記活性領域と重なる第１領域と、
前記第１領域を間に挟み、いずれも前記不活性領域と重なる２つの第２領域と、
を有し、
前記金属膜は、２つの前記第２領域に接触することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）が、マイクロ波又はミリ波等の周波数帯域用の増幅器、及び、光通信における信号処理回路等に多用されている。高周波帯域で用いられるＨＥＭＴにおいては、ゲート電極の電気抵抗の高周波信号への影響が顕著になりやすい。そこで、高周波特性と機械的強度との両立を目的として下部ゲート電極及び上部ゲート電極を備えたＨＥＭＴが提案されている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１８２０５７号公報

【特許文献2】特開２００４－９５６３７号公報

【特許文献3】特開２０００－３５３７０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に記載のＨＥＭＴには、上部ゲート電極とソース電極及びドレイン電極との間の寄生容量を抑制するために、上部ゲート電極用にアスペクト比が大きい開口部が必要とされる。このようなアスペクト比が大きい開口部を、実際に高精度で製造することは極めて困難である。特に、サブテラヘルツ帯で使用されるＨＥＭＴにおいては、寄生容量の低減のためにゲート長が１００ｎｍ以下程度と小さく、また、ソース電極とドレイン電極との間の距離も小さいため、アスペクト比が大きい開口部の形成は特に困難である。

【0005】

本開示の目的は、ゲート電極の電気抵抗の高周波信号への影響を抑制することができる半導体装置及び半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0006】

本開示の一形態によれば、電子走行層及び電子供給層を含む半導体層と、前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、前記ゲート電極に接続された金属膜と、を有し、前記半導体層は、活性領域と、平面視で前記活性領域を囲む不活性領域と、を有し、前記ゲート電極は、平面視で、前記活性領域と重なる第１領域と、前記第１領域を間に挟み、いずれも前記不活性領域と重なる２つの第２領域と、を有し、前記金属膜は、２つの前記第２領域に接触する半導体装置が提供される。

【発明の効果】

【0007】

本開示によれば、ゲート電極の電気抵抗の高周波信号への影響を抑制することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体装置における電極及び金属膜のレイアウトを示す図である。

【図2】第１実施形態に係る半導体装置を示す断面図（その１）である。

【図3】第１実施形態に係る半導体装置を示す断面図（その２）である。

【図4】第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図5】第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図6】第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図7】第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図8】第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図9】第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図10】第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図11】第１実施形態に係る半導体装置の製造方法を示す断面図（その８）である。

【図12】第１実施形態に係る半導体装置の製造方法を示す断面図（その９）である。

【図13】第１実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。

【図14】第１実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。

【図15】第１実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。

【図16】第１実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。

【図17】第１実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。

【図18】第１実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。

【図19】第１実施形態に係る半導体装置の製造方法を示す断面図（その１６）である。

【図20】第２実施形態に係る半導体装置における電極及び金属膜のレイアウトを示す図である。

【発明を実施するための形態】

【0009】

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面とし、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面とし、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面とする。便宜上、Ｚ１方向を上方向、Ｚ２方向を下方向とする。また、本開示において平面視とは、Ｚ１側から対象物を視ることをいう。

【0010】

（第１実施形態）
第１実施形態について説明する。第１実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置における電極及び金属膜のレイアウトを示す図である。図２及び図３は、第１実施形態に係る半導体装置を示す断面図である。図２は図１中のII-II線に沿った断面図に相当する。図３は図１中のIII-III線に沿った断面図に相当する。

【0011】

第１実施形態に係る半導体装置１００は、図１～図３に示すように、基板１０１と、基板１０１の上に設けられた半導体層１０９とを有する。半導体層１０９は、初期層１０２、電子走行層１０３、スペーサ層１０４及び電子供給層１０５を含む。初期層１０２は基板１０１上に形成されている。電子走行層１０３は初期層１０２上に形成されている。スペーサ層１０４は電子走行層１０３上に形成されている。電子供給層１０５はスペーサ層１０４上に形成されている。

【0012】

基板１０１は、例えばＳｉＣ基板、Ｓｉ基板、サファイア基板、ＧａＮ基板、ＡｌＮ基板又はダイヤモンド基板である。初期層１０２は、例えばＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層である。初期層１０２がＡｌＮ層、ＧａＮ層又はＡｌＧａＮ層の２種以上を複数含む積層構造を有していてもよい。電子走行層１０３は、例えば意図的なドーピングが行われていないノンドープのＧａＮ層である。スペーサ層１０４は、例えばＡｌＮ層又はＡｌＧａＮ層である。電子供給層１０５は、例えば
ＡｌＧａＮ層、ＩｎＡｌＮ層、ＩｎＡｌＧａＮ層、ＡｌＮ層又はＳｃＡｌＮ層である。

【0013】

半導体層１０９は、活性領域１６１と、平面視で活性領域１６１を囲む不活性領域１６２とを有する。図２に示すように、活性領域１６１では、電子走行層１０３のスペーサ層１０４との界面の近傍に二次元電子ガス（２ＤＥＧ）１５０が存在する。一方、図3に示すように、不活性領域１６２内には、２ＤＥＧ１５０が存在しない。不活性領域１６２により活性領域１６１が画定される。

【0014】

活性領域１６１で半導体層１０９の上にソース電極１１２及びドレイン電極１１３が形成されている。ソース電極１１２及びドレイン電極１１３は、Ｙ１－Ｙ２方向に平行に延び、Ｘ１－Ｘ２方向に並んでいる。ソース電極１１２及びドレイン電極１１３は、例えば厚さが２ｎｍ～５０ｎｍのＴｉ膜及びその上の厚さが１００ｎｍ～３００ｎｍのＡｌ膜を含み、半導体層１０９とオーミック接触している。ソース電極１１２の一部及びドレイン電極１１３の一部が不活性領域１６２で半導体層１０９の上にあってもよい。

【0015】

電子供給層１０５上に、ソース電極１１２及びドレイン電極１１３を覆うパッシベーション膜１２１が形成されている。パッシベーション膜１２１は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ又はＴａの酸化物、窒化物又は酸窒化物を含む。パッシベーション膜１２１は、好ましくはＳｉＮ膜である。パッシベーション膜１２１がこれら材料の絶縁膜を複数含む積層構造を有していてもよい。パッシベーション膜１２１の厚さは、例えば２ｎｍ～１００ｎｍであり、好ましくは５０ｎｍ程度である。

【0016】

パッシベーション膜１２１に、平面視でソース電極１１２とドレイン電極１１３との間に位置するゲート開口部１２１Ｇが形成されている。パッシベーション膜１２１上にゲート電極１１１が形成されている。ゲート電極１１１は、Ｙ１－Ｙ２方向に平行に延び、平面視でソース電極１１２とドレイン電極１１３との間に位置する。ゲート電極１１１は、ゲート開口部１２１Ｇを通じて電子供給層１０５と接する。ゲート電極１１１は、例えば厚さが５ｎｍ～３０ｎｍのＮｉ膜及びその上の厚さが１００ｎｍ～３００ｎｍのＡｕ膜を含む。

【0017】

ゲート電極１１１は、平面視で、活性領域１６１と重なる第１領域１７１と、第１領域１７１を間に挟み、いずれも不活性領域１６２と重なる２つの第２領域１７２とを有する。ゲート電極１１１の長手方向（Ｙ１－Ｙ２方向に平行な方向）で、第１領域１７１は２つの第２領域１７２の間にある。Ｘ１－Ｘ２方向に平行な方向、すなわち、ソース電極１１２及びドレイン電極１１３が並ぶ方向において、第１領域１７１の寸法は第２領域１７２の寸法よりも小さい。Ｘ１－Ｘ２方向に平行な方向における第２領域１７２の寸法は、好ましくは２μｍ以上である。また、Ｘ１－Ｘ２方向に平行な方向における第１領域１７１の最下部の寸法、すなわちゲート長は、例えば１００ｎｍ以下である。

【0018】

ゲート電極１１１は、ゲート開口部１２１Ｇよりもソース電極１１２側でパッシベーション膜１２１の上面に接触する第１面１１１Ｓと、ゲート開口部１２１Ｇよりもドレイン電極１１３側でパッシベーション膜１２１の上面に接触する第２面１１１Ｄとを有する。平面視で、第２面１１１Ｄのドレイン電極１１３側の端部は、第１面１１１Ｓのソース電極１１２側の端部よりもゲート開口部１２１Ｇから離れている。

【0019】

パッシベーション膜１２１上に、ゲート電極１１１を覆う絶縁膜１２２が形成されている。絶縁膜１２２は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ又はＴａの酸化物、窒化物又は酸窒化物を含む。絶縁膜１２２は、好ましくはＳｉＮ膜である。絶縁膜１２２がこれら材料の絶縁膜を複数含む積層構造を有していてもよい。絶縁膜１２２の厚さは、例えば２ｎｍ～１００ｎｍであり、好ましくは５０ｎｍ程度である。

【0020】

絶縁膜１２２上に低誘電率膜１２３が形成されている。低誘電率膜１２３は、比誘電率が３．０以下の絶縁膜である。低誘電率膜１２３の材料は、例えばベンゾシクロブテン（ＢＣＢ）又はメチルシルセスキオキサン（ＭＳＱ）である。低誘電率膜１２３の比誘電率は、好ましくは２．５以下である。低誘電率膜１２３の厚さは、例えば１５００ｎｍ～２０００ｎｍであり、好ましくは１９００ｎｍ程度である。

【0021】

絶縁膜１２２と低誘電率膜１２３との間に空洞１２５がある。空洞１２５はゲート電極１１１の周囲にある。より具体的には、ゲート電極１１１の周囲で、絶縁膜１２２の上面が空洞１２５に面している。絶縁膜１２２のゲート電極１１１に直接接触する部分の上面は低誘電率膜１２３から離れている。空洞１２５の高さは、最も高い部分で５００ｎｍ～１０００ｎｍであり、好ましくは７００ｎｍ程度である。

【0022】

低誘電率膜１２３上に絶縁膜１２４が形成されている。絶縁膜１２４は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ又はＴａの酸化物、窒化物又は酸窒化物を含む。絶縁膜１２４は、好ましくはＳｉＮ膜である。絶縁膜１２４がこれら材料の絶縁膜を複数含む積層構造を有していてもよい。絶縁膜１２４の厚さは、例えば２００ｎｍ～５００ｎｍであり、好ましくは３００ｎｍ程度である。

【0023】

パッシベーション膜１２１、絶縁膜１２２、低誘電率膜１２３及び絶縁膜１２４から積層絶縁膜１２９が構成されている。積層絶縁膜１２９に、ソース電極１１２に達する開口部１２９Ｓと、ドレイン電極１１３に達する開口部１２９Ｄと、ゲート電極１１１に達する開口部１２９Ｇとが形成されている。開口部１２９Ｇは、ゲート電極１１１の２つの第２領域１７２に達する。

【0024】

絶縁膜１２４上に、金属膜１３１、１３２及び１３３が形成されている。金属膜１３１は、開口部１２９Ｇを通じてゲート電極１１１に直接接触する。金属膜１３１は２つの第２領域１７２に直接接触する。金属膜１３２は開口部１２９Ｓを通じてソース電極１１２に直接接触する。金属膜１３３は開口部１２９Ｄを通じてドレイン電極１１３に直接接触する。金属膜１３１、１３２及び１３３は、例えばシード層及びその上のめっき層を含む。シード層は、例えばＴｉ層、Ａｕ層又はＣｕ層を含む。めっき層は、例えばＡｕ層又はＣｕ層を含む。第１領域１７１の長手方向に垂直な断面において、金属膜１３１の断面積はゲート電極１１１の第１領域１７１の断面積よりも大きい。また、金属膜１３１の電気抵抗は第１領域１７１の電気抵抗よりも低い。

【0025】

金属膜１３１はゲートパッド（図示せず）に接続され、金属膜１３２はソースパッド（図示せず）に接続され、金属膜１３３はドレインパッド（図示せず）に接続される。

【0026】

次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図４～図１９は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。図４～図１２は、図１中のII-II線に沿った断面の変化を示し、図１３～図１９は、図１中のIII-III線に沿った断面の変化を示す。

【0027】

まず、図４に示すように、基板１０１上に半導体層１０９を形成する。半導体層１０９の形成では、初期層１０２、電子走行層１０３、スペーサ層１０４及び電子供給層１０５を、例えば有機金属化学気相堆積（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により形成する。電子走行層１０３のスペーサ層１０４との界面の近傍に２ＤＥＧ１５０が生じる。

【0028】

次いで、図５及び図１３に示すように、半導体層１０９に不活性領域１６２を形成する。不活性領域１６２の形成では、例えば、不活性領域１６２を形成する予定の領域を露出するフォトレジストのパターンを半導体層１０９上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。不活性領域１６２では、２ＤＥＧ１５０が消失する。このパターンをエッチングマスクとして塩素系ガスを用いた反応性イオンエッチング（reactive ion etching：ＲＩＥ）等のドライエッチングを行ってもよい。不活性領域１６２の形成に伴って、不活性領域１６２に画定された活性領域１６１が形成される。不活性領域１６２の形成後、レジストのパターンを除去する。

【0029】

その後、図５に示すように、ソース電極１１２及びドレイン電極１１３を形成する。ソース電極１１２及びドレイン電極１１３は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１２及びドレイン電極１１３を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成し、その上にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて５００℃～６５０℃で熱処理（合金化処理）を行い、オーミック接触を確立する。

【0030】

続いて、図５及び図１３に示すように、電子供給層１０５上にパッシベーション膜１２１を形成する。パッシベーション膜１２１は、例えばプラズマＣＶＤ法により形成することができる。パッシベーション膜１２１は、原子層堆積（atomic layer deposition：ＡＬＤ）法又はスパッタ法により形成してもよい。

【0031】

次いで、図６及び図１４に示すように、パッシベーション膜１２１にゲート開口部１２１Ｇを形成する。ゲート開口部１２１Ｇの形成では、例えば、フォトリソグラフィによりゲート開口部１２１Ｇを形成する予定の領域を露出するフォトレジストのパターンをパッシベーション膜１２１上に形成し、このパターンをエッチングマスクとして弗素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。

【0032】

その後、図６及び図１４に示すように、ゲート電極１１１を、一部がパッシベーション膜１２１上に位置するように形成する。ゲート電極１１１は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１１を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。

【0033】

続いて、図７に示すように、空洞１２５を形成するための犠牲層１２８を形成する。犠牲層１２８は、例えばポリメチルグルタルイミド（ＰＭＧＩ）層である。犠牲層１２８の形成では、ＰＭＧＩの塗布を行い、空洞１２５を形成する部分を残してＰＭＧＩを除去する。

【0034】

次いで、図８及び図１５に示すように、絶縁膜１２２の上に低誘電率膜１２３を形成する。低誘電率膜１２３は犠牲層１２８を覆うように形成する。その後、低誘電率膜１２３の上に絶縁膜１２４を形成する。パッシベーション膜１２１、絶縁膜１２２、低誘電率膜１２３及び絶縁膜１２４から構成された積層絶縁膜１２９が得られる。

【0035】

続いて、図９及び図１６に示すように、絶縁膜１２４の上にレジストパターン１８１を形成する。レジストパターン１８１は、開口部１２９Ｓを形成する部分に開口部１８１Ｓを有し、開口部１２９Ｄを形成する部分に開口部１８１Ｄを有し、開口部１２９Ｇを形成する部分に開口部１８１Ｇを有する。

【0036】

次いで、図１０及び図１７に示すように、積層絶縁膜１２９のレジストパターン１８１から露出した部分をエッチングにより除去することにより、開口部１２９Ｓ、１２９Ｄ及び１２９Ｇを形成する。

【0037】

その後、図１１及び図１８に示すように、レジストパターン１８１及び犠牲層１２８を除去する。レジストパターン１８１を犠牲層１２８よりも先に除去してもよく、犠牲層１２８をレジストパターン１８１よりも先に除去してもよい。

【0038】

続いて、図１２及び図１９に示すように、金属膜１３１、１３２及び１３３を形成する。金属膜１３１、１３２及び１３３の形成では、上面の全体にシード層を形成し、シード層の上にレジストパターンを形成する。このレジストパターンは、金属膜１３１を形成する部分と、金属膜１３２を形成する部分と、金属膜１３３を形成する部分とに開口部を有する。そして、これら開口部内にめっき層を形成する。その後、レジストパターンを除去し、レジストパターンに覆われていたシード層を、ミリング等により除去する。金属膜１３１、１３２及び１３３を同時に形成してもよく、金属膜１３１を金属膜１３２及び１３３よりも先に形成してもよく、金属膜１３２及び１３３を金属膜１３１よりも先に形成してもよい。

【0039】

このようにして、第１実施形態に係る半導体装置１００を製造することができる。

【0040】

半導体装置１００においては、２ＤＥＧ１５０が存在する領域がチャネルとして機能し、ゲート電極１１１によりチャネルの電位が制御される。ゲート電極１１１には、ゲートパッドから金属膜１３１を介して制御信号（高周波信号）が入力される。本実施形態では、ゲート電極１１１が、第１領域１７１を間に挟む２つの第２領域１７２を有し、金属膜１３１が２つの第２領域１７２に接触している。このため、第１領域１７１には、両端から高周波信号が入力される。従って、ゲート電極１１１内での高周波信号の位相のずれが抑制され、ゲート電極１１１の電気抵抗の高周波信号への影響を抑制することができる。すなわち、第１実施形態によれば、優れた高周波特性を得ることができる。例えば、最大発振周波数を向上することができる。例えば、周波数が１００ＧＨｚ以上のサブテラヘルツ帯の高周波信号に対し、ゲイン及び効率を向上することができる。

【0041】

また、第２領域１７２は不活性領域１６２の上に設けられているため、第２領域１７２はソース電極１１２及びドレイン電極１１３から離れている。従って、第２領域１７２を広く形成しても、ゲート電極１１１及び金属膜１３１とソース電極１１２及びドレイン電極１１３との間の寄生容量を低く抑えることができる。第２領域１７２が広いことで、開口部１２９Ｇのアスペクト比を小さく抑え、開口部１２９Ｇを高精度で形成することができる。

【0042】

更に、主に低誘電率膜１２３及び絶縁膜１２４により金属膜１３１が支持される。このため、良好な機械的強度を確保することができる。

【0043】

なお、ゲート開口部１２１Ｇは活性領域１６１の上で形成されていればよく、半導体層１０９の不活性領域１６２はパッシベーション膜１２１により覆われていてもよい。すなわち、ゲート電極１１１の第２領域１７２は不活性領域１６２に接している必要はなく、パッシベーション膜１２１の上に形成されていてもよい。

【0044】

（第２実施形態）
第２実施形態について説明する。第２実施形態は、主として活性領域及び不活性領域のレイアウトの点で第１実施形態と相違する。図２０は、第２実施形態に係る半導体装置における電極及び金属膜のレイアウトを示す図である。

【0045】

第２実施形態に係る半導体装置２００では、図２０に示すように、複数の活性領域１６１がＹ１－Ｙ２方向に平行に並んで配置されている。そして、隣り合う活性領域１６１の間に不活性領域１６２がある。ゲート電極１１１は、活性領域１６１毎に第１領域１７１を有する。また、隣り合う第１領域１７１の間に第２領域１７２がある。

【0046】

他の構成は第１実施形態と同様である。

【0047】

第２実施形態によっても、第１実施形態と同様に、ゲート電極１１１の電気抵抗の高周波信号への影響を抑制することができ、優れた高周波特性を得ることができる。また、開口部１２９Ｇを高精度で形成することができる。

【0048】

半導体装置は、例えば、携帯電話通信用の基地局、電波天文学用の通信装置、衛星通信用の通信装置に使用することができる。

【0049】

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

【0050】

以下、本開示の諸態様を付記としてまとめて記載する。

【0051】

（付記１）
電子走行層及び電子供給層を含む半導体層と、
前記半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極に接続された金属膜と、
を有し、
前記半導体層は、
活性領域と、
平面視で前記活性領域を囲む不活性領域と、
を有し、
前記ゲート電極は、平面視で、
前記活性領域と重なる第１領域と、
前記第１領域を間に挟み、いずれも前記不活性領域と重なる２つの第２領域と、
を有し、
前記金属膜は、２つの前記第２領域に接触することを特徴とする半導体装置。
（付記２）
前記金属膜を支持する絶縁膜を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記絶縁膜は、比誘電率が３．０以下の低誘電率膜を含むことを特徴とする付記２に記載の半導体装置。
（付記４）
前記ゲート電極と前記低誘電率膜との間に空洞が存在することを特徴とする付記３に記載の半導体装置。
（付記５）
平面視で、前記ソース電極及び前記ドレイン電極が並ぶ方向における前記第２領域の寸法は、２μｍ以上であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
平面視で、前記ソース電極及び前記ドレイン電極が並ぶ方向において、前記第１領域の寸法は、前記第２領域の寸法よりも小さいことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記金属膜の電気抵抗は、前記第１領域の電気抵抗よりも低いことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記半導体層は、前記活性領域を複数有し、
前記ゲート電極は、前記活性領域毎に前記第１領域を有し、
隣り合う２つの前記第１領域の間に前記第２領域があることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記半導体層を覆い、ゲート開口部が形成されたパッシベーション膜を有し、
前記ゲート電極は、前記ゲート開口部を通じて前記半導体層にショットキー接触し、
前記ゲート電極は、
前記ゲート開口部よりも前記ソース電極側で前記パッシベーション膜の上面に接触する第１面と、
前記ゲート開口部よりも前記ドレイン電極側で前記パッシベーション膜の上面に接触する第２面と、
を有し、
平面視で、前記第２面の前記ドレイン電極側の端部は、前記第１面の前記ソース電極側の端部よりも前記ゲート開口部から離れていることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
電子走行層及び電子供給層を含む半導体層を形成する工程と、
前記半導体層の上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ゲート電極に接続される金属膜を形成する工程と、
を有し、
前記半導体層は、
活性領域と、
平面視で前記活性領域を囲む不活性領域と、
を有し、
前記ゲート電極は、平面視で、
前記活性領域と重なる第１領域と、
前記第１領域を間に挟み、いずれも前記不活性領域と重なる２つの第２領域と、
を有し、
前記金属膜は、２つの前記第２領域に接触することを特徴とする半導体装置の製造方法。

【符号の説明】

【0052】

１００、２００：半導体装置
１０３：電子走行層
１０５：電子供給層
１０９：半導体層
１１１：ゲート電極
１１１Ｓ：第１面
１１１Ｄ：第２面
１１２：ソース電極
１１３：ドレイン電極
１２１：パッシベーション膜
１２１Ｇ：ゲート開口部
１２２、１２４：絶縁膜
１２３：低誘電率膜
１２５：空洞
１３１、１３２、１３３：金属膜
１６１：活性領域
１６２：不活性領域
１７１：第１領域
１７２：第２領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】