特開 2024-72037 電力増幅装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024072037

(43)【公開日】2024-05-27

(54)【発明の名称】電力増幅装置

(51)【国際特許分類】

   H03F 1/32 20060101AFI20240520BHJP

   H03F 1/22 20060101ALI20240520BHJP

   H03F 3/45 20060101ALI20240520BHJP

   H03F 3/21 20060101ALI20240520BHJP

【ＦＩ】

H03F1/32

H03F1/22

H03F3/45 220

H03F3/21

【審査請求】有

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022182623

(22)【出願日】2022-11-15

(11)【特許番号】

(45)【特許公報発行日】2023-11-28

(71)【出願人】

【識別番号】000005186

【氏名又は名称】株式会社フジクラ

(74)【代理人】

【識別番号】100141139

【弁理士】

【氏名又は名称】及川 周

(74)【代理人】

【識別番号】100169764

【弁理士】

【氏名又は名称】清水 雄一郎

(74)【代理人】

【識別番号】100206081

【弁理士】

【氏名又は名称】片岡 央

(74)【代理人】

【識別番号】100188891

【弁理士】

【氏名又は名称】丹野 拓人

(72)【発明者】

【氏名】山口 佑一郎

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AA13

5J500AA41

5J500AC21

5J500AF17

5J500AH02

5J500AH25

5J500AH29

5J500AK06

5J500AM17

5J500DM04

5J500DN01

5J500DN23

5J500DP02

5J500NG06

(57)【要約】      （修正有）

【課題】回路面積の増大を避けつつ線形性を向上させることが可能な電力増幅装置を提供する。
【解決手段】電力増幅装置Ａは、差動対を構成するトランジスタ対のそれぞれのコレクタに、ベース端子が対応するバイアス端子にそれぞれ接続されたトランジスタが多段にカスコード接続され、最終段のカスコード接続されたトランジスタのコレクタには抵抗が接続される差動増幅回路において、少なくとも１つの段の出力から同相側の初段入力のトランジスタのベースに各々帰還を施した。
【選択図】図１

【特許請求の範囲】

【請求項1】

トランジスタが多段にカスコード接続された差動増幅回路の少なくとも１つの段の出力から同相側の初段入力に各々帰還を施した電力増幅装置。

【請求項2】

前記少なくとも１つの段は、初段である請求項１に記載の電力増幅装置。

【請求項3】

前記少なくとも１つの段は、全段である請求項１に記載の電力増幅装置。

【請求項4】

キャパシタを用いて前記帰還を施した請求項１～３のいずれか一項に記載の電力増幅装置。

【請求項5】

前記多段は２段であり、前記少なくとも１つの段は全段であり、２段目の出力と１段目の入力とを接続する前記キャパシタの静電容量は、前記１段目の出力と当該１段目の入力とを接続する前記キャパシタの静電容量よりも大きい請求項４に記載の電力増幅装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力増幅装置に関する。

【背景技術】

【0002】

特許文献１には、線形性の向上（歪の低減）を図るためのインダクタンス値を持った線路を配置する電力増幅回路が開示されている。また、特許文献２には、フィードバック回路をクロスさせる差動増幅回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－７７９３９号公報

【特許文献2】特開２００５－１２７７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１の技術において、大きなインダクタンス値を得るためには、サイズの大きな線路を配置する必要があり、回路面積の増大が避けられないという問題がある。一方、特許文献２の技術ではフィードバック回路のアイソレーションが向上し、線形性も改善するが、改善幅が小さく所望の線形性を得ることができないという問題がある。

【0005】

本発明は、上述した事情に鑑みてなされたものであり、回路面積の増大を避けつつ線形性を向上させることが可能な電力増幅装置の提供を目的とするものである。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本発明では、電力増幅装置に係る第１の解決手段として、トランジスタが多段にカスコード接続された差動増幅回路の少なくとも１つの段の出力から同相側の初段入力に各々帰還を施した、という手段を採用する。

【0007】

本発明では、電力増幅装置に係る第２の解決手段として、上記第１の解決手段において、前記少なくとも１つの段は初段である、という手段を採用する。

【0008】

本発明では、電力増幅装置に係る第３の解決手段として、上記第１の解決手段において、前記少なくとも１つの段は全段である、という手段を採用する。

【0009】

本発明では、電力増幅装置に係る第４の解決手段として、上記第１～第３のいずれかの解決手段において、キャパシタを用いて前記帰還を施した、という手段を採用する。

【0010】

本発明では、電力増幅装置に係る第５の解決手段として、上記第４の解決手段において、前記多段は２段であり、前記少なくとも１つの段は全段であり、２段目の出力と１段目の入力とを接続する前記キャパシタの静電容量は、前記１段目の出力と当該１段目の入力とを接続する前記キャパシタの静電容量よりも大きい、という手段を採用する。

【発明の効果】

【0011】

本発明によれば、回路面積の増大を避けつつ線形性を向上させることが可能な電力増幅装置を提供することが可能である。

【図面の簡単な説明】

【0012】

【図1】本発明の第１実施形態に係る電力増幅装置の構成を示す回路図である。

【図2】本発明の第１実施形態に係る電力増幅装置の直線性を示す表である。

【図3】本発明の第２実施形態に係る電力増幅装置の構成を示す回路図である。

【発明を実施するための形態】

【0013】

以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
最初に図１及び図２を参照して、本発明の第１実施形態について説明する。第１実施形態に係る電力増幅装置Ａは、図１に示すように９つのトランジスタＴｒ１～Ｔｒ９、５つの抵抗器Ｒ１～Ｒ５、８つのキャパシタＣ１～Ｃ８、一対の電源端子Ｖｃｃ１、Ｖｃｃ２、接地端子ＧＮＤ、一対の高周波入力端子ＲＦｉｎｐ、ＲＦｉｎｎ、一対の高周波出力端子ＲＦｏｕｔ ｐ、ＲＦｏｕｔ ｎ、５つのバイアス端子Ｖｂｉａｓ１、Ｖｂｉａｓ２１、Ｖｂｉａｓ２２、Ｖｂｉａｓ３１、Ｖｂｉａｓ３２を備えている。

【0014】

第１トランジスタＴｒ１は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第２トランジスタＴｒ２のコレクタ端子、第２抵抗器Ｒ２の一端、第３キャパシタＣ３の一端及び第４キャパシタＣ４の一端に接続されている。また、第１トランジスタＴｒ１は、エミッタ端子が第２トランジスタＴｒ２のエミッタ端子、第２キャパシタＣ２の一端、第３トランジスタＴｒ３のコレクタ端子及び第４トランジスタＴｒ４のコレクタ端子に接続されている。さらに、第１トランジスタＴｒ１は、ベース端子が第４バイアス端子Ｖｂｉａｓ３１に接続されている。

【0015】

第２トランジスタＴｒ２は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第１トランジスタＴｒ１のコレクタ端子、第２抵抗器Ｒ２の一端、第３キャパシタＣ３の一端及び第４キャパシタＣ４の一端に接続されている。また、第２トランジスタＴｒ２は、エミッタ端子が第１トランジスタＴｒ１のエミッタ端子、第２キャパシタＣ２の一端、第３トランジスタＴｒ３のコレクタ端子及び第４トランジスタＴｒ４のコレクタ端子に接続されている。さらに、第２トランジスタＴｒ２は、ベース端子が第１トランジスタＴｒ１のベース端子及び第４バイアス端子Ｖｂｉａｓ３１に接続されている。

【0016】

第３トランジスタＴｒ３は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第１トランジスタＴｒ１のエミッタ端子、第２トランジスタＴｒ２のエミッタ端子、第４トランジスタＴｒ４のコレクタ端子及び第２キャパシタＣ２の一端に接続されている。また、第３トランジスタＴｒ３は、エミッタ端子が第４トランジスタＴｒ４のエミッタ端子、第５トランジスタＴｒ５のドレイン端子、第８トランジスタＴｒ８のエミッタ端子及び第９トランジスタＴｒ９のエミッタ端子に接続されている。さらに、第３トランジスタＴｒ３は、ベース端子が第４トランジスタＴｒ４のベース端子、第２キャパシタＣ２の他端、第３キャパシタＣ３の他端及び第１抵抗器Ｒ１の一端に接続されている。

【0017】

第４トランジスタＴｒ４は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第１トランジスタＴｒ１のエミッタ端子、第２トランジスタＴｒ２のエミッタ端子、第３トランジスタＴｒ３のコレクタ端子及び第２キャパシタＣ２の一端に接続されている。また、第４トランジスタＴｒ４は、エミッタ端子が第３トランジスタＴｒ３のエミッタ端子、第５トランジスタＴｒ５のドレイン端子、第８トランジスタＴｒ８のエミッタ端子及び第９トランジスタＴｒ９のエミッタ端子に接続されている。さらに、第４トランジスタＴｒ４は、ベース端子が第３トランジスタＴｒ３のベース端子、第２キャパシタＣ２の他端、第３キャパシタＣ３の他端及び第１抵抗器Ｒ１の一端に接続されている。

【0018】

第５トランジスタＴｒ５は、図示するようにＭＯＳ型電界効果トランジスタであり、ドレイン端子が第３トランジスタＴｒ３のエミッタ端子、第４トランジスタＴｒ４のエミッタ端子、第８トランジスタＴｒ８のエミッタ端子及び第９トランジスタＴｒ９のエミッタ端子に接続されている。また、第５トランジスタＴｒ５は、ソース端子が第３抵抗器Ｒ３の一端に接続されている。さらに、第５トランジスタＴｒ５は、ゲート端子が第１バイアス端子Ｖｂｉａｓ１に接続されている。

【0019】

第６トランジスタＴｒ６は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第７トランジスタＴｒ７のコレクタ端子、第５抵抗器Ｒ５の一端、第７キャパシタＣ７の一端及び第８キャパシタＣ８の一端に接続されている。また、第６トランジスタＴｒ６は、エミッタ端子が第７トランジスタＴｒ７のエミッタ端子、第６キャパシタＣ６の一端、第８トランジスタＴｒ８のコレクタ端子及び第９トランジスタＴｒ９のコレクタ端子に接続されている。さらに、第６トランジスタＴｒ６は、ベース端子が第７トランジスタＴｒ７のベース端子及び第５バイアス端子Ｖｂｉａｓ３２に接続されている。

【0020】

第７トランジスタＴｒ７は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第６トランジスタＴｒ６のコレクタ端子、第５抵抗器Ｒ５の一端、第７キャパシタＣ７の一端及び第８キャパシタＣ８の一端に接続されている。また、第７トランジスタＴｒ７は、エミッタ端子が第６トランジスタＴｒ６のエミッタ端子、第６キャパシタＣ６の一端、第８トランジスタＴｒ８のコレクタ端子及び第９トランジスタＴｒ９のコレクタ端子に接続されている。さらに、第７トランジスタＴｒ７は、ベース端子が第６トランジスタＴｒ６のベース端子及び第５バイアス端子Ｖｂｉａｓ３２に接続されている。

【0021】

第８トランジスタＴｒ８は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第６トランジスタＴｒ６のエミッタ端子、第７トランジスタＴｒ７のエミッタ端子、第９トランジスタＴｒ９のコレクタ端子及び第６キャパシタＣ６の一端に接続されている。また、第８トランジスタＴｒ８は、エミッタ端子が第９トランジスタＴｒ９のエミッタ端子、第５トランジスタＴｒ５のドレイン端子、第３トランジスタＴｒ３のエミッタ端子及び第４トランジスタＴｒ４のエミッタ端子に接続されている。さらに、第８トランジスタＴｒ８は、ベース端子が第９トランジスタＴｒ９のベース端子、第６キャパシタＣ６の他端、第７キャパシタＣ７の他端及び第４抵抗器Ｒ４の一端に接続されている。

【0022】

第９トランジスタＴｒ９は、図示するようにＮＰＮ型バイポーラトランジスタであり、コレクタ端子が第６トランジスタＴｒ６のエミッタ端子、第７トランジスタＴｒ７のエミッタ端子、第８トランジスタＴｒ８のコレクタ端子及び第６キャパシタＣ６の一端に接続されている。また、第９トランジスタＴｒ９は、エミッタ端子が第８トランジスタＴｒ８のエミッタ端子、第５トランジスタＴｒ５のドレイン端子、第３トランジスタＴｒ３のエミッタ端子及び第４トランジスタＴｒ４のエミッタ端子に接続されている。さらに、第９トランジスタＴｒ９は、ベース端子が第８トランジスタＴｒ８のベース端子、第６キャパシタＣ６の他端、第７キャパシタＣ７の他端及び第４抵抗器Ｒ４の一端に接続されている。

【0023】

第１抵抗器Ｒ１は、所定の抵抗値（第１抵抗値）を有しており、一端が第３トランジスタＴｒ３のベース端子、第４トランジスタＴｒ４のベース端子、第２キャパシタＣ２の他端及び第３キャパシタＣ３の他端に接続されている。また、第１抵抗器Ｒ１は、他端が第１キャパシタＣ１の一端及び第２バイアス端子Ｖｂｉａｓ２１に接続されている。

【0024】

第２抵抗器Ｒ２は、所定の抵抗値（第２抵抗値）を有しており、一端が第１トランジスタＴｒ１のコレクタ端子、第２トランジスタＴｒ２のコレクタ端子、第３キャパシタＣ３の一端及び第４キャパシタＣ４の一端に接続されている。また、第２抵抗器Ｒ２は、他端が第１電源端子Ｖｃｃ１に接続されている。

【0025】

第３抵抗器Ｒ３は、所定の抵抗値（第３抵抗値）を有しており、一端が第５トランジスタＴｒ５のソース端子に接続されている。また、第３抵抗器Ｒ３は、他端が接地端子ＧＮＤに接続されている。

【0026】

第４抵抗器Ｒ４は、所定の抵抗値（第４抵抗値）を有しており、一端が第８トランジスタＴｒ８のベース端子、第９トランジスタＴｒ９のベース端子、第６キャパシタＣ６の他端及び第７キャパシタＣ７の他端に接続されている。また、第４抵抗器Ｒ４は、他端が第３バイアス端子Ｖｂｉａｓ２２及び第５キャパシタＣ５の一端に接続されている。

【0027】

第５抵抗器Ｒ５は、所定の抵抗値（第５抵抗値）を有しており、一端が第６トランジスタＴｒ６のコレクタ端子、第７トランジスタＴｒ７のコレクタ端子、第７キャパシタＣ７の一端及び第８キャパシタＣ８の一端に接続されている。また、第５抵抗器Ｒ５は、他端が第２電源端子Ｖｃｃ２に接続されている。

【0028】

第１キャパシタＣ１は、所定の静電容量（第１静電容量）を有しており、一端が第１抵抗器Ｒ１の他端及び第２バイアス端子Ｖｂｉａｓ２１に接続されている。また、第１キャパシタＣ１は、他端が第１高周波入力端子ＲＦｉｎ ｐに接続されている。

【0029】

第２キャパシタＣ２は、所定の静電容量（第２静電容量）を有しており、一端が第１トランジスタＴｒ１のエミッタ端子、第２トランジスタＴｒ２のエミッタ端子、第３トランジスタＴｒ３のコレクタ端子及び第４トランジスタＴｒ４のコレクタ端子に接続されている。また、第２キャパシタＣ２は、他端が第３トランジスタＴｒ３のベース端子及び第４トランジスタＴｒ４のベース端子、第１抵抗器Ｒ１の一端及び第３キャパシタＣ３の他端に接続されている。

【0030】

第３キャパシタＣ３は、所定の静電容量（第３静電容量）を有しており、一端が第１トランジスタＴｒ１のコレクタ端子、第２トランジスタＴｒ２のコレクタ端子、第２抵抗器Ｒ２の一端及び第４キャパシタＣ４の一端に接続されている。また、第３キャパシタＣ３は、他端が第３トランジスタＴｒ３のベース端子、第４トランジスタＴｒ４のベース端子、第１抵抗器Ｒ１の一端及び第２キャパシタＣ２の他端に接続されている。

【0031】

第４キャパシタＣ４は、所定の静電容量（第４静電容量）を有しており、一端が第１トランジスタＴｒ１のコレクタ端子、第２トランジスタＴｒ２のコレクタ端子、第２抵抗器Ｒ２の一端及び第３キャパシタＣ３の一端に接続されている。また、第４キャパシタＣ４は、他端が第１高周波出力端子ＲＦｏｕｔ ｐに接続されている。

【0032】

第５キャパシタＣ５は、所定の静電容量（第５静電容量）を有しており、一端が第４抵抗器Ｒ４の他端及び第３バイアス端子Ｖｂｉａｓ２２に接続されている。また、第５キャパシタＣ５は、他端が第２高周波入力端子ＲＦｉｎ ｎに接続されている。

【0033】

第６キャパシタＣ６は、所定の静電容量（第６静電容量）を有しており、一端が第６トランジスタＴｒ６のエミッタ端子、第７トランジスタＴｒ７のエミッタ端子、第８トランジスタＴｒ８のコレクタ端子及び第９トランジスタＴｒ９のコレクタ端子に接続されている。また、第６キャパシタＣ６は、他端が第８トランジスタＴｒ８のベース端子及び第９トランジスタＴｒ９のベース端子、第４抵抗器Ｒ４の一端及び第７キャパシタＣ７の他端に接続されている。

【0034】

第７キャパシタＣ７は、所定の静電容量（第７静電容量）を有しており、一端が第６トランジスタＴｒ６のコレクタ端子、第７トランジスタＴｒ７のコレクタ端子、第５抵抗器Ｒ５の一端及び第８キャパシタＣ８の一端に接続されている。また、第７キャパシタＣ７は、他端が第８トランジスタＴｒ８のベース端子、第９トランジスタＴｒ９のベース端子、第４抵抗器Ｒ４の一端及び第６キャパシタＣ６の他端に接続されている。

【0035】

第８キャパシタＣ８は、所定の静電容量（第８静電容量）を有しており、一端が第６トランジスタＴｒ６のコレクタ端子、第７トランジスタＴｒ７のコレクタ端子、第５抵抗器Ｒ５の一端及び第７キャパシタＣ７の一端に接続されている。また、第８キャパシタＣ８は、他端が第２高周波出力端子ＲＦｏｕｔ ｎに接続されている。

【0036】

第１電源端子Ｖｃｃ１は、第２抵抗器Ｒ２の他端に接続されている。この第１電源端子Ｖｃｃ１は、外部において所定電源電圧の直流電圧電源に接続される。第２電源端子Ｖｃｃ２は、第５抵抗器Ｒ５の他端に接続されている。この第２電源端子Ｖｃｃ２は、外部において直流電圧電源に接続される。また、接地端子ＧＮＤは、第３抵抗器Ｒ３の他端に接続されている。この接地端子ＧＮＤは、外部において接地される。

【0037】

第１高周波入力端子ＲＦｉｎ ｐは、第１キャパシタＣ１の他端に接続されている。この第１高周波入力端子ＲＦｉｎ ｐには、外部から第１の高周波信号が入力される。第２高周波入力端子ＲＦｉｎ ｎは、第５キャパシタＣ５の他端に接続されている。この第２高周波入力端子ＲＦｉｎ ｎには、外部から第２の高周波信号が入力される。

【0038】

第１高周波出力端子ＲＦｏｕｔ ｐは、第４キャパシタＣ４の他端に接続されている。この第１高周波出力端子ＲＦｏｕｔ ｐは、電力増幅装置Ａにおける一対の出力端の一方であり、第１の高周波信号を所定倍に電力増幅した第１の高周波増幅信号を外部に出力する。

【0039】

第２高周波出力端子ＲＦｏｕｔ ｎは、第８キャパシタＣ８の他端に接続されている。この第２高周波出力端子ＲＦｏｕｔ ｎは、電力増幅装置Ａにおける一対の出力端の他方であり、第２の高周波信号を所定倍に電力増幅した第２の高周波増幅信号を外部に出力する。

【0040】

第１バイアス端子Ｖｂｉａｓ１は、第５トランジスタＴｒ５のゲート端子に接続されている。この第１バイアス端子Ｖｂｉａｓ１には、外部のバイアス回路から所定の第１バイアス電圧が印加される。この第１バイアス電圧は、第５トランジスタＴｒ５のソース電流を設定する直流電圧である。

【0041】

第２バイアス端子Ｖｂｉａｓ２１は、第１抵抗器Ｒ１の他端及び第１キャパシタＣ１の一端に接続されている。この第２バイアス端子Ｖｂｉａｓ２１には、外部のバイアス回路から少なくとも第１バイアス電圧よりも数ボルト程度高い第２バイアス電圧が印加される。この第２バイアス電圧は、第３トランジスタＴｒ３及び第４トランジスタＴｒ４のベースバイアス電圧（増幅動作点）を設定する直流電圧である。

【0042】

第３バイアス端子Ｖｂｉａｓ２２は、第４抵抗器Ｒ４の他端及び第５キャパシタＣ５の一端に接続されている。この第３バイアス端子Ｖｂｉａｓ２２には、外部のバイアス回路から上記第２バイアス電圧が印加される。この第２バイアス電圧は、第８トランジスタＴｒ８及び第９トランジスタＴｒ９のベースバイアス電圧（増幅動作点）を第３トランジスタＴｒ３及び第４トランジスタＴｒ４のベースバイアス電圧（増幅動作点）と同等に設定する直流電圧である。

【0043】

第４バイアス端子Ｖｂｉａｓ３１は、第１トランジスタＴｒ１のベース端子及び第２トランジスタＴｒ２のベース端子に共通接続されている。この第４バイアス端子Ｖｂｉａｓ３１には、外部のバイアス回路から少なくとも第２バイアス電圧よりも数ボルト程度高い第３バイアス電圧が印加される。この第３バイアス電圧は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のベースバイアス電圧を設定する直流電圧である。

【0044】

第５バイアス端子Ｖｂｉａｓ３２は、第６トランジスタＴｒ６のベース端子及び第７トランジスタＴｒ７のベース端子に共通接続されている。この第５バイアス端子Ｖｂｉａｓ３２には、外部のバイアス回路から上記第３バイアス電圧が印加される。この第３バイアス電圧は、第６トランジスタＴｒ６及び第７トランジスタＴｒ７のベースバイアス電圧を第１トランジスタＴｒ１及び第２トランジスタＴｒ２のベースバイアス電圧と同等に設定する直流電圧である。

【0045】

このような電力増幅装置Ａにおいて、第２キャパシタＣ２、第３キャパシタＣ３、第６キャパシタＣ６及び第７キャパシタＣ７以外の構成要素は、本発明の基本増幅回路を構成している。すなわち、第１実施形態に係る電力増幅装置Ａは、基本増幅回路の出力から入力に第２キャパシタＣ２、第３キャパシタＣ３、第６キャパシタＣ６及び第７キャパシタＣ７を用いて帰還（フィードバック）を施した電力増幅装置である。

【0046】

また、第１実施形態に係る電力増幅装置Ａでは、第１トランジスタＴｒ１及び第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４、第６トランジスタＴｒ６及び第７トランジスタＴｒ７、第８トランジスタＴｒ８及び第９トランジスタＴｒ９は、各々に並列接続されている。

【0047】

第１トランジスタＴｒ１及び第２トランジスタＴｒ２と、第３トランジスタＴｒ３及び第４トランジスタＴｒ４とは、周知のカスコード接続関係にある。また、第６トランジスタＴｒ６及び第７トランジスタＴｒ７と、第８トランジスタＴｒ８及び第９トランジスタＴｒ９と、は同じくカスコード接続関係にある。

【0048】

第３トランジスタＴｒ３及び第４トランジスタＴｒ４はカスコード接続における一方の第１段目（初段）を構成し、第１トランジスタＴｒ１及び第２トランジスタＴｒ２はカスコード接続における一方の第２段目を構成している。また、第８トランジスタＴｒ８及び第９トランジスタＴｒ９はカスコード接続における他方の第１段目（初段）を構成し、第６トランジスタＴｒ６及び第７トランジスタＴｒ７はカスコード接続における他方の第２段目を構成している。

【0049】

一方の第１段目及び他方の第１段目において、第３トランジスタＴｒ３のエミッタ端子及び第４トランジスタＴｒ４のエミッタ端子並びに第８トランジスタＴｒ８のエミッタ端子及び第９トランジスタＴｒ９のエミッタ端子は、第５トランジスタＴｒ５のドレイン端子に共通接続されている。

【0050】

すなわち、電力増幅装置Ａにおける基本増幅回路は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２と第３トランジスタＴｒ３及び第４トランジスタＴｒ４とが２段にカスコード接続されるとともに、第６トランジスタＴｒ６及び第７トランジスタＴｒ７と第８トランジスタＴｒ８及び第９トランジスタＴｒ９とが２段にカスコード接続された差動増幅回路である。

【0051】

すなわち、第１実施形態に係る電力増幅装置Ａは、基本増幅回路におけるカスコード接続の全段（第１段及び第２段）の出力から初段入力（第１段入力）に第２キャパシタＣ２、第３キャパシタＣ３、第６キャパシタＣ６及び第７キャパシタＣ７を用いて帰還（フィードバック）を個別に施したものである。

【0052】

また、全段（第１段及び第２段）の出力から初段入力（第１段入力）への帰還（フィードバック）は、同相側の初段入力に施されている。すなわち、この電力増幅装置Ａでは、一方の第１段の出力と一方の第１段の入力が第２キャパシタＣ２を介して接続され、一方の第２段の出力と一方の第１段の入力が第３キャパシタＣ３を介して接続されている。また、この電力増幅装置Ａでは、他方の第１段の出力と他方の第１段の入力が第６キャパシタＣ６を介して接続され、他方の第２段の出力と他方の第１段の入力が第７キャパシタＣ７を介して接続されている。

【0053】

次に、このように構成された第１実施形態に係る電力増幅装置Ａの動作及び性能について詳しく説明する。

【0054】

電力増幅装置Ａにおいて、第２キャパシタＣ２は、第３トランジスタＴｒ３及び第４トランジスタＴｒ４におけるベース端子（入力端）とコレクタ端子（出力端）との間に設けられているので、第１のフィードバックコンデンサとして機能する。第３キャパシタＣ３は、第３トランジスタＴｒ３及び第４トランジスタＴｒ４におけるベース端子（入力端）と第１トランジスタＴｒ１及び第２トランジスタＴｒ２におけるコレクタ端子（出力端）との間に設けられているので、第２のフィードバックコンデンサとして機能する。

【0055】

また、第６キャパシタＣ６は、第８トランジスタＴｒ８及び第９トランジスタＴｒ９におけるベース端子（入力端）とコレクタ端子（出力端）との間に設けられているので、第３のフィードバックコンデンサとして機能する。第７キャパシタＣ７は、第８トランジスタＴｒ８及び第９トランジスタＴｒ９におけるベース端子（入力端）と第６トランジスタＴｒ６及び第７トランジスタＴｒ７におけるコレクタ端子（出力端）との間に設けられているので、第４のフィードバックコンデンサとして機能する。

【0056】

すなわち、第１実施形態に係る電力増幅装置Ａは、第２キャパシタＣ２及び第３キャパシタＣ３並びに第６キャパシタＣ６及び第７キャパシタＣ７とによって二重に帰還（フィードバック）が施されたフィードバック電力増幅回路である。このような電力増幅装置Ａでは、二重の帰還によって第１の高周波増幅信号及び第２の高周波増幅信号の直線性が帰還が施されていない場合に比較して低減される。

【0057】

図２は、電力増幅装置ＡのＯＰ１ｄＢ（線形な関係から１ｄＢ低くなった時の出力信号レベル）を示す特性表である。この図２に示すように、電力増幅装置ＡのＯＰ１ｄＢは、第２キャパシタＣ２及び第３キャパシタＣ３並びに第６キャパシタＣ６及び第７キャパシタＣ７を設けなかった場合（フィードバック無）よりも改善している。また、電力増幅装置ＡのＯＰ１ｄＢは、第３キャパシタＣ３の静電容量を第２キャパシタＣ２の静電容量よりも大きくすることによって、電力増幅装置ＡのＯＰ１ｄＢはさらに改善している。

【0058】

なお、図２は、第２キャパシタＣ２の静電容量を第６キャパシタＣ６の静電容量と同一に設定し、また第３キャパシタＣ３の静電容量を第７キャパシタＣ７の静電容量と同一に設定した場合におけるＯＰ１ｄＢを示している。

【0059】

ここで、線形性を低下させる主因は、トランジスタの増幅により３次歪の出力が増大することにある。第１実施形態に係る電力増幅装置Ａでは、第２キャパシタＣ２及び第３キャパシタＣ３並びに第６キャパシタＣ６及び第７キャパシタＣ７による全段の出力からの二重のフィードバック回路を設けることにより、回路全体として小信号から大信号まで高い線形性を実現することができるとともに、第１の高周波増幅信号及び第２の高周波増幅信号の歪みを改善することができる。

【0060】

したがって、本実施形態によれば、第２キャパシタＣ２及び第３キャパシタＣ３並びに第６キャパシタＣ６及び第７キャパシタＣ７という比較的小型の回路素子によるフィードバック回路を設けることにより、回路面積の増大を避けつつ線形性を向上させることが可能な電力増幅装置Ａを提供することが可能である。

【0061】

〔第２実施形態〕
最後に図３を参照して、本発明の第２実施形態について説明する。第２実施形態に係る電力増幅装置Ａ１は、図３に示すように、第１実施形態に係る電力増幅装置Ａにおけるカスコード接続の段数を２段から３段に変更するとともに帰還を三重化したものである。

【0062】

すなわち、この電力増幅装置Ａ１は、第１実施形態に係る電力増幅装置Ａに、第１０トランジスタＴｒ１０、第１１トランジスタＴｒ１１、第１２トランジスタＴｒ１２、第１３トランジスタＴｒ１３、第９キャパシタＣ９、第１０キャパシタＣ１０、第６バイアス端子Ｖｂｉａｓ４１及び第７バイアス端子Ｖｂｉａｓ４２を追加したフィードバック電力増幅回路である。

【0063】

第１０トランジスタＴｒ１０は、エミッタ端子が第１トランジスタＴｒ１のコレクタ端子、第２トランジスタＴｒ２のコレクタ端子、第３キャパシタＣ３の一端及び第１１トランジスタＴｒ１１のエミッタ端子に接続される。また、第１０トランジスタＴｒ１０は、コレクタ端子が第１１トランジスタＴｒ１１のコレクタ端子、第２抵抗器Ｒ２の一端、第４キャパシタＣ４の一端及び第９キャパシタＣ９の一端に接続される。また、第１０トランジスタＴｒ１０は、ベース端子が第１１トランジスタＴｒ１１のベース端子及び第６バイアス端子Ｖｂｉａｓ４１に接続される。

【0064】

第１１トランジスタＴｒ１１は、エミッタ端子が第１トランジスタＴｒ１のコレクタ端子、第２トランジスタＴｒ２のコレクタ端子、第３キャパシタＣ３の一端及び第１０トランジスタＴｒ１０のエミッタ端子に接続される。また、第１１トランジスタＴｒ１１は、コレクタ端子が第１０トランジスタＴｒ１０のコレクタ端子、第２抵抗器Ｒ２の一端、第４キャパシタＣ４の一端及び第９キャパシタＣ９の一端に接続される。また、第１１トランジスタＴｒ１１は、ベース端子が第１０トランジスタＴｒ１０のベース端子及び第６バイアス端子Ｖｂｉａｓ４１に接続される。

【0065】

第１２トランジスタＴｒ１２は、エミッタ端子が第６トランジスタＴｒ６のコレクタ端子、第７トランジスタＴｒ７のコレクタ端子、第７キャパシタＣ７の一端及び第１３トランジスタＴｒ１３のエミッタ端子に接続される。また、第１２トランジスタＴｒ１２は、コレクタ端子が第１３トランジスタＴｒ１３のコレクタ端子、第５抵抗器Ｒ５の一端、第８キャパシタＣ８の一端及び第１０キャパシタＣ１０の一端に接続される。さらに、第１２トランジスタＴｒ１２は、ベース端子が第１３トランジスタＴｒ１３のベース端子及び第７バイアス端子Ｖｂｉａｓ４２に接続される。

【0066】

第１３トランジスタＴｒ１３は、エミッタ端子が第６トランジスタＴｒ６のコレクタ端子、第７トランジスタＴｒ７のコレクタ端子、第７キャパシタＣ７の一端及び第１２トランジスタＴｒ１２のエミッタ端子に接続される。また、第１３トランジスタＴｒ１３は、コレクタ端子が第１２トランジスタＴｒ１２のコレクタ端子、第５抵抗器Ｒ５の一端、第８キャパシタＣ８の一端及び第１０キャパシタＣ１０の一端に接続される。さらに、第１３トランジスタＴｒ１３は、ベース端子が第１２トランジスタＴｒ１２のベース端子及び第７バイアス端子Ｖｂｉａｓ４２に接続される。

【0067】

第９キャパシタＣ９は、一端が第１０トランジスタＴｒ１０のコレクタ端子、第１１トランジスタＴｒ１１のコレクタ端子、第２抵抗器Ｒ２の一端及び第４キャパシタＣ４の一端に接続される。また、第９キャパシタＣ９は、他端が第３トランジスタＴｒ３のベース端子、第４トランジスタＴｒ４のベース端子、第１抵抗器Ｒ１の一端、第２キャパシタＣ２の他端及び第３キャパシタＣ３の他端に接続される。

【0068】

第１０キャパシタＣ１０は、一端が第１２トランジスタＴｒ１２のコレクタ端子、第１３トランジスタＴｒ１３のコレクタ端子、第５抵抗器Ｒ５の一端及び第８キャパシタＣ８の一端に接続される。また、第１０キャパシタＣ１０は、他端が第８トランジスタＴｒ８のベース端子、第９トランジスタＴｒ９のベース端子、第４抵抗器Ｒ４の一端、第６キャパシタＣ６の他端及び第７キャパシタＣ７の他端に接続される。

【0069】

第６バイアス端子Ｖｂｉａｓ４１は、第１０トランジスタＴｒ１０のベース端子及び第１１トランジスタＴｒ１１のベース端子に接続される。第７バイアス端子Ｖｂｉａｓ４２は、第１２トランジスタＴｒ１２のベース端子及び第１３トランジスタＴｒ１３のベース端子に接続される。これら第６バイアス端子Ｖｂｉａｓ４１及び第７バイアス端子Ｖｂｉａｓ４２には、外部のバイアス回路から少なくとも第３バイアス電圧よりも数ボルト程度高い第４バイアス電圧が印加される。この第４バイアス電圧は、第１０トランジスタＴｒ１０及び第１１トランジスタＴｒ１１並びに第１２トランジスタＴｒ１２及び第１３トランジスタＴｒ１３のベースバイアス電圧を設定する直流電圧である。

【0070】

このような電力増幅装置Ａ１は、第２キャパシタＣ２、第３キャパシタＣ３及び第９キャパシタＣ９並びに第６キャパシタＣ６、第７キャパシタＣ７及び第１０キャパシタＣ１０とによって三重に帰還が施されたフィードバック電力増幅回路である。このような電力増幅装置Ａ１では、全段の出力からの三重の帰還によって第１の高周波増幅信号及び第２の高周波増幅信号の直線性が帰還が施されていない場合に比較して低減される。

【0071】

なお、本発明は上記実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記第１実施形態では、全段の出力から同相側の初段入力に各々帰還を施す第２キャパシタＣ２及び第３キャパシタＣ３並びに第６キャパシタＣ６及び第７キャパシタＣ７をフィードバック回路として設けたが、本発明はこれに限定されない。すなわち、多段にカスコード接続された差動増幅回路の少なくとも１つの段の出力から同相側の初段入力に各々帰還を施せば十分である。例えば、第１段（初段）のみから同相側の初段入力に帰還を施してもよい。

【0072】

（２）上記各実施形態では、カスコード接続の段数が２段の場合と３段の場合とについて説明したが、カスコード接続の段数は２段又は３段に限定されない。すなわち、トランジスタを多段にカスコード接続して差動増幅回路を構成する場合の段数は２以上であればよい。

【0073】

（３）上記各実施形態では、カスコード接続の各段を２つのトランジスタの並列接続回路として構成したが、本発明はこれに限定されない。すなわち、各段を単一のトランジスタで構成してもよく、また各段におけるトランジスタの並列接続数を３つ以上としてもよい。

【符号の説明】

【0074】

Ａ、Ａ１ 電力増幅装置、Ｔｒ１ 第１トランジスタ、Ｔｒ２ 第２トランジスタ、Ｔｒ３ 第３トランジスタ、Ｔｒ４ 第４トランジスタ、Ｔｒ５ 第５トランジスタ、Ｔｒ６ 第６トランジスタ、Ｔｒ７ 第７トランジスタ、Ｔｒ８ 第８トランジスタ、Ｔｒ９ 第９トランジスタ、Ｔｒ１０ 第１０トランジスタ、Ｔｒ１１ 第１１トランジスタ、Ｔｒ１２ 第１２トランジスタ、Ｔｒ１３ 第１３トランジスタ、Ｒ１ 第１抵抗器、Ｒ２ 第２抵抗器、Ｒ３ 第３抵抗器、Ｒ４ 第４抵抗器、Ｒ５ 第５抵抗器、Ｃ１ 第１キャパシタ、Ｃ２ 第２キャパシタ、Ｃ３ 第３キャパシタ、Ｃ４ 第４キャパシタ、Ｃ５ 第５キャパシタ、Ｃ６ 第６キャパシタ、Ｃ７ 第７キャパシタ、Ｃ８ 第８キャパシタ、Ｃ９ 第９キャパシタ、Ｃ１０ 第１０キャパシタ、Ｖｃｃ１ 第１電源端子、Ｖｃｃ２ 第２電源端子、ＧＮＤ 接地端子、ＲＦｉｎ ｐ 第１高周波入力端子、ＲＦｉｎ ｎ 第２高周波入力端子、ＲＦｏｕｔ ｐ 第１高周波出力端子、ＲＦｏｕｔ ｎ 第２高周波出力端子、Ｖｂｉａｓ１ 第１バイアス端子、Ｖｂｉａｓ２１ 第２バイアス端子、Ｖｂｉａｓ２２ 第３バイアス端子、Ｖｂｉａｓ３１ 第４バイアス端子、Ｖｂｉａｓ３２ 第５バイアス端子、Ｖｂｉａｓ４１ 第６バイアス端子、Ｖｂｉａｓ４２ 第７バイアス端子

【図1】

【図2】

【図3】

【手続補正書】

【提出日】2023-03-29

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

トランジスタが多段にカスコード接続された第１回路と、トランジスタが多段にカスコード接続された第２回路とを備える差動増幅回路の、前記第１回路の全段の出力から前記第１回路の初段入力に各々帰還を施し、前記第２回路の全段の出力から前記第２回路の初段入力に各々帰還を施した電力増幅装置。

【請求項2】

キャパシタを用いて前記帰還を施した請求項１に記載の電力増幅装置。

【請求項3】

前記第１回路及び前記第２回路の各々において、前記多段は２段であり、２段目の出力と１段目の入力とを接続する前記キャパシタの静電容量は、前記１段目の出力と当該１段目の入力とを接続する前記キャパシタの静電容量よりも大きい請求項２に記載の電力増幅装置。

【請求項4】

トランジスタが２段にカスコード接続された第１回路と、トランジスタが２段にカスコード接続された第２回路とを備える差動増幅回路の、前記第１回路の全段の出力から前記第１回路の初段入力にキャパシタを用いて各々帰還を施し、前記第２回路の全段の出力から前記第２回路の初段入力にキャパシタを用いて各々帰還を施し、
前記第１回路及び前記第２回路の各々において、２段目の出力と１段目の入力とを接続する前記キャパシタの静電容量は、前記１段目の出力と当該１段目の入力とを接続する前記キャパシタの静電容量よりも大きい、
電力増幅装置。

【手続補正書】

【提出日】2023-08-07

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

トランジスタが多段にカスコード接続された第１回路と、トランジスタが多段にカスコード接続された第２回路とを備え、前記第１回路及び前記第２回路の初段入力が、差動入力信号が入力されるトランジスタの入力である差動増幅回路の、前記第１回路の全段の出力から前記第１回路の初段入力に各々帰還を施し、前記第２回路の全段の出力から前記第２回路の初段入力に各々帰還を施した電力増幅装置。

【請求項2】

キャパシタを用いて前記帰還を施した請求項１に記載の電力増幅装置。

【請求項3】

前記第１回路及び前記第２回路の各々において、前記多段は２段であり、２段目の出力と１段目の入力とを接続する前記キャパシタの静電容量は、前記１段目の出力と当該１段目の入力とを接続する前記キャパシタの静電容量よりも大きい請求項２に記載の電力増幅装置。

【請求項4】

トランジスタが２段にカスコード接続された第１回路と、トランジスタが２段にカスコード接続された第２回路とを備え、前記第１回路及び前記第２回路の初段入力が、差動入力信号が入力されるトランジスタの入力である差動増幅回路の、前記第１回路の全段の出力から前記第１回路の初段入力にキャパシタを用いて各々帰還を施し、前記第２回路の全段の出力から前記第２回路の初段入力にキャパシタを用いて各々帰還を施し、
前記第１回路及び前記第２回路の各々において、２段目の出力と１段目の入力とを接続する前記キャパシタの静電容量は、前記１段目の出力と当該１段目の入力とを接続する前記キャパシタの静電容量よりも大きい、
電力増幅装置。