特開 2024-72038 液晶表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024072038

(43)【公開日】2024-05-27

(54)【発明の名称】液晶表示装置

(51)【国際特許分類】

   G02F 1/133 20060101AFI20240520BHJP

   G02F 1/1368 20060101ALI20240520BHJP

   G02F 1/1343 20060101ALI20240520BHJP

【ＦＩ】

G02F1/133 550

G02F1/1368

G02F1/1343

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022182624

(22)【出願日】2022-11-15

(71)【出願人】

【識別番号】520487808

【氏名又は名称】シャープディスプレイテクノロジー株式会社

(74)【代理人】

【識別番号】100120662

【弁理士】

【氏名又は名称】川上 桂子

(74)【代理人】

【識別番号】100216770

【弁理士】

【氏名又は名称】三品 明生

(74)【代理人】

【識別番号】100217364

【弁理士】

【氏名又は名称】田端 豊

(74)【代理人】

【識別番号】100180529

【弁理士】

【氏名又は名称】梶谷 美道

(72)【発明者】

【氏名】冨永 真克

【テーマコード（参考）】

2H092

2H192

2H193

【Ｆターム（参考）】

2H092GA14

2H092GA26

2H092GA29

2H092GA50

2H092GA59

2H092GA60

2H092GA62

2H092HA03

2H092JA26

2H092JA38

2H092JA42

2H092JA46

2H092JB05

2H092JB42

2H092JB43

2H092KA08

2H092PA09

2H092QA06

2H192AA24

2H192BB13

2H192BB53

2H192CB05

2H192CB13

2H192CB14

2H192CB37

2H192CC02

2H192CC22

2H192CC33

2H192CC42

2H192CC73

2H192DA24

2H192DA65

2H192EA22

2H192FB02

2H192FB22

2H192JA32

2H193ZA04

2H193ZC26

2H193ZJ02

2H193ZQ16

(57)【要約】

【課題】低周波数で駆動した場合でもフリッカを抑制することが可能な液晶表示装置を提供する。
【解決手段】液晶表示装置は、第１および第２ゲートバスラインＧＬ１、ＧＬ２、ソースバスラインＳＬおよび画素を備えたＴＦＴ基板と、液晶層とを備える。画素は、画素電極１４と、共通電極１５と、補助電極１６と、第１から第３ＴＦＴ２１、２２、２３を含む。第１ＴＦＴおよび第２ＴＦＴのゲートは、第１および第２ゲートバスラインの一方に接続され、ドレインは画素電極および補助電極にそれぞれ接続されている。第３ＴＦＴのゲートは、第１および第２ゲートバスラインの他方に接続され、ソースおよびドレインは、画素電極および補助電極に接続されている。第１および第２ゲートバスラインには異なるタイミングで第１および第２ゲートバスラインのそれぞれに接続された各ＴＦＴをオン状態にするゲート信号が印加される。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１基板と、
前記第１基板に配置された複数のゲートバスラインであって、第１方向に伸び、前記第１方向と交差する第２方向に配列された複数のゲートバスラインと、
前記第１基板に配置され、前記第２方向に伸びる複数のソースバスラインと、
前記第１基板に配置された複数の画素と、
を備えたＴＦＴ基板、および
液晶層、
を備えた液晶表示装置であって、
各画素は、
前記複数のゲートバスラインのうち互いに隣接する第１ゲートバスラインおよび第２ゲートバスラインの間に配置され、前記液晶層に対向して位置している画素電極と、
前記第１基板と前記画素電極との間に位置し、平面視において前記画素電極と重なっている共通電極と、
補助電極と、
前記第１ゲートバスラインおよび前記第２ゲートバスラインの一方にゲートが接続され、ドレインが前記画素電極に接続された第１ＴＦＴと、
前記第１ゲートバスラインおよび前記第２ゲートバスラインの前記一方にゲートが接続され、ドレインが前記補助電極に接続された第２ＴＦＴと、
前記第１ゲートバスラインおよび前記第２ゲートバスラインの他方にゲートが接続され、ソースが前記画素電極および前記補助電極の一方と接続され、ドレインが前記画素電極および前記補助電極の他方と接続された第３ＴＦＴと、
を含み、
前記第１ゲートバスラインおよび前記第２ゲートバスラインには、異なるタイミングで前記第１ゲートバスラインおよび前記第２ゲートバスラインのそれぞれに接続された各ＴＦＴをオン状態にするゲート信号が印加される、液晶表示装置。

【請求項2】

前記第１ＴＦＴおよび前記第２ＴＦＴのソースがそれぞれ前記複数のソースバスラインの１つに接続されている、請求項１に記載の液晶表示装置。

【請求項3】

前記第１ＴＦＴのソースが前記複数のソースバスラインの１つに接続され、
前記第２ＴＦＴのソースが前記第１ＴＦＴの前記ドレインに接続されている、請求項１に記載の液晶表示装置。

【請求項4】

前記画素電極、前記共通電極および前記補助電極は、それぞれ透明導電性材料によって構成されている、請求項１に記載の液晶表示装置。

【請求項5】

前記補助電極、前記第１ゲートバスラインおよび前記第２ゲートバスラインは、同じ金属材料によって構成される、請求項１に記載の液晶表示装置。

【請求項6】

前記画素電極は、金属材料によって構成される、請求項５に記載の液晶表示装置。

【請求項7】

前記画素電極は、複数のスリット状の開口を有する、請求項１に記載の液晶表示装置。

【請求項8】

前記第１ＴＦＴおよび前記第２ＴＦＴのトランジスタ特性は等しい、請求項１に記載の液晶表示装置。

【請求項9】

前記共通電極および前記画素電極が形成する容量と、前記共通電極および前記補助電極が形成する容量とは等しい、請求項１に記載の液晶表示装置。

【請求項10】

前記補助電極は、表示に実質的に寄与しない位置に配置されている、請求項１に記載の液晶表示装置。

【請求項11】

前記補助電極は、前記共通電極と前記第１基板との間に位置し、平面視において、前記画素電極と重なっている、請求項１に記載の液晶表示装置。

【請求項12】

第２基板と、
前記第２基板に配置され、開口を有するブラックマトリクスと、
を備えた対向基板と
をさらに備え、
前記液晶層は、前記対向基板と前記ＴＦＴ基板との間に位置しており、
前記ブラックマトリクスの開口は、平面視において前記画素電極の少なくとも一部と重なっており、
前記補助電極は、平面視において、前記ブラックマトリクスと重なっている、請求項１に記載の液晶表示装置。

【請求項13】

前記複数の画素は、前記第１方向および前記第２方向の２次元に配列されており、
前記第２方向に配列された複数の画素の前記第１ＴＦＴは、
前記第１ゲートバスラインおよび前記第２ゲートバスラインに交互に接続されている、請求項１から１２のいずれか１項に記載の液晶表示装置。

【請求項14】

前記ＴＦＴ基板に配置され、前記複数のゲートバスラインにゲート信号を印加するゲートドライバをさらに備え、
前記ゲートドライバは、前記複数のゲートバスラインをインターレースで駆動する、請求項１３に記載の液晶表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、液晶表示装置に関する。

【背景技術】

【0002】

液晶表示装置は、種々の分野で幅広く用いられており、用途に応じた機能が液晶表示装置に求められる。例えば、ノートパソコン、デジタルサイネージ、スマートフォン、電子ペーパなどに用いられる液晶表示装置には、低消費電力であることが求められる場合がある。

【0003】

液晶表示装置の消費電力を低減する方法の１つとして、リフレッシュレートを小さくすることが考えられる。しかし、リフレッシュレートを小さくすると、次の画像書き換えまでの期間が長くなるため、画素から漏洩する電荷の影響が大きくなる。例えば、液晶に印加される電圧が低下し、画素の透過率が変化することがある。これにより、表示画面にフリッカが生じ得る。特許文献１は、低リフレッシュレート時にフリッカを抑制し得る液晶表示装置を開示している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１４－１３０３４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示は、低リフレッシュレートで駆動した場合でもフリッカを抑制することが可能な液晶表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態に係る液晶表示装置は、第１基板と、前記第１基板に配置された複数のゲートバスラインであって、第１方向に伸び、前記第１方向と交差する第２方向に配列された複数のゲートバスラインと、前記第１基板に配置され、前記第２方向に伸びる複数のソースバスラインと、前記第１基板に配置された複数の画素と、を備えたＴＦＴ基板、および液晶層、を備えた液晶表示装置であって、各画素は、前記複数のゲートバスラインのうち互いに隣接する第１ゲートバスラインおよび第２ゲートバスラインの間に配置され、前記液晶層に対向して位置している画素電極と、前記第１基板と前記画素電極との間に位置し、平面視において前記画素電極と重なっている共通電極と、補助電極と、前記第１ゲートバスラインおよび前記第２ゲートバスラインの一方にゲートが接続され、ドレインが前記画素電極に接続された第１ＴＦＴと、前記第１ゲートバスラインおよび前記第２ゲートバスラインの前記一方にゲートが接続され、ドレインが前記補助電極に接続された第２ＴＦＴと、前記第１ゲートバスラインおよび前記第２ゲートバスラインの他方にゲートが接続され、ソースが前記画素電極および前記補助電極の一方と接続され、ドレインが前記画素電極および前記補助電極の他方と接続された第３ＴＦＴと、を含み、前記第１ゲートバスラインおよび第２ゲートバスラインには異なるタイミングでゲート信号が印加される。

【発明の効果】

【0007】

本開示の一実施形態によれば、低リフレッシュレートで駆動した場合でもフリッカを抑制することが可能な液晶表示装置が実現し得る。

【図面の簡単な説明】

【0008】

【図1】図１は、第１実施形態による液晶表示装置の一構成例を示す模式的な断面図である。

【図2】図２は、第１実施形態による液晶表示装置におけるＴＦＴ基板の一構成例を示す模式的な平面である。

【図3】図３は、第１実施形態による液晶表示装置における液晶パネルの等価回路図である。

【図4】図４は、図２に示すＴＦＴ基板の平面図である。

【図5】図５は、図４に示すＴＦＴ基板の１つの画素を拡大して示す平面図である。

【図6】図６は、１つの画素の中央付近における液晶パネルの断面図である。

【図7】図７は、図４に示すＴＦＴ基板における構成要素の高さ方向の位置を示す模式図である。

【図8】図８は、図４に示すＴＦＴ基板に印加される信号および画素の輝度のタイミングチャートである。

【図9】図９は、第２実施形態による液晶表示装置における液晶パネルの等価回路図である。

【図10】図１０は、図９に示すＴＦＴ基板の平面図である。

【図11】図１１は、図９に示すＴＦＴ基板の１つの画素を拡大して示す平面図である。

【図12】図１２は第３実施形態の液晶表示装置の模式的断面図である。

【発明を実施するための形態】

【0009】

以下本開示の実施形態を図面に基づいて説明する。本開示は、以下の実施形態に限定されず、本開示の構成を充足する範囲内で、適宜設計変更を行うことが可能である。また、以下の説明において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、実施形態および変形例に記載された各構成は、本開示の要旨を逸脱しない範囲において適宜組み合わされてもよいし、変更されてもよい。説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されていたり、一部の構成部材が省略されていたりする場合がある。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。また、２つの値が互いに等しいとは、一方の値が他方の値の８５％～１１５％の範囲にあることをいう。

【0010】

（第１実施形態）
図１は、本実施形態の液晶表示装置１０１の構成を示す模式図である。本実施形態の液晶表示装置１０１は、液晶パネル５０と、液晶パネルコントローラ７０とを備える。液晶パネル５０は、ＴＦＴ基板１０と、対向基板４０と、ＴＦＴ基板１０と対向基板４０との間に位置する液晶層４５とを備える。ＴＦＴ基板１０と対向基板４０とは、シール４６によって、所定の間隔を空けて貼り合わせられており、ＴＦＴ基板１０と対向基板４０との間であって、シール４６に囲まれる領域内に液晶層４５が配置されている。

【0011】

液晶パネルコントローラ（制御回路）７０は、信号処理回路７１と駆動回路７２とを含む。液晶パネルコントローラ７０は、液晶表示装置１０１の外部から画像信号を受けとり、液晶パネル５０に駆動信号を出力する。

【0012】

図２は、ＴＦＴ基板１０の構成を示す模式的平面図である。ＴＦＴ基板１０は、第１基板１１と、複数の第１ゲートバスラインＧＬ１と、複数の第２ゲートバスラインＧＬ２と、複数のソースバスラインＳＬと、複数の画素ＰＸとを備える。

【0013】

第１基板１１は、画像の表示を行う表示領域ＤＲと、表示領域ＤＲの外側に位置し、画像表示を行わない非表示領域ＮＲとを含む主面１１ａを有する。第１基板１１は、ガラス、樹脂などの透光性材料によって構成されている。

【0014】

複数の第１ゲートバスラインＧＬ１、複数の第２ゲートバスラインＧＬ２、複数のソースバスラインＳＬおよび複数の画素は、第１主面の表示領域ＤＲに配置されている。具体的には、表示領域ＤＲにおいて、複数の第１ゲートバスラインＧＬ１および複数の第２ゲートバスラインＧＬ２は、第１方向であるｘ軸と平行な方向に伸びており、第１方向と交差する第２方向であるｙ軸と平行な方向に１本ずつ交互に配列されている。複数のソースバスラインＳＬは、ｙ軸と平行な方向に伸びており、ｘ軸と平行な方向に配列されている。以下において、詳細に説明するように、ｙ軸方向に隣接する第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２と、ｘ軸方向に隣接する一対のソースバスラインＳＬとに囲まれた領域に各画素ＰＸの主要な構成要素が配置されている。複数の画素ＰＸは表示領域ＤＲにおいてｘ軸方向およびｙ軸方向の２次元に配置されている。

【0015】

第１ゲートバスラインＧＬ１、第２ゲートバスラインＧＬ２、ソースバスラインＳＬのそれぞれの一端は、非表示領域ＮＲに伸びており、非表示領域ＮＲに配置された駆動回路７２と接続されている。本実施形態では、駆動回路７２は、第１ゲートドライバ７３Ａと、第２ゲートドライバ７３Ｂと、ソースドライバ７４とを含む。

【0016】

第１ゲートドライバ７３Ａおよび第２ゲートドライバ７３Ｂは、ｘ軸方向において、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２を挟むように配置されている。本実施形態では、第１ゲートドライバ７３Ａは、第１ゲートバスラインＧＬ１に接続され、第２ゲートドライバ７３Ｂは、第２ゲートバスラインＧＬ２に接続されている。

【0017】

以下において詳述するように、液晶表示装置１０１が低リフレッシュレートで駆動される場合、駆動回路７２は、インターレース方式で画素ＰＸを駆動する。例えば、第１ゲートドライバ７３Ａは、偶数フィールドで第１ゲートバスラインＧＬ１を駆動し、第２ゲートドライバ７３Ｂは、奇数フィールドで第２ゲートバスラインＧＬ２を駆動する。このような構成によって、駆動回路７２のレイアウト、および、駆動回路７２と、第１ゲートバスラインＧＬ１、第２ゲートバスラインＧＬ２およびソースバスラインＳＬとの接続をシンプルにすることができる。

【0018】

しかし、例えば、ゲートドライバは分割されておらず１つのゲートドライバが第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２の一端に配置されていてもよい。この場合、ゲートドライバがインターレース方式で駆動するように構成されていてもよい。第１ゲートドライバ７３Ａおよび第２ゲートドライバ７３Ｂは、例えば、第１基板１１上に配置されたＴＦＴによって一体的に構成されている。第１ゲートドライバ７３Ａおよび第２ゲートドライバ７３Ｂは、ベアチップやパッケージ化されたチップで構成され、第１基板１１の額縁領域に実装されていてもよい。あるいは第１ゲートドライバ７３Ａおよび第２ゲートドライバ７３Ｂを構成する回路素子の少なくとも一部が、表示領域ＤＲ内に分散配置されていてもよい。

【0019】

ソースドライバ７４は、複数のソースバスラインＳＬの一端に配置され、複数のソースバスラインＳＬと接続されている。ソースドライバ７４は、例えば、ベアチップで構成されており、第１基板１１に実装されている。ソースドライバ７４は、パッケージ化されたチップで構成されていてもよいし、第１基板１１上に配置されたＴＦＴによって一体的に構成されていてもよい。

【0020】

第１基板１１には、さらに共通電極に接続される共通配線ＣＬが配置されている。共通配線ＣＬは、表示領域ＤＲを囲むように配置されている。また、第１基板１１には、外部接続端子７５が配置されており、第１ゲートバスラインＧＬ１、第２ゲートバスラインＧＬ２、ソースバスラインＳＬ、および共通配線ＣＬが外部接続端子７５に接続されている。
外部接続端子７５は、例えば、フレキシブルプリント基板などの配線によって信号処理回路７１と接続される。

【0021】

次に画素ＰＸの構造を詳細に説明する。図３は、液晶パネル５０の等価回路図であり、図４は、ＴＦＴ基板１０の平面図である。図５は、ＴＦＴ基板の１つの画素ＰＸを拡大して示す平面図である。図６は、１つの画素の中央付近における液晶パネル５０の断面図である。図４および図５において、絶縁層や一部の構成要素は図示されていない。また、図５において、画素の中央部分は省略している。

【0022】

画素ＰＸは、第１ＴＦＴ２１と、第２ＴＦＴ２２と、第３ＴＦＴ２３と、画素電極１４と、共通電極１５と、補助電極１６とを含む。また、画素ＰＸは第１絶縁層８１と、第２絶縁層８２とを更に含む。これらの構成要素は、第１基板１１に支持されている。本実施形態では、液晶パネル５０は、ＦＦＳ（Fringe Field Switching）方式で液晶層４５の液晶層を配向させる。

【0023】

画素電極１４は、互いに隣接する一対の第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２の間に配置され、液晶層４５に対向して位置している。画素電極１４は、例えば、それぞれがｙ軸方向に沿って伸びるスリット形状を有し、ｘ軸方向に配列された複数の開口１４ｓを有する。画素電極１４は、ＩＴＯ等の透明導電性材料によって構成されている。

【0024】

共通電極１５は、液晶層４５とは対向しておらず、前記第１基板１１と画素電極１４との間に位置している。共通電極１５と画素電極１４との間には第２絶縁層８２が位置しており、共通電極１５と画素電極１４とを電気的に絶縁している。各画素の共通電極１５は、隣接する画素ＰＸの共通電極１５と接続され、一体的に１つの電極を構成している。共通電極１５は、ＩＴＯ等の透明導電性材料によって構成されている。

【0025】

補助電極１６は、本実施形態では、共通電極１５と第１基板１１との間に位置している。共通電極１５と補助電極１６との間には第１絶縁層８１が位置している。補助電極１６は、第１基板１１に位置している。補助電極１６は、ＩＴＯ等の透明導電性材料によって構成されている。

【0026】

図３および図６に示すように、画素電極１４および共通電極１５と、液晶層４５とによって、キャパシタＣｃｌが形成され、画素電極１４および共通電極１５と第２絶縁層８２等とによってキャパシタＣｃｏｍ１が形成される。また、共通電極１５および補助電極１６と、第１絶縁層８１等とによってキャパシタＣｃｏｍ２が形成される。

【0027】

本実施形態の液晶表示装置１０１は、画素電極１４と共通電極１５との間に電圧を印加することによって、キャパシタＣｃｌおよびＣｃｏｍ１を充電し、充電されたキャパシタによる電界によって、液晶層４５における液晶の配向を制御する。また、液晶表示装置１０１は、補助電極１６と共通電極１５との間に電圧を印加し、キャパシタＣｃｏｍ２に電荷を蓄積する。キャパシタＣｃｌおよびＣｃｏｍ１の充電期間が終了すると、キャパシタＣｃｌである液晶層４５から徐々に電荷がリークし、液晶層４５に印加される電圧が低下する。このため、画像を書き換えるまでに、キャパシタＣｃｏｍ２に蓄積された電荷を、キャパシタＣｃｌおよびＣｃｏｍ１へ移動させることによって、減少した電荷を補い、低下した電圧を再び上昇させる。このような動作を行うため、各画素ＰＸは、第１ＴＦＴ２１、第２ＴＦＴ２２および第３ＴＦＴ２３を含む。

【0028】

第１ＴＦＴ２１および第２ＴＦＴ２２は、画素電極１４を挟む一対の第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２のうちの一方に接続され、接続された一方のゲートバスラインに印加されるゲート信号に基づき、画素電極１４および補助電極１６に電圧を印加する。例えば、第１ＴＦＴ２１において、ゲートが第１ゲートバスラインＧＬ１に接続され、ドレインが画素電極１４に接続されている。また、第２ＴＦＴ２２において、ゲートが第１ゲートバスラインＧＬ１に接続され、ドレインが補助電極１６に接続されている。

【0029】

一方、第３ＴＦＴ２３は、第１ＴＦＴ２１および第２ＴＦＴ２２とは異なるタイミングで画素電極１４と補助電極１６とを接続する。このため、第３ＴＦＴ２３は、画素電極１４を挟む一対の第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２のうちの他方に接続され、接続された他方のゲートバスラインＧに印加されるゲート信号に基づき、画素電極１４と補助電極１６とを電気的に接続する。第１ゲートバスラインＧＬ１と第２ゲートバスラインＧＬ２とには、異なるタイミングでゲート信号が印加される。例えば、第３ＴＦＴ２３において、ゲートが第２ゲートバスラインＧＬ２に接続され、ソースが画素電極１４および補助電極１６の一方と接続され、ドレインが画素電極１４および補助電極１６の他方と接続されている。

【0030】

インターレース方式で画素ＰＸを駆動するため、上述した画素とｙ軸方向において隣接した画素ＰＸでは、第１ＴＦＴ２１および第２ＴＦＴ２２のゲートは、第２ゲートバスラインＧＬ２に接続され、第３ＴＦＴ２３のゲートは第１ゲートバスラインＧＬ１に接続される。つまり、ｙ軸方向に配列された画素ＰＸの第１ＴＦＴ２１および第２ＴＦＴ２２は、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２に交互に接続されている。

【0031】

例えば、図５に示すように、第１ＴＦＴ２１は、第１ゲートバスラインＧＬ１からｙ軸方向に引き出された第１ゲート電極部ＧＬｃと、第１ゲート電極部ＧＬｃ上に配置された半導体層１８Ｃとを有する。半導体層１８Ｃの一端はソースバスラインＳＬからｘ軸方向に引き出されたソース電極部ＳＬｃと重なり、オーミック接続されている。また、半導体層１８Ｃの他端はドレイン電極１７Ｃとオーミック接続されている。ドレイン電極１７Ｃは、画素電極１４からｙ軸方向に引き出された接続部１４ｃと重なっており、コンタクトホールを介して電気的に接続されている。

【0032】

第２ＴＦＴ２２は、第１ゲートバスラインＧＬ１からｙ軸方向に引き出された第２ゲート電極部ＧＬｄと、第２ゲート電極部ＧＬｄ上に配置された半導体層１８Ｄとを有する。
第２ゲート電極部ＧＬｄは、図5に示す形態では、第１ゲート電極部ＧＬｃとｙ軸方向において第１ゲートバスラインＧＬ１に対して反対側に位置している。半導体層１８Ｄの一端はソースバスラインＳＬからｘ軸方向に伸びるソース電極部ＳＬｄと重なり、オーミック接続されている。また、半導体層１８Ｄの他端はドレイン電極１７Ｄとオーミック接続されている。ドレイン電極１７Ｄは、補助電極１６からｙ軸方向に引き出された接続部１６ｄと重なっており、コンタクトホールを介して電気的に接続されている。第１ＴＦＴ２１および第２ＴＦＴ２２はソースバスラインＳＬに対して並列に接続されている。

【0033】

第３ＴＦＴ２３は、第２ゲートバスラインＧＬ２からｙ軸方向に引き出された第３ゲート電極部ＧＬｅと、第３ゲート電極部ＧＬｅ上に配置された半導体層１８Ｅとを有する。半導体層１８Ｅの一端はソース電極１７Ｅ１と重なり、オーミック接続されている。また、半導体層１８Ｅの他端はドレイン電極１７Ｅ２とオーミック接続されている。ソース電極１７Ｅ１は、補助電極１６からｙ軸方向に引き出された接続部１６ｅと重なっており、コンタクトホールを介して電気的に接続されている。ドレイン電極１７Ｅ２は、画素電極１４からｙ軸方向に引き出された接続部１４ｅと重なっており、コンタクトホールを介して電気的に接続されている。

【0034】

上述したようにｙ軸方向に隣接する画素ＰＸでは、第１ＴＦＴ２１および第２ＴＦＴ２２のゲートは、第２ゲートバスラインＧＬ２に接続され、第３ＴＦＴ２３のゲートは第１ゲートバスラインＧＬ１に接続される。

【0035】

第１ＴＦＴ２１および第２ＴＦＴ２２のトランジスタ特性は互いに等しいことが好ましい。具体的には、第１ＴＦＴ２１および第２ＴＦＴ２２のサイズ、形状等は等しいことが好ましい。また、画素電極１４と共通電極１５とによって形成されるキャパシタ（Ｃｃｌ＋Ｃｃｏｍ１）の容量と、補助電極１６と共通電極１５とによって形成されるキャパシタ（Ｃｃｏｍ２）の容量とは互いに等しいことが好ましい。これによって、後述するフィードスルー電圧の値をソース信号がプラスである場合とマイナスである場合とで同じすることができ、共通電極１５に印加される電圧Ｖｃｏｍに対するプラスとマイナスの書き込み電圧を同じにすることができる。第３ＴＦＴ２３のトランジスタ特性は、第１ＴＦＴ２１および第２ＴＦＴ２２のトランジスタ特性と同じでなくてよい。

【0036】

半導体層１８Ｃ、１８Ｄ、１８Ｅは、ＴＦＴを構成した場合に、ＯＦＦ時のリーク電流が小さいことが好ましい。例えば、半導体層１８Ｃ、１８Ｄ、１８Ｅは、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む酸化物半導体材料によって構成されていることが好ましい。例えば、半導体層１８Ｃ、１８Ｄ、１８Ｅは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体等によって構成されていてもよい。また、酸化物半導体材料は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。ドレイン電極１７Ｃ、ドレイン電極１７Ｄ、ソース電極１７Ｅ１およびドレイン電極１７Ｅ２は、金属または高濃度に不純物が導入された半導体層などによって構成されている。

【0037】

図７は、画素電極１４、共通電極１５および補助電極１６のＴＦＴ基板１０の第１基板１１上における高さ方向の位置を示す模式図である。補助電極１６は、例えば、第１ゲートバスラインＧＬ１、第２ゲートバスラインＧＬ２、第１ゲート電極部ＧＬｃ、第２ゲート電極部ＧＬｄおよび第３ゲート電極部ＧＬｅと同様、ゲート絶縁層を含む第１絶縁層８１の下方に配置することができる。共通電極１５は、第１絶縁層８１と第２絶縁層８２との間に配置することができる。また、画素電極１４は、第２絶縁層８２上に配置されている。

【0038】

補助電極１６は、共通電極１５よりも第１基板１１側に位置しており、液晶層４５とは接していない。このため、補助電極１６は、液晶層４５に直接電界を発生させる画素電極ではない。

【0039】

図６に示すように、対向基板４０は、第２基板４１と、ブラックマトリクス４２とオーバーコート層４３とを備える。第２基板４１は、ガラス、樹脂等の透明材料によって構成されている。

【0040】

ブラックマトリクス４２は、第２基板４１に位置しており、複数の開口４２ｃを有する。複数の開口４２ｃは、平面視において、複数の画素ＰＸのうち、光を透過する領域を規定している。平面視において、ブラックマトリクス４２は、第１ゲートバスラインＧＬ１、第２ゲートバスラインＧＬ２、ソースバスラインＳＬ、第１ＴＦＴ２１、第２ＴＦＴ２２および第３ＴＦＴ２３を覆っている。

【0041】

また、平面視において、開口４２ｃは、画素電極１４の少なくとも一部、共通電極１５の少なくとも一部および補助電極１６の少なくとも一部と重なっている。本実施形態では、平面視において、開口４２ｃ内全体に画素電極１４が位置している。ここで、画素電極１４と共通電極１５と補助電極１６とは、いずれも透明導電性材料によって構成されており、表示に実質的に寄与する領域の面積を低下させることなく、補助電極１６によって形成されるキャパシタＣｃｏｍ２の容量を大きくすることができる。

【0042】

図５などには示していないが、対向基板４０には、カラーフィルタが設けられる。また、ＴＦＴ基板１０および対向基板４０の液晶層４５と接する面には配向膜が配置されている。

【0043】

次に液晶表示装置１０１の動作を説明する。図８は、ＴＦＴ基板１０に印加される信号および画素の輝度のタイミングチャートである。ここで、Ｓｇ１は第１ゲートバスラインＧＬ１に印加されるゲート信号がハイレベル（Ｖｇｈ）になる期間を示しており、Ｓｇ２は第２ゲートバスラインＧＬ２に印加されるゲート信号がハイレベル（Ｖｇｈ）になる期間を示している。

【0044】

第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２には、異なるタイミングで、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２のそれぞれに接続された各ＴＦＴをオン状態にするゲート信号が印加される。偶数フィールドの期間Ｓｇ１で第１ゲートバスラインＧＬ１に印加されたゲート信号がハイレベル（Ｖｇｈ）になると、第１ＴＦＴ２１および第２ＴＦＴ２２がオンになり、ソースバスラインＳＬに印加されたソース信号Ｓｓの振幅に対応する電圧が、画素電極１４および補助電極１６に印加され、キャパシタＣｃｌ、Ｃｃｏｍ１、Ｃｃｏｍ２が充電される。これに伴って、画素電極の電圧Ｖｐｘが急激に上昇し、飽和する。また、画素の輝度Ｌｐｘも上昇する。

【0045】

ゲート信号がハイレベル（Ｖｇｈ）からローレベル（Ｖｇｌ）に変化すると、第１ＴＦＴ２１および第２ＴＦＴ２２がオフになる。このタイミングで画素電極の電圧Ｖｐｘは低下する（フィードスルー電圧）。その後、液晶層４５から電荷がリークすることによって、キャパシタＣｃｌに充電されていた電荷が減少する。これに伴い、キャパシタＣｃｏｍ１の電荷も減少する。また、画素電極１４の電圧Ｖｐｘが徐々に低下する。画素の輝度Ｌｐｘも徐々に低下する。一方、補助電極１６によって形成されるキャパシタＣｃｏｍ２は、キャパシタＣｃｌ、Ｃｃｏｍ１に並列に接続されておらず、独立している。このため、キャパシタＣｃｏｍ２の電荷は維持される。

【0046】

続いて、奇数フィールド中の期間Ｓｇ２で、第２ゲートバスラインＧＬ２に印加されたゲート信号がハイレベル（Ｖｇｈ）になり、第３ＴＦＴ２３がオンになる。これにより、補助電極１６と画素電極１４とが電気的に接続される。補助電極１６により形成されるキャパシタＣｃｏｍ２の電荷は維持されているため、補助電極１６の電位は画素電極１４も高く維持されている。このため、キャパシタＣｃｏｍ２からキャパシタＣｃｌ、Ｃｃｏｍ１へ電荷が移動する。

【0047】

キャパシタＣｃｌ、Ｃｃｏｍ１が再び充電され、画素電極１４の電圧Ｖｐｘが再び上昇し、飽和する。これに伴い、画素の輝度Ｌｐｘも再度上昇する。偶数フィールドで画素電極１４および補助電極１６に印加された電圧が等しいので、画素電極１４の電圧Ｖｐは偶数フィールドの充電時の最高電圧を超えることはない。

【0048】

ゲート信号がハイレベル（Ｖｇｈ）からローレベル（Ｖｇｌ）に変化すると、第３ＴＦＴ２３がオフになり、画素電極１４の電圧Ｖｐｘは低下する（フィードスルー電圧）。その後、再び液晶層４５から電荷がリークすることによって、キャパシタＣｃｌおよびキャパシタＣｃｏｍ１の電荷が減少し、画素電極の電圧Ｖｐｘが徐々に低下する。画素の輝度Ｌｐｘも徐々に低下する。しかし、再充電によって輝度が高められているので、再充電無し（破線）の場合に比べて、輝度の低下が抑制される。

【0049】

ｙ軸方向に隣接した画素では、第１ＴＦＴ２１および第２ＴＦＴ２２のゲートが第２ゲートバスラインＧＬ２に接続されている。このため、奇数フィールド中の期間Ｓｇ２で、第２ゲートバスラインＧＬ２に印加されたゲート信号がハイレベル（Ｖｇｈ）になり、第１ＴＦＴ２１および第２ＴＦＴ２２がオンになる。また、偶数フィールド中の期間Ｓｇ１で、第１ゲートバスラインＧＬ１に印加されたゲート信号がハイレベル（Ｖｇｈ）になり、第３ＴＦＴ２３がオンになる。

【0050】

以上で１フレームの動作が終了する。次のフレームでは、ソース信号の振幅の符号を反転させて同様の動作を行う。液晶表示装置１０１の消費電力を低減するという観点からは、リフレッシュレートは２０Ｈｚ以下であることが好ましく、１０Ｈｚ以下であることがより好ましい。

【0051】

このように本実施形態の液晶表示装置１０１によれば、リフレッシュレートを低くして画像の書き換えの間隔（１フレーム期間）を長くした場合でも、各画素ＰＸにおいて、液晶層４５からリークする電荷を次の画像書き換えまでの期間中に補助電極１６によって蓄積しておいた電荷で補うことができる。このため、画素電極１４の電圧低下を抑制して、フリッカを低減することができる。

【0052】

また、第１ＴＦＴ２１および第２ＴＦＴ２２が並列に接続されているため、これらＴＦＴの内部抵抗の影響を抑制して画素電極１４および補助電極１６を同じ電圧で充電することができる。

【0053】

また、液晶層４５に電圧を印加するための共通電極１５を、補助電極１６の対向電極として用い、補助電極１６を共通電極１５に対して画素電極１４と反対側に配置している。このため、画素電極１４に制限されず補助電極１６の面積を大きくとり、補助電極１６によって形成されるキャパシタＣｃｏｍ２の容量を大きくすること、つまり、リークした電荷を補うための電荷量を大きくとることができる。また、補助電極１６を透明導電性材料で構成することによって、画素の開口率を低下させることがない。

【0054】

また、画素電極１４が複数のスリット状の開口を有し、ＦＦＳ方式で液晶層の液晶を配向させるため、共通電極１５をＴＦＴ基板１０に配置することができ、上述したように共通電極１５を補助電極の対極として利用しやすくなる。

【0055】

（第２実施形態）
図９は、本実施形態の液晶表示装置の液晶パネル５０’の等価回路図であり、図１０は、ＴＦＴ基板１０’の平面図である。図１１は、ＴＦＴ基板１０’の１つの画素ＰＸを拡大して示す平面図である。

【0056】

本実施形態の液晶表示装置は、第２ＴＦＴ２２’のソースがソースバスラインＳＬではなく、第１ＴＦＴ２１のドレインに接続されている点で第１実施形態の液晶表示装置１０１と異なる。つまり、第１ＴＦＴ２１と第２ＴＦＴ２２’とは、直列に接続されている。

【0057】

図１１に示すように、第１ゲート電極部ＧＬｃと、第２ゲート電極部ＧＬｄとは、第１ゲートバスラインＧＬ１に対してｙ軸方向において同じ側に位置している。画素電極１４の接続部１４ｃは、平面視において、第１ゲート電極部ＧＬｃと、第２ゲート電極部ＧＬｄとの間に位置している。また、導電層１７Ｃ’が半導体層１８Ｃおよび半導体層１８Ｄとオーミック接続されており、コンタクトホールを介して接続部１４ｃと電気的に接続されている。

【0058】

本実施形態の液晶表示装置も第１実施形態の液晶表示装置１０１と同様、インターレース方式によって第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２を駆動することによって、第１実施形態と同様、各画素ＰＸにおいて、液晶層４５からリークする電荷を１フレーム期間中に補助電極１６によって蓄積しておいた電荷で補うことができる。このため、画素電極１４の電圧低下を抑制して、フリッカを低減することができる。特に本実施形態では、第２ＴＦＴ２２’のソースは、電位の変動が大きいソースバスラインＳＬではなく、画素電極１４に接続された第１ＴＦＴ２１のドレインに接続されている。このため、第２ＴＦＴ２２’のオフ時にソースとドレインとの電位差が小さくなり、キャパシタＣｃｏｍ２に蓄積された電荷がより漏れにくくなる。

【0059】

なお、第１ＴＦＴ２１と第２ＴＦＴ２２’とが直列に接続されていることによって、ソースバスラインＳＬと補助電極１６との間でトランジスタの抵抗が大きくなり、第１ＴＦＴ２１および第２ＴＦＴ２２’がオンの時、キャパシタＣｃｏｍ２の充電が十分に行えない可能性がある。この場合には、半導体層１８Ｃおよび半導体層１８Ｄを移動度の高い低温ポリシリコン等の材料によって構成してもよい。

【0060】

（第３実施形態）
本開示の液晶表示装置は好適にタッチパネルを組むこむことができる。図１２は本実施形態の液晶表示装置１０３の模式的断面図を示す。液晶表示装置１０３において、第１基板１１上には、第１実施形態の液晶表示装置１０１と同様、図示しない第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２が位置している。第１基板１１上には、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２を覆って、ゲート絶縁層８０が位置している。

【0061】

ゲート絶縁層８０上には、ソースバスラインＳＬおよび半導体層１８Ｃ～１８Ｅ（図示していない）などが位置している。これらを覆って、ゲート絶縁層８０上に第１絶縁層８１が位置している。

【0062】

第１絶縁層８１上には、第２絶縁層８２が位置しており、第２絶縁層８２上に、タッチパネルの検出電極を含む配線８６などが配置される。補助電極１６も第２絶縁層８２上に配置することができる。
第２絶縁層８２上に検出電極を含むタッチパネルの配線８６および補助電極１６を覆って第３絶縁層８３が位置している。第３絶縁層８３上には共通電極１５が位置している。共通電極１５上に第４絶縁層８４が位置しており、第４絶縁層８４上に画素電極１４が位置している。ゲート絶縁層８０、第１絶縁層８１、第３絶縁層８３および第４絶縁層８４は、酸化ケイ素、窒化ケイ素などの無機絶縁材料によって構成することができ、第２絶縁層８２は、樹脂などの有機材料によって構成することができる。

【0063】

液晶表示装置１０３の上記以外の構造については、第１実施形態または第２実施形態の液晶表示装置と同様に構成されている。

【0064】

液晶表示装置１０３によれば、第１または第２実施形態と同様、低周波数で駆動した場合でもフリッカを抑制することが可能である。また、補助電極１６をタッチパネルの配線８６と同じレイヤーに配置することができるため、フルインセルパネルディスプレイを構成する場合でも、製造工程が大幅に増大することが抑制できる。

【0065】

（他の形態）
本開示の液晶表示装置には種々の改変が可能である。第１から第３実施形態は、適宜組み合わせることができる。また、例えば、補助電極１６の位置や構成は上記実施形態に限られない。第１から第３実施形態の液晶表示装置は一般的な透過型液晶表示装置であったが、本開示の液晶表示装置は、反射型液晶表示装置であってもよい。この場合、第１実施形態の液晶表示装置１０１において、補助電極１６を金属によって構成すればよい。この場合、補助電極１６と、第１ゲートバスラインＧＬ１および第２ゲートバスラインＧＬ２とを同じ製造工程において同じ金属材料によって構成してもよい。このようにすることで製造工程を簡略化できる。ここで、補助電極１６を銀（Ａｇ）やアルミニウム（Ａｌ）等の反射率の高い金属によって構成することで、補助電極１６を反射電極として利用する場合は、第１から第３実施形態と同様に画素電極１４と共通電極１５とを透明導電性材料によって構成すればよい。また、画素電極１４の少なくとも一部を反射率の高い金属によって構成することで、画素電極１４を反射電極として利用してもよい。

【0066】

また、補助電極１６は、平面視において画素電極１４と重ならない位置に配置してもよい。例えば、平面視においてブラックマトリクス４２と重なる位置に配置されていてもよい。この場合、補助電極１６は、例えば画素電極１４と同じ材料によって同時に形成してもよい。

【0067】

また、本開示の液晶表示装置は、低リフレッシュレートで駆動される場合に上述したようにインターレース方式を採用している。本開示の液晶表示装置は、２以上のリフレッシュレートに対応していてもよく、例えば、高フレームレートの画像を表示するため、高リフレッシュレートにも対応していてもよい。この場合には、液晶表示装置は、低リフレッシュレートで駆動される場合にのみインターレース方式を採用し、高リフレッシュレートで駆動される場合にはプログレッシブ方式で駆動されてもよい。また、高リフレッシュレートで動作される場合にも液晶表示装置はインターレース方式で駆動されてもよい。

【0068】

本開示の液晶表示装置は、以下のようにも説明することができる。
第１の構成に係る液晶表示装置は、
第１基板と、
第１基板に配置された複数のゲートバスラインであって、第１方向に伸び、第１方向と交差する第２方向に配列された複数のゲートバスラインと、
第１基板に配置され、第２方向に伸びる複数のソースバスラインと、
第１基板に配置された複数の画素と、
を備えたＴＦＴ基板、および
液晶層、
を備える。
各画素は、
複数のゲートバスラインのうち互いに隣接する第１ゲートバスラインおよび第２ゲートバスラインの間に配置され、液晶層に対向して位置している画素電極と、
第１基板と画素電極との間に位置し、平面視において画素電極と重なっている共通電極と、
補助電極と、
第１ゲートバスラインおよび第２ゲートバスラインの一方にゲートが接続され、ドレインが画素電極に接続された第１ＴＦＴと、
第１ゲートバスラインおよび第２ゲートバスラインの一方にゲートが接続され、ドレインが補助電極に接続された第２ＴＦＴと、
第１ゲートバスラインおよび第２ゲートバスラインの他方にゲートが接続され、ソースが画素電極および補助電極の一方と接続され、ドレインが画素電極および補助電極の他方と接続された第３ＴＦＴと、
を含み、
第１ゲートバスラインおよび第２ゲートバスラインには、異なるタイミングで第１ゲートバスラインおよび第２ゲートバスラインのそれぞれに接続された各ＴＦＴをオン状態にするゲート信号が印加される。

【0069】

第１の構成によれば、画素電極および補助電極が充電されるタイミングと異なるタイミングで画素電極と補助電極とが接続されるため、画像表示の期間の途中で補助電極に蓄積された電荷を、画素電極へ移動させることができる。このためリフレッシュレートを低くして画像の書き換えの間隔を長くした場合でも、各画素において、液晶層からリークする電荷を次の画像書き換えまでの期間中に補助電極によって蓄積しておいた電荷で補うことができる。よって、画素電極の電圧低下を抑制して、フリッカを低減することができる。

【0070】

第２の構成は、第１の構成において、第１ＴＦＴおよび第２ＴＦＴのソースがそれぞれ複数のソースバスラインの１つに接続されていてもよい。第１ＴＦＴおよび第２ＴＦＴがソースバスラインに対して並列に接続されているため、画素電極および補助電極を同じ電圧で充電することができる。

【0071】

第３の構成は、第１の構成において、第１ＴＦＴのソースが複数のソースバスラインの１つに接続され、第２ＴＦＴのソースが第１ＴＦＴのドレインに接続されていてもよい。第２ＴＦＴのオフ時にソースとドレインとの電位差が小さくなるため、補助電極に蓄積された電荷がより漏れにくくなる。

【0072】

第４の構成は、第１～第３の構成のいずれか１つにおいて、画素電極、共通電極および補助電極は、それぞれ透明導電性材料によって構成されていてもよい。

【0073】

第５の構成は、第１～第３の構成のいずれか１つにおいて、補助電極、第１ゲートバスラインおよび第２ゲートバスラインは、同じ金属材料によって構成されていてもよい。
に記載の液晶表示装置。

【0074】

第６の構成は、第５の構成において、画素電極は、金属材料によって構成されていてもよい。

【0075】

第７の構成は、第１～第６の構成のいずれか１つにおいて、画素電極は、複数のスリット状の開口を有していてもよい。

【0076】

第８の構成は、第１～第７の構成のいずれか１つにおいて、第１ＴＦＴおよび第２ＴＦＴのトランジスタ特性は等しくてもよい。

【0077】

第９の構成は、第１～第８の構成のいずれか１つにおいて、共通電極および画素電極が形成する容量と、共通電極および補助電極が形成する容量とは等しくてもよい。
第１０の構成は、第１～第９の構成のいずれか１つにおいて、補助電極は、表示に実質的に寄与しない位置に配置されていてもよい。

【0078】

第１１の構成は、第１～１０の構成のいずれか１つにおいて、補助電極は、共通電極と第１基板との間に位置し、平面視において、画素電極と重なっていてもよい。

【0079】

第１２の構成は、第１１の構成において、
第２基板と、
第２基板に配置され、開口を有するブラックマトリクスと、
を備えた対向基板と
をさらに備え、
液晶層は、対向基板とＴＦＴ基板との間に位置しており、
ブラックマトリクスの開口は、平面視において画素電極の少なくとも一部と重なっており、
補助電極は、平面視において、ブラックマトリクスと重なっていてもよい。

【0080】

第１３の構成は、第１～第１２の構成のいずれか１つにおいて、
複数の画素は、第１方向および第２方向の２次元に配列されており、
第２方向に配列された複数の画素の第１ＴＦＴは、
第１ゲートバスラインおよび第２ゲートバスラインに交互に接続されていてもよい。

【0081】

第１４の構成は、第１３の構成において、
ＴＦＴ基板に配置され、複数のゲートバスラインにゲート信号を印加するゲートドライバをさらに備え、
ゲートドライバは、複数のゲートバスラインをインターレースで駆動してもよい。

【産業上の利用可能性】

【0082】

本開示の液晶表示装置は、種々の分野に用いられる液晶表示装置に好適に利用可能であり、特に、低消費電力が求められる用途に用いられる液晶表示装置に好適に用いられる。

【符号の説明】

【0083】

１０，１０’…ＴＦＴ基板、１１…第１基板、１１ａ…主面、１４…画素電極、１４ｃ，１４ｅ，１６ｄ，１６ｅ…接続部、１４ｓ…開口、１５…共通電極、１６…補助電極、１７Ｃ…ドレイン電極、１７Ｃ’…導電層、１７Ｄ…ドレイン電極、１７Ｅ１…ソース電極、１７Ｅ２…ドレイン電極、１８Ｃ～１８Ｅ…半導体層、４０…対向基板、４１…第２基板、４２ｃ…開口、４２…ブラックマトリクス、４３…オーバーコート層、４５…液晶層、４６…シール、５０，５０’…液晶パネル、７０…液晶パネルコントローラ、７１…信号処理回路、７２…駆動回路、７３Ａ…第１ゲートドライバ、７３Ｂ…第２ゲートドライバ、７４…ソースドライバ、７５…外部接続端子、８０…ゲート絶縁層、８１…第１絶縁層、８２…第２絶縁層、８３…第３絶縁層、８４…第４絶縁層、８６…配線、１０１，１０３…液晶表示装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】