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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024072116
(43)【公開日】2024-05-27
(54)【発明の名称】薄膜トランジスタアレイ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240520BHJP
H01L 29/786 20060101ALI20240520BHJP
【ＦＩ】
H01L29/78 619A
H01L29/78 618B
H01L29/78 626C
H01L29/78 617S
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022182787
(22)【出願日】2022-11-15
(71)【出願人】
【識別番号】000003193
【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】伊藤 学
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110AA26
5F110BB01
5F110CC01
5F110CC02
5F110CC05
5F110CC07
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5F110DD02
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5F110EE02
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5F110EE11
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5F110FF12
5F110FF36
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5F110GG26
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5F110GG42
5F110GG43
5F110GG45
5F110HJ01
5F110HJ13
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5F110HJ30
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5F110HK03
5F110HK04
5F110HK06
5F110HK07
5F110HK17
5F110HK21
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5F110HL02
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5F110HL09
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5F110HL24
5F110NN02
5F110NN03
5F110NN04
5F110NN27
5F110NN28
5F110NN33
5F110NN36
5F110NN40
(57)【要約】
【課題】可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性の向上を可能とした薄膜トランジスタアレイを提供する。
【解決手段】ゲート絶縁層２２は、体積分率で５０％を超える有機高分子化合物を含む。可撓性基板１１の表面１１Ｓと対向する視点から見て、複数の薄膜トランジスタ１２Ａが間隔を空けて並ぶ。可撓性基板１１の表面１１Ｓと対向する視点から見て、各薄膜トランジスタ１２Ａのゲート絶縁層２２と、その薄膜トランジスタ１２Ａに隣り合う薄膜トランジスタ１２Ａのゲート絶縁層２２との間の距離Ｄが、５μｍ以上２００μｍ以下である。複数の薄膜トランジスタ１２Ａを覆う層間絶縁層１３をさらに備える。層間絶縁層１３のヤング率が、ゲート絶縁層２２のヤング率よりも低い。
【選択図】図１
【解決手段】ゲート絶縁層２２は、体積分率で５０％を超える有機高分子化合物を含む。可撓性基板１１の表面１１Ｓと対向する視点から見て、複数の薄膜トランジスタ１２Ａが間隔を空けて並ぶ。可撓性基板１１の表面１１Ｓと対向する視点から見て、各薄膜トランジスタ１２Ａのゲート絶縁層２２と、その薄膜トランジスタ１２Ａに隣り合う薄膜トランジスタ１２Ａのゲート絶縁層２２との間の距離Ｄが、５μｍ以上２００μｍ以下である。複数の薄膜トランジスタ１２Ａを覆う層間絶縁層１３をさらに備える。層間絶縁層１３のヤング率が、ゲート絶縁層２２のヤング率よりも低い。
【選択図】図１
【特許請求の範囲】
【請求項1】
絶縁性を有した表面を備える可撓性基板と、
前記可撓性基板上に位置する半導体層と、前記半導体層を覆うゲート絶縁層とを備える複数のトップゲート型の薄膜トランジスタと、を備える薄膜トランジスタアレイであって、
前記ゲート絶縁層は、体積分率で５０％を超える有機高分子化合物を含み、
前記可撓性基板の前記表面と対向する視点から見て、前記複数の薄膜トランジスタが間隔を空けて並び、
前記可撓性基板の前記表面と対向する視点から見て、各薄膜トランジスタの前記ゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタの前記ゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下であり、
有機高分子化合物から構成され、前記複数の薄膜トランジスタを覆う層間絶縁層をさらに備え、
前記層間絶縁層のヤング率が、前記ゲート絶縁層のヤング率よりも低い
薄膜トランジスタアレイ。
前記可撓性基板上に位置する半導体層と、前記半導体層を覆うゲート絶縁層とを備える複数のトップゲート型の薄膜トランジスタと、を備える薄膜トランジスタアレイであって、
前記ゲート絶縁層は、体積分率で５０％を超える有機高分子化合物を含み、
前記可撓性基板の前記表面と対向する視点から見て、前記複数の薄膜トランジスタが間隔を空けて並び、
前記可撓性基板の前記表面と対向する視点から見て、各薄膜トランジスタの前記ゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタの前記ゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下であり、
有機高分子化合物から構成され、前記複数の薄膜トランジスタを覆う層間絶縁層をさらに備え、
前記層間絶縁層のヤング率が、前記ゲート絶縁層のヤング率よりも低い
薄膜トランジスタアレイ。
【請求項2】
前記可撓性基板の前記表面と対向する視点から見て、
前記ゲート絶縁層の面積が第１面積Ｓ１であり、
前記薄膜トランジスタにおけるチャネル領域の面積が第２面積Ｓ２であり、
前記第１面積Ｓ１と前記第２面積Ｓ２とが以下の式を満たす
Ｓ２≦Ｓ１≦５Ｓ２
請求項１に記載の薄膜トランジスタアレイ。
前記ゲート絶縁層の面積が第１面積Ｓ１であり、
前記薄膜トランジスタにおけるチャネル領域の面積が第２面積Ｓ２であり、
前記第１面積Ｓ１と前記第２面積Ｓ２とが以下の式を満たす
Ｓ２≦Ｓ１≦５Ｓ２
請求項１に記載の薄膜トランジスタアレイ。
【請求項3】
前記半導体層が、酸化物半導体または非単結晶シリコンから構成される
請求項１または２に記載の薄膜トランジスタアレイ。
請求項１または２に記載の薄膜トランジスタアレイ。
【請求項4】
前記薄膜トランジスタは、トップゲート‐トップコンタクト型の薄膜トランジスタであり、
前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、
前記半導体層の全体が、前記可撓性基板の前記表面に位置し、
前記ソース電極は、前記半導体層の表面における第１領域と、前記可撓性基板の前記表面における第１領域とを覆い、
前記ドレイン電極は、前記半導体層の前記表面における第２領域と、前記可撓性基板の前記表面における第２領域とを覆い、
前記ゲート絶縁層は、前記半導体層、前記ソース電極、および、前記ドレイン電極を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置する
請求項１または２に記載の薄膜トランジスタアレイ。
前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、
前記半導体層の全体が、前記可撓性基板の前記表面に位置し、
前記ソース電極は、前記半導体層の表面における第１領域と、前記可撓性基板の前記表面における第１領域とを覆い、
前記ドレイン電極は、前記半導体層の前記表面における第２領域と、前記可撓性基板の前記表面における第２領域とを覆い、
前記ゲート絶縁層は、前記半導体層、前記ソース電極、および、前記ドレイン電極を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置する
請求項１または２に記載の薄膜トランジスタアレイ。
【請求項5】
前記薄膜トランジスタは、トップゲート‐ボトムコンタクト型の薄膜トランジスタであり、
前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、
前記ソース電極は、前記可撓性基板の前記表面における第１領域に位置し、
前記ドレイン電極は、前記可撓性基板の前記表面における第２領域に位置し、前記ソース電極から離間し、
前記半導体層は、前記ソース電極の一部を覆う第１部分と、前記ドレイン電極の一部を覆う第２部分と、前記ソース電極と前記ドレイン電極との間に位置し、かつ、前記可撓性基板の前記表面上に位置する第３部分とを含み、
前記ゲート絶縁層は、前記半導体層、前記ソース電極、および、前記ドレイン電極を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置する
請求項１または２に記載の薄膜トランジスタアレイ。
前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、
前記ソース電極は、前記可撓性基板の前記表面における第１領域に位置し、
前記ドレイン電極は、前記可撓性基板の前記表面における第２領域に位置し、前記ソース電極から離間し、
前記半導体層は、前記ソース電極の一部を覆う第１部分と、前記ドレイン電極の一部を覆う第２部分と、前記ソース電極と前記ドレイン電極との間に位置し、かつ、前記可撓性基板の前記表面上に位置する第３部分とを含み、
前記ゲート絶縁層は、前記半導体層、前記ソース電極、および、前記ドレイン電極を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置する
請求項１または２に記載の薄膜トランジスタアレイ。
【請求項6】
前記薄膜トランジスタは、トップゲート‐コプラーナー型の薄膜トランジスタであり、
前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、
前記半導体層の全体が、前記可撓性基板の前記表面に位置し、前記半導体層は、第１部分と、第２部分と、前記第１部分と前記第２部分との間に位置する第３部分とを含み、
前記ゲート絶縁層は、前記半導体層の前記第３部分を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置し、
前記ソース電極は、前記半導体層の前記第１部分から前記層間絶縁層の表面まで延び、
前記ドレイン電極は、前記半導体層の前記第２部分から前記層間絶縁層の前記表面まで延びる
請求項１または２に記載の薄膜トランジスタアレイ。
前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、
前記半導体層の全体が、前記可撓性基板の前記表面に位置し、前記半導体層は、第１部分と、第２部分と、前記第１部分と前記第２部分との間に位置する第３部分とを含み、
前記ゲート絶縁層は、前記半導体層の前記第３部分を覆い、
前記ゲート電極は、前記ゲート絶縁層上に位置し、
前記ソース電極は、前記半導体層の前記第１部分から前記層間絶縁層の表面まで延び、
前記ドレイン電極は、前記半導体層の前記第２部分から前記層間絶縁層の前記表面まで延びる
請求項１または２に記載の薄膜トランジスタアレイ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、薄膜トランジスタアレイに関する。
【背景技術】
【0002】
表示装置の一例は、一対の保護層、一対の放熱層、可撓性基板、薄膜トランジスタアレイ層、および、表示素子層を備えている。薄膜トランジスタアレイ層は、可撓性基板の第１面に位置し、かつ、可撓性基板における第１面とは反対側の第２面には、第１の放熱層が位置している。表示素子層は、薄膜トランジスタアレイ層上に位置し、かつ、可撓性基板、薄膜トランジスタアレイ層、および、表示素子層を含む積層体が、表示装置の厚さ方向において、一対の放熱層に挟まれている。一対の放熱層は、表示装置の厚さ方向において、一対の保護層に挟まれている。
【0003】
表示装置では、表示装置の厚さ方向において、薄膜トランジスタアレイ層が表示装置の中立面の近傍に位置するように、各保護層の厚さ、および、各放熱層の厚さが調整される。これにより、表示装置が曲げられた際に、薄膜トランジスタアレイ層に作用する引張応力、および、圧縮応力を抑えることが可能である。結果として、薄膜トランジスタアレイ層が有する曲げに対する電気的な耐久性を高めることが可能である（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－１９４６００号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述した表示装置では、薄膜トランジスタアレイ層が有する曲げに対する耐久性を高めるために、薄膜トランジスタアレイ層以外の層における厚さや、表示装置の厚さ方向における位置が大きく制約される。そのため、薄膜トランジスタアレイ層以外の層に対する前述の制約を緩和するために、薄膜トランジスタアレイ層そのものによって曲げに対する電気的な耐久性を有することが可能な構成が求められる。
【課題を解決するための手段】
【0006】
上記課題を解決するための薄膜トランジスタアレイは、絶縁性を有した表面を備える可撓性基板と、前記可撓性基板上に位置する半導体層と、前記半導体層を覆うゲート絶縁層とを備えるトップゲート型の薄膜トランジスタを複数備える。前記ゲート絶縁層は、体積分率で５０％を超える有機高分子化合物を含む。前記可撓性基板の前記表面と対向する視点から見て、前記複数の薄膜トランジスタが間隔を空けて並ぶ。前記可撓性基板の前記表面と対向する視点から見て、各薄膜トランジスタの前記ゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタの前記ゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下である。薄膜トランジスタアレイは、前記複数の薄膜トランジスタを覆う層間絶縁層をさらに備える。前記層間絶縁層のヤング率が、前記ゲート絶縁層のヤング率よりも低い。
【0007】
上記薄膜トランジスタアレイによれば、第１の薄膜トランジスタが有するゲート絶縁層が第２の薄膜トランジスタが有するゲート絶縁層から離間するから、薄膜トランジスタアレイが屈曲されたときに、ゲート絶縁層よりもヤング率が低い層間絶縁層にひずみが集中する。これにより、ゲート絶縁層によって覆われたチャネル部分ではひずみが低減されるため、薄膜トランジスタアレイにおいて、可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性が向上する。
【0008】
上記薄膜トランジスタアレイにおいて、前記可撓性基板の前記表面と対向する視点から見て、前記ゲート絶縁層の面積が第１面積Ｓ１であり、前記薄膜トランジスタにおけるチャネル領域の面積が第２面積Ｓ２であり、前記第１面積Ｓ１と前記第２面積Ｓ２とが以下の式を満たす。
【0009】
Ｓ２≦Ｓ１≦５Ｓ２
上記薄膜トランジスタアレイによれば、第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の５倍以下であるから、薄膜トランジスタアレイが、十分な可撓性を有することが可能である。
上記薄膜トランジスタアレイによれば、第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の５倍以下であるから、薄膜トランジスタアレイが、十分な可撓性を有することが可能である。
【0010】
上記薄膜トランジスタアレイにおいて、前記半導体層が、酸化物半導体または非単結晶シリコンから構成されてもよい。この薄膜トランジスタアレイによれば、半導体層が酸化物半導体または非単結晶シリコンから構成されるから、薄膜トランジスタアレイの電気的特性を高めることができる。
【0011】
上記薄膜トランジスタアレイにおいて、前記薄膜トランジスタは、トップゲート‐トップコンタクト型の薄膜トランジスタであり、前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、前記半導体層の全体が、前記可撓性基板の前記表面に位置し、前記ソース電極は、前記半導体層の表面における第１領域と、前記可撓性基板の前記表面における第１領域とを覆い、前記ドレイン電極は、前記半導体層の前記表面における第２領域と、前記可撓性基板の前記表面における第２領域とを覆い、前記ゲート絶縁層は、前記半導体層、前記ソース電極、および、前記ドレイン電極を覆い、前記ゲート電極は、前記ゲート絶縁層上に位置してもよい。
【0012】
上記薄膜トランジスタアレイにおいて、前記薄膜トランジスタは、トップゲート‐ボトムコンタクト型の薄膜トランジスタであり、前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、前記ソース電極は、前記可撓性基板の前記表面における第１領域に位置し、前記ドレイン電極は、前記可撓性基板の前記表面における第２領域に位置し、前記ソース電極から離間し、前記半導体層は、前記ソース電極の一部を覆う第１部分と、前記ドレイン電極の一部を覆う第２部分と、前記ソース電極と前記ドレイン電極との間に位置し、かつ、前記可撓性基板の前記表面上に位置する第３部分とを含み、前記ゲート絶縁層は、前記半導体層、前記ソース電極、および、前記ドレイン電極を覆い、前記ゲート電極は、前記ゲート絶縁層上に位置してもよい。
【0013】
上記薄膜トランジスタアレイにおいて、前記薄膜トランジスタは、トップゲート‐コプラーナー型の薄膜トランジスタであり、前記薄膜トランジスタは、ソース電極、ドレイン電極、および、ゲート電極をさらに備え、前記半導体層の全体が、前記可撓性基板の前記表面に位置し、前記半導体層は、第１部分と、第２部分と、前記第１部分と前記第２部分との間に位置する第３部分とを含み、前記ゲート絶縁層は、前記半導体層の前記第３部分を覆い、前記ゲート電極は、前記ゲート絶縁層上に位置し、前記ソース電極は、前記半導体層の前記第１部分から前記層間絶縁層の表面まで延び、前記ドレイン電極は、前記半導体層の前記第２部分から前記層間絶縁層の前記表面まで延びてもよい。
【発明の効果】
【0014】
上記薄膜トランジスタアレイによれば、可撓性基板の曲げに対する薄膜トランジスタの電気的な耐久性の向上が可能となる。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
図１から図１１を参照して、薄膜トランジスタアレイの一実施形態を説明する。なお、以下に説明する薄膜トランジスタにおけるソースとドレインとは、薄膜トランジスタの駆動回路の動作によって定まるため、第１の電極がソースからドレインに機能を替えてもよく、かつ、第２の電極がドレインからソースに機能を替えてもよい。
【0017】
［薄膜トランジスタアレイの構造］
図１から図６を参照して、薄膜トランジスタアレイの構造を説明する。なお、図１が示す薄膜トランジスタアレイは、トップゲート‐トップコンタクト型の薄膜トランジスタを備える。図２が示す薄膜トランジスタアレイは、トップゲート‐ボトムコンタクト型の薄膜トランジスタを備える。図３が示す薄膜トランジスタアレイは、トップゲート‐コプラーナー型の薄膜トランジスタを備える。図４が示す薄膜トランジスタアレイは、トップゲート‐ボトムコンタクト型の薄膜トランジスタを備え、かつ、図４には、各薄膜トランジスタが備えるドレイン電極に接続された画素電極の一部が層間絶縁層上に位置する構造が示されている。
図１から図６を参照して、薄膜トランジスタアレイの構造を説明する。なお、図１が示す薄膜トランジスタアレイは、トップゲート‐トップコンタクト型の薄膜トランジスタを備える。図２が示す薄膜トランジスタアレイは、トップゲート‐ボトムコンタクト型の薄膜トランジスタを備える。図３が示す薄膜トランジスタアレイは、トップゲート‐コプラーナー型の薄膜トランジスタを備える。図４が示す薄膜トランジスタアレイは、トップゲート‐ボトムコンタクト型の薄膜トランジスタを備え、かつ、図４には、各薄膜トランジスタが備えるドレイン電極に接続された画素電極の一部が層間絶縁層上に位置する構造が示されている。
【0018】
本開示の薄膜トランジスタアレイは、薄膜トランジスタが上述したいずれの構造であっても、以下の条件１から条件４を満たす。
（条件１）薄膜トランジスタの型式が、トップゲート型である。
（条件１）薄膜トランジスタの型式が、トップゲート型である。
【0019】
（条件２）ゲート絶縁層が、体積分率で５０％を超える有機高分子化合物を含む。
（条件３）可撓性基板の表面と対向する視点から見て、各薄膜トランジスタのゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタのゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下である。
（条件３）可撓性基板の表面と対向する視点から見て、各薄膜トランジスタのゲート絶縁層と、その薄膜トランジスタに隣り合う薄膜トランジスタのゲート絶縁層との間の距離が、５μｍ以上２００μｍ以下である。
【0020】
（条件４）有機高分子化合物から構成される層間絶縁層のヤング率が、ゲート絶縁層のヤング率よりも小さい。
層間絶縁層のヤング率、および、ゲート絶縁層のヤング率は、ＩＳＯ １４５７７に準拠したナノインデンター法によって測定される値である。
層間絶縁層のヤング率、および、ゲート絶縁層のヤング率は、ＩＳＯ １４５７７に準拠したナノインデンター法によって測定される値である。
【0021】
以下、図面を参照して、薄膜トランジスタアレイが備える薄膜トランジスタの構造を詳しく説明する。
図１が示す薄膜トランジスタアレイ１０は、絶縁性を有した表面１１Ｓを備える可撓性基板１１と、複数の薄膜トランジスタ１２Ａと、複数の薄膜トランジスタ１２Ａを覆う層間絶縁層１３とを備えている。薄膜トランジスタ１２Ａの型式は、トップゲート‐トップコンタクト型である。薄膜トランジスタ１２Ａは、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、および、ゲート電極２５を備えている。
図１が示す薄膜トランジスタアレイ１０は、絶縁性を有した表面１１Ｓを備える可撓性基板１１と、複数の薄膜トランジスタ１２Ａと、複数の薄膜トランジスタ１２Ａを覆う層間絶縁層１３とを備えている。薄膜トランジスタ１２Ａの型式は、トップゲート‐トップコンタクト型である。薄膜トランジスタ１２Ａは、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、および、ゲート電極２５を備えている。
【0022】
半導体層２１の全体が、可撓性基板１１の表面１１Ｓに位置している。ソース電極２３は、半導体層２１の表面２１Ｓにおける第１領域２１Ｓ１と、可撓性基板１１の表面１１Ｓにおける第１領域１１Ｓ１とを覆っている。ドレイン電極２４は、半導体層２１の表面２１Ｓにおける第２領域２１Ｓ２と、可撓性基板１１の表面１１Ｓにおける第２領域１１Ｓ２とを覆っている。ゲート絶縁層２２は、半導体層２１、ソース電極２３、および、ドレイン電極２４を覆っている。ゲート電極２５は、ゲート絶縁層２２上に位置している。
【0023】
図２が示す薄膜トランジスタアレイ１０は、図１が示す薄膜トランジスタアレイ１０と同様に、可撓性基板１１、複数の薄膜トランジスタ１２Ｂ、および、層間絶縁層１３を備えている。薄膜トランジスタ１２Ｂの型式は、トップゲート‐ボトムコンタクト型である。薄膜トランジスタ１２Ｂは、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、および、ゲート電極２５を備えている。
【0024】
ソース電極２３は、可撓性基板１１の表面１１Ｓにおける第１領域１１Ｓ３に位置している。ドレイン電極２４は、可撓性基板１１の表面１１Ｓにおける第２領域１１Ｓ４に位置している。ドレイン電極２４は、ソース電極２３から離間している。半導体層２１は、第１部分２１Ａ、第２部分２１Ｂ、および、第３部分２１Ｃを含んでいる。第１部分２１Ａは、ソース電極２３の一部を覆っている。第２部分２１Ｂは、ドレイン電極２４の一部を覆っている。第３部分２１Ｃは、ソース電極２３とドレイン電極２４との間に位置し、かつ、可撓性基板１１の表面１１Ｓ上に位置している。ゲート絶縁層２２は、半導体層２１、ソース電極２３、および、ドレイン電極２４を覆っている。ゲート電極２５は、ゲート絶縁層２２上に位置している。
【0025】
図３が示す薄膜トランジスタアレイ１０は、図１が示す薄膜トランジスタアレイ１０と同様に、可撓性基板１１、複数の薄膜トランジスタ１２Ｃ、および、層間絶縁層１３とを備えている。薄膜トランジスタ１２Ｃの型式は、トップゲート‐コプラーナー型である。薄膜トランジスタ１２Ｃは、半導体層２１、ゲート絶縁層２２、ソース電極２３、ドレイン電極２４、ゲート電極２５を備えている。
【0026】
半導体層２１の全体が、可撓性基板１１の表面１１Ｓに位置している。半導体層２１は、第１部分２１Ｄと、第２部分２１Ｅと、第１部分２１Ｄと第２部分２１Ｅとの間に位置する第３部分２１Ｆとを含んでいる。ゲート絶縁層２２は、半導体層２１の第３部分２１Ｆを覆っている。ゲート電極２５は、ゲート絶縁層２２上に位置している。ソース電極２３は、半導体層２１の第１部分２１Ｄから層間絶縁層１３の表面１３Ｓまで延びている。ソース電極２３は、層間絶縁層１３が有する第１コンタクトホール１３Ｈ１内に形成され、かつ、層間絶縁層１３の表面１３Ｓに露出している。ドレイン電極２４は、半導体層２１の第２部分２１Ｅから層間絶縁層１３の表面１３Ｓまで延びている。ドレイン電極２４は、層間絶縁層１３が有する第２コンタクトホール１３Ｈ２内に形成されて、かつ、層間絶縁層１３の表面１３Ｓに露出している。
【0027】
なお、半導体層２１のうち、第１部分２１Ｄおよび第２部分２１Ｅは、第３部分２１Ｆに対してドーパントが高濃度にドープされた高ドープ領域である。半導体層２１の型式がｎ型の場合には、高ドープ領域はｎ型のドーパントが高濃度にドープされたｎ＋領域である。一方で、半導体層２１の型式がｐ型の場合には、高ドープ領域はｐ型のドーパントが高濃度にドープされたｐ＋領域である。
【0028】
条件１に記載のように、本開示の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの型式は、トップゲート型である。トップゲート型の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃによれば、ゲート絶縁層２２が形成される前に、半導体層２１が形成される。半導体層２１は、例えば、スパッタ法やプラズマＣＶＤ法によって形成される。そのため、半導体層２１の形成にスパッタ法やプラズマＣＶＤ法などが用いられ、かつ、ゲート絶縁層２２が高い可撓性を有した有機高分子化合物から形成される場合でも、ゲート絶縁層２２に半導体層２１の形成に起因した損傷が生じない。これにより、ゲート絶縁層２２と半導体層２１との間に良好な界面が形成され、結果として、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの電気的特性の劣化が抑えられる。
【0029】
これに対して、薄膜トランジスタがボトムゲート型である場合には、ゲート絶縁層上に半導体層が形成される。高い可撓性を有した有機化合物から構成されるゲート絶縁層の上にスパッタ法やプラズマＣＶＤ法などによって半導体層が形成された場合には、ゲート絶縁層が損傷し、ゲート絶縁層と半導体層との間には良好な界面が形成されないことがある。この場合、薄膜トランジスタの電気的特性が劣化する。
【0030】
なお、例えば酸化物半導体から構成される半導体層２１を塗布法によって形成することも可能ではある。しかしながら、塗布法によって形成された酸化物半導体層が十分な移動度や信頼性を有するためには、酸化物半導体から構成される塗布膜を３００℃以上の高温で焼成することが必要とされる。そのため、耐熱性の低い有機化合物から形成されるゲート絶縁層２２上に、塗布法を用いて半導体層２１を形成することは難しい。
【0031】
図４は、図２が示す薄膜トランジスタアレイ１０と同様に、トップゲート‐ボトムコンタクト型の薄膜トランジスタ１２Ｂを備える構造の一例を示している。図４が示す例では、薄膜トランジスタ１２Ｂのドレイン電極２４に画素電極が接続されている。
【0032】
図４が示すように、層間絶縁層１３は、ドレイン電極２４に接続されるコンタクトホール１３Ｈを備えている。画素電極１４は、コンタクトホール１３Ｈを確定する面に沿って位置し、かつ、層間絶縁層１３の表面１３Ｓに位置している。
【0033】
図５は、図１が示す薄膜トランジスタアレイ１０と同様に、トップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える構造の一例を示している。図５（ａ）は、可撓性基板１１に直交する平面に沿う断面における薄膜トランジスタ１２Ａの断面構造を示している。図５（ｂ）は、可撓性基板１１の表面１１Ｓと対向する視点から見た薄膜トランジスタ１２Ａの平面構造を示している。なお、図５（ｂ）では、図示の便宜上、層間絶縁層１３の図示が省略されている。
【0034】
図５（ａ）が示すように、薄膜トランジスタ１２Ａにおいて、半導体層２１が可撓性基板１１の表面１１Ｓ上に位置している。半導体層２１の一部がソース電極２３によって覆われ、かつ、半導体層２１の他の一部がドレイン電極２４によって覆われている。
【0035】
可撓性基板１１に直交する断面において、ゲート絶縁層２２はテーパー状を有することが好ましい。テーパー状には、順テーパー状と逆テーパー状とが含まれる。ゲート絶縁層２２は、図５(ａ）が示すように、順テーパー状を有することがより好ましい。なお、順テーパー状とは、ゲート絶縁層２２の厚さ方向に直交する断面積が、可撓性基板１１の表面１１Ｓに向けて単調増加する形状のことである。なお、前述したゲート絶縁層２２の厚さ方向に直交する断面積とは、ゲート絶縁層２２の外形によって規定される断面積である。これに対して、逆テーパー状とは、ゲート絶縁層２２の厚さ方向に直交する断面積が、可撓性基板１１の表面１１Ｓに向けて単調減少する形状のことである。なお、前述したゲート絶縁層２２の厚さ方向に直交する断面積とは、ゲート絶縁層２２の外形によって規定される断面積である。
【0036】
ゲート絶縁層２２の面積は、第１面積Ｓ１である。第１面積Ｓ１は、ゲート絶縁層２２の厚さ方向に直交する断面積のうち、最も大きい断面積である。なお、当該断面積は、ゲート絶縁層２２の外形によって規定される断面積である。そのため、図５（ａ）が示すように、可撓性基板１１に直交する断面において、ゲート絶縁層２２が順テーパー状を有する場合には、ゲート絶縁層２２のうちで、可撓性基板１１接する位置での断面積が第１面積Ｓ１である。これに対して、ゲート絶縁層２２が逆テーパー状を有する場合には、ゲート絶縁層２２のうちで、ゲート電極２５が位置する面の面積が第１面積Ｓ１である。
【0037】
図５（ｂ）が示すように、可撓性基板１１の表面１１Ｓと対向する視点から見て、ソース電極２３とドレイン電極２４との間の距離が、チャネル長Ｌである。ソース電極２３とドレイン電極２４とが並ぶ方向に直交する方向に沿う半導体層２１の長さが、チャネル幅Ｗである。薄膜トランジスタ１２Ａにおいて、チャネル長Ｌとチャネル幅Ｗとによって特定される領域が、チャネル領域である。チャネル領域の面積は、第２面積Ｓ２である。第２面積Ｓ２は、チャネル長Ｌとチャネル幅Ｗとの乗算値である。
【0038】
なお、薄膜トランジスタの型式が図３を参照して先に説明したトップゲート‐コプラーナー型である場合には、半導体層２１における高ドープ領域は、チャネル領域には含まれない。そのため、薄膜トランジスタ１２Ｂにおいて、チャネル長Ｌは、ソース電極２３とドレイン電極２４とが並ぶ方向に沿う第３部分２１Ｆの長さであり、かつ、チャネル幅Ｗは、ソース電極２３とドレイン電極２４とが並ぶ方向に直交する方向に沿う第３部分２１Ｆの長さである。
【0039】
ゲート絶縁層２２の第１面積Ｓ１と、チャネル領域の第２面積Ｓ２とは、以下の式を満たすことが好ましい。
Ｓ２≦Ｓ１≦５Ｓ２
上記式によれば、第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の５倍以下であるから、薄膜トランジスタアレイ１０が、十分な可撓性を有することが可能である。
Ｓ２≦Ｓ１≦５Ｓ２
上記式によれば、第１面積Ｓ１が第２面積Ｓ２以上であるから、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積Ｓ２の５倍以下であるから、薄膜トランジスタアレイ１０が、十分な可撓性を有することが可能である。
【0040】
【0041】
図６が示すように、複数の薄膜トランジスタ１２Ａは、ソース電極２３が延びる第１方向に沿って等間隔で並び、かつ、ソース電極２３とドレイン電極２４が並ぶ第２方向に沿って等間隔で並んでいる。第１方向において、薄膜トランジスタ１２Ａにおけるゲート絶縁層２２間の距離が、第１距離Ｄ１である。第２方向において、薄膜トランジスタ１２Ａにおけるゲート絶縁層２２間の距離が、第２距離Ｄ２である。第２距離Ｄ２は、第１距離Ｄ１よりも長い。なお、ゲート絶縁層２２間の距離は、各ゲート絶縁層２２の可撓性基板１１と接する面での輪郭に基づく。すなわち、可撓性基板１１の表面１１Ｓにおいて、第1の薄膜トランジスタ１２Ａが備えるゲート絶縁層２２の輪郭と、第２の薄膜トランジスタ１２Ａが備えるゲート絶縁層２２の輪郭との間の距離が、ゲート絶縁層２２間の距離である。図６が示す例では、互いに隣り合う薄膜トランジスタ１２Ａ間の最短距離である第１距離Ｄ１が、上述した条件３におけるゲート絶縁層２２間の距離Ｄである。すなわち、第１距離Ｄ１が、５μｍ以上２００μｍ以下であればよい。
【0042】
以下、薄膜トランジスタ１２Ａ，１２Ｂ、１２Ｃが備える各層をより詳しく説明する。
［可撓性基板１１］
可撓性基板１１において、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの半導体層２１および各電極２３，２４の少なくとも一方が位置する面が絶縁性を有することが必要である。図１から図６を参照して先に説明した薄膜トランジスタアレイ１０では、可撓性基板１１の表面１１Ｓが絶縁性を有することが必要である。可撓性基板１１は、透明基板でもよいし、不透明基板でもよい。薄膜トランジスタアレイ１０が透過性ディスプレイに適用される場合には、可撓性基板１１は透明基板であることが好ましい。
［可撓性基板１１］
可撓性基板１１において、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの半導体層２１および各電極２３，２４の少なくとも一方が位置する面が絶縁性を有することが必要である。図１から図６を参照して先に説明した薄膜トランジスタアレイ１０では、可撓性基板１１の表面１１Ｓが絶縁性を有することが必要である。可撓性基板１１は、透明基板でもよいし、不透明基板でもよい。薄膜トランジスタアレイ１０が透過性ディスプレイに適用される場合には、可撓性基板１１は透明基板であることが好ましい。
【0043】
可撓性基板１１を構成する材料は、有機高分子化合物、有機材料と無機材料との両方を含む有機無機複合材料、金属、合金、および、無機高分子化合物から構成される群から選択される少なくとも一種であってよい。
【0044】
有機高分子化合物は、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン‐テトラフルオロエチレンコポリマー、ポリイミド、フッ素系ポリマー、環状ポリオレフィン系ポリマーから構成される群から選択される少なくとも一種であってよい。
【0045】
有機無機複合材料は、例えば、ガラス繊維強化アクリルポリマー、または、ガラス繊維強化ポリカーボネートであってよい。金属は、例えば、アルミニウム、または、銅であってよい。合金は、例えば、鉄クロム合金、鉄ニッケル合金、または、鉄ニッケルクロム合金であってよい。無機高分子化合物は、例えば、無アルカリガラスまたはアルカリガラスであってよい。無アルカリガラスは、酸化珪素、酸化硼素、および、酸化アルミニウムを含む。アルカリガラスは、酸化珪素、酸化ナトリウム、および、酸化カルシウムを含む。
【0046】
可撓性基板１１は、単層構造体でもよいし、多層構造体でもよい。可撓性基板１１が多層構造体である場合には、可撓性基板１１を構成する各層を構成する材料は、それぞれ有機高分子化合物、有機無機複合材料、金属、合金、および、無機高分子化合物から構成される群から選択されるいずれか一種であってよい。
【0047】
可撓性基板１１が単層構造体である場合には、可撓性基板１１は、絶縁性を有したフィルムでもよいし、可撓性を有した薄板ガラスでもよい。可撓性基板１１が薄板ガラスである場合には、薄板ガラスの厚さは０．５ｍｍ以下であることが好ましく、０．１ｍｍ以下であることがより好ましい。
【0048】
可撓性基板１１が多層構造体である場合には、導電性を有した箔と、箔上に形成された絶縁層とを備えてもよい。この場合には、絶縁層が、可撓性基板１１の表面１１Ｓを有する。
【0049】
可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板と、下地基板から剥離可能に構成された剥離層とを備えてもよい。剥離層は、複数の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃとともに、下地基板から剥がされる。複数の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃを備える剥離層は、別の可撓性基材に貼り付けられてもよい。可撓性基材は、例えば、耐熱性が低い紙類、セロファン基材、布類、再生繊維類、皮革類、ナイロン基材、ポリウレタン基材であってよい。この場合には、剥離層と可撓性基材とは、別の可撓性基板１１を構成する。
【0050】
可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板とガスバリア層とを備えてもよい。この場合には、可撓性基板１１は、下地基板の両面または片面にガスバリア層を有することができる。下地基板が有機化合物から構成されるフィルムである場合には、水分子および酸素分子の少なくとも一方である酸化源がフィルムを透過し、酸化源が薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃを構成する各層に対して付着することがある。これにより、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの電気的特性が低下する場合がある。
【0051】
この点、下地基板の両面または片面にガスバリア層を形成することによって、酸化源の透過を抑えることが可能である。ガスバリア層は、無機化合物から形成されてよい。無機化合物は、例えば酸化珪素、窒化珪素、アルミナなどであってよい。なお、ガスバリア層が可撓性基板１１の片面のみに形成される場合には、ガスバリア層は、可撓性基板１１の表面１１Ｓを含んでもよいし、表面１１Ｓとは反対側の面を含んでもよい。
【0052】
可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板と、下地基板の表面を平坦化するための平坦化層を備えてもよい。可撓性基板１１が平坦化層を備える場合には、平坦化層が可撓性基板１１の表面１１Ｓを含む。あるいは、可撓性基板１１が多層構造体である場合には、可撓性基板１１は、下地基板と、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃを構成する各層と可撓性基板１１との密着性を高めるための密着層を備えてもよい。可撓性基板１１が密着層を備える場合には、密着層が可撓性基板１１の表面を含む。
【0053】
［電極１４，２３，２４，２５］
各電極１４，２３，２４，２５はそれぞれ単層構造体でもよいし、多層構造体でもよい。各電極１４，２３，２４，２５が多層構造体である場合には、各電極１４，２３，２４，２５はそれぞれ電極の下層との密着性を高める最下層、および、電極の上層との密着性を高める最上層を有することが好ましい。
各電極１４，２３，２４，２５はそれぞれ単層構造体でもよいし、多層構造体でもよい。各電極１４，２３，２４，２５が多層構造体である場合には、各電極１４，２３，２４，２５はそれぞれ電極の下層との密着性を高める最下層、および、電極の上層との密着性を高める最上層を有することが好ましい。
【0054】
各電極１４，２３，２４，２５を構成する材料は、単一材料から構成される金属でもよいし、合金でもよいし、導電性を有する金属酸化物でもよい。各電極１４，２３，２４，２５を構成する材料は、相互に異なってもよいし、同じであってもよい。
【0055】
金属は、例えば、遷移金属、アルカリ金属、および、アルカリ土類金属から構成される群から選択される少なくとも一種である。遷移金属は、例えば、インジウム、アルミニウム、金、銀、白金、チタン、銅、ニッケル、タングステンから構成される群から選択される少なくとも一種であってよい。アルカリ金属は、例えば、リチウム、あるいは、セシウムであってよい。アルカリ土類金属は、例えば、マグネシウムおよびカルシウムの少なくとも一種であってよい。合金は、例えば、モリブデンニオブ、鉄クロム、アルミニウムリチウム、マグネシウム銀、アルミネオジウム合金、アルミネオジムジルコニア合金（Ａｌ‐Ｎｄ）から構成される群から選択されるいずれか一種であってよい。
【0056】
金属酸化物は、例えば、酸化インジウム、酸化錫、酸化亜鉛、酸化カドミウム、酸化インジウムカドミウム、酸化カドミウム錫、酸化亜鉛錫から構成される群から選択されるいずれか一種であってよい。金属酸化物は、不純物を含んでもよい。不純物を含有する金属酸化物は、例えば不純物を含む酸化インジウムであってよい。当該不純物は、例えば、錫、亜鉛、チタン、セリウム、ハフニウム、ジルコニウム、モリブデン、タングステンから構成される群から選択される少なくとも一種であってよい。不純物を含有する金属酸化物は、例えば不純物を含む酸化錫でもよい。当該不純物は、例えばアンチモンまたはフッ素であってよい。不純物を含有する金属酸化物は、例えば不純物を含む酸化亜鉛でもよい。当該不純物は、ガリウム、アルミニウム、硼素から構成される群から選択される少なくとも一種であってよい。また、不純物を含む金属酸化物は、水素原子を含む金属酸化物でもよい。金属酸化物中に含まれる水素原子は、金属酸化物中において良好な電子供与サイトを形成することが可能である。
【0057】
電極１４，２３，２４，２５の成膜方法は、例えば、スパッタ法、蒸着法、プラズマＣＶＤ（Chemical Vapor Deposition）法、原子堆積法（ＡＬＤ：Atomic Layer Deposition）、印刷法、塗布法などであってよい。電極１４，２３，２４，２５の成膜方法は、スパッタ法または印刷法であることが好ましい。スパッタ法および印刷法によれば、他の成膜方法に比べて、生産速度が高く、生産コストが低く、かつ、大面積へ成膜が容易である。電極１４，２３，２４，２５を形成する際には、各種の成膜方法によって電極１４，２３，２４，２５を形成するための薄膜を成膜した後に、フォトマスクなどを用いたフォトリソグラフィ法によって、薄膜を所望の形状にパターニングしてもよい。なお、印刷法を用いて電極１４，２３，２４，２５を形成する場合には、印刷法を用いて電極１４，２３，２４，２５を形成するための薄膜を形成した後に、フォトリソグラフィ法によって薄膜を所望の形状にパターニングしてもよい。あるいは、印刷法を用いた場合には、所望の形状を有した電極１４，２３，２４，２５を形成することも可能である。
【0058】
各電極１４，２３，２４，２５に適用することが可能な材料の範囲を広げる観点では、各電極１４，２３，２４，２５の電気抵抗率が、５．０×１０－５Ω・ｃｍ以上であることが好ましい。薄膜トランジスタの消費電力を抑える観点では、各電極１４，２３，２４，２５の電気抵抗率は、１．０×１０－２Ω・ｃｍ以下であることが好ましい。各電極１４，２３，２４，２５の電気抵抗値を抑える観点では、各電極１４，２３，２４，２５の厚さは、５０ｎｍ以上であることが好ましい。薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃを構成する各層の平坦性を高める観点では、各電極１４，２３，２４，２５の厚さは、３００ｎｍ以下であることが好ましく、１５０ｎｍ以下であることがより好ましい。
【0059】
［半導体層２１］
半導体層２１を構成する材料は、無機半導体でもよいし、有機半導体でもよい。移動度を高める観点、および、信頼性を高める観点から、半導体層２１は無機半導体から構成されることが好ましい。無機半導体は、非単結晶シリコン、単結晶シリコン、化合物半導体であってよい。成膜温度を有機高分子化合物から構成される基板の耐熱温度程度まで低める観点では、半導体層２１は、酸化物半導体または非単結晶シリコンから構成されることが好ましい。
半導体層２１を構成する材料は、無機半導体でもよいし、有機半導体でもよい。移動度を高める観点、および、信頼性を高める観点から、半導体層２１は無機半導体から構成されることが好ましい。無機半導体は、非単結晶シリコン、単結晶シリコン、化合物半導体であってよい。成膜温度を有機高分子化合物から構成される基板の耐熱温度程度まで低める観点では、半導体層２１は、酸化物半導体または非単結晶シリコンから構成されることが好ましい。
【0060】
酸化物半導体は、インジウム、カドミウム、亜鉛、錫から構成される群から選択される少なくとも一種の元素を含むことが好ましい。酸化物半導体は、アルミニウム、チタン、ガリウム、タングステン、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、ハフニウム、プラセオジム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）か構成される群から選択される少なくとも一種の金属元素を含んでもよい。
【0061】
非単結晶シリコンは、例えば、水素化非晶質シリコン（ａ‐Ｓｉ：Ｈ）、水素化微結晶シリコン（μｃ‐Ｓｉ：Ｈ）、低温多結晶シリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）などであってよい。
【0062】
半導体層２１の厚さにおける均一性を高める観点では、半導体層２１の厚さは、５ｎｍ以上であることが好ましい。半導体層２１を構成する材料の使用量を抑える観点では、半導体層２１の厚さは、１００ｎｍ以下であることが好ましい。厚さの均一性を高めること、および、材料の使用量を抑制することを両立する観点では、半導体層２１の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。さらに、これらの効果を得る実効性を高める観点では、半導体層２１の厚さは、１０ｎｍ以上５０ｎｍ以下であることがより好ましい。
【0063】
半導体層２１の成膜方法は、例えば、スパッタ法、蒸着法、プラズマＣＶＤ法、原子堆積法、塗布法、転写法などであってよい。
［高ドープ領域］
上述したように、トップゲート‐コプラーナー型の薄膜トランジスタ１２Ｂでは、半導体層２１とソース電極２３との電気的な接触、および、半導体層２１とドレイン電極２４との電気的な接触を改善するために、半導体層２１にドーパントがドーピングされる。これによって、半導体層２１に、高ドープ領域が形成される。図３を参照して先に説明した例では、半導体層２１における第１部分２１Ｄおよび第２部分２１Ｅが、高ドープ領域である。これに対して、半導体層２１のうち、第１部分２１Ｄと第２部分２１Ｅとに挟まれた第３部分２１Ｆには、ドーパントがドーピングされていない。これにより、第３部分２１Ｆは、チャネル層として機能する。
［高ドープ領域］
上述したように、トップゲート‐コプラーナー型の薄膜トランジスタ１２Ｂでは、半導体層２１とソース電極２３との電気的な接触、および、半導体層２１とドレイン電極２４との電気的な接触を改善するために、半導体層２１にドーパントがドーピングされる。これによって、半導体層２１に、高ドープ領域が形成される。図３を参照して先に説明した例では、半導体層２１における第１部分２１Ｄおよび第２部分２１Ｅが、高ドープ領域である。これに対して、半導体層２１のうち、第１部分２１Ｄと第２部分２１Ｅとに挟まれた第３部分２１Ｆには、ドーパントがドーピングされていない。これにより、第３部分２１Ｆは、チャネル層として機能する。
【0064】
半導体層２１に高ドープ領域を形成する際には、半導体層２１のうち、第１部分２１Ｄおよび第２部分２１Ｅに、例えばプラズマ処理やイオン注入処理などによって、ドーパントをドープする。これにより、第１部分２１Ｄおよび第２部分２１Ｅに、ドーパントが高い濃度でドープされる。この際に、第３部分２１Ｆをレジストなどによって被覆することによって、第３部分２１Ｆに対してドーパントがドープされない。
【0065】
例えば、半導体層２１がｎ型の酸化物半導体から構成される場合には、アルゴンガスや窒素ガスなどを用いてプラズマ処理を行うことによって、半導体層２１内に酸素空孔を増加させることが可能である。これにより、半導体層２１の導電率が増大するから、半導体層２１に高ドープ領域を形成することができる。また、半導体層２１がｎ型の酸化物半導体から形成される場合には、水素ガスやフッ化窒素（ＮＦ３）ガスなどを用いてプラズマ処理を行うことによって、水素やフッ素を半導体層２１に注入することができる。半導体層２１に注入された水素やフッ素がｎ型のドーパントとして働くから、半導体層２１に高ドープ領域を形成することができる。ｎ型の酸化物半導体は、例えば、酸化インジウムガリウム亜鉛（Ｉｎ‐Ｇａ‐Ｚｎ‐Ｏ）、酸化亜鉛（Ｚｎ‐Ｏ）、酸化インジウム亜鉛（Ｉｎ‐Ｚｎ‐Ｏ）などであってよい。
【0066】
半導体層２１が、ｎ型の水素化アモルファスシリコンや、ｎ型の微結晶シリコンから構成される場合には、例えば、ホスフィン（ＰＨ３）ガスと水素ガスとの混合ガスや、ホスフィンガスとアルゴンガスとの混合ガスを用いてプラズマ処理を行う。これにより、半導体層２１に高ドープ領域を形成することができる。
【0067】
一方、半導体層２１が、ｐ型の水素化アモルファスシリコンや、ｐ型の微結晶シリコンから構成される場合には、例えば、ジボラン（Ｂ２Ｈ６）ガスと水素との混合ガスや、ジボランガスとアルゴンとの混合ガスを用いてプラズマ処理を行う。これにより、半導体層２１に高ドープ領域を形成することができる。
【0068】
［ゲート絶縁層２２］
ゲート絶縁層２２は、単層構造体でもよいし、多層構造体でもよい。ゲート絶縁層２２が単層構造体あるいは多層構造体のいずれであっても、ゲート絶縁層２２は、上述した条件２によるように、有機高分子化合物を含む。これにより本開示の薄膜トランジスタアレイ１０は、可撓性を有することが可能である。なお、本開示の薄膜トランジスタアレイ１０において、ゲート絶縁層２２を構成する有機高分子化合物とは、有機高分子化合物のみから構成される材料だけではなく、有機高分子化合物と無機化合物の混合物である有機無機複合材料であって、かつ、混合物において有機高分子化合物の体積分率が５０％を超える材料であってよい。すなわち、ゲート絶縁層２２において、有機高分子化合物が主成分である。
ゲート絶縁層２２は、単層構造体でもよいし、多層構造体でもよい。ゲート絶縁層２２が単層構造体あるいは多層構造体のいずれであっても、ゲート絶縁層２２は、上述した条件２によるように、有機高分子化合物を含む。これにより本開示の薄膜トランジスタアレイ１０は、可撓性を有することが可能である。なお、本開示の薄膜トランジスタアレイ１０において、ゲート絶縁層２２を構成する有機高分子化合物とは、有機高分子化合物のみから構成される材料だけではなく、有機高分子化合物と無機化合物の混合物である有機無機複合材料であって、かつ、混合物において有機高分子化合物の体積分率が５０％を超える材料であってよい。すなわち、ゲート絶縁層２２において、有機高分子化合物が主成分である。
【0069】
有機高分子化合物は、例えば、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、アモルファスフッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマーなどであってよい。有機高分子化合物中には、フッ素原子が含まれてもよい。
【0070】
有機無機複合材料は、有機高分子化合物と無機化合物との混合物であるから、有機高分子化合物に由来する柔軟性と、無機化合物に由来する高い耐電圧特性および高い誘電率特性とを兼ね備える。そのため、有機無機複合材料から構成されるゲート絶縁層２２によれば、柔軟性、高い耐電圧特性、および、高い誘電率特性を得ることが可能である。
【0071】
有機無機複合材料は、例えば、アクリル系ポリマー内に無機化合物の微粒子を分散させた材料であってよい。微粒子を構成する無機化合物は、例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、酸化珪素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）などであってよい。上述したように、無機化合物の混合比率は、体積分率で５０％未満である。無機化合物の混合比率が５０％以上である場合には、無機化合物の特性が支配的になり、これによってゲート絶縁層２２の柔軟性が損なわれ、結果としてゲート絶縁層２２を備える薄膜トランジスタアレイ１０の耐屈曲性が低下する。これに対して、無機化合物の混合比率が５０％未満である、すなわち有機高分子化合物の混合比率が５０％を超える場合には、有機高分子化合物の特性が支配的になるから、ゲート絶縁層２２の柔軟性が維持される。
【0072】
ゲート絶縁層２２の抵抗率は、１×１０１１Ω・ｃｍ以上であることが好ましい。ゲート絶縁層２２の抵抗率は、１×１０１３Ω・ｃｍ以上であることがより好ましい。ゲート絶縁層２２の厚さは、３０ｎｍ以上３μｍ以下であることが好ましい。ゲート絶縁層２２の厚さは、５０ｎｍ以上１μｍ以下であることがより好ましい。ゲート絶縁層２２の厚さが３０ｎｍ以上であるから、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃのゲート絶縁層２２として十分な耐電圧特性を有し、これによって薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの駆動中に絶縁破壊を生じることが抑えられる。一方、ゲート絶縁層２２の厚さが３μｍ以下であるから、駆動電圧の上昇が抑えられ、これによって、薄膜トランジスタアレイ１０による消費電力の上昇が抑えられる。
【0073】
本開示の薄膜トランジスタアレイ１０では、可撓性基板１１の表面１１Ｓと対向する視点から見て、上述した条件３を満たすように、ゲート絶縁層が島状にパターニングされている。すなわち、本開示の薄膜トランジスタアレイ１０では、薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃごとに個別のゲート絶縁層２２を備えている。通常、薄膜トランジスタアレイは、複数の薄膜トランジスタに共通する１層のゲート絶縁層を備えている。これに対して、本開示の薄膜トランジスタアレイ１０では、１層のゲート絶縁層が島状にパターニングされ、これによって、互いに隣り合う薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃのゲート絶縁層２２が離間している。
【0074】
本開示の薄膜トランジスタアレイ１０では、第１の薄膜トランジスタ１２Ａ，１２Ｂ、１２Ｃが有するゲート絶縁層２２が第２の薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃが有するゲート絶縁層２２から離間するから、薄膜トランジスタアレイ１０が屈曲されたときに、ゲート絶縁層２２よりもヤング率が低い層間絶縁層１３にひずみが集中する。これにより、ゲート絶縁層２２によって覆われたチャネル部分ではひずみが低減されるため、薄膜トランジスタアレイ１０において、可撓性基板１１の曲げに対する薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃの電気的な耐久性が向上する。
【0075】
なお、薄膜トランジスタアレイ１０の断面において、半導体層２１が占める面積、および、各電極が占める面積は小さく、また、厚さも薄いから、半導体層２１の力学特性および各電極の力学特性が薄膜トランジスタアレイ１０の可撓性に及ぼす影響は小さい。これに対して、ゲート絶縁層２２の厚さは通常、半導体層２１の厚さおよび電極の厚さよりも厚く、かつ、薄膜トランジスタアレイ１０の大部分に渡って位置する。そのため、ゲート絶縁層２２を構成する材料に固くて脆い無機化合物を用いると、薄膜トランジスタアレイが可撓性基板の屈曲時に割れてしまうことがあった。なお、無機化合物は、例えば、二酸化珪素、窒化珪素、および、酸化アルミニウムなどである。
【0076】
この点、本開示の薄膜トランジスタアレイ１０では、ゲート絶縁層２２を構成する材料に有機高分子化合物を用い、かつ、各薄膜トランジスタ１２Ａ，１２Ｂ，１２Ｃが個別のゲート絶縁層２２を備える。そして、層間絶縁層１３がゲート絶縁層２２よりもさらに柔らかいから、薄膜トランジスタアレイ１０が高い可撓性を有し、かつ、薄膜トランジスタアレイ１０は、可撓性基板１１の屈曲にする電気的な耐久性を有することが可能である。
【0077】
このように、薄膜トランジスタアレイ１０が上述した条件４を満たすから、薄膜トランジスタアレイ１０は、可撓性基板１１の曲げに対する電気的な耐久性を有することが可能である。ゲート絶縁層２２のヤング率が第１ヤング率ＥＧＩであり、層間絶縁層１３のヤング率が第２ヤング率ＥＩＬである場合に、第１ヤング率ＥＧＩに対する第２ヤング率ＥＩＬの比（ＥＩＬ／ＥＧＩ）は１未満である。第１ヤング率ＥＧＩに対する第２ヤング率ＥＩＬの比は、例えば以下の式を満たすことが好ましい。
０．１０２５≦ＥＩＬ／ＥＧＩ≦０．７９５
０．１０２５≦ＥＩＬ／ＥＧＩ≦０．７９５
【0078】
上述したように、島状にパターニングされたゲート絶縁層において、各ゲート絶縁層２２とそのゲート絶縁層２２に隣り合うゲート絶縁層２２との間の距離Ｄは、５μｍ以上２００μｍ以下である。ゲート絶縁層２２間の距離が５μｍ以上であることによって、可撓性基板１１の屈曲時に生じたひずみが層間絶縁層１３に集中し、これによってゲート絶縁層２２に生じるひずみを低減することができる。また、ゲート絶縁層２２間の距離Ｄが２００μｍ以下であることによって、薄膜トランジスタアレイ１０の解像度が過剰に低くなることが抑えられるから、薄膜トランジスタアレイ１０が実用に足る解像度を有することが可能である。
【0079】
ゲート絶縁層２２のパターニングには、例えば以下に記載の方法を用いることができる。可撓性基板１１上に絶縁層を形成した後に絶縁層をパターニングする場合には、絶縁層のパターニングにドライエッチング法を用いることができる。また、ゲート絶縁層２２を塗布法で形成する場合には、ゲート絶縁層２２を構成する材料に感光性を付与することによって、材料の塗布によって形成された塗布膜を露光し、次いで塗布膜を現像する。これにより、パターニングされた絶縁層を得ることができる。また、印刷法を用いてゲート絶縁層２２を形成する場合には、所定のパターンを有したゲート絶縁層２２を一度の処理で形成することができる。また、ゲート絶縁層２２を形成するための絶縁膜を可撓性基板１１上に成膜する前に、可撓性基板１１として、表面１１Ｓにおいて、ゲート絶縁層２２を形成しない領域に撥液層を選択的に形成した基材を用いる。次いで、可撓性基板１１の表面１１Ｓに塗布法を用いてゲート絶縁層を形成するための絶縁層を形成する。この際に、撥液層が塗布液をはじくから、撥液層のパターンに応じたパターンを有した絶縁層を形成することができる。
【0080】
［層間絶縁層１３］
層間絶縁層１３は、単層構造体でもよいし、多層構造体でもよい。層間絶縁層１３は、上述した条件３を満たす。すなわち、層間絶縁層１３のヤング率は、ゲート絶縁層２２のヤング率よりも低い。層間絶縁層１３を構成する材料には、有機高分子化合物が最も適している。
層間絶縁層１３は、単層構造体でもよいし、多層構造体でもよい。層間絶縁層１３は、上述した条件３を満たす。すなわち、層間絶縁層１３のヤング率は、ゲート絶縁層２２のヤング率よりも低い。層間絶縁層１３を構成する材料には、有機高分子化合物が最も適している。
【0081】
層間絶縁層１３を構成する有機高分子化合物は、例えば、ポリジメチルシロキサン（ＰＤＭＳ）、シリコーン、ポリスチレン、ポリアクリルアミドゲル、ポリウレタン、ポリエチレン、ポリビニルフェノール、ポリイミド、ポリビニルアルコール、アクリルポリマー、エポキシポリマー、アモルファスフッ素ポリマーを含むフッ素系ポリマー、メラミンポリマー、フランポリマー、キシレンポリマー、ポリアミドイミドポリマー、シリコーンポリマーなどであってよい。有機高分子化合物は、フッ素原子を含んでもよい。
【0082】
層間絶縁層１３を構成する有機高分子化合物は、伸縮性を有した有機高分子化合物であってもよい。伸縮性を有した有機系材料は、例えば、伸縮性エポキシポリマー、伸縮性シリコーン、伸縮性ポリウレタンなどであってよい。
【0083】
層間絶縁層１３のヤング率は、ゲート絶縁層２２のヤング率よりも低ければよい。層間絶縁層１３のヤング率は１０ＭＰａ以下であることが好ましく、３ＭＰａ以下であることがより好ましい。ゲート絶縁層２２のヤング率、および、層間絶縁層１３のヤング率は、適切な有機高分子化合物を選択することによって制御することができる。たとえば、フッ素樹脂であるＣＹＴＯＰ（ＣＹＴＯＰは登録商標）はアクリル樹脂よりもヤング率が低い。そのため、アクリル樹脂を用いてゲート絶縁層２２を形成し、かつ、フッ素樹脂であるＣＹＴＯＰを用いて層間絶縁層１３を形成する。これによって、層間絶縁層１３のヤング率をゲート絶縁層２２のヤング率よりも低くすることができる。
【0084】
また、ゲート絶縁層２２と層間絶縁層１３とに同一の有機高分子化合物を用いた場合であっても、塗布法、焼成温度、乾燥速度などを制御することによって、ゲート絶縁層２２のヤング率を層間絶縁層１３のヤング率よりも低くすることが可能である。例えば、アクリルでは、焼成温度が２３０℃である場合のヤング率が７．８ＧＰａである一方で、焼成温度が１８０℃である場合のヤング率が６．９ＧＰａであって、焼成温度を低めることによって、ヤング率を低めることが可能である。このように、焼成温度を適切に制御することによって、同一の有機高分子化合物を用いて成膜した場合であっても、薄膜が有するヤング率を任意に制御することが可能である。
【0085】
層間絶縁層１３の厚さは、例えば、５００ｎｍ以上４μｍ以下であってよく、１μｍ以上３μｍ以上であることが好ましい。
層間絶縁層１３を形成する方法は、例えば、蒸着法、塗布法、印刷法などであってよい。層間絶縁層１３を形成する方法は、塗布法または印刷法であることが好ましい。層間絶縁層１３はパターニングされていなくてもよいし、必要に応じて層間絶縁層１３の一部がパターニングされてもよい。層間絶縁層１３の一部をパターニングする場合には、例えば、層間絶縁層１３のパターニングによって、上述したコンタクトホール１３Ｈ，１３Ｈ１，１３Ｈ２を形成する。これにより、例えば、図４を参照して先に説明した構造では、ドレイン電極２４が層間絶縁層１３のコンタクトホールを通じて画素電極１４と電気的に接続される。層間絶縁層１３のパターニングには、層間絶縁層１３を構成する材料に適した方法が用いられる。層間絶縁層１３のパターニングには、例えばドライエッチング法を用いることができる。
層間絶縁層１３を形成する方法は、例えば、蒸着法、塗布法、印刷法などであってよい。層間絶縁層１３を形成する方法は、塗布法または印刷法であることが好ましい。層間絶縁層１３はパターニングされていなくてもよいし、必要に応じて層間絶縁層１３の一部がパターニングされてもよい。層間絶縁層１３の一部をパターニングする場合には、例えば、層間絶縁層１３のパターニングによって、上述したコンタクトホール１３Ｈ，１３Ｈ１，１３Ｈ２を形成する。これにより、例えば、図４を参照して先に説明した構造では、ドレイン電極２４が層間絶縁層１３のコンタクトホールを通じて画素電極１４と電気的に接続される。層間絶縁層１３のパターニングには、層間絶縁層１３を構成する材料に適した方法が用いられる。層間絶縁層１３のパターニングには、例えばドライエッチング法を用いることができる。
【0086】
［実施例］
以下、図面を参照して、実施例および比較例を説明する。なお、図７には、比較例１の薄膜トランジスタの断面構造が示され、かつ、図８には、比較例６の薄膜トランジスタの断面構造が示されている。また、図９は、実施例の薄膜トランジスタアレイにおける層構造を示す表であり、かつ、図１０は、比較例の薄膜トランジスタアレイにおける層構造を示す表である。また、図１１は、実施例の薄膜トランジスタ、および、比較例の薄膜トランジスタの電気的特性に関する評価結果を示す表である。
以下、図面を参照して、実施例および比較例を説明する。なお、図７には、比較例１の薄膜トランジスタの断面構造が示され、かつ、図８には、比較例６の薄膜トランジスタの断面構造が示されている。また、図９は、実施例の薄膜トランジスタアレイにおける層構造を示す表であり、かつ、図１０は、比較例の薄膜トランジスタアレイにおける層構造を示す表である。また、図１１は、実施例の薄膜トランジスタ、および、比較例の薄膜トランジスタの電気的特性に関する評価結果を示す表である。
【0087】
以下に説明する各実施例および各比較例では、１０μｍの厚さを有したポリイミド基材を可撓性基板として準備した。そして、各実施例および各比較例の薄膜トランジスタアレイにおいて、可撓性基板上に８×８の画素配列で、６４個の薄膜トランジスタを形成した。
【0088】
［実施例１］
実施例１の薄膜トランジスタアレイ１０として、図１が示すトップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。
実施例１の薄膜トランジスタアレイ１０として、図１が示すトップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。
【0089】
その後、ＩＧＺＯ薄膜上にスピンコート法を用いて感光性ポジ型レジストを塗布した。次いで、マスク露光を行った後に、アルカリ現像による現像を行うことによって、フォトレジストパターンを形成した。次に、ＩＧＺＯ薄膜を酸系のエッチング液を用いてウェットエッチングし、これによってＩＧＺＯ薄膜のうち、不要な部分を除去した。続いて、レジスト剥離液により、ＩＧＺＯ薄膜からフォトレジストパターンを除去することによって半導体層２１を得た。すなわち、フォトリソグラフィ法を用いて、半導体層２１を得た。なお、以下において、ＩＧＺＯ薄膜と同様の方法によって薄膜をパターニングした場合に、フォトリソグラフィ法によって薄膜をパターニングしたと記載する。
【0090】
次に、半導体層２１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを１０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0091】
そして、可撓性基板１１に架橋剤を含むポリビニルピロリドン（ＰＶＰ）をスピンコート法を用いて塗布し、これによってＰＶＰ薄膜を形成した。次いで、ＰＶＰ薄膜をフォトリソグラフィ法を用いてパターニングした後に、パターニング後のＰＶＰ薄膜を焼成することによって、ＰＶＰを架橋させ、これによってゲート絶縁層２２を得た。ゲート絶縁層２２の厚さは０．８μｍであり、ゲート絶縁層２２間の最短距離は５μｍであり、ゲート絶縁層の第１面積Ｓ１は２００μｍ２であった。
【0092】
次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を得た。
【0093】
続いて、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１３を得た。焼成後の層間絶縁層１３の厚さは、３μｍであった。これにより、実施例１の薄膜トランジスタアレイ１０を得た。
【0094】
［実施例２］
実施例１において、以下を変更した以外は、実施例１と同様の方法によって、実施例２の薄膜トランジスタアレイ１０を得た。
実施例１において、以下を変更した以外は、実施例１と同様の方法によって、実施例２の薄膜トランジスタアレイ１０を得た。
【0095】
・ゲート絶縁層２２間の距離Ｄ：７μｍ
・第１面積Ｓ１：５００μｍ２
・ゲート絶縁層２２：アクリル樹脂
・ゲート絶縁層２２の厚さ：０．６μｍ
・層間絶縁層１３：アモルファスフッ素樹脂
（ＣＹＴＯＰ ＣＴＬ‐８０９Ｍ Ｍタイプ、ＡＧＣ（株）製)
・層間絶縁層１３の厚さ：２．８μｍ
・第１面積Ｓ１：５００μｍ２
・ゲート絶縁層２２：アクリル樹脂
・ゲート絶縁層２２の厚さ：０．６μｍ
・層間絶縁層１３：アモルファスフッ素樹脂
（ＣＹＴＯＰ ＣＴＬ‐８０９Ｍ Ｍタイプ、ＡＧＣ（株）製)
・層間絶縁層１３の厚さ：２．８μｍ
【0096】
［実施例３］
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、実施例３の薄膜トランジスタアレイ１０を得た。
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、実施例３の薄膜トランジスタアレイ１０を得た。
【0097】
・ゲート絶縁層２２間の距離Ｄ：１０μｍ
・第１面積Ｓ１：６００μｍ２
・ゲート絶縁層２２の厚さ：０．７μｍ
・第１面積Ｓ１：６００μｍ２
・ゲート絶縁層２２の厚さ：０．７μｍ
【0098】
［実施例４］
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、実施例４の薄膜トランジスタアレイ１０を得た。
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、実施例４の薄膜トランジスタアレイ１０を得た。
【0099】
・ゲート絶縁層２２間の距離Ｄ：１００μｍ
・第１面積Ｓ１：８００μｍ２
・ゲート絶縁層２２の厚さ：１．０μｍ
・層間絶縁層１３：ＰＤＭＳ
・第１面積Ｓ１：８００μｍ２
・ゲート絶縁層２２の厚さ：１．０μｍ
・層間絶縁層１３：ＰＤＭＳ
【0100】
［実施例５］
実施例１において、以下を変更した以外は、実施例１と同様の方法によって、実施例５の薄膜トランジスタアレイ１０を得た。
・ゲート絶縁層２２間の距離Ｄ：２００μｍ
・第１面積Ｓ１：１０００μｍ２
実施例１において、以下を変更した以外は、実施例１と同様の方法によって、実施例５の薄膜トランジスタアレイ１０を得た。
・ゲート絶縁層２２間の距離Ｄ：２００μｍ
・第１面積Ｓ１：１０００μｍ２
【0101】
[実施例６]
実施例６の薄膜トランジスタアレイ１０として図１が示すトップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１ＳにプラズマＣＶＤ法を用いて３０ｎｍの厚さを有した水素化アモルファスシリコン薄膜を形成した。この際に、シラン（ＳｉＨ４）ガス、および、水素（Ｈ２）ガスから構成される混合ガスを用いた。次いで、水素化アモルファスシリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層２１を得た。
実施例６の薄膜トランジスタアレイ１０として図１が示すトップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１ＳにプラズマＣＶＤ法を用いて３０ｎｍの厚さを有した水素化アモルファスシリコン薄膜を形成した。この際に、シラン（ＳｉＨ４）ガス、および、水素（Ｈ２）ガスから構成される混合ガスを用いた。次いで、水素化アモルファスシリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層２１を得た。
【0102】
次に、半導体層２１のなかで、ソース電極２３が接する領域、および、ドレイン電極２４が接する領域に、ホスフィン（ＰＨ３）ガスと水素（Ｈ２）ガスとの混合ガスを用いてプラズマ処理を行た。これにより、半導体層２１中に高ドープ領域を形成した。
【0103】
続いて、半導体層２１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0104】
そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによってゲート絶縁層２２を得た。焼成後のゲート絶縁層２２の厚さは、０．８μｍであり、ゲート絶縁層２２間の最短距離は１０μｍであり、ゲート絶縁層２２の第１面積Ｓ１は８００μｍ２であった。
【0105】
次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を得た。
【0106】
続いて、可撓性基板１１にポリジメチルシロキサンを塗布し、これによって、２．８μｍの厚さを有した層間絶縁層１３を得た。これにより、実施例６の薄膜トランジスタアレイ１０を得た。
【0107】
［実施例７］
実施例７の薄膜トランジスタアレイ１０として、図１が示すトップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１ＳにプラズマＣＶＤ法を用いて２０ｎｍの厚さを有した水素化微結晶シリコン薄膜を形成した。この際に、シラン（ＳｉＨ４）ガス、および、水素（Ｈ２）ガスから構成される混合ガスを用いた。次いで、水素化微結晶シリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層２１を得た。
実施例７の薄膜トランジスタアレイ１０として、図１が示すトップゲート‐トップコンタクト型の薄膜トランジスタ１２Ａを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１ＳにプラズマＣＶＤ法を用いて２０ｎｍの厚さを有した水素化微結晶シリコン薄膜を形成した。この際に、シラン（ＳｉＨ４）ガス、および、水素（Ｈ２）ガスから構成される混合ガスを用いた。次いで、水素化微結晶シリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層２１を得た。
【0108】
次に、半導体層２１のなかで、ソース電極２３が接する領域、および、ドレイン電極２４が接する領域に、ホスフィン（ＰＨ３）ガスと水素（Ｈ２）ガスとの混合ガスを用いてプラズマ処理を行た。これにより、半導体層２１中に高ドープ領域を形成した。
【0109】
続いて、半導体層２１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。次いで、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0110】
そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによってゲート絶縁層２２を得た。焼成後のゲート絶縁層２２の厚さは０．８μｍであり、ゲート絶縁層２２間の最短距離は１０μｍであり、ゲート絶縁層２２の第１面積Ｓ１は１２００μｍ２であった。
【0111】
次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を得た。
【0112】
続いて、可撓性基板１１にポリジメチルシロキサンを塗布し、これによって、２．８μｍの厚さを有した層間絶縁層１３を得た。これにより、実施例７の薄膜トランジスタアレイ１０を得た。
【0113】
［実施例８］
実施例８の薄膜トランジスタアレイ１０として、図２が示すトップゲート‐ボトムコンタクト型の薄膜トランジスタ１２Ｂを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。
実施例８の薄膜トランジスタアレイ１０として、図２が示すトップゲート‐ボトムコンタクト型の薄膜トランジスタ１２Ｂを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。
【0114】
次に、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。次いで、ＩＧＺＯ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、半導体層２１を得た。これにより、チャネル長Ｌを１０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0115】
次いで、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって層間絶縁層１３を得た。ゲート絶縁層２２の厚さは０．８μｍであり、ゲート絶縁層２２間の最短距離は１０μｍであり、ゲート絶縁層２２の第１面積Ｓ１は１２００μｍ２であった。
【0116】
続いて、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を得た。
【0117】
次に、可撓性基板１１にポリジメチルシロキサンを塗布し、これによって、２．８μｍの厚さを有した層間絶縁層１３を得た。これにより、実施例８の薄膜トランジスタアレイ１０を得た。
【0118】
［実施例９］
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、実施例９の薄膜トランジスタアレイ１０を得た。
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、実施例９の薄膜トランジスタアレイ１０を得た。
【0119】
・第１面積Ｓ１：１５００μｍ２
【0120】
［実施例１０］
実施例１０の薄膜トランジスタアレイ１０として、図２が示すトップゲート‐ボトムコンタクト型の薄膜トランジスタ１２Ｂを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。
実施例１０の薄膜トランジスタアレイ１０として、図２が示すトップゲート‐ボトムコンタクト型の薄膜トランジスタ１２Ｂを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。
【0121】
次に、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。これにより、チャネル長Ｌを２０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0122】
次に、感光性のアクリル樹脂にアルミナ粒子を１０体積％を混入させた液をスピンコートで塗布することによって、塗布膜を形成した。この際に、２０ｎｍ以上４０ｎｍ以下の粒径を有したアルミナ粒子を用い、かつ、アクリル樹脂の体積（ＶＡＣ）とアルミナ粒子の体積（ＶＡＬ）との総和に対するアルミナ粒子の体積を１０体積％に設定した。すなわち、実施例１０において、ゲート絶縁層２２を構成する材料は以下を満たす。
１００×｛ＶＡＬ／（ＶＡＣ＋ＶＡＬ）｝＝１０（体積％）
次いで、塗布膜をパターニングした後に、パターニングされた塗布膜を焼成することによって、ゲート絶縁層２２を得た。ゲート絶縁層２２の厚さは１μｍであり、ゲート絶縁層２２間の最短距離は１０μｍであり、かつ、ゲート絶縁層２２の第１面積Ｓ１は８００μｍ２であった。
１００×｛ＶＡＬ／（ＶＡＣ＋ＶＡＬ）｝＝１０（体積％）
次いで、塗布膜をパターニングした後に、パターニングされた塗布膜を焼成することによって、ゲート絶縁層２２を得た。ゲート絶縁層２２の厚さは１μｍであり、ゲート絶縁層２２間の最短距離は１０μｍであり、かつ、ゲート絶縁層２２の第１面積Ｓ１は８００μｍ２であった。
【0123】
続いて、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を得た。
【0124】
次に、可撓性基板１１に感光性を有したアクリル樹脂を塗布し、これによって３μｍの厚さを有した層間絶縁層１３を得た。これにより、実施例１０の薄膜トランジスタアレイ１０を得た。
【0125】
［実施例１１］
実施例１１の薄膜トランジスタアレイ１０として、図３が示すトップゲート‐コプラーナー型の薄膜トランジスタ１２Ｃを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＩＧＺＯ薄膜をパターニングすることによって、半導体層２１を得た。
実施例１１の薄膜トランジスタアレイ１０として、図３が示すトップゲート‐コプラーナー型の薄膜トランジスタ１２Ｃを備える薄膜トランジスタアレイ１０を作製した。まず、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＩＧＺＯ薄膜をパターニングすることによって、半導体層２１を得た。
【0126】
そして、可撓性基板１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによってゲート絶縁層２２を得た。焼成後のゲート絶縁層２２の厚さは、０．８μｍであり、かつ、ゲート絶縁層２２の第１面積Ｓ１は１２００μｍ２であり、かつ、ゲート絶縁層２２間の最短距離を２０μｍであった。
【0127】
次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２５を得た。
【0128】
そして、半導体層２１のうちで、ゲート電極２５に被覆されていない部分、および、ゲート絶縁層２２に被覆されていない部分に対して、ＮＦ３プラズマを照射し、これによって過剰にｎ型にドーピングされた高ドープ領域を形成した。これにより、チャネル長Ｌ、および、チャネル幅Ｗを２０μｍに設定した。
【0129】
次に、可撓性基板１１にアモルファスフッ素樹脂（ＣＹＴＯＰ ＣＴＬ‐８０９Ｍ Ｍタイプ、ＡＧＣ（株）製)をスピンコートを用いて塗布することによって、塗布膜を形成した。続いて、フォトリソグラフィ法を用いて塗布膜をパターニングした後、パターニングされた塗布膜を焼成することによってアモルファスフッ素樹脂を架橋させた。これにより、層間絶縁層１３を形成した。層間絶縁層１３の厚さは、２．２μｍであった。
【0130】
続いて、層間絶縁層１３中に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２３およびドレイン電極２４を形成した。これにより、実施例１１の薄膜トランジスタアレイ１０を得た。
【0131】
［比較例１］
比較例１の薄膜トランジスタアレイとして、図７が示すトップゲート‐トップコンタクト型の薄膜トランジスタを備える薄膜トランジスタアレイを作製した。
比較例１の薄膜トランジスタアレイとして、図７が示すトップゲート‐トップコンタクト型の薄膜トランジスタを備える薄膜トランジスタアレイを作製した。
【0132】
図７が示すように、薄膜トランジスタアレイ１００は、可撓性基板１１１と、可撓性基板１１１上に位置する半導体層１２１を備えている。半導体層１２１の一部がソース電極１２３によって覆われ、かつ、半導体層１２１の他の一部がドレイン電極１２４によって覆われている。複数の半導体層１２１、複数のソース電極１２３、および、複数のドレイン電極１２４は、１層のゲート絶縁層１２２によって覆われている。ゲート絶縁層１２２のうち、可撓性基板１１１に接する面とは反対側の面において、半導体層１２１の上方に位置する部分には、ゲート電極１２５が位置している。複数のゲート電極１２５は、一層の層間絶縁層１１３によって覆われている。薄膜トランジスタアレイ１００において、各薄膜トランジスタ１１２は、半導体層１２１、ソース電極１２３、ドレイン電極１２４、および、ゲート電極１２５を個別に有する一方で、ゲート絶縁層１２２および層間絶縁層１１３が、複数の薄膜トランジスタ１１２に共通している。
【0133】
薄膜トランジスタアレイ１００を作製する際には、まず、可撓性基板１１の表面１１Ｓに、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。続いて、フォトリソグラフィ法を用いてＩＧＺＯ薄膜をパターニングすることによって、半導体層１２１を得た。
【0134】
次に、半導体層２１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極１２３およびドレイン電極１２４を形成した。これにより、チャネル長Ｌを１０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0135】
続いて、可撓性基板１１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによって、複数の薄膜トランジスタ１１２に共通する１層のゲート絶縁層１２２を得た。ゲート絶縁層１２２の厚さは、０．８μｍであった。
【0136】
次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板１１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極１２５を得た。
【0137】
続いて、可撓性基板１１１にポリジメチルシロキサンを塗布し、これによって、３．０μｍの厚さを有した層間絶縁層１１３を得た。これにより、比較例１の薄膜トランジスタアレイ１００を得た。
【0138】
［比較例２］
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、比較例２の薄膜トランジスタアレイを得た。
実施例２において、以下を変更した以外は、実施例２と同様の方法によって、比較例２の薄膜トランジスタアレイを得た。
【0139】
・ゲート絶縁層間距離：４μｍ
・第１面積Ｓ１：４００μｍ２
・層間絶縁層の厚さ：２．２μｍ
・第１面積Ｓ１：４００μｍ２
・層間絶縁層の厚さ：２．２μｍ
【0140】
［比較例３］
比較例３の薄膜トランジスタアレイとして、図３が示すトップゲート‐コプラーナー型の薄膜トランジスタを備える薄膜トランジスタアレイを作製した。まず、可撓性基板の表面にプラズマＣＶＤ法を用いて２０ｎｍの厚さを有した水素化微結晶シリコン薄膜を形成した。この際に、シラン（ＳｉＨ４）ガス、および、水素（Ｈ２）ガスから構成される混合ガスを用いた。次いで、水素化微結晶シリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層を得た。
比較例３の薄膜トランジスタアレイとして、図３が示すトップゲート‐コプラーナー型の薄膜トランジスタを備える薄膜トランジスタアレイを作製した。まず、可撓性基板の表面にプラズマＣＶＤ法を用いて２０ｎｍの厚さを有した水素化微結晶シリコン薄膜を形成した。この際に、シラン（ＳｉＨ４）ガス、および、水素（Ｈ２）ガスから構成される混合ガスを用いた。次いで、水素化微結晶シリコン薄膜をフォトリソグラフィ法でパターニングすることによって、半導体層を得た。
【0141】
次に、可撓性基板に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによってゲート絶縁層を得た。焼成後のゲート絶縁層の厚さは０．８μｍであり、ゲート絶縁層間の最短距離は３μｍであり、ゲート絶縁層の第１面積Ｓ１は４００μｍ２であった。
【0142】
次に、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極を得た。
【0143】
そして、半導体層のうちで、ゲート電極に被覆されていない部分、および、ゲート絶縁層に被覆されていない部分に対して、ホスフィン（ＰＨ３）ガスと水素（Ｈ２）ガスとの混合ガスを用いてプラズマ処理を行た。これにより、半導体層中に高ドープ領域を形成した。これにより、チャネル長Ｌを１０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0144】
次に、可撓性基板にアモルファスフッ素樹脂（ＣＹＴＯＰ ＣＴＬ‐８０９Ｍ Ｍタイプ、ＡＧＣ（株）製)をスピンコートを用いて塗布することによって、塗布膜を形成した。続いて、フォトリソグラフィ法を用いて塗布膜をパターニングした後、パターニングされた塗布膜を焼成することによってアモルファスフッ素樹脂を架橋させた。これにより、層間絶縁層を形成した。層間絶縁層の厚さは、２．２μｍであった。
【0145】
続いて、層間絶縁層中に１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。そして、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極およびドレイン電極を形成した。これにより比較例３の薄膜トランジスタアレイを得た。
【0146】
［比較例４］
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、比較例４の薄膜トランジスタアレイを得た。
実施例８において、以下を変更した以外は、実施例８と同様の方法によって、比較例４の薄膜トランジスタアレイを得た。
【0147】
・第１面積Ｓ１：３００μｍ２
・層間絶縁層：アクリル樹脂
・層間絶縁層の厚さ：２．５μｍ
・層間絶縁層：アクリル樹脂
・層間絶縁層の厚さ：２．５μｍ
【0148】
［比較例５］
実施例１０において、以下を変更した以外は、実施例１０と同様の方法によって、比較例５の薄膜トランジスタアレイを得た。
実施例１０において、以下を変更した以外は、実施例１０と同様の方法によって、比較例５の薄膜トランジスタアレイを得た。
【0149】
・第１面積Ｓ１：３００μｍ２
・第２面積Ｓ２：２００μｍ２
・チャネル長Ｌ×チャネル幅Ｗ：１０μｍ×２０μｍ
・半導体層：水素化アモルファスシリコン
・ゲート絶縁層：アクリル樹脂
・層間絶縁層：ポリビニルピロリドン
［比較例６］
比較例６の薄膜トランジスタとして、図８が示すボトムゲート‐チャネルエッチ型の薄膜トランジスタアレイを作製した。
・第２面積Ｓ２：２００μｍ２
・チャネル長Ｌ×チャネル幅Ｗ：１０μｍ×２０μｍ
・半導体層：水素化アモルファスシリコン
・ゲート絶縁層：アクリル樹脂
・層間絶縁層：ポリビニルピロリドン
［比較例６］
比較例６の薄膜トランジスタとして、図８が示すボトムゲート‐チャネルエッチ型の薄膜トランジスタアレイを作製した。
【0150】
図８が示すように、薄膜トランジスタアレイ２００は、可撓性基板２１１と、可撓性基板２１１上に位置するゲート電極２２５を備えている。各ゲート電極２２５は、個別のゲート絶縁層２２２によって覆われている。ゲート絶縁層２２２上には、半導体層２２１が位置している。半導体層２２１の一部がソース電極２２３によって覆われ、かつ、半導体層２２１の他の一部がドレイン電極２２４によって覆われている。複数の薄膜トランジスタ２１２は、複数の薄膜トランジスタ２１２に共通する１層の層間絶縁層２１３によって覆われている。
【0151】
薄膜トランジスタアレイ２００を作製する際には、まず、ＤＣマグネトロンスパッタ法を用いて、１００ｎｍの厚さを有したＡｌ‐Ｎｄ薄膜を可撓性基板２１１に形成した。この際に、Ｎｄの原子分率が２％であるＡｌ‐Ｎｄターゲットを用い、かつ、スパッタガスとしてアルゴンガスを用いた。次いで、Ａｌ‐Ｎｄ薄膜をフォトリソグラフィ法を用いてパターニングし、これによってゲート電極２２５を得た。
【0152】
そして、可撓性基板２１１に感光性を有したアクリル樹脂をスピンコート法を用いて塗布することによって塗膜を形成し、次いで、マスク露光と、アルカリ現像とを塗膜に対して行うことによって塗膜をパターニングした。その後、パターニング後の塗膜を２３０℃で焼成し、これによってゲート絶縁層２２２を得た。焼成後のゲート絶縁層２２２の厚さは、０．８μｍであり、ゲート絶縁層２２２間の最短距離は１０μｍであり、ゲート絶縁層２２２の第１面積Ｓ１は６００μｍ２であった。
【0153】
さらに、可撓性基板２１１に、ＤＣスパッタリング法を用いて、３０ｎｍの厚さを有したＩＧＺＯ薄膜を形成した。この際に、ＩｎＧａＺｎＯｘの組成を有するターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）との混合ガスであるスパッタガスとを用いた。次いで、ＩＧＺＯ薄膜をフォトリソグラフィ法を用いてパターニングすることによって、半導体層２２１を得た。
【0154】
そして、半導体層２２１上に、１００ｎｍの厚さを有したＡｌ系合金薄膜を形成した。続いて、Ａｌ系合金薄膜をフォトリソグラフィ法を用いてパターニングし、これによってソース電極２２３およびドレイン電極２２４を形成した。これにより、チャネル長Ｌを１０μｍに設定し、かつ、チャネル幅Ｗを２０μｍに設定した。
【0155】
続いて、可撓性基板２１１にアモルファスフッ素樹脂（ＣＹＴＯＰ ＣＴＬ‐８０９Ｍ Ｍタイプ、ＡＧＣ（株）製)をスピンコートを用いて塗布することによって、層間絶縁層２１３を形成した。層間絶縁層２１３の厚さは、２．２μｍであった。これにより、比較例６の薄膜トランジスタアレイ２００を得た。
【0156】
［評価方法］
［ヤング率の測定方法］
ゲート絶縁層のヤング率、および、層間絶縁層のヤング率を、ＩＳＯ １４５７７に準拠したナノインデンター法を用いて測定した。ナノインデンター法では、微小な圧子を薄膜に押し込み、押し込みによる薄膜の変形量から薄膜のヤング率を算出する。ヤング率の測定には、微小硬さ試験機（Hysitron TI Premier、ブルカー社製）を用い、圧子にはダイヤモンド製のBerkovich圧子を用い、荷重変位検出器にはnanoDMA Transducerを用い、かつ、制御方式には荷重制御方式を用いた。ヤング率を測定する際には、表面検出荷重を１μＮに設定し、かつ、測定後の後処理において表面補正を行った。測定点数は各層について２４点に設定し、かつ、各点において得られたヤング率の算術平均値を各層のヤング率に設定した。なお、ゲート絶縁層のヤング率、および、層間絶縁層のヤング率を、薄膜トランジスタアレイの作製途中であって、各層を形成する工程が完了した時点において測定した。すなわち、各層が、成膜の後に、パターニング、および、焼成を経て形成される場合には、パターニングおよび焼成を経た後の各層についてヤング率を測定した。
［ヤング率の測定方法］
ゲート絶縁層のヤング率、および、層間絶縁層のヤング率を、ＩＳＯ １４５７７に準拠したナノインデンター法を用いて測定した。ナノインデンター法では、微小な圧子を薄膜に押し込み、押し込みによる薄膜の変形量から薄膜のヤング率を算出する。ヤング率の測定には、微小硬さ試験機（Hysitron TI Premier、ブルカー社製）を用い、圧子にはダイヤモンド製のBerkovich圧子を用い、荷重変位検出器にはnanoDMA Transducerを用い、かつ、制御方式には荷重制御方式を用いた。ヤング率を測定する際には、表面検出荷重を１μＮに設定し、かつ、測定後の後処理において表面補正を行った。測定点数は各層について２４点に設定し、かつ、各点において得られたヤング率の算術平均値を各層のヤング率に設定した。なお、ゲート絶縁層のヤング率、および、層間絶縁層のヤング率を、薄膜トランジスタアレイの作製途中であって、各層を形成する工程が完了した時点において測定した。すなわち、各層が、成膜の後に、パターニング、および、焼成を経て形成される場合には、パターニングおよび焼成を経た後の各層についてヤング率を測定した。
【0157】
［屈曲試験］
可撓性基板の屈曲に対する薄膜トランジスタアレイの電気的な耐性を評価するために、クラムシェル型曲げ試験機（ＤＭＬＨＰ‐ＣＳ、ユアサシステム機器（株）製）を用いて、０．８ｍｍの曲率半径で５０万回の屈曲試験を行った。なお、屈曲試験では、各実施例および各比較例の薄膜トランジスタアレイが凹形状になる方向で屈曲試験を行ったために、屈曲試験時には薄膜トランジスタアレイに対して圧縮の曲げ応力が負荷された。そして、屈曲試験の前後において、以下に説明する評価方法によって電気的特性を評価し、屈曲試験前の電気的特性と、屈曲試験後の電気的特性とを比較した。
可撓性基板の屈曲に対する薄膜トランジスタアレイの電気的な耐性を評価するために、クラムシェル型曲げ試験機（ＤＭＬＨＰ‐ＣＳ、ユアサシステム機器（株）製）を用いて、０．８ｍｍの曲率半径で５０万回の屈曲試験を行った。なお、屈曲試験では、各実施例および各比較例の薄膜トランジスタアレイが凹形状になる方向で屈曲試験を行ったために、屈曲試験時には薄膜トランジスタアレイに対して圧縮の曲げ応力が負荷された。そして、屈曲試験の前後において、以下に説明する評価方法によって電気的特性を評価し、屈曲試験前の電気的特性と、屈曲試験後の電気的特性とを比較した。
【0158】
［電気的特性の評価方法］
各実施例および各比較例の薄膜トランジスタアレイについて、半導体パラメータアナライザ（Ｂ１５００Ａ、アジレント・テクノロジー株式会社製）を用いることによって、伝達特性を測定した。そして、伝達特性から、移動度およびオンオフ比を算出した。また、屈曲試験前後における移動度の減少率、屈曲試験前後におけるオンオフ比の減少率、および、屈曲試験前後における閾値電圧の変化量ΔＶｔｈを算出した。
各実施例および各比較例の薄膜トランジスタアレイについて、半導体パラメータアナライザ（Ｂ１５００Ａ、アジレント・テクノロジー株式会社製）を用いることによって、伝達特性を測定した。そして、伝達特性から、移動度およびオンオフ比を算出した。また、屈曲試験前後における移動度の減少率、屈曲試験前後におけるオンオフ比の減少率、および、屈曲試験前後における閾値電圧の変化量ΔＶｔｈを算出した。
【0159】
なお、移動度の減少率を算出する際には、屈曲試験前の移動度に対する、屈曲試験前の移動度から屈曲試験後の移動度を減算した差分値の百分率を算出した。また、オンオフ比の減少率を算出する際には、屈曲試験前のオンオフ比に対する、屈曲試験前のオンオフ比から屈曲試験後のオンオフ比を減算した差分値の百分率を算出した。また、閾値電圧の変化量ΔＶｔｈを算出する際には、屈曲試験前の閾値電圧から屈曲試験後の閾値電圧を減算した。
【0160】
閾値電圧の測定、移動度の算出、および、オンオフ比の算出では、まず、ソース電極の電圧を０Ｖに設定し、かつ、ソース電極とドレイン電極との間の電圧であるソース‐ドレイン電圧Ｖｄｓを１０Ｖに設定し、ゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係である伝達特性を得た。ゲート電圧Ｖｇｓは、ソース電極とゲート電極との間の電圧である。ドレイン電流Ｉｄは、ドレイン電極に流れる電流である。この際、ゲート電極の電圧を－２０Ｖから＋２０Ｖまで変化させることによって、ゲート電圧Ｖｇｓを変化させた。そして、ドレイン電流Ｉｄが１ｍＡであるときのゲート電圧Ｖｇｓを閾値電圧として測定した。
【0161】
なお、電気的特性の評価は、８×８の画素配列のうち、中央に位置する４つの薄膜トランジスタについて行い、かつ、電気的特性の評価値の算術平均値を各実施例および各比較例の薄膜トランジスタアレイにおける電気的特性の評価値に設定した。
【0162】
［評価結果］
各実施例および各比較例の薄膜トランジスタアレイについて、屈曲試験の前後において電気的特性を評価した結果は、図１１が示す通りであった。
各実施例および各比較例の薄膜トランジスタアレイについて、屈曲試験の前後において電気的特性を評価した結果は、図１１が示す通りであった。
【0163】
図１１が示すように、実施例１から実施例１１の薄膜トランジスタアレイ１０によれば、オンオフ比の減少率が８７．５％以下であり、かつ、閾値電圧の変化量ΔＶｔｈが１．１以下であることが認められた。また、実施例１から実施例１１の薄膜トランジスタアレイ１０によれば、移動度の減少率が３３．３％以下であり、特に半導体層２１がＩＧＺＯから形成される場合には、移動度の減少率が１０％以下であることが認められた。
【0164】
一方で、比較例１から比較例６の薄膜トランジスタアレイによれば、閾値電圧の変化量ΔＶｔｈが６．２以上であり、また、比較例１から比較例５の薄膜トランジスタアレイによれば、オンオフ比の減少率が９９．４％以上であることが認められた。こうした結果から、比較例１の薄膜トランジスタアレイ１００ではゲート絶縁層１２２がパターニングされていないから、オンオフ比の減少率が大きく、かつ、閾値電圧の変化量ΔＶｔｈが大きく、これによって薄膜トランジスタが十分な性能を示さないといえる。また、比較例２，３の薄膜トランジスタアレイでは、ゲート絶縁層間の距離が５μｍを下回るから、オンオフ比の桁数における差分値が大きく、かつ、閾値電圧の変化量ΔＶｔｈが大きく、これによって薄膜トランジスタが十分な性能を示さないといえる。
【0165】
なお、比較例６の薄膜トランジスタアレイ２００では、オンオフ比の減少率が３３．３％である一方で、屈曲試験前のオンオフ比が低く、これによって薄膜トランジスタとして十分な性能が得られない。比較例６の薄膜トランジスタアレイ２００では、薄膜トランジスタ２１２の型式がボトムゲート型であり、これによって、半導体層２２１をスパッタ法によって形成する際にゲート絶縁層の表面が損傷し、結果としてオンオフ比が低められるといえる。
【0166】
また、比較例４，５の薄膜トランジスタアレイでは、ゲート絶縁層のヤング率が層間絶縁層のヤング率以下である場合には、可撓性基板の屈曲時に薄膜トランジスタが含むゲート絶縁層においてひずみが生じるから、薄膜トランジスタの特性が低下されるといえる。
【0167】
また、実施例７の薄膜トランジスタアレイ１０と、比較例３の薄膜トランジスタアレイとの比較によれば、半導体層を構成する材料が同一である場合には、条件１から条件４を満たすことによって、移動度の減少率、オンオフ比の減少率、および、閾値電圧の変化量ΔＶｔｈの全てが改善されることが認められた。また、実施例６の薄膜トランジスタアレイ１０と、比較例５の薄膜トランジスタとの比較によれば、半導体層を構成する材料が同一である場合には、条件１から条件４を満たすことによって、移動度の減少率、オンオフ比の減少率、および、閾値電圧の変化量ΔＶｔｈの全てが改善されることが認められた。
【0168】
このように、上述した条件１から条件４を満たす薄膜トランジスタアレイ１０によれば、屈曲試験前後においても電気的特性の変動が抑えられる。すなわち、条件１から条件４を満たす薄膜トランジスタアレイ１０によれば、可撓性基板１１の曲げに対する電気的な耐久性が高められるといえる。
【0169】
また、実施例８,９の薄膜トランジスタアレイ１０と、実施例１から実施例７、および、実施例１１の薄膜トランジスタアレイ１０との比較から、第１面積Ｓ１と第２面積Ｓ２とが以下の式を満たす場合に、移動度の減少率がより小さくなるといえる。
Ｓ２≦Ｓ１≦５Ｓ２
Ｓ２≦Ｓ１≦５Ｓ２
【0170】
以上説明したように、薄膜トランジスタアレイの一実施形態によれば、以下に記載の効果を得ることができる。
【0171】
（１）薄膜トランジスタアレイ１０が条件１から条件４を満たすことによって、可撓性基板１１の屈曲に対する電気的な耐久性を高めることが可能である。
（２）第１面積Ｓ１が第２面積Ｓ２以上であることによって、薄膜トランジスタ１２Ａ,１２Ｂ，１２Ｃが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積の５倍以下であるから、薄膜トランジスタアレイ１０が、十分な可撓性を有することが可能である。
（２）第１面積Ｓ１が第２面積Ｓ２以上であることによって、薄膜トランジスタ１２Ａ,１２Ｂ，１２Ｃが動作する確実性を高めることが可能である。また、第１面積Ｓ１が第２面積の５倍以下であるから、薄膜トランジスタアレイ１０が、十分な可撓性を有することが可能である。
【0172】
（３）半導体層２１が酸化物半導体または非単結晶シリコンから構成されるから、薄膜トランジスタアレイ１０の電気的特性を高める可能である。
【符号の説明】
【0173】
１０…薄膜トランジスタアレイ
１１…可撓性基板
１２Ａ，１２Ｂ，１２Ｃ…薄膜トランジスタ
１３…層間絶縁層
２１…半導体層
２２…ゲート絶縁層
２３…ソース電極
２４…ドレイン電極
２５…ゲート電極
１１…可撓性基板
１２Ａ，１２Ｂ，１２Ｃ…薄膜トランジスタ
１３…層間絶縁層
２１…半導体層
２２…ゲート絶縁層
２３…ソース電極
２４…ドレイン電極
２５…ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】