特開 2024-7220 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024007220

(43)【公開日】2024-01-18

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240111BHJP

   G09F 9/30 20060101ALI20240111BHJP

   G02F 1/1368 20060101ALI20240111BHJP

   G02B 27/02 20060101ALN20240111BHJP

【ＦＩ】

G09G3/20 622A

G09F9/30 338

G09G3/20 621M

G09G3/20 680G

G09G3/20 622G

G09G3/20 622B

G02F1/1368

G02B27/02 Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022108548

(22)【出願日】2022-07-05

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】田中 仁

【テーマコード（参考）】

2H192

2H199

5C080

5C094

【Ｆターム（参考）】

2H192AA24

2H192CB01

2H192CB52

2H192CC01

2H192CC41

2H192EA22

2H192EA43

2H192FB03

2H192FB22

2H192FB71

2H192JA01

2H199CA04

2H199CA05

2H199CA23

2H199CA25

2H199CA36

2H199CA42

2H199CA63

2H199CA69

2H199CA94

2H199CA97

5C080AA06

5C080AA10

5C080BB05

5C080CC03

5C080DD05

5C080FF11

5C080HH09

5C080JJ02

5C080JJ03

5C080JJ06

5C094AA03

5C094BA03

5C094BA23

5C094BA27

5C094BA43

5C094CA19

5C094DA05

5C094DA09

(57)【要約】

【課題】複数の走査線ごとの負荷のばらつきを抑制することができる表示装置を提供する。
【解決手段】表示装置は、基板と、基板の表示領域に設けられた複数の画素と、第１方向に並んで配列され、第１方向と交差する第２方向に延在する複数の信号線と、信号線と交差する方向に延在する複数の走査線と、基板の端部と表示領域との間に位置する周辺領域に配置され、複数の走査線と接続される複数のスイッチング素子を含む走査線駆動回路と、を有し、複数の走査線は、長さが異なる少なくとも２以上の走査線を含み、スイッチング素子に電気的に接続された走査線の長さが長いほど、スイッチング素子のチャネル幅が長い。
【選択図】図１１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の表示領域に設けられた複数の画素と、
第１方向に並んで配列され、前記第１方向と交差する第２方向に延在する複数の信号線と、
前記信号線と交差する方向に延在する複数の走査線と、
前記基板の端部と前記表示領域との間に位置する周辺領域に配置され、複数の前記走査線と接続される複数のスイッチング素子を含む走査線駆動回路と、を有し、
複数の前記走査線は、長さが異なる少なくとも２以上の前記走査線を含み、
前記スイッチング素子に電気的に接続された前記走査線の長さが長いほど、前記スイッチング素子のチャネル幅が長い
表示装置。

【請求項2】

前記表示領域の外周は、前記第２方向に延在する第１辺と、前記第１辺の一端側に接続され、前記第２方向に対して傾斜する第１傾斜辺と、を含み、
前記第１傾斜辺に対応する領域に設けられた複数の前記走査線の長さは、前記第１辺に対応する領域に設けられた複数の前記走査線の長さよりも短く、
前記第１傾斜辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅は、前記第１辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅よりも短い
請求項１に記載の表示装置。

【請求項3】

前記第１傾斜辺に対応する領域に設けられた複数の前記走査線は、前記第１傾斜辺に沿う方向で前記第１辺から離れるほど長さが短く、
前記第１傾斜辺に沿って配列された複数の前記スイッチング素子は、前記第１辺から離れるほど前記チャネル幅が短い
請求項２に記載の表示装置。

【請求項4】

前記表示領域の外周は、前記第１辺の他端側に接続され、前記第２方向に対して傾斜する第２傾斜辺を含み、
前記第２傾斜辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅は、前記第１辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅よりも短い
請求項２に記載の表示装置。

【請求項5】

前記第２傾斜辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅は、前記第１傾斜辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅と等しい
請求項４に記載の表示装置。

【請求項6】

前記第２傾斜辺に沿って配列された複数の前記スイッチング素子と、前記第２傾斜辺との間の距離は、前記第１傾斜辺に沿って配列された複数の前記スイッチング素子と、前記第１傾斜辺との間の距離よりも大きく、
前記第２傾斜辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅は、前記第１傾斜辺に沿って配列された複数の前記スイッチング素子の前記チャネル幅よりも長い
請求項４に記載の表示装置。

【請求項7】

前記周辺領域に配置され、複数の前記信号線と電気的に接続される信号線接続回路と、
前記周辺領域に配置され、前記走査線駆動回路及び前記信号線接続回路を制御するドライバＩＣと、
前記表示領域に設けられた複数の前記信号線と前記信号線接続回路とを接続する複数の接続配線と、を有し、
複数の前記接続配線は、前記第２傾斜辺に沿って配列された複数の前記スイッチング素子と、前記第２傾斜辺との間で、前記第２傾斜辺に沿った方向に延在する
請求項６に記載の表示装置。

【請求項8】

前記第１辺に沿って配列された複数の前記スイッチング素子のチャネル幅方向は、前記第１辺に直交する方向に設けられ、
前記第１傾斜辺に沿って配列された複数の前記スイッチング素子のチャネル幅方向は、前記第１傾斜辺に直交する方向に設けられる
請求項２に記載の表示装置。

【請求項9】

複数のスイッチング素子は、１本の前記走査線に電気的に接続される第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子を含み、
第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、それぞれ半導体層、ソース電極、ドレイン電極及びゲート電極を含み、
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記表示領域の外周の辺に交差する方向に延在し、
前記ゲート電極は、前記半導体層と重なって設けられ、かつ、前記表示領域の外周の辺に沿った方向で、前記ソース電極と前記ドレイン電極との間に配置される
請求項１に記載の表示装置。

【請求項10】

前記走査線の延在方向は、前記信号線の延在方向と非平行かつ非直交である
請求項１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

特許文献１から特許文献４には、表示領域が矩形以外の異形の外形形状を有する表示装置について記載されている。特許文献１から特許文献４の表示装置は、異形ディスプレイとも呼ばれる。特許文献５には、ＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ：仮想現実）システムに適用される表示装置として、多角形状の表示領域を有する構成が記載されている。

【0003】

また、特許文献６の液晶表示装置では、ゲート配線電圧の電圧値を各ドライバＩＣのスキャンのタイミングに合わせて階段状に増加または減少させることで、パネル内配線の配線抵抗によるゲート電圧の降下を抑制する技術が開示されている。

【0004】

特許文献７の表示装置では、表示用又はタッチ検出用の信号を複数の駆動電極の各々に切り替えて供給する切り替え部を有する。特許文献７では、切り替え部に接続される共通配線の幅、及び、トランジスタのチャネル幅を異ならせることで、制御回路から離れた駆動電極の時定数を低減する技術について記載されている。ただし、特許文献６、７では、異形ディスプレイについて記載されていない。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１９－１４４３２６号公報

【特許文献2】特開２００８－２６１９３８号公報

【特許文献3】特開２０２１－１９３４５０号公報

【特許文献4】特開２０１９－０６１２０２号公報

【特許文献5】国際公開第２０２１／２００６５０号

【特許文献6】特開２００９－００８９４２号公報

【特許文献7】特開２０１７－１０２３０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

異形ディスプレイでは、異形の外形形状を有する部分（例えばコーナー部）で、他の領域よりも走査線が短く形成される。したがって、複数の走査線ごとに、複数の走査線の各々の配線抵抗及び複数の走査線を駆動する走査線駆動回路を含めた全体の負荷のばらつきが生じる。複数の走査線ごとに負荷のばらつきが生じることにより、表示特性が低下する可能性がある。

【0007】

本発明は、複数の走査線ごとの負荷のばらつきを抑制することができる表示装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の一態様の表示装置は、基板と、前記基板の表示領域に設けられた複数の画素と、第１方向に並んで配列され、前記第１方向と交差する第２方向に延在する複数の信号線と、前記信号線と交差する方向に延在する複数の走査線と、前記基板の端部と前記表示領域との間に位置する周辺領域に配置され、複数の前記走査線と接続される複数のスイッチング素子を含む走査線駆動回路と、を有し、複数の前記走査線は、長さが異なる少なくとも２以上の前記走査線を含み、前記スイッチング素子に電気的に接続された前記走査線の長さが長いほど、前記スイッチング素子のチャネル幅が長い。

【図面の簡単な説明】

【0009】

【図1】図１は、第１実施形態に係る表示システムの一例を示す構成図である。

【図2】図２は、表示装置とユーザの目との相対関係の一例を示す模式図である。

【図3】図３は、第１実施形態に係る表示システムの構成の一例を示すブロック図である。

【図4】図４は、第１実施形態に係る表示領域の画素配列を表す回路図である。

【図5】図５は、第１実施形態に係る表示パネルの一例を示す模式図である。

【図6】図６は、第１実施形態に係る表示パネルの断面を模式的に示す断面図である。

【図7】図７は、第１実施形態に係る画素配列の一例を示す図である。

【図8】図８は、第１実施形態に係る走査線駆動回路の構成の一例を示すブロック図である。

【図9】図９は、走査線駆動回路の出力回路の構成の一例を示す回路図である。

【図10】図１０は、図５における領域Ａ１を拡大して示す平面図である。

【図11】図１１は、図５における領域Ａ２を拡大して示す平面図である。

【図12】図１２は、表示領域の第１傾斜辺に沿って配列された複数の出力回路を模式的に示す平面図である。

【図13】図１３は、第１実施形態に係る表示パネルの、ドライバＩＣから走査線までの全体の負荷を説明するための説明図である。

【図14】図１４は、走査線の長さを説明するための説明図である。

【図15】図１５は、実施例及び比較例に係る表示装置の、第１制御信号及び複数の走査線の電圧と、時間との関係を模式的に示すグラフである。

【図16】図１６は、第２実施形態に係る表示パネルの一例を示す模式図である。

【図17】図１７は、第２実施形態に係る表示パネルの、表示領域の第２傾斜辺に沿って配列された複数の出力回路を模式的に示す平面図である。

【図18】図１８は、画素配列の変形例を示す図である。

【図19】図１９は、第３実施形態に係る表示パネルの一例を示す模式図である。

【図20】図２０は、第３実施形態に係る表示パネルの画素配列、信号線及び走査線の関係を示す模式図である。

【発明を実施するための形態】

【0010】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0011】

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0012】

（第１実施形態）
図１は、第１実施形態に係る表示システムの一例を示す構成図である。本実施形態において、表示システム１は、ユーザの動きに伴って表示を変更する表示システムである。例えば、表示システム１は、仮想空間上の３次元のオブジェクト等を示すＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）画像を立体表示し、ユーザの頭部の向き（位置）に伴って立体表示を変更することにより、ユーザに仮想現実感を生じさせるＶＲシステムである。

【0013】

図１に示すように、表示システム１は、例えば、表示装置１００と、制御装置２００と、を有する。表示装置１００と制御装置２００とは、ケーブル３００を介して情報（信号）の入出力が可能な構成になっている。ケーブル３００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等のケーブルを含む。表示装置１００と制御装置２００とは、無線通信によって情報の入出力が可能な構成としてもよい。

【0014】

表示装置１００は、表示パネルを有する。表示パネルは、例えば、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）であるが、有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル、μ－ＯＬＥＤ、μ―ＬＥＤパネル、ｍｉｎｉ－ＬＥＤパネル等であってもよい。

【0015】

表示装置１００は、装着部材４００に固定される。装着部材４００は、例えば、ヘッドセット、ゴーグル、ユーザの両目を覆うヘルメット及びマスク等を含む。装着部材４００は、ユーザの頭部に装着される。装着部材４００は、装着時に、ユーザの両目を覆うように、ユーザの正面に配置される。装着部材４００は、内部に固定した表示装置１００をユーザの両目の前に位置付けることにより、没入型の装着部材として機能する。装着部材４００は、制御装置２００から出力される音信号等を出力する出力部を有してもよい。また、装着部材４００は、制御装置２００の機能を内蔵する構造であってもよい。

【0016】

図１に示す一例では、表示装置１００は、装着部材４００にスロットインされる場合を示しているが、装着部材４００に固定されてもよい。言い換えると、表示システム１は、装着部材４００と表示装置１００を含む装着型表示装置と制御装置２００とで構成されてもよい。

【0017】

図２は、表示装置とユーザの目との相対関係の一例を示す模式図である。図２に示すように、装着部材４００は、例えば、ユーザに両目に対応したレンズ４１０を有する。レンズ４１０は、ユーザの目に画像を結像させるための拡大レンズである。装着部材４００は、ユーザの頭部に装着されると、レンズ４１０をユーザの目Ｅの前方に位置付ける。ユーザは、レンズ４１０によって拡大された表示装置１００の表示領域を視認する。そのため、表示装置１００は、画像（画面）を鮮明に表示するため、解像度を高める必要がある。なお、本開示において、１つのレンズ４１０を例示して説明したが、例えば、複数のレンズ４１０を有し、表示装置１００を眼前とは異なる位置に配置してもよい。

【0018】

制御装置２００は、例えば、画像を表示装置１００に表示させる。制御装置２００は、例えば、パーソナルコンピュータ、ゲーム機器等の電子機器を用いることができる。仮想画像は、例えば、コンピュータグラフィック映像、３６０度の実写映像等の画像を含む。制御装置２００は、ユーザの両目の視差を利用した３次元の画像を表示装置１００に出力する。制御装置２００は、ユーザの頭部の向きに追従する右目用及び左目用の画像を表示装置１００に出力する。

【0019】

図３は、第１実施形態に係る表示システムの構成の一例を示すブロック図である。図３に示すように、表示装置１００は、２つの表示パネル１１０と、センサ１２０と、画像分離回路１５０と、インタフェース１６０と、を備える。

【0020】

表示装置１００は、２つの表示パネル１１０から構成され、一方を左目用の表示パネル１１０とし、他方を右目用の表示パネル１１０として用いる。

【0021】

２つの表示パネル１１０のそれぞれは、表示領域１１１と、表示制御回路１１２と、を有する。なお、表示パネル１１０は、表示領域１１１を背後から照射する図示しない光源装置（後述するバックライトＩＬ）を有する。

【0022】

表示領域１１１は、画素Ｐｉｘが、Ｐ_０×Ｑ_０個（行方向にＰ_０個、列方向にＱ_０個）、２次元のマトリクス状（行列状）に配列されている。本実施形態では、Ｐ_０＝２８８０、Ｑ_０＝１７００とする。また、行方向は第１方向Ｄｘに相当し、列方向は第２方向Ｄｙに相当する。図３では、複数の画素Ｐｉｘの配列を模式的に表しており、詳細な画素Ｐｉｘの配列は、後述する。

【0023】

表示パネル１１０は、第１方向Ｄｘに延在する走査線ＧＬと、第１方向Ｄｘと交差する第２方向Ｄｙに延在する信号線ＳＬを有する。例えば、表示パネル１１０は、２８８０本の信号線ＳＬと、１７００本の走査線ＧＬとを有する。表示パネル１１０において、信号線ＳＬと走査線ＧＬとに囲まれた領域には、画素Ｐｉｘが配置される。画素Ｐｉｘは、信号線ＳＬ及び走査線ＧＬと接続されるスイッチング素子（ＴＦＴ：薄膜トランジスタ）、及び、スイッチング素子に接続された画素電極を有する。１つの走査線ＧＬは、走査線ＧＬの延在方向に沿って配置される複数の画素Ｐｉｘが接続される。また、１つの信号線ＳＬは、信号線ＳＬの延在方向に沿って配置される複数の画素Ｐｉｘが接続される。

【0024】

なお、以下の説明において、第１方向Ｄｘは、第１基板１０（図６参照）の表面と平行な面内の一方向である。第２方向Ｄｙは、第１基板１０の表面と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、第１基板１０の表面の法線方向である。また、「平面視」とは、第１基板１０の表面と垂直な方向から見た場合の位置関係をいう。

【0025】

２つの表示パネル１１０のうち、一方の表示パネル１１０の表示領域１１１が右目用であり、他方の表示パネル１１０の表示領域１１１が左目用である。第１実施形態では、表示パネル１１０は、左目用と右目用の２つの表示パネル１１０を有する場合について説明する。ただし、表示装置１００は、上述のように２つの表示パネル１１０を用いる構造に限定されない。例えば、表示パネル１１０は、１つであって、右半分の領域には右目用の画像を表示し、左半分の領域には左目用の画像を表示するように、１つの表示パネル１１０の表示領域１１１を２分割するようにしてもよい。

【0026】

表示制御回路１１２は、ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）１１５、信号線接続回路１１３及び走査線駆動回路１１４を備えている。信号線接続回路１１３は、信号線ＳＬと電気的に接続されている。ドライバＩＣ１１５は、走査線駆動回路１１４によって、画素Ｐｉｘの動作（光透過率）を制御するためのスイッチング素子（例えば、ＴＦＴ）のＯＮ／ＯＦＦを制御する。走査線駆動回路１１４は、走査線ＧＬと電気的に接続されている。

【0027】

センサ１２０は、ユーザの頭部の向きを推定可能な情報を検出する。例えば、センサ１２０は、表示装置１００や装着部材４００の動きを示す情報を検出し、表示システム１は、表示装置１００や装着部材４００の動きを示す情報に基づいて、表示装置１００を頭部に装着したユーザの頭部の向きを推定する。

【0028】

センサ１２０は、例えば、表示装置１００や装着部材４００の角度、加速度、角速度、方位、距離の少なくとも１つを用いて、視線の向きを推定可能な情報を検出する。センサ１２０は、例えば、ジャイロセンサ、加速度センサ、方位センサ等を用いることができる。センサ１２０は、例えば、ジャイロセンサによって表示装置１００や装着部材４００の角度及び角速度を検出してもよい。センサ１２０は、例えば、加速度センサによって表示装置１００や装着部材４００に働く加速度の方向及び大きさを検出してもよい。

【0029】

また、センサ１２０は、例えば、方位センサによって表示装置１００の方位を検出してもよい。センサ１２０は、例えば、距離センサ、ＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）受信機等によって表示装置１００や装着部材４００の移動を検出してもよい。センサ１２０は、ユーザの頭部の向き、視線の変化、移動等を検出するためのセンサであれば、光センサ等の他のセンサでもよく、複数のセンサを組み合わせて用いてもよい。センサ１２０は、後述するインタフェース１６０を介して、画像分離回路１５０と電気的に接続されている。

【0030】

画像分離回路１５０は、ケーブル３００を介して制御装置２００から送られてきた左目用の画像データと右目用の画像データを受けとり、左目用の画像データを左目用の画像を表示する表示パネル１１０に送り、右目用の画像データを右目用の画像を表示する表示パネル１１０に送る。

【0031】

インタフェース１６０は、ケーブル３００（図１）が接続されるコネクタを含む。インタフェース１６０には、接続されたケーブル３００を介して、制御装置２００からの信号が入力される。画像分離回路１５０は、インタフェース１６０及びインタフェース２４０を介して、センサ１２０から入力された信号を制御装置２００へ出力する。ここで、センサ１２０から入力された信号には、上述した視線の向きを推定可能な情報が含まれる。あるいは、センサ１２０から入力された信号は、インタフェース１６０を介して直接、制御装置２００の制御部２３０へ出力されてもよい。インタフェース１６０は、例えば、無線通信装置とし、無線通信を介して制御装置２００との間で情報の送受信を行ってもよい。

【0032】

制御装置２００は、操作部２１０と、記憶部２２０と、制御部２３０と、インタフェース２４０と、を備える。

【0033】

操作部２１０は、ユーザの操作を受け付ける。操作部２１０は、例えば、キーボード、ボタン、タッチスクリーン等の入力デバイスを用いることができる。操作部２１０は、制御部２３０と電気的に接続されている。操作部２１０は、操作に応じた情報を制御部２３０に出力する。

【0034】

記憶部２２０は、プログラム及びデータを記憶する。記憶部２２０は、制御部２３０の処理結果を一時的に記憶する。記憶部２２０は、記憶媒体を含む。記憶媒体は、例えば、ＲＯＭ、ＲＡＭ、メモリカード、光ディスク、又は光磁気ディスク等を含む。記憶部２２０は、表示装置１００に表示させる画像のデータを記憶してもよい。

【0035】

記憶部２２０は、例えば、制御プログラム２１１、ＶＲアプリケーション２１２等を記憶する。制御プログラム２１１は、例えば、制御装置２００を稼働させるための各種制御に関する機能を提供できる。ＶＲアプリケーション２１２は、仮想現実の画像を表示装置１００に表示させる機能を提供できる。記憶部２２０は、例えば、センサ１２０の検出結果を示すデータ等の表示装置１００から入力された各種情報を記憶できる。

【0036】

制御部２３０は、例えば、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等を含む。制御部２３０は、制御装置２００の動作を統括的に制御できる。制御部２３０の各種機能は、制御部２３０の制御に基づいて実現される。

【0037】

制御部２３０は、例えば、表示する画像を生成するＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を含む。ＧＰＵは、表示装置１００に表示する画像を生成する。制御部２３０は、ＧＰＵが生成した画像を、インタフェース２４０を介して表示装置１００に出力する。本実施形態では、制御装置２００の制御部２３０は、ＧＰＵを含む場合について説明するが、これに限定されない。例えば、ＧＰＵは、表示装置１００又は表示装置１００の画像分離回路１５０に設けてもよい。この場合、表示装置１００は、例えば、制御装置２００、外部の電子機器等からデータを取得し、当該データに基づいてＧＰＵが画像を生成すればよい。

【0038】

インタフェース２４０は、ケーブル３００（図１参照）が接続されるコネクタを含む。インタフェース２４０には、ケーブル３００を介して、表示装置１００からの信号が入力される。インタフェース２４０は、制御部２３０から入力された信号を、ケーブル３００を介して表示装置１００へ出力する。インタフェース２４０は、例えば、無線通信装置とし、無線通信を介して表示装置１００との間で情報の送受信を行ってもよい。

【0039】

制御部２３０は、ＶＲアプリケーション２１２を実行すると、ユーザ（表示装置１００）の動きに応じた画像を表示装置１００に表示させる。制御部２３０は、画像を表示装置１００に表示させた状態で、ユーザ（表示装置１００）の変化を検出すると、当該変化した方向の画像へ表示装置１００に表示している画像を変化させる。制御部２３０は、画像の作成開始時に、仮想空間上の基準視点及び基準視線に基づく画像を作成し、ユーザ（表示装置１００）の変化を検出した場合、表示させている画像を作成する際の視点又は視線を、基準視点又は基準視線方向からユーザ（表示装置１００）の動きに応じて変更し、変更した視点又は視線に基づく画像を表示装置１００に表示させる。

【0040】

例えば、制御部２３０は、センサ１２０の検出結果に基づいて、ユーザの頭部の右方向への移動を検出する。この場合、制御部２３０は、現在表示させている画像から右方向へ視線を変化させた場合の画像へ変化させる。ユーザは、表示装置１００に表示されている画像の右方向の画像を視認することができる。

【0041】

例えば、制御部２３０は、センサ１２０の検出結果に基づいて、表示装置１００の移動を検出すると、検出した移動に応じて画像を変化させる。制御部２３０は、表示装置１００が前方へ移動したことを検出した場合、現在表示させている画像の前方へ移動した場合の画像へ変化させる。制御部２３０は、表示装置１００が後方方向へ移動したことを検出した場合、現在表示させている画像の後方へ移動した場合の画像へ変化させる。ユーザは、表示装置１００に表示されている画像から、自身の移動方向の画像を視認することができる。

【0042】

図４は、第１実施形態に係る表示領域の画素配列を表す回路図である。以下、上述した走査線ＧＬは、複数の走査線Ｇ１、Ｇ２、Ｇ３を総称している。上述した信号線ＳＬは、複数の信号線Ｓ１、Ｓ２、Ｓ３を総称している。図４に示す例では、走査線ＧＬと信号線ＳＬとが直交しているが、これに限定されない。例えば、走査線ＧＬと信号線ＳＬとは直交していなくても良い。

【0043】

図４に示すように、表示領域１１１には、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢのスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３、信号線ＳＬ、走査線ＧＬ等が形成されている。信号線Ｓ１、Ｓ２、Ｓ３は、各画素電極ＰＥ１、ＰＥ２、ＰＥ３（図６参照）に画素信号を供給するための配線である。走査線Ｇ１、Ｇ２、Ｇ３は、各スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３を駆動するゲート信号を供給するための配線である。

【0044】

表示領域１１１の画素Ｐｉｘには、配列された複数の画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢが含まれる。以下、複数の画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢを総称して、画素Ｐｉｘとすることがある。画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは、それぞれスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３及び液晶層ＬＣの容量を備えている。スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３は、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。後述する画素電極ＰＥ１、ＰＥ２、ＰＥ３と共通電極ＣＯＭとの間に第６絶縁膜１６（図６参照）が設けられ、これらによって図４に示す保持容量Ｃｓが形成される。

【0045】

図４に示すカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、例えば赤（第１色：Ｒ）、緑（第２色：Ｇ）、青（第３色：Ｂ）の３色に着色された色領域が周期的に配列されている。上述した図４に示す各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢに、Ｒ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢを１組とされる。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢがそれぞれ、副画素と呼ばれることもある。

【0046】

図５は、第１実施形態に係る表示パネルの一例を示す模式図である。なお、図５では図面を見やすくするために、複数の信号線の一部を省略して示している。

【0047】

図５に示すように、表示パネル１１０の表示領域１１１は、平面視で多角形状である。より詳細には、表示領域１１１は、八角形状であり、第１辺ｅ１、第２辺ｅ２、第３辺ｅ３、第４辺ｅ４、第１傾斜辺ｅａ１、第２傾斜辺ｅａ２、第３傾斜辺ｅａ３及び第４傾斜辺ｅａ４を有する。表示パネル１１０の第１基板１０の基板端部と、表示領域１１１の各辺との間は、周辺領域と呼ばれる。

【0048】

第１辺ｅ１は、表示領域１１１の外周の右側に位置する辺であり、第２方向Ｄｙに延在する。第２辺ｅ２は、第１辺ｅ１の反対側、すなわち表示領域１１１の外周の左側に位置し、第２方向Ｄｙに延在する。第３辺ｅ３は、表示領域１１１の外周の上側に位置する辺であり、第１方向Ｄｘに延在する。第４辺ｅ４は、第３辺ｅ３の反対側、すなわち表示領域１１１の外周の下側に位置する辺であり、第１方向Ｄｘに延在する。

【0049】

第３辺ｅ３及び第４辺ｅ４に対応する領域に設けられた複数の信号線ＳＬの第２方向Ｄｙでの長さは、それぞれ等しい。また、第１辺ｅ１及び第２辺ｅ２に対応する領域に設けられた複数の走査線ＧＬの第１方向Ｄｘでの長さは、それぞれ等しい。

【0050】

第１傾斜辺ｅａ１は、第１辺ｅ１と第３辺ｅ３との間の辺であり、第１辺ｅ１の一端側（図５における上端側）に接続され、第２方向Ｄｙに対して傾斜する。第２傾斜辺ｅａ２は、第１辺ｅ１と第４辺ｅ４との間の辺であり、第１辺ｅ１の他端側（図５における下端側）に接続され、第２方向Ｄｙに対して傾斜する。第３傾斜辺ｅａ３は、第２辺ｅ２と第３辺ｅ３との間の辺であり、第２辺ｅ２の一端側に接続され、第２方向Ｄｙに対して傾斜する。第４傾斜辺ｅａ４は、第２辺ｅ２と第４辺ｅ４との間の辺であり、第２辺ｅ２の他端側に接続され、第２方向Ｄｙに対して傾斜する。

【0051】

本実施形態では、第１傾斜辺ｅａ１と第２傾斜辺ｅａ２とは、第１辺ｅ１の中点を通り第１方向Ｄｘに平行な仮想線を対象軸として線対称になるように設けられている。第１傾斜辺ｅａ１及び第２傾斜辺ｅａ２に対応する領域に設けられた信号線ＳＬの第２方向Ｄｙでの長さは、第３辺ｅ３及び第４辺ｅ４に対応する領域に設けられた信号線ＳＬの第２方向Ｄｙでの長さよりも短い。第１傾斜辺ｅａ１及び第２傾斜辺ｅａ２に対応する領域に設けられた複数の信号線ＳＬは、第１方向Ｄｘで、第３辺ｅ３及び第４辺ｅ４の右端から離れるほど（すなわち、第１辺ｅ１に近づくほど）第２方向Ｄｙでの長さが短くなる。

【0052】

また、第３傾斜辺ｅａ３と第４傾斜辺ｅａ４とは、第２辺ｅ２の中点を通り第１方向Ｄｘに平行な仮想線を対象軸として線対称になるように設けられている。第３傾斜辺ｅａ３及び第４傾斜辺ｅａ４に対応する領域に設けられた信号線ＳＬの第２方向Ｄｙでの長さは、第３辺ｅ３及び第４辺ｅ４に対応する領域に設けられた信号線ＳＬの第２方向Ｄｙでの長さよりも短い。第３傾斜辺ｅａ３及び第４傾斜辺ｅａ４に対応する領域に設けられた複数の信号線ＳＬは、第１方向Ｄｘで、第３辺ｅ３及び第４辺ｅ４の左端から離れるほど（すなわち、第２辺ｅ２に近づくほど）第２方向Ｄｙでの長さが短くなる。

【0053】

第１傾斜辺ｅａ１と第３傾斜辺ｅａ３とは、第３辺ｅ３の中点を通り第２方向Ｄｙに平行な仮想線を対象軸として線対称になるように設けられている。第１傾斜辺ｅａ１及び第３傾斜辺ｅａ３に対応する領域に設けられた走査線ＧＬの第１方向Ｄｘでの長さは、第１辺ｅ１及び第２辺ｅ２に対応する領域に設けられた走査線ＧＬの第１方向Ｄｘでの長さよりも短い。第１傾斜辺ｅａ１及び第３傾斜辺ｅａ３に対応する領域に設けられた複数の走査線ＧＬは、第１傾斜辺ｅａ１及び第３傾斜辺ｅａ３のそれぞれに沿った方向で、第１辺ｅ１及び第２辺ｅ２の一端から離れるほど（すなわち、第３辺ｅ３に近づくほど）第１方向Ｄｘでの長さが短くなる。

【0054】

また、第２傾斜辺ｅａ２と第４傾斜辺ｅａ４とは、第４辺ｅ４の中点を通り第２方向Ｄｙに平行な仮想線を対象軸として線対称になるように設けられている。第２傾斜辺ｅａ２及び第４傾斜辺ｅａ４に対応する領域に設けられた走査線ＧＬの第１方向Ｄｘでの長さは、第１辺ｅ１及び第２辺ｅ２に対応する領域に設けられた走査線ＧＬの第１方向Ｄｘでの長さよりも短い。第２傾斜辺ｅａ２及び第４傾斜辺ｅａ４に対応する領域に設けられた複数の走査線ＧＬは、第２傾斜辺ｅａ２及び第４傾斜辺ｅａ４のそれぞれに沿った方向で、第１辺ｅ１及び第２辺ｅ２の他端から離れるほど（すなわち、第４辺ｅ４に近づくほど）第１方向Ｄｘでの長さが短くなる。

【0055】

走査線駆動回路１１４Ａは、表示パネル１１０の第１基板１０の基板端部と、表示領域１１１の第１傾斜辺ｅａ１、第１辺ｅ１及び第２傾斜辺ｅａ２との間の周辺領域に配置されている。より詳細には、走査線駆動回路１１４Ａは、第１辺ｅ１に沿って設けられた第１回路部３１、第１傾斜辺ｅａ１に沿って設けられた第２回路部３２、及び、第２傾斜辺ｅａ２に沿って設けられた第３回路部３３を含む。

【0056】

走査線駆動回路１１４Ｂは、走査線駆動回路１１４Ａの反対側で、表示パネル１１０の第１基板１０の基板端部と、表示領域１１１の第２傾斜辺ｅａ２、第２辺ｅ２及び第４傾斜辺ｅａ４との間の周辺領域に配置されている。より詳細には、走査線駆動回路１１４Ｂは、第２辺ｅ２に沿って設けられた第４回路部３４、第３傾斜辺ｅａ３に沿って設けられた第５回路部３５、及び、第４傾斜辺ｅａ４に沿って設けられた第６回路部３６を含む。複数の走査線ＧＬの右端側は、走査線駆動回路１１４Ａに電気的に接続され、複数の走査線ＧＬの左端側は、走査線駆動回路１１４Ｂに電気的に接続される。

【0057】

信号線接続回路１１３は、表示パネル１１０の第１基板１０の基板端部と、表示領域１１１の第４辺ｅ４との間の周辺領域に配置されている。信号線接続回路１１３は、複数の信号線ＳＬと電気的に接続される。ドライバＩＣ１１５は、表示パネル１１０の第１基板１０の基板端部と、表示領域１１１の第４辺ｅ４との間の周辺領域に配置されている。ドライバＩＣ１１５は、走査線駆動回路１１４Ａ、１１４Ｂ及び信号線接続回路１１３を制御する回路である。

【0058】

図５に示す例において、信号線ＳＬは第１方向Ｄｘに並んで配列され、第２方向Ｄｙと平行に延在する。走査線ＧＬは信号線ＳＬと交差する方向（第１方向Ｄｘ）と平行に延在する。走査線ＧＬが延在する方向は、信号線ＳＬが延在する方向と直交であるので、例えば、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ（図７参照）は、長方形である。ただし、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは長方形に限られない。例えば、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは、平行四辺形であっても良い。なお、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは、画素ＰｉｘＳと呼ぶこともある。

【0059】

次に、表示パネル１１０の断面構造について、図６を参照して説明する。図６は、第１実施形態に係る表示パネルの断面を模式的に示す断面図である。図６において、アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの透光性を有する第１基板１０を基体としている。アレイ基板ＳＵＢ１は、第１基板１０の対向基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、第６絶縁膜１６、信号線Ｓ１からＳ３、画素電極ＰＥ１からＰＥ３、共通電極ＣＯＭ、第１配向膜ＡＬ１などを備えている。以下の説明において、アレイ基板ＳＵＢ１から対向基板ＳＵＢ２に向かう方向を上方、あるいは、単に上と称する。

【0060】

第１絶縁膜１１は、第１基板１０の上に位置している。第２絶縁膜１２は、第１絶縁膜１１の上に位置している。第３絶縁膜１３は、第２絶縁膜１２の上に位置している。信号線Ｓ１からＳ３は、第３絶縁膜１３の上に位置している。第４絶縁膜１４は、第３絶縁膜１３の上に位置し、信号線Ｓ１からＳ３を覆っている。

【0061】

必要があれば、第４絶縁膜１４の上には、配線を配置してもよい。この配線は、第５絶縁膜１５によって覆われることになる。本実施形態では、配線を省略している。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第４絶縁膜１４及び第５絶縁膜１５は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。ただし、第５絶縁膜１５については無機系材料によって形成されたものであってもよい。

【0062】

共通電極ＣＯＭは、第５絶縁膜１５の上に位置している。共通電極ＣＯＭは、第６絶縁膜１６によって覆われている。第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。

【0063】

画素電極ＰＥ１からＰＥ３は、第６絶縁膜１６の上に位置し、第６絶縁膜１６を介して共通電極ＣＯＭと対向している。画素電極ＰＥ１からＰＥ３、及び、共通電極ＣＯＭは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥ１からＰＥ３は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第６絶縁膜１６も覆っている。

【0064】

対向基板ＳＵＢ２は、ガラス基板や樹脂基板などの透光性を有する第２基板２０を基体としている。対向基板ＳＵＢ２は、第２基板２０のアレイ基板ＳＵＢ１と対向する側に、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

【0065】

図６に示すように、遮光層ＢＭは、第２基板２０のアレイ基板ＳＵＢ１と対向する側に位置している。そして、遮光層ＢＭは、画素電極ＰＥ１からＰＥ３とそれぞれ対向する開口の大きさを規定している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。

【0066】

カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢのそれぞれは、第２基板２０のアレイ基板ＳＵＢ１と対向する側に位置し、それぞれの端部が遮光層ＢＭに重なっている。カラーフィルタＣＦＲは、画素電極ＰＥ１と対向している。カラーフィルタＣＦＧは、画素電極ＰＥ２と対向している。カラーフィルタＣＦＢは、画素電極ＰＥ３と対向している。一例では、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ青色、赤色、緑色に着色された樹脂材料によって形成されている。

【0067】

オーバーコート層ＯＣは、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを覆っている。オーバーコート層ＯＣは、透光性を有する樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。

【0068】

以上説明したように、対向基板ＳＵＢ２は、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢなどを備えている。遮光層ＢＭは、図４に示した走査線Ｇ１、Ｇ２、Ｇ３、信号線Ｓ１、Ｓ２、Ｓ３、スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３などの配線部と対向する領域に配置されている。

【0069】

図６において、対向基板ＳＵＢ２は、３色のカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを備えていたが、青色、赤色、及び、緑色とは異なる他の色、例えば白色、透明、イエロー、マゼンタ、シアンなどのカラーフィルタを含む４色以上のカラーフィルタを備えていてもよい。また、これらのカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、アレイ基板ＳＵＢ１に備えられていてもよい。

【0070】

また、図６において、カラーフィルタＣＦは対向基板ＳＵＢ２に設けられているが、アレイ基板ＳＵＢ１にカラーフィルタＣＦを備える、所謂ＣＯＡ（Ｃｏｌｏｒ ｆｉｌｔｅｒ ｏｎ Ａｒｒａｙ）の構造であってもよい。

【0071】

上述したアレイ基板ＳＵＢ１及び対向基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。

【0072】

アレイ基板ＳＵＢ１がバックライトユニットＩＬと対向し、対向基板ＳＵＢ２が表示面側に位置する。バックライトユニットＩＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。

【0073】

第１偏光板ＰＬ１を含む第１光学素子ＯＤ１は、第１基板１０の外面、あるいは、バックライトユニットＩＬと対向する面に配置される。第２偏光板ＰＬ２を含む第２光学素子ＯＤ２は、第２基板２０の外面、あるいは、観察位置側の面に配置される。第１偏光板ＰＬ１の第１偏光軸及び第２偏光板ＰＬ２の第２偏光軸は、例えばＸ－Ｙ平面においてクロスニコルの位置関係にある。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学機能素子を含んでいてもよい。

【0074】

例えば、液晶層ＬＣがネガ型液晶材料である場合であって、液晶層ＬＣに電圧が印加されていない状態では、液晶分子ＬＭは、Ｘ－Ｙ平面内において、その長軸がＸ方向に沿う方向に初期配向している。一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥ１からＰＥ３と共通電極ＣＯＭとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。

【0075】

図７は、第１実施形態に係る画素配列の一例を示す図である。なお、図７では、画素ＰｉｘＳ（各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ）の第２方向Ｄｙの距離（配置ピッチ）をＰｈ１、第１方向Ｄｘの距離（配置ピッチ）をＰｗ１としている。また、図８では、本開示において説明に必要な構成要素のみを示し、それ以外の構成要素は省略あるいは簡略化している。

【0076】

図７に示すように、本実施形態に係る表示パネル１１０は、画素ＰｉｘＳ（各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ）のカラーフィルタＣＦ（ＣＦＲ、ＣＦＧ、ＣＦＢ）が遮光層ＢＭにより区切られている。画素ＰｉｘＳ（各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ）は、カラーフィルタＣＦ（ＣＦＲ、ＣＦＧ、ＣＦＢ）が設けられた開口部から、バックライトユニットＩＬから放射された光が透過して、各色（青色、赤色、緑色）を発する。

【0077】

画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは、第１方向Ｄｘでこの順に繰り返し配列される。また、画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは、それぞれ、第２方向Ｄｙに並んで配列される。

【0078】

次に、図８から図１２を参照して、走査線駆動回路１１４Ａの詳細な構成について説明する。以下の説明では、走査線駆動回路１１４Ａについて説明するが、走査線駆動回路１１４Ｂも同様の構成であり、走査線駆動回路１１４Ａについての説明は、走査線駆動回路１１４Ｂにも適用できる。

【0079】

図８に示すように、走査線駆動回路１１４Ａは、複数の出力回路５０と、シフトレジスタ５１と、反転回路５２と、を含む。シフトレジスタ５１は、ドライバＩＣ１１５（図５参照）からのクロック信号等に基づいて、複数の出力回路５０に順次走査信号ＳＲを出力する回路である。シフトレジスタ５１から出力された走査信号ＳＲは、４つの出力回路５０に共通の入力信号Ｖｉｎとして供給される。

【0080】

反転回路５２は、シフトレジスタ５１からの走査信号ＳＲを反転した入力信号ｘＶｉｎを出力する回路である。反転回路５２は、走査信号ＳＲがハイ（高レベル電圧）の場合に、入力信号ｘＶｉｎをロウ（低レベル電圧）とする。反転回路５２は、走査信号ＳＲがロウ（低レベル電圧）の場合に、入力信号ｘＶｉｎをハイ（高レベル電圧）とする。反転回路５２から出力された入力信号ｘＶｉｎは、４つの出力回路５０に共通の信号として供給される。

【0081】

また、駆動信号供給回路５４は、第１制御信号Ｖｅｎｂ及び第２制御信号ＶＧＬを４つの出力回路５０に供給する回路である。第１制御信号Ｖｅｎｂは、それぞれ４つの配線Ｌ１を介して４つの出力回路５０に供給される。第２制御信号ＶＧＬは、共通の配線Ｌ２を介して４つの出力回路５０に供給される。駆動信号供給回路５４は、例えばドライバＩＣ１１５に含まれる回路である。ただし、駆動信号供給回路５４はドライバＩＣ１１５とは個別に設けられていてもよい。

【0082】

複数の出力回路５０は、複数の走査線ＧＬ－１、ＧＬ－２、ＧＬ－３、ＧＬ－４のそれぞれに設けられる。出力回路５０は、入力信号Ｖｉｎ、ｘＶｉｎに基づいて、出力信号Ｖｏを走査線ＧＬ－１、ＧＬ－２、ＧＬ－３、ＧＬ－４に出力する回路である。なお、以下の説明において走査線ＧＬ－１、ＧＬ－２、ＧＬ－３、ＧＬ－４を区別して説明する必要がない場合には、単に走査線ＧＬと表す。

【0083】

出力信号Ｖｏは、各画素Ｐｉｘが有するスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３（図４参照）のゲート駆動信号であり、駆動信号供給回路５４からの第１制御信号Ｖｅｎｂ及び第２制御信号ＶＧＬのいずれか一方を含む。第１制御信号Ｖｅｎｂはスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３をオンにする電位を有する信号であり、第２制御信号ＶＧＬはスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３をオフにする電位を有する信号である。

【0084】

なお、図８では、４つの出力回路５０及び４本の走査線ＧＬを示しているが、シフトレジスタ５１は、４つの出力回路５０（４本の走査線ＧＬ）ごとに時分割的に順次走査信号ＳＲを供給する。また、共通の走査信号ＳＲが供給される出力回路５０の数は、４つに限定されず、１以上３以下、あるいは５つ以上であってもよい。また、図８に示す走査線駆動回路１１４Ａはあくまで模式的に示したものであり、必要に応じてバッファ回路やレベルシフタなどの他の回路を備えていてもよい。

【0085】

図９は、走査線駆動回路の出力回路の構成の一例を示す回路図である。図９に示すように、出力回路５０は、第１スイッチング素子Ｔｒ１と、第２スイッチング素子Ｔｒ２と、第３スイッチング素子Ｔｒ３と、を有する。第１スイッチング素子Ｔｒ１は、ｎチャネルのＭＯＳ型のＴＦＴで構成されている。第２スイッチング素子Ｔｒ２は、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。第１スイッチング素子Ｔｒ１と第２スイッチング素子Ｔｒ２とが並列に接続されてＣＭＯＳ構造のスイッチング素子ＴｒＣとして構成される。第３スイッチング素子Ｔｒ３は、ｎチャネルのＭＯＳ型のＴＦＴで構成されている。

【0086】

第１スイッチング素子Ｔｒ１のゲートには、シフトレジスタ５１からの走査信号ＳＲに基づく入力信号Ｖｉｎが供給される。第１スイッチング素子Ｔｒ１は、入力信号Ｖｉｎによりオンオフ制御される。また、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３のゲートには、シフトレジスタ５１からの走査信号ＳＲを反転した入力信号ｘＶｉｎが供給される。第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３は、入力信号ｘＶｉｎによりオンオフ制御される。

【0087】

第１スイッチング素子Ｔｒ１の入力側及び第２スイッチング素子Ｔｒ２の入力側には、駆動信号供給回路５４から配線Ｌ１（図８参照）を介して第１制御信号Ｖｅｎｂが供給される。また、第２スイッチング素子Ｔｒ２の入力側には、駆動信号供給回路５４から配線Ｌ２（図８参照）を介して第２制御信号ＶＧＬが供給される。第１スイッチング素子Ｔｒ１の出力側、第２スイッチング素子Ｔｒ２の出力側及び第３スイッチング素子Ｔｒ３の出力側は、走査線ＧＬに電気的に接続され、出力信号Ｖｏを出力する。

【0088】

入力信号Ｖｉｎがハイ（高レベル電圧）、入力信号ｘＶｉｎがロウ（低レベル電圧）の場合、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２がオン（導通状態）となり、第３スイッチング素子Ｔｒ３がオフ（非道通状態）となる。したがって、出力回路５０は、出力信号Ｖｏとして第１制御信号Ｖｅｎｂを出力する。これにより、出力回路５０に接続された走査線ＧＬが選択される。

【0089】

入力信号Ｖｉｎがロウ（低レベル電圧）、入力信号ｘＶｉｎがハイ（高レベル電圧）の場合、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２がオフ（非道通状態）となり、第３スイッチング素子Ｔｒ３がオン（導通状態）となる。したがって、出力回路５０は、出力信号Ｖｏとして第２制御信号ＶＧＬを出力する。これにより、出力回路５０に接続された走査線ＧＬが非選択となる。

【0090】

ここで、図８に示すように、４つの出力回路５０に共通の入力信号Ｖｉｎ、ｘＶｉｎが供給されるので、４つの出力回路５０の各スイッチング素子Ｔｒは、同期してオンオフ制御がなされる。また、４つの出力回路５０に個別に配線Ｌ１が接続されているので、駆動信号供給回路５４は時分割的に第１制御信号Ｖｅｎｂを４つの出力回路５０に出力してもよい。この場合、４つの出力回路５０のそれぞれに接続された走査線ＧＬが、順次時分割的に選択される。

【0091】

また、図８に示すように、４つの出力回路５０に共通の配線Ｌ２が接続されているので、駆動信号供給回路５４は第２制御信号ＶＧＬを４つの出力回路５０に共通の出力信号Ｖｏとして出力する。この場合、４つの出力回路５０に接続された走査線ＧＬが、同期して非選択となる。

【0092】

図１０は、図５における領域Ａ１を拡大して示す平面図である。図１０に示すように、複数の出力回路５０－１、５０－２、５０－３、５０－４は、表示領域１１１の第１辺ｅ１に沿って第２方向Ｄｙに並んで配列される。図１０に示す複数の出力回路５０－１、５０－２、５０－３、５０－４は、走査線駆動回路１１４Ａの第１回路部３１の一部の回路を構成する。なお、以下の説明において、出力回路５０－１、５０－２、５０－３、５０－４について区別して説明する必要がない場合には、単に出力回路５０と表す。

【0093】

各出力回路５０の第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３は、表示領域１１１の第１辺ｅ１に直交する方向（第１方向Ｄｘ）に並んで配列される。複数の配線Ｌ１は、表示領域１１１の第１辺ｅ１と第１スイッチング素子Ｔｒ１との間で、第１辺ｅ１に沿って第２方向Ｄｙ延在する。配線Ｌ２は、第３スイッチング素子Ｔｒ３よりも基板端部側に設けられ、第２方向Ｄｙに延在する。

【0094】

第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３は、それぞれ半導体層ＳＣ、ソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥを有する。ソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥはそれぞれ表示領域１１１の第１辺ｅ１と直交する方向（第１方向Ｄｘ）に延在する。ゲート電極ＧＥは、半導体層ＳＣと重なって設けられ、第１辺ｅ１に沿った方向（第２方向Ｄｙ）で、ソース電極ＳＥとドレイン電極ＤＥとの間に配置される。半導体層ＳＣは、ゲート電極ＧＥに対して第１方向Ｄｘの一方側で、ドレイン電極ＤＥとコンタクトホールを介して電気的に接続され、ゲート電極ＧＥに対して第１方向Ｄｘの他方側で、ソース電極ＳＥとコンタクトホールを介して電気的に接続され。

【0095】

半導体層ＳＣのうち、ゲート電極ＧＥと重なる部分にチャネル領域が形成される。半導体層ＳＣのチャネル領域の、ゲート電極ＧＥの延在方向に沿った方向（図１０では第１方向Ｄｘ）での長さをチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａと表す。言い換えると、チャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａは、半導体層ＳＣのチャネル領域の、ソース電極ＳＥとゲート電極ＧＥとを結ぶ方向と直交する方向での幅を表す。領域Ａ１では、チャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａの方向（チャネル幅方向）は、表示領域１１１の第１辺ｅ１と直交する方向（第１方向Ｄｘ）に沿って設けられる。

【0096】

なお、以下の説明において、チャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａを区別して説明する必要がない場合には、単にチャネル幅Ｗと表す。また、第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３を区別して説明する必要がない場合には、単にスイッチング素子Ｔｒと表す。

【0097】

また、１つの出力回路５０で、第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３のチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａは、実質的に同じ幅で形成される。複数の出力回路５０－１、５０－２、５０－３、５０－４で、複数の第１スイッチング素子Ｔｒ１のチャネル幅Ｗ１ａは、実質的に同じ幅で形成される。複数の第２スイッチング素子Ｔｒ２のチャネル幅Ｗ２ａ、及び、複数の第３スイッチング素子Ｔｒ３のチャネル幅Ｗ３ａも、それぞれ実質的に同じ幅で形成される。言い換えると、共通の配線Ｌ３、Ｌ４に電気的に接続され、共通の入力信号Ｖｉｎ、ｘＶｉｎでオンオフ制御がなされる各スイッチング素子のチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａは、実質的に同じ幅で形成される。

【0098】

第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３のドレイン電極ＤＥは、共通の配線で形成され、出力配線Ｌ５と電気的に接続される。出力配線Ｌ５は、それぞれ配線Ｌ１と交差して表示領域１１１側に延在し、走査線ＧＬと電気的に接続される。出力配線Ｌ５は、出力回路５０からの出力信号Ｖｏを走査線ＧＬに出力するための配線である。

【0099】

第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のソース電極ＳＥは、共通の配線で形成され、第１制御信号Ｖｅｎｂが供給される配線Ｌ１と電気的に接続される。第３スイッチング素子Ｔｒ３のソース電極ＳＥは、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のソース電極ＳＥと離隔して設けられ、第２制御信号ＶＧＬが供給される配線Ｌ２と電気的に接続される。

【0100】

出力回路５０－１、５０－２、５０－３、５０－４の第１スイッチング素子Ｔｒ１のゲート電極ＧＥは、ゲート接続配線ＧＢ１により並列に接続される。ゲート接続配線ＧＢ１は、平面視で複数のソース電極ＳＥ及び複数のドレイン電極ＤＥと交差して第２方向Ｄｙに延在する。ゲート接続配線ＧＢ１により接続された４つのゲート電極ＧＥは、ブリッジ配線ＬＢを介して、配線Ｌ３と電気的に接続される。配線Ｌ３は、入力信号Ｖｉｎを第１スイッチング素子Ｔｒ１のゲートに供給するための配線である。

【0101】

第２スイッチング素子Ｔｒ２のゲート電極ＧＥ及び第３スイッチング素子Ｔｒ３のゲート電極ＧＥは、共通の配線で形成される。出力回路５０－１、５０－２、５０－３、５０－４の、第２スイッチング素子Ｔｒ２のゲート電極ＧＥ及び第３スイッチング素子Ｔｒ３のゲート電極ＧＥは、ゲート接続配線ＧＢ２により並列に接続される。ゲート接続配線ＧＢ２は、平面視で複数のドレイン電極ＤＥ及びゲート接続配線ＧＢ１と交差して第２方向Ｄｙに延在する。

【0102】

ゲート接続配線ＧＢ２により接続された第２スイッチング素子Ｔｒ２のゲート電極ＧＥ及び第３スイッチング素子Ｔｒ３のゲート電極ＧＥは、配線Ｌ４と電気的に接続される。配線Ｌ４は、入力信号ｘＶｉｎを第２スイッチング素子Ｔｒ２のゲート及び第３スイッチング素子Ｔｒ３のゲートに供給するための配線である。

【0103】

図１１は、図５における領域Ａ２を拡大して示す平面図である。図１１では、第１傾斜辺ｅａ１の第３辺ｅ３（図５参照）との接続部分に近い側、すなわち、表示領域１１１のドライバＩＣ１１５から最も離れた上端側の領域Ａ２を拡大して示している。また、図１１に示す複数の出力回路５０－１、５０－２、５０－３、５０－４は、走査線駆動回路１１４Ａの第２回路部３２の一部の回路を構成する。

【0104】

図１１に示すように、複数の出力回路５０－１、５０－２、５０－３、５０－４は、表示領域１１１の第１傾斜辺ｅａ１に沿って並んで配列される。領域Ａ２での複数の出力回路５０の第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３の接続構成は、図１０にて上述した領域Ａ１と同様であり、繰り返しの説明は省略する。

【0105】

領域Ａ２では、各出力回路５０の第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３は、第１傾斜辺ｅａ１と直交する方向（第１方向Ｄｘ及び第２方向Ｄｙに交差する方向）に並んで配列される。複数の配線Ｌ１は、表示領域１１１の第１傾斜辺ｅａ１と第１スイッチング素子Ｔｒ１との間で、第１傾斜辺ｅａ１に沿って延在する。配線Ｌ２は、第３スイッチング素子Ｔｒ３よりも基板端部側に設けられ、第１傾斜辺ｅａ１に沿う方向と平行方向に延在する。

【0106】

領域Ａ２では、第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３のソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥは、それぞれ表示領域１１１の第１傾斜辺ｅａ１と直交する方向（第１方向Ｄｘ及び第２方向Ｄｙに交差する方向）に延在する。

【0107】

領域Ａ２では、チャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂの方向は、表示領域１１１の第１傾斜辺ｅａ１と直交する方向（第１方向Ｄｘ及び第２方向Ｄｙに交差する方向）に沿って設けられる。また、第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３のチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂは、実質的に同じ幅で形成される。また、複数の出力回路５０－１、５０－２、５０－３、５０－４で、各スイッチング素子のチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂは実質的に同等の幅を有する。

【0108】

図１１に示す領域Ａ２でのチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂは、図１０に示す領域Ａ２でのチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａよりも短い。より具体的には、第１傾斜辺ｅａ１に沿って配列された複数のスイッチング素子Ｔｒ（第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３）のチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂは、第１辺ｅ１に沿って配列された複数のスイッチング素子のチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａよりも短い。

【0109】

図１２は、表示領域の第１傾斜辺に沿って配列された複数の出力回路を模式的に示す平面図である。図１２では、第１傾斜辺ｅａ１の第３辺ｅ３（図５参照）との接続部分に近い側（領域Ａ２）、第１傾斜辺ｅａ１の第１辺ｅ１（図５参照）との接続部分に近い側（領域Ａ１に近い側）、及び、これらの領域の中間領域をそれぞれ拡大して示している。また、図１２では、それぞれ出力回路５０－１を示しているが、出力回路５０－２、５０－３、５０－４についても上述した図１１と同様の構成である。

【0110】

図１２に示すように、領域Ａ２での各スイッチング素子のチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂは、中間領域での各スイッチング素子のチャネル幅Ｗ１ｃ、Ｗ２ｃ、Ｗ３ｃよりも短い。中間領域での各スイッチング素子のチャネル幅Ｗ１ｃ、Ｗ２ｃ、Ｗ３ｃは、領域Ａ１に近い側の各スイッチング素子のチャネル幅Ｗ１ｄ、Ｗ２ｄ、Ｗ３ｄよりも短い。

【0111】

図１１及び図１２に示すように、第１傾斜辺ｅａ１に沿って配列された各スイッチング素子Ｔｒのチャネル幅Ｗ１は、第１傾斜辺ｅａ１に沿う方向で、第１辺ｅ１の一端から離れるほど（すなわち、第３辺ｅ３に近づくほど）短くなる。

【0112】

ここで、図５にて上述したように、第１傾斜辺ｅａ１に対応する領域に設けられた走査線ＧＬの第１方向Ｄｘでの長さは、第１辺ｅ１及び第２辺ｅ２に対応する領域に設けられた走査線ＧＬの第１方向Ｄｘでの長さよりも短い。また、第１傾斜辺ｅａ１に対応する領域に設けられた複数の走査線ＧＬは、第１傾斜辺ｅａ１に沿う方向で、第１辺ｅ１から離れるほど（すなわち、第３辺ｅ３に近づくほど）第１方向Ｄｘでの長さが短くなる。

【0113】

すなわち、本実施形態では、スイッチング素子（第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３）に電気的に接続された走査線ＧＬの第１方向Ｄｘでの長さが長いほど、スイッチング素子Ｔｒのチャネル幅Ｗが長い。より詳細には、第１傾斜辺ｅａ１に対応する領域に設けられた複数の走査線ＧＬは、第１傾斜辺ｅａ１に沿う方向で第１辺ｅ１から離れるほど第１方向Ｄｘでの長さが短く、第１傾斜辺ｅａ１に沿って配列された複数のスイッチング素子Ｔｒは、第１辺ｅ１から離れるほどのチャネル幅Ｗが短く形成される。

【0114】

なお、複数のスイッチング素子Ｔｒのチャネル幅Ｗは、第１傾斜辺ｅａ１に沿って連続的に短く形成される場合に限定されず、複数のスイッチング素子Ｔｒ（例えば４つの出力回路５０－１から５０－４に含まれる複数のスイッチング素子Ｔｒ）ごとに短く形成されてもよい。また、複数の走査線ＧＬは、第１傾斜辺ｅａ１に沿って連続的に短く形成される場合に限定されず、複数の走査線ＧＬを含む走査線ブロックごとに短く形成されてもよい。

【0115】

なお、本実施形態では、走査線駆動回路１１４Ａの第２傾斜辺ｅａ２に沿って設けられた第３回路部３３の図示を省略している。ただし、第３回路部３３の各出力回路５０は、図１１及び図１２の各出力回路５０を上下反転させた傾きを有して配置される。例えば、図１１及び図１２に示す第２回路部３２の各出力回路５０において、各スイッチング素子Ｔｒのソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥが第１方向Ｄｘに対して＋θ°の角度を有して傾斜している場合に、第３回路部３３の各出力回路５０において、各スイッチング素子Ｔｒのソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥは第１方向Ｄｘに対して－θ°の角度を有して傾斜する。

【0116】

また、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗは、第１傾斜辺ｅａ１に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗと実質的に等しい。また、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗは、第１辺ｅ１に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗよりも短い。つまり、第２傾斜辺ｅａ２に対応する領域に設けられた複数の走査線ＧＬは、第２傾斜辺ｅａ２に沿う方向で第１辺ｅ１から離れるほど第１方向Ｄｘでの長さが短く、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒは、第１辺ｅ１から離れるほどのチャネル幅Ｗが短く形成される。

【0117】

このような構成により、本実施形態の表示装置１００は、複数の走査線ＧＬの抵抗値が大きいほど、複数の走査線ＧＬに接続されたスイッチング素子Ｔｒの抵抗値が抑制される。したがって、本実施形態の表示装置１００は、表示領域１１１が異形状を有する構成であっても、複数の走査線ＧＬごとの負荷のばらつきを抑制することができる。

【0118】

次に、複数の走査線ＧＬの負荷を含む表示パネル１１０の全体の負荷について説明する。図１３は、第１実施形態に係る表示パネルの、ドライバＩＣから走査線までの全体の負荷を説明するための説明図である。図１３に示すように、ドライバＩＣ１１５から走査線ＧＬまでの表示パネル１１０全体の負荷として、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、容量Ｃ１、Ｃ２を有する。

【0119】

抵抗Ｒ１は、ドライバＩＣ１１５の出力インピーダンスの抵抗成分である。抵抗Ｒ２及び容量Ｃ１は、第１制御信号Ｖｅｎｂを供給するための配線Ｌ１及び第２制御信号ＶＧＬを供給するための配線Ｌ２（図１０から図１２参照）の抵抗成分及び容量成分である。抵抗Ｒ３は、出力回路５０の抵抗成分である。抵抗Ｒ４及び容量Ｃ２は、走査線ＧＬの抵抗成分及び容量成分である。なお、図１３では、１本の走査線ＧＬでの表示パネル１１０の負荷を示しており、配線Ｌ１、Ｌ２の抵抗Ｒ２及び容量Ｃ１も、１本の走査線ＧＬに接続された配線Ｌ１、Ｌ２の抵抗Ｒ２及び容量Ｃ１を示す。

【0120】

複数の走査線ＧＬは領域ごとに異なる長さを有しており、走査線ＧＬの長さが長いほど図１３の抵抗Ｒ４及び容量Ｃ２の値が大きくなる。一方で、上述したように走査線ＧＬの第１方向Ｄｘでの長さが長いほど、スイッチング素子Ｔｒのチャネル幅Ｗが長い。すなわち、図１３における出力回路５０の抵抗Ｒ３の値が小さくなる。これにより、表示領域１１１が異形状であり複数の走査線ＧＬの長さが異なる場合であっても、複数の走査線ＧＬごとの負荷のばらつきを抑制することができる。

【0121】

次に、「走査線ＧＬの第１方向Ｄｘでの長さ」について説明する。図１４は、走査線の長さを説明するための説明図である。図１４は、表示パネル１１０の一部を拡大して模式的に示す平面図であり、遮光層ＢＭに斜線を付けて示している。図１４に示すように、遮光層ＢＭは、周辺重畳部ＢＭａと、走査線重畳部ＢＭｂと、信号線重畳部ＢＭｃと、を含む。周辺重畳部ＢＭａは、周辺領域に設けられ、走査線駆動回路１１４Ａ等の周辺回路と重畳する。周辺重畳部ＢＭａは、表示領域１１１と重なる領域に開口を有し、表示領域１１１の外周に沿って設けられた内縁部ＢＭｅを有する。走査線重畳部ＢＭｂ及び信号線重畳部ＢＭｃは、内縁部ＢＭｅで囲まれた領域（実質的に表示領域１１１と重なる領域）に設けられ、それぞれ走査線ＧＬ及び信号線ＳＬと重畳する。

【0122】

本明細書において、周辺重畳部ＢＭａの内縁部ＢＭｅを、表示領域１１１の外周の各辺に沿った直線状とした場合に、走査線ＧＬの第１方向Ｄｘでの長さＷ－ＧＬとは、走査線ＧＬの内縁部ＢＭｅよりも表示領域１１１の中央部側で延在する部分の長さを示す。ここで、周辺重畳部ＢＭａの内縁部ＢＭｅは、仮想的に走査線重畳部ＢＭｂ及び信号線重畳部ＢＭｃが設けられず、表示領域１１１の外周の各辺に沿って連続する内縁部ＢＭｅとする。

【0123】

より詳細には、走査線ＧＬの第１方向Ｄｘの右側に走査線駆動回路１１４Ａが接続され、走査線ＧＬの第１方向Ｄｘの左側に走査線駆動回路１１４Ｂ（図５参照）が接続された場合には、走査線ＧＬの第１方向Ｄｘでの長さＷ－ＧＬは、走査線ＧＬの第１方向Ｄｘの右側で内縁部ＢＭｅと重なる位置と、走査線ＧＬの第１方向Ｄｘの左側で内縁部ＢＭｅと重なる位置との間の長さの１／２とする。言い換えると、走査線ＧＬの内縁部ＢＭｅと重なる位置と、走査線ＧＬの第１方向Ｄｘでの中点（図１４における走査線ＧＬの左端）との間の長さである。

【0124】

また、走査線ＧＬに走査線駆動回路１１４Ａ、１１４Ｂの一方のみが接続された場合には、走査線ＧＬの第１方向Ｄｘでの長さＷ－ＧＬは、走査線ＧＬの第１方向Ｄｘの右側で内縁部ＢＭｅと重なる位置と、走査線ＧＬの第１方向Ｄｘの左側で内縁部ＢＭｅと重なる位置との間の長さとなる。

【0125】

（実施例）
図１５は、実施例及び比較例に係る表示装置の、第１制御信号及び複数の走査線の電圧と、時間との関係を模式的に示すグラフである。図１５は、ドライバＩＣ１１５（駆動信号供給回路５４）から供給される第１制御信号Ｖｅｎｂがハイ（高レベル電圧）からロウ（低レベル電圧）に変化したときの、各走査線ＧＬの電圧の変化を示すシミュレーション結果である。

【0126】

図１５における実施例１－１から実施例１－４では、表示領域１１１の第１辺ｅ１に沿って設けられた出力回路５０の各スイッチング素子Ｔｒのチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａ（図１０参照）を６０μｍとし、表示領域１１１の第１傾斜辺ｅａ１に沿って設けられた出力回路５０の各スイッチング素子Ｔｒのチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂ（図１１参照）を２５μｍとする。また、比較例１－１、１－２では、表示領域１１１の第１辺ｅ１に沿って設けられた出力回路５０の各スイッチング素子Ｔｒのチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａ（図１０参照）、及び、表示領域１１１の第１傾斜辺ｅａ１に沿って設けられた出力回路５０の各スイッチング素子Ｔｒのチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂ（図１１参照）を、いずれも６０μｍとする。

【0127】

実施例１－１は、表示領域１１１の第１傾斜辺ｅａ１に対応する領域に設けられた走査線ＧＬのうち、ドライバＩＣ１１５から最も離れた位置の走査線ＧＬ（図１４における走査線ＧＬａ参照）の、内縁部ＢＭｅと重なる位置（図１４における位置Ｎ１参照）での電圧の変化を示す。実施例１－２は、ドライバＩＣ１１５から最も離れた位置の走査線ＧＬ（図１４における走査線ＧＬａ参照）の、中点（図１４における位置Ｎ２参照）での電圧の変化を示す。実施例１－３は、表示領域１１１の第１辺ｅ１に対応する領域に設けられた走査線ＧＬ（図１４における走査線ＧＬｂ参照）の、実施例１－１の位置Ｎ１と同じ第１方向Ｄｘでの位置（図１４における位置Ｎ３参照）での電圧の変化を示す。実施例１－４は、表示領域１１１の第１辺ｅ１に対応する領域に設けられた走査線ＧＬ（図１４における走査線ＧＬｂ参照）の、中点（図１４における位置Ｎ４参照）での電圧の変化を示す。

【0128】

比較例１－１、１－２は、チャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａ、Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂ（図１１参照）を、いずれも６０μｍとしたときの、走査線ＧＬａの位置Ｎ１、Ｎ２での電圧の変化を示す。なお、比較例１－１、１－２での第１辺ｅ１に対応する領域に設けられた走査線ＧＬ（図１４における走査線ＧＬｂ参照）での電圧変化は、実施例１－３、１－４と同様であり、図示を省略する。

【0129】

図１５に示すように、走査線ＧＬの第１方向Ｄｘでの長さが長いほど、出力回路５０の各スイッチング素子Ｔｒのチャネル幅Ｗを長くすることにより、実施例１－１、１－２の電圧値は、実施例１－３、１－４の電圧値との差が小さくなり、実施例１－３、１－４と同等の電圧変化を示す。一方、比較例１－１、１－２では、実施例１－１、１－２、１－３、１－４に対して電圧値の差が大きくなっている。

【0130】

以上の結果から、実施例１－１から実施例１－４では、比較例１－１、１－２に比べて複数の走査線ＧＬごとの負荷のばらつきを抑制され、電圧値の差が小さく抑制されることが示された。

【0131】

（第２実施形態）
図１６は、第２実施形態に係る表示パネルの一例を示す模式図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

【0132】

図１６に示すように、第２実施形態に係る表示パネル１１０Ａにおいて、第３回路部３３と表示領域１１１の第２傾斜辺ｅａ２との間の領域に、信号線ＳＬと信号線接続回路１１３とを接続する複数の信号線接続配線ＳＬＣＮが設けられている。走査線駆動回路１１４Ａの第３回路部３３は、第２回路部３２と異なる傾斜角を有して配置される。すなわち、第３回路部３３と表示領域１１１の第２傾斜辺ｅａ２との距離は、第２回路部３２と表示領域１１１の第１傾斜辺ｅａ１との距離よりも大きい。第３回路部３３は、表示領域１１１の第２傾斜辺ｅａ２との間の距離が、信号線接続回路１１３に近づくほど大きくなるように配置される。

【0133】

なお、第２実施形態では、走査線駆動回路１１４Ａの第３回路部３３について説明するが、走査線駆動回路１１４Ａの第３回路部３３についての説明は、走査線駆動回路１１４Ｂの第６回路部３６についても適用できる。

【0134】

図１７は、第２実施形態に係る表示パネルの、表示領域の第２傾斜辺に沿って配列された複数の出力回路を模式的に示す平面図である。図１７は、図１６における領域Ａ３を拡大して示す平面図である。なお、領域Ａ３での複数の出力回路５０の第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２及び第３スイッチング素子Ｔｒ３の接続構成は、図１０、図１１にて上述した領域Ａ１、Ａ２と同様であり、繰り返しの説明は省略する。

【0135】

図１７に示すように、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒ、及び、第１制御信号Ｖｅｎｂを供給するための４本の配線Ｌ１と、第２傾斜辺ｅａ２との間に複数の信号線接続配線ＳＬＣＮが設けられている。出力配線Ｌ５は、各スイッチング素子Ｔｒのドレイン電極ＤＥと接続され、それぞれ複数の配線Ｌ１及び複数の信号線接続配線ＳＬＣＮと交差して表示領域１１１側に延在し、走査線ＧＬと電気的に接続される。これにより、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒと、第２傾斜辺ｅａ２との間の距離は、第１傾斜辺ｅａ１に沿って配列された複数のスイッチング素子Ｔｒと、第１傾斜辺ｅａ１との間の距離よりも大きい。領域Ａ３の複数の出力回路５０では、領域Ａ２の複数の出力回路５０（図１１参照）に比べて、出力配線Ｌ５が複数の信号線接続配線ＳＬＣＮと交差する部分の容量分だけ負荷が大きくなる。すなわち、実質的に走査線ＧＬの容量Ｃ２（図１３参照）が大きくなるといえる。

【0136】

第２実施形態では、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗ１ｅ、Ｗ２ｅ、Ｗ３ｅは、第１傾斜辺ｅａ１に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂ（図１１参照）よりも長い。また、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗ１ｅ、Ｗ２ｅ、Ｗ３ｅは、第１辺ｅ１に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗ１ａ、Ｗ２ａ、Ｗ３ａ（図１０参照）よりも短い。

【0137】

例えば、第１傾斜辺ｅａ１に沿って配列された各スイッチング素子Ｔｒのチャネル幅Ｗ１ｂ、Ｗ２ｂ、Ｗ３ｂが２５μｍの場合、第２傾斜辺ｅａ２に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗ１ｅ、Ｗ２ｅ、Ｗ３ｅは３０μｍ程度である。ただし、チャネル幅Ｗ１ｅ、Ｗ２ｅ、Ｗ３ｅの長さは、あくまで一例であり、適宜変更することができる。また、図１７では第２傾斜辺ｅａ２に沿う複数の出力回路５０のうち４つの出力回路５０のみ示しているが、図１２に示す例と同様に、第２傾斜辺ｅａ２に沿って配列された各スイッチング素子Ｔｒのチャネル幅Ｗは、第２傾斜辺ｅａ２に沿う方向で、第１辺ｅ１から離れるほど（すなわち、第４辺ｅ４に近づくほど）短くなるように設けられる。

【0138】

このような構成により、第２実施形態では、第１傾斜辺ｅａ１の複数の走査線ＧＬと、第２傾斜辺ｅａ２の複数の走査線ＧＬとで、抵抗値のばらつきが生じた場合であっても、表示領域１１１の第１傾斜辺ｅａ１、第１辺ｅ１及び第２傾斜辺ｅａ２の全体に亘って、複数の走査線ＧＬごとの負荷のばらつきを抑制することができる。

【0139】

なお、図１７では、各スイッチング素子Ｔｒのソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥは、第２傾斜辺ｅａ２と非直交の方向に延在して設けられる。ただし、これに限定されず、各スイッチング素子Ｔｒのソース電極ＳＥ、ドレイン電極ＤＥ及びゲート電極ＧＥは、第２傾斜辺ｅａ２と直交する方向に延在してもよい。

【0140】

（変形例）
図１８は、画素配列の変形例を示す図である。図１８に示すように変形例に係る画素配列では、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢが第１方向Ｄｘでこの順で繰り返し並んで配置され、各行ごとに画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢの位置がずれるように配置される。第２方向Ｄｙにおいても各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢがこの順で繰り返し並んで配置される。

【0141】

図１８に示す画素ＰｉｘＳ（各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ）の第２方向Ｄｙでの距離Ｐｈ１（配置ピッチ）は、図７に示した第１実施形態の画素構成の距離Ｐｈ１（配置ピッチ）よりも小さい。また、図１８に示す画素ＰｉｘＳ（各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ）の第１方向Ｄｘでの距離Ｐｗ１は、図７に示した第１実施形態の画素構成の距離Ｐｗ１よりも大きい。

【0142】

変形例の画素配列では、画素ＰｉｘＳの距離Ｐｈ１（配置ピッチ）に対応して走査線ＧＬの配置ピッチが小さくなる。このため、周辺回路の配置の制約が大きくなり、走査線ＧＬの負荷を調整するための回路や素子を配置することが困難となる。この場合であっても、上述した第１実施形態及び第２実施形態によれば、負荷を調整するための回路や素子を追加する必要がなく、各スイッチング素子Ｔｒのチャネル幅Ｗを調整することで走査線ＧＬの負荷のばらつきを抑制することができる。また、このような画素配列は、表示パネル１１０の解像度を高めることができ、ＶＲシステム用の表示パネル１１０に好適に用いることができる。変形例に係る画素配列は、第１実施形態及び第２実施形態のいずれにも適用可能である。

【0143】

（第３実施形態）
図１９は、第３実施形態に係る表示パネルの一例を示す模式図である。図１９に示すように、第３実施形態に係る表示パネル１１０Ｂにおいて、走査線ＧＬが延在する方向は、信号線ＳＬが延在する方向と非平行かつ非直交である。具体的には、信号線ＳＬは第２方向Ｄｙに延在する。走査線ＧＬは、第１方向Ｄｘ及び第２方向Ｄｙに対して傾斜する方向に延在する。

【0144】

表示領域１１１の第３辺ｅ３と第１傾斜辺ｅａ１とが接続されたコーナー部でも走査線ＧＬが設けられるように、走査線駆動回路１１４Ｂは、第３辺ｅ３に沿って延在する第７回路部３７を含む。また、表示領域１１１の第４辺ｅ４側では、走査線ＧＬは走査線接続配線ＧＬＣＮを介して走査線駆動回路１１４Ａと電気的に接続される。

【0145】

図１９に示す例では、複数の走査線ＧＬのうち、表示領域１１１の第１辺ｅ１と第２傾斜辺ｅａ２とが接続されたコーナー部と、表示領域１１１の第２辺ｅ２と第３傾斜辺ｅａ３とが接続されたコーナー部とを結んで設けられた走査線ＧＬが最も長い。走査線ＧＬと直交する方向で、最も長い走査線ＧＬから離れるにしたがって、走査線ＧＬの長さは徐々に短くなる。

【0146】

本実施形態では、表示領域１１１の第１辺ｅ１に対応する領域に設けられた走査線ＧＬの長さは一定ではなく、第２傾斜辺ｅａ２側から第１傾斜辺ｅａ１側に近づくほど走査線ＧＬの長さが短くなる。第１辺ｅ１に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗも、走査線ＧＬが短くなるほど短くなる。また、表示領域１１１の第１辺ｅ１に対応する領域に設けられた走査線ＧＬは、第３傾斜辺ｅａ３側から第４傾斜辺ｅａ４側に近づくほど短くなる。第２辺ｅ２に沿って配列された複数のスイッチング素子Ｔｒのチャネル幅Ｗも、走査線ＧＬが短くなるほど短くなる。

【0147】

図２０は、第３実施形態に係る表示パネルの画素配列、信号線及び走査線の関係を示す模式図である。図２０に示すように、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢは、第２方向Ｄｙにそれぞれずらして並んでいる。各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢの第１方向Ｄｘの長さは、距離Ｐｗ１であり、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢの第２方向Ｄｙの長さは、距離Ｐｈ１とすると、Ｐｗ１：Ｐｈ１＝１：３の関係にある。

【0148】

図２０において、方向Ｖｓｌは、信号線ＳＬが延在する方向である。方向Ｖｓｌと直交する方向Ｖｓｇは、第１方向Ｄｘと平行である。方向Ｖｓｓは、走査線ＧＬが延びる方向である。方向Ｖｓｓと方向Ｖｓｇとがなす角度θｇだけ、走査線ＧＬが、第１方向Ｄｘに対して傾いている。

【0149】

図２０に示すように、方向Ｖｓｓは、１つの走査線ＧＬに接続された複数の画素ＰｉｘＲにおける第１基準位置Ｐｇｌを結んだ仮想線が延びる方向である。例えば、第１基準位置Ｐｇｌは、走査線ＧＬ上であって、この走査線ＧＬと平面視で交差するとともに、隣り合う信号線ＳＬの中点である。第１基準位置Ｐｇｌは、これに限られず、例えば画素ＰｉｘＲの面積重心としてもよい。なお、画素ＰｉｘＲを基準として、第１基準位置Ｐｇｌを定義したが、画素ＰｉｘＲの代わりに、画素ＰｉｘＧあるいは、画素ＰｉｘＢとしてもよい。

【0150】

図２０に示すように、方向Ｖｓｌは、１つの信号線ＳＬに接続された複数の画素ＰｉｘＲにおける第２基準位置Ｐｓｌを結んだ仮想線が延びる方向である。例えば、第２基準位置Ｐｓｌは、信号線ＳＬ上であって、この信号線ＳＬと平面視で交差する走査線ＧＬとの交差位置Ｐｔの中点である。第２基準位置Ｐｓｌは、これに限られず、例えば画素ＰｉｘＲの面積重心としてもよい。なお、画素ＰｉｘＲを基準として、第２基準位置Ｐｓｌを定義したが、画素ＰｉｘＲの代わりに、画素ＰｉｘＧあるいは、画素ＰｉｘＢとしてもよい。

【0151】

図２０に示すように、画素ＰｉｘＲと、隣接する画素ＰｉｘＧとは、方向Ｖｓｌに距離Δｈ１ずれて配置される。１つの走査線ＧＬに接続された２つの画素ＰｉｘＲでは、距離Δｈ１の３倍ずれる。図６に示す距離Ｐｈ１の半分が、図２０に示す距離Δｈ１の３倍に等しい場合、第１方向Ｄｘに隣り合う同色の画素、例えば、画素ＰｉｘＲ同士が方向Ｖｓｌに半分ずれる。従って、同色の画素の位置は、偶数列と奇数列で２種類の位置を取る。その結果、横の白黒線をより細かく表示することができ、表示装置１００の実質的な解像が向上する。なお、図２０に示す走査線ＧＬは、方向Ｖｓｓに沿って直線状に延びると、図１９に示すように、各画素ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢが、平行四辺形になる。

【0152】

なお、図２０に示す画素配列及び画素の配置ピッチは、あくまで一例であり、適宜変更することができる。

【0153】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

【符号の説明】

【0154】

１ 表示システム
１０ 第１基板
２０ 第２基板
５０、５０－１、５０－２、５０－３、５０－４ 出力回路
１００ 表示装置
１１０、１１０Ａ、１１０Ｂ 表示パネル
１１１ 表示領域
１１２ 表示制御回路
１１３ 信号線接続回路
１１４、１１４Ａ、１１４Ｂ 走査線駆動回路
１１５ ドライバＩＣ
２００ 制御装置
３００ ケーブル
４００ 装着部材
４１０ レンズ
ＢＭ 遮光層
ＣＯＭ 共通電極
ＬＣ 液晶層
ＧＬ、Ｇ１、Ｇ２、Ｇ３ 走査線
ＰＥ１、ＰＥ２、ＰＥ３ 画素電極
Ｐｉｘ 画素
ＰｉｘＳ、ＰｉｘＲ、ＰｉｘＧ、ＰｉｘＢ 画素
ＳＬ、Ｓ１、Ｓ２、Ｓ３ 信号線
Ｔｒ、ＴｒＤ１、ＴｒＤ２、ＴｒＤ３ スイッチング素子
Ｔｒ１ 第１スイッチング素子
Ｔｒ２ 第２スイッチング素子
Ｔｒ３ 第３スイッチング素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】