(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024072440
(43)【公開日】2024-05-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/00 20060101AFI20240521BHJP
【ＦＩ】
H01L25/00 B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022183257
(22)【出願日】2022-11-16
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】五十嵐 孝行
(72)【発明者】
【氏名】中柴 康隆
(72)【発明者】
【氏名】笠岡 竜雄
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置は、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１と、多層配線層ＭＷＬ１上に形成され、かつ第１電位が印加されるように構成された第１配線と、多層配線層ＭＷＬ１上に形成され、かつ第１電位とは異なる第２電位が印加されるように構成された上層インダクタＴＬと、多層配線層ＭＷＬ１上、第１配線上および上層インダクタＴＬ上に形成された無機絶縁膜１０ａと、無機絶縁膜１０ａ上に形成され、かつ平面視において第１配線と上層インダクタＴＬとの間に位置する無機絶縁膜１０ａを覆うように配置された有機絶縁膜２０ａと、を備える。ここで、第１配線と上層インダクタＴＬとの間において、有機絶縁膜２０ａには、無機絶縁膜１０ａの上面の一部を露出する開口部ＯＰが設けられている。
【選択図】図６
【解決手段】半導体装置は、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１と、多層配線層ＭＷＬ１上に形成され、かつ第１電位が印加されるように構成された第１配線と、多層配線層ＭＷＬ１上に形成され、かつ第１電位とは異なる第２電位が印加されるように構成された上層インダクタＴＬと、多層配線層ＭＷＬ１上、第１配線上および上層インダクタＴＬ上に形成された無機絶縁膜１０ａと、無機絶縁膜１０ａ上に形成され、かつ平面視において第１配線と上層インダクタＴＬとの間に位置する無機絶縁膜１０ａを覆うように配置された有機絶縁膜２０ａと、を備える。ここで、第１配線と上層インダクタＴＬとの間において、有機絶縁膜２０ａには、無機絶縁膜１０ａの上面の一部を露出する開口部ＯＰが設けられている。
【選択図】図６
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に形成された多層配線層と、
前記多層配線層上に形成され、かつ第１電位が印加されるように構成された第１配線と、
前記多層配線層上に形成され、かつ前記第１電位とは異なる第２電位が印加されるように構成されたインダクタと、
前記多層配線層上、前記第１配線上および前記インダクタ上に形成された無機絶縁膜と、
前記無機絶縁膜上に形成され、かつ平面視において前記第１配線と前記インダクタとの間に位置する前記無機絶縁膜を覆うように配置された有機絶縁膜と、
を備え、
前記第１配線と前記インダクタとの間において、前記有機絶縁膜には、前記無機絶縁膜の上面の一部を露出する開口部が設けられている、半導体装置。
前記半導体基板上に形成された多層配線層と、
前記多層配線層上に形成され、かつ第１電位が印加されるように構成された第１配線と、
前記多層配線層上に形成され、かつ前記第１電位とは異なる第２電位が印加されるように構成されたインダクタと、
前記多層配線層上、前記第１配線上および前記インダクタ上に形成された無機絶縁膜と、
前記無機絶縁膜上に形成され、かつ平面視において前記第１配線と前記インダクタとの間に位置する前記無機絶縁膜を覆うように配置された有機絶縁膜と、
を備え、
前記第１配線と前記インダクタとの間において、前記有機絶縁膜には、前記無機絶縁膜の上面の一部を露出する開口部が設けられている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記開口部は、平面視において、前記インダクタを囲むように形成されている、半導体装置。
前記開口部は、平面視において、前記インダクタを囲むように形成されている、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記開口部は、
第１方向に延在する第１開口部と、
前記第１方向と交差する第２方向に延在する第２開口部と、
前記第１開口部と対向して前記第１方向に延在する第３開口部と、
前記第２開口部と対向して前記第２方向に延在する第４開口部と、
から構成され、
平面視において前記第１開口部と前記第３開口部との間に前記インダクタが配置され、
平面視において前記第２開口部と前記第４開口部との間に前記インダクタが配置され、
平面視において前記第１開口部と前記第２開口部とは、離れており、
平面視において前記第１開口部と前記第４開口部とは、離れており、
平面視において前記第３開口部と前記第２開口部とは、離れており、
平面視において前記第３開口部と前記第４開口部とは、離れている、半導体装置。
前記開口部は、
第１方向に延在する第１開口部と、
前記第１方向と交差する第２方向に延在する第２開口部と、
前記第１開口部と対向して前記第１方向に延在する第３開口部と、
前記第２開口部と対向して前記第２方向に延在する第４開口部と、
から構成され、
平面視において前記第１開口部と前記第３開口部との間に前記インダクタが配置され、
平面視において前記第２開口部と前記第４開口部との間に前記インダクタが配置され、
平面視において前記第１開口部と前記第２開口部とは、離れており、
平面視において前記第１開口部と前記第４開口部とは、離れており、
平面視において前記第３開口部と前記第２開口部とは、離れており、
平面視において前記第３開口部と前記第４開口部とは、離れている、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記開口部は、前記インダクタを内包するように形成されている、半導体装置。
前記開口部は、前記インダクタを内包するように形成されている、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記開口部は、前記第１配線の一部分を内包するように形成されている、半導体装置。
前記開口部は、前記第１配線の一部分を内包するように形成されている、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記半導体装置は、
前記第１配線と、前記第１配線と電気的に接続された回路と、前記インダクタと、前記有機絶縁膜を含む第１半導体チップと、
前記インダクタに前記第２電位を供給するように構成された回路を含む第２半導体チップと、
を有する、半導体装置。
前記半導体装置は、
前記第１配線と、前記第１配線と電気的に接続された回路と、前記インダクタと、前記有機絶縁膜を含む第１半導体チップと、
前記インダクタに前記第２電位を供給するように構成された回路を含む第２半導体チップと、
を有する、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
前記インダクタは、
第１ボンディングワイヤと接続可能な第１パッドと、
前記第１パッドと接続された第２配線と、
を有し、
前記第２配線の幅は、前記第１配線の幅よりも大きい、半導体装置。
前記インダクタは、
第１ボンディングワイヤと接続可能な第１パッドと、
前記第１パッドと接続された第２配線と、
を有し、
前記第２配線の幅は、前記第１配線の幅よりも大きい、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記第１配線は、前記多層配線層の最上層と接するように配置され、
前記インダクタは、前記最上層と接するように配置される、半導体装置。
前記第１配線は、前記多層配線層の最上層と接するように配置され、
前記インダクタは、前記最上層と接するように配置される、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
ボンディングワイヤと接続可能なパッドを露出するために前記有機絶縁膜および前記無機絶縁膜を貫通するように設けられたパッド開口部を有し、
前記開口部は、前記パッド開口部とは異なる、半導体装置。
ボンディングワイヤと接続可能なパッドを露出するために前記有機絶縁膜および前記無機絶縁膜を貫通するように設けられたパッド開口部を有し、
前記開口部は、前記パッド開口部とは異なる、半導体装置。
【請求項10】
半導体基板と、
前記半導体基板上に形成された多層配線層と、
前記多層配線層内に形成され、かつ第１電位が印加されるように構成された第１インダクタと、
前記多層配線層上に形成され、前記第１電位とは異なる第２電位が印加されるように構成され、かつ前記第１インダクタと磁気結合可能に構成された第２インダクタと、
前記第２インダクタ上に形成された無機絶縁膜と、
前記無機絶縁膜を覆うように形成されたモールド樹脂と、
を備える、半導体装置。
前記半導体基板上に形成された多層配線層と、
前記多層配線層内に形成され、かつ第１電位が印加されるように構成された第１インダクタと、
前記多層配線層上に形成され、前記第１電位とは異なる第２電位が印加されるように構成され、かつ前記第１インダクタと磁気結合可能に構成された第２インダクタと、
前記第２インダクタ上に形成された無機絶縁膜と、
前記無機絶縁膜を覆うように形成されたモールド樹脂と、
を備える、半導体装置。
【請求項11】
請求項１０に記載の半導体装置において、
前記無機絶縁膜の上面は、前記モールド樹脂と直接接触している、半導体装置。
前記無機絶縁膜の上面は、前記モールド樹脂と直接接触している、半導体装置。
【請求項12】
請求項１０に記載の半導体装置において、
前記無機絶縁膜は、窒化シリコン膜よりも誘電率の小さい膜であり、
前記無機絶縁膜と前記モールド樹脂との間に有機絶縁膜が介在している、半導体装置。
前記無機絶縁膜は、窒化シリコン膜よりも誘電率の小さい膜であり、
前記無機絶縁膜と前記モールド樹脂との間に有機絶縁膜が介在している、半導体装置。
【請求項13】
請求項１２に記載の半導体装置において、
前記有機絶縁膜は、ポリイミド樹脂膜、フッ化ポリイミド樹脂膜またはベンゾシクロブテン膜である、半導体装置。
前記有機絶縁膜は、ポリイミド樹脂膜、フッ化ポリイミド樹脂膜またはベンゾシクロブテン膜である、半導体装置。
【請求項14】
請求項１１に記載の半導体装置において、
前記モールド樹脂は、球状フィラーを含む、半導体装置。
前記モールド樹脂は、球状フィラーを含む、半導体装置。
【請求項15】
請求項１１に記載の半導体装置において、
前記半導体装置は、
前記第１インダクタに前記第１電位を供給するように構成された第１回路を含む第１半導体チップと、
前記第２インダクタに前記第２電位を供給するように構成された第２回路を含む第２半導体チップと、
前記第１インダクタ、前記第２インダクタおよび前記無機絶縁膜を含む第３半導体チップと、
を有する、半導体装置。
前記半導体装置は、
前記第１インダクタに前記第１電位を供給するように構成された第１回路を含む第１半導体チップと、
前記第２インダクタに前記第２電位を供給するように構成された第２回路を含む第２半導体チップと、
前記第１インダクタ、前記第２インダクタおよび前記無機絶縁膜を含む第３半導体チップと、
を有する、半導体装置。
【請求項16】
請求項１５に記載の半導体装置において、
前記第１半導体チップは、
前記第１回路の構成要素である第１トランジスタと、
前記第１トランジスタと電気的に接続された第１多層配線と、
前記第１多層配線を覆うように設けられた第１窒化シリコン膜と、
前記第１窒化シリコン膜を覆うように設けられた第１有機絶縁膜と、
を有し、
前記第２半導体チップは、
前記第２回路の構成要素である第２トランジスタと、
前記第２トランジスタと電気的に接続された第２多層配線と、
前記第２多層配線を覆うように設けられた第２窒化シリコン膜と、
前記第２窒化シリコン膜を覆うように設けられた第２有機絶縁膜と、
を有する、半導体装置。
前記第１半導体チップは、
前記第１回路の構成要素である第１トランジスタと、
前記第１トランジスタと電気的に接続された第１多層配線と、
前記第１多層配線を覆うように設けられた第１窒化シリコン膜と、
前記第１窒化シリコン膜を覆うように設けられた第１有機絶縁膜と、
を有し、
前記第２半導体チップは、
前記第２回路の構成要素である第２トランジスタと、
前記第２トランジスタと電気的に接続された第２多層配線と、
前記第２多層配線を覆うように設けられた第２窒化シリコン膜と、
前記第２窒化シリコン膜を覆うように設けられた第２有機絶縁膜と、
を有する、半導体装置。
【請求項17】
半導体基板と、
前記半導体基板上に形成された多層配線層と、
前記多層配線層上に形成され、かつ第１電位が印加されるように構成された第１配線と、
前記多層配線層上に形成され、かつ前記第１電位とは異なる第２電位が印加されるように構成された第１電極であって、キャパシタの構成要素となる前記第１電極と、
前記多層配線層上、前記第１配線上および前記第１電極上に形成された無機絶縁膜と、
前記無機絶縁膜上に形成され、かつ平面視において前記第１配線と前記第１電極との間に位置する前記無機絶縁膜を覆うように配置された有機絶縁膜と、
を備え、
前記第１配線と前記第１電極との間において、前記有機絶縁膜には、前記無機絶縁膜の上面の一部を露出する開口部が設けられている、半導体装置。
前記半導体基板上に形成された多層配線層と、
前記多層配線層上に形成され、かつ第１電位が印加されるように構成された第１配線と、
前記多層配線層上に形成され、かつ前記第１電位とは異なる第２電位が印加されるように構成された第１電極であって、キャパシタの構成要素となる前記第１電極と、
前記多層配線層上、前記第１配線上および前記第１電極上に形成された無機絶縁膜と、
前記無機絶縁膜上に形成され、かつ平面視において前記第１配線と前記第１電極との間に位置する前記無機絶縁膜を覆うように配置された有機絶縁膜と、
を備え、
前記第１配線と前記第１電極との間において、前記有機絶縁膜には、前記無機絶縁膜の上面の一部を露出する開口部が設けられている、半導体装置。
【請求項18】
半導体基板と、
前記半導体基板上に形成された多層配線層と、
前記多層配線層内に形成され、かつ第１電位が印加されるように構成された下部電極と、
前記多層配線層上に形成され、前記第１電位とは異なる第２電位が印加されるように構成され、かつ前記下部電極と容量結合可能に構成された上部電極と、
前記上部電極上に形成された無機絶縁膜と、
前記無機絶縁膜を覆うように形成されたモールド樹脂と、
を備える、半導体装置。
前記半導体基板上に形成された多層配線層と、
前記多層配線層内に形成され、かつ第１電位が印加されるように構成された下部電極と、
前記多層配線層上に形成され、前記第１電位とは異なる第２電位が印加されるように構成され、かつ前記下部電極と容量結合可能に構成された上部電極と、
前記上部電極上に形成された無機絶縁膜と、
前記無機絶縁膜を覆うように形成されたモールド樹脂と、
を備える、半導体装置。
【請求項19】
請求項１８に記載の半導体装置において、
前記無機絶縁膜の上面は、前記モールド樹脂と直接接触している、半導体装置。
前記無機絶縁膜の上面は、前記モールド樹脂と直接接触している、半導体装置。
【請求項20】
請求項１８に記載の半導体装置において、
前記無機絶縁膜は、窒化シリコン膜よりも誘電率の小さい膜であり、
前記無機絶縁膜と前記モールド樹脂との間に有機絶縁膜が介在している、半導体装置。
前記無機絶縁膜は、窒化シリコン膜よりも誘電率の小さい膜であり、
前記無機絶縁膜と前記モールド樹脂との間に有機絶縁膜が介在している、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送を可能とする半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１１－８２２１２号公報（特許文献１）には、トランスフォーマを構成するコイルの寄生抵抗成分の大部分を占める直列抵抗を低減するために、微細化を妨げることなく、コイル断面積を大きくすることが可能な技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－８２２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、誘導結合した一対のインダクタを利用して非接触の信号伝送を可能とするトランスフォーマ（デジタルアイソレータ）がある。このトランスフォーマによれば、非接触の状態での信号伝送が可能となるため、一方の回路からの電気的ノイズが他方の回路に悪影響を及ぼすことを抑制できる利点が得られる。そして、このように構成されているトランスフォーマでは、互いに大きく電位の異なる回路間での非接触の信号伝送も可能となるように、絶縁耐圧の向上が望まれている。
【課題を解決するための手段】
【0005】
一実施の形態における半導体装置は、半導体基板と、半導体基板上に形成された多層配線層と、多層配線層上に形成され、かつ第１電位が印加されるように構成された第１配線と、多層配線層上に形成され、かつ第１電位とは異なる第２電位が印加されるように構成されたインダクタと、多層配線層上、第１配線上およびインダクタ上に形成された無機絶縁膜と、無機絶縁膜上に形成され、かつ平面視において第１配線とインダクタとの間に位置する無機絶縁膜を覆うように配置された有機絶縁膜と、を備える。ここで、第１配線とインダクタとの間において、有機絶縁膜には、無機絶縁膜の上面の一部を露出する開口部が設けられている。
【0006】
一実施の形態における半導体装置は、半導体基板と、半導体基板上に形成された多層配線層と、多層配線層内に形成され、かつ第１電位が印加されるように構成された第１インダクタと、多層配線層上に形成され、第１電位とは異なる第２電位が印加されるように構成され、かつ第１インダクタと磁気結合可能に構成された第２インダクタと、第２インダクタ上に形成された無機絶縁膜と、無機絶縁膜を覆うように形成されたモールド樹脂と、を備える。
【発明の効果】
【0007】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0008】
【図1】モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【図2】信号の伝送例を示す説明図である。
【図3】２チップ構成を示す図である。
【図4】関連技術における半導体装置の模式的な構成を示す断面図である。
【図5】関連技術における半導体チップを示す平面図である。
【図6】実施の形態１の具現化態様における半導体装置の構成を示す図である。
【図7】実施の形態１の変形例１における半導体チップを示す平面図である。
【図8】実施の形態１の変形例２における半導体チップを示す平面図である。
【図9】実施の形態１の変形例３における半導体チップを示す平面図である。
【図10】実施の形態１の変形例４における半導体チップを示す平面図である。
【図11】３チップ構成を示す図である。
【図12】実施の形態２の具現化態様における半導体装置の構成を示す図である。
【図13】変形例における半導体装置の構成を示す図である。
【発明を実施するための形態】
【0009】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0010】
＜回路構成＞
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【0011】
図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
【0012】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣから出力される制御信号を駆動回路ＤＲに伝達するための回路である。一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲから出力される信号を制御回路ＣＣに伝達するための回路である。
【0013】
制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する回路である。駆動回路ＤＲは、制御回路ＣＣからの制御に基づいて、負荷回路ＬＯＤを制御するインバータＩＮＶを動作させる回路である。
【0014】
制御回路ＣＣには、電源電位ＶＣＣ１が供給され、制御回路ＣＣは接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、インバータＩＮＶは接地電位ＧＮＤ２により接地される。このとき、例えば、電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さい。言い換えれば、インバータＩＮＶに供給される電源電位ＶＣＣ２は、電源電位ＶＣＣ１よりも大きい。
【0015】
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスフォーマＴＲ１が介在している。これにより、送信回路ＴＸ１から受信回路ＲＸ１に、トランスフォーマＴＲ１を介して信号を伝達することができる。この結果、駆動回路ＤＲは、トランスフォーマＴＲ１を介して、制御回路ＣＣから出力された制御信号を受信することができる。
【0016】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１によって、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0017】
トランスフォーマＴＲ１を構成するコイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能することになる。
【0018】
同様に、送信回路ＴＸ２および受信回路ＲＸ２の間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスフォーマＴＲ２が介在している。これにより、送信回路ＴＸ２から受信回路ＲＸ２に、トランスフォーマＴＲ２を介して信号を伝達することができる。この結果、制御回路ＣＣは、トランスフォーマＴＲ２を介して、駆動回路ＤＲから出力された信号を受信することができる。
【0019】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２によって、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができる。このことから、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0020】
トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとにより構成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。このとき、コイルＣＬ１ａが一次コイルであり、コイルＣＬ１ｂが二次コイルである。このように、トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１からトランスフォーマＴＲ１のコイルＣＬ１ａに信号を送って電流を流した結果、トランスフォーマＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することにより、受信回路ＲＸ１は送信回路ＴＸ１から出力された制御信号に対応した信号を受信できる。
【0021】
同様に、トランスフォーマＴＲ２は、コイルＣＬ２ａとコイルＣＬ２ｂとにより構成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。このように、送信回路ＴＸ２からトランスフォーマＴＲ２のコイルＣＬ２ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することにより、受信回路ＲＸ２は送信回路ＴＸ２から出力された制御信号に対応した信号を受信することができる。
【0022】
送信回路ＴＸ１からトランスフォーマＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスフォーマＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、制御回路ＣＣと駆動回路ＤＲとの間の信号の送受信が行なわれる。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、制御回路ＣＣと駆動回路ＤＲとの間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスフォーマＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスフォーマＴＲ２が介在する。これにより、駆動回路ＤＲは、制御回路ＣＣから送信された信号に応じて、負荷回路ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
【0023】
制御回路ＣＣと駆動回路ＤＲとは、基準電位の電圧レベルが異なっている。すなわち、制御回路ＣＣでは、基準電位が接地電位ＧＮＤ１に固定されている一方、図１に示すように、駆動回路ＤＲは、インバータＩＮＶと電気的に接続されている。
【0024】
インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を駆動回路ＤＲで行なうことにより、インバータＩＮＶによる負荷回路ＬＯＤの制御が実現される。
【0025】
具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
【0026】
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。
【0027】
一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。
【0028】
したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0029】
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0030】
ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されているわけではない。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする制御が行なわれる。
【0031】
したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。
【0032】
一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、ＩＧＢＴバス電圧となる。
【0033】
このとき、ハイサイド用ＩＧＢＴのオン／オフ制御は、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0034】
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオンしている場合とオフしている場合で変動する。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「ＩＧＢＴバス電圧（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。
【0035】
このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲにおいては、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を入力するように構成されている。この結果、駆動回路ＤＲには、８００Ｖの基準電位が入力され、駆動回路ＤＲは、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴをオンするように制御する。したがって、駆動回路ＤＲには、８００Ｖ程度の高電位が印加される。
【0036】
このように、駆動制御部は、低電位（数十Ｖ）を取り扱う制御回路ＣＣを有するとともに、高電位（数百Ｖ）を取り扱う駆動回路ＤＲを有している。このことから、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。この点に関し、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、トランスフォーマＴＲ１とトランスフォーマＴＲ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。
【0037】
上述したように、トランスフォーマＴＲ１とトランスフォーマＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、トランスフォーマＴＲ１を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くすることが重要である。同様に、トランスフォーマＴＲ２を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くすることが重要である。
【0038】
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。
図２は、信号の伝送例を示す説明図である。
【0039】
図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がトランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
【0040】
＜２チップ構成＞
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。
【0041】
このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
【0042】
ここで、例えば、半導体チップＣＨＰ１においては、送信回路ＴＸ１と受信回路ＲＸ２とが形成されることから、半導体チップＣＨＰ１には、送信回路ＴＸ１や受信回路ＲＸ２を構成するトランジスタが形成される。同様に、半導体チップＣＨＰ２においても、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２が形成されることから、半導体チップＣＨＰ２にも、駆動回路ＤＲや受信回路ＲＸ１や送信回路ＴＸ２を構成するトランジスタが形成される。したがって、半導体チップＣＨＰ１においては、トランスフォーマＴＲ１とトランジスタとが一緒に形成される。同様に、半導体チップＣＨＰ２においても、トランスフォーマＴＲ２とトランジスタとが一緒に形成される。
【0043】
＜関連技術の説明＞
以下では、２チップ構成を前提とした関連技術における半導体装置の構成について説明する。本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
以下では、２チップ構成を前提とした関連技術における半導体装置の構成について説明する。本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
【0044】
図４は、関連技術における半導体装置の模式的な構成を示す断面図である。
【0045】
図４において、半導体装置は、半導体チップＣＨＰ１と半導体チップＣＨＰ２を有している。すなわち、図４に示す関連技術における半導体装置は、２チップ構成をしている。半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。
【0046】
ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１および導電性接着材ＰＳＴ２のそれぞれは、例えば、銀ペーストや半田から構成されている。
【0047】
半導体チップＣＨＰ１には、図３に示す送信回路ＴＸ１や受信回路ＲＸ２やトランスフォーマＴＲ１が形成されている。この半導体チップＣＨＰ１は、図４に示すように、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１を有している。
【0048】
半導体基板ＳＵＢ１には、複数のトランジスタＱ１が形成されており、複数のトランジスタＱ１が形成された半導体基板ＳＵＢ１の上方に多層配線層ＭＷＬ１が形成されている。多層配線層ＭＷＬ１では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ１と電気的に接続されている。互いに電気的に接続されたトランジスタＱ１と配線によって、送信回路ＴＸ１や受信回路ＲＸ２が構成されている。
【0049】
そして、多層配線層ＭＷＬ１には、配線だけでなく、トランスフォーマＴＲ１の構成要素である下層インダクタＢＬ（コイルＣＬ１ａ）も形成されている。下層インダクタＢＬは、例えば、渦巻き状の配線からなる。
【0050】
続いて、図４に示すように、半導体チップＣＨＰ１においては、多層配線層ＭＷＬ１の最上層と接するように、多層配線層ＭＷＬ１上に配線および絶縁膜ＩＦ１が形成されている。さらに、多層配線層ＭＷＬ１の最上層と接するように、多層配線層ＭＷＬ１上にトランスフォーマＴＲ１の構成要素である上層インダクタＴＬ（コイルＣＬ１ｂ）が設けられている。
【0051】
そして、多層配線層ＭＷＬ１の最上層と接するように形成されているパッドを含む配線上、上層インダクタＴＬ上および絶縁膜ＩＦ１上には、無機絶縁膜１０ａが形成されており、この無機絶縁膜１０ａ上に有機絶縁膜２０ａが形成されている。有機絶縁膜２０ａは、無機絶縁膜１０ａに接して形成されている。
【0052】
ここで、無機絶縁膜１０ａは、窒化シリコン膜から構成されている。一方、有機絶縁膜２０ａは、ポリイミド樹脂膜から構成されている。
【0053】
このとき、有機絶縁膜２０ａおよび無機絶縁膜１０ａには、上層インダクタＴＬの構成要素であるパッドの表面を露出するために、有機絶縁膜２０ａおよび無機絶縁膜１０ａを貫通するようにパッド開口部３０ａが設けられている。
【0054】
次に、半導体チップＣＨＰ２には、図３に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。この半導体チップＣＨＰ２は、図４に示すように、半導体基板ＳＵＢ２と、半導体基板ＳＵＢ２上に形成された多層配線層ＭＷＬ２を有している。
【0055】
半導体基板ＳＵＢ２には、複数のトランジスタＱ２が形成されており、複数のトランジスタＱ２が形成された半導体基板ＳＵＢ２の上方に多層配線層ＭＷＬ２が形成されている。多層配線層ＭＷＬ２では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ２と電気的に接続されている。互いに電気的に接続されたトランジスタＱ２と配線によって、駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が構成されている。
【0056】
そして、多層配線層ＭＷＬ２の最上層と接するようにパッドを含む配線および絶縁膜ＩＦ２が形成されている。さらに、多層配線層ＭＷＬ２の最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２上には、無機絶縁膜１０ｂが形成されており、この無機絶縁膜１０ｂ上に有機絶縁膜２０ｂが形成されている。有機絶縁膜２０ｂは、無機絶縁膜１０ｂに接して形成されている。
【0057】
ここで、無機絶縁膜１０ｂは、窒化シリコン膜から構成されている。一方、有機絶縁膜２０ｂは、ポリイミド樹脂膜から構成されている。このとき、有機絶縁膜２０ｂおよび無機絶縁膜１０ｂには、パッドの表面を露出するために、有機絶縁膜２０ｂおよび無機絶縁膜１０ｂを貫通するようにパッド開口部３０ｂが設けられている。
【0058】
次に、図４に示すように、半導体チップＣＨＰ１に設けられている上層インダクタＴＬは、例えば、ボンディングワイヤＷを介して、半導体チップＣＨＰ２の多層配線層ＭＷＬ２の最上層と接するように配置されている配線（パッド）と電気的に接続されている。具体的には、図４に示すように、パッド開口部３０ａから露出する上層インダクタＴＬの構成要素であるパッドと、パッド開口部３０ｂから露出するパッドとがボンディングワイヤＷを介して接続される。半導体チップＣＨＰ１に設けられている上層インダクタＴＬは、例えば、パッドと、パッドと接続された渦巻き状の配線からなる。
【0059】
このように構成されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲで覆われている。以上のようにして、関連技術における２チップ構成の半導体装置が構成されている。
【0060】
さらに、関連技術における半導体装置の構成について説明する。
【0061】
図４に示すように、半導体チップＣＨＰ１には、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬが設けられている。このとき、上層インダクタＴＬは、半導体チップＣＨＰ２に設けられている多層配線層ＭＷＬ２に存在する配線と電気的に接続されており、上層インダクタＴＬには、約８００Ｖ程度の基準電位である第２電位が印加される。具体的に、関連技術における半導体装置は、上層インダクタＴＬに第２電位を印加する回路（第２回路）を有する半導体チップＣＨＰ２を含んでいる。半導体チップＣＨＰ１に設けられた上層インダクタＴＬは、導電性部材の一例であるボンディングワイヤＷを介して、半導体チップＣＨＰ２に設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬには、半導体チップＣＨＰ２に設けられた回路から出力された第２電位が印加される。
【0062】
また、半導体チップＣＨＰ１には、下層インダクタＢＬが設けられているとともに、下層インダクタＢＬに約０Ｖ程度の基準電位である第１電位を印加する回路（第１回路）も有している。これにより、下層インダクタＢＬには、半導体チップＣＨＰ１に設けられた回路から出力された第１電位が印加される。この結果、上層インダクタＴＬには、第２電位が印加される一方、下層インダクタＢＬには、第１電位が印加される。
【0063】
ここで、上層インダクタＴＬは、半導体チップＣＨＰ１の厚さ方向において、第２電位とは異なる第１電位が印加される下層インダクタＢＬと磁気結合可能に設けられている。具体的に、上層インダクタＴＬが多層配線層ＭＷＬ１の最上層と接するように設けられている一方、下層インダクタＢＬが多層配線層ＭＷＬ１に設けられている。これにより、上層インダクタＴＬと下層インダクタＢＬは、互いに磁気結合可能に構成される。
【0064】
図５は、関連技術における半導体チップＣＨＰ１を示す平面図である。
【0065】
図５において、半導体チップＣＨＰ１の平面形状は、矩形形状をしており、半導体チップＣＨＰ１の周縁部にシールリングＳＲが設けられている。このシールリングＳＲには、第１電位が印加される。そして、平面視において、シールリングＳＲに囲まれるように、上層インダクタＴＬが設けられている。ここで、上層インダクタＴＬは、例えば、一対の差動配線に対応して、センタータップパッド１ａと、渦巻配線１ｂと、トランスパッド１ｃと、渦巻配線１ｄと、トランスパッド１ｅを備えるように構成されている。また、平面視において、シールリングＳＲに囲まれるように、複数のパッドＰＤおよび複数の配線ＷＬが設けられている。これらの複数のパッドＰＤおよび複数の配線ＷＬは、例えば、図４において、多層配線層ＭＷＬ１の最上層と接するように配置されている。
【0066】
したがって、図５に示す上層インダクタＴＬと複数のパッドＰＤおよび複数の配線ＷＬは、多層配線層ＭＷＬ１の最上層と接するように設けられている。言い換えれば、図５に示す上層インダクタＴＬと複数のパッドＰＤおよび複数の配線ＷＬは、同層に配置されている。そして、半導体チップＣＨＰ１には、図５に示す上層インダクタＴＬの配線（渦巻配線１ｂおよび渦巻配線１ｄ）と複数の配線ＷＬを覆うように、有機絶縁膜２０ａが形成されている一方、上層インダクタＴＬのパッド（センタータップパッド１ａ、トランスパッド１ｃおよびトランスパッド１ｅ）と複数のパッドＰＤが有機絶縁膜２０ａから露出している。このとき、有機絶縁膜２０ａは、例えば、ポリイミド樹脂膜から構成されている。
【0067】
複数のパッドＰＤには、上層インダクタＴＬの下方に配置されている下層インダクタＢＬ（図４参照）と電気的に接続されたパッドが含まれる。すなわち、上層インダクタＴＬと対になる下層インダクタＢＬが、上層インダクタＴＬの下方に配置されており、この下層インダクタＢＬから配線を介して引き出されたパッドが上層インダクタＴＬと同層に形成されている。また、複数のパッドＰＤには、図４に示す多層配線層ＭＷＬ１に配置されている多層配線と電気的に接続されたパッドも含まれており、複数の配線ＷＬには、下層インダクタＢＬと電気的に接続された配線やトランジスタＱ２と電気的に接続された配線が含まれている。
【0068】
ここで、例えば、上層インダクタＴＬには、第２電位が印加される。これに対し、下層インダクタＢＬと接続されたパッドＰＤや配線ＷＬには、第１電位が印加される。つまり、上層インダクタＴＬと対になる下層インダクタＢＬには、上層インダクタＴＬに印加される基準電位（第２電位）とは異なる基準電位（第１電位）が印加される。以上のようにして、関連技術における２チップ構成の半導体装置の構成要素である半導体チップＣＨＰ１が構成されている。
【0069】
＜改善の余地＞
続いて、関連技術に存在する改善の余地について説明する。
続いて、関連技術に存在する改善の余地について説明する。
【0070】
上述したように、上層インダクタＴＬには、第２電位が印加される一方、シールリングＳＲや下層インダクタＢＬと電気的に接続されたパッド（複数のパッドＰＤの一部）や複数の配線ＷＬの一部には、第１電位が印加される。つまり、図５に示すように、多層配線層上において、異電位の構成要素が同層で配置されている。この結果、例えば、第２電位が印加された上層インダクタＴＬと第１電位が印加されたシールリングＳＲとの間、第２電位が印加された上層インダクタＴＬと第１電位が印加されたパッド（複数のパッドＰＤの一部）との間あるいは第２電位が印加された上層インダクタＴＬと第１電位が印加された配線（複数の配線ＷＬの一部）との間で「沿面放電」と呼ばれる放電現象が発生するおそれがある。このことから、関連技術では、「沿面放電」に起因する絶縁耐圧の低下が問題点として顕在化する。
【0071】
ここで、「沿面放電」とは、絶縁物の表面に配置された一対の電極間に高電圧を印加したとき、絶縁物の表面に沿って電極間を電流が流れる放電現象として定義される。
【0072】
このように、関連技術においては、多層配線層上に互いに異電位の構成要素が配置されていることから、「沿面放電」が生じやすく、「沿面放電」に起因する絶縁耐圧の低下が問題点として顕在化する。すなわち、関連技術には、「沿面放電」を抑制して絶縁耐圧を向上する観点から、改善の余地が存在する。
【0073】
この点に関し、本発明者は、「沿面放電」について鋭意検討した結果、「沿面放電」に関する新たな知見を見出し、この見出した新たな知見に基づいて、関連技術に存在する改善の余地を克服するための工夫を施している。以下では、本発明者が見出した「沿面放電」に関する新たな知見について説明した後、新たな知見に基づいてなされた工夫点である本実施の形態における技術的思想について説明する。
【0074】
＜「沿面放電」に関する新たな知見＞
「沿面放電」を抑制することは、磁気結合した一対のインダクタを利用して、異なる電位間での信号伝送を可能とする半導体装置の信頼性を向上するために重要な事項であり、「沿面放電」の解析と「沿面放電」を抑制するための対策が必要とされる。
「沿面放電」を抑制することは、磁気結合した一対のインダクタを利用して、異なる電位間での信号伝送を可能とする半導体装置の信頼性を向上するために重要な事項であり、「沿面放電」の解析と「沿面放電」を抑制するための対策が必要とされる。
【0075】
この点に関し、本発明者は、「沿面放電」が生じる箇所について解析した結果、例えば、図４の太い矢印で示すように、「沿面放電」に起因する放電電流は、無機絶縁膜１０ａと有機絶縁膜２０ａとの界面に沿って流れることを新規に見出した。
【0076】
したがって、「沿面放電」を抑制するための手がかりは、無機絶縁膜１０ａおよび有機絶縁膜２０ａに存在すると考えられる。そこで、本発明者は、まず、有機絶縁膜２０ａに着目した。特に、有機絶縁膜２０ａは、ポリイミド樹脂膜から構成されていることから、ポリイミド樹脂膜に着目して、ポリイミド樹脂膜による「沿面放電」への影響を確かめる検証を行った。具体的に、本発明者は、ポリイミド樹脂膜の耐湿性が「沿面放電」に影響を与えていると推測し、このことを裏付けるための検証結果を実施した。
【0077】
例えば、半導体装置に対して、高温高湿試験（ＨＡＳＴ）を行った結果、高温高湿試験における時間の経過とともに、半導体装置の耐圧が低下することが確認された。すなわち、高温高湿試験における時間が経過するとともに、ポリイミド樹脂膜の湿度が増加する結果、半導体装置の耐圧が低下すると推測される。特に、高温高湿試験を実施した後、ポリイミド樹脂膜に対してベーク処理（加熱処理）を施すと、半導体装置の耐圧が回復することからも、半導体装置の耐圧がポリイミド樹脂膜の湿度に関係することが明らかとなった。すなわち、ポリイミド樹脂膜の湿度が高くなると、「沿面放電」が生じやすくなる。これは、ポリイミド樹脂膜の湿度が高くなると、見かけ上、ポリイミド樹脂膜の誘電率が高くなる結果、ポリイミド樹脂膜の内部における電束密度（Ｄ）が大きくなって、耐圧が低下することにより、「沿面放電」が生じやすくなると考えられる。つまり、電束密度（Ｄ）と電界（Ｅ）との間には、Ｄ＝εＥの関係があり、誘電率（ε）が大きいほど、ポリイミド樹脂膜中の電界を示す電束密度（Ｄ）が大きくなる（誘電効果）。この結果、ポリイミド樹脂膜の湿度が高くなると、誘電効果が大きくなり、「沿面放電」が生じやすくなると考えることができる。さらには、パッドに近接して高い誘電率を有する膜が配置されると、この膜においても上述した誘電効果が生じる結果、耐圧の低下を助長すると考えられる。
【0078】
具体的には、パッドに近接して無機絶縁膜１０ａが配置されているが、この無機絶縁膜１０ａは、誘電率の大きな窒化シリコン膜から構成されている。この点に関し、上述したように、電束密度（Ｄ）と電界（Ｅ）との間には、Ｄ＝εＥの関係があり、誘電率（ε）が大きいほど、窒化シリコン膜中の電界を示す電束密度（Ｄ）が大きくなる（誘電効果）。この結果、無機絶縁膜１０ａを高い誘電率を有する窒化シリコン膜から構成すると、誘電効果が大きくなり、「沿面放電」が生じやすくなると考えることができる。
【0079】
以上のことから、本発明者は、以下に示す新規な知見を獲得している。すなわち、本発明者が見出した新規な知見とは、（１）高い湿度を有する膜ほど「沿面放電」が起こりやすく、（２）高い誘電率を有する絶縁膜ほど「沿面放電」が起こりやすいというものである。
【0080】
そこで、本発明者が新規に見出した上述した知見に基づいて、本発明者は、関連技術に存在する改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0081】
＜実施の形態１＞
＜＜実施の形態１における基本思想＞＞
本実施の形態１における基本思想は、高い湿度を有する膜ほど「沿面放電」が起こりやすいという上述した第１知見に基づく思想である。具体的に、本実施の形態１における基本思想は、高い吸湿性を有する絶縁膜からなる有機絶縁膜において、「沿面放電」の放電電流が流れる放電経路に存在する有機絶縁膜に開口部を設ける思想である。さらに詳細にいうと、本実施の形態１における基本思想は、第１電位が印加されるように構成された第１配線と、第１電位とは異なる第２電位が印加されるように構成されたインダクタとの間に位置する無機絶縁膜を覆うように配置された有機絶縁膜において、有機絶縁膜には、無機絶縁膜の上面の一部を露出する開口部が設けられているという思想である。
＜＜実施の形態１における基本思想＞＞
本実施の形態１における基本思想は、高い湿度を有する膜ほど「沿面放電」が起こりやすいという上述した第１知見に基づく思想である。具体的に、本実施の形態１における基本思想は、高い吸湿性を有する絶縁膜からなる有機絶縁膜において、「沿面放電」の放電電流が流れる放電経路に存在する有機絶縁膜に開口部を設ける思想である。さらに詳細にいうと、本実施の形態１における基本思想は、第１電位が印加されるように構成された第１配線と、第１電位とは異なる第２電位が印加されるように構成されたインダクタとの間に位置する無機絶縁膜を覆うように配置された有機絶縁膜において、有機絶縁膜には、無機絶縁膜の上面の一部を露出する開口部が設けられているという思想である。
【0082】
この基本思想によれば、第１電位が印加されるように構成された第１配線と、第１電位とは異なる第２電位が印加されるように構成されたインダクタとの間に高い吸湿性を有する有機絶縁膜が除去された領域が存在する。この結果、高い吸湿性を有する有機絶縁膜が除去された領域では、誘電率が低くなることから、この除去領域では、第１配線とインダクタとの間において「沿面放電」が生じにくい。これにより、基本思想によれば、「沿面放電」の発生を抑制することができることから、半導体装置の絶縁耐圧を向上できる。
【0083】
＜＜実施の形態１における具現化態様＞＞
次に、上述した基本思想を具現化した具現化態様について説明する。
次に、上述した基本思想を具現化した具現化態様について説明する。
【0084】
＜＜＜半導体装置の構成＞＞＞
図６は、具現化態様における半導体装置の模式的な構成を示す断面図である。
図６は、具現化態様における半導体装置の模式的な構成を示す断面図である。
【0085】
図６において、半導体装置は、半導体チップＣＨＰ１と半導体チップＣＨＰ２を有している。すなわち、図６に示す具現化態様における半導体装置は、２チップ構成をしている。半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。
【0086】
ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１および導電性接着材ＰＳＴ２のそれぞれは、例えば、銀ペーストや半田から構成されている。
【0087】
半導体チップＣＨＰ１には、図３に示す送信回路ＴＸ１や受信回路ＲＸ２やトランスフォーマＴＲ１が形成されている。この半導体チップＣＨＰ１は、図６に示すように、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１を有している。
【0088】
半導体基板ＳＵＢ１には、複数のトランジスタＱ１が形成されており、複数のトランジスタＱ１が形成された半導体基板ＳＵＢ１の上方に多層配線層ＭＷＬ１が形成されている。多層配線層ＭＷＬ１では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ１と電気的に接続されている。互いに電気的に接続されたトランジスタＱ１と配線によって、送信回路ＴＸ１や受信回路ＲＸ２が構成されている。
【0089】
そして、多層配線層ＭＷＬ１には、配線だけでなく、トランスフォーマＴＲ１の構成要素である下層インダクタＢＬ（コイルＣＬ１ａ）も形成されている。下層インダクタＢＬは、例えば、渦巻き状の配線からなる。
【0090】
続いて、図６に示すように、半導体チップＣＨＰ１においては、多層配線層ＭＷＬ１の最上層と接するように配線（第１配線）および絶縁膜ＩＦ１が形成されている。さらに、多層配線層ＭＷＬ１の最上層と接するようにトランスフォーマＴＲ１の構成要素である上層インダクタＴＬ（コイルＣＬ１ｂ）が設けられている。すなわち、多層配線層ＭＷＬ１の最上層と接するように設けられた配線（第１配線）と上層インダクタＴＬとは、同層に配置されている。そして、多層配線層ＭＷＬ１の最上層と接するように形成されているパッドを含む配線（第１配線）上、上層インダクタＴＬ上および絶縁膜ＩＦ１上には、無機絶縁膜１０ａが形成されており、この無機絶縁膜１０ａ上に有機絶縁膜２０ａが形成されている。具体的に、有機絶縁膜２０ａは、平面視において配線（第１配線）と上層インダクタＴＬとの間に位置する無機絶縁膜１０ａを覆うように配置されている。この有機絶縁膜２０ａは、無機絶縁膜１０ａに接して形成されている。
【0091】
ここで、無機絶縁膜１０ａは、窒化シリコン膜から構成されている。一方、有機絶縁膜２０ａは、ポリイミド樹脂膜から構成されている。
【0092】
このとき、有機絶縁膜２０ａおよび無機絶縁膜１０ａには、上層インダクタＴＬの構成要素であるパッドの表面を露出するために、有機絶縁膜２０ａおよび無機絶縁膜１０ａを貫通するようにパッド開口部３０ａが設けられている。また、具現化態様では、図６に示すように、配線（第１配線）と上層インダクタＴＬとの間において、有機絶縁膜２０ａには、無機絶縁膜１０ａの上面の一部を露出する開口部ＯＰが設けられている。
【0093】
すなわち、具現化態様では、ボンディングワイヤＷと接続可能なパッドを露出するために有機絶縁膜２０ａおよび無機絶縁膜１０ｂを貫通するように設けられたパッド開口部３０ａだけでなく、無機絶縁膜１０ａの上面の一部を露出する開口部ＯＰが設けられている。この開口部ＯＰは、パッド開口部３０ａとは異なる構成をしている。すなわち、開口部ＯＰから露出する無機絶縁膜１０ａには、パッド開口部３０ａとは異なり、無機絶縁膜１０ａを貫通する貫通孔が設けられていない。
【0094】
このように構成されている開口部ＯＰにおいて、例えば、開口部ＯＰから露出する面全体は、無機絶縁膜１０ａから構成されていることが望ましい。すなわち、開口部ＯＰから露出する領域には、必ず無機絶縁膜１０ａが露出していることが望ましい。
【0095】
次に、半導体チップＣＨＰ２には、図３に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。この半導体チップＣＨＰ２は、図６に示すように、半導体基板ＳＵＢ２と、半導体基板ＳＵＢ２上に形成された多層配線層ＭＷＬ２を有している。
【0096】
半導体基板ＳＵＢ２には、複数のトランジスタＱ２が形成されており、複数のトランジスタＱ２が形成された半導体基板ＳＵＢ２の上方に多層配線層ＭＷＬ２が形成されている。多層配線層ＭＷＬ２では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ２と電気的に接続されている。互いに電気的に接続されたトランジスタＱ２と配線によって、駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が構成されている。
【0097】
そして、多層配線層ＭＷＬ２の最上層と接するようにパッドを含む配線および絶縁膜ＩＦ２が形成されている。さらに、多層配線層ＭＷＬ２の最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２上には、無機絶縁膜１０ｂが形成されており、この無機絶縁膜１０ｂ上に有機絶縁膜２０ｂが形成されている。この有機絶縁膜２０ｂは、無機絶縁膜１０ｂに接して形成されている。
【0098】
ここで、無機絶縁膜１０ｂは、窒化シリコン膜から構成されている。一方、有機絶縁膜２０ｂは、ポリイミド樹脂膜から構成されている。このとき、有機絶縁膜２０ｂおよび無機絶縁膜１０ｂには、パッドの表面を露出するために、有機絶縁膜２０ｂおよび無機絶縁膜１０ｂを貫通するようにパッド開口部３０ｂが設けられている。
【0099】
続いて、図６に示すように、半導体チップＣＨＰ１に設けられている上層インダクタＴＬは、例えば、ボンディングワイヤＷを介して、半導体チップＣＨＰ２の多層配線層ＭＷＬ２の最上層と接するように配置されている配線（パッド）と電気的に接続されている。具体的には、図６に示すように、パッド開口部３０ａから露出する上層インダクタＴＬの構成要素であるパッドと、パッド開口部３０ｂから露出するパッドとがボンディングワイヤＷを介して接続される。半導体チップＣＨＰ１に設けられている上層インダクタＴＬは、例えば、パッドと、パッドと接続された渦巻き状の配線からなる。すなわち、上層インダクタＴＬは、ボンディングワイヤＷと接続可能なパッド（第１パッド）と、パッド（第１パッド）と接続された配線（第２配線）と、を有している。このとき、多層配線層ＭＷＬ１の最上層と接するように設けられた配線（第１配線）の幅は、上層インダクタＴＬを構成する配線（第２配線）の幅よりも小さいものがある。
【0100】
図６に示すように、半導体チップＣＨＰ１には、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬが設けられている。このとき、上層インダクタＴＬは、半導体チップＣＨＰ２に設けられている多層配線層ＭＷＬ２に存在する配線と電気的に接続されており、上層インダクタＴＬには、約８００Ｖ程度の基準電位である第２電位が印加される。具体的に、具現化態様における半導体装置は、上層インダクタＴＬに第２電位を印加する回路（第２回路）を有する半導体チップＣＨＰ２を含んでいる。半導体チップＣＨＰ１に設けられた上層インダクタＴＬは、導電性部材の一例であるボンディングワイヤＷを介して、半導体チップＣＨＰ２に設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬには、半導体チップＣＨＰ２に設けられた回路から出力された第２電位が印加される。
【0101】
また、半導体チップＣＨＰ１には、下層インダクタＢＬが設けられているとともに、下層インダクタＢＬに約０Ｖ程度の基準電位である第１電位を印加する回路（第１回路）も有している。これにより、下層インダクタＢＬには、半導体チップＣＨＰ１に設けられた回路から出力された第１電位が印加される。この結果、上層インダクタＴＬには、第２電位が印加される一方、下層インダクタＢＬには、第１電位が印加される。また、半導体チップＣＨＰ１には、多層配線層ＭＷＬ１の最上層と接するように複数の配線（第１配線）が設けられており、複数の配線（第１配線）には、第１電位が印加されるように構成された配線も含まれている。
【0102】
ここで、上層インダクタＴＬは、半導体チップＣＨＰ１の厚さ方向において、第２電位とは異なる第１電位が印加される下層インダクタＢＬと磁気結合可能に設けられている。具体的に、上層インダクタＴＬが多層配線層ＭＷＬ１の最上層と接するように設けられている一方、下層インダクタＢＬが多層配線層ＭＷＬ１に設けられている。これにより、上層インダクタＴＬと下層インダクタＢＬは、互いに磁気結合可能に構成される。
【0103】
このように構成されている半導体チップＣＨＰ１および半導体チップＣＨＰ２は、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲで覆われている。
【0104】
以上のようにして、具現化態様における２チップ構成の半導体装置が構成されている。つまり、具現化態様における２チップ構成の半導体装置は、第１電位が印加されるように構成された第１配線と、第１配線と電気的に接続された回路と、上層インダクタＴＬと、有機絶縁膜２０ａを含む半導体チップＣＨＰ１と、上層インダクタＴＬに第２電位を供給するように構成された回路を含む半導体チップＣＨＰ２とを有するように構成される。
【0105】
＜＜＜具現化態様における特徴＞＞＞
続いて、具現化態様における特徴点について説明する。
続いて、具現化態様における特徴点について説明する。
【0106】
具現化態様における特徴点は、例えば、図６に示すように、多層配線層ＭＷＬ１の最上層と接するように配置された配線（第１配線）および多層配線層ＭＷＬ１の最上層と接するように配置された上層インダクタＴＬの間において、ポリイミド樹脂膜からなる有機絶縁膜２０ａには、無機絶縁膜１０ａの上面の一部を露出する開口部ＯＰが設けられている点にある。言い換えれば、具現化態様における特徴点は、第１電位が印加されるように構成されている配線（第１配線）と、第２電位が印加されるように構成されている上層インダクタＴＬとの間に位置する無機絶縁膜１０ａを覆うように配置されたポリイミド樹脂膜からなる有機絶縁膜２０ａに開口部ＯＰが設けられている点にある。
【0107】
これにより、異電位が印加される配線（第１配線）と上層インダクタＴＬとの間で生じる「沿面放電」を抑制することができる。なぜなら、配線（第１配線）と上層インダクタＴＬとの間に設けられているポリイミド樹脂膜に開口部ＯＰが形成されている結果、「沿面放電」の放電経路に高い吸湿性を有するポリイミド樹脂膜が除去されている領域（開口部ＯＰ）が存在するからである。つまり、高い吸湿性を有するポリイミド樹脂膜が除去されている領域（開口部ＯＰ）が「沿面放電」の放電経路に存在する結果、開口部ＯＰによって「沿面放電」が遮断される。このことから、具現化態様によれば、「沿面放電」の発生を抑制することができることから、半導体装置の絶縁耐圧を向上することができる。
【0108】
具体的に、開口部ＯＰでは、ポリイミド樹脂膜が除去されて、エポキシ樹脂からなるモールド樹脂ＭＲが埋め込まれる。ここで、ポリイミド樹脂の誘電率（比誘電率）は、「４．８」で、その吸湿性が「１．２％」であるのに対し、エポキシ樹脂の誘電率（比誘電率）は「３．５」で、その吸湿性が「０．４５％」である。したがって、具現化態様によれば、ポリイミド樹脂膜よりも小さい誘電率（比誘電率）および小さい吸湿性を有するエポキシ樹脂が埋め込まれた開口部ＯＰが「沿面放電」の放電経路に存在する。このため、膜の誘電率（比誘電率）および吸湿性が小さいほど「沿面放電」が生じにくいことを考慮すると、上述した特徴点を有する具現化態様によれば、「沿面放電」を抑制できることがわかる。
【0109】
この点に関し、高い吸湿性を有するポリイミド樹脂膜が存在することによって、「沿面放電」が助長されるのであれば、ポリイミド樹脂膜全体を除去することも考えられる。
【0110】
しかしながら、２チップ構成の半導体装置では、ポリイミド樹脂膜全体を除去することはできない。以下に、この理由について説明する。
【0111】
例えば、図６において、ポリイミド樹脂膜からなる有機絶縁膜２０ａは、有機絶縁膜２０ａを覆うように形成されているモールド樹脂ＭＲに起因する「フィラーアタック」を抑制するために設けられている。すなわち、モールド樹脂ＭＲでは、熱伝導率を向上させるために、エポキシ樹脂にフィラーが添加されている。このフィラーは、通常、尖った破砕フィラーが使用される。このことから、ポリイミド樹脂膜からなる有機絶縁膜２０ａが存在しないと、尖った破砕フィラーが無機絶縁膜１０ａを突き破って配線を傷つける現象が生じる。この現象が「フィラーアタック」と呼ばれる。つまり、ポリイミド樹脂膜からなる有機絶縁膜２０ａは、モールド樹脂ＭＲに含まれる破砕フィラーに起因する「フィラーアタック」を抑制する役割を有している。特に、「フィラーアタック」は、微細配線で顕在化する。この点に関し、図６に示す半導体チップＣＨＰ１には、上層インダクタＴＬおよび下層インダクタＢＬだけでなく、トランジスタＱ１および多層配線が形成されている。このとき、トランジスタＱ１と接続される多層配線は微細配線であるため、ポリイミド樹脂膜からなる有機絶縁膜２０ａ全体を除去してしまうと、「フィラーアタック」の影響を大きく受けることになる。すなわち、図６に示すような２チップ構成の半導体装置では、上層インダクタＴＬとともに微細配線も配置されているため、微細配線に対する「フィラーアタック」を抑制する観点から、ポリイミド樹脂膜からなる有機絶縁膜２０ａ全体を除去することはできない。
【0112】
そこで、具現化態様では、ポリイミド樹脂膜からなる有機絶縁膜２０ａを残存させながら、高い吸湿性を有するポリイミド樹脂膜に起因する「沿面放電」を抑制するため、放電経路となる第１配線と上層インダクタＴＬとの間において、ポリイミド樹脂膜からなる有機絶縁膜２０ａに、無機絶縁膜１０ａの上面の一部を露出する開口部ＯＰを設ける構成を採用している。これにより、具現化態様によれば、ポリイミド樹脂膜によって微細配線での「フィラーアタック」を抑制しながら、ポリイミド樹脂膜に設けられた開口部ＯＰによって「沿面放電」の発生を抑制できるという顕著な効果を得ることができる。
【0113】
＜＜＜実施の形態１における変形例１＞＞＞
図７は、本変形例１における半導体チップＣＨＰ１を示す平面図である。
図７は、本変形例１における半導体チップＣＨＰ１を示す平面図である。
【0114】
図７において、半導体チップＣＨＰ１の平面形状は、矩形形状をしており、半導体チップＣＨＰ１の周縁部にシールリングＳＲが設けられている。このシールリングＳＲには、第１電位（約０Ｖ）が印加される。そして、平面視において、シールリングＳＲに囲まれるように、上層インダクタＴＬが設けられている。ここで、上層インダクタＴＬは、例えば、一対の差動配線に対応して、センタータップパッド１ａと、渦巻配線１ｂと、トランスパッド１ｃと、渦巻配線１ｄと、トランスパッド１ｅを備えるように構成されている。また、平面視において、シールリングＳＲに囲まれるように、複数のパッドＰＤおよび複数の配線ＷＬが設けられている。これらの複数のパッドＰＤおよび複数の配線ＷＬは、例えば、図６において、多層配線層ＭＷＬ１の最上層と接するように配置されている。
【0115】
したがって、図７に示す上層インダクタＴＬと複数のパッドＰＤおよび複数の配線ＷＬは、多層配線層ＭＷＬ１の最上層と接するように設けられている。言い換えれば、図７に示す上層インダクタＴＬと複数のパッドＰＤおよび複数の配線ＷＬは、同層に配置されている。そして、半導体チップＣＨＰ１には、図７に示す上層インダクタＴＬの配線（渦巻配線１ｂおよび渦巻配線１ｄ）と複数の配線ＷＬを覆うように、有機絶縁膜２０ａが形成されている一方、上層インダクタＴＬのパッド（センタータップパッド１ａ、トランスパッド１ｃおよびトランスパッド１ｅ）と複数のパッドＰＤが有機絶縁膜２０ａから露出している。このとき、有機絶縁膜２０ａは、例えば、ポリイミド樹脂膜から構成されている。
【0116】
複数のパッドＰＤには、上層インダクタＴＬの下方に配置されている下層インダクタＢＬ（図６参照）と電気的に接続されたパッドが含まれる。すなわち、上層インダクタＴＬと対になる下層インダクタＢＬが、上層インダクタＴＬの下方に配置されており、この下層インダクタＢＬから配線を介して引き出されたパッドが上層インダクタＴＬと同層に形成されている。また、複数のパッドＰＤには、図６に示す多層配線層ＭＷＬ１に配置されている多層配線と電気的に接続されたパッドも含まれており、複数の配線ＷＬには、下層インダクタＢＬと電気的に接続された配線やトランジスタＱ２と電気的に接続された配線が含まれている。ここで、上層インダクタＴＬには、第２電位（約８００Ｖ）が印加される。これに対し、下層インダクタＢＬと接続されたパッドＰＤや配線ＷＬには、第１電位（約０Ｖ）が印加される。したがって、第２電位が印加される上層インダクタＴＬと、第１電位が印加されるパッドＰＤや配線ＷＬとの間に「沿面放電」が発生する可能性がある。この点に関し、本変形例１では、図７に示すように、上層インダクタＴＬを平面的に囲むように開口部ＯＰが設けられている。これにより、第２電位が印加された上層インダクタＴＬと第１電位が印加されたシールリングＳＲとの間、第２電位が印加された上層インダクタＴＬと第１電位が印加されたパッド（複数のパッドＰＤの一部）との間あるいは第２電位が印加された上層インダクタＴＬと第１電位が印加された配線（複数の配線ＷＬの一部）との間での「沿面放電」を効果的に抑制することができる。
【0117】
＜＜＜実施の形態１における変形例２＞＞＞
前記変形例１では、上層インダクタＴＬを平面的に囲むように開口部ＯＰが設けられている例について説明したが、開口部ＯＰは、上層インダクタＴＬを完全に囲むように形成されていなくてもよい。具体的には、図８に示すように開口部を形成してもよい。
前記変形例１では、上層インダクタＴＬを平面的に囲むように開口部ＯＰが設けられている例について説明したが、開口部ＯＰは、上層インダクタＴＬを完全に囲むように形成されていなくてもよい。具体的には、図８に示すように開口部を形成してもよい。
【0118】
図８は、本変形例２における半導体チップＣＨＰ１を示す平面図である。
【0119】
図８において、開口部は、Ｙ方向（第１方向）に延在する第１開口部ＯＰ１と、Ｙ方向と交差するＸ方向（第２方向）に延在する第２開口部ＯＰ２と、第１開口部ＯＰ１と対向してＹ方向に延在する第３開口部ＯＰ３と、第２開口部ＯＰ２と対向してＸ方向に延在する第４開口部ＯＰ４から構成されている。ここで、平面視において第１開口部ＯＰ１と第３開口部ＯＰ３との間に上層インダクタＴＬが配置され、かつ、平面視において第２開口部ＯＰ２と第４開口部ＯＰ４との間に上層インダクタＴＬが配置されている。そして、平面視において第１開口部ＯＰ１と第２開口部ＯＰ２とは、離れており、平面視において第１開口部ＯＰ１と第４開口部ＯＰ４とは、離れており、平面視において第３開口部ＯＰ３と第２開口部ＯＰ２とは、離れており、平面視において第３開口部ＯＰ３と第４開口部ＯＰ４とは、離れている。このように構成されている開口部（第１開口部ＯＰ１、第２開口部ＯＰ２、第３開口部ＯＰ３および第４開口部ＯＰ４）によっても、第２電位が印加された上層インダクタＴＬと第１電位が印加されたシールリングＳＲとの間、第２電位が印加された上層インダクタＴＬと第１電位が印加されたパッド（複数のパッドＰＤの一部）との間あるいは第２電位が印加された上層インダクタＴＬと第１電位が印加された配線（複数の配線ＷＬの一部）との間での「沿面放電」を効果的に抑制することができる。
【0120】
＜＜＜実施の形態１における変形例３＞＞＞
図９は、本変形例３における半導体チップＣＨＰ１を示す平面図である。
図９は、本変形例３における半導体チップＣＨＰ１を示す平面図である。
【0121】
図９において、ポリイミド樹脂膜からなる有機絶縁膜２０ａには、開口部ＯＰが設けられており、開口部ＯＰは、上層インダクタＴＬを内包するように構成されている。言い換えれば、開口部ＯＰは、上層インダクタＴＬを露出するように形成されている。
【0122】
これにより、本変形例３によれば、第２電位が印加された上層インダクタＴＬと第１電位が印加されたシールリングＳＲとの間、第２電位が印加された上層インダクタＴＬと第１電位が印加されたパッド（複数のパッドＰＤの一部）との間あるいは第２電位が印加された上層インダクタＴＬと第１電位が印加された配線（複数の配線ＷＬの一部）との間での「沿面放電」を効果的に抑制することができる。
【0123】
ここで、上層インダクタＴＬが開口部ＯＰに内包されているということは、上層インダクタＴＬを覆うポリイミド樹脂膜からなる有機絶縁膜２０ａが存在しないことを意味する。そして、上層インダクタＴＬは、渦巻配線１ｂおよび渦巻配線１ｄを有している一方、上層インダクタＴＬを覆う有機絶縁膜２０ａが存在しないことから、モールド樹脂に含まれている破砕フィラーによる「フィラーアタック」によって、上層インダクタＴＬを構成する渦巻配線１ｂおよび渦巻配線１ｄが損傷を受けることが懸念される。
【0124】
この点に関し、「フィラーアタック」による悪影響を受けやすい配線は、微細配線である。これに対し、上層インダクタＴＬを構成する渦巻配線１ｂおよび渦巻配線１ｄは、寄生抵抗を低減するため幅広配線から構成されている。つまり、上層インダクタＴＬを構成する渦巻配線１ｂおよび渦巻配線１ｄの幅は、微細配線である第１配線の幅よりも大きい。
【0125】
このような幅広配線では、「フィラーアタック」の影響を受けにくい。したがって、本変形例３のように、開口部ＯＰが上層インダクタＴＬを内包するように形成されていても、モールド樹脂に含まれている破砕フィラーによる「フィラーアタック」による悪影響は少ない。さらには、例えば、モールド樹脂に含まれるフィラーとして、尖っている粉砕フィラーではなく、尖っていない球状フィラーを使用することにより、「フィラーアタック」を抑制することができる。以上のようにして、本変形例３においても、第２電位が印加された上層インダクタＴＬと第１電位が印加されたシールリングＳＲとの間、第２電位が印加された上層インダクタＴＬと第１電位が印加されたパッド（複数のパッドＰＤの一部）との間あるいは第２電位が印加された上層インダクタＴＬと第１電位が印加された配線（複数の配線ＷＬの一部）との間での「沿面放電」を効果的に抑制することができる。
【0126】
＜＜＜実施の形態１における変形例４＞＞＞
図１０は、本変形例４における半導体チップＣＨＰ１を示す平面図である。
図１０は、本変形例４における半導体チップＣＨＰ１を示す平面図である。
【0127】
図１０において、ポリイミド樹脂膜からなる有機絶縁膜２０ａには、開口部ＯＰが設けられている。この開口部ＯＰは、上層インダクタＴＬを内包するとともに、シールリングＳＲ（第１配線）の一部も内包するように形成されている。言い換えれば、開口部ＯＰは、上層インダクタＴＬとシールリングＳＲ（第１配線）の一部を露出してＹ方向におけるチップ端にまで達するように形成されている。これにより、本変形例４によれば、Ｙ方向において、上層インダクタＴＬとシールリングＳＲとの間にポリイミド樹脂膜からなる有機絶縁膜２０ａが存在しないことから、Ｙ方向における上層インダクタＴＬとシールリングＳＲとの間での「沿面放電」を効果的に抑制することができる。
【0128】
＜実施の形態２＞
＜＜３チップ構成＞＞
上述した実施の形態１における半導体装置では、２チップ構成が採用されている。ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化する。または、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇することがある。
＜＜３チップ構成＞＞
上述した実施の形態１における半導体装置では、２チップ構成が採用されている。ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化する。または、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇することがある。
【0129】
そこで、上述した半導体装置を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
【0130】
図１１は、３チップ構成を示す図である。
【0131】
図１１において、半導体チップＣＨＰ１には、送信回路ＴＸ１と受信回路ＲＸ２とが形成されている。また、半導体チップＣＨＰ２には、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とが形成されている。一方、半導体チップＣＨＰ３には、トランスフォーマＴＲ１とトランスフォーマＴＲ２とが形成されている。
【0132】
これにより、３チップ構成では、トランスフォーマＴＲ１とトランスフォーマＴＲ２だけが形成された半導体チップＣＨＰ３を有している。すなわち、３チップ構成では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の構成に関わらず、半導体チップＣＨＰ３を使用することができる。このことから、３チップ構成によれば、使用可能な半導体チップＣＨＰ１および半導体チップＣＨＰ２のバリエーションを増加させることができる利点が得られる。言い換えれば、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３の汎用性を高めることができる。さらに、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３は、トランジスタを含んでいないため、配線工程だけで形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成によれば、製造コストの削減が可能である。
【0133】
なお、以下では、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３を「トランスチップ」と呼ぶことがある。
【0134】
＜＜実施の形態２における基本思想＞＞
本実施の形態２における基本思想は、高い湿度を有する膜ほど「沿面放電」が起こりやすいという上述した第１知見に基づく思想である。すなわち、高い吸湿性を有する膜が形成されていると、「沿面放電」が生じやすいということを考慮して、本実施の形態２における基本思想では、「トランスチップ」において、高い吸湿性を有する絶縁膜からなる有機絶縁膜を形成しない思想である。言い換えれば、本実施の形態２における基本思想は、無機絶縁膜上に高い吸湿性を有する絶縁膜からなる有機絶縁膜を形成せずに、無機絶縁膜の上面がモールド樹脂と直接接触するように「トランスチップ」を含む半導体装置を構成する思想である。
本実施の形態２における基本思想は、高い湿度を有する膜ほど「沿面放電」が起こりやすいという上述した第１知見に基づく思想である。すなわち、高い吸湿性を有する膜が形成されていると、「沿面放電」が生じやすいということを考慮して、本実施の形態２における基本思想では、「トランスチップ」において、高い吸湿性を有する絶縁膜からなる有機絶縁膜を形成しない思想である。言い換えれば、本実施の形態２における基本思想は、無機絶縁膜上に高い吸湿性を有する絶縁膜からなる有機絶縁膜を形成せずに、無機絶縁膜の上面がモールド樹脂と直接接触するように「トランスチップ」を含む半導体装置を構成する思想である。
【0135】
具体的に、「トランスチップ」は、半導体基板と、半導体基板上に形成された多層配線層と、多層配線層内に形成され、かつ第１電位が印加されるように構成された下層インダクタと、多層配線層上に形成され、第１電位とは異なる第２電位が印加されるように構成され、かつ前記下層インダクタと磁気結合可能に構成された上層インダクタと、上層インダクタ上に形成された無機絶縁膜と、を備える。そして、「トランスチップ」は、無機絶縁膜を覆うようにモールド樹脂で封止されることを前提とする。このとき、本実施の形態２における基本思想は、無機絶縁膜の上面をモールド樹脂と直接接触させる思想である。
【0136】
この基本思想によれば、「沿面放電」が生じやすい高い吸湿性を有する膜からなる有機絶縁膜が「トランスチップ」に形成されていないことから、「沿面放電」の発生を抑制することができる。したがって、この基本思想によれば、半導体装置の絶縁耐圧を向上できる。
【0137】
＜＜実施の形態２における具現化態様＞＞
次に、上述した基本思想を具現化した具現化態様について説明する。
次に、上述した基本思想を具現化した具現化態様について説明する。
【0138】
＜＜＜半導体装置の構成＞＞＞
図１２は、具現化態様における半導体装置の模式的な構成を示す断面図である。
図１２は、具現化態様における半導体装置の模式的な構成を示す断面図である。
【0139】
【0140】
半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。また、半導体チップＣＨＰ３は、例えば、チップ搭載部であるダイパッドＤＰ３上に導電性接着材ＰＳＴ３を介して搭載されている。
【0141】
ここで、ダイパッドＤＰ１、ダイパッドＤＰ２およびダイパッドＤＰ３は、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１、導電性接着材ＰＳＴ２および導電性接着材ＰＳＴ３は、例えば、銀ペーストや半田から構成されている。
【0142】
半導体チップＣＨＰ１には、図１１に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。この半導体チップＣＨＰ１は、図１２に示すように、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１を有している。
【0143】
半導体基板ＳＵＢ１には、複数のトランジスタＱ１が形成されており、複数のトランジスタＱ１が形成された半導体基板ＳＵＢ１の上方に多層配線層ＭＷＬ１が形成されている。多層配線層ＭＷＬ１では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ１と電気的に接続されている。互いに電気的に接続されたトランジスタＱ１と配線によって、送信回路ＴＸ１や受信回路ＲＸ２が構成されている。
【0144】
続いて、図１２に示すように、半導体チップＣＨＰ１においては、多層配線層ＭＷＬ１の最上層と接するように配線および絶縁膜ＩＦ１が形成されている。そして、多層配線層ＭＷＬ１の最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ１上には、無機絶縁膜１０ａが形成されており、この無機絶縁膜１０ａ上に有機絶縁膜２０ａが形成されている。ここで、無機絶縁膜１０ａは、窒化シリコン膜から構成されている。一方、有機絶縁膜２０ａは、ポリイミド樹脂膜から構成されている。
【0145】
次に、半導体チップＣＨＰ２には、図１１に示す送信回路ＴＸ２や受信回路ＲＸ１や駆動回路ＤＲが形成されている。この半導体チップＣＨＰ２は、図１２に示すように、半導体基板ＳＵＢ２と、半導体基板ＳＵＢ２上に形成された多層配線層ＭＷＬ２を有している。
【0146】
半導体基板ＳＵＢ２には、複数のトランジスタＱ２が形成されており、複数のトランジスタＱ２が形成された半導体基板ＳＵＢ２の上方に多層配線層ＭＷＬ２が形成されている。多層配線層ＭＷＬ２では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ２と電気的に接続されている。互いに電気的に接続されたトランジスタＱ２と配線によって、送信回路ＴＸ２や受信回路ＲＸ１や駆動回路ＤＲが構成されている。
【0147】
続いて、図１２に示すように、半導体チップＣＨＰ２においては、多層配線層ＭＷＬ２の最上層と接するように配線および絶縁膜ＩＦ２が形成されている。そして、多層配線層ＭＷＬ２の最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２上には、無機絶縁膜１０ｂが形成されており、この無機絶縁膜１０ｂ上に有機絶縁膜２０ｂが形成されている。ここで、無機絶縁膜１０ｂは、窒化シリコン膜から構成されている。一方、有機絶縁膜２０ｂは、ポリイミド樹脂膜から構成されている。
【0148】
次に、半導体チップＣＨＰ３（「トランスチップ」）には、図１１に示すトランスフォーマＴＲ１やトランスフォーマＴＲ２が形成されている。この半導体チップＣＨＰ３は、図１２に示すように、半導体基板ＳＵＢ３と、半導体基板ＳＵＢ３上に形成された多層配線層ＭＷＬ３を有している。多層配線層ＭＷＬ３には、配線だけでなく、トランスフォーマＴＲ１の構成要素である下層インダクタＢＬ（コイルＣＬ１ａ）が形成されている。下層インダクタＢＬは、例えば、渦巻き状の配線からなる。
【0149】
そして、図１２に示すように、半導体チップＣＨＰ３においては、多層配線層ＭＷＬ３の最上層と接するように配線および絶縁膜ＩＦ３が形成されている。さらに、多層配線層ＭＷＬ３の最上層と接するようにトランスフォーマＴＲ１の構成要素である上層インダクタＴＬ（コイルＣＬ１ｂ）が設けられている。
【0150】
さらに、多層配線層ＭＷＬ３の最上層と接するように形成されているパッドを含む配線上、上層インダクタＴＬ上および絶縁膜ＩＦ３上には、無機絶縁膜１０ｃが形成されている。ただし、図１２に示すように、具現化態様では、この無機絶縁膜１０ｃ上には有機絶縁膜は形成されておらず、無機絶縁膜１０ｃの上面全面は、モールド樹脂ＭＲと直接接触している。ここで、無機絶縁膜１０ｃは、窒化シリコン膜から構成されている。
【0151】
図１２に示すように、半導体チップＣＨＰ３には、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬと下層インダクタＢＬとが設けられている。このとき、上層インダクタＴＬは、半導体チップＣＨＰ２に設けられている多層配線層ＭＷＬ２に存在する配線と電気的に接続されており、上層インダクタＴＬには、約８００Ｖ程度の基準電位である第２電位が印加される。具体的に、具現化態様における半導体装置は、上層インダクタＴＬに第２電位を印加する回路（第２回路）を有する半導体チップＣＨＰ２を含んでいる。半導体チップＣＨＰ３に設けられた上層インダクタＴＬは、導電性部材の一例であるボンディングワイヤＷ２を介して、半導体チップＣＨＰ２に設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬには、半導体チップＣＨＰ２に設けられた回路から出力された第２電位が印加される。
【0152】
また、下層インダクタＢＬは、半導体チップＣＨＰ１に設けられている多層配線層ＭＷＬ１に存在する配線と電気的に接続されており、下層インダクタＢＬには、約０Ｖ程度の基準電位である第１電位が印加される。具体的に、具現化態様における半導体装置は、下層インダクタＢＬに第１電位を印加する回路（第１回路）を有する半導体チップＣＨＰ１を含んでいる。半導体チップＣＨＰ３に設けられた下層インダクタＢＬは、導電性部材の一例であるボンディングワイヤＷ１を介して、半導体チップＣＨＰ１に設けられた回路と電気的に接続されている。これにより、下層インダクタＢＬには、半導体チップＣＨＰ１に設けられた回路から出力された第１電位が印加される。
【0153】
ここで、上層インダクタＴＬは、半導体チップＣＨＰ３の厚さ方向において、第２電位とは異なる第１電位が印加される下層インダクタＢＬと磁気結合可能に設けられている。具体的に、上層インダクタＴＬが多層配線層ＭＷＬ３の最上層と接するように設けられている一方、下層インダクタＢＬが多層配線層ＭＷＬ３に設けられている。これにより、上層インダクタＴＬと下層インダクタＢＬは、互いに磁気結合可能に構成される。
【0154】
以上のように構成されている半導体チップＣＨＰ１、半導体チップＣＨＰ２および半導体チップＣＨＰ３は、図１２に示すように、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲで封止される。言い換えれば、半導体チップＣＨＰ１、半導体チップＣＨＰ２および半導体チップＣＨＰ３は、モールド樹脂ＭＲで覆われる。このようにして、具現化態様における３チップ構成の半導体装置が構成されている。
【0155】
上述したことをまとめると、具現化態様における３チップ構成の半導体装置は、下層インダクタＢＬに第１電位を供給するように構成された第１回路を含む半導体チップＣＨＰ１と、上層インダクタＴＬに第２電位を供給するように構成された第２回路を含む半導体チップＣＨＰ２と、下層インダクタＢＬ、上層インダクタＴＬ含む半導体チップＣＨＰ３と、を有する。ここで、半導体チップＣＨＰ１は、第１回路の構成要素であるトランジスタＱ１と、トランジスタＱ１と電気的に接続された多層配線を有する多層配線層ＭＷＬ１と、多層配線層ＭＷＬ１を覆うように設けられた窒化シリコン膜からなる無機絶縁膜１０ａと、無機絶縁膜１０ａを覆うように設けられたポリイミド樹脂膜からなる有機絶縁膜２０ａと、を有する。また、半導体チップＣＨＰ２は、第２回路の構成要素であるトランジスタＱ２と、トランジスタＱ２と電気的に接続された多層配線を有する多層配線層ＭＷＬ２と、多層配線層ＭＷＬ２を覆うように設けられた窒化シリコン膜からなる無機絶縁膜１０ｂと、無機絶縁膜１０ｂを覆うように設けられたポリイミド樹脂膜からなる有機絶縁膜２０ｂと、を有する。これに対し、半導体チップＣＨＰ３は、多層配線層ＭＷＬ３に設けられた下層インダクタＢＬと、多層配線層ＭＷＬ３の最上層と接するように設けられた上層インダクタＴＬと、上層インダクタＴＬを覆うように設けられた窒化シリコン膜からなる無機絶縁膜１０ｃと、を有する。そして、半導体チップＣＨＰ１、半導体チップＣＨＰ２および半導体チップＣＨＰ３は、図１２に示すように、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲで封止されている。この結果、半導体チップＣＨＰ１においては、有機絶縁膜２０ａとモールド樹脂ＭＲが直接接触し、半導体チップＣＨＰ２においては、有機絶縁膜２０ｂとモールド樹脂ＭＲが直接接触している。これに対し、半導体チップＣＨＰ３においては、無機絶縁膜１０ｃとモールド樹脂ＭＲが直接接触している。
【0156】
＜＜＜具現化態様における特徴＞＞＞
続いて、具現化態様における特徴点について説明する。
続いて、具現化態様における特徴点について説明する。
【0157】
本実施の形態２の具現化態様における特徴点は、例えば、図１２に示すように、「トランスチップ」（半導体チップＣＨＰ３）において、無機絶縁膜１０ｃ上にポリイミド樹脂膜が形成されておらず、無機絶縁膜１０ｃがモールド樹脂ＭＲと直接接触している点にある。
【0158】
これにより、「沿面放電」が生じやすい高い吸湿性を有するポリイミド樹脂膜が「トランスチップ」に形成されていないことから、「沿面放電」の発生を抑制することができる。したがって、この特徴点によれば、半導体装置の絶縁耐圧を向上できる。
【0159】
ここで、上述したように、ポリイミド樹脂膜は、モールド樹脂ＭＲに含まれるフィラーによる「フィラーアタック」を防止する機能を有している。この点に関し、具現化態様における特徴点を採用すると、「トランスチップ」において、ポリイミド樹脂膜が形成されていないことから、モールド樹脂ＭＲからの「フィラーアタック」が懸念されると考えられる。この点に関し、「フィラーアタック」による悪影響を受けやすい配線は、微細配線であるが、「トランスチップ」には、トランスフォーマだけが形成されていることから、微細配線は形成されていない。つまり、上層インダクタＴＬを構成する渦巻配線は、寄生抵抗を低減するため幅広配線から構成されている。つまり、上層インダクタＴＬを構成する渦巻配線の幅は、半導体チップＣＨＰ１や半導体チップＣＨＰ２に形成されている微細配線の幅よりも大きく、このような幅広配線では、「フィラーアタック」の影響を受けにくい。
【0160】
したがって、本実施の形態２の具現化態様のように、ポリイミド樹脂膜が形成されていなくても、モールド樹脂ＭＲに含まれている破砕フィラーによる「フィラーアタック」による悪影響は少ない。さらには、例えば、モールド樹脂に含まれるフィラーとして、尖っている粉砕フィラーではなく、尖っていない球状フィラーを使用することにより、「フィラーアタック」を抑制することができる。このようにして、３チップ構成では、「トランスチップ」に半導体チップＣＨＰ１や半導体チップＣＨＰ２に形成されているような微細配線が形成されていないことから、ポリイミド樹脂膜が形成されていなくても問題ない。
【0161】
以上のことから、本実施の形態２の具現化態様によれば、「フィラーアタック」を考慮する必要がなく、「トランスチップ」からポリイミド樹脂膜を取り除くことができる。これにより、具現化態様によれば、「沿面放電」が生じやすい高い吸湿性を有するポリイミド樹脂膜が「トランスチップ」に形成されていないことから、「沿面放電」の発生を抑制することができる。この結果、本実施の形態２によれば、半導体装置の絶縁耐圧を向上できる。
【0162】
＜＜＜実施の形態２における変形例１＞＞＞
本変形例１では、高い湿度を有する膜ほど「沿面放電」が起こりやすいという上述した第１知見に基づく思想に加えて、高い誘電率を有する絶縁膜ほど「沿面放電」が起こりやすいという上述した第２知見に基づく思想も具現化した例について説明する。
本変形例１では、高い湿度を有する膜ほど「沿面放電」が起こりやすいという上述した第１知見に基づく思想に加えて、高い誘電率を有する絶縁膜ほど「沿面放電」が起こりやすいという上述した第２知見に基づく思想も具現化した例について説明する。
【0163】
本変形例１では、例えば、図１２において、「トランスチップ」（半導体チップＣＨＰ３）に形成されている無機絶縁膜１０ｃを窒化シリコン膜から構成するのではなく、窒化シリコン膜よりも誘電率（比誘電率）の小さい膜から構成する。これにより、本変形例２によれば、上述した第２知見から、「沿面放電」の発生を抑制することができる。
【0164】
具体的に、本変形例２では、例えば、窒化シリコン膜よりも誘電率（比誘電率）の小さい膜として、酸化シリコン膜や酸窒化シリコン膜を使用している。ここで、窒化シリコンの誘電率（比誘電率）は、「７」で、その吸湿性が「ほぼ０％」であるのに対し、酸化シリコンの誘電率（比誘電率）は「４．５」で、その吸湿性が「ほぼ０％」であり、酸窒化シリコンの誘電率（比誘電率）は「５．７」で、その吸湿性が「ほぼ０％」である。
【0165】
したがって、無機絶縁膜１０ｃとして、高い誘電率（比誘電率）を有する窒化シリコン膜ではなく、誘電率（比誘電率）が窒化シリコンよりも小さな酸化シリコン膜や酸窒化シリコン膜を使用することにより、「沿面放電」の発生を抑制することができる。
【0166】
＜＜＜実施の形態２における変形例２＞＞＞
本変形例２では、例えば、図１３において、無機絶縁膜１０ｃが窒化シリコン膜よりも誘電率の小さい膜から構成されているとともに、無機絶縁膜１０ｃとモールド樹脂ＭＲとの間に有機絶縁膜２０ｃが介在している例について説明する。
本変形例２では、例えば、図１３において、無機絶縁膜１０ｃが窒化シリコン膜よりも誘電率の小さい膜から構成されているとともに、無機絶縁膜１０ｃとモールド樹脂ＭＲとの間に有機絶縁膜２０ｃが介在している例について説明する。
【0167】
ここで、例えば、無機絶縁膜１０ｃは、酸化シリコン膜や酸窒化シリコン膜から構成することができる。一方、本変形例２では、少なくとも無機絶縁膜１０ｃが窒化シリコン膜よりも誘電率の小さい膜から構成されている結果、無機絶縁膜１０ｃとモールド樹脂ＭＲとの間に有機絶縁膜２０ｃが介在していても、無機絶縁膜１０ｃが窒化シリコン膜から構成されている場合よりも「沿面放電」の発生を抑制することができる。
【0168】
すなわち、例えば、有機絶縁膜２０ｃがポリイミド樹脂膜から構成されていたとしても、無機絶縁膜１０ｃが窒化シリコン膜よりも誘電率の小さい膜から構成されていれば、少なからず、「沿面放電」の発生を抑制することができる。
【0169】
ただし、「沿面放電」の発生を抑制する観点から、無機絶縁膜１０ｃとモールド樹脂ＭＲとの間に介在する有機絶縁膜２０ｃは、ポリイミド樹脂膜よりも吸湿性の低い膜から構成されていることが望ましい。例えば、ポリイミド樹脂膜よりも吸湿性の低い膜としては、フッ化ポリイミド樹脂膜またはベンゾシクロブテン膜を挙げることができる。
【0170】
ここで、ポリイミド樹脂の誘電率（比誘電率）は、「７」で、その吸湿性が「１．２％」であるのに対し、フッ化ポリイミド樹脂の誘電率（比誘電率）は「２．７」で、その吸湿性が「０．３％」であり、ベンゾシクロブテンの誘電率（比誘電率）は「２．７」で、その吸湿性が「０．２％」である。したがって、無機絶縁膜１０ｃとして、高い誘電率（比誘電率）を有する窒化シリコン膜ではなく、誘電率（比誘電率）が窒化シリコンよりも小さな酸化シリコン膜や酸窒化シリコン膜を使用するとともに、有機絶縁膜２０ｃとして、高い吸湿性を有するポリイミド樹脂膜ではなく、吸湿性がポリイミド樹脂膜よりも低いフッ化ポリイミド樹脂膜やベンゾシクロブテン膜を使用することにより、「沿面放電」の発生を抑制することができる。
【0171】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0172】
例えば、前記実施の形態では、インダクタ間の「トランス通信」を例に挙げて説明したが、前記実施の形態における基本思想は、これに限らず、キャパシタの「電極間通信」においても適用可能である。キャパシタの場合、下層インダクタＢＬに代えて下部電極が多層配線層ＭＷＬ１内に配置され、上層インダクタＴＬに代えて上部電極が多層配線層ＭＷＬ１上に配置される。上部電極と下部電極とは、それぞれ板状の配線からなる。上部電極と下部電極とは、容量結合可能に設けられている。上部電極に印加される電位は、上層インダクタＴＬに印加される電位と同じである。また、下部電極に印加される電位は、下層インダクタＢＬに印加される電位と同じである。上部電極と他の部材との関係は、上層インダクタＴＬと他の部材との関係と同じである。また、下部電極と他の部材との関係は、下層インダクタＢＬと他の部材との関係と同じである。
【符号の説明】
【0173】
１ａ センタータップパッド
１ｂ 渦巻配線
１ｃ トランスパッド
１ｄ 渦巻配線
１ｅ トランスパッド
１０ａ 無機絶縁膜
１０ｂ 無機絶縁膜
１０ｃ 無機絶縁膜
２０ａ 有機絶縁膜
２０ｂ 有機絶縁膜
２０ｃ 有機絶縁膜
３０ａ パッド開口部
３０ｂ パッド開口部
ＢＬ 下層インダクタ
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＤＰ１ ダイパッド
ＤＰ２ ダイパッド
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦ３ 絶縁膜
ＩＮＶ インバータ
ＬＯＤ 負荷回路
ＭＲ モールド樹脂
ＭＷＬ１ 多層配線層
ＭＷＬ２ 多層配線層
ＯＰ 開口部
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＰ３ 開口部
ＯＰ４ 開口部
ＰＤ パッド
ＰＳＴ１ 導電性接着材
ＰＳＴ２ 導電性接着材
ＰＳＴ３ 導電性接着材
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＴＬ 上層インダクタ
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ ボンディングワイヤ
ＷＬ 配線
１ｂ 渦巻配線
１ｃ トランスパッド
１ｄ 渦巻配線
１ｅ トランスパッド
１０ａ 無機絶縁膜
１０ｂ 無機絶縁膜
１０ｃ 無機絶縁膜
２０ａ 有機絶縁膜
２０ｂ 有機絶縁膜
２０ｃ 有機絶縁膜
３０ａ パッド開口部
３０ｂ パッド開口部
ＢＬ 下層インダクタ
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＤＰ１ ダイパッド
ＤＰ２ ダイパッド
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦ３ 絶縁膜
ＩＮＶ インバータ
ＬＯＤ 負荷回路
ＭＲ モールド樹脂
ＭＷＬ１ 多層配線層
ＭＷＬ２ 多層配線層
ＯＰ 開口部
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＰ３ 開口部
ＯＰ４ 開口部
ＰＤ パッド
ＰＳＴ１ 導電性接着材
ＰＳＴ２ 導電性接着材
ＰＳＴ３ 導電性接着材
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＴＬ 上層インダクタ
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ ボンディングワイヤ
ＷＬ 配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】