特開 2024-72452 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024072452

(43)【公開日】2024-05-28

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240521BHJP

   H01L 29/06 20060101ALI20240521BHJP

   H01L 29/12 20060101ALI20240521BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652F

H01L29/78 652S

H01L29/78 653A

H01L29/78 652P

H01L29/78 652T

H01L29/06 301V

H01L29/06 301D

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022183275

(22)【出願日】2022-11-16

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】後藤 大河

(72)【発明者】

【氏名】斎藤 順

(57)【要約】

【課題】 アバランシェ電流による半導体装置の信頼性の低下を抑制する技術を提供する。
【解決手段】 半導体基板が、上部電極により覆われた中央領域と、絶縁膜により覆われた終端領域を有する。中央領域が、トレンチが設けられた素子領域と、トレンチが設けられていない中間領域を有する。半導体基板が、素子領域と中間領域に跨って分布しているボディ領域と、ｐ型ピラー領域とｎ型ピラー領域が交互に配置されたスーパージャンクション領域を備える。ｐ型ピラー領域が、素子領域内に配置された第１ｐ型ピラー領域と、中間領域内に配置された第２ｐ型ピラー領域を有する。第２ｐ型ピラー領域を介して隣り合う２つのｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、第１ｐ型ピラー領域を介して隣り合う２つのｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体装置（１０）であって、
半導体基板（１２）と、ゲート絶縁膜（２４）と、ゲート電極（２６）を備えており、
前記半導体基板が、前記半導体基板の上面（１２ａ）が上部電極（７０）により覆われている中央領域（１４）と、前記中央領域の周囲に位置しているとともに前記上面が絶縁膜（２９）により覆われている終端領域（１６）とを有し、
前記中央領域が、前記上面に複数のゲートトレンチ（２２）が設けられている素子領域（１４ａ）と、前記素子領域と前記終端領域の間に位置しているとともに前記上面に前記ゲートトレンチが設けられていない中間領域（１４ｂ）とを有し、
前記ゲート絶縁膜が、前記ゲートトレンチの内面を覆っており、
前記ゲート電極が、前記ゲートトレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、
前記半導体基板が、
前記素子領域内に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
前記素子領域と前記中間領域に跨って分布しており、前記素子領域と前記中間領域で前記上部電極に接しており、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、
前記ボディ領域よりも下側の深さ範囲において前記素子領域と前記中間領域に跨って分布しているスーパージャンクション領域（４０）であって、複数のｐ型ピラー領域（４２）と複数のｎ型ピラー領域（４４）が横方向に交互に配置されている前記スーパージャンクション領域と、
を備えており、
複数の前記ｐ型ピラー領域が、前記素子領域内に配置されているとともに前記ボディ領域に接続されている複数の第１ｐ型ピラー領域（４２ａ）と、前記中間領域内に配置されているとともに前記ボディ領域に接続されている複数の第２ｐ型ピラー領域（４２ｂ）を有し、
前記第２ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間（Ｌ２）で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、前記第１ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間（Ｌ１）で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい、
半導体装置。

【請求項2】

前記スーパージャンクション領域が、前記素子領域と前記中間領域と前記終端領域に跨って分布しており、
複数の前記ｐ型ピラー領域が、前記終端領域内に配置されているとともに前記絶縁膜に接している第３ｐ型ピラー領域（４２ｃ）を有しており、
前記第２ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、前記第３ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間（Ｌ３）で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい、
請求項１に記載の半導体装置。

【請求項3】

前記第２ｐ型ピラー領域の幅（ｗ２）が、前記第１ｐ型ピラー領域の幅（ｗ１）よりも広い、請求項１に記載の半導体装置。

【請求項4】

隣り合う２つの前記第２ｐ型ピラー領域を接続するとともに前記ボディ領域に接続されている複数のｐ型の接続領域（６０）をさらに備えている、請求項１に記載の半導体装置。

【請求項5】

前記第２ｐ型ピラー領域を介して配置される２つの前記接続領域が、前記第２ｐ型ピラー領域と前記ｎ型ピラー領域の配列方向に直交する方向においてそれぞれ異なる位置に配置されている、請求項４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、半導体装置に関する。

【背景技術】

【0002】

特許文献１には、中央領域と終端領域を有する半導体基板を備える半導体装置が開示されている。中央領域は、半導体基板の上面が上部電極により覆われた領域であり、終端領域は、中央領域の周囲に位置しているとともに半導体基板の上面が絶縁膜に覆われた領域である。この半導体装置では、ボディ領域よりも下側の深さ範囲に、ｐ型ピラー領域とｎ型ピラー領域が横方向に交互に配置されているスーパージャンクション領域が設けられている。

【0003】

特許文献１の半導体装置は、オフするときに、ｐ型ピラー領域とｎ型ピラー領域の境界のｐｎ接合から横方向に空乏層が伸びる。これにより、ｎ型ピラー領域の略全域が空乏化される。この半導体装置では、当該境界からｎ型ピラー領域に広がる空乏層によって耐圧が確保される。また、この半導体装置では、ｎ型ピラー領域が空乏化され易いので、電流経路となるｎ型ピラー領域の不純物濃度を高くすることができ、オン抵抗を低減することができる。

【0004】

特許文献１の半導体装置がオフしている状態で、半導体基板内部のｐｎ接合（例えば、ｐ型ピラー領域とｎ型ピラー領域の境界のｐｎ接合）へ逆方向バイアスの高電圧が印加されると、アバランシェ降伏が生じてアバランシェ電流が流れる。アバランシェ電流は、ボディ領域を介して上部電極へ流れる。終端領域でアバランシェ降伏が生じた場合、アバランシェ電流が中央領域内のボディ領域の端部（ボディ領域のうちの終端領域近傍の部分）を通って上部電極へ流れる。すなわち、ボディ領域の端部にアバランシェ電流が集中して流れ、当該端部に高い負荷が加わる。

【0005】

特許文献１では、中央領域においてスーパージャンクション領域のｐ型不純物量とｎ型不純物量をアンバランスにするすることで、中央領域の耐圧を終端領域の耐圧よりも低くしている。これにより、中央領域内でアバランシェ降伏を生じさせることができ、半導体装置に加わる負荷が低減される。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０２０－１６１５５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１の半導体装置では、アバランシェ降伏が中央領域内で生じる。アバランシェ電流は、中央領域内のｐ型ピラー領域及びボディ領域を介して上部電極に流れる。このとき、アバランシェ電流が流れることにより、ｐ型ピラー領域やボディ領域が発熱する。中央領域には、ゲートトレンチが設けられており、ボディ領域はゲート絶縁膜に接しているため、ボディ領域で生じた熱がゲート絶縁膜に伝わる。このため、繰り返しアバランシェ電流が流れると、ゲート絶縁膜に悪影響を及ぼし得る。その結果、特許文献１の技術では、半導体装置の信頼性が低下する。本明細書では、アバランシェ電流による半導体装置の信頼性の低下を抑制する技術を提供する。

【課題を解決するための手段】

【0008】

本明細書が開示する半導体装置（１０）は、半導体基板（１２）と、ゲート絶縁膜（２４）と、ゲート電極（２６）を備えている。前記半導体基板が、前記半導体基板の上面（１２ａ）が上部電極（７０）により覆われている中央領域（１４）と、前記中央領域の周囲に位置しているとともに前記上面が絶縁膜（２９）により覆われている終端領域（１６）とを有している。前記中央領域が、前記上面に複数のゲートトレンチ（２２）が設けられている素子領域（１４ａ）と、前記素子領域と前記終端領域の間に位置しているとともに前記上面に前記ゲートトレンチが設けられていない中間領域（１４ｂ）とを有している。前記ゲート絶縁膜が、前記ゲートトレンチの内面を覆っている。前記ゲート電極が、前記ゲートトレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、前記素子領域内に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、前記素子領域と前記中間領域に跨って分布しており、前記素子領域と前記中間領域で前記上部電極に接しており、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、前記ボディ領域よりも下側の深さ範囲において前記素子領域と前記中間領域に跨って分布しているスーパージャンクション領域（４０）であって、複数のｐ型ピラー領域（４２）と複数のｎ型ピラー領域（４４）が横方向に交互に配置されている前記スーパージャンクション領域と、を備えている。複数の前記ｐ型ピラー領域が、前記素子領域内に配置されているとともに前記ボディ領域に接続されている複数の第１ｐ型ピラー領域（４２ａ）と、前記中間領域内に配置されているとともに前記ボディ領域に接続されている複数の第２ｐ型ピラー領域（４２ｂ）を有している。前記第２ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間（Ｌ２）で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、前記第１ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間（Ｌ１）で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい。

【0009】

上記の半導体装置では、半導体基板が、終端領域とゲートトレンチが設けられている素子領域との間に、上部電極に覆われているとともにゲートトレンチが設けられていない中間領域を有している。そして、中間領域内のｐ型ピラー領域（第２ｐ型ピラー領域）を介して隣り合う２つのｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、素子領域内のｐ型ピラー領域（第１ｐ型ピラー領域）を介して隣り合う２つのｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい。すなわち、中間領域の耐圧が素子領域の耐圧よりも低い。このため、上記の半導体装置では、素子領域よりも先に中間領域でアバランシェ降伏が生じる。中間領域には、ボディ領域が設けられており、このボディ領域は上部電極に接している。このため、中間領域でアバランシェ降伏が生じると、アバランシェ電流が中間領域内の第２ｐ型ピラー領域及びボディ領域を介して上部電極へ流れる。素子領域内にはゲートトレンチが設けられている一方、中間領域にはゲートトレンチが設けられていないので、アバランシェ電流が流れることにより、中間領域内のボディ領域が発熱しても、素子領域内に設けられたゲート絶縁膜にほとんど影響を与えない。このように、上記の半導体装置では、ゲートトレンチが存在しない領域で選択的にアバランシェ降伏を生じさせることにより、アバランシェ電流による半導体装置の信頼性の低下を抑制することができる。

【図面の簡単な説明】

【0010】

【図1】実施例１の半導体装置の平面図。

【図2】実施例１の半導体装置の部分拡大平面図。

【図3】図２のＩＩＩ－ＩＩＩ線における断面図。

【図4】実施例２の半導体装置の部分拡大平面図。

【図5】実施例３の半導体装置の部分拡大平面図。

【発明を実施するための形態】

【0011】

本明細書が開示する一例の半導体装置では、前記スーパージャンクション領域が、前記素子領域と前記中間領域と前記終端領域に跨って分布していてもよい。複数の前記ｐ型ピラー領域が、前記終端領域内に配置されているとともに前記絶縁膜に接している第３ｐ型ピラー領域を有していてもよい。前記第２ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、前記第３ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きくてもよい。

【0012】

このような構成では、中間領域の耐圧が終端領域の耐圧よりも低い。このため、終端領域よりも先に中間領域でアバランシェ降伏が生じる。したがって、アバランシェ電流が局所的に集中して流れることを抑制することができる。

【0013】

本明細書が開示する一例の半導体装置では、前記第２ｐ型ピラー領域の幅が、前記第１ｐ型ピラー領域の幅よりも広くてもよい。

【0014】

このような構成では、中間領域と素子領域におけるｐ型不純物量とｎ型不純物量のバランスの差を容易に調整することができる。

【0015】

本明細書が開示する一例の半導体装置では、隣り合う２つの前記第２ｐ型ピラー領域を接続するとともに前記ボディ領域に接続されている複数のｐ型の接続領域をさらに備えていてもよい。

【0016】

このような構成では、第２ｐ型ピラー領域だけでなく、接続領域もアバランシェ電流の経路として機能することができる。すなわち、アバランシェ電流の電流経路を広く確保することができるため、アバランシェ電流の経路の抵抗が低減し、アバランシェ耐量が向上する。

【0017】

本明細書が開示する一例の半導体装置では、前記第２ｐ型ピラー領域を介して配置される２つの前記接続領域が、前記第２ｐ型ピラー領域と前記ｎ型ピラー領域の配列方向に直交する方向においてそれぞれ異なる位置に配置されていてもよい。

【0018】

例えば、第２ｐ型ピラー領域を介して配置される２つの接続領域が、第２ｐ型ピラー領域とｎ型ピラー領域の配列方向に直交する方向において同じ位置に配置されている場合、接続領域と第２ｐ型ピラー領域との接続部分におけるｐ型不純物濃度が過度に大きくなることがあり、半導体装置の耐圧が低下し得る。これに対して、上記の構成では、局所的に（すなわち、上記接続部分の）ｐ型不純物濃度が過大になることが抑制され、半導体装置の耐圧が低下することを抑制することができる。

【0019】

本明細書が開示する一例の半導体装置では、前記中央領域内では、前記半導体基板を上から見たときに、前記ｐ型ピラー領域と前記ｎ型ピラー領域が第１方向に沿って長く伸びるとともに前記第１方向に直交する第２方向に沿って交互に配置されていてもよい。この場合、第２方向における寸法が、前記ｐ型ピラー領域と前記ｎ型ピラー領域の幅である。

【0020】

本明細書が開示する一例の半導体装置では、前記終端領域内では、前記中央領域から前記半導体基板の外周縁に向かう方向に沿って交互に配置されていてもよい。この場合、前記終端領域内では、前記ｐ型ピラー領域と前記ｎ型ピラー領域が前記中央領域を多重に囲むように環状に伸びていてもよい。この場合、前記中央領域から前記半導体基板の外周縁に向かう方向における寸法が、前記ｐ型ピラー領域と前記ｎ型ピラー領域の幅である。

【0021】

（実施例）
図１は、実施例の半導体装置１０を示している。半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、半導体基板１２と、電極、絶縁膜等を有している。半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。ただし、半導体基板１２を構成する材料は特に限定されず、例えば、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等、他の半導体材料であってもよい。図１に示すように、半導体基板１２は、中央領域１４と終端領域１６を有している。中央領域１４は、半導体基板１２の中央側に配置されており、半導体基板１２の上面１２ａ（図２、３等参照）が上部電極７０に覆われている領域である。終端領域１６は、中央領域１４の周囲に配置されており、半導体基板１２の上面１２ａが絶縁膜２９に覆われている領域である。また、中央領域１４の半導体基板１２の上面１２ａには、ゲート信号を入力するためのゲートパッド１８が設けられている。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、半導体基板１２の上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。

【0022】

図２は、図１に破線で示す領域Ａを上から見たときの拡大図である。図２に示すように、中央領域１４は、素子領域１４ａと中間領域１４ｂを有している。素子領域１４ａは、中央領域１４の中央側に位置している領域であり、半導体基板１２の上面１２ａに複数のゲートトレンチ２２が形成されている領域である。中間領域１４ｂは、素子領域１４ａと終端領域１６の間に位置している領域であり、半導体基板１２の上面１２ａにゲートトレンチ２２が設けられていない領域である。

【0023】

各ゲートトレンチ２２は、ｘ方向に沿って長く延びている。各ゲートトレンチ２２は、互いに平行に延びている。各ゲートトレンチ２２は、ｙ方向に間隔を空けて配列されている。なお、図２では、半導体基板１２の上面１２ａ上の構成（電極、絶縁膜等）の図示を省略している。図に示すように、各ゲートトレンチ２２内には、ゲート絶縁膜２４とゲート電極２６が配置されている。ゲート絶縁膜２４は、各ゲートトレンチ２２の内面を覆っている。ゲート電極２６は、各ゲートトレンチ２２の内部に配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６は、図示しない位置で、図１に示すゲートパッド１８に接続されている。

【0024】

各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で、中央領域１４（すなわち、素子領域１４ａ及び中間領域１４ｂ）内の半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。終端領域１６内の半導体基板１２の上面１２ａは、絶縁膜２９によって覆われている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に接している。

【0025】

図に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、スーパージャンクション領域４０、底部ドリフト領域３４、及びドレイン領域３５が設けられている。

【0026】

各ソース領域３０は、ｎ型であり、素子領域１４ａ内に配置されている。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に設けられている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、ゲートトレンチ２２の側面において、ゲート絶縁膜２４に接している。

【0027】

ボディ領域３２は、ｐ型であり、素子領域１４ａと中間領域１４ｂに跨って分布している。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａのｐ型不純物濃度は、メインボディ領域３２ｂのｐ型不純物濃度よりも高い。

【0028】

素子領域１４ａ内では、コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されており、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、各ソース領域３０及びコンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、各ソース領域３０及びコンタクト領域３２ａに対して下側から接している。メインボディ領域３２ｂは、ソース領域３０の下側で、ゲートトレンチ２２の側面において、ゲート絶縁膜２４に接している。

【0029】

中間領域１４ｂ内では、ソース領域３０が設けられておらず、メインボディ領域３２ｂが半導体基板１２の上面１２ａに露出する位置まで延びている。メインボディ領域３２ｂは、上部電極７０に接している。すなわち、メインボディ領域３２ｂは、コンタクト領域３２ａの周囲に配置されている。

【0030】

スーパージャンクション領域４０は、ボディ領域３２よりも下側の深さ範囲において、素子領域１４ａ、中間領域１４ｂ、及び終端領域１６に跨って分布している領域である。スーパージャンクション領域４０は、複数のｐ型ピラー領域４２と複数のｎ型ピラー領域４４とが、横方向（すなわち、半導体基板１２の上面１２ａに平行な方向（図の断面ではｙ方向））に沿って交互に繰り返し配置された領域である。ｐ型ピラー領域４２は、複数の第１ｐ型ピラー領域４２ａと、複数の第２ｐ型ピラー領域４２ｂと、複数の第３ｐ型ピラー領域４２ｃを有している。第１ｐ型ピラー領域４２ａは、素子領域１４ａ内に配置されている。第２ｐ型ピラー領域４２ｂは、中間領域１４ｂ内に配置されている。第３ｐ型ピラー領域４２ｃは、終端領域１６内に配置されている。

【0031】

各第１ｐ型ピラー領域４２ａは、メインボディ領域３２ｂに接続されており、メインボディ領域３２ｂから下側に延びている。すなわち、各第１ｐ型ピラー領域４２ａは、メインボディ領域３２ｂ及びコンタクト領域３２ａを介して上部電極７０に接続されている。このため、各第１ｐ型ピラー領域４２ａの電位は、上部電極７０の電位と略等しい。第１ｐ型ピラー領域４２ａは、２つのゲートトレンチ２２に挟まれた範囲のそれぞれに配置されている。各第１ｐ型ピラー領域４２ａは、ゲートトレンチ２２と平行な方向（ｘ方向）に延びている。第１ｐ型ピラー領域４２ａは、ｙ方向に間隔を空けて配列されている。各第１ｐ型ピラー領域４２ａは、コンタクト領域３２ａの下方にそれぞれ配置されており、ゲート絶縁膜２４に接していない。各第１ｐ型ピラー領域４２ａのｐ型不純物濃度は、各コンタクト領域３２ａのｐ型不純物濃度よりも低い。素子領域１４ａ内では、各ｎ型ピラー領域４４は、ゲートトレンチ２２の下部にそれぞれ配置されている。各ｎ型ピラー領域４４は、メインボディ領域３２ｂの下側でゲート絶縁膜２４に接している。各ｎ型ピラー領域４４は、ゲートトレンチ２２と平行な方向（ｘ方向）に延びている。ｎ型ピラー領域４４は、ｙ方向に間隔を空けて配列されている。各ｎ型ピラー領域４４は、ボディ領域３２によってソース領域３０から分離されている。各ｎ型ピラー領域４４のｎ型不純物濃度は、各ソース領域３０のｎ型不純物濃度よりも低い。

【0032】

各第２ｐ型ピラー領域４２ｂは、メインボディ領域３２ｂに接続されており、メインボディ領域３２ｂから下側に延びている。すなわち、各第２ｐ型ピラー領域４２ｂは、メインボディ領域３２ｂ及びコンタクト領域３２ａを介して上部電極７０に接続されている。このため、各第２ｐ型ピラー領域４２ｂの電位は、上部電極７０の電位と略等しい。各第２ｐ型ピラー領域４２ｂは、素子領域１４ａの周囲を一巡するように延びている。第２ｐ型ピラー領域４２ｂは、中央領域１４から終端領域１６に向かう方向に沿って間隔を空けて配列されている。各第２ｐ型ピラー領域４２ｂのｐ型不純物濃度は、各第１ｐ型ピラー領域４２ａのｐ型不純物濃度と略等しい。中間領域１４ｂ内では、各ｎ型ピラー領域４４は、メインボディ領域３２ｂに接続されており、メインボディ領域３２ｂから下側に延びている。各ｎ型ピラー領域４４は、素子領域１４ａの周囲を一巡するように延びている。ｎ型ピラー領域４４は、中央領域１４から終端領域１６に向かう方向に沿って間隔を空けて配列されている。すなわち、中間領域１４ｂでは、第２ｐ型ピラー領域４２ｂとｎ型ピラー領域４４とが、中央領域１４から終端領域１６に向かう方向に沿って交互に配置されている。

【0033】

各第３ｐ型ピラー領域４２ｃは、半導体基板１２の上面１２ａに露出しており、絶縁膜２９に接している。各第３ｐ型ピラー領域４２ｃは、半導体基板１２の上面１２ａから下側に延びている。すなわち、各第３ｐ型ピラー領域４２ｃは、上部電極７０から絶縁されている。このため、各第３ｐ型ピラー領域４２ｃは、電気的にフローティング状態である。各第３ｐ型ピラー領域４２ｃは、中間領域１４ｂの周囲を一巡するように延びている。第３ｐ型ピラー領域４２ｃは、中央領域１４から終端領域１６に向かう方向に沿って間隔を空けて配列されている。各第３ｐ型ピラー領域４２ｃのｐ型不純物濃度は、各第１ｐ型ピラー領域４２ａのｐ型不純物濃度と略等しい。終端領域１６内では、各ｎ型ピラー領域４４は、半導体基板１２の上面１２ａに露出しており、絶縁膜２９に接している。各ｎ型ピラー領域４４は、半導体基板１２の上面１２ａから下側に延びている。各ｎ型ピラー領域４４は、中間領域１４ｂの周囲を一巡するように延びている。ｎ型ピラー領域４４は、中央領域１４から終端領域１６に向かう方向に沿って間隔を空けて配列されている。すなわち、終端領域１６では、第３ｐ型ピラー領域４２ｃとｎ型ピラー領域４４とが、中央領域１４から終端領域１６に向かう方向に沿って交互に配置されている。

【0034】

図３に示す断面において、各ｐ型ピラー領域４２の中心間の距離（例えば、隣り合う２つの第１ｐ型ピラー領域４２ａの中心間の距離、隣り合う第１ｐ型ピラー領域４２ａと第２ｐ型ピラー領域４２ｂの中心間の距離等）は略等しい。また、第２ｐ型ピラー領域４２ｂの幅（短手方向の長さ）ｗ２は、第１ｐ型ピラー領域４２ａの幅ｗ１及び第３ｐ型ピラー領域４２ｃの幅ｗ３よりも大きい。上述したように、第１ｐ型ピラー領域４２ａ、第２ｐ型ピラー領域４２ｂ、及び第３ｐ型ピラー領域４２ｃのｐ型不純物濃度は互いに略等しい。しかしながら、第２ｐ型ピラー領域４２ｂの幅ｗ２が、第１ｐ型ピラー領域４２ａの幅ｗ１及び第３ｐ型ピラー領域４２ｃの幅ｗ３よりも広いため、第２ｐ型ピラー領域４２ｂに含まれるｐ型不純物の量は、第１ｐ型ピラー領域４２ａに含まれるｐ型不純物の量及び第３ｐ型ピラー領域４２ｃに含まれるｐ型不純物の量よりも多い。

【0035】

スーパージャンクション領域４０では、第２ｐ型ピラー領域４２ｂを介して隣り合う２つのｎ型ピラー領域４４の中心間Ｌ２で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、第１ｐ型ピラー領域４２ａを介して隣り合う２つのｎ型ピラー領域４４の中心間Ｌ１で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい。また、中心間Ｌ２で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、第３ｐ型ピラー領域４２ｃを介して隣り合う２つのｎ型ピラー領域４４の中心間Ｌ３で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい。換言すると、中間領域１４ｂ内のｐ型不純物量とｎ型不純物量のバランスが、素子領域１４ａ内及び終端領域１６内のｐ型不純物量とｎ型不純物量のバランスよりも悪い。具体的には、中心間Ｌ１及び中心間Ｌ３で測定すると、ｐ型不純物の量とｎ型不純物の量が略等しい。一方、中心間Ｌ２で測定すると、第２ｐ型ピラー領域４２ｂに含まれるｐ型不純物量が比較的多いので、ｐ型不純物の量がｎ型不純物の量よりも多い。

【0036】

底部ドリフト領域３４は、ｎ型であり、スーパージャンクション領域４０の下側において、素子領域１４ａ、中間領域１４ｂ、及び終端領域１６に跨って分布している。底部ドリフト領域３４は、各ｐ型ピラー領域４２及び各ｎ型ピラー領域４４に対して下側から接している。

【0037】

ドレイン領域３５は、ｎ型であり、底部ドリフト領域３４の下側に配置されている。ドレイン領域３５は、素子領域１４ａ、中間領域１４ｂ、及び終端領域１６に跨って分布している。ドレイン領域３５のｎ型不純物濃度は、底部ドリフト領域３４のｎ型不純物濃度よりも高い。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、半導体基板１２の下面１２ｂで下部電極７２にオーミック接触している。

【0038】

半導体装置１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、半導体装置１０がオンする。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、半導体装置１０がオフする。

【0039】

半導体装置１０がオフしている状態では、下部電極７２の電位が上部電極７０の電位よりも遥かに高い。この状態では、ｎ型ピラー領域４４及び底部ドリフト領域３４は、下部電極７２に近い電位を有する。また、上述したように、第１ｐ型ピラー領域４２ａ及び第２ｐ型ピラー領域４２ｂは、上部電極７０と略等しい電位を有する。このため、中央領域１４では、ボディ領域３２、第１ｐ型ピラー領域４２ａ、及び第２ｐ型ピラー領域４２ｂと、各ｎ型ピラー領域４４との界面のｐｎ接合に高い逆電圧が印加される。したがって、ボディ領域３２、第１ｐ型ピラー領域４２ａ、及び第２ｐ型ピラー領域４２ｂから各ｎ型ピラー領域４４内に、空乏層が広がる。この空乏層によって、下部電極７２と上部電極７０の間に印加されている電圧が保持される。また、この空乏層は、中央領域１４から終端領域１６に向かって広がる。ボディ領域３２及び第２ｐ型ピラー領域４２ｂから伸びる空乏層が、最も内周側の（すなわち、最も中央領域１４に近い）第３ｐ型ピラー領域４２ｃに達すると、その第３ｐ型ピラー領域４２ｃからさらに外周側に空乏層が伸びる。このようにして、終端領域１６では、空乏層が各第３ｐ型ピラー領域４２ｃを経由しながら外周側に伸展する。これにより、終端領域１６の耐圧が確保される。以上の通り、スーパージャンクション領域４０では、ボディ領域３２だけでなく、第１ｐ型ピラー領域４２ａ及び第２ｐ型ピラー領域４２ｂからも各ｎ型ピラー領域４４へ空乏層が広がるので、各ｎ型ピラー領域４４が空乏化され易い。したがって、スーパージャンクション領域４０を有する半導体装置１０では、電流経路（すなわち、ｎ型ピラー領域４４）のｎ型不純物濃度を高くすることができる。このため、半導体装置１０のオン抵抗を低減することができる。

【0040】

半導体装置１０がオフすると、各ｐ型領域３２、４２から広がる空乏層により、各ｎ型ピラー領域４４ならびに底部ドリフト領域３４の略全域が空乏化される。半導体装置１０がオフしている状態で下部電極７２に高電圧が印加されると、半導体基板１２内でアバランシェ降伏が生じ、底部ドリフト領域３４及び各ｎ型ピラー領域４４から中央領域１４内の各ｐ型ピラー領域４２及びボディ領域３２を介して上部電極７０へアバランシェ電流が流れる。アバランシェ電流が流れると、アバランシェ電流が流れた領域が発熱する。本実施例では、スーパージャンクション領域４０において、中間領域１４ｂ内のｐ型不純物量とｎ型不純物量のバランスが、素子領域１４ａ及び終端領域１６内のｐ型不純物量とｎ型不純物量のバランスよりも悪くなるように各領域の不純物濃度が設定されている。すなわち、中間領域１４ｂの耐圧が、素子領域１４ａ及び終端領域１６のいずれの耐圧よりも低い。このため、本実施例の半導体装置１０では、素子領域１４ａ及び終端領域１６よりも先に中間領域１４ｂでアバランシェ降伏が生じる。

【0041】

上述したように、中間領域１４ｂには、ボディ領域３２が設けられており、このボディ領域３２は上部電極７０に接している。このため、中間領域１４ｂでアバランシェ降伏が生じると、アバランシェ電流が中間領域１４ｂ内の第２ｐ型ピラー領域４２ｂ及びボディ領域３２を介して上部電極７０へ流れる。中間領域１４ｂにはゲートトレンチ２２が設けられていないので、アバランシェ電流が流れることにより中間領域１４ｂ内のボディ領域３２が発熱しても、素子領域１４ａ内に設けられたゲート絶縁膜２４にほとんど影響を与えない。このように、本実施例の半導体装置１０では、ゲートトレンチ２２が存在しない領域（すなわち、中間領域１４ｂ）で選択的にアバランシェ降伏を生じさせることにより、アバランシェ電流による半導体装置１０の信頼性の低下を抑制することができる。

【0042】

また、上述したように、本実施例では、終端領域１６よりも先に中間領域１４ｂでアバランシェ降伏が生じる。仮に終端領域１６でアバランシェ降伏が生じた場合、アバランシェ電流が中央領域１４内のボディ領域３２の端部（すなわち、中間領域１４ｂのボディ領域３２のうちの終端領域１６近傍の部分）を通って上部電極７０へ流れる。すなわち、ボディ領域３２の端部にアバランシェ電流が集中して流れ、当該端部に高い負荷が加わる。しかしながら、本実施例では、終端領域１６よりも先に中間領域１４ｂでアバランシェ降伏が生じるため、アバランシェ電流が局所的に集中して流れることを抑制することができる。

【0043】

（実施例２）
実施例２の半導体装置では、実施例１の構成と比較して、半導体基板１２の内部に接続領域６０がさらに設けられている。図４に示すように、接続領域６０は、隣り合う２つの第２ｐ型ピラー領域４２ｂを接続している。図示していないが、各接続領域６０は、メインボディ領域３２ｂから下側に延びている。各接続領域６０は、メインボディ領域３２ｂから各第２ｐ型ピラー領域４２ｂと略同じ深さ範囲まで延びている。図４に示すように、実施例２では、半導体基板１２を上から見たときに、各第２ｐ型ピラー領域４２ｂと各接続領域６０とにより格子形状が形成されるように、各接続領域６０が配置されている。

【0044】

実施例２の半導体装置では、第２ｐ型ピラー領域４２ｂだけでなく、接続領域６０もアバランシェ電流の経路として機能することができる。すなわち、実施例２の半導体装置では、アバランシェ電流の電流経路を広く確保することができるため、アバランシェ電流の経路の抵抗が低減し、アバランシェ耐量が向上する。

【0045】

（実施例３）
実施例３の半導体装置では、実施例２と比較して、接続領域６０の構成が異なっている。実施例３では、図５に示すように、第２ｐ型ピラー領域４２ｂを介して配置される２つの接続領域６０が、第２ｐ型ピラー領域４２ｂとｎ型ピラー領域４４の配列方向に直交する方向においてそれぞれ異なる位置に配置されている。換言すると、第２ｐ型ピラー領域４２ｂと接続領域６０との接続部分が、Ｔ字形状となるように、各接続領域６０が配置されている。その他の点は、実施例２と同様である。

【0046】

第２ｐ型ピラー領域４２ｂを介して配置される２つの接続領域６０が、第２ｐ型ピラー領域４２ｂとｎ型ピラー領域４４の配列方向に直交する方向において同じ位置に配置されている場合（すなわち、実施例２の構成）、半導体装置の製造工程において、接続領域６０と第２ｐ型ピラー領域４２ｂとの接続部分におけるｐ型不純物濃度が過度に大きくなることがあり、半導体装置の耐圧が低下し得る。これに対して、実施例３の構成では、局所的に（すなわち、上記接続部分の）ｐ型不純物濃度が過大になることが抑制され、半導体装置の耐圧が低下することを抑制することができる。

【0047】

上述した各実施例において、第２ｐ型ピラー領域４２ｂの幅ｗ２は、第１ｐ型ピラー領域４２ａの幅ｗ１及び第３ｐ型ピラー領域４２ｃの幅ｗ３より広くなくてもよい。例えば、幅ｗ２が、幅ｗ１及び幅ｗ３と略等しくてもよい。また、上述した各実施例では、中心間Ｌ２で測定したときに、ｐ型不純物の量がｎ型不純物の量よりも多かったが、ｎ型不純物の量がｐ型不純物の量よりも多い構成であってもよい。すなわち、ｐ型ピラー領域４２を介して隣り合う２つのｎ型ピラー領域４４の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、中間領域１４ｂにおいて最も大きければよい。

【0048】

また、上述した実施例では、第２ｐ型ピラー領域４２ｂ及び第３ｐ型ピラー領域４２ｃが環状に形成されていた。しかしながら、第２ｐ型ピラー領域４２ｂ及び第３ｐ型ピラー領域４２ｃの形状はこれに限られず、例えば、第１ｐ型ピラー領域４２ａと同様に直線状に延びていてもよい。

【0049】

また、実施例２において、中央領域１４から終端領域１６に向かう方向に沿って見たときに、中間領域１４ｂの中央部分よりも両端部分（すなわち、素子領域１４ａ及び終端領域１６に近接する部分）において接続領域６０の幅を狭くしてもよい。このような構成では、中間領域１４ｂの中央部分の耐圧が中間領域１４ｂの両端部分の耐圧よりも低くなる。すなわち、中間領域１４ｂの中央部分が最も耐圧が低くなる。このため、中間領域１４ｂにおいて、より確実にアバランシェ降伏を生じさせることができる。

【0050】

以下に、本明細書に開示の構成を列記する。
（構成１）
半導体装置であって、
半導体基板と、ゲート絶縁膜と、ゲート電極を備えており、
前記半導体基板が、前記半導体基板の上面が上部電極により覆われている中央領域と、前記中央領域の周囲に位置しているとともに前記上面が絶縁膜により覆われている終端領域とを有し、
前記中央領域が、前記上面に複数のゲートトレンチが設けられている素子領域と、前記素子領域と前記終端領域の間に位置しているとともに前記上面に前記ゲートトレンチが設けられていない中間領域とを有し、
前記ゲート絶縁膜が、前記ゲートトレンチの内面を覆っており、
前記ゲート電極が、前記ゲートトレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、
前記半導体基板が、
前記素子領域内に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接しているｎ型のソース領域と、
前記素子領域と前記中間領域に跨って分布しており、前記素子領域と前記中間領域で前記上部電極に接しており、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記ボディ領域よりも下側の深さ範囲において前記素子領域と前記中間領域に跨って分布しているスーパージャンクション領域であって、複数のｐ型ピラー領域と複数のｎ型ピラー領域が横方向に交互に配置されている前記スーパージャンクション領域と、
を備えており、
複数の前記ｐ型ピラー領域が、前記素子領域内に配置されているとともに前記ボディ領域に接続されている複数の第１ｐ型ピラー領域と、前記中間領域内に配置されているとともに前記ボディ領域に接続されている複数の第２ｐ型ピラー領域を有し、
前記第２ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、前記第１ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい、
半導体装置。
（構成２）
前記スーパージャンクション領域が、前記素子領域と前記中間領域と前記終端領域に跨って分布しており、
複数の前記ｐ型ピラー領域が、前記終端領域内に配置されているとともに前記絶縁膜に接している第３ｐ型ピラー領域を有しており、
前記第２ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値が、前記第３ｐ型ピラー領域を介して隣り合う２つの前記ｎ型ピラー領域の中心間で測定されるｐ型不純物の量とｎ型不純物の量の差の絶対値よりも大きい、構成１に記載の半導体装置。
（構成３）
前記第２ｐ型ピラー領域の幅が、前記第１ｐ型ピラー領域の幅よりも広い、構成１又は２に記載の半導体装置。
（構成４）
隣り合う２つの前記第２ｐ型ピラー領域を接続するとともに前記ボディ領域に接続されている複数のｐ型の接続領域をさらに備えている、構成１～３のいずれかに記載の半導体装置。
（構成５）
前記第２ｐ型ピラー領域を介して配置される２つの前記接続領域が、前記第２ｐ型ピラー領域と前記ｎ型ピラー領域の配列方向に直交する方向において異なる位置に配置されている、構成４に記載の半導体装置。

【0051】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0052】

１０：半導体装置、１２：半導体基板、１４：中央領域、１４ａ：素子領域、１４ｂ：中間領域、１６：終端領域、２２：ゲートトレンチ、２４：ゲート絶縁膜、２６：ゲート電極、２９：絶縁膜、３０：ソース領域、３２：ボディ領域、４０：スーパージャンクション領域、４２ａ：第１ｐ型ピラー領域、４２ｂ：第２ｐ型ピラー領域、４２ｃ：第３ｐ型ピラー領域、４４：ｎ型ピラー領域、６０：接続領域、７０：上部電極、７２：下部電極、８０：絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】