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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024072596
(43)【公開日】2024-05-28
(54)【発明の名称】量子デバイス
(51)【国際特許分類】
H10N 60/10 20230101AFI20240521BHJP
H01L 25/07 20060101ALI20240521BHJP
【ＦＩ】
H10N60/10 Z ZAA
H01L25/08 B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022183516
(22)【出願日】2022-11-16
【国等の委託研究の成果に係る記載事項】（出願人による申告）２０２０年度、国立研究開発法人新エネルギー・産業技術総合開発機構「高効率・高速処理を可能とするＡＩチップ・次世代コンピューティングの技術開発／次世代コンピューティング技術の開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100080816
【弁理士】
【氏名又は名称】加藤 朝道
(74)【代理人】
【識別番号】100098648
【弁理士】
【氏名又は名称】内田 潔人
(72)【発明者】
【氏名】菊池 克
(72)【発明者】
【氏名】宮田 明
【テーマコード（参考）】
4M113
【Ｆターム（参考）】
4M113AC08
4M113AC45
4M113AC48
4M113AC50
4M113AD21
(57)【要約】 （修正有）
【課題】超伝導量子回路を立体配線構造で実装する量子デバイスにおいて、複数のチップを組み立てた状態でのテストを安定した接続性能を確保して行うことを可能とするとともに、外部との接続のための接続端子領域を確保可能とする量子デバイスを提供する。
【解決手段】量子デバイス１は、超伝導量子回路を立体配線構造で実装する第１のチップ１０と第２のチップ２０を備える。第１のチップと第２のチップとを組み立てた状態で、第１のチップは、第２のチップの外周の側縁より張り出した領域１８を有し、張り出した領域に端子１２を有する。
【選択図】図１Ａ
【解決手段】量子デバイス１は、超伝導量子回路を立体配線構造で実装する第１のチップ１０と第２のチップ２０を備える。第１のチップと第２のチップとを組み立てた状態で、第１のチップは、第２のチップの外周の側縁より張り出した領域１８を有し、張り出した領域に端子１２を有する。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
超伝導量子回路を立体配線構造で実装する第１のチップと第２のチップを備え、
前記第１のチップと前記第２のチップとを組み立てた状態で、前記第１のチップは、前記第２のチップの外周の側縁より張り出した領域を有し、前記張り出した領域に端子を有する、ことを特徴とする量子デバイス。
前記第１のチップと前記第２のチップとを組み立てた状態で、前記第１のチップは、前記第２のチップの外周の側縁より張り出した領域を有し、前記張り出した領域に端子を有する、ことを特徴とする量子デバイス。
【請求項2】
前記第１のチップと前記第２のチップは、前記第１のチップの第１の面と、前記第２のチップの第１の面とを対向させて配置され、
前記第１のチップの前記第１の面と前記第２のチップの前記第１の面の少なくとも一方に、量子ビット回路が設けられている、ことを特徴とする請求項１に記載の量子デバイス。
前記第１のチップの前記第１の面と前記第２のチップの前記第１の面の少なくとも一方に、量子ビット回路が設けられている、ことを特徴とする請求項１に記載の量子デバイス。
【請求項3】
前記第１のチップの前記張り出した領域は、前記第２のチップの側縁から張り出した前記第１のチップの外縁部とされ、
前記第１のチップの前記外縁部に配置された前記端子は、前記第１のチップと前記第２のチップを組み立てた状態の前記第１のチップ及び／又は前記第２のチップのテストに用いられる、ことを特徴とする請求項１又は２に記載の量子デバイス。
前記第１のチップの前記外縁部に配置された前記端子は、前記第１のチップと前記第２のチップを組み立てた状態の前記第１のチップ及び／又は前記第２のチップのテストに用いられる、ことを特徴とする請求項１又は２に記載の量子デバイス。
【請求項4】
前記第１のチップの前記張り出した領域の前記端子に電気的に接続され、前記端子を介してテストが行われる被テスト回路を、前記第１のチップと前記第２のチップの少なくとも一方に備えている、ことを特徴とする請求項１又は２に記載の量子デバイス。
【請求項5】
前記第２のチップは、前記第２のチップの外周部に、前記第１のチップの前記張り出した領域の前記端子に電気的に接続され、前記端子を介してテストが行われる被テスト回路を備えたことを特徴とする請求項１又は２に記載の量子デバイス。
【請求項6】
前記第２のチップは、前記第２のチップの四つのコーナーの少なくとも一つに、前記第１のチップの前記張り出した領域の前記端子に電気的に接続され、前記端子を介してテストが行われる被テスト回路を備えた、ことを特徴とする請求項１又は２に記載の量子デバイス。
【請求項7】
前記被テスト回路は、量子ビット(qubit)、量子ビット結合器（qubit coupler）、共振器、発振器、超伝導量子干渉デバイス (Superconducting Quantum Interference Device, SQUID)、磁場印加回路の少なくとも一つを含む、ことを特徴とする請求項４に記載の量子デバイス。
【請求項8】
複数の前記端子は、前記被テスト回路の信号線に接続する信号端子と、グランドに割り当てられたグランド端子を備え、
前記信号端子の両側に前記グランド端子が配設され、相隣る前記信号端子の間の前記グランド端子は面積が前記信号端子の面積よりも大であるか、前記信号端子と同一面積の前記グランド端子の個数が１つ以上である、ことを特徴とする請求項４に記載の量子デバイス。
前記信号端子の両側に前記グランド端子が配設され、相隣る前記信号端子の間の前記グランド端子は面積が前記信号端子の面積よりも大であるか、前記信号端子と同一面積の前記グランド端子の個数が１つ以上である、ことを特徴とする請求項４に記載の量子デバイス。
【請求項9】
前記第１のチップにおいて、前記第２のチップと対向する面の反対面に外部と接続する接続端子を有する、ことを特徴とする請求項１又は２に記載の量子デバイス。
【請求項10】
前記第２のチップにおいて、前記第２のチップと対向する面の反対面に外部と接続する接続端子を有する、ことを特徴とする請求項１又は２に記載の量子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、量子デバイスに関し、特に超伝導量子回路を備えた量子デバイスに関する。
【背景技術】
【0002】
超伝導量子ビット回路を備えた量子デバイスにおいて、量子ビット数の増加に合わせて、平面から立体的な配置とする検討が進められている。立体配線構造を備えた量子デバイスの関連技術として、例えば特許文献１には、図８に示すように、量子ビット回路２０６のアレイが設けられた第１のチップ２０２と、第１のチップ２０２とバンプ結合２１４を介して対向配置され、量子ビット回路２０６の読み出し素子２０８と制御素子２１０、２１２を備えた第２のチップ２０４を備えた積層型の量子デバイスが開示されている。
【0003】
特許文献２には、ベース基板上に第１及び第２の量子ビット基板がフェースダウンで実装され、第１の量子ビット基板の第１の超伝導配線の２つの端部と、ベース基板上の第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の量子ビット基板の第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成した構成が開示されている。特許文献３には、量子コンピューティング装置がインターポーザに取り付けられた量子回路デバイスを備え、インターポーザは量子回路デバイスの表面上の端子（電気接点）と接続する中間層（intermediate layer）と、中間層を支持しケーブル用のコネクタを備えたコネクタ化層（connectorization layer）を含む構成が開示されている。さらに特許文献４には、量子ビットを備えた第１のチップと、前記第１のチップに結合されている第２のチップを備え、第２のチップは互いの反対側を向いた第１および第２の表面を有する基板を含み、前記第１の表面が前記第１のチップに面している構成が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２０／００５８７０２号明細書
【特許文献2】国際公開第２０１８／２１２０４１号
【特許文献3】米国特許第９８３６６９９号明細書
【特許文献4】特許第６７８９３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記関連技術に開示された積層型の量子デバイスは、複数の部材（例えば複数のチップ）により構成されている。複数の部材を量子デバイスに組み立てる前に各々の部材を検査（テスト）するだけでは、量子デバイスに組み立てた後の量子ビット回路の特性を判定することはできない。
【0006】
本開示の目的は、超伝導量子回路を立体配線構造で実装する量子デバイスにおいて、複数のチップを組み立てた状態でのテストを、安定した接続性能を確保して行うこと可能とするとともに、外部との接続のための接続端子領域を確保可能とした量子デバイスを提供することにある。
【課題を解決するための手段】
【0007】
本開示で開示される一つの形態によれば、超伝導量子回路を立体配線構造で実装する第１のチップと第２のチップを備え、前記第１のチップと前記第２のチップとを組み立てた状態で、前記第１のチップは、前記第２のチップの外周の側縁より張り出した領域を有し、前記張り出した領域に端子を有する、ことを特徴とする量子デバイスが提供される。
【発明の効果】
【0008】
本開示によれば、超伝導量子回路を立体配線構造で実装する複数のチップを組み立てた状態でのテストを、安定した接続性能を確保して行うことを可能とするとともに、外部との接続のための接続端子領域を確保可能としている。
【図面の簡単な説明】
【0009】
【図1A】本開示の実施形態の構成を説明する模式斜視図である。
【図1B】本開示の実施形態の構成を説明する模式平面図である。
【図1C】本開示の実施形態の構成を説明する模式端面図である。
【図2A】本開示の実施形態を説明する模式平面図である。
【図2B】本開示の実施形態を説明する模式平面図である。
【図3A】本開示の第２の量子チップの非限定的な一例を説明する模式平面図である。
【図3B】本開示の第１の量子チップの非限定的な一例を説明する模式平面図である。
【図3C】本開示の量子デバイスの非限定的な一例を説明する模式断面図である。
【図3D】本開示の量子デバイスの別の非限定的な例を説明する模式断面図である。
【図4】本開示の量子デバイスの非限定的な例を説明する模式平面図である。
【図5A】本開示の被テスト回路（量子ビット）の非限定的な一例を説明する模式平面図である。
【図5B】本開示の被テスト回路（量子ビット）の非限定的な別の例を説明する模式平面図である。
【図5C】本開示の被テスト回路（結合器）の非限定的な一例を説明する模式平面図である。
【図6】本開示のプローブテストを説明する模式平面図である。
【図7】本開示の実施形態の変形例を説明する模式平面図である。
【図8】関連技術（特許文献１）を説明する図である。
【発明を実施するための形態】
【0010】
超伝導量子回路を立体配線構造で実装する量子デバイスにおいて、複数のチップを組み立てた状態で該量子デバイスのパッド（接続端子）に高周波プローブ（プローブ針）の先端を接触させてテストを行う場合、パッド表面に凹凸（傷、接触痕）が発生する。この量子デバイスを、コネクタを備えた基板（ＰＣＢ（Printed Circuit Board））等に接続し該コネクタから同軸ケーブル等を介して信号発生器や信号受信機（読み出し部）に接続して動作させる場合、量子デバイスの当該パッドにおいてＰＣＢのパッドとの間で安定した接合を得ることが困難となる場合が生じ得る。
【0011】
この問題に対処するため、複数部材を組み立てた状態で量子ビット回路等をテストするために、テスト専用のパッド（実使用時には用いられない）を設ける場合、チップの外部への接続端子の領域を奪うことになる。例えば第１のチップに結合される第２のチップの前記第１のチップとの対向面（第１面）とは反対側の第２面に、外部への接続端子とテスト用のパッドとを備えた場合、外部への接続端子の領域は、テスト専用のパッドのために確保された領域によって制限される。
【0012】
上記課題は一つの例であるが、本開示によれば、超伝導量子回路を立体配線構造で実装する複数のチップを備えた量子デバイスにおいて、様々な場面でのテストにおける接続性能を向上することや、あるいは、様々な場面で外部との接続のための接続端子領域を確保することができる。以下、いくつかの実施形態を説明する。
【0013】
図１Ａは、本開示の実施形態の構成を説明する模式斜視図である。図１Ａを参照すると、量子デバイス１は、第１のチップ１０と、第１のチップ１０に積層される第２のチップ２０と、を備えている。第２のチップ２０は、量子ビット等の超伝導量子回路が形成された第１面を下にして第１のチップ１０の第１面（表面）に実装されている。ここでは、対向配置される第１のチップ１０と第２のチップ２０の各チップについてその対向面を第１面という。第１のチップ１０の平面形状（矩形）は、第２のチップ２０の平面形状（矩形）よりも大とされ、第１のチップ１０は、第１面に第２のチップ２０を搭載した状態で、第２のチップ２０の外周の側縁から外側に張り出した領域（張り出し領域）１８を備えている。第１のチップ１０の張り出し領域１８には、テスト専用の端子（電極パッド）１２が、第１のチップ１０の側縁に沿って複数設けられている。
【0014】
図１Ｂは、図１Ａの量子デバイス１を上方（ｚ軸の正方向）から見た模式平面図である。図１Ｂにおいて、第２のチップ２０の破線で囲む領域２１は、量子ビット回路が設けられた領域である。参照符号２２で示す十字形状の回路は、第２のチップ２０において、量子ビット回路が設けられた領域２１とは、別の領域に設けられたテスト用の回路（被テスト回路）である。被テスト回路２２は、領域２１に設けられた量子ビット回路と同一構成の量子ビット回路であってもよい。
【0015】
被テスト回路２２は、第２のチップ２０の第１面（表面）の配線層において、第１のチップの外周部に配設されたテスト用の端子１２との接続の距離等を考慮すると、好ましくは、第２のチップ２０の外周部に配設される。さらに、第１のチップ１０に第２のチップ２０を搭載する時の位置精度について、第２のチップ２０の四つのコーナーの少なくとも一つのコーナーに配設することが好ましい。なお、図１Ａ、図１Ｂでは、テスト専用の端子（パッド）１２の列が、第１のチップ１０の外周部において各辺の全範囲に沿って所定のピッチで設けられており、端子１２やその列を欠いた領域は存在していないが、端子（パッド）１２は、第１のチップ１０の辺の一部の範囲に設ける構成としてもよい。
【0016】
図１Ｃは、図１Ａの量子デバイス１を側面（ｙ軸の正方向）から見た模式端面図である。図１Ｃでは、配線層、バンプ等は説明のため、金属部材の断面を表すハッチングが施してある。第１のチップ１０は、基板１５の第１面（第２のチップ２０の第１面に対向する面）に配線層１３を有する。第２のチップ２０の基板２５の第１面の配線層２３の領域２１内に設けられた量子ビット回路の接続端子（配線パッド）は、バンプ（金属突起）３２を介して、第１のチップ１０の第１面の配線層１３の接続端子（配線パッド）と電気的に接続する。第２のチップ２０の第１面の配線層２３の領域２１の外部に設けられた被テスト回路２２の接続端子は、バンプ（金属突起）３１を介して、第１のチップ１０の第１面の配線パッドに接続し配線１４を介して端子１２に接続する。なお、第２のチップ２０の配線層２３の領域２１内の量子ビット回路と被テスト回路２２は、第２のチップ２０を作製する半導体プロセスのパタンニング工程でパタン形成するようにしてもよい。第１のチップ１０の配線層１３と配線１４、端子１２は、第１のチップ１０を作製する半導体プロセスのパタンニング工程でパタン形成するようにしてもよい。
【0017】
被テスト回路２２は、非線形素子であるジョセフソン接合を含む共振器や発振器（例えばジョセフソンパラメトリック発振器）や、ジョセフソン接合を含む結合器、ループに二つ又はそれ以上のジョセフソン接合を含む超伝導量子干渉デバイス (Superconducting Quantum Interference Device, SQUID)、磁場印加回路や、量子ビット（qubit）であってもよい。さらに、被テスト回路２２は、ジョセフソン接合を含まないLC共振回路（超伝導部材からなるLC共振器）等であってもよい。
【0018】
なお、図１Ａの例では、第２のチップ２０の第１面の配線層２３、被テスト回路２２は、それぞれバンプ３２、３１を介して第１のチップ１０の第１面の配線パッドに接続されるが、無線結合（容量結合や誘導結合）で接続する構成としてもよい。
【0019】
図１Ｂを参照すると、第１のチップ１０の外周部の端子１２として、被テスト回路２２に信号の入力及び／又は出力を行う端子（Ｓ）の間には、グランド端子（Ｇ）が配置される。グランド端子（Ｇ）の幅は信号端子（Ｓ）の幅以上としてもよい。あるいは、相隣る信号端子（Ｓ）の間に複数のグランド端子（Ｇ）が配置される構成としてもよい。信号端子（Ｓ）の間にグランド端子（Ｇ）（グランドパタン）を配置した構成とすることで、クロストークノイズ等の低減を図っている。なお、第１の量子チップ１０の外周部の端子１２のグランド端子（Ｇ）は、配線１４を介して１つ又は複数のバンプ３１で第２のチップ２０の配線層２３のグランド面（グランドパタン）に接続するようにしてもよいし、第１の量子チップ１０の配線層１３のグランド面を延長するかグランド面に接続するようにしてもよい。
【0020】
第２のチップ２０において、被テスト回路２２は、第２のチップ２０の外周部に配置されることが好ましい。これは、第２のチップ２０の被テスト回路２２は、第１のチップ１０の外縁に配設された端子１２に接続されるため、第２のチップ２０の領域２１（量子ビット回路が配置される領域）内に設けるよりも、第２のチップ２０の外縁部に配置した方が、配線長が短くなることもその理由の一つである。また、被テスト回路２２を第２のチップ２０の領域２１内に設けた場合、第２のチップ２０の領域２１は、被テスト回路２２を設けた分、量子ビット回路用の面積が削減されることもその理由の一つである。
【0021】
さらに、被テスト回路２２を第２のチップ２０の領域２１内に設けた場合、被テスト回路２２をテストした後に、量子デバイス１として実使用時に、被テスト回路２２による量子ビット回路への影響を考慮したことも、その理由である。例えば、図８において、量子ビット回路２０６の特性等を評価する場合、量子ビット回路２０６の通常の読み出し素子２０８とは別にテスト専用の読み出し素子を第２のチップ２０４に設け、テスト専用の読み出し素子をバンプ等で第１のチップ２０２のテスト対象の量子ビット回路２０６のテスト専用ポートに接続させる必要がある。この場合、テスト後も、量子ビット回路２０６には、実使用時に使用されるポート（読み出しポート）のほか、量子ビット回路２０６に近接してテスト専用ポートが存在し、量子ビット回路２０６への入出力信号がテスト専用ポートにも結合（例えば容量結合又は誘導結合）して信号の漏洩、反射等が生じる可能性があり、その結果、量子ビット回路２０６の性能に影響を与える可能性がある。
【0022】
第２のチップ２０において、被テスト回路２２は、第２のチップ２０の四つのコーナー（隅）、三つのコーナー、二つのコーナー、又は、一つのコーナーのいずれかに配置することがより好ましい。これは、チップの搭載精度から、第２のチップ２０のコーナーは、パタンの位置ずれ等の影響が大きいためである。
【0023】
例えば、図２Ａに模式的に示すように、第２のチップ２０の平面形状を、縦：2a、横幅：2b （b＜a）とする矩形とし、中心から角度θの位置ずれが生じた場合、被テスト回路２２は２２’の位置に移動する。第２のチップ２０のコーナー部は、図の矢線方向にほぼ{√(a2+b2)}*sinθ≒{√(a2+b2)}*θのずれが生じ、縦辺の中間点では、a*sinθのずれが生じ、横辺の中間点では、b*sinθのずれが生じ、辺の中間点と該辺の一端との間では、{√(a^2+b^2)}*sinθよりも小さなずれとなる。したがって、被テスト回路２２を第２のチップ２０のコーナー部に配置することで、角度θの位置ずれが生じた被テスト回路２２’と本来の位置の被テスト回路２２との間の離間距離は、被テスト回路２２を他の位置に配置した場合よりも大となることがわかる。
【0024】
ただし、第２のチップ２０において、被テスト回路２２は第２のチップ２０のコーナーにのみ配置されるものでなく、一つ乃至四つの被テスト回路２２を第２のチップ２０のコーナーに配置すれば、他の被テスト回路をコーナーの間の辺に沿って配置してもよいことは勿論である。
【0025】
図２Ｂは、第１のチップ１０に搭載される第２のチップ２０の回路（配線）パタンのずれの様子を模式的に説明する図である。（ａ）では、第１のチップ１０に対して第２のチップ２０の被テスト回路２２が正しく搭載されている。（ｂ）では、第１のチップ１０に対して第２のチップ２０の被テスト回路２２の搭載位置に回転ずれが生じている。（ｃ）では、第１のチップ１０に対して第２のチップ２０の被テスト回路２２の搭載位置にｘｙ座標平面上での位置ずれが生じている。
【0026】
第１のチップ１０と第２のチップ２０間でのパタンの位置ずれが大きくなると、グランド（ＧＮＤ）パタンが各回路に近接するため、キャパシタンスが大きくなる。共振器、発振器、結合器などのグランドとの結合力（グランドとの間のキャパシタンスによる容量性の結合）が変化すると、量子性を示すコヒーレンス状態が変化する。例えば、結合が強くなるとエネルギー損失が大きくなり、コヒーレンス時間（量子重ね合わせ状態が持続する時間の長さ）が短くなる。被テスト回路２２の測定として、ＳＱＵＩＤに用いるジョセフソン接合の臨界電流値Ｉｃの測定や既定の電流値範囲を維持しているかで、被テスト回路２２の性能（特性）の判定を行うようにしてもよい。被テスト回路２２が量子ビット回路、結合器等の場合、Ｑ値等を測定するようにしてもよい。
【0027】
図１Ｃにおいて、第２のチップ２０の基板２５は、例えばシリコン（Ｓｉ）を含む。ただし、基板１５はシリコンを含むものに限らず、サファイアや化合物半導体材料（IV族、III-V族、II-VI族）等の他の電子材料を含んでもよい。また、単結晶である方が望ましいが、多結晶やアモルファスでもよい。
【0028】
第２のチップ２０の第１面の配線層２３は、超伝導量子回路の配線パタンとグランド面（グランドパタン）を含む。配線層２３（被テスト回路２２の配線も含む）は、ニオブ（Nb）等の超伝導材料を含んでいる。なお、配線層１３に用いられる超伝導材料は、例えば、ニオブ（Nb）に制限されるものでなく、ニオブ窒化物、アルミニウム（Al）、インジウム（In）、鉛（Pb）、錫（Sn）、レニウム（Re）、パラジウム（Pd）、チタン（Ti）、及び、これらのうちの少なくともいずれかを含む合金であってもよい。
【0029】
第２のチップ２０は、その第１面の配線層２３、被テスト回路２２を、第１のチップ１０の第１面の配線層１３に対向させてバンプ３２、３１で接続する。すなわち、第２のチップ２０の第１面の配線層２３と被テスト回路２２の端子（配線パッド）を、バンプ（金属突起）３２、３１で、第１のチップ１０の第１面の配線層１３の対応する端子（配線パッド）と、配線１４の配線パッドに直接接続させる。なお、バンプ３２、３１は、第１のチップ１０の第１面の配線層１３に形成してもよいし、第２のチップ２０の第１面の配線層２３側に形成してもよい。
【0030】
バンプ３１は、接合する基板間隔の高さの制御に適した突起状であり、柱状（円柱、多角柱等）、錐状（円錐台、角錐の他、円錐台、角錐台等も含み得る）、球状、矩形等の任意の形状を選定できる。バンプ３１（３２）は、常伝導材料で構成して超伝導材料の積層により成型してもよい。バンプ３１は、第２のチップ２０の配線層２３と同じ超伝導材料を含んでもよいし、配線層２３と異なる超伝導材料を含んでもよい。
【0031】
バンプ３１が複数の金属層を含む場合には、少なくとも１層は、超伝導材料を含むことが好ましい。バンプ３１（３２）は、Nb/In（Sn、Pb及びこれらのうちの少なくともいずれかを含む合金）/Ti/Nb（第１のチップ１０の配線層１３の表面）/銅（Cu）を含む層状でもよいし、Nb（第２のチップ２０の配線層２３の表面）/Nb（第１のチップ１０の配線層１３の表面）/Cuを含む層状でもよいし、Nb（第２のチップ２０の配線層２３の表面）／In（Sn、Pb及びこれらのうちの少なくともいずれかを含む合金）／Ta（第１のチップ１０の配線層１３の表面）/Cuを含む層状でもよい。また、バンプ３１（３２）がAl及びInを含む場合には、AlとInとの間の合金化を防ぐために、TiNをバリア層に用いてもよい。その場合、バンプ３１（３２）は、Al（第２のチップ２０の配線層２３の表面）/Ti/TiN/In（Sn、Pb及びこれらのうちの少なくともいずれかを含む合金）/TiN/Ti/Al（第１のチップ１０の配線層１３の表面）/Cuを含む層状でもよい。ここで、Tiは密着層である。好ましいフリップチップ接続は、Nb（第２のチップ２０の配線層２３の表面）/In/Ti/Nb（第１のチップ１０の配線層１３の表面）/Cu、または、Nb（第２のチップ２０の配線層２３の表面）/Nb（第１のチップ１０の配線層１３の表面）/Cuである。あるいは、バンプ３１（３２）は、例えばCu等の常伝導部材又は二酸化シリコン（SiO2）等からなり、その表面を超伝導材料の膜が覆う構成としてもよい。
【0032】
特に制限されないが、非限定的な一例として、バンプ３１（３２）の幅は数乃至数十μm（micrometer）のオーダ、バンプ３１（３２）の高さは数乃至数十μmのオーダであってもよい。チップ１０とバンプ３１（３２）の接合は、例えば固相接合で行うようにしてもよい。冷凍機内は真空排気される。また、固相接合のなかでも表面活性化接合や超音波接合工法で行ってもよい。さらに、接合の際に高温を加えることが可能な場合には溶融接合を行ってもよく、樹脂を使用できる場合には圧接接合を行ってもよい。
【0033】
第１のチップ１０の基板１５は、第２のチップ２０の基板２５がシリコンの場合、線膨張係数等を考慮すると、シリコンが用いられる。この場合、第１のチップ１０は、シリコンインターポーザともいう。ただし、基板１５は、シリコンを含むものに限らず、サファイアや化合物半導体材料（IV族、ＩII-V族、II-VI族）、ガラス、セラミック等の他の電子材料を含んでもよい。バンプ３１、３２は、第１のチップ１０の製造プロセスで第１面の配線層１３上に製造するようにしてもよい。
【0034】
第１のチップ１０の第１面の配線層１３は、上述した超伝導材料を含んでいる。第１面の配線層１３は、第２のチップ２０の第１面の配線層２３と同じ超伝導材料を含んでもよいし、異なる超伝導材料を含んでもよい。
【0035】
第１のチップ１０、第２のチップ２０は、個別に、それぞれ回路形状等から良否判定（選別）を行うことは可能であるが、組み立て後の量子ビット回路の特性（コヒーレンス時間やそれにまつわるQ値などの値）を判定することは不可能である。
【0036】
これは、第１のチップ１０の第１面の量子ビット回路と第２のチップ２０の第１面の量子ビット回路のように、異なる回路の近接距離が変化すると、量子ビット回路の特性が変化することも要因の一つである。すなわち、図２Ｂ等に示した平面方向の位置ずれのほか、第１のチップ１０と第２のチップ２の対向面同士の距離も、量子ビット回路の特性に影響する。
【0037】
また、第１のチップ１０と第２のチップ２０のバンプ接続等による位置ずれも組み立て後の量子ビット回路の特性が変化する要因でもある。第１のチップ１０と第２のチップ２０の接続部分は高さばらつきを抑える必要がある。
【0038】
接続電極（バンプ）/接続端子（パッド）の高さばらつきが低いことだけではなく、第１のチップ１０と第２のチップ２０の接続面の平坦性も高いことが必要とされる。接続部を保護するアンダーフィルなどの誘電体は、量子ビット回路の特性の劣化の原因となるため、配置できない。
【0039】
このため、第１のチップ１０と第２のチップ２０の接続安定性を得るには、所定の高さばらつきと平坦性が必要とされる。例えば、
・高さばらつき：±15％以下、好ましくは±10%以下、より好ましくは±5%以下、
・平坦性：算術平均粗さ(Ra)が1nm（nanometer）以下、好ましくは0.5nm以下、より好ましくは0.1nm以下で、 超伝導材料にて接合される（ただし、上記に制限されない）。
・高さばらつき：±15％以下、好ましくは±10%以下、より好ましくは±5%以下、
・平坦性：算術平均粗さ(Ra)が1nm（nanometer）以下、好ましくは0.5nm以下、より好ましくは0.1nm以下で、 超伝導材料にて接合される（ただし、上記に制限されない）。
【0040】
第１のチップ１０と第２のチップ２０を備えた量子デバイス１において、外部へ接続するための接続端子（パッド）においても、同様に接続部を保護するアンダーフィルなどの誘電体を用いることができないことから、接続端子面の高さばらつきや平坦性が必要とされる。このため、外部への接続端子（パッド）に傷（凹凸）を付けるプローブテストは実施不可能である。
【0041】
上記理由により、本実施形態では、量子ビット回路のテストを行う場合は、接続電極等に接続しない端子（パッド）をテスト専用の端子としている。
【0042】
図３Ａは、第２のチップ２０の非限定的な一例を示す模式平面図である。第２のチップ２０の配線層２３の領域２１には、ＬＨＺ（Lechner, Hauke, Zoller）方式により近接四体相互作用するジョセフソンパラメトリック発振器（Josephson Parametric Oscillator, JPO）による量子アニーリングマシンの配線パタンが作製されている。ＬＨＺ方式は、最適化問題が、多数のイジング（Ising）スピン間の長距離相互作用の制御を要するという課題を、局所相互作用のグラフにマッピングすることで解決しており、Ｎ個の論理スピンの対は、M=N（N-1）/2個の物理スピンにマップされる。図３Ａの領域２１には、M＝４の論理スピンの全結合（fully connected）型イジングマシンが模式的に例示されており、三つの結合器（結合器１、２、３）と、６つの量子ビット（ＪＰＯ１～ＪＰＯ６）からなるネットワークを有する。量子ビット（ＪＰＯ７、ＪＰＯ８）は、固定ビットである。量子ビットは、ジョセフソンパラメトリック発振器（ＪＰＯ）で構成されている。複数のＪＰＯと複数の結合器はピラミッド形の四角格子状に配置されて、四つの量子ビット（ＪＰＯ）と、四つの量子ビット（ＪＰＯ）が容量結合する結合器とが単位構造（基本ユニット）を構成する。ＪＰＯはそれぞれＩＯ（入出力）ラインとポンプラインを有する。領域２１の外部の四隅には、被テスト回路２２として、イジングマシンを構成する量子ビット（ＪＰＯ）と同一の量子ビット（ＪＰＯ）が配設されている。ＪＰＯは、超伝導材料からなり、その平面形状は、例えば、アームが等しい長さでそれぞれの中央で直角に交差する十字型の電極構造とされる。ＪＰＯの十字型電極の四つのアームのうちの一つと容量結合するＩＯラインの結合ポート（ＩＯポート）を白丸で表し、ＪＰＯの十字型電極の一つのアームに接続するＳＱＵＩＤ共振器に誘導結合するポンプラインの結合ポート（ポンプポート）を灰色の丸で表している。図３Ａにおいて、被テスト回路である量子ビット（ＪＰＯ）のＩＯポートＩＯ－９～ＩＯ－１２、ポンプポートＢ－９～Ｂ－１２は不図示のバンプで第１のチップ１０の配線層に接続される。なお、JPOの平面形状は十字型に制限されるものでないことは勿論である。
【0043】
図３Ｂの（ａ）は、第１のチップ１０の第１面に第２のチップ２０の第１面を対向させてバンプ（３１、３２）で接続して組み立てた場合の一例を模式的に示す平面図である。なお、図３Ｂでは、第１のチップ１０の配線層１３において、第２のチップ２０の配線層２３の領域２１内の配線パッドにバンプ３２で接続する配線パッドと、第２のチップ２０の配線層２３の領域２１（二点鎖線）内の配線パタンを重ね合わせて示している。図３Ｂにおいて、ＩＯ－９～ＩＯ－１２、Ｂ－９～Ｂ－１２は、第２のチップ２０の四隅に設けられた被テスト回路２２であるＪＰＯ９～ＪＰＯ１２のＩＯポートＩＯ－９～ＩＯ－１２、ポンプポートＢ－９～Ｂ－１２にバンプ３１を介して接続する第１のチップ１０の配線層上のパッドも表している。パッドＢ－９～Ｂ－１２、ＩＯ－９～ＩＯ－１２は、それぞれ信号配線で端子１２（信号端子）に接続する。第２のチップ２０の配線層のＪＰＯ１１のＩＯポートＩＯ－１１、ポンプポートＢ－１１に接続する第１のチップ１０の配線層のパッドＩＯ－１１、Ｂ－１１が接続する端子（信号端子（Ｓ））の間には、グランド端子（Ｇ）が２つ分設けられている。
【0044】
第１のチップ１０の配線層１３と、第２のチップ２０のコーナー部に対応する領域１９において、パッドＩＯ-１１とＢ－１１と、端子ＩＯ－１１と端子Ｂ－１１は、それぞれの縁のまわりを間隙を挟んでグランド面（グランドパタン）で囲繞されており、パッドＩＯ-１１、Ｂ－１１と、端子（ＩＯ－１１）、端子（Ｂ－１１）をそれぞれ接続する配線（信号配線）１４は、その両側に間隙を介してグランド面（グランドパタン）が配設されたコプレーナ線路として構成されている。
【0045】
この場合、第１のチップ１０の外周部の端子１２の配列として、隣接する信号端子（Ｓ）の間の２個分のグランド端子（Ｇ）は、図３Ｂ（ｂ）に示すように、信号端子（Ｓ）の周りを囲むグランド面（グランドパタン）のうち隣接する信号端子（Ｓ）（端子（ＩＯ－１１）と端子（Ｂ－１１））の間のグランド面（グランドパタン）となる。なお、第１のチップ１０の配線層１３のグランド面は、第２のチップ２０の配線層２３のグランド面にバンプ３２（図１Ｃ）等で接続するようにしてもよい。
【0046】
あるいは、第１のチップ１０において、端子１２のグランド端子（Ｇ）は、配線１４とバンプ３１（図１Ａ）を介して第２のチップ２０のグランド面に接続する構成としてもよい。
【0047】
第２のチップ２０の領域２１内のＪＰＯ１～ＪＰＯ８のＩＯポートＩＯ－１～ＩＯ－８とポンプポートＢ－１～Ｂ－８は、不図示のバンプで第１のチップ１０の配線層のパッドＩＯ－１～ＩＯ－８、Ｂ－1～Ｂ－８にそれぞれ接続する。なお、図３Ｂでは、簡単のため、第２のチップ２０のＪＰＯのＩＯポートとポンプポートに接続するパッド(第１のチップ１０の配線層のパッド)を第２のチップ２０のＪＰＯのＩＯポートとポンプポートと同一の符号としている。
【0048】
第１のチップ１０の配線層１３のパッドＩＯ－１～ＩＯ－８、Ｂ－１～Ｂ－８は、例えば図３Ｃに示すように、貫通ビア１７を介して、第１のチップ１０の第２面（裏面）の配線層１６に接続する。第１のチップ１０の第２面（裏面）の配線層１６は、好ましくは、第１のチップ１０の第１面（裏面）の配線層１３と同一の超伝導材料で構成される。なお、図３Ｃでは、第１のチップ１０の配線層１３のパッドＩＯ－１～ＩＯ－８、Ｂ－１～Ｂ－８に接続するバンプ３２と貫通ビア１７の平面上の位置を同一としているが、第１のチップ１０の配線層のパッドＩＯ－１～ＩＯ－８、Ｂ－１～Ｂ－８に接続するバンプ３２と貫通ビア１７の平面上の位置は同一でなく、バンプ３２と第１のチップ１０の配線層との接続点であるパッドを貫通ビア１７まで延在させるようにしてもよい。貫通ビア１７は、コンフォーマルビア（ビア穴の形状に従って一様の厚さで導体層が形成されたビア）として図示されているが、フィルドビア（ビア穴の内部が導体でうめられたビア）であってもよいことは勿論である。ビア穴の導体は超伝導部材であってもよいことは勿論である。なお、第１のチップ１０の配線層１６において貫通ビア１７から配線を引き回し第１のチップ１０の周辺の接続端子（外部と接続するための接続端子）に接続するようにしてもよい。
【0049】
この量子デバイス１を、テスト終了後に実機として使用する時は、例えば第１のチップ１０の第２面（裏面）の配線層１６（図３Ｃ）の接続パッド（接続端子）や貫通ビア１７の第２面側のパッドを、ＰＣＢ（不図示）の配線層に対してバンプ（金属突起）で接続するか、あるいは別のインターポーザ（不図示）の第１面の配線層にバンプで接続し、さらに該インターポーザの第２面の配線層に一端が当接する可動ピンを収容するハウジングを有するソケットを介してＰＣＢ（不図示）に接続し、該ＰＣＢに設けられたコネクタ（同軸コネクタ等）を介して、希釈冷凍機外部のいずれも不図示の信号源、読み出し回路等に接続するようにしてもよい。
【0050】
あるいは、図３Ｄに示すように、第２のチップ２０の領域２１内のＪＰＯ１～ＪＰＯ８のＩＯポートＩＯ－１～ＩＯ－８とポンプポートＢ－１～Ｂ－８は第２のチップ２０の基板２５に設けられた貫通ビア２７を介して第２のチップ２０の第２面の配線層２６に接続するようにしてもよい。貫通ビア２７は、コンフォーマルビアとして図示されているが、フィルドビア（ビア穴の内部が導体で充填されたビア）であってもよいことは勿論である。ビア穴の導体は超伝導部材であってもよいことは勿論である。
【0051】
この量子デバイス１を、テスト終了後に実機として使用する時は、例えば第２のチップ２０の第２面（裏面）の配線層２６の接続パッド（接続端子）や貫通ビア２７の第２面側のパッドをＰＣＢ（不図示）の配線層に対してバンプ（金属突起）で接続するか、あるいは別のインターポーザ（不図示）の第１面の配線層にフリップチップ実装し、該インターポーザの第２面の配線層に一端が当接する可動ピンを収容するハウジングを有するソケットを介してＰＣＢ（不図示）に接続し、該ＰＣＢに設けられたコネクタ（同軸コネクタ等）を介して希釈冷凍機外部のいずれも不図示の信号源、読み出し回路等に接続するようにしてもよい。
【0052】
なお、第１のチップ１０において、第２のチップ２０のコーナーの被テスト回路２２に接続する端子１２である信号端子（Ｓ）の配置は、例えば図３Ｂに例示したように、信号端子（Ｓ）の２倍以上の幅のグランド端子（Ｇ）を信号端子（Ｓ）の両側に配置する構成のほか、図４の（ａ）に示すように、１つのグランド端子（Ｇ）と１つの信号端子（Ｓ）を交互に配置する（１つ１つの信号端子（Ｓ）の両側にグランド端子（Ｇ）を配置する）構成（Ｇ、Ｓ、Ｇ、Ｓ、Ｇ）や、図４の（ｂ）に示すように、１つのグランド端子（Ｇ）と１つの信号端子（Ｓ）と１つのグランド端子（Ｇ）を単位とした構成（［Ｇ、Ｓ、Ｇ］、［Ｇ、Ｓ、Ｇ］）や、あるいは、図４の（ｃ）に示すように、１つの信号端子（Ｓ）を１つのグランド端子（Ｇ）と信号端子（Ｓ）の２倍以上の幅のグランド端子で挟む構成等を用いてもよい。なお、信号端子（Ｓ）は、プローブテスト終了後、未使用端子となるため、両隣のグランド端子（Ｇ）に接続するようにしてもよい。
【0053】
図５Ａの（ａ）は、第２のチップ２０の被テスト回路２２の非限定的な一例として、図３ＡのＪＰＯの一例とその接続例を模式的に説明する図である。ＪＰＯの十字型の電極２８の縦アームの一端と、グランド間に接続されたＳＱＵＩＤ（ループ内にジョセフソン接合ＪＪ１、ＪＪ２を含む）を備えている。第１の量子チップ１０のＩＯ端子（図１の端子１２に対応）は、不図示の希釈冷凍機外部のテスト装置（信号源）からの信号を不図示のプローブを介して受ける。ＩＯ端子で受信した信号は、バンプ３１を介して第２のチップ２０の被テスト回路２２であるＪＰＯの電極２８（横アーム）に、キャパシタンスＣｃを介した容量結合により伝送され、ＪＰＯからの信号（反射信号）は、ＪＰＯの電極２８（横アーム）からキャパシタンスＣｃを介した容量結合により、バンプ３１を介して、ＩＯ端子に伝送され、不図示の希釈冷凍機外部のテスト装置（受信回路）に供給される。不図示の希釈冷凍機外部のテスト装置（信号源）からのマイクロ波信号は、第１の量子チップ１０のポンプ端子（図１の端子１２に対応）に供給される。なお、図５Ａの（ａ）では、図４の信号端子（Ｓ）であるＩＯ端子とポンプ端子の間に配設されるグランド端子（Ｇ）は省略されている。ポンプ端子からの信号（電流）は、グランドに一端が接続されたポンプライン（インダクタＬ１）に流れ、ＳＱＵＩＤループと鎖交する磁束（磁場）を発生する。ポンプ端子には、マイクロ波信号にＤＣバイアス電流を重畳した信号を供給する構成としてもよい。ＪＰＯの共振角周波数ω０（＝２πｆ０）の約２倍の角周波数のポンプ信号（マイクロ波信号）を供給し、ポンプ信号の強さが閾値を超えると発振を起こし入力信号が存在しなくても角周波数ω０のシグナルを出力する（パラメトリック発振）。なお、ＳＱＵＩＤは、二つのジョセフソン接合ＪＪ１、ＪＪ２がループ内に含まれているが、三つ以上のジョセフソン接合を含む構成としてもよいことは勿論である。
【0054】
なお、第２のチップ２０のＪＰＯの電極２８と、第１のチップ１０の配線１４をバンプ３１で接続するかわりに、図５Ａの（ｂ）にその断面を模式的に示したように、電極２８の横アームに突設部２８Ａを備え、配線１４の一端の突設部１４Ａと対向配置させることで、図５Ａの（ａ）のキャパシタンスＣｃによる容量結合を実現するようにしてもよい。
【0055】
図５Ｂは、図５Ａに示した第２のチップ２０の被テスト回路２２の変形例を模式的に説明する図である。図５Ｂを参照すると、ループ内にジョセフソン接合ＪＪ１、ＪＪ２を含むＳＱＵＩＤループを貫通する磁束（磁場）を生成するインダクタＬ１が、第１のチップ１０の配線層１３において、第２のチップ２０の被テスト回路２２であるＪＰＯのＳＱＵＩＤループに対向した位置に設けられている。第１の量子チップ１０において、ポンプ端子（図１の端子１２に対応）は、一端がグランドに接続されたインダクタＬ１の他端に、ポンプライン（配線１４）で接続されている。なお、インダクタＬ１は、例えば第２のチップ２０の被テスト回路２２であるＪＰＯのＳＱＵＩＤループの直下に配置されるが（この場合、インダクタＬ１はポンプ端子から直線のポンプラインで接続してもよい）、図５Ｂでは、見やすさ等、図面作成の都合で、第２のチップ２０の被テスト回路２２であるＪＰＯのＳＱＵＩＤと、第１のチップ１０に配置されたインダクタＬ１とはｘｙ平面上で離間して示されている。インダクタＬ１は、スパイラルインダクタとして図示されている。第２のチップ２０の被テスト回路２２であるＪＰＯのＳＱＵＩＤループの直下からＳＱＵＩＤループを貫通する磁束（磁場）を生成する構成としてループ形状の構成が好ましい。ただし、インダクタＬ１はループ形状に制限されない。図５Ｂに示したように、被テスト回路２２である量子ビット回路の少なくとも一部を、第１の量子チップ１０の配線層１３に備えた構成としてもよい。なお、図５Ｂでは、図４の信号端子（Ｓ）であるＩＯ端子とポンプ端子の間に配設されるグランド端子（Ｇ）は省略されている。
【0056】
図５Ｃは、第２のチップ２０の被テスト回路２２の非限定的な一例として、４つの量子ビットを四体相互作用で結合する結合器を模式的に説明する図である。結合器は、対向する第１、第２の電極２９Ａ、２９Ｂ（超伝導部材からなる）間に並列に接続されたジョセフソン接合ＪＪ１１、ＪＪ１２を備えている。二つのジョセフソン接合ＪＪ１１、ＪＪ１２と、第１、第２の電極２９Ａ、２９Ｂは、ＳＱＵＩＤループを構成している。超伝導部材からなる第１、第２の電極２９Ａ、２９Ｂは、それぞれ二つの量子ビットに容量結合する接続部を有する。ＩＯ端子からの結合器を初期設定する制御信号を容量結合で結合器に伝達し、また、ポンプ端子にはＤＣバイアス電流あるいはマイクロ波信号を供給する構成としてもよい。なお、図５Ｃでは、図５Ａ、図５Ｂと同様、図４の信号端子（Ｓ）であるＩＯ端子とポンプ端子の間に配設されるグランド端子（Ｇ）は省略されている。
【0057】
図６は、第１のチップ１０と第２のチップ２０を組み立てた量子デバイス１のプローブテストの一例を説明する図であり、（ａ）はプローブカードの模式平面図、（ｂ）は模式断面図である。第１のチップ１０の周辺（第２のチップ２０から張り出した領域、図１の１８）に配置された端子１２をプローブする場合、図６に示したようなカンチレバー（ｃａｎｔｉｌｅｖｅｒ）型プローブカードが用いられる。図６において、プローブカード４２は不図示のテスト装置に電気的に接続され支持部４０から傾斜して突設したプローブ針４１の先端が、第１のチップ１０の外周部に四辺に沿って配列された複数の端子１２（信号端子（Ｓ））の表面と接触しテスト信号の伝送が行われる。プローブ針４１は、例えば、パラジウム合金、ベリリウム銅合金、タングステン合金（タングステンレニウム等）などを用いてもよい。量子デバイス１を希釈冷凍機内に配置し超伝導状態でテストする場合、プローブ針４１は、超伝導材料で構成してもよい。複数のプローブ針４１に対応してプローブカード４２（ＰＣＢ）上にスルーホール（不図示）が設けられており、これらのスルーホールを介して、複数のプローブ針４１とＰＣＢに設けられた配線パタンとが接続されている。信号線に使用するスルーホールを介してプローブ針４１（信号端子（S）と接触するプローブ針４１）と高周波コネクタ（不図示）が配線（マイクロストリップライン）で接続されている。そして、いずれも不図示の高周波コネクタから同軸ケーブルを介してテスト装置に接続される。グランド端子（Ｇ）に接触するプローブ針４１は、プローブカード４２のグランド（グランド面）に接続される構成としてもよい。なお、被テスト回路２２の接続試験（continuity test, open/short test）を行う場合、量子デバイス１を常温でテストするようにしてもよい。なお、図６は、プローブテストの一例を示したものであり、量子デバイス１のプローブテストは、図６の構成に制限されるものでないことは勿論である。例えば、カンチレバー型プローブでなく、垂直型プローブを用いてもよい。また、プローブカード４２は円形でなく矩形であってもよい。さらに、プローブカードを、複数の量子デバイス１を搭載して並列テスト可能な構成としてもよいことは勿論である。
【0058】
前記実施形態では、第１のチップ１０の平面形状は、第２のチップ２０の平面形状よりも大とされ、第１のチップ１０と第２のチップ２０とを対向配置して組み立てた場合、例えば図１Ｂに示したように、第１のチップ１０は、その外周部の四辺がいずれも第２のチップ２０の四辺から張り出す構成とされているが、本開示はかかる構成に制限されるものでないことは勿論である。例えば図７の（ａ）に示すように、第２のチップ２０が第１のチップ１０の外周部の一辺を覆う構成や、図７の（ｂ）に示すように、第１のチップ１０の外周部の二辺を覆う構成としてもよい。あるいは、図７の（ｃ）に示すように、第２のチップ２０の平面形状は、第１のチップ１０の平面形状よりも大としてもよい。この場合、外部への接続端子は、第２のチップ２０の第１面と反対側の第２面（例えば図３Ｄの配線層２６）に配置する構成としてもよい。図７の（ａ）乃至（ｃ）の構成の場合、プローブカードのプローブ針（図６）は、第１のチップ１０の四辺の端子に対して設けられず、必要な端子１２のみをプローブする構成とされる。
【0059】
上記実施形態として示したように、超伝導量子ビット回路を立体配線構造で実装する複数のチップ（第１のチップと第２のチップ）を備えた量子デバイスにおいて、
・第１のチップと第２のチップを組み立てた状態でのテストを安定した接続性能を確保して行うことを可能としている。
・外部との接続のための接続端子領域を確保可能としている。
・外部との接続のための接続端子（パッド）の平坦性（接続安定性）を確保している。これは、外部との接続のための接続端子（パッド）はプローブテストの対象とされず、接続端子（パッド）にプローブ針の接触痕は生じることはないためである。
・第１のチップと第２のチップを接続時の位置ずれ等に起因する超伝導量子ビット回路の動作や性能の不良等の検出を行うためのプローブテストを容易化している（テスト容易化設計）。これは、積層型の量子デバイスにおいて、第１のチップの外周部の第２のチップの側縁からはみ出した領域（張り出し領域）にプローブ針をコンタクトする端子（パッド）を備え、該端子（パッド）の上方を遮るものがないためである。
・プローブテストによりテストされる被テスト回路を第１のチップのコーナー部に配置することで、第１のチップと第２のチップを接続時の位置ずれ等に起因する超伝導量子ビット回路の動作や性能の不良の検出をさらに容易化している。
・第１のチップと第２のチップを組み立てた状態でのテストを安定した接続性能を確保して行うことを可能としている。
・外部との接続のための接続端子領域を確保可能としている。
・外部との接続のための接続端子（パッド）の平坦性（接続安定性）を確保している。これは、外部との接続のための接続端子（パッド）はプローブテストの対象とされず、接続端子（パッド）にプローブ針の接触痕は生じることはないためである。
・第１のチップと第２のチップを接続時の位置ずれ等に起因する超伝導量子ビット回路の動作や性能の不良等の検出を行うためのプローブテストを容易化している（テスト容易化設計）。これは、積層型の量子デバイスにおいて、第１のチップの外周部の第２のチップの側縁からはみ出した領域（張り出し領域）にプローブ針をコンタクトする端子（パッド）を備え、該端子（パッド）の上方を遮るものがないためである。
・プローブテストによりテストされる被テスト回路を第１のチップのコーナー部に配置することで、第１のチップと第２のチップを接続時の位置ずれ等に起因する超伝導量子ビット回路の動作や性能の不良の検出をさらに容易化している。
【0060】
上記した実施形態及び実施例は以下のように付記される（ただし。以下に制限されない）。
【0061】
（付記１）量子デバイスは、超伝導量子回路を立体配線構造で実装する第１のチップと第２のチップを備え、前記第１のチップと前記第２のチップとを組み立てた状態で、前記第１のチップは、前記第２のチップの外周の側縁より張り出した領域を有し、前記張り出した領域に端子を有する。
【0062】
（付記２）付記１の量子デバイスにおいて、前記第１のチップと前記第２のチップは、前記第１のチップの第１の面と、前記第２のチップの第１の面とを対向させて配置され、
前記第１のチップの前記第１の面と前記第２のチップの前記第１の面の少なくとも一方に、量子ビット回路が設けられている。
前記第１のチップの前記第１の面と前記第２のチップの前記第１の面の少なくとも一方に、量子ビット回路が設けられている。
【0063】
（付記３）付記１又は２の量子デバイスにおいて、前記第１のチップの前記張り出した領域は、前記第２のチップの側縁から張り出した前記第１のチップの外縁部とされ、前記第１のチップの前記外縁部に配置された前記端子は、前記第１のチップと前記第２のチップを組み立てた状態の前記第１のチップ及び／又は前記第２のチップのテストに用いられる。前記第１のチップの平面形状は前記第２のチップの平面形状よりも大とされる。ただし、前記第１のチップの平面形状は前記第２のチップの平面形状よりも小であるか同一の構成であってもよい。
【0064】
（付記４）付記１乃至３のいずれかの量子デバイスにおいて、前記第１のチップの前記張り出した領域の前記端子に電気的に接続され、前記端子を介してテストが行われる被テスト回路を、前記第１のチップと前記第２のチップの少なくとも一方に備えている。
【0065】
（付記５）付記１乃至３のいずれかの量子デバイスにおいて、前記第２のチップは、前記第２のチップの外周部に、前記第１のチップの前記張り出した領域の前記端子に電気的に接続され、前記端子を介してテストが行われる被テスト回路を備える。
【0066】
（付記６）付記１乃至５のいずれかの量子デバイスにおいて、前記第２のチップは、前記第２のチップの四つのコーナーの少なくとも一つに、前記第１のチップの前記張り出した領域の前記端子に電気的に接続され、前記端子を介してテストが行われる被テスト回路を備える。
【0067】
（付記７）付記４又は５の量子デバイスにおいて、前記被テスト回路は、量子ビット、又は二つ又は四つの量子ビットを結合する結合器を含む。
【0068】
（付記８）付記１乃至７のいずれかの量子デバイスにおいて、複数の前記端子は、前記被テスト回路の信号線に接続する信号端子と、グランドに割り当てられたグランド端子を備え、前記信号端子の両側に前記グランド端子が配設され、相隣る前記信号端子の間の前記グランド端子は面積が前記信号端子の面積よりも大であるか、前記信号端子と同一面積の前記グランド端子の個数が１つ以上である。
【0069】
（付記９）付記１乃至８のいずれかの量子デバイスにおいて、前記第１のチップにおいて、前記第２のチップと対向する面の反対面に外部と接続する接続端子を有する。
【0070】
（付記１０）付記１乃至８のいずれかの量子デバイスにおいて、前記第２のチップにおいて、前記第２のチップと対向する面の反対面に外部と接続する接続端子を有する。
【0071】
なお、上記の特許文献１乃至４の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【0072】
１ 量子デバイス
１０ 第１のチップ（第１の量子チップ）
１１ 突設部
１２ 端子
１３ 配線層
１４ 配線
１４Ａ 突設部
１５ 基板
１６ 配線層
１７ 貫通ビア
１８ 張り出し領域
１９ 領域
２０ 第２のチップ（第２の量子チップ）
２１ 領域（量子ビット回路配置領域）
２２、２２’ 被テスト回路
２３ 配線層
２４ 突設部
２５ 基板
２６ 配線層
２７ 貫通ビア
２８ 電極
２８Ａ 突設部
２９Ａ 第１の電極
２９Ｂ 第２の電極
３１、３２ バンプ
４０ 支持部
４１ プローブ針
４２ プローブカード
２０２ 第１のチップ
２０４ 第２のチップ
２０６ 量子ビット回路
２０８ 読み出し素子
２１０、２１２ 制御素子
２１４ バンプ結合（bump bonds）
１０ 第１のチップ（第１の量子チップ）
１１ 突設部
１２ 端子
１３ 配線層
１４ 配線
１４Ａ 突設部
１５ 基板
１６ 配線層
１７ 貫通ビア
１８ 張り出し領域
１９ 領域
２０ 第２のチップ（第２の量子チップ）
２１ 領域（量子ビット回路配置領域）
２２、２２’ 被テスト回路
２３ 配線層
２４ 突設部
２５ 基板
２６ 配線層
２７ 貫通ビア
２８ 電極
２８Ａ 突設部
２９Ａ 第１の電極
２９Ｂ 第２の電極
３１、３２ バンプ
４０ 支持部
４１ プローブ針
４２ プローブカード
２０２ 第１のチップ
２０４ 第２のチップ
２０６ 量子ビット回路
２０８ 読み出し素子
２１０、２１２ 制御素子
２１４ バンプ結合（bump bonds）
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】