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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024072610
(43)【公開日】2024-05-28
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/768 20060101AFI20240521BHJP
H01L 21/822 20060101ALI20240521BHJP
H01G 4/33 20060101ALI20240521BHJP
【ＦＩ】
H01L21/90 A
H01L27/04 D
H01L27/04 C
H01G4/33 102
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022183546
(22)【出願日】2022-11-16
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】杉山 祐樹
(72)【発明者】
【氏名】平岩 英治
(72)【発明者】
【氏名】満生 彰
【テーマコード（参考）】
5E082
5F033
5F038
【Ｆターム（参考）】
5E082AB03
5E082BC36
5E082EE05
5E082EE23
5E082FF05
5E082FG03
5E082FG19
5E082FG22
5E082FG27
5E082FG42
5E082FG56
5E082LL15
5F033HH08
5F033HH18
5F033HH33
5F033JJ19
5F033KK08
5F033KK18
5F033KK33
5F033PP15
5F033QQ08
5F033QQ09
5F033QQ11
5F033RR04
5F033RR06
5F033RR08
5F033SS11
5F033WW09
5F033XX03
5F038AC02
5F038AC04
5F038AC05
5F038CA05
5F038CA16
(57)【要約】
【課題】絶縁耐圧の低下が抑制されていながらも、従来の半導体装置と比べて配線パターンが微細化され得る半導体装置及びその製造方法を提供する。
【解決手段】半導体装置ＳＤ１の製造方法は、ＭＩＭ領域ＭＲ及び配線領域ＬＲに、第１導電体膜ＣＦ１、誘電体膜ＤＦ、及び第２導電体膜ＣＦ２を順に成膜する工程、第２導電体膜を選択的に除去することにより残存した第２導電体膜ＣＦ２から容量素子ＭＥの上部電極ＵＥを形成する工程、露出した誘電体膜ＤＦを選択的に除去することにより配線領域ＬＲにおいて第１導電体膜ＣＦ１を露出させ、ＭＩＭ領域ＭＲにおいて上部電極ＵＥの真下領域から外側へはみ出すように残存したフランジ部ＦＬを有する誘電体層ＩＬを形成する工程、及び、第１導電体膜ＣＦ１を選択的に除去することにより、第１導電体膜ＣＦ１から容量素子ＭＥの下部電極ＢＥを形成し、配線領域ＬＲにおいてその上面が露出した第１導電体膜ＣＦ１から配線パターンＬＰを形成する工程を備える。
【選択図】図７
【解決手段】半導体装置ＳＤ１の製造方法は、ＭＩＭ領域ＭＲ及び配線領域ＬＲに、第１導電体膜ＣＦ１、誘電体膜ＤＦ、及び第２導電体膜ＣＦ２を順に成膜する工程、第２導電体膜を選択的に除去することにより残存した第２導電体膜ＣＦ２から容量素子ＭＥの上部電極ＵＥを形成する工程、露出した誘電体膜ＤＦを選択的に除去することにより配線領域ＬＲにおいて第１導電体膜ＣＦ１を露出させ、ＭＩＭ領域ＭＲにおいて上部電極ＵＥの真下領域から外側へはみ出すように残存したフランジ部ＦＬを有する誘電体層ＩＬを形成する工程、及び、第１導電体膜ＣＦ１を選択的に除去することにより、第１導電体膜ＣＦ１から容量素子ＭＥの下部電極ＢＥを形成し、配線領域ＬＲにおいてその上面が露出した第１導電体膜ＣＦ１から配線パターンＬＰを形成する工程を備える。
【選択図】図７
【特許請求の範囲】
【請求項1】
容量素子を形成する第１領域と、配線パターンを形成する第２領域とを有する半導体装置の製造方法であって、
前記第１領域及び前記第２領域に、第１導電体膜、誘電体膜、及び第２導電体膜を順に成膜する工程と、
前記誘電体膜が露出するように前記第２導電体膜を選択的に除去することにより、前記第１領域において、残存した前記第２導電体膜から前記容量素子の上部電極を形成する工程と、
露出した前記誘電体膜を選択的に除去することにより、前記第２領域において前記第１導電体膜を露出させ、前記第１領域において前記上部電極の真下領域から外側へはみ出すように残存したフランジ部を有する誘電体層を形成する工程と、
前記第１導電体膜を選択的に除去することにより、前記第１領域において前記第１導電体膜から前記容量素子の下部電極を形成し、前記第２領域においてその上面が露出した前記第１導電体膜から前記配線パターンを形成する工程と、を備える、半導体装置の製造方法。
前記第１領域及び前記第２領域に、第１導電体膜、誘電体膜、及び第２導電体膜を順に成膜する工程と、
前記誘電体膜が露出するように前記第２導電体膜を選択的に除去することにより、前記第１領域において、残存した前記第２導電体膜から前記容量素子の上部電極を形成する工程と、
露出した前記誘電体膜を選択的に除去することにより、前記第２領域において前記第１導電体膜を露出させ、前記第１領域において前記上部電極の真下領域から外側へはみ出すように残存したフランジ部を有する誘電体層を形成する工程と、
前記第１導電体膜を選択的に除去することにより、前記第１領域において前記第１導電体膜から前記容量素子の下部電極を形成し、前記第２領域においてその上面が露出した前記第１導電体膜から前記配線パターンを形成する工程と、を備える、半導体装置の製造方法。
【請求項2】
前記誘電体層を形成する工程では、前記第１領域において前記第１導電体膜の一部を前記誘電体層から露出させ、
前記配線パターンを形成する工程では、平面視において前記誘電体層から露出する部分を有する前記下部電極を形成する、請求項１に記載の半導体装置の製造方法。
前記配線パターンを形成する工程では、平面視において前記誘電体層から露出する部分を有する前記下部電極を形成する、請求項１に記載の半導体装置の製造方法。
【請求項3】
前記上部電極の側端面と前記フランジ部の側端面との間の最短距離は、５０ｎｍ以上である、請求項１に記載の半導体装置の製造方法。
【請求項4】
前記上部電極を形成する工程後であって、前記誘電体層を形成する工程の前に、前記上部電極及び前記誘電体膜を覆うように第１絶縁膜を成膜する工程をさらに備え、
前記誘電体層を形成する工程では、前記第１絶縁膜に異方性エッチング処理を施すことにより、前記上部電極の側端面を覆うサイドウォール絶縁膜を形成するとともに、平面視において前記上部電極及び前記サイドウォール絶縁膜から露出する前記誘電体膜を除去して、前記サイドウォール絶縁膜と前記第１導電体膜との間に前記フランジ部を形成する、請求項１に記載の半導体装置の製造方法。
前記誘電体層を形成する工程では、前記第１絶縁膜に異方性エッチング処理を施すことにより、前記上部電極の側端面を覆うサイドウォール絶縁膜を形成するとともに、平面視において前記上部電極及び前記サイドウォール絶縁膜から露出する前記誘電体膜を除去して、前記サイドウォール絶縁膜と前記第１導電体膜との間に前記フランジ部を形成する、請求項１に記載の半導体装置の製造方法。
【請求項5】
前記誘電体層を形成する工程後に、前記第１導電体膜上にハードマスク絶縁膜を形成する工程をさらに備え、
前記配線パターンを形成する工程では、前記ハードマスク絶縁膜を用いて前記第１導電体膜の一部を除去することによって、前記ハードマスク絶縁膜の下に前記下部電極及び前記配線パターンを形成する、請求項４に記載の半導体装置の製造方法。
前記配線パターンを形成する工程では、前記ハードマスク絶縁膜を用いて前記第１導電体膜の一部を除去することによって、前記ハードマスク絶縁膜の下に前記下部電極及び前記配線パターンを形成する、請求項４に記載の半導体装置の製造方法。
【請求項6】
前記下部電極及び前記配線パターンを形成する工程後に、上面を有する第３絶縁膜を前記ハードマスク絶縁膜上に形成する工程と、
前記ハードマスク絶縁膜及び前記第３絶縁膜を貫通するビアを形成する工程と、
前記第３絶縁膜の前記上面上に、前記ビアと電気的に接続される第３導電体膜を形成する工程とをさらに備える、請求項５に記載の半導体装置の製造方法。
前記ハードマスク絶縁膜及び前記第３絶縁膜を貫通するビアを形成する工程と、
前記第３絶縁膜の前記上面上に、前記ビアと電気的に接続される第３導電体膜を形成する工程とをさらに備える、請求項５に記載の半導体装置の製造方法。
【請求項7】
前記第１導電体膜、前記誘電体膜、及び前記第２導電体膜を順に成膜する工程後に、前記第２導電体膜上に第２ハードマスク絶縁膜を形成する工程をさらに備え、
前記上部電極を形成する工程では、前記第２ハードマスク絶縁膜から露出する前記第２導電体膜を選択的に除去することにより、前記第１領域において、前記第２ハードマスク絶縁膜の下の前記第２導電体膜から前記容量素子の上部電極を形成し、
前記第１絶縁膜を成膜する工程では、前記第２ハードマスク絶縁膜、前記上部電極、及び前記誘電体膜を覆うように前記第１絶縁膜を成膜し、
前記誘電体層を形成する工程では、前記第１絶縁膜に異方性エッチング処理を施すことにより、前記第２ハードマスク絶縁膜及び前記上部電極の各側端面を覆う前記サイドウォール絶縁膜を形成する、請求項４に記載の半導体装置の製造方法。
前記上部電極を形成する工程では、前記第２ハードマスク絶縁膜から露出する前記第２導電体膜を選択的に除去することにより、前記第１領域において、前記第２ハードマスク絶縁膜の下の前記第２導電体膜から前記容量素子の上部電極を形成し、
前記第１絶縁膜を成膜する工程では、前記第２ハードマスク絶縁膜、前記上部電極、及び前記誘電体膜を覆うように前記第１絶縁膜を成膜し、
前記誘電体層を形成する工程では、前記第１絶縁膜に異方性エッチング処理を施すことにより、前記第２ハードマスク絶縁膜及び前記上部電極の各側端面を覆う前記サイドウォール絶縁膜を形成する、請求項４に記載の半導体装置の製造方法。
【請求項8】
ＭＩＭ容量素子と、
配線パターンと、
前記ＭＩＭ容量素子及び前記配線パターン上に形成されている層間絶縁膜とを備え、
前記ＭＩＭ容量素子は、下部電極、前記下部電極上に形成された誘電体層、及び前記誘電体層上に形成された上部電極を含み、
前記誘電体層は、前記上部電極の真下領域から外側へはみ出すように残存したフランジ部を有し、
前記配線パターンの上面は、前記層間絶縁膜と接している、半導体装置。
配線パターンと、
前記ＭＩＭ容量素子及び前記配線パターン上に形成されている層間絶縁膜とを備え、
前記ＭＩＭ容量素子は、下部電極、前記下部電極上に形成された誘電体層、及び前記誘電体層上に形成された上部電極を含み、
前記誘電体層は、前記上部電極の真下領域から外側へはみ出すように残存したフランジ部を有し、
前記配線パターンの上面は、前記層間絶縁膜と接している、半導体装置。
【請求項9】
前記下部電極の上面の一部は、前記層間絶縁膜と接している、請求項８に記載の半導体装置。
【請求項10】
前記上部電極の側端面と前記フランジ部の側端面との間の最短距離は、５０ｎｍ以上である、請求項８に記載の半導体装置。
【請求項11】
前記ＭＩＭ容量素子はサイドウォール絶縁膜をさらに含み、
前記サイドウォール絶縁膜は、前記フランジ部上に配置されており、かつ前記上部電極の側端面を覆っている、請求項８に記載の半導体装置。
前記サイドウォール絶縁膜は、前記フランジ部上に配置されており、かつ前記上部電極の側端面を覆っている、請求項８に記載の半導体装置。
【請求項12】
前記層間絶縁膜は、前記配線パターンの上面及び前記ＭＩＭ容量素子の表面に接するハードマスク絶縁膜を含む、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
特開２００５－１９１１８２号公報（特許文献１）に記載の半導体装置では、ＭＩＭ容量素子の下部電極と、少なくとも１つの配線から成る配線パターンとが、１つの導電層をパターニングすることにより形成されている。ＭＩＭ容量素子の容量絶縁膜は、下部電極上のみならず、配線領域の配線パターン上にも形成されている。
【0003】
上記半導体装置の製造方法では、下部導電体膜、容量絶縁膜、及び上部導電体膜が順に成膜された後、マスクを用いて上部導電体膜をエッチングすることにより上部電極を形成し、さらに連続して当該マスクを用いて容量絶縁膜を途中までエッチングする。その後、上部電極及び容量絶縁膜の各々の側面を覆うマスクを用いて、容量絶縁膜の残膜と下部導電体膜とをエッチングすることにより、容量絶縁膜、下部電極、及び配線パターンが同時に形成される。これにより、上記半導体装置では、当該エッチング処理において上部電極及び容量絶縁膜の側面に導電性堆積物（デポ）が付着しないため、絶縁耐圧の低下が抑制されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００５－１９１１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
近年、配線パターンの微細化が進んでいる。
しかしながら、特許文献１に記載の半導体装置のように容量絶縁膜と配線パターンとが１つのマスクを用いて連続して加工される半導体装置では、配線パターンの微細化は困難である。
しかしながら、特許文献１に記載の半導体装置のように容量絶縁膜と配線パターンとが１つのマスクを用いて連続して加工される半導体装置では、配線パターンの微細化は困難である。
【0006】
特許文献１に記載の半導体装置では、容量絶縁膜の残膜の厚みにばらつきが生じるおそれがある。容量絶縁膜の残膜が厚いと、隣り合う配線間を埋め込む絶縁膜が適切に成膜されず、当該埋め込み絶縁膜内にボイドが形成されるおそれがある。他方、容量絶縁膜の残膜が薄いと、隣り合う配線間を埋め込む絶縁膜を形成する際に配線の上縁部が露出し、配線の露出部を構成する材料が配線間にリスパッタされて、配線間がショートするおそれがある。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本開示に係る半導体装置の製造方法は、容量素子を形成する第１領域と、配線パターンを形成する第２領域とを有する半導体装置の製造方法である。半導体装置の製造方法は、第１領域及び第２領域に、第１導電体膜、誘電体膜、及び第２導電体膜を順に成膜する工程、第２導電体膜を選択的に除去することにより残存した第２導電体膜から容量素子の上部電極を形成する工程を備える。さらに半導体装置の製造方法は、露出した誘電体膜を選択的に除去することにより第２領域において第１導電体膜を露出させ、第１領域においてフランジ部を有する誘電体層を形成する工程、及び、第１導電体膜を選択的に除去することにより、第２領域においてその上面が露出した第１導電体膜から配線パターンを形成する工程を備える。
【0009】
本開示に係る半導体装置は、ＭＩＭ容量素子と、配線パターンと、ＭＩＭ容量素子及び配線パターン上に形成されている層間絶縁膜とを備える。ＭＩＭ容量素子は、下部電極、下部電極上に形成された誘電体層、及び誘電体層上に形成された上部電極を含む。誘電体層は、上部電極の真下領域から外側へはみ出すように残存したフランジ部を有している。配線パターンの上面は、層間絶縁膜と接している。
【発明の効果】
【0010】
本開示によれば、絶縁耐圧の低下が抑制されていながらも、従来の半導体装置と比べて配線パターンが微細化され得る半導体装置を提供できる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１に係る半導体装置を示す部分拡大断面図である。
【図3】実施の形態１に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。
【図9】実施の形態２に係る半導体装置を示す部分拡大断面図である。
【図11】実施の形態２に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。
【図13】実施の形態３に係る半導体装置を示す部分拡大断面図である。
【図14】実施の形態３に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。
【図20】実施の形態２に係る半導体装置の変形例を示す部分拡大断面図である。
【図24】比較例に係る半導体装置の製造方法において、配線領域に残された誘電体膜の膜厚が薄い場合に起こり得る不具合を説明するための図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。以下では、説明の便宜上、互いに直交する第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚが、用いられる。
【0013】
本実施の形態において幾何学的な文言および位置・大小・方向等の相対的な関係を表す文言、たとえば「直交」、「沿って」、「合同」、「同等」などの文言が用いられる場合、それらの文言は、製造誤差ないし若干の変動を許容する。
【0014】
（実施の形態１）
＜半導体装置の構成＞
図１に示されるように、実施の形態１に係る半導体装置ＳＤ１は、たとえばマイクロコントローラである。半導体装置ＳＤ１は、たとえばチップ状態であり、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、主表面ＭＳＦを有している。主表面ＭＳＦは、第１方向Ｘ及び第２方向Ｙに沿って延びており、第３方向Ｚと直交する。
＜半導体装置の構成＞
図１に示されるように、実施の形態１に係る半導体装置ＳＤ１は、たとえばマイクロコントローラである。半導体装置ＳＤ１は、たとえばチップ状態であり、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、主表面ＭＳＦを有している。主表面ＭＳＦは、第１方向Ｘ及び第２方向Ｙに沿って延びており、第３方向Ｚと直交する。
【0015】
なお、本実施の形態の半導体装置ＳＤ１は、半導体チップに限定されず、半導体チップに分割される前のウエハ状態でもよく、また半導体チップが封止樹脂で封止されたパッケージ状態でもよい。また本明細書における平面視とは、半導体基板ＳＵＢの主表面ＳＭＦに対して直交する第３方向Ｚから見た視点を意味する。また本明細書における下方又は下部とは、第３方向Ｚにおいて比較対象よりも半導体基板ＳＵＢに近い側を意味、上方又は上部とはその反対側を意味する。
【0016】
図１に示されるように、半導体基板ＳＵＢの主表面ＳＭＦ上には、少なくとも、ＭＩＭ領域ＭＲ（第１領域）と配線領域ＬＲ（第２領域）とが形成されている。ＭＩＭ領域ＭＲには、少なくとも１つのＭＩＭ容量素子ＭＥが形成されている。ＭＩＭ容量素子ＭＥは、下部電極ＢＥと、誘電体層ＩＬと、上部電極ＵＥとにより構成されている。配線領域ＬＲには、複数の配線ＭＬを含む配線パターンＬＰが形成されている。ＭＩＭ容量素子ＭＥ及び配線パターンＬＰは、絶縁膜ＩＮに埋め込まれている。絶縁膜ＩＮは、第３方向Ｚにおいて半導体基板ＳＵＢから順に積層している、第１層間絶縁膜ＩＮ１、第２層間絶縁膜ＩＮ２、及び第３層間絶縁膜ＩＮ３を有する。第２層間絶縁膜ＩＮ２は、第１層間絶縁膜ＩＮ１に対して半導体基板ＳＵＢとは反対側に配置されている。第３層間絶縁膜ＩＮ３は、第２層間絶縁膜ＩＮ２に対して半導体基板ＳＵＢとは反対側に配置されている。つまり第１層間絶縁膜ＩＮ１は半導体基板ＳＵＢ上に配置され、第２層間絶縁膜ＩＮ２は第１層間絶縁膜ＩＮ１上に配置され、第３層間絶縁膜ＩＮ３は第２層間絶縁膜ＩＮ２上に配置されている。ＭＩＭ容量素子ＭＥの下部電極ＢＥ及び配線領域ＬＲの配線パターンＬＰの各々は、第２層間絶縁膜ＩＮ２の上面上に成膜された１つの導電体膜がパターニングされることにより形成されている。第３層間絶縁膜ＩＮ３は、ＭＩＭ容量素子ＭＥ及び配線パターンＬＰ上に形成されている。第３層間絶縁膜ＩＮ３は、ＭＩＭ容量素子ＭＥの表面及び配線パターンＬＰの上面と接している。なお、図１以外の各図では、絶縁膜ＩＮの図示が省略されている。
【0017】
ＭＩＭ領域ＭＲには、複数のＭＩＭ容量素子ＭＥが形成されていてもよい。複数のＭＩＭ容量素子ＭＥの各々の下部電極ＢＥは、互いに電気的に並列に接続されていてもよい。この場合、複数のＭＩＭ容量素子ＭＥの各々の下部電極ＢＥは、１つの導電膜により構成されていてもよい。配線領域ＬＲには、少なくとも１つの配線ＭＬから成る配線パターンＬＰが形成されていればよい。配線領域ＬＲは、例えば第２方向ＹにおいてＭＩＭ領域ＭＲと並んで配置されているが、第１方向ＸにおいてＭＩＭ領域ＭＲと並んで配置されていてもよい。
【0018】
＜ＭＩＭ容量素子の構成＞
図１及び図２に示されるように、ＭＩＭ容量素子ＭＥの誘電体層ＩＬは、下部電極ＢＥの上面の一部上に形成されている。異なる観点から言えば、下部電極ＢＥの上面ＢＥＦは、誘電体層ＩＬと接している領域と、誘電体層ＩＬと接していない領域とを有している。下部電極ＢＥの上面のうち誘電体層ＩＬと接していない領域は、第３層間絶縁膜ＩＮ３と接している。
図１及び図２に示されるように、ＭＩＭ容量素子ＭＥの誘電体層ＩＬは、下部電極ＢＥの上面の一部上に形成されている。異なる観点から言えば、下部電極ＢＥの上面ＢＥＦは、誘電体層ＩＬと接している領域と、誘電体層ＩＬと接していない領域とを有している。下部電極ＢＥの上面のうち誘電体層ＩＬと接していない領域は、第３層間絶縁膜ＩＮ３と接している。
【0019】
【0020】
図１に示されるように、本体部ＭＢは、第３方向Ｚにおいて、上部電極ＵＥと下部電極ＢＥとの間に挟まれている。本体部ＭＢは、上部電極ＵＥの下面と接している上面と、下部電極ＢＥと接している下面と、第３層間絶縁膜ＩＮ３と接している側端面ＭＢＳとを有している。本体部ＭＢの側端面ＭＢＳは、上部電極ＵＥの側端面と連なっている。本体部ＭＢの側端面ＭＢＳの上端は、上部電極ＵＥの側端面の下端、及び本体部ＭＢの上面の外縁と接続されている。
【0021】
図１及び図２に示されるように、フランジ部ＦＬは、上部電極ＵＥの側端面および本体部ＭＢの側端面ＭＢＳから外側に突出している。フランジ部ＦＬは、平面視において、上部電極ＵＥ及び本体部ＭＢを囲むように設けられている。フランジ部ＦＬは、第３層間絶縁膜ＩＮ３と接している上面及び側端面ＦＬＳと、下部電極ＢＥと接している下面とを有している。フランジ部ＦＬの側端面ＦＬＳと本体部ＭＢの側端面ＭＢＳとの間の距離を、フランジ部ＦＬの幅とする。好ましくは、フランジ部ＦＬの最小幅は、５０ｎｍ以上である。第１方向Ｘにおけるフランジ部ＦＬの幅Ｗ１は、例えば第２方向Ｙにおけるフランジ部の幅Ｗ２と等しい。つまりフランジ部ＦＬの側端面ＦＬＳは、第１方向Ｘおよび第２方向Ｙにおいて、上部電極ＵＥの側端面と離間している。なお、第１方向Ｘにおけるフランジ部ＦＬの幅は、例えば第２方向Ｙにおけるフランジ部ＦＬの幅よりも異なっていてもよい。フランジ部ＦＬは、例えば本体部ＭＢよりも薄い。なお、フランジ部ＦＬの厚みは、本体部ＭＢの厚みと同等であってもよい。フランジ部ＦＬの厚みは、後述する半導体装置ＳＤ１の製造方法における上部電極ＵＥを形成する工程でのオーバーエッチング処理の有無、及びオーバーエッチング処理が行われる場合にはその条件に応じて決まる。
【0022】
図２に示されるように、上部電極ＵＥの平面形状は、例えば長方形である。誘電体層ＩＬの本体部ＭＢ及びフランジ部ＦＬの各々の平面形状は、例えば長方形である。下部電極ＢＥの平面形状は、例えば長方形である。なお、上部電極ＵＥ、誘電体層ＩＬの本体部ＭＢ及びフランジ部ＦＬ、並びに下部電極ＢＥの各々の平面形状は、任意の形状であればよい。
【0023】
図１に示されるように、下部電極ＢＥは、第１ビアＢＶを介して、第１引き出し配線ＢＬに接続されている。第１引き出し配線ＢＬは、半導体基板ＳＵＢの主表面ＳＭＦと下部電極ＢＥの下面との間に配置されている。第１引き出し配線ＢＬは、第１層間絶縁膜ＩＮ１の上面上に形成されている。第１ビアＢＶは、第１引き出し配線ＢＬの上面と下部電極ＢＥの下面との間を隔てている第２層間絶縁膜ＩＮ２を貫いている。
【0024】
図１に示されるように、上部電極ＵＥは、第２ビアＵＶ１を介して、第２引き出し配線ＵＬ１に接続されている。第２引き出し配線ＵＬ１は、第３層間絶縁膜ＩＮ３の上面上に形成されている。第２ビアＵＶ１は、上部電極ＵＥの上面と第１引き出し配線ＵＬ１の下面との間を隔てている第３層間絶縁膜ＩＮ３を貫いている。
【0025】
図２に示されるように、平面視において、第２ビアＵＶ１は、上部電極ＵＥの中心と重なるように形成されている。
【0026】
下部電極ＢＥを構成する材料は、例えばアルミニウム（Ａｌ）を含む。下部電極ＢＥは、例えば、チタン（Ｔｉ）からなるＴｉ層、窒化チタン（ＴｉＮ）からなるＴｉＮ層、ＡｌからなるＡｌ層、及びＴｉＮ層が第３方向Ｚに下方から順に積層されてなる積層体である。上部電極ＵＥを構成する材料は、例えば窒化チタン（ＴｉＮ）を含む。上部電極ＵＥは、例えばＴｉＮ層のみにより構成されている。
【0027】
誘電体層ＩＬを構成する材料は、例えば、酸化ケイ素（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、及び窒化ケイ素（ＳｉＮ）からなる群から選択される少なくともいずれかを含む。
【0028】
下部電極ＢＥの厚みは、上部電極ＵＥ及び誘電体層ＩＬの各々の厚みよりも大きい。上部電極ＵＥの厚みは、５０ｎｍ以上である。上部電極ＵＥの厚みは、典型的には８０ｎｍである。
【0029】
第１引き出し配線ＢＬ及び第２引き出し配線ＵＬ１を構成する材料は、例えばＡｌを含む。第１引き出し配線ＢＬ及び第２引き出し配線ＵＬ１は、例えば、下部電極ＢＥと同様に、第３方向Ｚにおいて下方から順に積層したＴｉ層、ＴｉＮ層、Ａｌ層、及びＴｉＮ層からなる積層体である。第１ビアＢＶ及び第２ビアＵＶ１の各々を構成する材料は、例えばタングステン（Ｗ）を含む。
【0030】
第１層間絶縁膜ＩＮ１、第２層間絶縁膜ＩＮ２、及び第３層間絶縁膜ＩＮ３の各々を構成する材料は、例えばＳｉＯ２を含む。
【0031】
＜配線パターンの構成＞
図１及び図２に示されるように、配線パターンＬＰは、第２方向Ｙに互いに間隔を空けて配置されている複数の配線ＭＬを含む。複数の配線ＭＬ間には、第２層間絶縁膜ＩＮ２が充填されている。複数の配線ＭＬの各上面は、第３層間絶縁膜ＩＮ３と接している。複数の配線ＭＬの各々は、例えば互いに電気的に接続されていない。
図１及び図２に示されるように、配線パターンＬＰは、第２方向Ｙに互いに間隔を空けて配置されている複数の配線ＭＬを含む。複数の配線ＭＬ間には、第２層間絶縁膜ＩＮ２が充填されている。複数の配線ＭＬの各上面は、第３層間絶縁膜ＩＮ３と接している。複数の配線ＭＬの各々は、例えば互いに電気的に接続されていない。
【0032】
図１に示されるように、１つの配線ＭＬは、第３ビアＵＶ２を介して、第３引き出し配線ＵＬ２に接続されている。図１には示されていないが、他の配線ＭＬも、図示しないビアを介して、図示しない引き出し配線に接続されている。第３引き出し配線ＵＬ２は、第３層間絶縁膜ＩＮ３の上面上に形成されている。第３ビアＵＶ２は、配線ＭＬの上面と第３引き出し配線ＵＬ２の下面との間を隔てている第３層間絶縁膜ＩＮ３を貫いている。
【0033】
複数の配線ＭＬの第２方向Ｙの間隔は、例えば複数の配線ＭＬの各々の厚みと同等又はそれ未満である。
【0034】
複数の配線ＭＬの各々を構成する材料は、下部電極ＢＥを構成する材料と同じである。第３引き出し配線ＵＬ２を構成する材料は、例えば第２引き出し配線ＵＬ１を構成する材料と同じである。第３ビアＵＶ２を構成する材料は、例えば第２ビアＵＶ１を構成する材料と同じである。
【0035】
＜半導体装置の製造方法＞
次に、図３～図７を参照して、実施の形態１に係る半導体装置ＳＤ１の製造方法について説明する。なお、図４～図７では、半導体基板ＳＵＢ、絶縁膜ＩＮ、第１引き出し配線ＢＬ、及び第１ビアＢＶの図示が省略されている。
次に、図３～図７を参照して、実施の形態１に係る半導体装置ＳＤ１の製造方法について説明する。なお、図４～図７では、半導体基板ＳＵＢ、絶縁膜ＩＮ、第１引き出し配線ＢＬ、及び第１ビアＢＶの図示が省略されている。
【0036】
第１に、図３に示されるように、半導体基板ＳＵＢが準備される。ＭＩＭ領域ＭＲ及び配線領域ＬＲにおいて、半導体基板ＳＵＢの主表面ＳＭＦ上には、第１層間絶縁膜ＩＮ１及び第２層間絶縁膜ＩＮ２が形成されている。なお、図示されていないが、第２層間絶縁膜ＩＮ２の下方には、第１引き出し配線ＢＬ及び第１ビアＢＶが形成されている。また、図示されていないが、本工程にて準備される半導体基板ＳＵＢには、半導体装置ＳＤ１に含まれる任意の素子構造（例えばトランジスタ）が形成されていてもよい。このような半導体基板を形成する方法は、従来公知の方法により行われればよいため、ここでは説明を省略する。
【0037】
第２に、図４に示されるように、第１導電体膜ＣＦ１、誘電体膜ＤＦ、及び第２導電体膜ＣＦ２が、第２層間絶縁膜ＩＮ２の上面上に形成される。第１導電体膜ＣＦ１、誘電体膜ＤＦ、及び第２導電体膜ＣＦ２は、この記載順に、下方から上方に連続して成膜される。第１導電体膜ＣＦ１、誘電体膜ＤＦ、及び第２導電体膜ＣＦ２を成膜方法は、特に制限されないが、例えばスパッタリング法である。
【0038】
第３に、図５に示されるように、上部電極ＵＥが第２導電体膜ＣＦ２から形成される。さらに、誘電体膜ＤＦに、本体部ＭＢと、本体部ＭＢよりも薄い薄肉部ＤＴＩとが形成される。
【0039】
具体的には、第１マスクＭＫ１が第２導電体膜ＣＦ２の上面上に形成される。第１マスクＭＫ１は、例えば写真製版により形成されたレジストマスクである。第１マスクＭＫ１は、ＭＩＭ領域ＭＲにおける半導体基板ＳＵＢの主表面ＳＭＦ上にのみ形成される。次に、第２導電体膜ＣＦ２が、第１マスクＭＫ１を用いて、ドライエッチング法等によりパターニングされる。本パターニング処理は、第２導電体膜ＣＦ２を除去すべき領域に第２導電膜ＣＦ２の残渣が生じないように、行われる。例えば、本パターニング処理は、オーバーエッチング処理を含む。この場合誘電体膜ＤＦのうち、平面視において上部電極ＵＥから露出する部分の厚みが減じられる。このようにして、上部電極ＵＥが形成される。さらに、誘電体膜ＤＦに、上部電極ＵＥと第１導電体膜ＣＦ１との間に挟まれている本体部ＭＢと、平面視において上部電極ＵＥから露出しており本体部ＭＢよりも薄い薄肉部ＤＴＩとが形成される。本体部ＭＢは、本工程後に加工されない。本体部ＭＢには、側端面ＭＢＳが形成される。なお、本パターニング処理において、上記残渣を生じさせないための処理は、オーバーエッチング処理に限られない。つまり、本パターニング処理において、オーバーエッチング処理は必須ではない。オーバーエッチング処理が行われない場合、誘電体膜ＤＦはエッチングされないため、薄肉部ＤＴＩは形成されない。つまり、誘電体膜ＤＦのうち平面視において上部電極ＵＥから露出している部分の厚みは、本体部ＭＢの厚みと同等となる。この場合、半導体装置ＳＤ１において、フランジ部ＦＬの厚みは、本体部ＭＢの厚みと同等となる。
【0040】
本体部ＭＢ及び薄肉部ＤＴＩは、例えば第１マスクＭＫ１を用いたオーバーエッチング処理により形成される。薄肉部ＤＴＩは、平面視において上部電極ＵＥ及び本体部ＭＢを囲むように形成される。本体部ＭＢ及び薄肉部ＤＴＩが形成された後、第１マスクＭＫ１は上部電極ＵＥ上から除去される。
【0041】
第４に、図６に示されるように、誘電体層ＩＬが誘電体膜ＤＦから形成される。具体的には、第２マスクＭＫ２が、上部電極ＵＥの側端面及び本体部ＭＢの側端面ＭＢＳを覆うように、薄肉部ＤＴＩの一部上に、形成される。第２マスクＭＫ２は、例えば写真製版により形成されたレジストマスクである。第２マスクＭＫ２は、配線領域ＬＲにおける半導体基板ＳＵＢの主表面ＳＭＦ上には形成されない。第２マスクＭＫ２は、例えばＭＩＭ領域ＭＲにおける半導体基板ＳＵＢの主表面ＳＭＦ上にのみ形成される。
【0042】
次に、誘電体膜ＤＦの薄肉部ＤＴＩが、第２マスクＭＫ２を用いて、ドライエッチング法等によりパターニングされる。これにより、フランジ部ＦＬが薄肉部ＤＴＩから形成される。このようにして、本体部ＭＢ及びフランジ部ＦＬを含む誘電体層ＩＬが、誘電体膜ＤＦから形成される。フランジ部ＦＬが形成された後、第２マスクＭＫ２は上部電極ＵＥ及び誘電体層ＩＬ上から除去される。
【0043】
第５に、図７に示されるように、下部電極ＢＥ及び配線パターンＬＰが第１導電体膜ＣＦ１から形成される。具体的には、第３マスクＭＫ３が、ＭＩＭ領域ＭＲ及び配線領域ＬＲの各々の第１導電体膜ＣＦ１の一部上に、形成される。ＭＩＭ領域ＭＲにおいて、第３マスクＭＫ３は、上部電極ＵＥの側端面、本体部ＭＢの側端面ＭＢＳ、及びフランジ部ＦＬの側端面ＦＬＳを覆うように形成される。第３マスクＭＫ３の膜厚は、配線パターンＬＰ及び下部電極ＢＥの加工が完了するまで第３マスクＭＫ３が適切に保持される限りにおいて、薄く設定され得る。第３マスクＭＫ３は、例えば写真製版により形成されたレジストマスクである。次に、第１導電体膜ＣＦ１が、第３マスクＭＫ３を用いて、ドライエッチング法等によりパターニングされる。これにより、ＭＩＭ領域ＭＲにおいては、下部電極ＢＥが第１導電体膜ＣＦ１から形成される。同時に、配線領域ＬＲにおいては、配線パターンＬＰが第１導電体膜ＣＦ１から形成される。下部電極ＢＥ及び配線パターンＬＰが形成された後、第３マスクＭＫ３はこれらの上から除去される。これにより、ＭＩＭ領域ＭＲにおいてＭＩＭ容量素子ＭＥが形成され、配線領域ＬＲにおいて配線パターンＬＰが形成される。
【0044】
第６に、図８に示されるように、第３層間絶縁膜ＩＮ３が、ＭＩＭ容量素子ＭＥ及び配線パターンＬＰを覆うように形成される。第３層間絶縁膜ＩＮ３は、例えばＨＤＰ－ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により成膜された層間絶縁膜の一部をＣＭＰ（Chemical Mechanical Polishing）法により除去することにより、形成される。その後、第２ビアＵＶ１及び第３ビアＵＶ２、並びに第２引き出し配線ＵＬ１及び第３引き出し配線ＵＬ２が、形成される。第３層間絶縁膜ＩＮ３、第２ビアＵＶ１及び第３ビアＵＶ２、並びに第２引き出し配線ＵＬ１及び第３引き出し配線ＵＬ２の各々を形成する方法は、従来公知の方法により行われればよいため、ここでは説明を省略する。以上により、半導体装置ＳＤ１が製造される。
【0045】
＜半導体装置の効果＞
半導体装置ＳＤ１の効果を比較例との対比に基づいて説明する。比較例に係る半導体装置は、上記特許文献１に記載の半導体装置と同様の構成を備え、ＭＩＭ容量の誘電体層がＭＩＭ領域の下部電極及び配線領域の配線パターンの各々の上面全体に形成される。そのため、比較例において配線パターンの微細化を図ると、その製造方法において誘電体層と配線パターン及び下部電極とを同時に形成するためのマスクが配線パターンの加工が完了するまで保持されずに、配線パターンに形状異常が生じるおそれがある。この場合に生じる配線パターンの形状異常は、特に配線パターンの延在方向に直交する断面形状の異常として現れる。このような配線パターンの形状異常の発生を抑制する観点で、比較例では、マスクの薄膜化は制限され、結果配線パターンの微細化も制限される。
半導体装置ＳＤ１の効果を比較例との対比に基づいて説明する。比較例に係る半導体装置は、上記特許文献１に記載の半導体装置と同様の構成を備え、ＭＩＭ容量の誘電体層がＭＩＭ領域の下部電極及び配線領域の配線パターンの各々の上面全体に形成される。そのため、比較例において配線パターンの微細化を図ると、その製造方法において誘電体層と配線パターン及び下部電極とを同時に形成するためのマスクが配線パターンの加工が完了するまで保持されずに、配線パターンに形状異常が生じるおそれがある。この場合に生じる配線パターンの形状異常は、特に配線パターンの延在方向に直交する断面形状の異常として現れる。このような配線パターンの形状異常の発生を抑制する観点で、比較例では、マスクの薄膜化は制限され、結果配線パターンの微細化も制限される。
【0046】
これに対し、半導体装置ＳＤ１では、誘電体層ＩＬが配線パターンＬＰ上に形成されていない。そのため、半導体装置ＳＤ１の製造方法において、配線パターンＬＰ及び下部電極ＢＥを形成するための第３マスクＭＫ３の膜厚は、比較例の製造方法において配線パターンの加工に用いられるマスクよりも薄く設定され得る。第３マスクＭＫ３の膜厚は、配線パターンＬＰ及び下部電極ＢＥの加工が完了するまで保持され得る限りにおいて薄く設定され得る。その結果、半導体装置ＳＤ１の配線パターンＬＰは、比較例の配線パターンと比べて、微細化され得る。
【0047】
さらに、半導体装置ＳＤ１において、誘電体層ＩＬは、上部電極ＵＥと下部電極ＢＥとの間に挟まれる本体部ＭＢと、平面視において上部電極ＵＥ及び本体部ＭＢを囲むフランジ部ＦＬとを含んでいる。このような半導体装置ＳＤ１の製造方法では、誘電体膜ＤＦの薄肉部ＤＴＩの一部がエッチングされてフランジ部ＦＬが形成される際に、ＭＩＭ容量素子ＭＥの上部電極ＵＥ及び誘電体層ＩＬの各側面に導電性堆積物が付着しない。そのため、半導体装置ＳＤ１では、ＭＩＭ領域ＭＲにおいてフランジ部ＦＬが形成されていない半導体装置と比べて、ＭＩＭ容量素子ＭＥの絶縁耐圧の低下が抑制されており、信頼性が高い。
【0048】
（実施の形態２）
図９及び図１０に示されるように、実施の形態２に係る半導体装置ＳＤ２は、実施の形態１に係る半導体装置ＳＤ１と基本的に同様の構成を備え同様の効果を奏するが、ＭＩＭ容量素子ＭＥがサイドウォール絶縁膜ＳＷＩを含んでいる点で、半導体装置ＳＤ１とは異なる。以下では、実施の形態２に係る半導体装置ＳＤ２が実施の形態１に係る半導体装置ＳＤ１とは異なる点を主に説明する。なお、図９では、半導体基板ＳＵＢ、絶縁膜ＩＮ、第１引き出し配線ＢＬ、及び第１ビアＢＶの図示が省略されている。
図９及び図１０に示されるように、実施の形態２に係る半導体装置ＳＤ２は、実施の形態１に係る半導体装置ＳＤ１と基本的に同様の構成を備え同様の効果を奏するが、ＭＩＭ容量素子ＭＥがサイドウォール絶縁膜ＳＷＩを含んでいる点で、半導体装置ＳＤ１とは異なる。以下では、実施の形態２に係る半導体装置ＳＤ２が実施の形態１に係る半導体装置ＳＤ１とは異なる点を主に説明する。なお、図９では、半導体基板ＳＵＢ、絶縁膜ＩＮ、第１引き出し配線ＢＬ、及び第１ビアＢＶの図示が省略されている。
【0049】
図９に示されるように、サイドウォール絶縁膜ＳＷＩは、フランジ部ＦＬ上に配置されており、上部電極ＵＥの側端面及び本体部ＭＢの側端面ＭＢＳを覆っている。サイドウォール絶縁膜ＳＷＩは、本体部ＭＢの側端面ＭＢＳ、フランジ部ＦＬの上面、及び絶縁膜ＩＮの各々と接している。サイドウォール絶縁膜ＳＷＩは、誘電体層ＩＬと絶縁膜ＩＮとの間に介在する。図１０に示されるように、サイドウォール絶縁膜ＳＷＩは、平面視において、上部電極ＵＥ及び誘電体層ＩＬの本体部ＭＢの全周を囲むように形成されている。サイドウォール絶縁膜ＳＷＩを構成する材料は、電気的絶縁性を有する任意の材料であればよいが、例えばＳｉＯ2を含む。サイドウォール絶縁膜ＳＷＩを構成する材料は、誘電体層ＩＬを構成する材料と同じであってもよい。サイドウォール絶縁膜ＳＷＩを構成する材料は、誘電体層ＩＬを構成する材料とは異なっていてもよい。
【0050】
半導体装置ＳＤ２の製造方法は、半導体装置ＳＤ１の製造方法と基本的に同様の構成を備えるが、上部電極ＵＥを形成する工程後であって誘電体層ＩＬを形成する工程の前に、上部電極ＵＥ及び誘電体膜ＤＦを覆うように第１絶縁膜を成膜する工程をさらに備え、誘電体層ＩＬを形成する工程において第１絶縁膜に異方性エッチング処理（エッチバック処理）を施すことによりサイドウォール絶縁膜ＳＷＩとフランジ部ＦＬとを連続して形成する点で、半導体装置ＳＤ１の製造方法とは異なる。以下では、半導体装置ＳＤ２の製造方法が半導体装置ＳＤ１の製造方法とは異なる点を主に説明する。
【0051】
半導体装置ＳＤ１の製造方法と同様に上部電極ＵＥが形成された後、図１１に示されるように、第１絶縁膜ＩＦ１が、上部電極ＵＥ及び誘電体膜ＤＦの薄肉部ＤＴＩを覆うように形成される。第１絶縁膜ＩＦ１は、上部電極ＵＥの側端面ＵＥＳ及び誘電体膜ＤＦの本体部ＭＢの側端面ＭＢＳを覆っている。
【0052】
図１２に示されるように、第１絶縁膜ＩＦ１を成膜する工程後に、誘電体層ＩＬを形成する工程が実施される。本工程では、第１絶縁膜ＩＦ１に異方性エッチング処理を施すことにより、サイドウォール絶縁膜ＳＷＩが第１絶縁膜ＩＦ１から形成される。さらにサイドウォール絶縁膜ＳＷＩから露出する薄肉部ＤＴＩが除去されることにより、フランジ部ＦＬが形成される。第１絶縁膜ＩＦ１（サイドウォール絶縁膜ＳＷＩ）を構成する材料が誘電体層ＩＬを構成する材料と同じである場合、サイドウォール絶縁膜ＳＷＩを形成するための第１エッチング処理と、フランジ部ＦＬを形成するための第２エッチング処理とは、同一条件にて中断することなく実施され得る。他方、第１絶縁膜ＩＦ１（サイドウォール絶縁膜ＳＷＩ）を構成する材料が誘電体層ＩＬを構成する材料と異なる場合、サイドウォール絶縁膜ＳＷＩを形成するための第１エッチング処理が終了後、フランジ部ＦＬを形成するための第２エッチング処理が第１エッチング処理とは別条件で実施される。
【0053】
その後、半導体装置ＳＤ１の製造方法と同様に下部電極ＢＥ及び配線パターンＰＬ等が形成されることにより、半導体装置ＳＤ２が製造され得る。
【0054】
半導体装置ＳＤ１では、フランジ部ＦＬがフォトリソグラフィを用いて形成されるため、フォトリソグラフィによる位置合わせ精度を考慮して、第２マスクＭＫ２を上部電極ＵＥに対して比較的大きく形成する必要がある。そのため、半導体装置ＳＤ１におけるフランジ部ＦＬの幅は比較的広く設定される。これに対し、半導体装置ＳＤ２では、フランジ部ＦＬがフォトリソグラフィを用いることなく自己整合的に（セルフアラインで）形成され得る。従って、第２マスクＭＫ２を形成する必要がないためフォトリソグラフィによる位置合わせ精度を考慮する必要がない。そのため、半導体装置ＳＤ２におけるフランジ部ＦＬの幅は、第１絶縁膜ＩＦ１の膜厚に応じて精度良く制御され得る。そのため、半導体装置ＳＤ２では、ＭＩＭ容量素子ＭＥの信頼性が損なわれない限りにおいて、半導体装置ＳＤ１におけるフランジ部ＦＬの幅よりも狭く設定され得る。
【0055】
また、半導体装置ＳＤ２の製造方法では、フランジ部ＦＬがサイドウォール絶縁膜ＳＷＩとともに異方性エッチング処理により形成されるため、半導体装置ＳＤ１の製造方法において用いられるフランジ部ＦＬを形成するための第２マスクＭＫ２が不要となる。つまり、半導体装置ＳＤ２の製造方法では、第２マスクＭＫ２を写真製版により形成するためのフォトマスクが不要となるため、製造コストが抑えられる。
【0056】
（実施の形態３）
図１３に示されるように、実施の形態３に係る半導体装置ＳＤ３は、実施の形態２に係る半導体装置ＳＤ２と基本的に同様の構成を備え同様の効果を奏するが、第３層間絶縁膜ＩＮ３がハードマスク絶縁膜ＨＭＩと埋め込み絶縁膜ＥＭＩとを含む点で、半導体装置ＳＤ２とは異なる。以下では、実施の形態３に係る半導体装置ＳＤ３が実施の形態２に係る半導体装置ＳＤ２とは異なる点を主に説明する。
図１３に示されるように、実施の形態３に係る半導体装置ＳＤ３は、実施の形態２に係る半導体装置ＳＤ２と基本的に同様の構成を備え同様の効果を奏するが、第３層間絶縁膜ＩＮ３がハードマスク絶縁膜ＨＭＩと埋め込み絶縁膜ＥＭＩとを含む点で、半導体装置ＳＤ２とは異なる。以下では、実施の形態３に係る半導体装置ＳＤ３が実施の形態２に係る半導体装置ＳＤ２とは異なる点を主に説明する。
【0057】
ハードマスク絶縁膜ＨＭＩは、ＭＩＭ領域ＭＲにおいて上部電極ＵＥ及び誘電体層ＩＬの表面、並びに下部電極ＢＥの上面のうち誘電体層ＩＬから露出している一部と接しており、配線領域ＬＲにおいて配線パターンＬＰの上面と接している。ハードマスク絶縁膜ＨＭＩを構成する材料は、下部電極ＢＥ及び配線パターンＬＰを形成する工程において被加工対象物である第１導電体膜ＣＦ１に対するエッチング選択比が高く電気的絶縁性を有する任意の材料であればよいが、例えばＳｉＯ2を含む。ハードマスク絶縁膜ＨＭＩの膜厚は、配線パターンＬＰ及び下部電極ＢＥの加工が完了するまでハードマスク絶縁膜ＨＭＩが適切に保持され、かつ隣り合う配線ＭＰ間に埋め込み絶縁膜ＥＭＩを適切に成膜できるように、設定される。
【0058】
埋め込み絶縁膜ＥＭＩは、ハードマスク絶縁膜ＨＭＩ上に形成されている。埋め込み絶縁膜ＥＭＩは、第２層間絶縁膜ＩＮ２上に形成されている凹凸構造を埋め込むように形成されている。埋め込み絶縁膜ＥＭＩは、配線領域ＬＲにおいて、隣り合う配線ＭＬ間及びハードマスク絶縁膜ＨＭＩ間を埋め込む。埋め込み絶縁膜ＥＭＩは、配線領域ＬＲにおいて配線パターンＬＰの側端面並びにハードマスク絶縁膜ＨＭＩの側端面及び上面と接している。埋め込み絶縁膜ＥＭＩは、ＭＩＭ領域ＭＲにおいて、ＭＩＭ容量素子ＭＥの周囲を覆っている。埋め込み絶縁膜ＥＭＩは、ＭＩＭ領域ＭＲにおいて下部電極ＢＥの側端面ＢＥＳ並びにハードマスク絶縁膜ＨＭＩの側端面及び上面と接している。埋め込み絶縁膜ＥＭＩを構成する材料は、例えばＳｉＯ２を含む。
【0059】
半導体装置ＳＤ３の製造方法は、半導体装置ＳＤ２の製造方法と基本的に同様の構成を備えるが、誘電体層ＩＬを形成する工程の後に、ＭＩＭ領域ＭＲ及び配線領域ＬＲにハードマスク絶縁膜ＨＭＩを形成する工程と、ハードマスク絶縁膜ＨＭＩをマスクとして第１導電体膜ＣＦ１をパターニングする工程とをさらに備える点で、半導体装置ＳＤ２の製造方法とは異なる。以下では、半導体装置ＳＤ３の製造方法が半導体装置ＳＤ２の製造方法とは異なる点を主に説明する。
【0060】
図１４に示されるようにサイドウォール絶縁膜ＳＷＩ及びフランジ部ＦＬを含む誘電体層ＩＬが形成された後、図１５に示されるように、第２絶縁膜ＩＦ２が、ＭＩＭ領域ＭＲ及び配線領域ＬＲにおいて第１導電体膜ＣＦ１の全体上に成膜される。第２絶縁膜ＩＦ２は、第１導電体膜ＣＦ１の上面及びＭＩＭ容量素子ＭＥの表面を覆っている。
【0061】
図１６及び図１７に示されるように、ハードマスク絶縁膜ＨＭＩが第２絶縁膜ＩＦ２から形成される。具体的には、図１６に示されるように、第４マスクＭＫ４が、第１導電体膜ＣＦ１のうち下部電極ＢＥ及び配線パターンＬＰが形成されるべき領域上に形成される。第４マスクＭＫ４は、例えば写真製版により形成されたレジストマスクである。
【0062】
次に、第２絶縁膜ＩＦ２が、第４マスクＭＫ４を用いて、ドライエッチング法等によりパターニングされる。これにより、図１７に示されるように、ハードマスク絶縁膜ＨＭＩが第２絶縁膜ＩＦ２から形成される。ハードマスク絶縁膜ＨＭＩが形成された後、第４マスクＭＫ４は除去される。
【0063】
図１８に示されるように、ハードマスク絶縁膜ＨＭＩを用いて、下部電極ＢＥ及び配線パターンＬＰが第１導電体膜ＣＦ１から形成される。これにより、ＭＩＭ領域ＭＲにおいては、下部電極ＢＥが第１導電体膜ＣＦ１から形成される。同時に、配線領域ＬＲにおいては、配線パターンＬＰが第１導電体膜ＣＦ１から形成される。ハードマスク絶縁膜ＨＭＩは、下部電極ＢＥ及び配線パターンＬＰが形成された後にも除去されずに残される。これにより、ＭＩＭ領域ＭＲにおいて、ＭＩＭ容量素子ＭＥの上部電極ＵＥ及び誘電体層ＩＬの表面とＭＩＭ容量素子ＭＥの下部電極ＢＥの上部表面とを覆うハードマスク絶縁膜ＨＭＩが形成される。また、配線領域ＬＲにおいて、配線パターンＬＰの上面を覆うハードマスク絶縁膜ＨＭＩが形成される。
【0064】
図１９に示されるように、埋め込み絶縁膜ＥＭＩが、ＭＩＭ領域ＭＲ及び配線領域ＬＲの第２層間絶縁膜ＩＮ２上に形成される。埋め込み絶縁膜ＥＭＩは、例えば、ＨＤＰ－ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により成膜された絶縁膜の一部をＣＭＰ（Chemical Mechanical Polishing）法により除去することにより、形成される。埋め込み絶縁膜ＥＭＩは、配線領域ＬＲにおいて、隣り合う配線ＭＬ間及びハードマスク絶縁膜ＨＭＩ間を埋め込む。埋め込み絶縁膜ＥＭＩは、ＭＩＭ領域ＭＲにおいて、ＭＩＭ容量素子ＭＥの周囲を埋め込む。
【0065】
半導体装置ＳＤ３の製造方法では、ハードマスク絶縁膜ＨＭＩを用いて下部電極ＢＥ及び配線パターンＬＰが形成されるため、レジストから成る第３マスクＭＫ３を用いて下部電極ＢＥ及び配線パターンＬＰが形成される半導体装置ＳＤ２と比べて、より微細な配線パターンＬＰを形成可能である。
【0066】
なお、配線領域ＬＲの配線パターンＬＰ上に残存した誘電体膜（容量絶縁膜）を備える比較例に係る半導体装置において、ハードマスク絶縁膜を用いて誘電体膜と導電体膜とを加工する場合にも、誘電体膜の残膜とハードマスク絶縁膜との厚みの総和にばらつきが生じることを抑制することは困難であるため、半導体装置ＳＤ３と比較して配線パターンの微細化は困難である。比較例において、誘電体膜の残膜とハードマスク絶縁膜との厚みの総和が大きくなると、隣り合う配線間を埋め込む絶縁膜が適切に成膜されず、当該埋め込み絶縁膜内にボイドが形成されるおそれがある。他方、図２４に示されるように、誘電体膜の残膜とハードマスク絶縁膜との厚みの総和が小さくなると、隣り合う配線間を埋め込む絶縁膜を形成する際に、配線の上縁部が露出し、配線の露出部を構成する導電性材料（例えばＴｉ）が配線間にリスパッタされて、当該導電性材料からなる堆積物ＭＲＳが配線ＭＬ間に形成されて、配線ＭＰ間がショートするおそれがある。
【0067】
これに対し、半導体装置ＳＤ３では、半導体装置ＳＤ１と同様に、配線パターンＬＰが配線領域ＬＲにおいて上面が露出した第１導電体膜ＣＦ１から形成されるため、比較例と比べて微細化が可能となる。
【0068】
＜変形例＞
半導体装置ＳＤ１～ＳＤ３は、ＭＩＭ容量素子ＭＥの上部電極ＵＥ上に形成されている第２ハードマスク絶縁膜ＨＭＩ２をさらに備えていてもよい。半導体装置ＳＤ１～ＳＤ３の製造方法では、上部電極ＵＥを形成する工程において第１マスクＭＫ１に代えて第２ハードマスク絶縁膜ＨＭＩ２が用いられてもよい。特に、第２ハードマスク絶縁膜ＨＭＩ２は、ＭＩＭ容量素子ＭＥがサイドウォール絶縁膜ＳＷＩを含む半導体装置ＳＤ２及び半導体装置ＳＤ３において好適である。
半導体装置ＳＤ１～ＳＤ３は、ＭＩＭ容量素子ＭＥの上部電極ＵＥ上に形成されている第２ハードマスク絶縁膜ＨＭＩ２をさらに備えていてもよい。半導体装置ＳＤ１～ＳＤ３の製造方法では、上部電極ＵＥを形成する工程において第１マスクＭＫ１に代えて第２ハードマスク絶縁膜ＨＭＩ２が用いられてもよい。特に、第２ハードマスク絶縁膜ＨＭＩ２は、ＭＩＭ容量素子ＭＥがサイドウォール絶縁膜ＳＷＩを含む半導体装置ＳＤ２及び半導体装置ＳＤ３において好適である。
【0069】
図２０に示される半導体装置ＳＤ４は、半導体装置ＳＤ２と基本的に同様の構成を備えるが、第２ハードマスク絶縁膜ＨＭＩ２を備えている点で半導体装置ＳＤ２とは異なる。半導体装置ＳＤ４の製造方法は、半導体装置ＳＤ２の製造方法と基本的に同様であるが、上部電極ＵＥを形成する工程において第１マスクＭＫ１に代えて第２ハードマスク絶縁膜ＨＭＩ２が用いられる点で、半導体装置ＳＤ２の製造方法とは異なる。以下では、半導体装置ＳＤ４及びその製造方法が半導体装置ＳＤ２及びその製造方法とは異なる点を主に説明する。
【0070】
第２ハードマスク絶縁膜ＨＭＩ２は、ＭＩＭ領域ＭＲにおいて上部電極ＵＥの上面と接している。第２ハードマスク絶縁膜ＨＭＩ２を構成する材料は、上部電極ＵＥを形成する工程において被加工対象物である第２導電体膜ＣＦ２に対するエッチング選択比が高く電気的絶縁性を有する任意の材料であればよいが、例えばＳｉＯ2を含む。第２ハードマスク絶縁膜ＨＭＩ２の膜厚は、上部電極ＵＥの加工が完了するまで第２ハードマスク絶縁膜ＨＭＩ２が適切に保持されるように、設定される。
【0071】
サイドウォール絶縁膜ＳＷＩは、第２ハードマスク絶縁膜ＨＭＩ２の側端面、上部電極ＵＥの側端面、及び本体部ＭＢの側端面ＭＢＳを覆っている。
【0072】
第２ビアＵＶ１は、上部電極ＵＥの上面と第１引き出し配線ＵＬ１の下面との間を隔てている第２ハードマスク絶縁膜ＨＭＩ２及び第３層間絶縁膜ＩＮ３（図１参照）を貫いている。
【0073】
半導体装置ＳＤ４の製造方法では、図２１に示されるように、第２導電体膜ＣＦ２上に、第２ハードマスク絶縁膜ＨＭＩ２が形成される。第２ハードマスク絶縁膜ＨＭＩ２は、上述したハードマスク絶縁膜ＨＭＩと同様の方法により、第２導電体膜ＣＦ２のうち上部電極ＵＥ及び本体部ＭＢが形成されるべき領域上に形成される。さらに本体部ＭＢ及び本体部ＭＢよりも薄い薄肉部ＤＴＩが誘電体膜ＤＦに形成される。
【0074】
図２２に示されるように、第１絶縁膜ＩＦ１が、第２ハードマスク絶縁膜ＨＭＩ２、上部電極ＵＥ、及び誘電体膜ＤＦの薄肉部ＤＴＩを覆うように形成される。第１絶縁膜ＩＦ１は、第２ハードマスク絶縁膜ＨＭＩ２の側端面ＭＨＩＳ、上部電極ＵＥの側端面ＵＥＳ、及び誘電体膜ＤＦの本体部ＭＢの側端面ＭＢＳを覆っている。
【0075】
図２３に示されるように、第１絶縁膜ＩＦ１に異方性エッチング処理を施すことにより、サイドウォール絶縁膜ＳＷＩが第１絶縁膜ＩＦ１から形成される。さらに連続してサイドウォール絶縁膜ＳＷＩから露出する薄肉部ＤＴＩが除去されることにより、フランジ部ＦＬが形成される。本工程において、上部電極ＵＥは、第２ハードマスク絶縁膜ＨＭＩ２及びサイドウォール絶縁膜ＳＷＩによって覆われているため、エッチング処理に曝されない。
【0076】
その後、半導体装置ＳＤ１の製造方法と同様に下部電極ＢＥ及び配線パターンＰＬ等が形成されることにより、半導体装置ＳＤ４が製造され得る。
【0077】
半導体装置ＳＤ４の効果を半導体装置ＳＤ２との対比に基づいて説明する。半導体装置ＳＤ２の製造方法におけるサイドウォール絶縁膜ＳＷＩを形成する工程では、第１絶縁膜ＩＦ１のエッチング処理が進行する過程で上部電極ＵＥの上面が露出するため、上部電極ＵＥの上面、特に上面の外縁部（肩部）、がエッチングされてＭＩＭ容量素子ＭＥの容量値にばらつきが生じるおそれがある。これに対し、半導体装置ＳＤ４の製造方法におけるサイドウォール絶縁膜ＳＷＩを形成する工程では、上部電極ＵＥは、第２ハードマスク絶縁膜ＨＭＩ２及び第１絶縁膜ＩＦ１によって終始覆われているため、エッチング処理に曝されない。したがって、半導体装置ＳＤ４では、ＭＩＭ容量素子ＭＥの容量値のばらつきが抑制され得る。
【0078】
なお、半導体装置ＳＤ１～ＳＤ４では、誘電体層ＩＬが配線領域ＬＲ上に形成されていなければよい。誘電体層ＩＬは、ＭＩＭ領域ＭＲにおいて、下部電極ＢＥの上面の全体上に形成されていてもよい。異なる観点から言えば、下部電極ＢＥの上面ＢＥＦの全体が、誘電体層ＩＬと接していてもよい。フランジ部ＦＬの側端面ＦＬＳは、下部電極ＢＥの側端面ＢＥＳと第３方向Ｚに連なっていてもよい。このような半導体装置ＳＤ１～ＳＤ４は、上記製造方法の誘電体層ＩＬを形成する工程において、誘電体膜ＤＦの薄肉部ＤＴＩのうち少なくとも配線領域ＬＲ上の全部が除去されることにより、製造され得る。
【0079】
また、半導体装置ＳＤ１～ＳＤ４では、上述のように、フランジ部ＦＬの厚みが本体部ＭＢの厚みと等しくてもよい。異なる観点から言えば、半導体装置ＳＤ１～ＳＤ４では、本体部ＭＢには側端面ＭＢＳが形成されていなくてもよい。半導体装置ＳＤ２～ＳＤ４において、サイドウォール絶縁膜ＳＷＩは、少なくとも上部電極ＵＥの側端面ＵＥＳを覆っていればよい。
【0080】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0081】
ＢＥ 下部電極、ＢＬ 第１引き出し配線、ＢＶ 第１ビア、ＣＦ１ 第１導電体膜、ＣＦ２ 第２導電体膜、ＤＦ 誘電体膜、ＤＴＩ 薄肉部、ＥＭＩ 埋め込み絶縁膜、ＦＬ フランジ部、ＨＭＩ ハードマスク絶縁膜、ＨＭＩ２ 第２ハードマスク絶縁膜、ＩＦ１ 第１絶縁膜、ＩＦ２ 第２絶縁膜、ＩＬ 誘電体層、ＩＮ 絶縁膜、ＩＮ１ 第１層間絶縁膜、ＩＮ２ 第２層間絶縁膜、ＩＮ３ 第３層間絶縁膜、ＬＰ 配線パターン、ＬＲ 配線領域、ＭＥ ＭＩＭ容量素子、ＭＫ１ 第１マスク、ＭＫ２ 第２マスク、ＭＫ３ 第３マスク、ＭＫ４ 第４マスク、ＭＬ 配線、ＭＲ ＭＩＭ領域、ＭＲＳ 堆積物、ＳＤ１，ＳＤ２，ＳＤ３ 半導体装置、ＳＭＦ 主表面、ＳＵＢ 半導体基板、ＳＷＩ サイドウォール絶縁膜、ＵＥ 上部電極、ＵＬ１ 第２引き出し配線、ＵＬ２ 第３引き出し配線、ＵＶ１ 第２ビア、ＵＶ２ 第３ビア。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】