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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024072611
(43)【公開日】2024-05-28
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H10B 43/30 20230101AFI20240521BHJP
H01L 21/8249 20060101ALI20240521BHJP
H01L 21/336 20060101ALI20240521BHJP
H01L 27/088 20060101ALI20240521BHJP
H01L 21/76 20060101ALI20240521BHJP
【ＦＩ】
H10B43/30
H01L27/06 321C
H01L27/06 321F
H01L29/78 301R
H01L29/78 301P
H01L27/088 331A
H01L21/76 L
H01L29/78 371
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022183551
(22)【出願日】2022-11-16
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】遠藤 清
(72)【発明者】
【氏名】森山 卓史
【テーマコード（参考）】
5F032
5F048
5F083
5F101
5F140
【Ｆターム（参考）】
5F032AA36
5F032AA37
5F048AA04
5F048AB01
5F048AC01
5F048BB05
5F048BB11
5F048BG13
5F048DA25
5F048DA27
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP35
5F083EP47
5F083EP48
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA30
5F083JA04
5F083JA32
5F083JA39
5F083JA40
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR42
5F083PR52
5F083ZA28
5F101BA45
5F101BB04
5F101BC02
5F101BD02
5F101BD13
5F101BE07
5F101BH01
5F101BH02
5F101BH13
5F140AC32
5F140BD05
5F140BD07
5F140BD10
5F140BD11
5F140BF04
5F140BF44
5F140BG08
5F140BG12
5F140BG14
5F140CB04
5F140CB06
5F140CB10
(57)【要約】
【課題】高誘電率絶縁膜を構成する材料が意図しない場所に再付着することが抑制されている半導体装置を提供する。
【解決手段】半導体装置ＳＤ１は、第１領域Ｒ１に配置され、高誘電率絶縁膜ＨＫを含む第１素子ＳＥ１と、第２領域Ｒ２に配置された第２素子ＳＥ２と、第１領域Ｒ１と第２領域Ｒ２との間に配置されており、第１素子Ｒ１と第２素子Ｒ２との間を電気的に分離する素子分離部ＩＳＬとを備える。素子分離部ＩＳＬの表面には、段差部ＳＴＰが形成されている。半導体装置は、段差部を跨ぐダミーパターンをさらに備える。ダミーパターンは、第１高誘電率絶縁膜と、第１高誘電率絶縁膜の上面を覆う導電膜とを含む。第１高誘電率絶縁膜は、ダミーパターンの両側面に露出している。ダミーパターンの両側面に露出する第１高誘電率絶縁膜を覆うサイドウォール絶縁膜をさらに備える。
【選択図】図１
【解決手段】半導体装置ＳＤ１は、第１領域Ｒ１に配置され、高誘電率絶縁膜ＨＫを含む第１素子ＳＥ１と、第２領域Ｒ２に配置された第２素子ＳＥ２と、第１領域Ｒ１と第２領域Ｒ２との間に配置されており、第１素子Ｒ１と第２素子Ｒ２との間を電気的に分離する素子分離部ＩＳＬとを備える。素子分離部ＩＳＬの表面には、段差部ＳＴＰが形成されている。半導体装置は、段差部を跨ぐダミーパターンをさらに備える。ダミーパターンは、第１高誘電率絶縁膜と、第１高誘電率絶縁膜の上面を覆う導電膜とを含む。第１高誘電率絶縁膜は、ダミーパターンの両側面に露出している。ダミーパターンの両側面に露出する第１高誘電率絶縁膜を覆うサイドウォール絶縁膜をさらに備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１領域に配置され、第１高誘電率絶縁膜を含む第１素子と、
第２領域に配置された第２素子と、
前記第１領域と前記第２領域との間に配置されており、前記第１素子と前記第２素子との間を電気的に分離する素子分離部とを備え、
前記素子分離部の表面には、段差部が形成されており、
前記段差部を跨ぐダミーパターンをさらに備え、
前記ダミーパターンは、前記第１高誘電率絶縁膜と、前記第１高誘電率絶縁膜の上面を覆う導電膜とを含み、
前記第１高誘電率絶縁膜は、前記ダミーパターンの両側面に露出しており、
前記ダミーパターンの前記両側面に露出する前記第１高誘電率絶縁膜を覆うサイドウォール絶縁膜をさらに備える、半導体装置。
第２領域に配置された第２素子と、
前記第１領域と前記第２領域との間に配置されており、前記第１素子と前記第２素子との間を電気的に分離する素子分離部とを備え、
前記素子分離部の表面には、段差部が形成されており、
前記段差部を跨ぐダミーパターンをさらに備え、
前記ダミーパターンは、前記第１高誘電率絶縁膜と、前記第１高誘電率絶縁膜の上面を覆う導電膜とを含み、
前記第１高誘電率絶縁膜は、前記ダミーパターンの両側面に露出しており、
前記ダミーパターンの前記両側面に露出する前記第１高誘電率絶縁膜を覆うサイドウォール絶縁膜をさらに備える、半導体装置。
【請求項2】
前記段差部のステップ高さは、前記第１高誘電率絶縁膜の膜厚よりも大きい、請求項１に記載の半導体装置。
【請求項3】
前記段差部は、ステップ面と、前記ステップ面に対して前記第１領域側に位置する第１テラス面と、前記ステップ面に対して前記第２領域側に位置する第２テラス面とにより構成されており、
前記ステップ面、前記第１テラス面、及び前記第２テラス面の各々は、前記素子分離部に形成されている、請求項１に記載の半導体装置。
前記ステップ面、前記第１テラス面、及び前記第２テラス面の各々は、前記素子分離部に形成されている、請求項１に記載の半導体装置。
【請求項4】
前記段差部は、ステップ面と、前記ステップ面に対して前記第１領域側に位置する第１テラス面と、前記ステップ面に対して前記第２領域側に位置する第２テラス面とにより構成されており、
前記第１テラス面及び前記ステップ面は、前記第１領域内において前記素子分離部と隣接する半導体領域に形成されており、
前記第２テラス面は、前記素子分離部に形成されている、請求項１に記載の半導体装置。
前記第１テラス面及び前記ステップ面は、前記第１領域内において前記素子分離部と隣接する半導体領域に形成されており、
前記第２テラス面は、前記素子分離部に形成されている、請求項１に記載の半導体装置。
【請求項5】
主面と、前記主面に配置されたトレンチとを有する半導体基板と、
前記半導体基板の前記トレンチを埋め込む絶縁膜と、を備え、
前記素子分離部は、前記トレンチと前記絶縁膜とにより構成されている、請求項１に記載の半導体装置。
前記半導体基板の前記トレンチを埋め込む絶縁膜と、を備え、
前記素子分離部は、前記トレンチと前記絶縁膜とにより構成されている、請求項１に記載の半導体装置。
【請求項6】
前記第２素子は、高誘電率の絶縁膜を含まないように構成されている、請求項１に記載の半導体装置。
【請求項7】
前記第２素子は、第２高誘電率絶縁膜と、前記第２高誘電率絶縁膜の下方に位置する絶縁膜とを含む、請求項１に記載の半導体装置。
【請求項8】
前記第１高誘電率絶縁膜を構成する材料は、窒化ケイ素と比べて高い比誘電率を有する材料である、請求項１に記載の半導体装置。
【請求項9】
前記第１高誘電率絶縁膜は、窒化ケイ素と比べて高い比誘電率を有する材料からなる誘電体層と、前記誘電体層内に分散している金属微粒子とを有する、請求項１に記載の半導体装置。
【請求項10】
前記誘電体層は、第１金属を含み、
前記金属微粒子は、前記第１金属とは異なる第２金属により構成されている、請求項９に記載の半導体装置。
前記金属微粒子は、前記第１金属とは異なる第２金属により構成されている、請求項９に記載の半導体装置。
【請求項11】
第１領域に配置された第１高誘電率絶縁膜を含む第１素子と、第２領域に配置された第２素子と、前記第１領域と前記第２領域との間に配置されており前記第１素子と前記第２素子との間を電気的に分離する素子分離部とを備える半導体装置の製造方法であって、
前記第１領域内から前記第２領域内に渡って延びる主面と、前記主面に配置され、その表面に段差部を有する前記素子分離部とを有する半導体基板を準備する工程と、
前記主面と前記素子分離部とを覆うように、高誘電率の絶縁膜と前記絶縁膜の上面を覆う被覆膜とを成膜する工程と、
前記絶縁膜及び前記被覆膜を部分的に除去することにより、前記段差部を跨ぐようにダミーパターンを形成する工程と、を備え、
前記ダミーパターンは、前記絶縁膜から形成された前記第１高誘電率絶縁膜と、前記被覆膜から形成された導電膜とを含むように形成され、さらに
前記ダミーパターンの両側面に露出する前記第１高誘電率絶縁膜を覆うサイドウォール絶縁膜を形成する工程を備える、半導体装置の製造方法。
前記第１領域内から前記第２領域内に渡って延びる主面と、前記主面に配置され、その表面に段差部を有する前記素子分離部とを有する半導体基板を準備する工程と、
前記主面と前記素子分離部とを覆うように、高誘電率の絶縁膜と前記絶縁膜の上面を覆う被覆膜とを成膜する工程と、
前記絶縁膜及び前記被覆膜を部分的に除去することにより、前記段差部を跨ぐようにダミーパターンを形成する工程と、を備え、
前記ダミーパターンは、前記絶縁膜から形成された前記第１高誘電率絶縁膜と、前記被覆膜から形成された導電膜とを含むように形成され、さらに
前記ダミーパターンの両側面に露出する前記第１高誘電率絶縁膜を覆うサイドウォール絶縁膜を形成する工程を備える、半導体装置の製造方法。
【請求項12】
前記サイドウォール絶縁膜を形成する工程後に、前記第１領域及び前記第２領域の各々において、前記第１素子及び前記第２素子の各々を構成する不純物領域を形成する工程をさらに備える、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記ダミーパターンを形成する工程では、前記高誘電率の絶縁膜及び前記被覆膜のうち前記段差部を跨いでいる部分と、前記第１素子が形成される部分とを覆うマスクを用いて、前記高誘電率の絶縁膜及び前記被覆膜がエッチングされることにより、前記ダミーパターンと、前記第１素子の一部とが同時に形成され、
前記サイドウォール絶縁膜を形成する工程では、前記第１素子及び前記ダミーパターンの各々に前記サイドウォール絶縁膜が形成される、請求項１１に記載の半導体装置の製造方法。
前記サイドウォール絶縁膜を形成する工程では、前記第１素子及び前記ダミーパターンの各々に前記サイドウォール絶縁膜が形成される、請求項１１に記載の半導体装置の製造方法。
【請求項14】
前記第２素子は、高誘電率の絶縁膜を含まないように構成されており、前記主面に接するボトム膜を含み、
前記半導体基板を準備する工程は、
前記素子分離部の表面を含む前記主面上に、前記ボトム膜を成膜する工程と、
前記第２領域において前記ボトム膜を部分的に除去することにより、前記ボトム膜から前記第２素子の一部を形成する工程とを含み、
前記第２素子の一部を形成する工程では、前記素子分離部のうち前記第２領域側に位置する一部上に位置する前記ボトム膜が除去され、かつ前記素子分離部のうち前記第２領域側に位置する一部が薄肉化することにより、前記段差部が形成される、請求項１３に記載の半導体装置の製造方法。
前記半導体基板を準備する工程は、
前記素子分離部の表面を含む前記主面上に、前記ボトム膜を成膜する工程と、
前記第２領域において前記ボトム膜を部分的に除去することにより、前記ボトム膜から前記第２素子の一部を形成する工程とを含み、
前記第２素子の一部を形成する工程では、前記素子分離部のうち前記第２領域側に位置する一部上に位置する前記ボトム膜が除去され、かつ前記素子分離部のうち前記第２領域側に位置する一部が薄肉化することにより、前記段差部が形成される、請求項１３に記載の半導体装置の製造方法。
【請求項15】
前記第２素子は、第２高誘電率絶縁膜と、前記第２高誘電率絶縁膜よりも下方に位置し前記主面に接するボトム膜とを含み、
前記半導体基板を準備する工程は、
前記素子分離部の表面を含む前記主面上に、前記ボトム膜を成膜する工程と、
前記第１領域及び前記素子分離部のうち前記第１領域側に位置する一部上に位置する前記ボトム膜を除去し、前記第２領域に前記ボトム膜を形成する工程とを含み、
前記ボトム膜を形成する工程において、前記素子分離部のうち前記第１領域側に位置する残部が薄肉化することにより、前記段差部が形成され、
前記高誘電率の絶縁膜と前記被覆膜とを成膜する工程では、前記第２領域において、前記高誘電率の絶縁膜と前記被覆膜とが前記ボトム膜の上面を覆うように成膜され、
前記ダミーパターンを形成する工程では、前記被覆膜から前記第１素子及び前記第２素子の各々のゲート電極が形成され、さらに、前記第１領域において前記第１高誘電率絶縁膜から前記第１素子のゲート絶縁膜が形成され、前記第２領域において前記ボトム膜及び前記第２高誘電率絶縁膜から前記第２素子の前記ゲート絶縁膜が形成される、請求項１３に記載の半導体装置の製造方法。
前記半導体基板を準備する工程は、
前記素子分離部の表面を含む前記主面上に、前記ボトム膜を成膜する工程と、
前記第１領域及び前記素子分離部のうち前記第１領域側に位置する一部上に位置する前記ボトム膜を除去し、前記第２領域に前記ボトム膜を形成する工程とを含み、
前記ボトム膜を形成する工程において、前記素子分離部のうち前記第１領域側に位置する残部が薄肉化することにより、前記段差部が形成され、
前記高誘電率の絶縁膜と前記被覆膜とを成膜する工程では、前記第２領域において、前記高誘電率の絶縁膜と前記被覆膜とが前記ボトム膜の上面を覆うように成膜され、
前記ダミーパターンを形成する工程では、前記被覆膜から前記第１素子及び前記第２素子の各々のゲート電極が形成され、さらに、前記第１領域において前記第１高誘電率絶縁膜から前記第１素子のゲート絶縁膜が形成され、前記第２領域において前記ボトム膜及び前記第２高誘電率絶縁膜から前記第２素子の前記ゲート絶縁膜が形成される、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
特開２０１４－１５４７８９号公報（特許文献１）には、メモリセル領域と、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている周辺回路領域と、メモリセル領域と周辺回路領域との間に形成されている素子分離領域とを備える半導体装置が開示されている。ＭＩＳＦＥＴは、ゲート絶縁膜用の高誘電率絶縁膜（High-k）と、ゲート電極用の導電膜とを含む。
【0003】
特許文献１に記載の半導体装置の製造方法では、メモリセル領域にメモリゲート電極が形成され、さらにメモリゲート電極を覆うための絶縁膜がメモリセル領域から素子分離領域の一部にまで連なるように形成される。これにより、素子分離領域上には、絶縁膜に起因した段差部が形成される。その後、高誘電率絶縁膜及び導電膜が周辺回路領域、段差部を有する素子分離領域、及びメモリセル領域に渡って成膜された後パターニングされる。その結果、上記段差部の側面には、高誘電率絶縁膜及び導電膜を含む残存部が形成される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１４－１５４７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記残存部は上面及び側面を有し、高誘電率絶縁膜は残存部の上面及び側面において表出する。そのため、上記半導体装置の製造方法では、上記残存部の上面及び側面が表出している状態において行われる各処理時に、高誘電率絶縁膜を構成する材料の一部が離脱して半導体装置の他の領域又は製造装置内等の意図しない場所に再付着するおそれがある。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本開示に係る半導体装置は、第１領域に配置され、第１高誘電率絶縁膜を含む第１素子と、第２領域に配置された第２素子と、第１領域と第２領域との間に配置されており、第１素子と第２素子との間を電気的に分離する素子分離部とを備える。素子分離部の表面には、段差部が形成されている。半導体装置は、段差部を跨ぐダミーパターンをさらに備える。ダミーパターンは、第１高誘電率絶縁膜と、第１高誘電率絶縁膜の上面を覆う導電膜とを含む。第１高誘電率絶縁膜は、ダミーパターンの両側面に露出している。ダミーパターンの両側面に露出する第１高誘電率絶縁膜を覆うサイドウォール絶縁膜をさらに備える。
【0008】
本開示に係る半導体装置の製造方法は、第１領域に配置された第１高誘電率絶縁膜を含む第１素子と、第２領域に配置された第２素子と、第１領域と第２領域との間に配置されており第１素子と第２素子との間を電気的に分離する素子分離部とを備える半導体装置の製造方法である。半導体装置の製造方法は、第１領域内から第２領域内に渡って延びる主面と、当該主面に配置され、その表面に段差部を有する素子分離部とを有する半導体基板を準備する工程と、上記主面と素子分離部とを覆うように、高誘電率の絶縁膜と絶縁膜の上面を覆う導電膜とを成膜する工程と、絶縁膜及び被覆膜を部分的に除去することにより、段差部を跨ぐようにダミーパターンを形成する工程と、を備える。ダミーパターンは、絶縁膜から形成された第１高誘電率絶縁膜と、被覆膜から形成された導電膜とを含むように形成される。半導体装置の製造方法は、さらにダミーパターンの両側面に露出する第１高誘電率絶縁膜を覆うサイドウォール絶縁膜を形成する工程を備える。
【発明の効果】
【0009】
本開示によれば、高誘電率絶縁膜を構成する材料が意図しない場所に再付着することが抑制されている半導体装置を提供できる。
【図面の簡単な説明】
【0010】
【図1】実施の形態１に係る半導体装置を示す断面図である。
【図2】実施の形態１に係る半導体装置の製造方法のフローチャートである。
【図3】実施の形態１に係る半導体装置の製造方法の一工程を説明するための断面図である。
【図13】実施の形態２に係る半導体装置を示す断面図である。
【図14】実施の形態２に係る半導体装置の製造方法の一工程を説明するための断面図である。
【図19】実施の形態３に係る半導体装置の高誘電率絶縁膜を説明するための断面図である。
【図20】実施の形態３に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【0012】
（実施の形態１）
＜実施の形態１に係る半導体装置の構成＞
図１に示されるように、実施の形態１に係る半導体装置ＳＤ１は、第１領域Ｒ１に含まれる第１素子ＳＥ１、第２領域Ｒ２に含まれる第２素子ＳＥ２、及び素子分離領域Ｒ３に含まれる素子分離部ＩＳＬを備える。
＜実施の形態１に係る半導体装置の構成＞
図１に示されるように、実施の形態１に係る半導体装置ＳＤ１は、第１領域Ｒ１に含まれる第１素子ＳＥ１、第２領域Ｒ２に含まれる第２素子ＳＥ２、及び素子分離領域Ｒ３に含まれる素子分離部ＩＳＬを備える。
【0013】
図１に示されるように、第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３の各々は、半導体基板ＳＵＢの一部領域である。半導体基板ＳＵＢの主面ＭＳＦは、第１領域Ｒ１内から第２領域Ｒ２内に渡って延びている。素子分離領域Ｒ３は、半導体基板ＳＵＢの主面ＭＳＦに沿った方向において第１領域Ｒ１と第２領域Ｒ２との間に配置されている。
【0014】
第１素子ＳＥ１は、高誘電率絶縁膜ＨＫ１（第１高誘電率絶縁膜）を含む。第１素子ＳＥ１は、任意の半導体素子であればよいが、例えばＭＩＳＦＥＴである。第１素子ＳＥ１は、サイドウォール絶縁膜ＳＷＩを含む。第２素子ＳＥ２は、高誘電率絶縁膜ＨＫを含まない。第２素子ＳＥ２は、高誘電率絶縁膜ＨＫを含まない任意の半導体素子であればよいが、例えばＭＯＮＯＳ型のメモリ素子である。素子分離部ＩＳＬは、第１素子ＳＥ１と第２素子ＳＥ２との間を電気的に分離する。素子分離部ＩＳＬは、ＳＴＩ（Shallow Trench Isolation）である。
【0015】
図１に示されるように、素子分離部ＩＳＬの表面には、段差部ＳＴＰが形成されている。段差部ＳＴＰは、ステップ面ＳＴＳと、第１テラス面ＴＲＳ１と、第２テラス面ＴＲＳ２とを有する。第１テラス面ＴＲＳ１は、ステップ面ＳＴＳよりも第１領域Ｒ１側に位置する。第１テラス面ＴＲＳ１は、ステップ面ＳＴＳと第１領域Ｒ１との間に位置する。第２テラス面ＴＲＳ２は、ステップ面ＳＴＳよりも第２領域Ｒ２側に位置する。第２テラス面ＴＲＳ２は、ステップ面ＳＴＳと第２領域Ｒ２との間に位置する。第２テラス面ＴＲＳ２は、ステップ面ＳＴＳを介して、第１テラス面ＴＲＳ１と接続されている。ステップ面ＳＴＳは、第１テラス面ＴＲＳ１及び第２テラス面ＴＲＳ２の各々と交差する方向に延びている。ステップ面ＳＴＳは、例えば第１テラス面ＴＲＳ１及び第２テラス面ＴＲＳ２の各々と直交している。
【0016】
本明細書において、「素子分離部ＩＳＬの表面に形成されている段差部ＳＴＰ」は、ステップ面ＳＴＳ、第１テラス面ＴＲＳ１、及び第２テラス面ＴＲＳ２のうち少なくともいずれかが素子分離部ＩＳＬの表面により構成されている段差部を意味する。
【0017】
半導体装置ＳＤ１の段差部ＳＴＰは、ステップ面ＳＴＳ、第１テラス面ＴＲＳ１、及び第２テラス面ＴＲＳ２の各々が素子分離部ＩＳＬの表面により構成されている。異なる観点から言えば、素子分離部ＩＳＬは、トレンチに埋め込まれている絶縁膜の厚みが相対的に大きい厚肉部ＩＳＬａと、その厚みが相対的に小さい薄肉部ＩＳＬｂとを有している。半導体装置ＳＤ１では、第１テラス面ＴＲＳ１は、第２テラス面ＴＲＳ２よりも上方に位置する。第１テラス面ＴＲＳ１は、厚肉部ＩＳＬａの上面の一部である。第２テラス面ＴＲＳ２は、薄肉部ＩＳＬｂの上面の一部である。ステップ面ＳＴＳは、厚肉部ＩＳＬａの側面である。第２テラス面ＴＲＳ２は、半導体基板ＳＵＢの主面ＭＳＦよりも低い。
【0018】
図１に示されるように、半導体装置ＳＤ１は、段差部ＳＴＰを跨ぐように形成されているダミーパターンＤＭ１をさらに備える。ダミーパターンＤＭ１は、素子分離部ＩＳＬの厚肉部ＩＳＬａ上に位置する第１部分と、第１部分と連なっておりかつ素子分離部ＩＳＬの薄肉部ＩＳＬｂ上に位置する第２部分とを有している。半導体装置ＳＤ１において、ダミーパターンＤＭ１は、第１素子ＳＥ１の一部と同等の構成を備えている。半導体装置ＳＤ１の製造方法において、ダミーパターンＤＭ１は、第１素子ＳＥ１の一部を形成する工程においてこれと同時に形成される。半導体装置ＳＤ１において、ダミーパターンＤＭ１の構成は、第２素子ＳＥ２の構成とは異なっている。ダミーパターンＤＭ１は、第１素子ＳＥ１と同様に、高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１とを有している。
【0019】
高誘電率絶縁膜ＨＫを構成する材料は、窒化ケイ素（Ｓｉ3Ｎ4）よりも高い比誘電率を有する任意の材料であればよい。高誘電率絶縁膜ＨＫを構成する材料の比誘電率は、８．０以上である。好ましくは、高誘電率絶縁膜ＨＫを構成する材料は、いわゆるＨｉｇｈ－ｋ材料である。好ましくは、高誘電率絶縁体膜ＨＫを構成する材料は、第１金属を含む。好ましくは、第１金属は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、及びイットリウム（Ｙ）からなる群から選択される少なくともいずれかを含む。好ましくは、高誘電率絶縁膜ＨＫを構成する材料は、酸化ハフニウム（Ｈｆ０2）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｏ3）、ＨｆＡｌＯＮ、酸化イットリウム（Ｙ2Ｏ3）からなる群から選択される少なくともいずれかを含む。高誘電率絶縁膜ＨＫは、その内部または表面に分散しておりかつ上記第１金属とは異なる第２金属により構成されている金属微粒子を有していてもよい。後者の構成については、実施の形態３において後述する。
【0020】
ダミーパターンＤＭ１の上面には、第１導電膜ＣＦ１のみが露出している。第１導電膜ＣＦ１は、高誘電率絶縁膜ＨＫの上面を覆う導電膜である。ダミーパターンＤＭ１において互いに反対方向を向いている両側面には、高誘電率絶縁膜ＨＫが露出している。高誘電率絶縁膜ＨＫは、ダミーパターンＤＭ１において、その側面にのみ露出し、その上面には露出していない。
【0021】
図１に示されるように、半導体装置ＳＤ１は、ダミーパターンＤＭ１の両側面に露出する高誘電率絶縁膜ＨＫを覆うサイドウォール絶縁膜ＤＳＷＩをさらに備える。サイドウォール絶縁膜ＤＷＳＩは、ダミーパターンＤＭ１の両側面に露出している高誘電率絶縁膜ＨＫと接している。サイドウォール絶縁膜ＤＳＷＩは、少なくともダミーパターンＤＭ１の高誘電率絶縁膜ＨＫを覆っていればよいが、好ましくはダミーパターンＤＭ１の側面の全体を覆っている。高誘電率絶縁膜ＨＫは、第１導電膜ＣＦ１、後述する第１絶縁膜ＩＦ１、及びサイドウォール絶縁膜ＤＷＳＩと接しており、後述する層間絶縁膜ＩＬＤと接していない。
【0022】
サイドウォール絶縁膜ＤＳＷＩを構成する材料は、第１素子ＳＥ１に含まれるサイドウォール絶縁膜ＳＷＩを構成する材料と同じであり、例えば酸化ケイ素（ＳｉＯ2）及び窒化ケイ素（Ｓｉ３Ｎ４）の少なくともいずれかを含む。サイドウォール絶縁膜ＳＷＩ及びサイドウォール絶縁膜ＤＳＷＩの各々は、ＳｉＯ2膜とＳｉ３Ｎ４膜との積層膜であってもよい。
【0023】
半導体装置ＳＤ１の第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤは、第１素子ＳＥ１、第２素子ＳＥ２、ダミーパターンＤＭ１及びサイドウォール絶縁膜ＤＳＷＩの周囲を埋め込んでいる。層間絶縁膜ＩＬＤを構成する材料は、例えばＳｉＯ2である。
【0024】
半導体装置ＳＤ１は、より具体的には、以下の構成を備えている。
半導体基材ＳＢは、例えば単結晶の半導体材料により構成されている。半導体基材ＳＢは、例えば単結晶シリコンで構成されている。第１半導体領域ＳＲ１ａ、第２半導体領域ＳＲ１ｂ、第３半導体領域ＳＲ３、第４半導体領域ＳＲ２ａ、第５半導体領域ＳＲ２ｂ及び第６半導体領域ＳＲ４の各々は、不純物が半導体基材ＳＢにドープされることにより形成されている。
半導体基材ＳＢは、例えば単結晶の半導体材料により構成されている。半導体基材ＳＢは、例えば単結晶シリコンで構成されている。第１半導体領域ＳＲ１ａ、第２半導体領域ＳＲ１ｂ、第３半導体領域ＳＲ３、第４半導体領域ＳＲ２ａ、第５半導体領域ＳＲ２ｂ及び第６半導体領域ＳＲ４の各々は、不純物が半導体基材ＳＢにドープされることにより形成されている。
【0025】
図１に示されるように、半導体基板ＳＵＢの第１領域Ｒ１には、半導体基材ＳＢ上に、第１半導体領域ＳＲ１ａ、第２半導体領域ＳＲ１ｂ、及び第３半導体領域ＳＲ３が形成されている。第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂは、半導体基板ＳＵＢの主面ＭＳＦに形成されている。第３半導体領域ＳＲ３は、第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂを囲むように、半導体基板ＳＵＢの主面ＭＳＦに形成されている。第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂは、第３半導体領域ＳＲ３を挟んで互いに間隔を空けて配置されている。
【0026】
第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂの導電型は、第３半導体領域ＳＲ３の導電型とは異なる。第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂの導電型がｎ型である場合、第３半導体領域ＳＲ３の導電型はｐ型である。第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂの導電型がｐ型である場合、第３半導体領域ＳＲ３の導電型はｎ型である。
【0027】
図１に示されるように、第１素子ＳＥ１は、例えばＭＩＳＦＥＴである。第１素子ＳＥ１は、第１半導体領域ＳＲ１ａ、第２半導体領域ＳＲ１ｂ、第３半導体領域ＳＲ３、ゲート絶縁膜ＧＩ１、ゲート電極ＧＴ、及びサイドウォール絶縁膜ＳＷＩを含む。
【0028】
第１半導体領域ＳＲ１ａは、例えば上記トランジスタのソース領域である。第２半導体領域ＳＲ１ｂは、例えば上記トランジスタのドレイン領域である。第３半導体領域ＳＲ３は、上記トランジスタのウェル領域である。
【0029】
図１に示されるように、ゲート絶縁膜ＧＩ１及びゲート電極ＧＴは、第１半導体領域ＳＲ１ａと第２半導体領域ＳＲ１ｂとの間に挟まれている第３半導体領域ＳＲ３の表面上に形成されている。
【0030】
図１に示されるように、ゲート絶縁膜ＧＩ１は、第１絶縁膜ＩＦ１と高誘電率絶縁膜ＨＫとの積層体である。第１絶縁膜ＩＦ１の比誘電率は、高誘電率絶縁膜ＨＫの比誘電率よりも低い。第１絶縁膜ＩＦ１は、高誘電率絶縁膜ＨＫと半導体基板ＳＵＢとの間を隔てている。第１絶縁膜ＩＦ１は、第３半導体領域ＳＲ３の表面に接している。高誘電率絶縁膜ＨＫは、第１絶縁膜ＩＦ１上に形成されている。ゲート電極ＧＴは、ゲート絶縁膜ＧＩ１上に形成されている。第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及びゲート電極ＧＴが、この記載順に第３半導体領域ＳＲ３の表面から上方に向かって積層している。本明細書では、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及びゲート電極ＧＴの積層体を、第１積層体ＳＴ１とも記載する。
【0031】
図１に示されるように、第１積層体ＳＴ１は、ゲート電極ＧＴのみが表出する上面と、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ及びゲート電極ＧＴの各々が表出する側面とを有している。異なる観点から言えば、高誘電率絶縁膜ＨＫは、第１積層体ＳＴ１の側面に表出している。高誘電率絶縁膜ＨＫは、第１積層体ＳＴ１の上面に表出していない。
【0032】
図１に示されるように、サイドウォール絶縁膜ＳＷＩは、第１積層体ＳＴ１の上記側面を覆っている。
【0033】
第１絶縁膜ＩＦ１を構成する材料は、電気的絶縁性を有し、高誘電率絶縁膜ＨＫよりも低い比誘電率を有する材料であり、例えばＳｉＯ2及びＳｉ3Ｎ4の少なくともいずれかである。
【0034】
ゲート電極ＧＴを構成する材料は、導電性を有する任意の材料であればよい。ゲート電極ＧＴは、例えば不純物がドープされたポリシリコンにより構成されている。
【0035】
図１に示されるように、半導体基板ＳＵＢの第２領域Ｒ２には、半導体基材ＳＢ上に、第４半導体領域ＳＲ２ａ、第５半導体領域ＳＲ２ｂ、及び第６半導体領域ＳＲ４が形成されている。第４半導体領域ＳＲ２ａ及び第５半導体領域ＳＲ２ｂは、半導体基板ＳＵＢの主面ＭＳＦに形成されている。第６半導体領域ＳＲ４は、第４半導体領域ＳＲ２ａ及び第５半導体領域ＳＲ２ｂを囲むように、半導体基板ＳＵＢの主面ＭＳＦに形成されている。第４半導体領域ＳＲ２ａ及び第５半導体領域ＳＲ２ｂは、第６半導体領域ＳＲ４を挟んで互いに間隔を空けて配置されている。
【0036】
第４半導体領域ＳＲ２ａ及び第５半導体領域ＳＲ２ｂの導電型は、第６半導体領域ＳＲ４の導電型とは異なる。第４半導体領域ＳＲ２ａ及び第５半導体領域ＳＲ２ｂの導電型がｎ型である場合、第６半導体領域ＳＲ４の導電型はｐ型である。第４半導体領域ＳＲ２ａ及び第５半導体領域ＳＲ２ｂの導電型がｐ型である場合、第６半導体領域ＳＲ４の導電型はｎ型である。
【0037】
図１に示されるように、第２素子ＳＥ２は、例えばＭＯＮＯＳ型のメモリ素子であり、ＭＯＮＯＳ膜を適用したスプリットゲート型のトランジスタを備える。第２素子ＳＥ２は、第４半導体領域ＳＲ２ａ、第５半導体領域ＳＲ２ｂ、第６半導体領域ＳＲ４、ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、積層絶縁膜ＯＮＯ、メモリゲート電極ＭＧ、及びキャップ絶縁膜ＣＩ１，ＣＩ２を含む。
【0038】
第４半導体領域ＳＲ２ａは、例えば上記メモリ素子におけるソース領域である。第５半導体領域ＳＲ２ｂは、例えば上記メモリ素子におけるドレイン領域である。第６半導体領域ＳＲ４は、上記メモリ素子におけるウェル領域である。
【0039】
図１に示されるように、ゲート絶縁膜ＧＩ２及び積層絶縁膜ＯＮＯは、第４半導体領域ＳＲ２ａと第５半導体領域ＳＲ２ｂとの間に挟まれている第６半導体領域ＳＲ４の表面上に並んで形成されている。ゲート絶縁膜ＧＩ２及び積層絶縁膜ＯＮＯは、第６半導体領域ＳＲ４の表面と接している。
【0040】
コントロールゲート電極ＣＧは、ゲート絶縁膜ＧＩ２上に形成されている。ゲート絶縁膜ＧＩ２とコントロールゲート電極ＣＧとが、メモリ素子のコントロールゲートを構成する。メモリゲート電極ＭＧは、積層絶縁膜ＯＮＯ上に形成されている。積層絶縁膜ＯＮＯとメモリ電極ＭＧとがメモリ素子のメモリゲートを構成する。
【0041】
積層絶縁膜ＯＮＯは、第６半導体領域ＳＲ４とメモリゲート電極ＭＧとの間に介在している部分と、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している部分とを有している。コントロールゲート電極ＣＧとメモリゲート電極ＭＧとは、その間に介在する積層絶縁膜ＯＮＯによって電気的に分離されている。コントロールゲート電極ＣＧとメモリゲート電極ＭＧとは、その間に積層絶縁膜ＯＮＯとは異なる絶縁膜を形成することによって、電気的に分離されてもよい。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの側面上に、積層絶縁膜ＯＮＯを介在させてサイドウォール状に形成されている。
【0042】
コントロールゲート電極ＣＧ上には、キャップ絶縁膜ＣＩ１が形成されている。さらに、キャップ絶縁膜ＣＩ２が、第２領域Ｒ２の表面、すなわち半導体基板ＳＵＢの主面ＭＳＦ、ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、積層絶縁膜ＯＮＯ、メモリゲート電極ＭＧ、及びキャップ絶縁膜ＣＩ１、を覆うように形成されている。
【0043】
ゲート絶縁膜ＧＩ２及び積層絶縁膜ＯＮＯは、高誘電率絶縁膜ＨＫを含まない。ゲート絶縁膜ＧＩ２を構成する材料は、電気的絶縁性を有し、高誘電率絶縁膜ＨＫよりも低い比誘電率を有する材料であり、例えばＳｉＯ2及びＳｉ3Ｎ4の少なくともいずれかである。積層絶縁膜ＯＮＯは、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層させた積層膜である。コントロールゲート電極ＣＧ及びメモリゲート電極ＭＧの各々は、導電性を有する任意の材料であればよい。コントロールゲート電極ＣＧ及びメモリゲート電極ＭＧの各々は、例えば不純物がドープされたポリシリコンにより構成されている。キャップ絶縁膜ＣＩ１を構成する材料は、例えばＳｉ3Ｎ4である。
【0044】
図１に示されるように、半導体基板ＳＵＢの素子分離領域Ｒ３には、半導体基材ＳＢ上に素子分離部ＩＳＬが形成されている。素子分離部ＩＳＬの表面には、段差部ＳＴＰが形成されている。ダミーパターンＤＭ１は、段差部ＳＴＰを跨ぐように、素子分離部ＩＳＬ上に形成されている。
【0045】
ダミーパターンＤＭ１は、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１を含む。第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１は、この記載順に、段差部ＳＴＰのステップ面ＳＴＳ、第１テラス面ＴＲＳ１、及び第２テラス面ＴＲＳ２の各々の上に積層している。ダミーパターンＤＭ１の一部は、素子分離部ＩＳＬの厚肉部ＩＳＬａ上に形成されている。ダミーパターンＤＭ１の残部は、素子分離部ＩＳＬの薄肉部ＩＳＬｂ上に形成されている。ダミーパターンＤＭ１の高さ、すなわち素子分離部ＩＳＬの表面からダミーパターンＤＭ１の上面までの最短距離は、第１素子ＳＥ１の上記積層体ＳＴ１の高さと同等である。
【0046】
第１絶縁膜ＩＦ１の下面は、段差部ＳＴＰのステップ面ＳＴＳ、第１テラス面ＴＲＳ１、及び第２テラス面ＴＲＳ２の各々と接している。高誘電率絶縁膜ＨＫの下面は、第１絶縁膜ＩＦ１の上面と接している。第１導電膜ＣＦ１の下面は、高誘電率絶縁膜ＨＫの上面と接している。
【0047】
ダミーパターンＤＭ１において互いに反対方向を向いている両側面には、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の各々が露出している。サイドウォール絶縁膜ＤＳＷＩは、ダミーパターンＤＭ１の両側面から露出している第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の各々を覆っている。
【0048】
第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、第１導電膜ＣＦ１、及びサイドウォール絶縁膜ＤＳＷＩは、それぞれ、第１素子ＳＥ１のゲート絶縁膜ＧＩ１、高誘電率絶縁膜ＨＫ、ゲート電極ＧＴ、及びサイドウォール絶縁膜ＳＷＩと同等の構成を有している。
【0049】
【0050】
半導体装置ＳＤ１の製造方法は、素子分離部ＩＳＬの表面に段差部ＳＴＰが形成されている半導体基板ＳＵＢを準備する工程（Ｓ１）、段差部ＳＴＰを跨ぐように高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１を成膜する工程（Ｓ２）、高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１からダミーパターンＤＭ１を形成する工程（Ｓ３）、及びサイドウォール絶縁膜ＳＷＩを形成する工程（Ｓ４）を備える。
【0051】
工程（Ｓ１）で準備される半導体基板ＳＵＢにおいて、段差部ＳＴＰは任意の方法により形成されていればよいが、例えば以下のように形成される。
【0052】
素子分離部ＩＳＬを有する半導体基板ＳＵＢが準備される（工程（Ｓ１ａ））。素子分離部ＩＳＬは、半導体基板ＳＵＢの素子分離領域Ｒ３内において主面ＭＳＦにトレンチを形成し、当該トレンチに絶縁膜を埋め込むことにより、素子分離領域Ｒ３内の主面ＭＳＦに形成される。
【0053】
次に、半導体基板ＳＵＢの第２領域Ｒ２内に第２素子ＳＥ２の一部（ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、及びキャップ絶縁膜ＣＩ１）が形成されるとともに、素子分離部ＩＳＬの表面に段差部ＳＴＰが形成される（工程（Ｓ１ｂ））。
【0054】
工程（Ｓ１ｂ）では、第１に、図３に示されるように、素子分離部ＩＳＬを有する半導体基板ＳＵＢの主面ＭＳＦ上に、ゲート絶縁膜ＧＩ２、第２導電膜ＣＦ２、及びキャップ絶縁膜ＣＩ１の積層膜（ボトム膜）が成膜される。成膜方法は、特に制限されないが、例えばＣＶＤ（Chemical Vapor Deposition）法である。ゲート絶縁膜ＧＩ２、第２導電膜ＣＦ２、及びキャップ絶縁膜ＣＩ１は、第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３の各々に成膜される。
【0055】
工程（Ｓ１ｂ）では、第２に、図４に示されるように、ゲート絶縁膜ＧＩ２、第２導電膜ＣＦ２、及びキャップ絶縁膜ＣＩ１が、マスクＭＫ１を用いたエッチング処理によりパターニングされる。マスクＭＫ１は、第２領域Ｒ２において第２素子ＳＥ２が形成されるべき領域に位置する部分と、第１領域Ｒ１の全体に渡って形成されている部分と、素子分離部ＩＳＬにおいて第１領域Ｒ１側に位置する一部分に位置する部分を覆うようにキャップ絶縁膜ＣＩ１上に形成される部分とを有している。マスクＭＫ１のうち第１領域Ｒ１に位置する部分（第１領域の全体に渡って形成されている部分）の端部は、素子分離部ＩＳＬ上に配置される。マスクＭＫ１のうち第１領域Ｒ１の全体に渡って形成されている部分の端部が第１領域Ｒ１内に配置される場合、第１領域Ｒ１において半導体基板ＳＵＢ上に形成されている任意の膜（例えばゲート絶縁膜ＧＩ２、第２導電膜ＣＦ２、及びキャップ絶縁膜ＣＩ１を含む積層膜）の一部がエッチング処理によって除去されることになり、第１領域Ｒ１において当該膜の残渣が発生してしまうおそれがある。マスクＭＫ１のうち第１領域Ｒ１の全体に渡って形成されている部分の端部が第２領域Ｒ２内に配置される場合、第２素子ＳＥ２を構成しないゲート絶縁膜ＧＩ２、第２導電膜ＣＦ２、及びキャップ絶縁膜ＣＩ１を含むダミーパターンが第２領域Ｒ２上に形成されるため、第２素子ＳＥ２の第２導電膜ＣＦ２とダミーパターンの第２導電膜ＣＦ２とが短絡するおそれがある。
【0056】
これにより、第２領域Ｒ２内において、ゲート絶縁膜ＧＩ２、第２導電膜ＣＦ２、及びキャップ絶縁膜ＣＩ１から、それぞれ、第２素子ＳＥ２のゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、及びキャップ絶縁膜ＣＩ１が形成される。さらに、本工程では、オーバーエッチング処理が施される。これにより、素子分離部ＩＳＬの表面に、段差部ＳＴＰａ及び段差部ＳＴＰｂが形成される。その後、マスクＭＫ１が除去される。
【0057】
段差部ＳＴＰａは、ステップ面ＳＴＳａ、第１テラス面ＴＲＳ１及び第２テラス面ＴＲＳ２ａを有する。ステップ面ＳＴＳａ、第１テラス面ＴＲＳ１及び第２テラス面ＴＲＳ２ａは、素子分離部ＩＳＬの絶縁膜の表面である。段差部ＳＴＰａの第２テラス面ＴＲＳ２ａは、例えば半導体装置ＳＤ１の第２テラス面ＴＲＳ２よりも上方に位置している。段差部ＳＴＰａのステップ面ＳＴＳａは、例えば半導体装置ＳＤ１のステップ面ＳＴＳの一部分（上方部分）である。
【0058】
段差部ＳＴＰｂは、段差部ＳＴＰａよりも第２領域Ｒ２側に形成される。段差部ＳＴＰｂは、素子分離部ＩＳＬを構成するトレンチの側壁面の一部であるステップ面と、素子分離部ＩＳＬの薄肉部ＩＳＬｂの上面の一部からなるテラス面と、第２領域Ｒ２内の半導体基板ＳＵＢの主面ＭＳＦの一部からなるテラス面とにより構成される。
【0059】
段差部ＳＴＰａ及び段差部ＳＴＰｂのうち、段差部ＳＴＰａから形成される段差部ＳＴＰ上にのみ、ダミーパターンＤＭ１が形成される。段差部ＳＴＰｂ上には、ダミーパターンは形成されない。
【0060】
段差部ＳＴＰａのステップ高さは、本工程でのオーバーエッチングの処理量に応じる。段差部ＳＴＰａのステップ高さは、最終的に製造される半導体装置ＳＤ１における段差部ＳＴＰのステップ高さ以下であり、例えば半導体装置ＳＤ１における段差部ＳＴＰのステップ高さ未満である。後工程において、素子分離部ＩＳＬの薄肉部は、例えば本工程よりも薄肉化される。
【0061】
工程（Ｓ１ｂ）では、第３に、図５に示されるように、積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３が、段差部ＳＴＰを跨ぐように成膜される。積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３の成膜方法は、特に制限されないが、例えばＣＶＤ法である。積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３は、第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３の各々に成膜される。
【0062】
工程（Ｓ１ｂ）では、第４に、図６に示されるように、積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３が、異方性エッチング（エッチバック）処理される。これにより、第２領域Ｒ２において、積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３が、コントロールゲート電極ＣＧを挟む１対のサイドウォール状パターンに加工される。素子分離領域Ｒ３には、積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３の残存部が、素子分離部ＩＳＬの段差部ＳＴＰａの第２テラス面ＴＲＳ２ａ上に形成される。
【0063】
工程（Ｓ１ｂ）では、第５に、図７に示されるように、第２領域Ｒ２において積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３からなりコントロールゲート電極ＣＧを挟む１対のサイドウォール状パターンの一方が除去されるとともに、素子分離領域Ｒ３において上記残存部が除去される。具体的には、第２領域Ｒ２及び素子分離領域Ｒ３において積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３を除去すべき領域のみを露出させるマスクＭＫ２を用いて、積層絶縁膜ＯＮＯ及び第３導電膜ＣＦ３が除去される。このとき、素子分離部ＩＳＬの薄肉部ＩＳＬｂは、さらに薄肉化される。その後、マスクＭＫ２が除去される。このようにして、メモリゲート電極ＭＧが形成される。
【0064】
なお、マスクＭＫ２は、第２領域Ｒ２において第２素子ＳＥ２が形成されるべき領域に位置する部分、第１領域Ｒ１の全体に渡って形成されている部分、及び素子分離部ＩＳＬにおいて上記残存部と第１領域Ｒ１との間に位置する部分の少なくとも一部に配置されているとともに、素子分離部ＩＳＬにおいて上記残存部を露出させるように主面ＭＳＦ上に形成されている部分を有している。マスクＭＫ２のうち第１領域Ｒ１の全体に渡って形成されている部分の端部は、素子分離領域Ｒ３において上記段差部と第１領域Ｒ１との間に配置される。仮に、マスクＭＫ２のうち第１領域Ｒ１の全体に渡って形成されている部分の端部が第１領域Ｒ１内に配置される場合、第１領域Ｒ１において半導体基板ＳＵＢ上に形成されている任意の膜の一部がエッチング処理によって除去されることになり、第１領域Ｒ１において当該膜の残渣が発生してしまうおそれがあるためである。
【0065】
工程（Ｓ１ｂ）では、第６に、図８に示されるように、キャップ絶縁膜ＣＩ２が第２領域Ｒ２の表面上に形成される。キャップ絶縁膜ＣＩ２は、例えばＣＶＤ法により成膜された後、写真製版及びエッチング処理によりパターニングされることにより、形成される。工程（Ｓ１ｂ）では、このようにして、段差部ＳＴＰが素子分離部ＩＳＬの表面に形成されている半導体基板ＳＵＢが形成される。段差部ＳＴＰは、ステップ面ＳＴＳ、第１テラス面ＴＲＳ１、及び第２テラス面ＴＲＳ２を有している。
【0066】
工程（Ｓ２）では、図９に示されるように、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１が、工程（Ｓ１）にて準備された半導体基板ＳＵＢの段差部ＳＴＰを跨ぐように成膜される。第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１は、少なくとも第１領域Ｒ１及び素子分離領域Ｒ３に成膜される。例えば、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１が第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３に成膜された後、第２領域Ｒ２に成膜された第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１のみが除去されることにより、図９に示される構造体が得られる。高誘電率絶縁膜ＨＫの成膜方法は、例えばＡＬＤ（Atomic layer Deposition）法、もしくはスパッタ法である。第１絶縁膜ＩＦ１及び第１導電膜ＣＦ１の各々の成膜方法は、例えばＣＶＤ法である。
【0067】
図９に示されるように、第１導電膜ＣＦ１の上面には、段差部ＳＴＰに起因した段差が形成される。第１導電膜ＣＦ１の上面は、第１領域Ｒ１側に位置する平坦面と、第２領域Ｒ２側に位置する平坦面と、両平坦面間を接続しかつ平坦面の各々と交差する方向に延びているステップ面とを有する。
【0068】
工程（Ｓ３）では、第１に、図１０に示されるように、マスクＭＫ３が形成される。マスクＭＫ３は、第１領域Ｒ１において第１素子ＳＥ１が形成されるべき領域と、第２領域Ｒ２の全体と、段差部ＳＴＰを跨ぐ領域とを覆うように、形成される。
【0069】
図１０に示されるように、素子分離部ＩＳＬ上に位置するマスクＭＫ３は、例えば第１導電膜ＣＦ１の上面に形成されている段差を跨ぐように形成される。素子分離部ＩＳＬ上に位置するマスクＭＫ３の第１領域Ｒ１側を向いた側面は、素子分離部ＩＳＬの厚肉部ＩＳＬａ上に形成される。素子分離部ＩＳＬ上に位置するマスクＭＫ３の第２領域Ｒ２側を向いた側面は、素子分離部ＩＳＬの薄肉部ＩＳＬｂ上にであって第１導電膜ＣＦ１の上面の上記ステップ面よりも第２領域Ｒ２側に形成される。
【0070】
工程（Ｓ３）では、第２に、図１１に示されるように、上記マスクＭＫ３から露出している第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１が部分的に除去される。これにより、第１領域Ｒ１において、第１素子ＳＥ１のゲート絶縁膜ＧＩ１が第１絶縁膜ＩＦ１及び高誘電率絶縁膜ＨＫから形成され、ゲート電極ＧＴが第１導電膜ＣＦ１から形成される。つまり、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及びゲート電極ＧＴからなる第１積層体ＳＴ１が形成される。さらに、素子分離領域Ｒ３において、ダミーパターンＤＭ１が段差部ＳＴＰを跨ぐように形成される。本工程（Ｓ３）におけるダミーパターンＤＭ１では、素子分離部ＩＳＬの厚肉部ＩＳＬａ上に位置する高誘電率絶縁膜ＨＫの側面ＨＫＳ、及び素子分離部ＩＳＬの薄肉部ＩＳＬｂ上に位置する高誘電率絶縁膜ＨＫの側面ＨＫＳは、外部に露出している。マスクＭＫ３は、上記除去終了後に除去される。
【0071】
工程（Ｓ４）では、図１２に示されるように第１素子ＳＥ１の第１積層体ＳＴ１の両側面を覆うサイドウォール絶縁膜ＳＷＩ、及びダミーパターンＤＭ１の両側面を覆うサイドウォール絶縁膜ＤＳＷＩが形成される。サイドウォール絶縁膜ＳＷＩ及びサイドウォール絶縁膜ＤＳＷＩは、半導体基板ＳＵＢの主面ＭＳＦを覆うように図示しない絶縁膜を成膜した後、その絶縁膜に異方性エッチング処理を行うことにより、同時に形成される。
【0072】
【0073】
比較例に係る半導体装置は、ダミーパターンＤＭ１に代えて、段差部のステップ面に対してサイドウォール状に残されており、段差部を跨ぐように形成されていない残存部（ダミーパターン）を備えている。比較例におけるダミーパターンは、第１絶縁膜、高誘電率絶縁膜、及び第１導電膜から第１素子のゲート絶縁膜及びゲート電極を形成する際に、素子分離部ＩＳＬの段差部ＳＴＰ上にマスクＭＫ３を形成せず、素子分離領域Ｒ３内の第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の全体に異方性エッチング処理を施した場合に、残存するものである。比較例におけるダミーパターンは、上面と第２領域側に位置する側面とを有し、高誘電率絶縁膜は、ダミーパターンの上面及び側面において露出する。
【0074】
比較例に係る半導体装置では、高誘電率絶縁膜ＨＫがダミーパターンの上面及び側面において露出する。比較例におけるダミーパターンの上面を覆う保護膜は、第１素子のゲート絶縁膜及びゲート電極の側面を覆うサイドウォール絶縁膜を形成する工程において、形成し得ない。また、比較例におけるダミーパターンの側面の高さ（主面ＭＳＦに直交する方向の長さ）は、第１素子のゲート絶縁膜及びゲート電極の側面の高さよりも低い。そのため、第１素子のゲート絶縁膜及びゲート電極の側面を覆うサイドウォール絶縁膜を形成する工程において、比較例におけるダミーパターンの上面及び側面を覆う絶縁膜を形成することは困難である。
【0075】
そのため、比較例に係る半導体装置では、高誘電率絶縁膜ＨＫがダミーパターンにおいて露出することを防止することは困難である。その結果、比較例に係る半導体装置の製造方法では、ダミーパターンの上面及び側面が表出している状態において行われる各処理時に、高誘電率絶縁膜を構成する材料の一部が離脱して半導体装置の他の領域又は製造装置内等の意図しない場所に再付着するという問題がある。
【0076】
これに対し、半導体装置ＳＤ１では、サイドウォール絶縁膜ＤＳＷＩが、ダミーパターンＤＭ１の両側面に露出する高誘電率絶縁膜ＨＫを覆っているため、高誘電率絶縁膜ＨＫを構成する材料の一部が離脱して半導体装置ＳＤ１の他の領域又は製造装置内等の意図しない場所に再付着することが防止され得る。
【0077】
なお、比較例に係る半導体装置において、上記問題を解消する方法として、第１素子のゲート絶縁膜及びゲート電極を形成する工程においてダミーパターンを残さずに除去しきる方法が挙げられる。しかし、段差部のステップ高さが高誘電率絶縁膜の膜厚を超えている場合、当該段差部のステップ面にサイドウォール状に残存したダミーパターンを第１素子のゲート絶縁膜及びゲート電極を形成する工程において完全に除去することは困難である。比較例におけるダミーパターンを完全に除去するには、ダミーパターンの除去のみを目的とする工程を実施する必要が生じる。
【0078】
これに対し、半導体装置ＳＤ１の製造方法では、ダミーパターンの除去のみを目的とする工程が不要である。工程（Ｓ３）において段差部ＳＴＰ上をも覆うマスクＭＫ３を用いて第１素子ＳＥ１のゲート絶縁膜ＧＩ及びゲート電極ＧＴを形成することにより、これと同時にダミーパターンＤＭ１が形成される。その結果、高誘電率絶縁膜を構成する材料の離脱及び再付着が防止された半導体装置ＳＤ１は、高誘電率絶縁膜を構成する材料の離脱及び再付着が防止されていない比較例に係る半導体装置と同等の工数で、製造され得る。
【0079】
また、比較例に係る半導体装置において、段差部のステップ高さが高誘電率絶縁膜ＨＫの膜厚を超えている場合、当該段差部のステップ面上にサイドウォール状に形成されている残存部は除去されにくい。そのため、比較例におけるダミーパターンの上面から高誘電率絶縁膜が露出することによる上記問題を解消することは困難である。
【0080】
これに対し、上述のように、半導体装置ＳＤ１では、段差部ＳＴＰのステップ高さは、高誘電率絶縁膜ＨＫの膜厚を超えていても、高誘電率絶縁膜を構成する材料の一部が離脱して半導体装置ＳＤ１の他の領域又は製造装置内等の意図しない場所に再付着することが防止され得る。
【0081】
（実施の形態２）
＜実施の形態２に係る半導体装置の構成＞
図１３に示されるように、実施の形態２に係る半導体装置ＳＤ２は、実施の形態１に係る半導体装置ＳＤ１と基本的に同様の構成を備えるが、第１素子ＳＥ１及び第２素子ＳＥ２が高誘電率絶縁膜ＨＫを含み、ダミーパターンＤＭ１に加えてダミーパターンＤＭ２を備えている点で、半導体装置ＳＤ１とは異なる。以下では、半導体装置ＳＤ２が半導体装置ＳＤ１とは異なる点を主に説明する。
＜実施の形態２に係る半導体装置の構成＞
図１３に示されるように、実施の形態２に係る半導体装置ＳＤ２は、実施の形態１に係る半導体装置ＳＤ１と基本的に同様の構成を備えるが、第１素子ＳＥ１及び第２素子ＳＥ２が高誘電率絶縁膜ＨＫを含み、ダミーパターンＤＭ１に加えてダミーパターンＤＭ２を備えている点で、半導体装置ＳＤ１とは異なる。以下では、半導体装置ＳＤ２が半導体装置ＳＤ１とは異なる点を主に説明する。
【0082】
図１３に示されるように、第２素子ＳＥ２は、第１素子ＳＥ１と同様に、高誘電率絶縁膜ＨＫ（第２高誘電率絶縁膜）を含む。第２素子ＳＥ２は、例えば第１素子ＳＥ１よりも耐圧が高められている高耐圧半導体素子である。第２素子ＳＥ２は、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＴ２と、ゲート絶縁膜ＧＩ２及びゲート電極ＧＴ２の側面を覆うサイドウォール絶縁膜ＳＷＩとを備える。第２素子ＳＥ２のゲート絶縁膜ＧＩ２は、第２絶縁膜ＩＦ２（ボトム膜）と、高誘電率絶縁膜ＨＫとを含む。
【0083】
図１３に示されるように、素子分離部ＩＳＬの表面には、第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２が形成されている。
【0084】
図１３に示されるように、第１段差部ＳＴＰ１は、図１に示される半導体装置ＳＤ１における段差部ＳＴＰと基本的に同様の構成を備えるが、ステップ面ＳＴＳよりも第１領域Ｒ１側に位置する第１テラス面ＴＲＳ１が、ステップ面ＳＴＳよりも第２領域Ｒ２側に位置する第２テラス面ＴＲＳ２よりも低い位置に形成されている点で、段差部ＳＴＰとは異なる。半導体装置ＳＤ２の素子分離部ＩＳＬでは、厚肉部ＩＳＬａが第２領域Ｒ２側に、薄肉部ＩＳＬｂが第１領域Ｒ１側に形成されている。
【0085】
図１３に示されるように、第２段差部ＳＴＰ２は、第２ステップ面ＳＴＳ２と、第３テラス面ＴＲＳ３と、第４テラス面ＴＲＳ４とを有する。第２ステップ面ＳＴＳ２は、素子分離部ＩＳＬを構成するトレンチの側壁面の一部である。第２ステップ面ＳＴＳ２は、第１段差部ＳＴＰ１よりも第１領域Ｒ１側に位置し、第２領域Ｒ２側を向いている。第３テラス面ＴＲＳ３は、第２ステップ面ＳＴＳ２よりも第１領域Ｒ１側に位置する。第３テラス面ＴＲＳ３は、第１領域Ｒ１の半導体基板ＳＵＢの主面ＭＳＦの一部である。第４テラス面ＴＲＳ４は、第２ステップ面ＳＴＳ２よりも第２領域Ｒ２側に位置する。第４テラス面ＴＲＳ４は、第２ステップ面ＳＴＳ２を介して、第３テラス面ＴＲＳ３と接続されている。第４テラス面ＴＲＳ４は、素子分離部ＩＳＬの薄肉部ＩＳＬｂの上面の一部である。第４テラス面ＴＲＳ４は、例えば第１段差部ＳＴＰ１の第１テラス面ＴＲＳ１と同一平面上に位置する。
【0086】
図１３に示されるように、半導体装置ＳＤ２の第１段差部ＳＴＰ１は、ステップ面ＳＴＳ、第１テラス面ＴＲＳ１、及び第２テラス面ＴＲＳ２の各々が素子分離部ＩＳＬの表面により構成されている。半導体装置ＳＤ２の第２段差部ＳＴＰ２は、第２ステップ面ＳＴＳ２及び第３テラス面ＴＲＳ３が半導体基板ＳＵＢの表面により構成されており、第４テラス面ＴＲＳ４が素子分離部ＩＳＬの表面により構成されている。
【0087】
図１３に示されるように、半導体装置ＳＤ２は、第１段差部ＳＴＰ１を跨ぐように形成されている第１ダミーパターンＤＭ１と、第２段差部ＳＴＰ２を跨ぐように形成されている第２ダミーパターンＤＭ２とを備える。第２ダミーパターンＤＭ２は、第１素子ＳＥ１の一部と同様の構成を備える。第１ダミーパターンＤＭ１において、素子分離部ＩＳＬの厚肉部ＩＳＬａ上に位置する上記第１部分は、第２素子ＳＥ２の一部と同様の構成を備えている。第１ダミーパターンＤＭ１において、素子分離部ＩＳＬの薄肉部ＩＳＬｂ上に位置する上記第２部分は、第１素子ＳＥ１の一部と同様の構成を備えている。第１ダミーパターンＤＭ１に含まれる第１絶縁膜ＩＦ１は、例えばステップ面ＳＴＳ及び第２絶縁膜ＩＦ２の第１領域Ｒ１側を向いた側面に接している。
【0088】
後述する半導体装置ＳＤ２の製造方法において、第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各々は、第１素子ＳＥ１及び第２素子ＳＥ２の各々の一部を形成する工程においてこれらと同時に形成される。
【0089】
図１３に示されるように、第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各上面には、第１導電膜ＣＦ１のみが露出している。第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各々において互いに反対方向を向いている両側面には、高誘電率絶縁膜ＨＫが露出している。高誘電率絶縁膜ＨＫは、第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各々において、その両側面にのみ露出し、その上面には露出していない。
【0090】
図１３に示されるように、半導体装置ＳＤ２は、第１ダミーパターンＤＭ１の両側面に露出する高誘電率絶縁膜ＨＫを覆うサイドウォール絶縁膜ＤＳＷＩと、第２ダミーパターンＤＭ２の両側面に露出する高誘電率絶縁膜ＨＫを覆うサイドウォール絶縁膜ＤＳＷＩとをさらに備える。
【0091】
図１３に示されるように、第２ダミーパターンＤＭ２は、第１素子ＳＥ１と電気的に分離されている。第２ダミーパターンＤＭ２は、第１半導体領域ＳＲ１ａ及び第２半導体領域ＳＲ１ｂと電気的に分離されている。
【0092】
なお、半導体装置ＳＤ２において、第２素子ＳＥ２のゲート絶縁膜ＧＩ２は、第２絶縁膜ＩＦ２と、第２絶縁膜ＩＦ２上に形成されている第１絶縁膜ＩＦ１との積層膜であってもよい。この場合、第１ダミーパターンＤＭ１においてステップ面ＳＴＳよりも第２領域Ｒ２側に位置する第２部分は、第２絶縁膜ＩＦ２、第１絶縁膜ＩＦ１、及び第１導電膜ＣＦ１の積層膜により構成される。
【0093】
＜半導体装置ＳＤ２の製造方法＞
半導体装置ＳＤ２の製造方法は、半導体装置ＳＤ１の製造方法と基本的に同様の構成を備える。以下では、半導体装置ＳＤ２の製造方法が半導体装置ＳＤ１の製造方法とは異なる点を主に説明する。
半導体装置ＳＤ２の製造方法は、半導体装置ＳＤ１の製造方法と基本的に同様の構成を備える。以下では、半導体装置ＳＤ２の製造方法が半導体装置ＳＤ１の製造方法とは異なる点を主に説明する。
【0094】
工程（Ｓ１）では、素子分離部ＩＳＬの表面に第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２が形成されている半導体基板ＳＵＢが準備される。
【0095】
具体的には、工程（Ｓ１ａ）にて準備された素子分離部ＩＳＬを備える半導体基板ＳＵＢの第２領域Ｒ２内に、第２素子ＳＥ２の一部（第２絶縁膜ＩＦ２）が形成されることにより、素子分離部ＩＳＬの表面に第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２が形成される（工程（Ｓ１ｃ））。
【0096】
工程（Ｓ１ｃ）では、第１に、図１４に示されるように、素子分離部ＩＳＬを有する半導体基板ＳＵＢの主面ＭＳＦ上に、第２絶縁膜ＩＦ２が成膜される。成膜方法は、特に制限されないが、例えばＣＶＤ法である。第２絶縁膜ＩＦ２は、第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３の各々に成膜される。
【0097】
工程（Ｓ１ｃ）では、第２に、図１５に示されるように、第２絶縁膜ＩＦ２が、マスクＭＫ４を用いたエッチング処理によりパターニングされる。マスクＭＫ４は、第２領域Ｒ２の全体と、素子分離部ＩＳＬにおいて第２領域Ｒ２側に位置する一部分とを覆うように、第２絶縁膜ＩＦ２上に形成される。
【0098】
これにより、第２領域Ｒ２内において、第２領域Ｒ２及び素子分離部ＩＳＬにおいて第２領域Ｒ２側に位置する一部分に、第２絶縁膜ＩＦ２が形成される。さらに、本工程では、オーバーエッチング処理が施される。これにより、素子分離部ＩＳＬの表面に、第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２が形成される。その後、マスクＭＫ４は、除去される。
【0099】
第１段差部ＳＴＰ１は、半導体装置ＳＤ１の製造方法の工程（Ｓ１ｂ）において形成される段差部ＳＴＰと基本的に同様であり、ステップ面ＳＴＳ、第１テラス面ＴＲＳ１及び第２テラス面ＴＲＳ２を有する。ステップ面ＳＴＳ、第１テラス面ＴＲＳ１及び第２テラス面ＴＲＳ２は、素子分離部ＩＳＬの絶縁膜の表面である。
【0100】
第２段差部ＳＴＰ２は、半導体装置ＳＤ１の製造方法の工程（Ｓ１ｂ）において形成される段差部ＳＴＰｂと基本的に同様であるが、第１段差部ＳＴＰ１よりも第１領域Ｒ１側に形成される。第２段差部ＳＴＰ２は、素子分離部ＩＳＬを構成するトレンチの側壁面の一部である第２ステップ面ＳＴＳ２と、第１領域Ｒ１内の半導体基板ＳＵＢの主面ＭＳＦの一部からなる第３テラス面ＴＲＳ３と、素子分離部ＩＳＬの薄肉部ＩＳＬｂの上面の一部からなる第４テラス面ＴＲＳ４とにより構成される。第２段差部ＳＴＰ２の第４テラス面ＴＲＳ４は、第１段差部ＳＴＰ１の第１テラス面ＴＲＳ１と同一平面上に位置する。
【0101】
工程（Ｓ２）では、第１に、第１絶縁膜ＩＦ１が、少なくとも第１領域Ｒ１の全体及び素子分離部ＩＳＬにおいて第１領域Ｒ１側に位置する薄肉部ＩＳＬｂの全体を覆うように形成される。第１絶縁膜ＩＦ１は、第１段差部ＳＴＰ１の第１テラス面ＴＲＳ１及びステップ面ＳＴＳ、第２段差部ＳＴＰ２の第２ステップ面ＳＴＳ２、第３テラス面ＴＲＳ３、及び第４テラス面ＴＲＳ４、並びに第２絶縁膜ＩＦ２の側面と接するように形成される。第１絶縁膜ＩＦ１は、例えばＣＶＤ法により成膜された絶縁膜を写真製版及びエッチング処理によってパターニングすることにより、形成される。
【0102】
なお、上述のように、第１絶縁膜ＩＦ１は、第２絶縁膜ＩＦ２上に形成されてもよい。
工程（Ｓ２）では、第２に、図１６に示されるように、高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１が、第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２を跨ぐように成膜される。高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１は、第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３の各々に成膜される。第１領域Ｒ１内及び素子分離部ＩＳＬの薄肉部ＩＳＬｂ上において、高誘電率絶縁膜ＨＫは、第１絶縁膜ＩＦ１上に成膜される。第２領域Ｒ２内及び素子分離部ＩＳＬの厚肉部ＩＳＬａ上において、高誘電率絶縁膜ＨＫは、第２絶縁膜ＩＦ２上に成膜される。高誘電率絶縁膜ＨＫの成膜方法は、例えばＡＬＤ法である。第１導電膜ＣＦ１の成膜方法は、例えばＣＶＤ法である。
工程（Ｓ２）では、第２に、図１６に示されるように、高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１が、第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２を跨ぐように成膜される。高誘電率絶縁膜ＨＫ及び第１導電膜ＣＦ１は、第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３の各々に成膜される。第１領域Ｒ１内及び素子分離部ＩＳＬの薄肉部ＩＳＬｂ上において、高誘電率絶縁膜ＨＫは、第１絶縁膜ＩＦ１上に成膜される。第２領域Ｒ２内及び素子分離部ＩＳＬの厚肉部ＩＳＬａ上において、高誘電率絶縁膜ＨＫは、第２絶縁膜ＩＦ２上に成膜される。高誘電率絶縁膜ＨＫの成膜方法は、例えばＡＬＤ法である。第１導電膜ＣＦ１の成膜方法は、例えばＣＶＤ法である。
【0103】
工程（Ｓ３）では、第１に、図１７に示されるように、マスクＭＫ５が形成される。マスクＭＫ５は、第１素子ＳＥ１及び第２素子ＳＥ２の各々が形成されるべき領域と、第１段差部ＳＴＰ１を跨ぐ領域と、第２段差部ＳＴＰ２を跨ぐ領域とを覆うように形成される。
【0104】
工程（Ｓ３）では、第２に、図１８に示されるように、第１領域Ｒ１における第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の積層膜と、第２領域Ｒ２における第２絶縁膜ＩＦ２、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の積層膜とが、マスクＭＫ５を用いたエッチング処理により同時にパターニングされる。これにより、第１領域Ｒ１において、第１絶縁膜ＩＦ１、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の積層膜から、第１素子ＳＥ１のゲート絶縁膜ＧＩ及びゲート電極ＧＴ１が形成される。第２領域Ｒ２において、第２絶縁膜ＩＦ２、高誘電率絶縁膜ＨＫ、及び第１導電膜ＣＦ１の積層膜から、第２素子ＳＥ２のゲート絶縁膜ＧＩ２及びゲート電極ＧＴ２が形成される。さらに素子分離領域Ｒ３において、第１ダミーパターンＤＭ１が第１段差部ＳＴＰ１を跨ぐように形成され、第２ダミーパターンＤＭ２が第２段差部ＳＴＰ２を跨ぐように形成される。
【0105】
本工程（Ｓ３）における第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各々では、高誘電率絶縁膜ＨＫの側面が外部に露出している。マスクＭＫ５は、上記除去終了後に除去される。
【0106】
工程（Ｓ４）では、第１素子ＳＥ１のゲート絶縁膜ＧＩ１及びゲート電極ＧＴ１の両側面及び第２素子ＳＥ２のゲート絶縁膜ＧＩ２及びゲート電極ＧＴ２の両側面の各々を覆うサイドウォール絶縁膜ＳＷＩ、及び第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各々の両側面を覆うサイドウォール絶縁膜ＤＳＷＩが、形成される。サイドウォール絶縁膜ＳＷＩ及びサイドウォール絶縁膜ＤＳＷＩは、半導体基板ＳＵＢの主面ＭＳＦを覆うように図示しない絶縁膜を成膜した後、その絶縁膜に異方性エッチング処理を行うことにより、同時に形成される。
【0107】
このようにして、図１３に示される半導体装置ＳＤ２の主要部分が製造される。
＜効果＞
半導体装置ＳＤ２において、第１素子ＳＥ１及び第２素子ＳＥ２は、いずれも高誘電率絶縁膜ＨＫを含む。そのため、半導体装置ＳＤ２の製造方法において、高誘電率絶縁膜ＨＫは第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３内に渡って成膜されることが好ましい。他方、このように成膜される高誘電率絶縁膜ＨＫは、素子分離部ＩＳＬの表面に形成された第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２の各々を跨ぐことになる。そのため、上述した比較例に係る半導体装置の製造方法と同様に高誘電率絶縁膜ＨＫを加工すると、第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２の各々のステップ面上にサイドウォール状のダミーパターンが形成され、さらに各ダミーパターンの上面及び側面において高誘電率絶縁膜が露出することになる。上述のように、第１素子及び第２素子の各々のゲート絶縁膜及びゲート電極の側面にサイドウォール絶縁膜を形成する工程において、上記ダミーパターンの上面及び側面を覆う保護膜を、当該サイドウォール絶縁膜と同時に形成することは困難である。
＜効果＞
半導体装置ＳＤ２において、第１素子ＳＥ１及び第２素子ＳＥ２は、いずれも高誘電率絶縁膜ＨＫを含む。そのため、半導体装置ＳＤ２の製造方法において、高誘電率絶縁膜ＨＫは第１領域Ｒ１、第２領域Ｒ２、及び素子分離領域Ｒ３内に渡って成膜されることが好ましい。他方、このように成膜される高誘電率絶縁膜ＨＫは、素子分離部ＩＳＬの表面に形成された第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２の各々を跨ぐことになる。そのため、上述した比較例に係る半導体装置の製造方法と同様に高誘電率絶縁膜ＨＫを加工すると、第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２の各々のステップ面上にサイドウォール状のダミーパターンが形成され、さらに各ダミーパターンの上面及び側面において高誘電率絶縁膜が露出することになる。上述のように、第１素子及び第２素子の各々のゲート絶縁膜及びゲート電極の側面にサイドウォール絶縁膜を形成する工程において、上記ダミーパターンの上面及び側面を覆う保護膜を、当該サイドウォール絶縁膜と同時に形成することは困難である。
【0108】
これに対し、半導体装置ＳＤ２では、サイドウォール絶縁膜ＤＳＷＩが、第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２の各々の両側面に露出する高誘電率絶縁膜ＨＫを覆っているため、高誘電率絶縁膜を構成する材料の一部が離脱して半導体装置ＳＤ２の他の領域又は製造装置内等の意図しない場所に再付着することが防止され得る。
【0109】
半導体装置ＳＤ２の製造方法においても、半導体装置ＳＤ１の製造方法と同様に、ダミーパターンの除去のみを目的とする工程が不要である。工程（Ｓ３）において第１段差部ＳＴＰ１及び第２段差部ＳＴＰ２上をも覆うマスクＭＫ５を用いて第１素子ＳＥ１のゲート絶縁膜ＧＩ１及びゲート電極ＧＴ１、並びに第２素子ＳＥ２のゲート絶縁膜ＧＩ２及びゲート電極ＧＴ２を形成することにより、これらと同時に第１ダミーパターンＤＭ１及び第２ダミーパターンＤＭ２を形成できる。そのため、半導体装置ＳＤ２の製造コストは、ダミーパターンの除去のみを目的とする工程を経て製造される半導体装置の製造コストと比べて、低く抑えられている。
【0110】
（実施の形態３）
＜実施の形態３に係る半導体装置の構成＞
実施の形態３に係る半導体装置ＳＤ３は、実施の形態２に係る半導体装置ＳＤ２と基本的に同様の構成を備えるが、高誘電率絶縁膜ＨＫがその内部に分散している複数の金属微粒子ＭＦＰを有する点で、半導体装置ＳＤ２とは異なる。以下では、半導体装置ＳＤ３が半導体装置ＳＤ２とは異なる点を主に説明する。
＜実施の形態３に係る半導体装置の構成＞
実施の形態３に係る半導体装置ＳＤ３は、実施の形態２に係る半導体装置ＳＤ２と基本的に同様の構成を備えるが、高誘電率絶縁膜ＨＫがその内部に分散している複数の金属微粒子ＭＦＰを有する点で、半導体装置ＳＤ２とは異なる。以下では、半導体装置ＳＤ３が半導体装置ＳＤ２とは異なる点を主に説明する。
【0111】
半導体装置ＳＤ３における高誘電率絶縁膜ＨＫは、強誘電体としての性質を有する。高誘電率絶縁膜ＨＫは、比誘電率が窒化ケイ素（Ｓｉ3Ｎ4）よりも高い材料からなる誘電体膜ＨＫＢと、誘電体膜ＨＫＢに添加されている複数の金属微粒子ＭＦＰとを含む。誘電体膜ＨＫＢを構成する材料は、第１金属を含む。好ましくは、第１金属は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、及びイットリウム（Ｙ）からなる群から選択される少なくともいずれかを含む。誘電体膜ＨＫＢを構成する材料は、例えばＨｆＯ2である。高誘電率絶縁膜ＨＫにおける誘電体膜ＨＫＢの結晶構造は、直方晶(Orthorhombic）である。複数の金属微粒子ＭＦＰは、誘電体膜ＨＫＢの内部または表面に分散している。複数の金属微粒子ＭＦＰは、上記第１金属とは異なる第２金属を含む。複数の金属微粒子ＭＦＰは、第２金属単体または合金からなる微粒子である。第１金属がＨｆである場合、第２金属は、例えばＡｌ又はＴｉである。複数の金属微粒子ＭＦＰは、例えばＡｌ、酸化アルミニウム（ＡｌＯ2）、窒化アルミニウム（ＡｌＮ）、及びＴｉからなる群から選択される少なくともいずれかを含む。
【0112】
金属微粒子ＭＦＰの粒径は、ナノオーダーである。図１９に示されるように複数の金属微粒子ＭＦＰは、高誘電率絶縁膜ＨＫにおいて、高誘電率絶縁膜ＨＫの延在方向において分散して配置されている。複数の金属微粒子ＭＦＰは、高誘電率絶縁膜ＨＫにおいて、高誘電率絶縁膜ＨＫの厚さ方向において分散して配置されていてもよい。
【0113】
図２０に示されるように、半導体装置ＳＤ３は、例えば高誘電率絶縁膜ＨＫと第１導電膜ＣＦ１との間に介在する第４導電膜ＣＦ４をさらに備えている。第４導電膜ＣＦ４を構成する材料は、例えば窒化チタン（ＴｉＮ）を含む。つまり、第１素子ＳＥ１、第２素子ＳＥ２、第１ダミーパターンＤＭ１、及び第２ダミーパターンＤＭ２の各々は、高誘電率絶縁膜ＨＫ、第４導電膜ＣＦ４、及び第１導電膜ＣＦ１がこの記載順に下方から上方に積層している積層膜を含む。
【0114】
半導体装置ＳＤ３の製造方法は、実施の形態２に係る半導体装置ＳＤ２の製造方法と基本的に同様の構成を備える。工程（Ｓ２）において、高誘電率絶縁膜ＨＫは、例えば、ＡＬＤ法又はスピンコート法等により第１絶縁膜ＩＦ１又は第２絶縁膜ＩＦ２上に成膜される。好ましくは、成膜処理後に、高誘電率絶縁膜ＨＫに対してアニール処理が行われる。また、工程（Ｓ２）において、第４導電膜ＣＦ４は、高誘電率絶縁膜ＨＫが形成された後、第１導電膜ＣＦ１と連続して成膜され得る。
【0115】
半導体装置ＳＤ３では、サイドウォール絶縁膜ＤＳＷＩが、ダミーパターンＤＭ１の両側面に露出する高誘電率絶縁膜ＨＫを覆っているため、高誘電率絶縁膜ＨＫ中の金属微粒子ＭＦＰが離脱して半導体装置ＳＤ３の他の領域又は製造装置内等の意図しない場所に再付着することが防止され得る。
【0116】
なお、実施の形態３に係る半導体装置ＳＤ３は、高誘電率絶縁膜ＨＫがＳｉ3Ｎ4と比べて比誘電率が高い材料からなる強誘電体層と強誘電体層内に分散している金属微粒子とを有する点を除き、実施の形態１に係る半導体装置ＳＤ１と同様の構成を備えていてもよい。
【0117】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0118】
ＳＤ１，ＳＤ２，ＳＤ３ 半導体装置、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｒ３ 素子分離領域、ＳＥ１ 第１素子、ＳＥ２ 第２素子、ＩＳＬ 素子分離部、ＩＳＬａ 厚肉部、ＩＳＬｂ 薄肉部、ＤＭ１，ＤＭ２ ダミーパターン、ＳＵＢ 半導体基板、ＳＢ 半導体基材、ＳＲ１ａ 第１半導体領域、ＳＲ１ｂ 第２半導体領域、ＳＲ２ｂ 第５半導体領域、ＳＲ２ａ 第４半導体領域、ＳＲ３ 第３半導体領域、ＳＲ４ 第６半導体領域、ＧＩ，ＧＩ１，ＧＩ２ ゲート絶縁膜、ＧＴ，ＧＴ１，ＧＴ２ ゲート電極、ＣＧ コントロールゲート電極、ＭＧ メモリゲート電極、ＯＮＯ 積層絶縁膜、ＣＩ，ＣＩ１，ＣＩ２ キャップ絶縁膜、ＤＳＷＩ，ＳＷＩ サイドウォール絶縁膜、ＨＫ 高誘電率絶縁膜、ＩＦ１ 第１絶縁膜、ＩＦ２ 第２絶縁膜、ＩＬＤ 層間絶縁膜、ＭＫＢ ベース部、ＭＦＰ 金属微粒子、ＭＫ１，ＭＫ２，ＭＫ３，ＭＫ４，ＭＫ５ マスク、ＭＳＦ 主面、ＳＴＰ 段差部、ＳＴＰ１ 第１段差部、ＳＴＰ２ 第２段差部、ＴＲＳ１ 第１テラス面、ＴＲＳ２ 第２テラス面、ＴＲＳ３ 第３テラス面、ＴＲＳ４ 第４テラス面、ＳＴＳ ステップ面、ＳＴＳ２ 第２ステップ面。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】