(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024073136
(43)【公開日】2024-05-29
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240522BHJP
H01L 29/78 20060101ALI20240522BHJP
H01L 29/739 20060101ALI20240522BHJP
H01L 29/06 20060101ALI20240522BHJP
H01L 21/301 20060101ALI20240522BHJP
【ＦＩ】
H01L29/78 658L
H01L29/78 653A
H01L29/78 652M
H01L29/78 655B
H01L29/78 652P
H01L29/78 655F
H01L21/78 F
H01L21/78 L
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022184178
(22)【出願日】2022-11-17
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】北市 幸佑
【テーマコード（参考）】
5F063
【Ｆターム（参考）】
5F063AA04
5F063AA15
5F063BA13
5F063BA28
5F063BA31
5F063BB01
5F063BB11
5F063CA01
5F063CA04
5F063DD01
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体基板の複数のチップ形成領域のそれぞれに半導体素子を形成し、スクライブ領域にダミー半導体素子を形成する。ウエハテスト工程では、スクライブ領域に設けられ、かつ、ダミー半導体素子と電気的に接続されたテスト用電極ＴＥを用いて、前記ダミー半導体素子を検査する。ダイシング工程では、ダイシングブレードを用いて半導体基板のスクライブ領域を切断する。テスト用電極ＴＥは、複数のパッド部ＰＤと、それらを互いに連結する複数の連結部ＣＮとを有する。複数の連結部ＣＮのそれぞれの幅は、ダイシングブレードの幅よりも大きく、かつ、複数のパッド部ＰＤのそれぞれの幅よりも小さい。平面視において、複数のパッド部ＰＤは、ダイシングブレードの走査方向において直線状に配置され、かつ、複数の連結部ＣＮは、ダイシングブレードの前記走査方向において千鳥状に配置されている。
【選択図】図１８
【解決手段】半導体基板の複数のチップ形成領域のそれぞれに半導体素子を形成し、スクライブ領域にダミー半導体素子を形成する。ウエハテスト工程では、スクライブ領域に設けられ、かつ、ダミー半導体素子と電気的に接続されたテスト用電極ＴＥを用いて、前記ダミー半導体素子を検査する。ダイシング工程では、ダイシングブレードを用いて半導体基板のスクライブ領域を切断する。テスト用電極ＴＥは、複数のパッド部ＰＤと、それらを互いに連結する複数の連結部ＣＮとを有する。複数の連結部ＣＮのそれぞれの幅は、ダイシングブレードの幅よりも大きく、かつ、複数のパッド部ＰＤのそれぞれの幅よりも小さい。平面視において、複数のパッド部ＰＤは、ダイシングブレードの走査方向において直線状に配置され、かつ、複数の連結部ＣＮは、ダイシングブレードの前記走査方向において千鳥状に配置されている。
【選択図】図１８
【特許請求の範囲】
【請求項1】
以下の工程を含む半導体装置の製造方法：
（ａ）複数のチップ形成領域、および前記複数のチップ形成領域のうちの互いに隣り合う２つのチップ形成領域の間に位置するスクライブ領域を備えた半導体基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記複数のチップ形成領域のそれぞれに半導体素子を形成し、前記スクライブ領域にダミー半導体素子を形成する工程；
（ｃ）前記（ｂ）工程の後、前記スクライブ領域に設けられ、かつ、前記ダミー半導体素子と電気的に接続された金属パターンを用いて、前記ダミー半導体素子を検査する工程；
（ｄ）前記（ｃ）工程の後、ダイシングブレードを用いて前記半導体基板の前記スクライブ領域を切断する工程；
ここで、
前記金属パターンは、
複数の検査用パッド部と、
前記複数の検査用パッド部の間にそれぞれ設けられ、かつ、前記複数の検査用パッド部のうちの互いに隣り合う２つの検査用パッド部同士を互いに連結する複数の連結部と、
を有し、
平面視において、前記複数の連結部のそれぞれの幅は、前記ダイシングブレードの幅よりも大きく、かつ、前記複数の検査用パッド部のそれぞれの幅よりも小さく、
平面視において、前記複数の検査用パッド部は前記ダイシングブレードの走査方向において直線状に配置され、かつ、前記複数の連結部は前記ダイシングブレードの前記走査方向において千鳥状に配置されている。
（ａ）複数のチップ形成領域、および前記複数のチップ形成領域のうちの互いに隣り合う２つのチップ形成領域の間に位置するスクライブ領域を備えた半導体基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記複数のチップ形成領域のそれぞれに半導体素子を形成し、前記スクライブ領域にダミー半導体素子を形成する工程；
（ｃ）前記（ｂ）工程の後、前記スクライブ領域に設けられ、かつ、前記ダミー半導体素子と電気的に接続された金属パターンを用いて、前記ダミー半導体素子を検査する工程；
（ｄ）前記（ｃ）工程の後、ダイシングブレードを用いて前記半導体基板の前記スクライブ領域を切断する工程；
ここで、
前記金属パターンは、
複数の検査用パッド部と、
前記複数の検査用パッド部の間にそれぞれ設けられ、かつ、前記複数の検査用パッド部のうちの互いに隣り合う２つの検査用パッド部同士を互いに連結する複数の連結部と、
を有し、
平面視において、前記複数の連結部のそれぞれの幅は、前記ダイシングブレードの幅よりも大きく、かつ、前記複数の検査用パッド部のそれぞれの幅よりも小さく、
平面視において、前記複数の検査用パッド部は前記ダイシングブレードの走査方向において直線状に配置され、かつ、前記複数の連結部は前記ダイシングブレードの前記走査方向において千鳥状に配置されている。
【請求項2】
請求項１記載の半導体装置の製造方法において、
前記複数の連結部のそれぞれは、前記ダイシングブレードの前記走査方向に延在し、かつ前記ダイシングブレードの前記走査方向と交差する第１方向において互いに反対側に位置する第１辺および第２辺を有しており、
前記複数の連結部は、前記検査用パッド部を間に挟んで交互に配列する第１の連結部および第２の連結部からなり、
前記第１の連結部の前記第１辺は、前記（ｄ）工程で前記ダイシングブレードにより切断される切断領域に含まれないが、前記第１の連結部の前記第２辺は、前記切断領域に含まれ、
前記第２の連結部の前記第１辺は、前記切断領域に含まれるが、前記第２の連結部の前記第２辺は、前記切断領域に含まれない、半導体装置の製造方法。
前記複数の連結部のそれぞれは、前記ダイシングブレードの前記走査方向に延在し、かつ前記ダイシングブレードの前記走査方向と交差する第１方向において互いに反対側に位置する第１辺および第２辺を有しており、
前記複数の連結部は、前記検査用パッド部を間に挟んで交互に配列する第１の連結部および第２の連結部からなり、
前記第１の連結部の前記第１辺は、前記（ｄ）工程で前記ダイシングブレードにより切断される切断領域に含まれないが、前記第１の連結部の前記第２辺は、前記切断領域に含まれ、
前記第２の連結部の前記第１辺は、前記切断領域に含まれるが、前記第２の連結部の前記第２辺は、前記切断領域に含まれない、半導体装置の製造方法。
【請求項3】
請求項２記載の半導体装置の製造方法において、
前記複数の検査用パッド部のそれぞれは、前記ダイシングブレードの前記走査方向に延在し、かつ前記第１方向において互いに反対側に位置する第３辺および第４辺を有している、半導体装置の製造方法。
前記複数の検査用パッド部のそれぞれは、前記ダイシングブレードの前記走査方向に延在し、かつ前記第１方向において互いに反対側に位置する第３辺および第４辺を有している、半導体装置の製造方法。
【請求項4】
請求項３記載の半導体装置の製造方法において、
前記第１の連結部の前記第１辺は、前記第１の連結部の隣に位置する前記検査用パッド部の前記第３辺と整合し、
前記第２の連結部の前記第２辺は、前記第１の連結部の隣に位置する前記検査用パッド部の前記第４辺と整合している、半導体装置の製造方法。
前記第１の連結部の前記第１辺は、前記第１の連結部の隣に位置する前記検査用パッド部の前記第３辺と整合し、
前記第２の連結部の前記第２辺は、前記第１の連結部の隣に位置する前記検査用パッド部の前記第４辺と整合している、半導体装置の製造方法。
【請求項5】
請求項３記載の半導体装置の製造方法において、
前記半導体素子および前記ダミー半導体素子は、それぞれＩＧＢＴである、半導体装置の製造方法。
前記半導体素子および前記ダミー半導体素子は、それぞれＩＧＢＴである、半導体装置の製造方法。
【請求項6】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程により取得される半導体チップの表面には、ゲート電極とエミッタ電極と外周コレクタ電極とが形成され、かつ、前記半導体チップの前記表面とは反対側の裏面には、裏面コレクタ電極が形成されており、
前記半導体チップの表面において、前記外周コレクタ電極は、前記ゲート電極および前記エミッタ電極を囲むように、前記半導体チップの前記表面の外周部に形成されている、半導体装置の製造方法。
前記（ｄ）工程により取得される半導体チップの表面には、ゲート電極とエミッタ電極と外周コレクタ電極とが形成され、かつ、前記半導体チップの前記表面とは反対側の裏面には、裏面コレクタ電極が形成されており、
前記半導体チップの表面において、前記外周コレクタ電極は、前記ゲート電極および前記エミッタ電極を囲むように、前記半導体チップの前記表面の外周部に形成されている、半導体装置の製造方法。
【請求項7】
請求項６記載の半導体装置の製造方法において、
前記第１辺の長さの２倍と前記第３辺の長さの合計は、前記ゲート電極と前記外周コレクタ電極との間隔よりも小さく、かつ、前記エミッタ電極と前記外周コレクタ電極との間隔よりも小さい、半導体装置の製造方法。
前記第１辺の長さの２倍と前記第３辺の長さの合計は、前記ゲート電極と前記外周コレクタ電極との間隔よりも小さく、かつ、前記エミッタ電極と前記外周コレクタ電極との間隔よりも小さい、半導体装置の製造方法。
【請求項8】
請求項７記載の半導体装置の製造方法において、
前記ダイシングブレードの前記走査方向における前記金属パターンの長さは、前記ゲート電極と前記外周コレクタ電極との間隔よりも大きいか、あるいは、前記エミッタ電極と前記外周コレクタ電極との間隔よりも大きい、半導体装置の製造方法。
前記ダイシングブレードの前記走査方向における前記金属パターンの長さは、前記ゲート電極と前記外周コレクタ電極との間隔よりも大きいか、あるいは、前記エミッタ電極と前記外周コレクタ電極との間隔よりも大きい、半導体装置の製造方法。
【請求項9】
請求項７記載の半導体装置の製造方法において、
前記半導体チップの前記表面において、前記外周コレクタ電極と前記ゲート電極および前記エミッタ電極との間には、フィールドプレート電極が形成されている、半導体装置の製造方法。
前記半導体チップの前記表面において、前記外周コレクタ電極と前記ゲート電極および前記エミッタ電極との間には、フィールドプレート電極が形成されている、半導体装置の製造方法。
【請求項10】
請求項５記載の半導体装置の製造方法において、
前記金属パターンは、前記ダミー半導体素子を構成するＩＧＢＴ用のエミッタ電極である、半導体装置の製造方法。
前記金属パターンは、前記ダミー半導体素子を構成するＩＧＢＴ用のエミッタ電極である、半導体装置の製造方法。
【請求項11】
以下の工程を含む半導体装置の製造方法：
（ａ）複数のチップ形成領域、および前記複数のチップ形成領域のうちの互いに隣り合う２つのチップ形成領域の間に位置するスクライブ領域を備えた半導体基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記複数のチップ形成領域のそれぞれに半導体素子を形成し、前記スクライブ領域にダミー半導体素子を形成する工程；
（ｃ）前記（ｂ）工程の後、前記スクライブ領域に設けられ、かつ、前記ダミー半導体素子と電気的に接続された金属パターンを用いて、前記ダミー半導体素子を検査する工程；
（ｄ）前記（ｃ）工程の後、ダイシングブレードを用いて前記半導体基板の前記スクライブ領域を切断する工程；
ここで、
前記金属パターンは、
複数の検査用パッド部と、
前記複数の検査用パッド部の間にそれぞれ設けられ、かつ、前記複数の検査用パッド部のうちの互いに隣り合う２つの検査用パッド部同士を互いに連結する複数の連結部と、
を有し、
平面視において、前記複数の連結部のそれぞれの幅は、前記ダイシングブレードの幅よりも大きく、かつ、前記複数の検査用パッド部のそれぞれの幅よりも小さく、
前記複数の連結部のそれぞれは、
前記ダイシングブレードの走査方向に延在する第１辺と、
前記ダイシングブレードの前記走査方向に延在し、かつ、前記走査方向と交差する第１方向において前記第１辺の反対側に位置する第２辺と、
を有しており、
前記複数の連結部は、各検査用パッド部を介して交互に配置された第１連結部および第２連結部からなり、
平面視において、前記複数の検査用パッド部は、前記ダイシングブレードの前記走査方向において直線状に配置され、
前記（ｄ）工程において、前記第１連結部の前記第２辺および前記第２連結部の前記第１辺のそれぞれは前記ダイシングブレードにより切断される切断領域に含まれるが、前記第１連結部の前記第１辺および前記第２連結部の前記第２辺のそれぞれは前記切断領域に含まれない、半導体装置の製造方法。
（ａ）複数のチップ形成領域、および前記複数のチップ形成領域のうちの互いに隣り合う２つのチップ形成領域の間に位置するスクライブ領域を備えた半導体基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記複数のチップ形成領域のそれぞれに半導体素子を形成し、前記スクライブ領域にダミー半導体素子を形成する工程；
（ｃ）前記（ｂ）工程の後、前記スクライブ領域に設けられ、かつ、前記ダミー半導体素子と電気的に接続された金属パターンを用いて、前記ダミー半導体素子を検査する工程；
（ｄ）前記（ｃ）工程の後、ダイシングブレードを用いて前記半導体基板の前記スクライブ領域を切断する工程；
ここで、
前記金属パターンは、
複数の検査用パッド部と、
前記複数の検査用パッド部の間にそれぞれ設けられ、かつ、前記複数の検査用パッド部のうちの互いに隣り合う２つの検査用パッド部同士を互いに連結する複数の連結部と、
を有し、
平面視において、前記複数の連結部のそれぞれの幅は、前記ダイシングブレードの幅よりも大きく、かつ、前記複数の検査用パッド部のそれぞれの幅よりも小さく、
前記複数の連結部のそれぞれは、
前記ダイシングブレードの走査方向に延在する第１辺と、
前記ダイシングブレードの前記走査方向に延在し、かつ、前記走査方向と交差する第１方向において前記第１辺の反対側に位置する第２辺と、
を有しており、
前記複数の連結部は、各検査用パッド部を介して交互に配置された第１連結部および第２連結部からなり、
平面視において、前記複数の検査用パッド部は、前記ダイシングブレードの前記走査方向において直線状に配置され、
前記（ｄ）工程において、前記第１連結部の前記第２辺および前記第２連結部の前記第１辺のそれぞれは前記ダイシングブレードにより切断される切断領域に含まれるが、前記第１連結部の前記第１辺および前記第２連結部の前記第２辺のそれぞれは前記切断領域に含まれない、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、半導体基板の切断工程を有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【0002】
特開２００５－３４０４２３号公報（特許文献１）、特開２０１４－１６５３８８号公報（特許文献２）および特開２０１５－５６６０５号公報（特許文献３）には、半導体基板を切断する工程を有する半導体装置の製造方法に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００５－３４０４２３号公報
【特許文献2】特開２０１４－１６５３８８号公報
【特許文献3】特開２０１５－５６６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体基板の切断工程を有する半導体装置の製造方法により製造した半導体装置において、信頼性を向上させることが望まれる。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、半導体装置の製造方法は、以下の（ａ）～（ｄ）工程を含む。（ａ）複数のチップ形成領域および前記複数のチップ形成領域の間に位置するスクライブ領域を備えた半導体基板を準備する工程。（ｂ）前記（ａ）工程の後、前記複数のチップ形成領域のそれぞれに半導体素子を形成し、前記スクライブ領域にダミー半導体素子を形成する工程。（ｃ）前記（ｂ）工程の後、前記スクライブ領域に設けられた金属パターンを用いて、前記ダミー半導体素子を検査する工程。（ｄ）前記（ｃ）工程の後、ダイシングブレードを用いて前記半導体基板の前記スクライブ領域を切断する工程。ここで、前記金属パターンは、複数の検査用パッド部と、それらを連結する複数の連結部とを有する。平面視において、前記複数の連結部のそれぞれの幅は、前記ダイシングブレードの幅よりも大きく、かつ、前記複数の検査用パッド部のそれぞれの幅よりも小さい。平面視において、前記複数の検査用パッド部は前記ダイシングブレードの前記走査方向において直線状に配置され、かつ、前記複数の連結部は前記ダイシングブレードの前記走査方向において千鳥状に配置されている。
【発明の効果】
【0007】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0008】
【図1】一実施の形態の半導体装置の上面図である。
【図2】一実施の形態の半導体装置の下面図である。
【図3】一実施の形態の半導体装置の平面透視図である。
【図4】一実施の形態の半導体装置の要部断面図である。
【図5】一実施の形態の半導体装置の要部断面図である。
【図6】一実施の形態の半導体装置の要部断面図である。
【図7】一実施の形態の半導体装置の製造工程で用いられる半導体基板の平面図である。
【図9】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図16】一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図17】半導体基板のスクライブ領域に形成されたテスト用電極を示す平面図である。
【図18】半導体基板のスクライブ領域に形成されたテスト用電極を示す平面図である。
【図19】ダイシング工程を行う前の段階における半導体基板のスクライブ領域の断面図である。
【図20】ダイシング工程を行う前の段階における半導体基板のスクライブ領域の断面図である。
【図21】ダイシング工程を行う前の段階における半導体基板のスクライブ領域の断面図である。
【図22】半導体基板のスクライブ領域に形成された検討例のテスト用電極を示す平面図である。
【図23】半導体基板のスクライブ領域に形成された検討例のテスト用電極を示す平面図である。
【図24】ダイシング工程を行う前の段階における半導体基板のスクライブ領域の断面図である。
【図25】ダイシング工程を行う前の段階における半導体基板のスクライブ領域の断面図である。
【図26】検討例のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレードで切断する様子を示す断面図である。
【図27】検討例のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレードで切断する様子を示す断面図である。
【図28】検討例のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレーで切断した後の状態を示す断面図である。
【図29】検討例のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレーで切断した後の状態を示す断面図である。
【図30】ダイシング工程後における検討例のテスト用電極の切断残りを示す平面図である。
【図31】飛散した金属パターンが保護膜上に付着した状態を示す断面図である。
【図32】一実施の形態のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレードで切断する様子を示す断面図である。
【図33】一実施の形態のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレードで切断する様子を示す断面図である。
【図34】一実施の形態のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレードで切断する様子を示す断面図である。
【図35】一実施の形態のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレーで切断した後の状態を示す断面図である。
【図36】一実施の形態のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレーで切断した後の状態を示す断面図である。
【図37】一実施の形態のテスト用電極が形成された半導体基板のスクライブ領域をダイシングブレーで切断した後の状態を示す断面図である。
【図38】ダイシング工程後におけるテスト用電極の切断残りを示す平面図である。
【図39】飛散した金属パターンが保護膜上に付着した状態を示す断面図である。
【発明を実施するための形態】
【0009】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0010】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0011】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0012】
＜半導体装置の構造について＞
本実施の形態の半導体装置（半導体チップ）ＣＰの構造について、図１～図６を参照して説明する。図１は、本実施の形態の半導体装置ＣＰの上面図であり、図２は、本実施の形態の半導体装置ＣＰの下面図（裏面図）である。図３は、本実施の形態の半導体装置ＣＰの平面透視図であり、図４～図６は、本実施の形態の半導体装置ＣＰの要部断面図である。図４および図５は、図３に示される素子領域ＤＲの要部断面図であるが、図４は、エミッタ電極ＥＥが保護膜ＰＦの開口部（エミッタパッド用の開口部）から露出されている領域における断面図に対応し、図５は、エミッタ電極ＥＥが保護膜ＰＦで覆われている領域における断面図に対応している。図６は、図３に示される周辺領域ＰＲの要部断面図である。
本実施の形態の半導体装置（半導体チップ）ＣＰの構造について、図１～図６を参照して説明する。図１は、本実施の形態の半導体装置ＣＰの上面図であり、図２は、本実施の形態の半導体装置ＣＰの下面図（裏面図）である。図３は、本実施の形態の半導体装置ＣＰの平面透視図であり、図４～図６は、本実施の形態の半導体装置ＣＰの要部断面図である。図４および図５は、図３に示される素子領域ＤＲの要部断面図であるが、図４は、エミッタ電極ＥＥが保護膜ＰＦの開口部（エミッタパッド用の開口部）から露出されている領域における断面図に対応し、図５は、エミッタ電極ＥＥが保護膜ＰＦで覆われている領域における断面図に対応している。図６は、図３に示される周辺領域ＰＲの要部断面図である。
【0013】
本実施の形態の半導体装置（半導体チップ）ＣＰは、例えば、パワートランジスタ（電力系トランジスタ）を備えるパワーデバイスであり、半導体装置ＣＰを構成する半導体基板ＳＢにパワートランジスタが形成されている。半導体装置ＣＰを構成する半導体基板ＳＢは、例えば単結晶シリコンからなり、主面と、それとは反対側の裏面とを有している。半導体装置ＣＰおよびそれを構成する半導体基板ＳＢは、矩形状の平面形状を有している。
【0014】
半導体装置ＣＰは、最上層配線（最上層の導体層）として、エミッタ電極ＥＥとゲート電極ＧＥとフィールドプレート電極ＦＰと外周電極（外周配線、外周コレクタ電極）ＳＥとを有している。エミッタ電極ＥＥとゲート電極ＧＥとフィールドプレート電極ＦＰと外周電極ＳＥと後述するテスト用電極ＴＥは、いずれも金属材料からなるため、金属電極、金属配線または金属パターンとみなすことができる。
【0015】
エミッタ電極ＥＥとゲート電極ＧＥとフィールドプレート電極ＦＰと外周電極ＳＥとは、同層の金属パターンであり、例えば、バリア導体膜とその上に形成された主導体膜との積層導体膜からなる。バリア導体膜は、例えば、チタンタングステン（ＴｉＷ）からなり、また、主導体膜は、バリア導体膜よりも厚く、例えば、アルミニウム（Ａｌ）膜またはアルミニウム合金膜からなる。
【0016】
平面視において、半導体装置ＣＰの中央にエミッタ電極ＥＥおよびゲート電極ＧＥが配置され、エミッタ電極ＥＥの外周側（外側）にフィールドプレート電極ＦＰが配置され、フィールドプレート電極ＦＰの外周側（外側）に外周電極ＳＥが配置されている。エミッタ電極ＥＥの平面寸法（平面積）は、ゲート電極ＧＥの平面寸法（面積）よりも大きい。
【0017】
なお、本願において、平面視とは、半導体基板ＳＢの主面または裏面に平行な平面で見た場合に対応している。
【0018】
また、図３からも分かるように、半導体装置ＣＰを構成する半導体基板ＳＢの主面の中央には、素子領域ＤＲが配置され、素子領域ＤＲの外周側には、素子領域ＤＲを取り囲むように周辺領域（外周領域）ＰＲが配置されている。素子領域ＤＲは、半導体素子が形成された領域である。素子領域ＤＲには、複数（多数）の単位トランジスタセルが配置されており、それら複数の単位トランジスタが並列に接続されることで、半導体素子としてパワートランジスタが構成されている。個々の単位トランジスタセルは、同じ構造を有している。
【0019】
エミッタ電極ＥＥは、半導体装置ＣＰ（半導体基板ＳＢ）に形成されたパワートランジスタのエミッタ領域と電気的に接続されている。エミッタ電極ＥＥは、素子領域ＤＲ全体を覆うように形成されており、従って、平面視において、エミッタ電極ＥＥは素子領域ＤＲを内包している。
【0020】
ゲート電極ＧＥは、半導体装置ＣＰ（半導体基板ＳＢ）に形成されたパワートランジスタのゲート（ゲート電極）と電気的に接続されている。図１には示していないが、ゲート電極ＧＥと一体的に形成されたゲート配線を設けることもできる。
【0021】
平面視において、フィールドプレート電極ＦＰは、エミッタ電極ＥＥおよびゲート電極ＧＥを囲むように、エミッタ電極ＥＥおよびゲート電極ＧＥの外周側（外側）に配置されている。フィールドプレート電極ＦＰは、環状または枠状の電極である。また、平面視において、外周電極ＳＥは、フィールドプレート電極ＦＰを囲むように、フィールドプレート電極ＦＰの外周側（外側）に配置されている。外周電極ＳＥは、環状または枠状の電極である。このため、平面視において、外周電極ＳＥは、エミッタ電極ＥＥおよびゲート電極ＧＥを囲むように、半導体装置ＣＰの表面の外周部（外縁部）に形成されている。外周電極ＳＥは、半導体装置ＣＰの表面の外周部（外縁部）に沿うように形成されている。フィールドプレート電極ＦＰは、平面視において、エミッタ電極ＥＥおよびゲート電極ＧＥと外周電極ＳＥとの間に配置されている。外周電極ＳＥは、半導体装置ＣＰ（半導体基板ＳＢ）に形成されたパワートランジスタのコレクタ領域と電気的に接続されている。このため、外周電極ＳＥもコレクタ電極とみなすことができる。
【0022】
半導体装置ＣＰの裏面には、裏面電極としてコレクタ電極（裏面コレクタ電極）ＣＥが形成されている。半導体装置ＣＰにおいて、コレクタ電極ＣＥは、エミッタ電極ＥＥ、ゲート電極ＧＥ、フィールドプレート電極ＦＰおよび外周電極ＳＥとは反対側に位置している。コレクタ電極ＣＥは、半導体装置ＣＰの裏面全体に形成されている。コレクタ電極ＣＥは、半導体装置ＣＰ（半導体基板ＳＢ）に形成されたパワートランジスタのコレクタ領域と電気的に接続されている。
【0023】
半導体装置ＣＰの外部端子（外部接続用端子）として機能するのは、表面側のエミッタ電極ＥＥおよびゲート電極ＧＥと、裏面側のコレクタ電極ＣＥである。フィールドプレート電極ＦＰおよび外周電極ＳＥは、保護膜ＰＦで覆われており、露出されていないため、半導体装置ＣＰの外部端子としては機能しない。
【0024】
フィールドプレート電極ＦＰは、少なくとも一つ設けるが、複数設けることが好ましい。図１および図６の場合は、一例として、フィールドプレート電極ＦＰを３つ設けている場合が示されているが、フィールドプレート電極ＦＰの数は、３つに限定されない。
【0025】
素子領域ＤＲの単位トランジスタセルについて、図４および図５を参照して以下に説明する。図４および図５は、図３の素子領域ＤＲに配置された単位トランジスタセルの一例を示す要部断面図である。但し、上述のように、図４は、エミッタ電極ＥＥが保護膜ＰＦの開口部から露出されている領域における断面図に対応し、図５は、エミッタ電極ＥＥが保護膜ＰＦで覆われている領域における断面図に対応している。
【0026】
図４および図５に示されるように、単位トランジスタセルとして、例えば、メサ型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が形成されている。以下では、絶縁ゲートバイポーラトランジスタを、単にトランジスタと称する。トランジスタは、ｐ型のコレクタ領域ＣＬと、ｎ型のエミッタ領域ＥＲと、これらの間のｎ－型のドリフト領域ＤＦおよびｐ型のチャネル形成領域ＣＨと、トレンチゲート電極ＴＧとを有している。
【0027】
すなわち、半導体基板ＳＢの裏面側には、半導体基板ＳＢの裏面から所定の深さにわたってｐ型のコレクタ領域ＣＬが形成されている。コレクタ領域ＣＬは、半導体基板ＳＢに形成されたｐ型半導体領域からなる。半導体基板ＳＢの裏面上には、コレクタ電極ＣＥが形成されており、コレクタ領域ＣＬは、コレクタ電極ＣＥに隣接して、コレクタ電極ＣＥと電気的に接続されている。コレクタ電極ＣＥは、例えば、半導体基板ＳＢの裏面上のアルミニウム（Ａｌ）層と、その上のチタン（Ｔｉ）層と、その上のニッケル（Ｎｉ）層と、その上の金（Ａｕ）層との積層膜からなる。コレクタ電極ＣＥは、半導体基板ＳＢの裏面全面上に形成されている。
【0028】
ｐ型のコレクタ領域ＣＬとｎ－型のドリフト領域ＤＦとの間には、ｎ型のフィールドストップ領域ＦＳが形成されている。フィールドストップ領域ＦＳは、半導体基板ＳＢに形成されたｎ型半導体領域からなり、ドリフト領域ＤＦは、半導体基板ＳＢに形成されたｎ型半導体領域からなる。フィールドストップ領域ＦＳのｎ型不純物濃度は、ドリフト領域ＤＦのｎ型不純物濃度よりも高く、また、エミッタ領域ＥＲのｎ型不純物濃度は、フィールドストップ領域ＦＳのｎ型不純物濃度よりも高い。
【0029】
半導体基板ＳＢの主面側には、半導体基板ＳＢの主面から所定の深さにわたってｎ型のエミッタ領域ＥＲが形成されている。エミッタ領域ＥＲは、半導体基板ＳＢに形成されたｎ型半導体領域からなる。ドリフト領域ＤＦおよびチャネル形成領域ＣＨのうち、チャネル形成領域ＣＨがエミッタ領域ＥＲと隣接しており、チャネル形成領域ＣＨの上部にエミッタ領域ＥＲが位置し、エミッタ領域ＥＲとドリフト領域ＤＦとの間にはチャネル形成領域ＣＨが介在している。ｐ型のチャネル形成領域ＣＨは、半導体基板ＳＢに形成されｐ型半導体領域からなる。
【0030】
また、素子領域ＤＲにおいて、半導体基板ＳＢには、その主面から半導体基板ＳＢの厚さ方向に延びる溝（ゲート溝）ＴＲが形成されている。溝ＴＲは、エミッタ領域ＥＲとその下のチャネル形成領域ＣＨとを貫通して、ドリフト領域ＤＦに達するように形成されている。別の見方をすると、隣り合う溝ＴＲの間にチャネル形成領域ＣＨが形成され、チャネル形成領域ＣＨの上部で、かつ、溝ＴＲに隣接する位置に、エミッタ領域ＥＲが形成されている。
【0031】
溝ＴＲ内には、ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧが埋め込まれている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜からなり、溝ＴＲの底面および側面に形成されている。トレンチゲート電極ＴＧは、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。トレンチゲート電極ＴＧは、上記単位トランジスタセルのゲート（ゲート電極）としての機能を有している。トレンチゲート電極ＴＧは、上記ゲート電極ＧＥと電気的に接続されている。
【0032】
また、半導体基板ＳＢの主面上に、エミッタ領域ＥＲおよびトレンチゲート電極ＴＧの上面を覆うように、絶縁膜（層間絶縁膜）ＺＦが形成されている。絶縁膜ＺＦは、例えば酸化シリコン膜などからなる。絶縁膜ＺＦは、半導体基板ＳＢの主面全体上に形成されており、層間絶縁膜として機能する。絶縁膜ＺＦ上には、上記エミッタ電極ＥＥ、ゲート電極ＧＥ、フィールドプレート電極ＦＰおよび外周電極ＳＥが形成されている。但し、素子領域ＤＲにおいては、絶縁膜ＺＦ上には、エミッタ電極ＥＥが形成されている。
【0033】
また、素子領域ＤＲにおいて、絶縁膜ＺＦおよびエミッタ領域ＥＲを貫通してチャネル形成領域ＣＨに達するコンタクトホール（接続溝）ＣＴ１が形成されている。コンタクトホールＣＴ１内は、エミッタ電極ＥＥで埋め込まれている。エミッタ電極ＥＥは、コンタクトホールＣＴ１の側面から露出するエミッタ領域ＥＲと接して、そのエミッタ領域ＥＲと電気的に接続されている。また、エミッタ電極ＥＥは、コンタクトホールＣＴ１の底部で露出するｐ型のチャネル形成領域ＣＨと接して、そのｐ型のチャネル形成領域ＣＨと電気的に接続されている。なお、コンタクトホールＣＴ１の底部に隣接する位置にｐ型のチャネル形成領域ＣＨよりも高不純物濃度のｐ型半導体領域を設けておき、エミッタ電極ＥＥを、そのｐ型半導体領域を通じてｐ型のチャネル形成領域ＣＨと電気的に接続することもできる。平面視において、エミッタ電極ＥＥは、パワートランジスタを構成する複数の単位トランジスタセルが形成された素子領域ＤＲ全体にわたって形成されている。
【0034】
半導体装置ＣＰは、最上層の膜（絶縁膜）として、絶縁性の保護膜（表面保護膜、パッシベーション膜）ＰＦを有している。保護膜ＰＦは、絶縁膜からなるが、好ましくは、ポリイミド樹脂などの樹脂膜からなる。エミッタ電極ＥＥとゲート電極ＧＥとフィールドプレート電極ＦＰと外周電極ＳＥとは、保護膜ＰＦで覆われている。すなわち、絶縁膜ＺＦ上に、エミッタ電極ＥＥとゲート電極ＧＥとフィールドプレート電極ＦＰと外周電極ＳＥとを覆うように、保護膜ＰＦが形成されている。
【0035】
但し、保護膜ＰＦには、パッド（ボンディングパッド）用の開口部が形成されている。保護膜ＰＦのエミッタパッド用の開口部ＯＰＥは、平面視においてエミッタ電極ＥＥに内包されるように形成されており、保護膜ＰＦのエミッタパッド用の開口部ＯＰＥからエミッタ電極ＥＥの一部が露出される。保護膜ＰＦのエミッタパッド用の開口部ＯＰＥから露出するエミッタ電極ＥＥにより、エミッタパッド（エミッタ用のボンディングパッド）が形成される。また、保護膜ＰＦのゲートパッド用の開口部ＯＰＧは、平面視においてゲート電極ＧＥに内包されるように形成されており、保護膜ＰＦのゲートパッド用の開口部ＯＰＧからゲート電極ＧＥの一部が露出される。保護膜ＰＦのゲートパッド用の開口部ＯＰＧから露出するゲート電極ＧＥにより、ゲートパッド（ゲート用のボンディングパッド）が形成される。上記フィールドプレート電極ＦＰと外周電極ＳＥとは、全体が保護膜ＰＦで覆われており、保護膜ＰＦから露出されない。
【0036】
素子領域ＤＲに形成されている複数の単位トランジスタセルのトレンチゲート電極ＴＧは、トレンチゲート電極ＴＧと一体的に形成されたゲート接続部（図示せず）や、ゲート電極ＧＥと一体的に形成されたゲート配線（図示せず）などを通じて、互いに電気的に接続されるとともに、ゲート電極ＧＥと電気的に接続されている。
【0037】
また、パワートランジスタを構成する複数の単位トランジスタセルのエミッタ領域ＥＲは、エミッタ電極ＥＥに電気的に接続されるとともに、そのエミッタ電極ＥＥを通じて互いに電気的に接続されている。
【0038】
また、パワートランジスタを構成する複数の単位トランジスタセルのコレクタ領域は、コレクタ領域ＣＬおよびコレクタ電極ＣＥを通じて、互いに電気的に接続されている。
【0039】
また、ここでは、素子領域ＤＲに形成する半導体素子としてＩＧＢＴを適用した場合について説明した。他の形態として、素子領域ＤＲに形成する半導体素子として、上記したＩＧＢＴに代えて、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成してもよい。その場合は、エミッタ領域ＥＲはソース領域となり、エミッタ電極ＥＥはソース電極となり、コレクタ領域ＣＬは形成されず、コレクタ電極ＣＥはドレイン電極となり、後述するテスト電極ＴＥはソース電極となる。なお、ＭＯＳＦＥＴにおいては、ゲート絶縁膜は、酸化膜（酸化シリコン膜）に限定されない。また、素子領域ＤＲに形成する半導体素子として、ＩＧＢＴやパワーＭＯＳＦＥＴに代えて、ＲＣ（Reverse-Conducting）－ＩＧＢＴやバイポーラトランジスタ（Bipolar Transistor）等のような他のトランジスタを単位トランジスタセルとして適用してもよい。また、素子領域ＤＲに形成する半導体素子としてダイオードを適用することもできる。その場合は、エミッタ電極ＥＥとコレクタ電極ＣＥのうちの一方がアノード電極となり、他方がカソード電極となり、ゲート電極ＧＥは形成されない。
【0040】
【0041】
図６に示されるように、半導体装置ＣＰの周辺領域において、半導体基板ＳＢの主面側には、ｐ型半導体領域ＦＰＲとｎ型半導体領域ＮＲとが形成されている。ｐ型半導体領域ＦＰＲは、平面視において、素子領域ＤＲを囲むように形成されている。平面視において、ｐ型半導体領域ＦＰＲは、環状または枠状のパターンであり、フィールドリミッティングリングとして機能する。ｐ型半導体領域ＦＰＲは、フィールドプレート電極ＦＰの下方を、フィールドプレート電極ＦＰに沿うように延在しており、ｐ型半導体領域ＦＰＲの数とフィールドプレート電極ＦＰの数は一致している。ｎ型半導体領域ＮＲは、環状または枠状のパターンであり、外周電極ＳＥの下方を、フィールドプレート電極ＦＰに沿うように延在している。
【0042】
ｐ型半導体領域ＦＰＲ上には、絶縁膜ＺＦを貫通するコンタクトホール（接続溝）ＣＴ２が形成されており、コンタクトホールＣＴ２内は、フィールドプレート電極ＦＰで埋め込まれている。フィールドプレート電極ＦＰは、ｐ型半導体領域ＦＰＲと接して、そのｐ型半導体領域ＦＰＲと電気的に接続されている。ｎ型半導体領域ＮＲ上には、絶縁膜ＺＦを貫通するコンタクトホール（接続溝）ＣＴ３が形成されており、コンタクトホールＣＴ３内は、外周電極ＳＥで埋め込まれている。外周電極ＳＥは、ｎ型半導体領域ＮＲと接して、そのｎ型半導体領域ＮＲと電気的に接続されている。外周電極ＳＥは、半導体基板ＳＢを通じてコレクタ電極ＣＥと電気的に接続される。
【0043】
半導体装置ＣＰの動作時には、エミッタ電極ＥＥやゲート電極ＧＥに印加される電圧（例えば０Ｖ～３０Ｖ程度）よりもかなり高い電圧（例えば数百Ｖ、一例として７５０Ｖ程度）が、コレクタ電極ＣＥに印加される。コレクタ電極ＣＥに印加された電圧は、半導体装置ＣＰを構成する半導体基板ＳＢを通じて外周電極ＳＥにも印加される。このため、エミッタ電極ＥＥと外周電極ＳＥとの間、およびゲート電極ＧＥと外周電極ＳＥとの間には、大きな電位差が発生する。しかしながら、半導体基板ＳＢに設けたｐ型半導体領域ＦＰＲ（フィールドリミッティングリング）や半導体基板ＳＢ上に設けたフィールドプレート電極ＦＰにより、周辺領域ＰＲにおける半導体基板ＳＢの内部の電界分布が均一化される。また、フィールドプレート電極ＦＰを用いたことで、半導体基板ＳＢの上面の電位が固定される。このため、半導体装置ＣＰの周辺領域ＰＲの耐圧が向上し、半導体装置ＣＰの信頼性を向上させることができる。
【0044】
＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図７は、本実施の形態の半導体装置の製造工程で用いられる半導体基板（半導体ウエハ）ＳＢの平面図であり、図８は、図７の一部を拡大して示す部分拡大平面図である。図９～図１５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図９～図１５のそれぞれにおいて、図中の左側に示される断面は、上記図５に対応する断面（すなわちチップ形成領域ＣＲに含まれる素子領域ＤＲの断面）であり、図中の右側に示される断面は、スクライブ領域ＳＲに含まれるテスト素子領域ＴＳの断面である。
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図７は、本実施の形態の半導体装置の製造工程で用いられる半導体基板（半導体ウエハ）ＳＢの平面図であり、図８は、図７の一部を拡大して示す部分拡大平面図である。図９～図１５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図９～図１５のそれぞれにおいて、図中の左側に示される断面は、上記図５に対応する断面（すなわちチップ形成領域ＣＲに含まれる素子領域ＤＲの断面）であり、図中の右側に示される断面は、スクライブ領域ＳＲに含まれるテスト素子領域ＴＳの断面である。
【0045】
まず、図７～図９に示されるように、半導体基板（半導体ウエハ）ＳＢを用意（準備）する。この段階では、半導体基板ＳＢは、平面視で略円形状の半導体ウエハである。半導体基板ＳＢは、主面と、それとは反対側の裏面とを有している。半導体基板ＳＢは、例えば単結晶シリコンからなり、ｎ型不純物が導入されたｎ－型の半導体基板を用いることができる。半導体基板ＳＢとして、半導体基板上にエピタキシャル半導体層を形成したエピタキシャルウエハを用いることもできる。
【0046】
ここで、図７および図８に示されるように、半導体基板ＳＢは、そこから半導体チップ（半導体装置）が取得される予定の領域であるチップ形成領域（半導体チップ領域、半導体装置領域）ＣＲと、各チップ形成領域ＣＲの間のスクライブ領域（切断領域）ＳＲとを有しており、各チップ形成領域ＣＲは、平面視でスクライブ領域ＳＲに囲まれている。すなわち、半導体基板ＳＢにおいては、複数のチップ形成領域ＣＲがアレイ状に配列しており、アレイ状に配列するチップ形成領域ＣＲの間の領域が、スクライブ領域ＳＲに対応している。従って、半導体基板ＳＢにおいて、アレイ状に配列する複数のチップ形成領域ＣＲは、スクライブ領域ＳＲによって区画されている。ダイシング工程（切断工程）において、スクライブ領域ＳＲに沿って半導体基板ＳＢを切断（ダイシング）することにより、各チップ形成領域ＣＲが個片化されて、半導体チップ（半導体装置ＣＰ）となり、その半導体チップが、上記半導体装置ＣＰに対応している。チップ形成領域ＣＲとスクライブ領域ＳＲとは、同一の半導体基板ＳＢの主面における互いに異なる平面領域に対応している。
【0047】
半導体基板ＳＢのスクライブ領域ＳＲには、テスト（試験、検査）用の半導体素子が形成されるテスト素子領域ＴＳが存在している。テスト素子領域ＴＳは、ＴＥＧ（Test Element Group）が形成される領域とみなすこともできる。また、半導体基板ＳＢのチップ形成領域ＣＲには、上述した素子領域ＤＲが存在している。素子領域ＤＲは、チップ形成領域ＣＲに含まれており、各チップ形成領域ＣＲが個片化されて半導体装置ＣＰが製造されると、素子領域ＤＲは、その半導体装置ＣＰに含まれることになる。この段階では、素子領域ＤＲとテスト素子領域ＴＳのいずれにも、半導体素子は形成されていない。以降の工程で、チップ形成領域ＣＲの素子領域ＤＲに、製造後の半導体装置ＣＰ（製品としての半導体装置ＣＰ）で使用され得る半導体素子（ここではＩＧＢＴ）が形成される。スクライブ領域ＳＲのテスト素子領域ＴＳには、チップ形成領域ＣＲの素子領域ＤＲに形成される半導体素子と同じ構造の半導体素子（ここではＩＧＢＴ）が、チップ形成領域ＣＲの素子領域ＤＲに形成される半導体素子と同じ工程で、形成される。但し、テスト素子領域ＴＳの平面寸法（平面積）は、素子領域ＤＲの平面寸法（平面積）よりも小さい。後述するウエハ工程において、テスト素子領域ＴＳは、スクライブ領域ＳＲに含まれており、各チップ形成領域ＣＲが個片化されて半導体装置ＣＰが製造されると、テスト素子領域ＴＳの一部または全部は、その半導体装置ＣＰには含まれないことになる。テスト素子領域ＴＳに形成される半導体素子（ここではＩＧＢＴ）は、テスト用の半導体素子（所謂、ダミー半導体素子）であり、製品としての半導体装置ＣＰで使用される半導体素子ではない。本実施の形態では、素子領域ＤＲに形成される半導体素子と、テスト素子領域ＴＳに形成されるダミー半導体素子は、ＩＧＢＴなどの縦型の半導体素子である。ここで、縦型の半導体素子とは、半導体基板の厚さ方向に電流が流れる半導体素子に対応している。
【0048】
次に、図１０に示されるように、素子領域ＤＲおよびテスト素子領域ＴＳにおける半導体基板ＳＢに溝ＴＲをエッチングにより形成してから、溝ＴＲの内面（側面および底面）にゲート絶縁膜ＧＦを熱酸化法などを用いて形成する。それから、半導体基板ＳＢの主面上に、溝ＴＲ内を埋めるように、トレンチゲート電極ＴＧ形成用の導体膜（例えば多結晶シリコン膜）をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などで形成してから、その導体膜をエッチバックする。これにより、溝ＴＲ内にゲート絶縁膜ＧＦを介して残存する導体膜により、トレンチゲート電極ＴＧが形成される。
【0049】
次に、素子領域ＤＲおよびテスト素子領域ＴＳにおける半導体基板ＳＢにｐ型のチャネル形成領域ＣＨをイオン注入法を用いて形成し、その後、ｎ型のエミッタ領域ＥＲをイオン注入法を用いて形成する。それから、チップ形成領域ＣＲの上記周辺領域ＰＲにおける半導体基板ＳＢに、上記ｐ型半導体領域ＦＰＲ（上記図６参照）をイオン注入法を用いて形成し、上記ｎ型半導体領域ＮＲ（上記図６参照）をイオン注入法を用いて形成する。ｐ型のチャネル形成領域ＣＨ、ｎ型のエミッタ領域ＥＲ、ｐ型半導体領域ＦＰＲおよびｎ型半導体領域ＮＲの形成順は、任意である。また、上記溝ＴＲを形成する前に、ｐ型のチャネル形成領域ＣＨ、ｎ型のエミッタ領域ＥＲ、ｐ型半導体領域ＦＰＲおよびｎ型半導体領域ＮＲのうちの任意のものを形成することもできる。
【0050】
次に、図１１に示されるように、半導体基板ＳＢの主面上に、トレンチゲート電極ＴＧを覆うように、絶縁膜ＺＦを形成する。絶縁膜ＺＦは、例えば、酸化シリコン膜の単体膜や、あるいは、薄い窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。絶縁膜ＺＦは、層間絶縁膜として機能することができる。
【0051】
次に、図１２に示されるように、絶縁膜ＺＦに、フォトリソグラフィ技術およびエッチング技術を用いてコンタクトホールＣＴ１，ＣＴ２，ＣＴ３（コンタクトホールＣＴ２，ＣＴ３は上記図６参照）を形成する。素子領域ＤＲおよびテスト素子領域ＴＳにおいて、コンタクトホールＣＴ１は、絶縁膜ＺＦおよびエミッタ領域ＥＲを貫通してチャネル形成領域ＣＨに達するように形成される。
【0052】
次に、図１３に示されるように、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３内を埋め込むように絶縁膜ＺＦ上に金属膜を形成してから、その金属膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、エミッタ電極ＥＥ、テスト用電極ＴＥ、上記ゲート電極ＧＥ、上記フィールドプレート電極ＦＰおよび上記外周電極ＳＥを形成する。なお、ゲート電極ＧＥ、フィールドプレート電極ＦＰおよび外周電極ＳＥについては、図１３には示されないが、上記図１および図６に示されている。
【0053】
テスト用電極（金属パターン）ＴＥは、テスト素子領域ＴＳに形成された半導体素子（ダミー半導体素子）と電気的に接続されている。具体的には、テスト用電極ＴＥは、テスト素子領域ＴＳに形成された半導体素子（ＩＧＢＴ）のエミッタ領域と電気的に接続されており、テスト素子領域ＴＳに形成された半導体素子（ＩＧＢＴ）用のエミッタ電極として機能することができる。テスト用電極ＴＥは、テスト素子領域ＴＳ全体を覆うように形成されており、従って、平面視において、テスト用電極ＴＥは、テスト素子領域ＴＳを内包している。
【0054】
テスト素子領域ＴＳについて更に具体的に説明する。図１３に示されるように、テスト素子領域ＴＳにおいて、絶縁膜ＺＦおよびエミッタ領域ＥＲを貫通してチャネル形成領域ＣＨに達するコンタクトホール（接続溝）ＣＴ１が形成されており、このコンタクトホールＣＴ１内は、テスト用電極ＴＥで埋め込まれている。テスト用電極ＴＥは、コンタクトホールＣＴ１の側面から露出するエミッタ領域ＥＲと接して、そのエミッタ領域ＥＲと電気的に接続されている。また、テスト用電極ＴＥは、コンタクトホールＣＴ１の底部で露出するｐ型のチャネル形成領域ＣＨと接して、そのｐ型のチャネル形成領域ＣＨと電気的に接続されている。なお、コンタクトホールＣＴ１の底部に隣接する位置にｐ型のチャネル形成領域ＣＨよりも高不純物濃度のｐ型半導体領域を設けておき、テスト用電極ＴＥを、そのｐ型半導体領域を通じてｐ型のチャネル形成領域ＣＨと電気的に接続することもできる。平面視において、テスト用電極ＴＥは、パワートランジスタを構成する複数の単位トランジスタセルが形成されたテスト素子領域ＴＳ全体にわたって形成されている。
【0055】
テスト素子領域ＴＳに形成されたトレンチゲート電極ＴＧは、上記ゲート電極ＧＥと電気的に接続されている。他の形態として、テスト素子領域ＴＳに形成されたトレンチゲート電極ＴＧと電気的に接続されたゲート電極（図示せず）を、スクライブ領域ＳＲの絶縁膜ＺＦ上に形成することもできる。
【0056】
次に、図１４および上記図６に示されるように、絶縁膜ＺＦ上に、エミッタ電極ＥＥ、テスト用電極ＴＥ、ゲート電極ＧＥ、フィールドプレート電極ＦＰおよび外周電極ＳＥを覆うように、ポリイミド樹脂などからなる保護膜ＰＦを形成する。それから、保護膜ＰＦに、フォトリソグラフィ技術およびエッチング技術を用いて上記開口部ＯＰＥ，ＯＰＧ（上記図１参照）を形成する。開口部ＯＰＥ，ＯＰＧを形成する際には、スクライブ領域ＳＲの保護膜ＰＦも除去する。図１４には、この段階が示されている。これにより、スクライブ領域ＳＲでは、絶縁膜ＺＦ上に保護膜ＰＦは形成されておらず、テスト用電極ＴＥは、保護膜ＰＦで覆われずに露出された状態になる。保護膜ＰＦのエミッタパッド用の開口部ＯＰＥからエミッタ電極ＥＥの一部が露出されてエミッタパッドが形成され、保護膜ＰＦのゲートパッド用の開口部ＯＰＧから上記ゲート電極部ＧＥが露出されてゲートパッドが形成される。
【0057】
次に、必要に応じて半導体基板ＳＢの裏面側を研削して半導体基板ＳＢを薄くする。
【0058】
次に、図１５に示されるように、半導体基板ＳＢの裏面側に、イオン注入法を用いてｎ型のフィールドストップ領域ＦＳを形成してから、イオン注入法を用いてｐ型のコレクタ領域ＣＬを形成する。
【0059】
次に、半導体基板ＳＢの裏面上にスパッタリング法などを用いてコレクタ電極ＣＥを形成する。
【0060】
このようにして、ウエハプロセスが行われる。
【0061】
図１６は、半導体装置の製造工程を示す工程フロー図である。図１６に示されるように、半導体装置の製造工程は、ウエハプロセスと、ウエハテスト工程（ウエハ検査工程）と、ダイシング工程（半導体基板ＳＢの切断工程）と、組み立て工程と、を順に有している。図７～図１５を参照して説明したのは、ウエハプロセスに対応している。
【0062】
ウエハプロセスの詳細は上述した。ウエハプロセスは、複数のチップ形成領域ＣＲ、および複数のチップ形成領域ＣＲのうちの互いに隣り合う２つのチップ形成領域ＣＲ間に位置するスクライブ領域ＳＲを備えた半導体基板ＳＢを準備する工程、を含んでいる。ウエハプロセスは、更に、半導体基板ＳＢを準備する工程の後、複数のチップ形成領域ＣＲ（の素子領域ＤＲ）のそれぞれに半導体素子を形成し、スクライブ領域ＳＲ（のテスト素子領域ＴＳ）にダミー半導体素子を形成する工程、を含んでいる。
【0063】
ウエハプロセスの後で、ウエハテスト（ウエハ検査）工程が行われる。ウエハテスト工程は、ダイシング工程（半導体基板ＳＢの切断工程）の前に行われる検査工程である。ウエハテスト工程では、半導体基板ＳＢ（半導体ウエハ）のスクライブ領域ＳＲに設けられたテスト用電極ＴＥを用いて、スクライブ領域ＳＲのテスト素子領域ＴＳに形成された半導体素子（ダミー半導体素子）の検査（電気的試験）を行う。上述のように、テスト用電極ＴＥは、スクライブ領域ＳＲのテスト素子領域ＴＳに形成された半導体素子（ダミー半導体素子）と電気的に接続されている。このため、テスト用電極ＴＥを用いて、テスト素子領域ＴＳに形成された半導体素子（ダミー半導体素子）を検査することができ、それによって、素子領域ＤＲに形成された半導体素子を間接的に検査（評価）することができる。
【0064】
ウエハテスト工程では、テスト用電極ＴＥに試験（検査）用のプローブＰＲＢ（後述の図１９参照）を接触させる（押し当てる）。テスト素子領域ＴＳに形成された半導体素子の検査（電気的試験）を行い、その結果で、素子領域ＤＲに形成された半導体素子を評価することができる。テスト素子領域ＴＳに形成された半導体素子と素子領域ＤＲに形成された半導体素子とは、ほぼ同様の構造を有し、かつ、同工程で形成されるため、テスト素子領域ＴＳに形成された半導体素子を検査することで、素子領域ＤＲに形成された半導体素子を間接的に評価することができる。
【0065】
ウエハテスト工程の後で、ダイシング工程が行われる。ダイシング工程は、ダイシングブレード（切断刃）ＤＢＲを用いて前記半導体基板ＳＢのスクライブ領域ＳＲを切断する工程である。ダイシングブレードＤＢＲは、後述の図２６、図２７および図３２～図３４に示されている。ダイシング工程においては、回転するダイシングブレードＤＲＢを用いて、スクライブ領域ＳＲに沿って半導体基板ＳＢを切断する。言い換えると、ダイシング工程においては、回転するダイシングブレードを用いて、半導体基板ＳＢのスクライブ領域ＳＲを切断（除去）する。これにより、半導体基板ＳＢにおける各チップ形成領域ＣＲが個片化されて、個片化されたチップ形成領域ＣＲからなる半導体チップ（半導体装置ＣＰ）が取得される。
【0066】
ダイシング工程の後で、組み立て工程が行われる。組み立て工程は、ダイシング工程で取得された半導体チップ（半導体装置ＣＰ）を用いて半導体パッケージを製造する工程に対応している。例えば、リードフレーム（図示せず）のダイパッド上に半導体装置ＣＰを搭載してダイパッドと半導体装置ＣＰのコレクタ電極ＣＥとダイパッドとを電気的に接続してから、リードフレームの複数のリードと半導体装置ＣＰのエミッタ用パッド（エミッタ電極ＥＥ）およびゲート用パッド（ゲート電極ＧＥ）とを導電性接続部材（例えばボンディングワイヤ）を介してそれぞれ電気的に接続する。それから、半導体装置ＣＰと導電性接続部材とダイパッドとリードとを樹脂封止してから、リードおよびダイパッドをリードフレームから切断して分離する。このようにして、半導体パッケージを製造することができる。
【0067】
＜テスト用電極ＴＥについて＞
図１７は、半導体基板ＳＢのスクライブ領域ＳＲに形成されたテスト用電極ＴＥを示す平面図である。図１７では、ダイシング工程でダイシングブレードＤＲＢによって切断（除去）される領域である切断領域ＲＧ１を、点線で示してある。すなわち、ダイシング工程では、回転するダイシングブレードＤＲＢが図１７に示される切断領域ＲＧ１に沿って移動し、それによって切断領域ＲＧ１が切断（除去）される。また、図１８も、半導体基板ＳＢのスクライブ領域ＳＲに形成されたテスト用電極ＴＥを示す平面図である。図１８では、テスト用電極ＴＥを構成するパッド部ＰＤと連結部ＣＮとを判別しやすくするために、パッド部ＰＤと連結部ＣＮとにそれぞれ異なる向きのハッチングを付してある。また、図１９～図２１は、ダイシング工程を行う前の段階における半導体基板ＳＢのスクライブ領域ＳＲの断面図である。図１７および図１８のＡ１－Ａ１線の位置での断面図が図１９に対応し、図１７および図１８のＡ２－Ａ２線の位置での断面図が図２０に対応し、図１７および図１８のＡ３－Ａ３線の位置での断面図が図２１に対応している。なお、図１９～図２１では、図面の簡略化のために、スクライブ領域ＳＲのテスト素子領域ＴＳに形成された半導体素子（ＩＧＢＴ）についての図示は省略しているが、実際には、テスト用電極ＴＥの下には、図１５に示されるように半導体素子（ＩＧＢＴ）が形成されている。また、図１９では、ウエハテスト工程において、テスト用電極ＴＥのパッド部ＰＤに試験（検査）用のプローブＰＲＢを接触させた状態が示されている。また、図１７および図１８に示されるＹ方向は、ダイシング工程におけるダイシングブレードの走査方向である。図１７および図１８に示されるＸ１方向およびＸ２方向は、Ｙ方向と交差する方向であり、より特定的には、Ｙ方向と直交する方向である。Ｘ１方向とＸ２方向とは、互いに反対の方向（逆方向）である。なお、Ｘ１方向とＸ２方向とＹ方向は、いずれも半導体基板ＳＢの主面または裏面に平行な方向でもある。
図１７は、半導体基板ＳＢのスクライブ領域ＳＲに形成されたテスト用電極ＴＥを示す平面図である。図１７では、ダイシング工程でダイシングブレードＤＲＢによって切断（除去）される領域である切断領域ＲＧ１を、点線で示してある。すなわち、ダイシング工程では、回転するダイシングブレードＤＲＢが図１７に示される切断領域ＲＧ１に沿って移動し、それによって切断領域ＲＧ１が切断（除去）される。また、図１８も、半導体基板ＳＢのスクライブ領域ＳＲに形成されたテスト用電極ＴＥを示す平面図である。図１８では、テスト用電極ＴＥを構成するパッド部ＰＤと連結部ＣＮとを判別しやすくするために、パッド部ＰＤと連結部ＣＮとにそれぞれ異なる向きのハッチングを付してある。また、図１９～図２１は、ダイシング工程を行う前の段階における半導体基板ＳＢのスクライブ領域ＳＲの断面図である。図１７および図１８のＡ１－Ａ１線の位置での断面図が図１９に対応し、図１７および図１８のＡ２－Ａ２線の位置での断面図が図２０に対応し、図１７および図１８のＡ３－Ａ３線の位置での断面図が図２１に対応している。なお、図１９～図２１では、図面の簡略化のために、スクライブ領域ＳＲのテスト素子領域ＴＳに形成された半導体素子（ＩＧＢＴ）についての図示は省略しているが、実際には、テスト用電極ＴＥの下には、図１５に示されるように半導体素子（ＩＧＢＴ）が形成されている。また、図１９では、ウエハテスト工程において、テスト用電極ＴＥのパッド部ＰＤに試験（検査）用のプローブＰＲＢを接触させた状態が示されている。また、図１７および図１８に示されるＹ方向は、ダイシング工程におけるダイシングブレードの走査方向である。図１７および図１８に示されるＸ１方向およびＸ２方向は、Ｙ方向と交差する方向であり、より特定的には、Ｙ方向と直交する方向である。Ｘ１方向とＸ２方向とは、互いに反対の方向（逆方向）である。なお、Ｘ１方向とＸ２方向とＹ方向は、いずれも半導体基板ＳＢの主面または裏面に平行な方向でもある。
【0068】
図１７および図１８に示されるように、テスト用電極ＴＥは、複数のパッド部（検査用パッド部）ＰＤとそれらをつなぐ複数の連結部ＣＮとで構成されている。テスト用電極ＴＥを構成する複数のパッド部ＰＤと複数の連結部ＣＮとは、一体的に形成されている。ウエハテスト工程では、テスト用電極ＴＥの複数のパッド部ＰＤに試験（検査）用のプローブＰＲＢを接触させる（図１９参照）。このため、パッド部ＰＤは、検査用パッド部として機能することができる。
【0069】
テスト用電極ＴＥを構成する複数のパッド部ＰＤは、Ｙ方向に互いに離間して並んでいる。Ｙ方向に隣り合うパッド部ＰＤの間には、それらのパッド部ＰＤと一体的に形成された連結部ＣＮが介在している。このため、Ｙ方向に隣り合うパッド部ＰＤ同士は、連結部ＣＮで連結されている。テスト用電極ＴＥを構成する複数のパッド部ＰＤは、Ｙ方向に互いに離間して並んでいるため、Ｙ方向に隣り合うパッド部ＰＤ同士をつなぐ連結部ＣＮは、Ｙ方向に延在している。
【0070】
テスト用電極ＴＥを構成する複数のパッド部ＰＤは、互いに同じ平面形状および平面寸法（平面積）を有していることが好ましい。パッド部ＰＤは、四角形状（好ましくは長方形状）の平面形状を有しており、より特定的には、Ｙ方向に平行な辺と、Ｘ１方向に平行な辺とを有する長方形状を有していることがより好ましい。なお、Ｘ１方向とＸ２方向とは互いに反対方向であるため、Ｘ１方向に平行な辺は、Ｘ２方向に平行な辺でもある。
【0071】
テスト用電極ＴＥを構成する複数の連結部ＣＮは、それぞれ四角形状（好ましくは長方形状）の平面形状を有しており、より特定的には、Ｙ方向に平行な辺と、Ｘ１方向に平行な辺とを有する長方形状を有していることがより好ましい。また、図１７および図１８の場合は、テスト用電極ＴＥを構成する複数のパッド部ＰＤは、Ｙ方向に等間隔に並んでいるが、その場合は、テスト用電極ＴＥを構成する複数の連結部ＣＮ同士で、連結部ＣＮのＹ方向の長さ（寸法）は、互いに同じになる。
【0072】
パッド部ＰＤの幅Ｗ１は、連結部ＣＮの幅Ｗ２よりも大きい（すなわちＷ１＞Ｗ２）。ここで、パッド部ＰＤの幅Ｗ１は、Ｘ１方向におけるパッド部ＰＤの寸法（長さ）に対応している。また、連結部ＣＮの幅Ｗ２は、Ｘ１方向における連結部ＣＮの寸法（長さ）に対応している。ウエハテスト工程でプローブＰＲＢをパッド部ＰＤに接触させやすくするために、パッド部ＰＤの幅Ｗ１を大きくしている。一例をあげると、パッド部ＰＤの幅Ｗ１は、５０μｍ～８０μｍ程度とすることができる。一方、ウエハテスト工程において、連結部ＣＮにプローブＰＲＢを接触させる必要はない。このため、連結部ＣＮの幅Ｗ２は、プローブＰＲＢを接触させやすくするために大きくする必要はない。しかしながら、テスト用電極ＴＥを的確に形成できるようにするためには、連結部ＣＮの幅Ｗ２を小さくするには限界があり、連結部ＣＮの幅Ｗ２はある程度確保することが好ましい。一例をあげると、パッド部ＰＤの幅Ｗ１は、３０μｍ～５０μｍ程度とすることができる。
【0073】
本実施の形態では、連結部ＣＮの幅Ｗ２は、パッド部ＰＤの幅Ｗ１よりも小さく、かつ、ダイシング工程で用いられるダイシングブレードＤＢＲの幅（厚さ）Ｗ３は、連結部ＣＮの幅Ｗ２よりも小さい（すなわちＷ１＞Ｗ２＞Ｗ３）。なお、ダイシングブレードＤＢＲの幅（厚さ）Ｗ３は、後述する図２６、図２７および図３２～図３４に示されている。ダイシングブレードＤＢＲの幅（厚さ）Ｗ３は、図１７に示されている切断領域ＲＧ１の幅（Ｘ１方向の寸法）Ｗ４と実質的に一致している。本実施の形態は、連結部ＣＮの幅Ｗ２をダイシング工程で用いられるダイシングブレードＤＢＲの幅Ｗ３よりも大きくしたい場合、言い換えると、ダイシングブレードＤＢＲの幅Ｗ３を連結部ＣＮの幅Ｗ２よりも小さくしたい場合に適用すると有効な技術である。
【0074】
平面視において、テスト用電極ＴＥを構成する複数のパッド部ＰＤは、Ｙ方向に直線状に配置されている。なお、ここで言う「直線状」とは、平面視において、テスト用電極ＴＥを構成する複数のパッド部ＰＤのそれぞれが、Ｘ１方向またはＸ２方向にずれることなく、図１８に示されるように、Ｙ方向に直線状に配列していることを意味する。また、テスト用電極ＴＥを構成する複数のパッド部ＰＤのそれぞれの中心線ＣＬ１が、Ｙ方向において互いに重なっている（一致している）ことを意味する。言い換えると、平面視において、テスト用電極ＴＥを構成する複数のパッド部ＰＤのそれぞれの中心線ＣＬ１が、Ｙ方向に沿った同一直線上に位置していることを意味する。
【0075】
ここで、平面視において、各連結部ＣＮは、それぞれＹ方向に延在し、かつＸ１方向において互いに反対側に位置する辺ＳＤ１および辺ＳＤ２を有し、また、各パッド部ＰＤは、それぞれＹ方向に延在し、かつＸ１方向において互いに反対側に位置する辺ＳＤ３および辺ＳＤ４を有している。テスト用電極ＴＥを構成する複数のパッド部ＰＤおよび複数の連結部ＣＮにおいて、複数のパッド部ＰＤのそれぞれの辺ＳＤ３と複数の連結部ＣＮのそれぞれの辺ＳＤ１とは、互いに同じ側（図１８の場合は右側）の辺であり、また、複数のパッド部ＰＤのそれぞれの辺ＳＤ４と複数の連結部ＣＮのそれぞれの辺ＳＤ２とは、互いに同じ側（図１８の場合は左側）の辺である。このため、テスト用電極ＴＥを構成する複数のパッド部ＰＤおよび複数の連結部ＣＮにおいて、各パッド部ＰＤの辺ＳＤ３と各連結部ＣＮの辺ＳＤ１とは、そのテスト用電極ＴＥに対してＸ１方向に隣り合うチップ形成領域ＣＲの保護膜ＰＦに対向している。また、テスト用電極ＴＥを構成する複数のパッド部ＰＤおよび複数の連結部ＣＮにおいて、各パッド部ＰＤの辺ＳＤ４と各連結部ＣＮの辺ＳＤ２とは、そのテスト用電極ＴＥに対してＸ２方向に隣り合うチップ形成領域ＣＲの保護膜ＰＦに対向している。すなわち、各パッド部ＰＤの辺ＳＤ３と各連結部ＣＮの辺ＳＤ１のＸ１方向に保護膜ＰＦが存在し、また、各パッド部ＰＤの辺ＳＤ４と各連結部ＣＮの辺ＳＤ２のＸ２方向に保護膜ＰＦが存在している。
【0076】
平面視において、パッド部ＰＤの中心線ＣＬ１は、そのパッド部ＰＤ１の辺ＳＤ３から中心線ＣＬ１までの距離と辺ＳＤ４から中心線ＣＬ１までの距離とが互いに同じになるような線である。
【0077】
テスト用電極ＴＥを構成する複数の連結部ＣＮは、Ｙ方向において千鳥状に配置されている。なお、ここで言う「千鳥状」とは、テスト用電極ＴＥを構成する複数の連結部ＣＮが、Ｘ１方向側にずれた連結部ＣＮ１と、Ｘ２方向側にずれた連結部ＣＮ２とで構成されており、かつ、Ｘ１方向側にずれた連結部ＣＮ１と、Ｘ２方向側にずれた連結部ＣＮ２とが、図１８に示されるように、パッド部ＰＤを介して交互に配置されていることを意味する。
【0078】
ここで、テスト用電極ＴＥを構成する複数の連結部ＣＮのうち、Ｘ１方向側にずれた連結部ＣＮを連結部ＣＮ１と称し、Ｘ２方向側にずれた連結部ＣＮを連結部ＣＮ２と称することとする。連結部ＣＮ１の中心線ＣＬ２は、パッド部ＰＤの中心線ＣＬ１に対してＸ１方向側にずれている。また、連結部ＣＮ２の中心線ＣＬ２は、パッド部ＰＤの中心線ＣＬ１に対してＸ２方向側にずれている。すなわち、連結部ＣＮ１の中心線ＣＬ２と、連結部ＣＮ２の中心線ＣＬ２とは、Ｙ方向において互いに重なっていない（一致していない）。
【0079】
平面視において、連結部ＣＮの中心線ＣＬ２は、その連結部ＣＮの辺ＳＤ１から中心線ＣＬ２までの距離と辺ＳＤ２から中心線ＣＬ２までの距離とが互いに同じになるような線である。
【0080】
図１７および図１８を参照すると分かるように、連結部ＣＮ１の辺ＳＤ１は、ダイシング工程でダイシングブレードＢＲＤにより切断される領域である切断領域ＲＧ１に含まれないが、連結部ＣＮ１の辺ＳＤ２は、切断領域ＲＧ１に含まれている。また、連結部ＣＮ２の辺ＳＤ１は、ダイシング工程でダイシングブレードＢＲＤにより切断される領域である切断領域ＲＧ１に含まれているが、連結部ＣＮ２の辺ＳＤ２は、切断領域ＲＧ１に含まれない。これが実現されるように、連結部ＣＮ１と連結部ＣＮ２とをずらして（千鳥状に）配置している。
【0081】
また、図１７および図１８の場合は、平面視において、連結部ＣＮ１の辺ＳＤ１は、その連結部ＣＮ１の隣に位置するパッド部ＰＤの辺ＳＤ３と整合している（Ｙ方向に沿った同一直線上に位置している）。また、連結部ＣＮ２の辺ＳＤ２は、その連結部ＣＮ２の隣に位置するパッド部ＰＤの辺ＳＤ４と整合している（Ｙ方向に沿った同一直線上に位置している）。
【0082】
＜検討の経緯＞
図２２および図２３は、半導体基板ＳＢのスクライブ領域ＳＲに形成された検討例のテスト用電極ＴＥ１０１を示す平面図であり、図２２は上記図１７に相当し、図２３は上記図１８に相当するものである。図２２では、ダイシング工程でダイシングブレードによって切断（除去）される領域である切断領域ＲＧ１０１を、点線で示してある。また、図２４および図２５は、ダイシング工程を行う前の段階における半導体基板ＳＢのスクライブ領域ＳＲの断面図であり、図２２および図２３のＢ１－Ｂ１線の位置での断面図が図２４に対応し、図２２および図２３のＢ２－Ｂ２線の位置での断面図が図２５に対応している。図２２および図２３のＢ３－Ｂ３線の位置での断面図も、図２５とほぼ同様である。なお、図２４および図２５では、図面の簡略化のために、スクライブ領域ＳＲのテスト素子領域に形成された半導体素子（ＩＧＢＴ）についての図示は省略している。また、図２４では、ウエハテスト工程において、テスト用電極ＴＥ１０１のパッド部ＰＤ１０１に試験（検査）用のプローブＰＲＢを接触させた状態が示されている。
図２２および図２３は、半導体基板ＳＢのスクライブ領域ＳＲに形成された検討例のテスト用電極ＴＥ１０１を示す平面図であり、図２２は上記図１７に相当し、図２３は上記図１８に相当するものである。図２２では、ダイシング工程でダイシングブレードによって切断（除去）される領域である切断領域ＲＧ１０１を、点線で示してある。また、図２４および図２５は、ダイシング工程を行う前の段階における半導体基板ＳＢのスクライブ領域ＳＲの断面図であり、図２２および図２３のＢ１－Ｂ１線の位置での断面図が図２４に対応し、図２２および図２３のＢ２－Ｂ２線の位置での断面図が図２５に対応している。図２２および図２３のＢ３－Ｂ３線の位置での断面図も、図２５とほぼ同様である。なお、図２４および図２５では、図面の簡略化のために、スクライブ領域ＳＲのテスト素子領域に形成された半導体素子（ＩＧＢＴ）についての図示は省略している。また、図２４では、ウエハテスト工程において、テスト用電極ＴＥ１０１のパッド部ＰＤ１０１に試験（検査）用のプローブＰＲＢを接触させた状態が示されている。
【0083】
図２２および図２３に示されるように、検討例のテスト用電極ＴＥ１０１は、複数のパッド部ＰＤ１０１とそれらをつなぐ複数の連結部ＣＮ１０１とで構成されており、それら複数のパッド部ＰＤ１０１と複数の連結部ＣＮ１０１とは、一体的に形成されている。ウエハテスト工程では、テスト用電極ＴＥ１０１の複数のパッド部ＰＤ１０１に試験（検査）用のプローブＰＲＢを接触させる（図２４参照）。
【0084】
テスト用電極ＴＥ１０１を構成する複数のパッド部ＰＤ１０１は、Ｙ方向に互いに離間して並んでおり、Ｙ方向に隣り合うパッド部ＰＤ１０１の間には、それらのパッド部ＰＤ１０１と一体的に形成された連結部ＣＮ１０１が介在している。テスト用電極ＴＥ１０１を構成する複数のパッド部ＰＤ１０１は、Ｙ方向に互いに離間して並んでいるため、Ｙ方向に隣り合うパッド部ＰＤ１０１同士をつなぐ連結部ＣＮ１０１は、Ｙ方向に延在している。
【0085】
図２２および図２３に示される検討例の場合は、平面視において、テスト用電極ＴＥ１０１を構成する複数のパッド部ＰＤ１０１と複数の連結部ＣＮ１０１とは、Ｙ方向に直線状に配置されている。すなわち、平面視において、テスト用電極ＴＥ１０１を構成する複数のパッド部ＰＤ１０１と複数の連結部ＣＮ１０１とは、Ｘ１方向またはＸ２方向にずれることなく、Ｙ方向に直線状に配列している。具体的には、検討例のテスト用電極ＴＥ１０１においては、複数のパッド部ＰＤ１０１のそれぞれの中心線ＣＬ１０１と複数の連結部ＣＮ１０１のそれぞれの中心線ＣＬ１０２とは、Ｙ方向において重なっている（一致している）。言い換えると、検討例のテスト用電極ＴＥ１０１においては、平面視において、複数のパッド部ＰＤ１０１のそれぞれの中心線ＣＬ１０１と複数の連結部ＣＮ１０１のそれぞれの中心線ＣＬ１０２とは、Ｙ方向に沿った同一直線上に位置している。
【0086】
ところで、近年は、半導体装置の高機能化などに伴い、ウエハテスト工程における評価項目も増加する傾向にある。そのため、近年では、半導体基板のスクライブ領域に設けるテスト素子領域（検査用のダミー半導体素子を形成する領域）の面積が大きくなってきている。このテスト素子領域は、上記テスト素子領域ＴＳに相当するものである。
【0087】
このため、半導体基板のスクライブ領域において、上記Ｙ方向におけるテスト素子領域の長さは、大きくなる傾向にある。なぜなら、半導体基板におけるスクライブ領域の幅を大きくすることなくスクライブ領域に設けるテスト素子領域の面積を大きくするには、上記Ｙ方向におけるテスト素子領域の長さを大きくする必要があるからである。なお、半導体基板においてスクライブ領域の幅を大きくすることは、その半導体基板から取得できる半導体チップの数を低減させてしまうため、望ましくない。
【0088】
テスト素子領域に形成される半導体素子が、ＩＧＢＴなどの縦型の半導体素子の場合は、テスト素子領域全体を覆うように、テスト用電極（上記テスト用電極ＴＥやテスト用電極ＴＥ１０１に対応）を設ける必要があり、上記Ｙ方向におけるテスト素子領域の長さが大きくなると、必然的に、上記Ｙ方向におけるテスト用電極の長さも大きくなる。
【0089】
上記Ｙ方向におけるテスト用電極の長さが大きくなると、テスト用電極において、パッド部を複数設けておき、ウエハテスト工程では、それら複数のパッド部に試験用のプローブを接触させることが望ましい。このため、スクライブ領域のテスト素子領域上のテスト用電極は、複数のパッド部とそれらをつなぐ複数の連結部とで構成されていることが望ましい。このため、図１７および図１８に示される本実施の形態の場合は、半導体基板ＳＢのスクライブ領域ＳＲのテスト素子領域ＴＳ上のテスト用電極ＴＥは、複数のパッド部ＰＤとそれらをつなぐ複数の連結部ＣＮとで構成されている。また、図２２および図２３に示される検討例の場合は、半導体基板のスクライブ領域のテスト素子領域上のテスト用電極ＴＥ１０１は、複数のパッド部ＰＤ１０１とそれらをつなぐ複数の連結部ＣＮ１０１とで構成されている。上述のように、テスト用電極ＴＥ，ＴＥ１０１のＹ方向の長さは、大きくなる傾向にあり、例えば３００μｍ以上である。
【0090】
テスト用電極（ＴＥ，ＴＥ１０１）のパッド部（ＰＤ，ＰＤ１０１）の幅（Ｘ１方向の寸法）は、パッド部に試験用のプローブを接触させるのに不具合が生じないように、ある程度大きくする必要がある。一方、テスト用電極（ＴＥ，ＴＥ１０１）の連結部（ＣＮ，ＣＮ１０１）の幅（Ｘ１方向の寸法）は、パッド部（ＰＤ，ＰＤ１０１）の幅よりも小さくすることができるが、それでも、小さくするには限界がある。細い金属パターンは形成しにくいため、テスト用電極（ＴＥ，ＴＥ１０１）を精度よく形成するためには、テスト用電極（ＴＥ，ＴＥ１０１）の連結部（ＣＮ，ＣＮ１０１）の幅もある程度確保する必要がある。
【0091】
一方、近年、ダイシング工程で用いられるダイシングブレードの幅（厚さ）は、薄くなってきている。なぜなら、半導体ウエハから取得できる半導体チップの数を多くするためには、スクライブ領域の幅を小さくすることが求められ、それに伴い、ダイシングブレードの厚さを薄くすることが求められるようになってきたからである。
【0092】
その結果、ダイシングブレードの厚さが、テスト用電極（ＴＥ，ＴＥ１０１）の連結部（ＣＮ，ＣＮ１０１）の幅よりも小さくならざるを得ない場合が生じてしまう。すなわち、ダイシングブレードＤＢＲの幅（厚さ）Ｗ３が、テスト用電極ＴＥの連結部ＣＮの幅Ｗ２よりも小さくなる場合（すなわちＷ２＞Ｗ３となる場合）や、ダイシングブレードＤＢＲの幅（厚さ）Ｗ３が、テスト用電極ＴＥ１０１の連結部ＣＮ１０１の幅Ｗ１０２よりも小さくなる場合（すなわちＷ１０２＞Ｗ３となる場合）が生じてしまう。この場合、ダイシング工程後に、テスト用電極（ＴＥ，ＴＥ１０１）の切断残りが発生し、それが飛散してチップ形成領域ＣＲ（あるいは取得された半導体チップ）に再付着し、不具合の原因となることが懸念される。これについて、図２６～図３０を参照して説明する。
【0093】
図２６および図２７は、検討例のテスト用電極ＴＥ１０１が形成された半導体基板ＳＢのスクライブ領域ＳＲをダイシングブレードＤＢＲで切断する様子を示す断面図であり、図２８および図２９は、検討例のテスト用電極ＴＥ１０１が形成された半導体基板ＳＢのスクライブ領域ＳＲをダイシングブレードＤＢＲで切断した状態（切断後の状態）を示す断面図である。図２６および図２８は、上記図２２および図２３のＢ１－Ｂ１線の位置での断面（従って上記図２４に相当する断面）に対応し、図２７および図２９は、上記図２２および図２３のＢ２－Ｂ２線の位置での断面（従って上記図２５に相当する断面）に対応している。図３０は、ダイシング工程後における検討例のテスト用電極ＴＥ１０１の切断残りを示す平面図である。
【0094】
ダイシング工程においては、図２６～図２９に示されるように、検討例のテスト用電極ＴＥ１０１が形成された半導体基板ＳＢのスクライブ領域ＳＲをダイシングブレードＤＢＲで切断する。この際、ダイシングブレードＤＢＲの幅Ｗ３がテスト用電極ＴＥ１０１の連結部ＣＮ１０１の幅Ｗ１０２よりも小さい（Ｗ１０２＞Ｗ３）ことを反映して、図３０に示されるような、テスト用電極ＴＥ１０１の切断残りからなる細長い金属パターン（金属片）ＴＥ１０１ａが残存する。図３０に示される金属パターンＴＥ１０１ａは、図２２に示されるテスト用電極ＴＥ１０１のうち、ダイシングブレードＤＢＲによる切断領域ＲＧ１０１と重なる部分を除去した残りに対応している。この細長い金属パターンＴＥ１０１ａの長さ（Ｙ方向の長さ）Ｌ１０２は、ダイシング工程前のテスト用電極ＴＥ１０１の長さ（Ｙ方向の長さ）Ｌ１０１と同じである（すなわちＬ１０１＝Ｌ１０２）。
【0095】
ダイシング工程後に、テスト用電極ＴＥ１０１の切断残りからなる細長い金属パターンＴＥ１０１ａが発生すると、その細長い金属パターンＴＥ１０１ａが飛散してチップ形成領域ＣＲ（あるいは取得された半導体チップ）に再付着し、不具合の原因となる虞があるが、金属パターンＴＥ１０１ａの長さが長いほど、不具合が生じるリスクは高くなる。
【0096】
図３１は、飛散した金属パターンＴＥ１０１ａが保護膜ＰＦ上に付着した状態を示す断面図であり、上記図６に相当する断面が示されている。図３１では、飛散した金属パターンＴＥ１０１ａが、保護膜ＰＦ上に、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着した状態が示されている。
【0097】
外周電極ＳＥには、コレクタ電極ＣＥに印加された電圧が半導体基板ＳＢを通じて印加され得る。このため、エミッタ電極ＥＥと外周電極ＳＥとの間、および、ゲート電極ＧＥと外周電極ＳＥとの間には、かなり大きな電位差（例えば数百Ｖ、一例として７５０Ｖ程度）が発生する。もしも図３１のように金属パターンＴＥ１０１ａがエミッタ電極ＥＥと外周電極ＳＥとに跨るように付着してしまうと、付着した金属パターンＴＥ１０１ａに起因して、上記周辺領域ＰＲにおける半導体基板ＳＢ内部の電界分布が乱れてしまい、半導体装置ＣＰの周辺領域ＰＲの耐圧が低下し、半導体装置ＣＰの信頼性が低下する虞がある。同様に、もしも金属パターンＴＥ１０１ａがゲート電極ＧＥと外周電極ＳＥとに跨るように付着してしまうと、付着した金属パターンＴＥ１０１ａに起因して、上記周辺領域ＰＲにおける半導体基板ＳＢ内部の電界分布が乱れてしまい、半導体装置ＣＰの周辺領域ＰＲの耐圧が低下し、半導体装置ＣＰの信頼性が低下する虞がある。
【0098】
このため、飛散した金属パターンＴＥ１０１ａが、保護膜ＰＦ上に、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着するのを防止することが望ましい。また、飛散した金属パターンＴＥ１０１ａが、保護膜ＰＦ上に、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着するのを防止することが望ましい。そのためには、ダイシング工程後に残存する細長い金属パターンＴＥ１０１ａの長さＬ１０２を短くすることが有効であるが、Ｙ方向におけるテスト用電極ＴＥ１０１の長さＬ１０１が大きくなると、ダイシング工程後に残存する細長い金属パターンＴＥ１０１ａの長さＬ１０２も長くなってしまう。このため、検討例のテスト用電極ＴＥ１０１を用いた場合は、ダイシング工程後に残存する金属パターンＴＥ１０１ａの長さＬ１０２を短くすることは難しい。
【0099】
＜主要な特徴と効果について＞
半導体基板ＳＢのスクライブ領域ＳＲに設けられたテスト用電極（金属パターン）ＴＥは、複数のパッド部（検査用パッド部）ＰＤと、複数のパッド部ＰＤの間にそれぞれ設けられ、かつ、複数のパッド部ＰＤのうちの互いに隣り合う２つのパッド部ＰＤ同士を互いに連結する複数の連結部ＣＮと、を有している。
半導体基板ＳＢのスクライブ領域ＳＲに設けられたテスト用電極（金属パターン）ＴＥは、複数のパッド部（検査用パッド部）ＰＤと、複数のパッド部ＰＤの間にそれぞれ設けられ、かつ、複数のパッド部ＰＤのうちの互いに隣り合う２つのパッド部ＰＤ同士を互いに連結する複数の連結部ＣＮと、を有している。
【0100】
本実施の形態の主要な特徴のうちの一つは、平面視において、Ｘ１方向における連結部ＣＮの幅Ｗ２は、ダイシングブレードＤＢＲの幅（厚さ）Ｗ３よりも大きく、かつ、複数のパッド部ＰＤのそれぞれの幅Ｗ１よりも小さいことである（すなわちＷ１＞Ｗ２＞Ｗ３）。そして、平面視において、テスト用電極ＴＥを構成する複数のパッド部ＰＤは、Ｙ方向（ダイシングブレードＤＲＢの走査方向）において直線状に配置され、かつ、テスト用電極ＴＥを構成する複数の連結部ＣＮは、Ｙ方向において千鳥状に配置されている。
【0101】
これにより、Ｘ１方向側にずれた連結部ＣＮ１と、Ｘ２方向側にずれた連結部ＣＮ２とが、パッド部ＰＤを間に挟んで交互に配置されることになる。その結果、ダイシング工程後に、テスト用電極ＴＥの切断残りからなる細長い金属パターンＴＥａ（後述の図３８参照）が発生するが、その金属パターンＴＥａの長さ（Ｙ方向における長さ）Ｌ２を、ダイシング工程前のテスト用電極ＴＥの長さ（Ｙ方向における長さ）Ｌ１よりも短くすることができる（すなわちＬ２＜Ｌ１）。このため、ダイシング工程後に、テスト用電極ＴＥの切断残りからなる細長い金属パターンＴＥａが発生し、その細長い金属パターンＴＥａが飛散してチップ形成領域ＣＲ（あるいは取得された半導体チップ）に再付着したとしても、それが不具合を発生させるリスクを低減することができる。これにより、製造された半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。これについて、図３２～図３９を参照して具体的に説明する。
【0102】
図３２～図３４は、本実施の形態のテスト用電極ＴＥが形成された半導体基板ＳＢのスクライブ領域ＳＲをダイシングブレードＤＢＲで切断する様子を示す断面図であり、図３５～図３７は、本実施の形態のテスト用電極ＴＥが形成された半導体基板ＳＢのスクライブ領域ＳＲをダイシングブレードＤＢＲで切断した状態（切断後の状態）を示す断面図である。図３２および図３５は、上記図１７および図１８のＡ１－Ａ１線の位置での断面（従って上記図１９に相当する断面）に対応している。図３３および図３６は、上記図１７および図１８のＡ２－Ａ２線の位置での断面（従って上記図２０に相当する断面）に対応している。図３４および図３７は、上記図１７および図１８のＡ３－Ａ３線の位置での断面（従って上記図２１に相当する断面）に対応している。図３８は、ダイシング工程後における本実施の形態のテスト用電極ＴＥの切断残りを示す平面図である。
【0103】
ダイシング工程においては、図３２～図３７に示されるように、本実施の形態のテスト用電極ＴＥが形成された半導体基板ＳＢのスクライブ領域ＳＲをダイシングブレードＤＢＲで切断する。この際、ダイシングブレードＤＢＲの幅Ｗ３がテスト用電極ＴＥの連結部ＣＮの幅Ｗ２よりも小さい（Ｗ２＞Ｗ３）ことを反映して、図３８に示されるような、テスト用電極ＴＥの切断残りからなる細長い金属パターン（金属片）ＴＥａが残存する。図３８に示される金属パターンＴＥａは、図１７に示されるテスト用電極ＴＥのうち、ダイシングブレードＤＢＲによる切断領域ＲＧ１と重なる部分を除去した残りに対応している。金属パターンＴＥａには、Ｘ１方向側にずれた連結部ＣＮ１の切断残りを含む金属パターンＴＥａ（以下、金属パターンＴＥａ１と称す）と、Ｘ２方向側にずれた連結部ＣＮ２の切断残りを含む金属パターンＴＥａ（以下、金属パターンＴＥａ２と称す）とがあり、金属パターンＴＥａ１と金属パターンＴＥａ２とは、互いに分離されている。この細長い金属パターンＴＥａの長さ（Ｙ方向の長さ）Ｌ２は、ダイシング工程前のテスト用電極ＴＥの長さ（Ｙ方向の長さ）Ｌ１よりも短くなり、具体的には、最大でも、パッド部ＰＤの辺ＳＤ３の長さの２倍と連結部ＣＮの辺ＳＤ１の長さとの合計値となる（すなわちＬ２＝ＳＤ１＋ＳＤ３×２）。
【0104】
その理由は、Ｘ１方向側にずれた連結部ＣＮ１と、Ｘ２方向側にずれた連結部ＣＮ２とが、パッド部ＰＤを間に挟んで交互に配置されていることで、Ｘ１方向側にずれた連結部ＣＮ１の切断残りを含む金属パターンＴＥａ１と、Ｘ２方向側にずれた連結部ＣＮ２の切断残りを含む金属パターンＴＥａ２とが、一体的ではなく、互いに分離されるからである。
【0105】
具体的には、連結部ＣＮ１と連結部ＣＮ２が次の条件を満たしていれば、連結部ＣＮ１の切断残りを含む金属パターンＴＥａ１と、連結部ＣＮ２の切断残りを含む金属パターンＴＥａ２とが、互いに分離されることになる。すなわち、図１７と図１８を参照すると分かるように、連結部ＣＮ１については、連結部ＣＮ１の辺ＳＤ１は、ダイシング工程でダイシングブレードＤＲＢにより切断される切断領域ＲＧ１に含まれないが、連結部ＣＮ１の辺ＳＤ２は、ダイシング工程でダイシングブレードＤＲＢにより切断される切断領域ＲＧ１に含まれることである。また、図１７と図１８を参照すると分かるように、連結部ＣＮ２については、連結部ＣＮ２の辺ＳＤ１は、ダイシング工程でダイシングブレードＤＲＢにより切断される切断領域ＲＧ１に含まれるが、連結部ＣＮ２の辺ＳＤ２は、ダイシング工程でダイシングブレードＤＲＢにより切断される切断領域ＲＧ１に含まれないことである。連結部ＣＮ１と連結部ＣＮ２がこの条件を満たすように配置されていれば、ダイシング工程において、連結部ＣＮ１はダイシングブレードＤＲＢにより二分割されずに済み、また、連結部ＣＮ２もダイシングブレードＤＲＢにより二分割されずに済む。そして、連結部ＣＮ１の切断残りを含む金属パターンＴＥａ１と、連結部ＣＮ２の切断残りを含む金属パターンＴＥａ２とは、互いに分離されることになる。
【0106】
連結部ＣＮ１の切断残りを含む金属パターンＴＥａ１の長さ（Ｙ方向の長さ）Ｌ２は、ダイシング工程前のテスト用電極ＴＥの長さ（Ｙ方向の長さ）Ｌ１よりも短く、また、連結部ＣＮ２の切断残りを含む金属パターンＴＥａ２の長さ（Ｙ方向の長さ）Ｌ２も、ダイシング工程前のテスト用電極ＴＥの長さ（Ｙ方向の長さ）Ｌ１よりも短い。金属パターンＴＥａ１，ＴＥａ２のそれぞれの長さＬ２は、最大でも、パッド部ＰＤの辺ＳＤ３の長さの２倍と連結部ＣＮの辺ＳＤ１の長さの合計値となる。その理由は、金属パターンＴＥａ１の一辺（Ｙ方向に沿った辺）は、連結部ＣＮ１の辺ＳＤ１と、その連結部ＣＮ１で連結された２つのパッド部ＰＤの辺ＳＤ３とにより、形成されるからである。また、金属パターンＴＥａ２の一辺（Ｙ方向に沿った辺）は、連結部ＣＮ２の辺ＳＤ２と、その連結部ＣＮ２で連結された２つのパッド部ＰＤの辺ＳＤ４とにより形成され、辺ＳＤ１の長さと辺ＳＤ２の長さはほぼ同じであり、辺ＳＤ３の長さと辺ＳＤ４の長さはほぼ同じだからである。
【0107】
本実施の形態では、ダイシング工程前のテスト用電極ＴＥの長さＬ１が長い場合でも、ダイシング工程後に、テスト用電極ＴＥの切断残りからなる金属パターンＴＥａが残存しても、その金属パターンＴＥａの長さＬ２を、ダイシング工程前のテスト用電極ＴＥの長さＬ１よりも短くすることができる（すなわちＬ２＜Ｌ１）。このため、この金属パターンＴＥａが飛散してチップ形成領域ＣＲ（あるいは取得された半導体チップ）に再付着したとしても、それが不具合を発生させるリスクを低減することができる。なぜなら、金属パターンＴＥａが飛散してチップ形成領域ＣＲ（あるいは取得された半導体チップ）に再付着した場合には、金属パターンＴＥａの長さＬ２が長いほど、不具合が生じるリスクは高くなるからである。
【0108】
図３９は、飛散した金属パターンＴＥａが保護膜ＰＦ上に付着した状態を示す断面図であり、上記図６に相当する断面が示されている。本実施の形態では、ダイシング前のテスト用電極ＴＥの長さＬ１が長い場合でも、ダイシング工程後に残存する金属パターンＴＥａの長さＬ２を短くすることができるため、飛散した金属パターンＴＥａが保護膜ＰＦ上に、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着するのを抑制または防止することができる。また、飛散した金属パターンＴＥａが保護膜ＰＦ上に、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着するのを抑制または防止することができる。
【0109】
すなわち、金属パターンＴＥａの長さＬ２が長ければ、飛散した金属パターンＴＥａが保護膜ＰＦ上に、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着するリスクが生じる。しかしながら、金属パターンＴＥａの長さＬ２が短ければ、飛散した金属パターンＴＥａが保護膜ＰＦ上に付着したとしても、その金属パターンＴＥａがエミッタ電極ＥＥと外周電極ＳＥとに跨るように付着する可能性や、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着する可能性は小さくなる。
【0110】
また、金属パターンＴＥａの長さＬ２が、ゲート電極ＧＥと外周電極ＳＥとの間隔よりも小さく、かつ、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも小さければ、その金属パターンＴＥａがエミッタ電極ＥＥと外周電極ＳＥとに跨るように付着する懸念や、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着する懸念は解消される。金属パターンＴＥａの長さＬ２は、上述のように、最大でも、パッド部ＰＤの辺ＳＤ３の長さの２倍と連結部ＣＮの辺ＳＤ１の長さの合計値となる。このため、パッド部ＰＤの辺ＳＤ３の長さの２倍と連結部ＣＮの辺ＳＤ１の長さの合計は、ゲート電極ＧＥと外周電極ＳＥとの間隔よりも小さく、かつ、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも小さいことが好ましい。これにより、飛散した金属パターンＴＥａが、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着する懸念や、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着する懸念を解消することができる。なお、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４は、図３１および図３９に示されている。図３９において、エミッタ電極ＥＥをゲート電極ＧＥに置換した場合は、図３９に示される間隔Ｌ４は、ゲート電極ＧＥと外周電極ＳＥとの間隔を指すものとなる。また、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４は、エミッタ電極ＥＥと外周電極ＳＥとの最近接距離に対応し、また、ゲート電極ＧＥと外周電極ＳＥとの間隔は、ゲート電極ＧＥと外周電極ＳＥとの最近接距離に対応している。
【0111】
また、本実施の形態は、Ｙ方向におけるテスト用電極ＴＥの長さＬ１が、ゲート電極ＧＥと外周電極ＳＥとの間隔よりも大きいか、あるいは、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも大きい場合に適用すれば、効果は極めて大きなものとなる。その理由は、以下の通りである。
【0112】
すなわち、ダイシング工程の前のテスト用電極ＴＥ，ＴＥ１０１の長さＬ１，Ｌ１０１が、ゲート電極ＧＥと外周電極ＳＥとの間隔よりも大きいか、あるいは、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも大きい場合を仮定する。この場合、本実施の形態を適用せずに上記検討例を適用すると、ダイシング工程後に残存する金属パターンＴＥ１０１ａの長さＬ１０２も、ゲート電極ＧＥと外周電極ＳＥとの間隔よりも大きくなるか、あるいは、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも大きくなる。その場合、飛散した金属パターンＴＥ１０１ａが、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着する懸念や、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着する懸念が生じてしまう。それに対して本実施の形態では、テスト用電極ＴＥの長さＬ１が、ゲート電極ＧＥと外周電極ＳＥとの間隔よりも大きいか、あるいは、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも大きい場合であっても、ダイシング工程後に残存する金属パターンＴＥａの長さＬ２を、ゲート電極ＧＥと外周電極ＳＥとの間隔や、エミッタ電極ＥＥと外周電極ＳＥとの間隔Ｌ４よりも短くすることができる。このため、飛散した金属パターンＴＥａが、エミッタ電極ＥＥと外周電極ＳＥとに跨るように付着する懸念や、ゲート電極ＧＥと外周電極ＳＥとに跨るように付着する懸念を解消することができる。
【0113】
また、本実施の形態では、テスト用電極ＴＥは、複数のパッド部ＰＤとそれらをつなぐ複数の連結部ＣＮとで構成されており、その複数の連結部ＣＮは、Ｙ方向において千鳥状に配置されている。このため、テスト用電極ＴＥは、パッド部ＰＤを３つ以上有し、かつ、連結部ＣＮを２つ以上有している。テスト用電極ＴＥにおいて、各連結部ＣＮは、２つのパッド部ＰＤをつなぐ部分であるため、テスト用電極ＴＥが有する連結部ＣＮの数は、テスト用電極ＴＥが有するパッド部ＰＤの数よりも１つ少ない。
【0114】
テスト用電極ＴＥが有するパッド部ＰＤが３つの場合は、パッド部ＰＤと連結部ＣＮ１とパッド部ＰＤと連結部ＣＮ２とパッド部ＰＤとが、Ｙ方向に順に並んでいるか、あるいは、パッド部ＰＤと連結部ＣＮ２とパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤとが、Ｙ方向に順に並んでいる。テスト用電極ＴＥが有するパッド部ＰＤが４つの場合は、図１８のようにパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤと連結部ＣＮ２とパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤとが、Ｙ方向に順に並んでいるか、あるいは、パッド部ＰＤと連結部ＣＮ２とパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤと連結部ＣＮ２とパッド部ＰＤとが、Ｙ方向に順に並んでいる。テスト用電極ＴＥが有するパッド部ＰＤが５つの場合は、パッド部ＰＤと連結部ＣＮ１とパッド部ＰＤと連結部ＣＮ２とパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤと連結部ＣＮ２とパッド部ＰＤとが、Ｙ方向に順に並んでいるか、あるいは、パッド部ＰＤと連結部ＣＮ２とパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤと連結部ＣＮ２とパッド部ＰＤと連結部ＣＮ１とパッド部ＰＤとが、Ｙ方向に順に並んでいる。テスト用電極ＴＥが有するパッド部ＰＤが６つ以上の場合も、同様に考えることができる。
【0115】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0116】
ＣＥ コレクタ電極
ＣＨ チャネル形成領域
ＣＰ 半導体装置
ＣＬ コレクタ領域
ＣＮ，ＣＮ１０１ 連結部
ＣＲ チップ形成領域
ＣＴ１，ＣＴ２，ＣＴ３ コンタクトホール
ＤＢＲ ダイシングブレード
ＤＲ 素子領域
ＥＥ エミッタ電極
ＥＲ エミッタ領域
ＦＰ フィールドプレート部
ＦＰＲ ｐ型半導体領域
ＦＳ フィールドストップ領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＮＲ ｎ型半導体領域
ＯＰＥ，ＯＰＧ 開口部
ＰＤ，ＰＤ１０１ パッド部
ＰＦ 保護膜
ＰＲ 周辺領域
ＰＲＢ プローブ
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 辺
ＳＥ 外周電極
ＳＲ スクライブ領域
ＴＥ，ＴＥ１０１ テスト用電極
ＴＧ トレンチゲート電極
ＴＲ 溝
ＴＳ テスト素子領域
ＺＦ 絶縁膜
ＣＨ チャネル形成領域
ＣＰ 半導体装置
ＣＬ コレクタ領域
ＣＮ，ＣＮ１０１ 連結部
ＣＲ チップ形成領域
ＣＴ１，ＣＴ２，ＣＴ３ コンタクトホール
ＤＢＲ ダイシングブレード
ＤＲ 素子領域
ＥＥ エミッタ電極
ＥＲ エミッタ領域
ＦＰ フィールドプレート部
ＦＰＲ ｐ型半導体領域
ＦＳ フィールドストップ領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＮＲ ｎ型半導体領域
ＯＰＥ，ＯＰＧ 開口部
ＰＤ，ＰＤ１０１ パッド部
ＰＦ 保護膜
ＰＲ 周辺領域
ＰＲＢ プローブ
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 辺
ＳＥ 外周電極
ＳＲ スクライブ領域
ＴＥ，ＴＥ１０１ テスト用電極
ＴＧ トレンチゲート電極
ＴＲ 溝
ＴＳ テスト素子領域
ＺＦ 絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】