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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024073137
(43)【公開日】2024-05-29
(54)【発明の名称】電子装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20240522BHJP
H01L 25/00 20060101ALI20240522BHJP
H02M 1/08 20060101ALI20240522BHJP
【ＦＩ】
H01L25/04 C
H01L25/00 B
H02M1/08 A
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022184179
(22)【出願日】2022-11-17
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】五十嵐 孝行
(72)【発明者】
【氏名】中柴 康隆
【テーマコード（参考）】
5H740
【Ｆターム（参考）】
5H740BA11
5H740BB05
5H740BB09
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK03
5H740KK04
5H740PP02
5H740PP03
(57)【要約】
【課題】電子装置のコスト低減を図る。
【解決手段】第２トランスフォーマの構成要素である下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の第２間隔（「Ｂ」）は、第１トランスフォーマの構成要素である下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の第１間隔（「Ａ」）よりも小さい。
【選択図】図７
【解決手段】第２トランスフォーマの構成要素である下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の第２間隔（「Ｂ」）は、第１トランスフォーマの構成要素である下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の第１間隔（「Ａ」）よりも小さい。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１半導体チップを有する第１半導体装置と、
第２半導体チップを有する第２半導体装置と、
を備え、
前記第１半導体チップは、第１電位と第２電位との間の非接触通信を行う第１アイソレータを有し、
前記第２半導体チップは、第３電位と第４電位との間の非接触通信を行う第２アイソレータを有し、
前記第１電位と前記第２電位との間の差は、前記第３電位と前記第４電位との間の差よりも大きく、
前記第１アイソレータは、第１トランスフォーマまたは第１コンデンサから構成され、
前記第２アイソレータは、第２トランスフォーマまたは第２コンデンサから構成され、
前記第１トランスフォーマは、
第１下層インダクタと、
第１上層インダクタと、
前記第１下層インダクタと前記第１上層インダクタとの間に介在する第１絶縁層と、
を有し、
前記第２トランスフォーマは、
第２下層インダクタと、
第２上層インダクタと、
前記第２下層インダクタと前記第２上層インダクタとの間に介在する第２絶縁層と、
を有し、
前記第２下層インダクタと前記第２上層インダクタとの間の第２間隔は、前記第１下層インダクタと前記第１上層インダクタとの間の第１間隔よりも小さく、
前記第１コンデンサは、
第１下層電極と、
第１上層電極と、
前記第１下層電極と前記第１上層電極との間に介在する第１容量絶縁層と、
を有し、
前記第２コンデンサは、
第２下層電極と、
第２上層電極と、
前記第２下層電極と前記第２上層電極との間に介在する第２容量絶縁層と、
を有し、
前記第２下層電極と前記第２上層電極との間の第２電極間隔は、前記第１下層電極と前記第１上層電極との間の第１電極間隔よりも小さい、電子装置。
第２半導体チップを有する第２半導体装置と、
を備え、
前記第１半導体チップは、第１電位と第２電位との間の非接触通信を行う第１アイソレータを有し、
前記第２半導体チップは、第３電位と第４電位との間の非接触通信を行う第２アイソレータを有し、
前記第１電位と前記第２電位との間の差は、前記第３電位と前記第４電位との間の差よりも大きく、
前記第１アイソレータは、第１トランスフォーマまたは第１コンデンサから構成され、
前記第２アイソレータは、第２トランスフォーマまたは第２コンデンサから構成され、
前記第１トランスフォーマは、
第１下層インダクタと、
第１上層インダクタと、
前記第１下層インダクタと前記第１上層インダクタとの間に介在する第１絶縁層と、
を有し、
前記第２トランスフォーマは、
第２下層インダクタと、
第２上層インダクタと、
前記第２下層インダクタと前記第２上層インダクタとの間に介在する第２絶縁層と、
を有し、
前記第２下層インダクタと前記第２上層インダクタとの間の第２間隔は、前記第１下層インダクタと前記第１上層インダクタとの間の第１間隔よりも小さく、
前記第１コンデンサは、
第１下層電極と、
第１上層電極と、
前記第１下層電極と前記第１上層電極との間に介在する第１容量絶縁層と、
を有し、
前記第２コンデンサは、
第２下層電極と、
第２上層電極と、
前記第２下層電極と前記第２上層電極との間に介在する第２容量絶縁層と、
を有し、
前記第２下層電極と前記第２上層電極との間の第２電極間隔は、前記第１下層電極と前記第１上層電極との間の第１電極間隔よりも小さい、電子装置。
【請求項2】
請求項１に記載の電子装置において、
前記第１半導体チップは、第１多層配線層を有し、
前記第２半導体チップは、第２多層配線層を有し、
前記第１下層インダクタは、前記第１多層配線層内に形成され、
前記第１上層インダクタは、前記第１多層配線層上に形成され、
前記第２下層インダクタは、前記第２多層配線層内に形成され、
前記第２上層インダクタは、前記第２多層配線層上に形成され、
前記第２多層配線層の厚さは、前記第１多層配線層の厚さよりも小さい、電子装置。
前記第１半導体チップは、第１多層配線層を有し、
前記第２半導体チップは、第２多層配線層を有し、
前記第１下層インダクタは、前記第１多層配線層内に形成され、
前記第１上層インダクタは、前記第１多層配線層上に形成され、
前記第２下層インダクタは、前記第２多層配線層内に形成され、
前記第２上層インダクタは、前記第２多層配線層上に形成され、
前記第２多層配線層の厚さは、前記第１多層配線層の厚さよりも小さい、電子装置。
【請求項3】
請求項１に記載の電子装置において、
前記第１半導体チップは、第１多層配線層を有し、
前記第２半導体チップは、第２多層配線層を有し、
前記第１下層電極は、前記第１多層配線層内に形成され、
前記第１上層電極は、前記第１多層配線層上に形成され、
前記第２下層電極は、前記第２多層配線層内に形成され、
前記第２上層電極は、前記第２多層配線層上に形成され、
前記第２多層配線層の厚さは、前記第１多層配線層の厚さよりも小さい、電子装置。
前記第１半導体チップは、第１多層配線層を有し、
前記第２半導体チップは、第２多層配線層を有し、
前記第１下層電極は、前記第１多層配線層内に形成され、
前記第１上層電極は、前記第１多層配線層上に形成され、
前記第２下層電極は、前記第２多層配線層内に形成され、
前記第２上層電極は、前記第２多層配線層上に形成され、
前記第２多層配線層の厚さは、前記第１多層配線層の厚さよりも小さい、電子装置。
【請求項4】
請求項１に記載の電子装置において、
前記第１下層インダクタと前記第１上層インダクタとは、磁気結合可能に構成され、
前記第２下層インダクタと前記第２上層インダクタとは、磁気結合可能に構成される、電子装置。
前記第１下層インダクタと前記第１上層インダクタとは、磁気結合可能に構成され、
前記第２下層インダクタと前記第２上層インダクタとは、磁気結合可能に構成される、電子装置。
【請求項5】
請求項１に記載の電子装置において、
前記第１下層電極と前記第１上層電極とは、容量結合可能に構成され、
前記第２下層電極と前記第２上層電極とは、容量結合可能に構成される、電子装置。
前記第１下層電極と前記第１上層電極とは、容量結合可能に構成され、
前記第２下層電極と前記第２上層電極とは、容量結合可能に構成される、電子装置。
【請求項6】
請求項１に記載の電子装置において、
前記電子装置は、
ハイサイド部と、
ローサイド部と、
を有し、
前記ハイサイド部は、
前記第１電位を前記第１下層インダクタに印加可能な第１回路部と、
前記第１トランスフォーマと、
前記第２電位を前記第１上層インダクタに印加可能な第２回路部と、
を有し、
前記ローサイド部は、
前記第３電位を前記第２下層インダクタに印加可能な第３回路部と、
前記第２トランスフォーマと、
前記第４電位を前記第２上層インダクタに印加可能な第４回路部と、
を有する、電子装置。
前記電子装置は、
ハイサイド部と、
ローサイド部と、
を有し、
前記ハイサイド部は、
前記第１電位を前記第１下層インダクタに印加可能な第１回路部と、
前記第１トランスフォーマと、
前記第２電位を前記第１上層インダクタに印加可能な第２回路部と、
を有し、
前記ローサイド部は、
前記第３電位を前記第２下層インダクタに印加可能な第３回路部と、
前記第２トランスフォーマと、
前記第４電位を前記第２上層インダクタに印加可能な第４回路部と、
を有する、電子装置。
【請求項7】
請求項６に記載の電子装置において、
前記第１半導体装置は、
前記第１半導体チップと、
ハイサイドチップと、
を有し、
前記第１回路部と前記第１トランスフォーマは、前記第１半導体チップに形成され、
前記第２回路部は、前記ハイサイドチップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
ローサイドチップと、
を有し、
前記第３回路部と前記第２トランスフォーマは、前記第２半導体チップに形成され、
前記第４回路部は、前記ローサイドチップに形成されている、電子装置。
前記第１半導体装置は、
前記第１半導体チップと、
ハイサイドチップと、
を有し、
前記第１回路部と前記第１トランスフォーマは、前記第１半導体チップに形成され、
前記第２回路部は、前記ハイサイドチップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
ローサイドチップと、
を有し、
前記第３回路部と前記第２トランスフォーマは、前記第２半導体チップに形成され、
前記第４回路部は、前記ローサイドチップに形成されている、電子装置。
【請求項8】
請求項６に記載の電子装置において、
前記第１半導体装置は、
前記第１半導体チップと、
第１ハイサイドチップと、
第２ハイサイドチップと、
を有し、
前記第１回路部は、前記第１ハイサイドチップに形成され、
前記第２回路部は、前記第２ハイサイドチップに形成され、
前記第１トランスフォーマは、前記第１半導体チップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
第１ローサイドチップと、
第２ローサイドチップと、
を有し、
前記第３回路部は、前記第１ローサイドチップに形成され、
前記第４回路部は、前記第２ローサイドチップに形成され、
前記第２トランスフォーマは、前記第２半導体チップに形成されている、電子装置。
前記第１半導体装置は、
前記第１半導体チップと、
第１ハイサイドチップと、
第２ハイサイドチップと、
を有し、
前記第１回路部は、前記第１ハイサイドチップに形成され、
前記第２回路部は、前記第２ハイサイドチップに形成され、
前記第１トランスフォーマは、前記第１半導体チップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
第１ローサイドチップと、
第２ローサイドチップと、
を有し、
前記第３回路部は、前記第１ローサイドチップに形成され、
前記第４回路部は、前記第２ローサイドチップに形成され、
前記第２トランスフォーマは、前記第２半導体チップに形成されている、電子装置。
【請求項9】
請求項１に記載の電子装置において、
前記電子装置は、
ハイサイド部と、
ローサイド部と、
を有し、
前記ハイサイド部は、
前記第１電位を前記第１下層電極に印加可能な第１回路部と、
前記第１コンデンサと、
前記第２電位を前記第１上層電極に印加可能な第２回路部と、
を有し、
前記ローサイド部は、
前記第３電位を前記第２下層電極に印加可能な第３回路部と、
前記第２コンデンサと、
前記第４電位を前記第２上層電極に印加可能な第４回路部と、
を有する、電子装置。
前記電子装置は、
ハイサイド部と、
ローサイド部と、
を有し、
前記ハイサイド部は、
前記第１電位を前記第１下層電極に印加可能な第１回路部と、
前記第１コンデンサと、
前記第２電位を前記第１上層電極に印加可能な第２回路部と、
を有し、
前記ローサイド部は、
前記第３電位を前記第２下層電極に印加可能な第３回路部と、
前記第２コンデンサと、
前記第４電位を前記第２上層電極に印加可能な第４回路部と、
を有する、電子装置。
【請求項10】
請求項９に記載の電子装置において、
前記第１半導体装置は、
前記第１半導体チップと、
ハイサイドチップと、
を有し、
前記第１回路部と前記第１コンデンサは、前記第１半導体チップに形成され、
前記第２回路部は、前記ハイサイドチップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
ローサイドチップと、
を有し、
前記第３回路部と前記第２コンデンサは、前記第２半導体チップに形成され、
前記第４回路部は、前記ローサイドチップに形成されている、電子装置。
前記第１半導体装置は、
前記第１半導体チップと、
ハイサイドチップと、
を有し、
前記第１回路部と前記第１コンデンサは、前記第１半導体チップに形成され、
前記第２回路部は、前記ハイサイドチップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
ローサイドチップと、
を有し、
前記第３回路部と前記第２コンデンサは、前記第２半導体チップに形成され、
前記第４回路部は、前記ローサイドチップに形成されている、電子装置。
【請求項11】
請求項９に記載の電子装置において、
前記第１半導体装置は、
前記第１半導体チップと、
第１ハイサイドチップと、
第２ハイサイドチップと、
を有し、
前記第１回路部は、前記第１ハイサイドチップに形成され、
前記第２回路部は、前記第２ハイサイドチップに形成され、
前記第１コンデンサは、前記第１半導体チップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
第１ローサイドチップと、
第２ローサイドチップと、
を有し、
前記第３回路部は、前記第１ローサイドチップに形成され、
前記第４回路部は、前記第２ローサイドチップに形成され、
前記第２コンデンサは、前記第２半導体チップに形成されている、電子装置。
前記第１半導体装置は、
前記第１半導体チップと、
第１ハイサイドチップと、
第２ハイサイドチップと、
を有し、
前記第１回路部は、前記第１ハイサイドチップに形成され、
前記第２回路部は、前記第２ハイサイドチップに形成され、
前記第１コンデンサは、前記第１半導体チップに形成され、
前記第２半導体装置は、
前記第２半導体チップと、
第１ローサイドチップと、
第２ローサイドチップと、
を有し、
前記第３回路部は、前記第１ローサイドチップに形成され、
前記第４回路部は、前記第２ローサイドチップに形成され、
前記第２コンデンサは、前記第２半導体チップに形成されている、電子装置。
【請求項12】
請求項１に記載の電子装置において、
前記電子装置は、インバータを制御するように構成されている、電子装置。
前記電子装置は、インバータを制御するように構成されている、電子装置。
【請求項13】
請求項１に記載の電子装置において、
前記第１下層インダクタは、第１下層インダクタ配線を有し、
前記第１上層インダクタは、第１上層インダクタ配線を有し、
前記第２下層インダクタは、第２下層インダクタ配線を有し、
前記第２上層インダクタは、第２上層インダクタ配線を有し、
前記第２下層インダクタ配線の巻き数は、前記第１下層インダクタ配線の巻き数よりも少なく、
前記第２上層インダクタ配線の巻き数は、前記第１上層インダクタ配線の巻き数よりも少ない、電子装置。
前記第１下層インダクタは、第１下層インダクタ配線を有し、
前記第１上層インダクタは、第１上層インダクタ配線を有し、
前記第２下層インダクタは、第２下層インダクタ配線を有し、
前記第２上層インダクタは、第２上層インダクタ配線を有し、
前記第２下層インダクタ配線の巻き数は、前記第１下層インダクタ配線の巻き数よりも少なく、
前記第２上層インダクタ配線の巻き数は、前記第１上層インダクタ配線の巻き数よりも少ない、電子装置。
【請求項14】
請求項１に記載の電子装置において、
前記第１下層インダクタは、第１下層インダクタ配線を有し、
前記第１上層インダクタは、第１上層インダクタ配線を有し、
前記第２下層インダクタは、第２下層インダクタ配線を有し、
前記第２上層インダクタは、第２上層インダクタ配線を有し、
前記第２下層インダクタ配線の長さは、前記第１下層インダクタ配線の長さよりも短く、
前記第２上層インダクタ配線の長さは、前記第１上層インダクタ配線の長さよりも短い、
電子装置。
前記第１下層インダクタは、第１下層インダクタ配線を有し、
前記第１上層インダクタは、第１上層インダクタ配線を有し、
前記第２下層インダクタは、第２下層インダクタ配線を有し、
前記第２上層インダクタは、第２上層インダクタ配線を有し、
前記第２下層インダクタ配線の長さは、前記第１下層インダクタ配線の長さよりも短く、
前記第２上層インダクタ配線の長さは、前記第１上層インダクタ配線の長さよりも短い、
電子装置。
【請求項15】
請求項１に記載の電子装置において、
前記第１下層インダクタは、第１下層インダクタ配線を有し、
前記第１上層インダクタは、第１上層インダクタ配線を有し、
前記第２下層インダクタは、第２下層インダクタ配線を有し、
前記第２上層インダクタは、第２上層インダクタ配線を有し、
前記第２下層インダクタ配線の延在方向と直交する断面での断面積は、前記第１下層インダクタ配線の延在方向と直交する断面での断面積よりも小さく、
前記第２上層インダクタ配線の延在方向と直交する断面での断面積は、前記第１上層インダクタ配線の延在方向と直交する断面での断面積よりも小さい、電子装置。
前記第１下層インダクタは、第１下層インダクタ配線を有し、
前記第１上層インダクタは、第１上層インダクタ配線を有し、
前記第２下層インダクタは、第２下層インダクタ配線を有し、
前記第２上層インダクタは、第２上層インダクタ配線を有し、
前記第２下層インダクタ配線の延在方向と直交する断面での断面積は、前記第１下層インダクタ配線の延在方向と直交する断面での断面積よりも小さく、
前記第２上層インダクタ配線の延在方向と直交する断面での断面積は、前記第１上層インダクタ配線の延在方向と直交する断面での断面積よりも小さい、電子装置。
【請求項16】
請求項１に記載の電子装置において、
前記第２下層電極の電極面積は、前記第１下層電極の電極面積よりも小さく、
前記第２上層電極の電極面積は、前記第１上層電極の電極面積よりも小さい、電子装置。
前記第２下層電極の電極面積は、前記第１下層電極の電極面積よりも小さく、
前記第２上層電極の電極面積は、前記第１上層電極の電極面積よりも小さい、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子装置に関し、例えば、インバータを制御するように構成された電子装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１１－８２２１２号公報（特許文献１）には、トランスフォーマを構成するコイルの寄生抵抗成分の大部分を占める直列抵抗を低減するために、微細化を妨げることなく、コイル断面積を大きくすることが可能な技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－８２２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、モータなどの負荷回路を駆動するインバータを制御する制御回路では、異なる電位の間での非接触の信号伝送が必要とされる。この点に関し、異なる電位間での非接触の信号伝送を可能とするために、一般的にフォトカプラが使用されている。
【0005】
しかしながら、近年では、電気自動車の拡大に伴い、異なる電位間での非接触の信号伝送を可能とする部品として、誘導結合した一対のインダクタを利用したトランスフォーマ（デジタルアイソレータ）や、コンデンサが注目されている。すなわち、半導体チップに内蔵可能なトランスフォーマやコンデンサに注目が集まっている。そのため、トランスフォーマやコンデンサの生産量が増加している。
【0006】
このため、他社との競争優位性を獲得するため、トランスフォーマやコンデンサの高性能化だけでなく、コスト低減が重要となっている。したがって、トランスフォーマやコンデンサのコスト削減を図るための工夫が望まれている。
【課題を解決するための手段】
【0007】
一実施の形態における電子装置は、第１半導体チップを有する第１半導体装置と、第２半導体チップを有する第２半導体装置と、を備える。ここで、第１半導体チップは、第１電位と第２電位との間の非接触通信を行う第１アイソレータを有する一方、第２半導体チップは、第３電位と第４電位との間の非接触通信を行う第２アイソレータを有する。このとき、第１電位と第２電位との間の差は、第３電位と第４電位との間の差よりも大きく、第１アイソレータは、第１トランスフォーマまたは第１コンデンサから構成され、第２アイソレータは、第２トランスフォーマまたは第２コンデンサから構成される。
【0008】
第１トランスフォーマは、第１下層インダクタと、第１上層インダクタと、第１下層インダクタと第１上層インダクタとの間に介在する第１絶縁層と、を有する。一方、第２トランスフォーマは、第２下層インダクタと、第２上層インダクタと、第２下層インダクタと第２上層インダクタとの間に介在する第２絶縁層と、を有する。このとき、第２下層インダクタと第２上層インダクタとの間の第２間隔は、第１下層インダクタと第１上層インダクタとの間の第１間隔よりも小さい。
【0009】
また、第１コンデンサは、第１下層電極と、第１上層電極と、第１下層電極と第１上層電極との間に介在する第１容量絶縁層と、を有する。一方、第２コンデンサは、第２下層電極と、第２上層電極と、第２下層電極と第２上層電極との間に介在する第２容量絶縁層と、を有する。このとき、第２下層電極と第２上層電極との間の第２容量間隔は、第１下層電極と第１上層電極との間の第１容量間隔よりも小さい。
【発明の効果】
【0010】
一実施の形態によれば、電子装置のコスト低減を図ることができる。
【図面の簡単な説明】
【0011】
【図1】インバータおよび３相誘導モータを含む回路の構成を示す回路図である。
【図2】ゲート制御回路の構成を説明する図である。
【図3】具現化態様１における電子装置の構成を示す図である。
【図4】２チップ構成の第１半導体装置の構成を示すブロック図である。
【図5】２チップ構成の第２半導体装置の構成を示すブロック図である。
【図6】第１半導体装置の構成を示す断面図である。
【図7】第２半導体装置の構成を示す断面図である。
【図8】（ａ）は、ハイサイド部に設けられる第１トランスフォーマの構成要素である第１上層インダクタの構成を示す模式図であり、（ｂ）は、ローサイド部に設けられる第２トランスフォーマの構成要素である第２上層インダクタの構成を示す模式図である。
【図9】３チップ構成の第１半導体装置を示す図である。
【図10】３チップ構成の第２半導体装置を示す図である。
【図11】具現化態様２における第１半導体装置の構成を示す断面図である。
【図12】具現化態様２における第２半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【0012】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0013】
インバータは、例えば、電気自動車、ハイブリッド電気自動車、鉄道車両、あるいは、産業機器に備わるモータを駆動する回路である。インバータは、例えば、パワーモジュールとして製品化されている。そして、インバータは、制御回路によって制御されるように構成されている。インバータを制御する制御回路は、例えば、電子装置として製品化されている。
【0014】
＜３相インバータの構成例＞
以下では、３相インバータを例に挙げて説明する。
以下では、３相インバータを例に挙げて説明する。
【0015】
パワーモジュールは、例えば、エアコンなどに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータが含まれる。このインバータは直流電力を交流電力に変換する機能を有する回路である。
【0016】
図１は、インバータおよび３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータＭＴおよびインバータＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転する。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味する。この力によって、ロータＲＴが回転することになる。
【0017】
このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができる。つまり、３相誘導モータＭＴでは、３相交流が必要である。そこで、モータ回路では、直流から交流を作り出すインバータＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
【0018】
以下に、このインバータＩＮＶの構成例について説明する。
【0019】
図１に示すように、例えば、インバータＩＮＶには、３相に対応してスイッチング素子Ｑ１とダイオードＦＷＤが設けられている。すなわち、インバータＩＮＶでは、例えば、図１に示すようなスイッチング素子Ｑ１とダイオードＦＷＤを逆並列接続した構成により、インバータＩＮＶの構成要素を実現している。
【0020】
例えば、図１において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、スイッチング素子Ｑ１とダイオードＦＷＤを逆並列接続した構成要素から構成されている。
【0021】
言い換えれば、インバータＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にスイッチング素子Ｑ１とダイオードＦＷＤが逆並列に接続されている。また、３相誘導モータＭＴの各相と負電位端子ＮＴ（あるいはグランド端子）との間にもスイッチング素子Ｑ１とダイオードＦＷＤが逆並列に接続されている。つまり、単相ごとに２つのスイッチング素子Ｑ１と２つのダイオードＦＷＤが設けられている。３相で、６つのスイッチング素子Ｑ１と６つのダイオードＦＷＤが設けられている。
【0022】
そして、個々のスイッチング素子Ｑ１のゲート電極には、ゲート制御回路ＧＣＣが接続されている。このゲート制御回路ＧＣＣによって、スイッチング素子Ｑ１のスイッチング動作が制御される。このゲート制御回路ＧＣＣでスイッチング素子Ｑ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換する。この３相交流電力が３相誘導モータＭＴに供給される。
【0023】
＜スイッチング素子の種類＞
例えば、インバータＩＮＶに使用されるスイッチング素子Ｑ１としては、パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）を挙げることができる。
例えば、インバータＩＮＶに使用されるスイッチング素子Ｑ１としては、パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）を挙げることができる。
【0024】
＜ゲート制御回路の構成＞
図２は、ゲート制御回路ＧＣＣの構成を説明する図である。
図２は、ゲート制御回路ＧＣＣの構成を説明する図である。
【0025】
図２において、３相誘導モータＭＴと電気的に接続されるインバータＩＮＶの一部を構成する第１レグＬＧ１が示されている。第１レグＬＧ１は、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）１０Ａとローサイド用ＩＧＢＴ１０Ｂとを有している。インバータＩＮＶは、図１に示すように、第１レグＬＧ１と第２レグＬＧ２と第３レグＬＧ３を有している。以下では、第１レグＬＧ１に着目して、ゲート制御回路ＧＣＣの構成を説明する。
【0026】
インバータＩＮＶは、ゲート制御回路ＧＣＣと電気的に接続されている。ゲート制御回路ＧＣＣは、ＭＣＵ（Micro Controller Unit）１００と電気的に接続されている。
【0027】
ここで、ゲート制御回路ＧＣＣは、ＭＣＵ１００からの指令（制御信号）に基づいて、インバータＩＮＶを構成するスイッチング素子を制御するように構成されている。例えば、ゲート制御回路ＧＣＣは、インバータＩＮＶを構成するハイサイド用ＩＧＢＴ１０Ａのオン／オフ制御と、ローサイド用ＩＧＢＴ１０Ｂのオン／オフ制御を行なうように構成されている。これにより、３相誘導モータＭＴの制御が行われる。
【0028】
図２に示すように、ゲート制御回路ＧＣＣは、ハイサイド部ＨＳＵとローサイド部ＬＳＵとを有している。ハイサイド部ＨＳＵは、ハイサイド用ＩＧＢＴ１０Ａのスイッチング動作を制御する機能を有している。具体的に、ハイサイド部ＨＳＵは、ハイサイド用ＩＧＢＴ１０Ａのゲート電極と電気的に接続されたハイサイド用ゲートドライバＧＤ１と、ハイサイド用ゲートドライバＧＤ１と電気的に接続されたハイサイド用アイソレータＩＳＯ１とを有している。そして、ハイサイド用アイソレータＩＳＯ１は、ＭＣＵ１００と電気的に接続されている。
【0029】
一方、ローサイド部ＬＳＵは、ローサイド用ＩＧＢＴ１０Ｂのスイッチング動作を制御する機能を有している。具体的に、ローサイド部ＬＳＵは、ローサイド用ＩＧＢＴ１０Ｂのゲート電極と電気的に接続されたローサイド用ゲートドライバＧＤ２と、ローサイド用ゲートドライバＧＤ２と電気的に接続されたローサイド用アイソレータＩＳＯ２とを有している。そして、ローサイド用アイソレータＩＳＯ２は、ＭＣＵ１００と電気的に接続されている。
【0030】
ここで、ＭＣＵ１００とゲートドライバＧＤとは、基準電位の電圧レベルが異なっている。すなわち、ＭＣＵ１００では、基準電位が接地電位に固定されている一方、図２に示すように、ゲートドライバＧＤは、インバータＩＮＶと電気的に接続されている。
【0031】
インバータＩＮＶでは、ハイサイド用ＩＧＢＴ１０Ａのオン／オフ制御をハイサイド用ゲートドライバＧＤ１で行うとともに、ローサイド用ＩＧＢＴ１０Ｂのオン／オフ制御をローサイド用ゲートドライバＧＤ２で行なう。これにより、インバータＩＮＶによる３相誘導モータＭＴの制御が行われる。
【0032】
具体的に、ハイサイド用ＩＧＢＴ１０Ａのオン／オフ制御は、ハイサイド用ゲートドライバＧＤ１によって、ハイサイド用ＩＧＢＴ１０Ａのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴ１０Ｂのオン／オフ制御は、ローサイド用ゲートドライバＧＤ２によって、ローサイド用ＩＧＢＴ１０Ｂのゲート電極に印加する電位を制御することによって行なわれる。
【0033】
このとき、例えば、ローサイド用ＩＧＢＴ１０Ｂのオン制御は、接地電位と接続されているローサイド用ＩＧＢＴ１０Ｂのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。
【0034】
一方、例えば、ローサイド用ＩＧＢＴ１０Ｂのオフ制御は、接地電位と接続されているローサイド用ＩＧＢＴ１０Ｂのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。
【0035】
したがって、ローサイド用ＩＧＢＴ１０Ｂのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0036】
一方、例えば、ハイサイド用ＩＧＢＴ１０Ａのオン制御も、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0037】
ところが、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位は、ローサイド用ＩＧＢＴ１０Ｂのエミッタ電位のように接地電位に固定されているわけではない。すなわち、インバータＩＮＶにおいては、電源電位と接地電位との間に、ハイサイド用ＩＧＢＴ１０Ａとローサイド用ＩＧＢＴ１０Ｂとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴ１０Ａがオンする際には、ローサイド用ＩＧＢＴ１０Ｂをオフする一方、ハイサイド用ＩＧＢＴ１０Ａがオフする際には、ローサイド用ＩＧＢＴ１０Ｂをオンする制御が行なわれる。
【0038】
したがって、ハイサイド用ＩＧＢＴ１０Ａがオフしている際には、ローサイド用ＩＧＢＴ１０Ｂがオンしていることから、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位は、オンしているローサイド用ＩＧＢＴ１０Ｂによって、接地電位となる。
【0039】
一方、ハイサイド用ＩＧＢＴ１０Ａがオンしている際には、ローサイド用ＩＧＢＴ１０Ｂがオフしていることから、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位は、ＩＧＢＴバス電圧となる。このとき、ハイサイド用ＩＧＢＴ１０Ａのオン／オフ制御は、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0040】
上述したように、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位は、ハイサイド用ＩＧＢＴ１０Ａがオンしている場合とオフしている場合で変動する。すなわち、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位は、接地電位（０Ｖ）から電源電位（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴ１０Ａをオンするためには、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位を基準電位として、ゲート電極に「ＩＧＢＴバス電圧（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。
【0041】
このことから、ハイサイド用ＩＧＢＴ１０Ａのオン／オフ制御を行なうハイサイド用ゲートドライバＧＤ１においては、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位を把握する必要がある。このため、ハイサイド用ゲートドライバＧＤ１は、ハイサイド用ＩＧＢＴ１０Ａのエミッタ電位を入力するように構成されている。この結果、ハイサイド用ゲートドライバＧＤ１には、８００Ｖの基準電位が入力される。そして、ハイサイド用ゲートドライバＧＤ１は、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴ１０Ａのゲート電極に印加することによって、ハイサイド用ＩＧＢＴ１０Ａをオンするように制御する。したがって、ハイサイド用ゲートドライバＧＤ１には、８００Ｖ程度の高電位が印加される。
【0042】
このように、インバータＩＮＶを制御する回路は、低電位（数Ｖ）を取り扱うＭＣＵ１００と、高電位（数百Ｖ）を取り扱うハイサイド用ゲートドライバＧＤ１とを有している。このことから、ＭＣＵ１００とハイサイド用ゲートドライバＧＤ１との間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。ＭＣＵ１００とハイサイド用ゲートドライバＧＤ１との間での信号の伝達は、ハイサイド用アイソレータＩＳＯ１を介在して行なわれるため、異電位回路間での信号の伝達が可能である。このハイサイド用アイソレータＩＳＯ１は、異電位回路間での信号の伝達を行なう機能とともに、例えば、（１）低電位（数Ｖ）と高電位（数百Ｖ）との間のレベルシフト、（２）ノイズに敏感なＭＣＵ１００（低電圧ドメイン）とノイズの多いハイサイド用ゲートドライバＧＤ１（高電圧ドメイン）との間の電源／ＧＮＤのアイソレーションを行なう機能を有している。
【0043】
一方、ローサイド用ゲートドライバＧＤ２では、上述したように、ハイサイド用ゲートドライバＧＤ１のように数百Ｖの高電位を取り扱うことはなく、数十Ｖ程度の電位を取り扱う。ただし、ローサイド用ゲートドライバＧＤ２においても、低電位（数Ｖ）を取り扱うＭＣＵ１００よりも高い電位を取り扱う。そのため、ＭＣＵ１００とローサイド用ゲートドライバＧＤ２との間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。ＭＣＵ１００とローサイド用ゲートドライバＧＤ２との間での信号の伝達は、ローサイド用アイソレータＩＳＯ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。このローサイド用アイソレータＩＳＯ２は、異電位回路間での信号の伝達を行なう機能とともに、例えば、（１）低電位（数Ｖ）と高電位（数十Ｖ）との間のレベルシフト、（２）ノイズに敏感なＭＣＵ１００（低電圧ドメイン）とノイズの多いローサイド用ゲートドライバＧＤ２（高電圧ドメイン）との間の電源／ＧＮＤのアイソレーションを行なう機能を有している。
【0044】
以上のようにして、ゲート制御回路ＧＣＣが構成されている。
【0045】
＜実施の形態における基本思想＞
続いて、本実施の形態における基本思想について説明する。
続いて、本実施の形態における基本思想について説明する。
【0046】
低電位（数Ｖ）を取り扱うＭＣＵ１００と高電位（数百Ｖ）を取り扱うハイサイド用ゲートドライバＧＤ１との間に設けられるハイサイド用アイソレータＩＳＯ１には、高い絶縁耐圧が要求される。一方、低電位（数Ｖ）を取り扱うＭＣＵ１００と電位（数十Ｖ）を取り扱うローサイド用ゲートドライバＧＤ２との間に設けられるローサイド用アイソレータＩＳＯ２には、ハイサイド用アイソレータＩＳＯ１よりも絶縁耐圧は要求されない。
【0047】
この点に関し、ハイサイド用アイソレータＩＳＯ１の構造とローサイド用アイソレータＩＳＯ２の構造は共通化されている。この場合、ハイサイド用アイソレータＩＳＯ１の高い絶縁耐圧を確保できるように、共通化されるアイソレータの構造が設計される。
【0048】
すると、ローサイド用アイソレータＩＳＯ２においては、必要以上の絶縁耐圧が確保される。すなわち、ハイサイド用アイソレータＩＳＯ１の構造とローサイド用アイソレータＩＳＯ２の構造を共通化すると、ローサイド用アイソレータＩＳＯ２の性能は過剰品質となる。言い換えれば、ローサイド用アイソレータＩＳＯ２においては、必要以上の性能が付与される。つまり、要求される絶縁耐圧が異なるハイサイド用アイソレータＩＳＯ１の構造とローサイド用アイソレータＩＳＯ２の構造を共通化すると、必然的に、要求の厳しい仕様にあわせてアイソレータの構造が設計される。その結果、要求の緩やかなローサイド用アイソレータＩＳＯ２において、必要以上の性能が付加される。
【0049】
このことは、要求の緩やかなローサイド用アイソレータＩＳＯ２の製造に余計な製造コストがかかることを意味する。したがって、要求される絶縁耐圧が大きく異なるハイサイド用アイソレータＩＳＯ１の構造とローサイド用アイソレータＩＳＯ２の構造を共通化することには、アイソレータの製造コストを削減する観点から改善の余地がある。
【0050】
そこで、本実施の形態における基本思想は、ハイサイド用アイソレータＩＳＯ１の構造とローサイド用アイソレータＩＳＯ２の構造を相違させることを前提としている。そして、基本思想は、それぞれに要求される絶縁耐圧を満足するために必要十分な性能を発揮できる構造をハイサイド用アイソレータＩＳＯ１およびローサイド用アイソレータＩＳＯ２のそれぞれに採用する思想である。
【0051】
この基本思想によれば、要求の緩やかなローサイド用アイソレータＩＳＯ２において、要求の厳しいハイサイド用アイソレータＩＳＯ１の仕様にあわせて設計された構造が採用されずに、ローサイド用アイソレータＩＳＯ２に要求される絶縁耐圧を満足するために必要十分な性能を有する構造が採用される。この結果、基本思想によれば、要求の緩やかなローサイド用アイソレータＩＳＯ２に対して、必要以上の過剰性能が付加されることを抑制できるため、ローサイド用アイソレータＩＳＯ２の製造コストを低減できる。
【0052】
以下では、この基本思想を具現化した具現化態様について説明する。特に、具現化態様では、誘導結合（磁気結合）した一対のインダクタを利用したトランスフォーマからアイソレータを構成する例について説明する。変形例では、容量結合した一対の電極を利用したコンデンサからアイソレータを構成する例について説明する。
【0053】
【0054】
図３は、具現化態様１における電子装置ＥＡの構成を示す図である。
【0055】
図３において、電子装置ＥＡは、第１半導体装置ＳＡ１と第２半導体装置ＳＡ２を有している。第１半導体装置ＳＡ１は、例えば、パッケージ構造体から構成されている。第１半導体装置ＳＡ１は、図２に示すハイサイド部ＨＳＵの構成要素を含んでいる。一方、第２半導体装置ＳＡ２も、例えば、パッケージ構造体から構成されている。第２半導体装置ＳＡ２は、図２に示すローサイド部ＬＳＵの構成要素を含んでいる。このようにして、具現化態様１における電子装置ＥＡが構成されている。
【0056】
＜＜第１半導体装置の機能ブロック構成＞＞
図４は、ゲート制御回路ＧＣＣのハイサイド部ＨＳＵを有する第１半導体装置ＳＡ１の構成を示すブロック図である。
図４は、ゲート制御回路ＧＣＣのハイサイド部ＨＳＵを有する第１半導体装置ＳＡ１の構成を示すブロック図である。
【0057】
図４に示すように、第１半導体装置ＳＡ１は、送信回路ＴＸ１Ａと、トランスフォーマＴＲ１Ａと、受信回路ＲＸ１Ａと、ハイサイド用ゲートドライバＧＤ１と、を有している。
【0058】
ここで、送信回路ＴＸ１Ａは、図２に示すＭＣＵ１００と電気的に接続されている。そして、送信回路ＴＸ１Ａおよび受信回路ＲＸ１Ａのそれぞれは、トランスフォーマＴＲ１Ａと電気的に接続されている。具体的に、トランスフォーマＴＲ１Ａは、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとを有する。送信回路ＴＸ１Ａは、下層インダクタＢＬ１Ａと電気的に接続されている。受信回路ＲＸ１Ａは、上層インダクタＴＬ１Ａと電気的に接続されている。さらに、受信回路ＲＸ１Ａは、ハイサイド用ゲートドライバＧＤ１と電気的に接続されている。ハイサイド用ゲートドライバＧＤ１は、図２に示すハイサイド用ＩＧＢＴ１０Ａのゲート電極と電気的に接続されている。
【0059】
送信回路ＴＸ１Ａおよび受信回路ＲＸ１Ａは、ＭＣＵ１００（図２参照）から出力される制御信号をハイサイド用ゲートドライバＧＤ１に伝達するための回路である。
【0060】
送信回路ＴＸ１Ａと受信回路ＲＸ１Ａとの間には、誘導結合（磁気結合）した下層インダクタＢＬ１Ａと上層インダクタＴＬ１ＡからなるトランスフォーマＴＲ１Ａが介在している。これにより、送信回路ＴＸ１Ａから受信回路ＲＸ１Ａに、トランスフォーマＴＲ１Ａを介して制御信号を伝達することができる。この結果、ハイサイド用ゲートドライバＧＤ１は、トランスフォーマＴＲ１Ａを介して、ＭＣＵ１００（図２参照）から出力された制御信号を受信することができる。
【0061】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１Ａによって、ＭＣＵ１００（図２参照）からハイサイド用ゲートドライバＧＤ１への電気的ノイズの伝達を抑制しながら、ＭＣＵ１００（図２参照）からハイサイド用ゲートドライバＧＤ１に制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因するハイサイド用ゲートドライバＧＤ１の誤動作を抑制することができる。これによって、第１半導体装置ＳＡ１の動作信頼性を向上することができる。
【0062】
トランスフォーマＴＲ１Ａを構成する下層インダクタＢＬ１Ａおよび上層インダクタＴＬ１Ａは、それぞれインダクタとして機能する。トランスフォーマＴＲ１Ａは、誘導結合した下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａからなる磁気結合素子として機能する。このように、トランスフォーマＴＲ１Ａは、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとにより構成されている。下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとは、導体を介して繋がっておらず、磁気的に結合している。
【0063】
このことから、下層インダクタＢＬ１Ａに電流が流れると、その電流の変化に応じて上層インダクタＴＬ１Ａに誘導起電力が発生して誘導電流が流れる。このとき、下層インダクタＢＬ１Ａが一次コイルであり、上層インダクタＴＬ１Ａが二次コイルである。このように、トランスフォーマＴＲ１Ａは、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１ＡからトランスフォーマＴＲ１Ａの下層インダクタＢＬ１Ａに信号を送って電流を流した結果、トランスフォーマＴＲ１Ａの上層インダクタＴＬ１Ａに生じた誘導電流を受信回路ＲＸ１Ａで検知する。これにより、受信回路ＲＸ１Ａは送信回路ＴＸ１Ａから出力された制御信号に対応した信号を受信できる。
【0064】
以上のように、送信回路ＴＸ１ＡからトランスフォーマＴＲ１Ａを経由して受信回路ＲＸ１Ａに至る経路によって、ＭＣＵ１００（図２参照）からハイサイド用ゲートドライバＧＤ１への制御信号の送信が行なわれる。すなわち、送信回路ＴＸ１Ａが送信した制御信号を受信回路ＲＸ１Ａが受信することにより、ＭＣＵ１００（図２参照）からハイサイド用ゲートドライバＧＤ１への制御信号の送信を行うことができる。これにより、ハイサイド用ゲートドライバＧＤ１は、ＭＣＵ１００（図２参照）から送信された制御信号に応じて、３相誘導モータＭＴ（図２参照）を動作させるためのインバータＩＮＶ（図２参照）の構成要素であるハイサイド用ＩＧＢＴ１０Ａのオン／オフ制御を行なうことができる。
【0065】
続いて、第１半導体装置ＳＡ１は、温度検出部２０Ａと、電流検出部３０Ａと、送信回路ＴＸ２Ａと、トランスフォーマＴＲ１Ｂと、受信回路ＲＸ２Ａと、を有している。
【0066】
ここで、受信回路ＲＸ２Ａは、図２に示すＭＣＵ１００と電気的に接続されている。そして、受信回路ＲＸ２Ａおよび送信回路ＴＸ２Ａのそれぞれは、トランスフォーマＴＲ１Ｂと電気的に接続されている。具体的に、トランスフォーマＴＲ１Ｂは、下層インダクタＢＬ１Ｂと上層インダクタＴＬ１Ｂとを有する。受信回路ＲＸ２Ａは、下層インダクタＢＬ１Ｂと電気的に接続されている。一方、送信回路ＴＸ２Ａは、上層インダクタＴＬ１Ｂと電気的に接続されている。さらに、送信回路ＴＸ２Ａは、温度検出部２０Ａおよび電流検出部３０Ａと電気的に接続されている。
【0067】
そして、温度検出部２０Ａは、図２に示すインバータＩＮＶに内蔵されている温度検知ダイオードと電気的に接続されている。すなわち、図２に示すハイサイド用ＩＧＢＴ１０Ａが形成されているＩＧＢＴチップには、ハイサイド用ＩＧＢＴ１０Ａとともに温度検知ダイオードも形成されている。温度検出部２０Ａは、この温度検知ダイオードと電気的に接続されている。一方、電流検出部３０Ａは、ハイサイド用ＩＧＢＴ１０Ａ（メイントランジスタ）を流れる電流を検出するセンストランジスタと電気的に接続されている。すなわち、ハイサイド用ＩＧＢＴ１０Ａが形成されているＩＧＢＴチップには、メイントランジスタであるハイサイド用ＩＧＢＴ１０Ａとともにセンストランジスタも形成されている。電流検出部３０Ａは、このセンストランジスタと電気的に接続されている。
【0068】
温度検出部２０Ａは、ＩＧＢＴチップに形成されている温度検知ダイオードの順方向電圧降下を検出するように構成されている。この温度検出部２０Ａから送信回路ＴＸ２Ａに順方向電圧降下を示す温度検出信号が出力される。
【0069】
電流検出部３０Ａは、ＩＧＢＴチップに形成されているセンストランジスタを流れるセンス電流を検出するように構成されている。この電流検出部３０Ａから送信回路ＴＸ２Ａにセンス電流を示す電流検出信号が出力される。
【0070】
送信回路ＴＸ２Ａおよび受信回路ＲＸ２Ａは、温度検出部２０Ａから出力される温度検出信号および電流検出部３０Ａから出力される電流検出信号をＭＣＵ１００（図２参照）に伝達するための回路である。
【0071】
送信回路ＴＸ２Ａと受信回路ＲＸ２Ａとの間には、誘導結合（磁気結合）した下層インダクタＢＬ１Ｂと上層インダクタＴＬ１ＢからなるトランスフォーマＴＲ１Ｂが介在している。これにより、送信回路ＴＸ２Ａから受信回路ＲＸ２Ａに、トランスフォーマＴＲ１Ｂを介して温度検出信号および電流検出信号を伝達することができる。この結果、ＭＣＵ１００（図２参照）は、トランスフォーマＴＲ１Ｂを介して、温度検出部２０Ａから出力された温度検出信号および電流検出部３０Ａから出力された電流検出信号を受信することができる。
【0072】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１Ｂによって、温度検出部２０Ａおよび電流検出部３０ＡからＭＣＵ１００（図２参照）への電気的ノイズの伝達を抑制しながら、温度検出部２０Ａおよび電流検出部３０ＡからＭＣＵ１００（図２参照）に温度検出信号および電流検出信号を伝達することができる。このことから、温度検出信号および電流検出信号への電気的ノイズの重畳に起因するＭＣＵ１００（図２参照）の誤動作を抑制することができる。これによって、第１半導体装置ＳＡ１の動作信頼性を向上することができる。
【0073】
トランスフォーマＴＲ１Ｂを構成する下層インダクタＢＬ１Ｂおよび上層インダクタＴＬ１Ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１Ｂは、誘導結合した下層インダクタＢＬ１Ｂと上層インダクタＴＬ１Ｂからなる磁気結合素子として機能する。このように、トランスフォーマＴＲ１Ｂは、下層インダクタＢＬ１Ｂと上層インダクタＴＬ１Ｂとにより構成されている。下層インダクタＢＬ１Ｂと上層インダクタＴＬ１Ｂとは、導体を介して繋がっておらず、磁気的に結合している。
【0074】
このことから、上層インダクタＴＬ１Ｂに電流が流れると、その電流の変化に応じて下層インダクタＢＬ１Ｂに誘導起電力が発生して誘導電流が流れる。このとき、上層インダクタＴＬ１Ｂが一次コイルであり、下層インダクタＢＬ１Ｂが二次コイルである。このように、トランスフォーマＴＲ１Ｂは、下層インダクタＢＬ１Ｂと上層インダクタＴＬ１Ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ２ＡからトランスフォーマＴＲ１Ｂの上層インダクタＴＬ１Ｂに信号を送って電流を流した結果、トランスフォーマＴＲ１Ｂの下層インダクタＢＬ１Ｂに生じた誘導電流を受信回路ＲＸ２Ａで検知する。これにより、受信回路ＲＸ２Ａは送信回路ＴＸ２Ａから出力された温度検出信号および電流検出信号を受信できる。
【0075】
以上のように、送信回路ＴＸ２ＡからトランスフォーマＴＲ１Ｂを経由して受信回路ＲＸ２Ａに至る経路によって、温度検出部２０Ａおよび電流検出部３０ＡからＭＣＵ１００（図２参照）への温度検出信号および電流検出信号の送信が行なわれる。すなわち、送信回路ＴＸ２Ａが送信した温度検出信号および電流検出信号を受信回路ＲＸ２Ａが受信することにより、温度検出部２０Ａおよび電流検出部３０ＡからＭＣＵ１００（図２参照）への温度検出信号および電流検出信号の送信を行うことができる。
【0076】
これにより、ＭＣＵ１００（図２参照）は、順方向電圧降下を示す温度検出信号に基づいて、ＩＧＢＴチップの温度を検出することができる。具体的に、温度検知ダイオードの順方向電圧降下は温度依存性を有する。そのため、例えば、ＭＣＵ１００（図２参照）は、温度検知ダイオードに一定電流を流した際における順方向電圧降下を示す温度検出信号に基づいて、間接的に温度を検出することができる。また、ＭＣＵ１００（図２参照）は、センストランジスタを流れるセンス電流を示す電流検出信号と予め取得しているセンス比（メイン電流：センス電流）とに基づいて、ハイサイド用ＩＧＢＴ１０Ａ（メイントランジスタ）を流れるメイン電流を検出することができる。
【0077】
以上のようにして、第１半導体装置ＳＡ１が構成されている。
【0078】
＜＜＜２チップ構成＞＞＞
ハイサイド部ＨＳＵを有する第１半導体装置ＳＡ１は、例えば、２つの半導体チップから構成されている。具体的に、図４に示すように、半導体チップＣＨＰ１Ａには、送信回路ＴＸ１ＡとトランスフォーマＴＲ１Ａと受信回路ＲＸ２Ａとが形成されている。
ハイサイド部ＨＳＵを有する第１半導体装置ＳＡ１は、例えば、２つの半導体チップから構成されている。具体的に、図４に示すように、半導体チップＣＨＰ１Ａには、送信回路ＴＸ１ＡとトランスフォーマＴＲ１Ａと受信回路ＲＸ２Ａとが形成されている。
【0079】
一方、半導体チップＣＨＰ２Ａには、受信回路ＲＸ１Ａとハイサイド用ゲートドライバＧＤ１と送信回路ＴＸ２ＡとトランスフォーマＴＲ１Ｂと温度検出部２０Ａと電流検出部３０Ａとが形成されている。
【0080】
このような２チップ構成では、例えば、トランスフォーマＴＲ１Ａが送信回路ＴＸ１Ａと受信回路ＲＸ２Ａと同一の半導体チップＣＨＰ１Ａに形成される。したがって、トランスフォーマＴＲ１Ａと送信回路ＴＸ１Ａと受信回路ＲＸ２Ａの集積化が可能となる。
【0081】
同様に、トランスフォーマＴＲ１Ｂがハイサイド用ゲートドライバＧＤ１と受信回路ＲＸ１Ａと送信回路ＴＸ２Ａと温度検出部２０Ａと電流検出部３０Ａと同一の半導体チップＣＨＰ２Ａに形成される。このため、トランスフォーマＴＲ１Ｂとハイサイド用ゲートドライバＧＤ１と受信回路ＲＸ１Ａと送信回路ＴＸ２Ａと温度検出部２０Ａと電流検出部３０Ａの集積化が可能となる。
【0082】
ここで、例えば、半導体チップＣＨＰ１Ａにおいては、送信回路ＴＸ１Ａと受信回路ＲＸ２Ａとが形成される。そのため、半導体チップＣＨＰ１Ａには、送信回路ＴＸ１Ａや受信回路ＲＸ２Ａを構成するトランジスタが形成される。
【0083】
同様に、半導体チップＣＨＰ２Ａにおいても、ハイサイド用ゲートドライバＧＤ１と受信回路ＲＸ１Ａと送信回路ＴＸ２Ａと温度検出部２０Ａと電流検出部３０Ａが形成される。そのため、半導体チップＣＨＰ２Ａにも、ハイサイド用ゲートドライバＧＤ１や受信回路ＲＸ１Ａや送信回路ＴＸ２Ａや温度検出部２０Ａや電流検出部３０Ａを構成するトランジスタが形成される。したがって、半導体チップＣＨＰ１Ａにおいては、トランスフォーマＴＲ１Ａとトランジスタとが一緒に形成される。同様に、半導体チップＣＨＰ２Ａにおいても、トランスフォーマＴＲ１Ｂとトランジスタとが一緒に形成される。
【0084】
＜＜第２半導体装置の機能ブロック構成＞＞
図５は、ゲート制御回路ＧＣＣのローサイド部ＬＳＵを有する第２半導体装置ＳＡ２の構成を示すブロック図である。
図５は、ゲート制御回路ＧＣＣのローサイド部ＬＳＵを有する第２半導体装置ＳＡ２の構成を示すブロック図である。
【0085】
図５に示すように、第２半導体装置ＳＡ２は、送信回路ＴＸ１Ｂと、トランスフォーマＴＲ２Ａと、受信回路ＲＸ１Ｂと、ローサイド用ゲートドライバＧＤ２と、を有している。
【0086】
ここで、送信回路ＴＸ１Ｂは、図２に示すＭＣＵ１００と電気的に接続されている。そして、送信回路ＴＸ１Ｂおよび受信回路ＲＸ１Ｂのそれぞれは、トランスフォーマＴＲ２Ａと電気的に接続されている。具体的に、トランスフォーマＴＲ２Ａは、下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとを有する。送信回路ＴＸ１Ｂは、下層インダクタＢＬ２Ａと電気的に接続されている。一方、受信回路ＲＸ１Ｂは、上層インダクタＴＬ２Ａと電気的に接続されている。さらに、受信回路ＲＸ１Ｂは、ローサイド用ゲートドライバＧＤ２と電気的に接続されている。ローサイド用ゲートドライバＧＤ２は、図２に示すローサイド用ＩＧＢＴ１０Ｂのゲート電極と電気的に接続されている。
【0087】
送信回路ＴＸ１Ｂおよび受信回路ＲＸ１Ｂは、ＭＣＵ１００（図２参照）から出力される制御信号をローサイド用ゲートドライバＧＤ２に伝達するための回路である。
【0088】
送信回路ＴＸ１Ｂと受信回路ＲＸ１Ｂとの間には、誘導結合（磁気結合）した下層インダクタＢＬ２Ａと上層インダクタＴＬ２ＡからなるトランスフォーマＴＲ２Ａが介在している。これにより、送信回路ＴＸ１Ｂから受信回路ＲＸ１Ｂに、トランスフォーマＴＲ２Ａを介して制御信号を伝達することができる。この結果、ローサイド用ゲートドライバＧＤ２は、トランスフォーマＴＲ２Ａを介して、ＭＣＵ１００（図２参照）から出力された制御信号を受信することができる。
【0089】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２Ａによって、ＭＣＵ１００（図２参照）からローサイド用ゲートドライバＧＤ２への電気的ノイズの伝達を抑制しながら、ＭＣＵ１００（図２参照）からローサイド用ゲートドライバＧＤ２に制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因するローサイド用ゲートドライバＧＤ２の誤動作を抑制することができ、これによって、第２半導体装置ＳＡ２の動作信頼性を向上することができる。
【0090】
トランスフォーマＴＲ２Ａを構成する下層インダクタＢＬ２Ａおよび上層インダクタＴＬ２Ａは、それぞれインダクタとして機能する。トランスフォーマＴＲ２Ａは、誘導結合した下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａからなる磁気結合素子として機能する。このように、トランスフォーマＴＲ２Ａは、下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとにより構成されている。下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとは、導体を介して繋がっておらず、磁気的に結合している。
【0091】
このことから、下層インダクタＢＬ２Ａに電流が流れると、その電流の変化に応じて上層インダクタＴＬ２Ａに誘導起電力が発生して誘導電流が流れる。このとき、下層インダクタＢＬ２Ａが一次コイルであり、上層インダクタＴＬ２Ａが二次コイルである。このように、トランスフォーマＴＲ２Ａは、下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１ＢからトランスフォーマＴＲ２Ａの下層インダクタＢＬ２Ａに信号を送って電流を流した結果、トランスフォーマＴＲ２Ａの上層インダクタＴＬ２Ａに生じた誘導電流を受信回路ＲＸ１Ｂで検知することにより、受信回路ＲＸ１Ｂは送信回路ＴＸ１Ｂから出力された制御信号に対応した信号を受信できる。
【0092】
以上のように、送信回路ＴＸ１ＢからトランスフォーマＴＲ２Ａを経由して受信回路ＲＸ１Ｂに至る経路によって、ＭＣＵ１００（図２参照）からローサイド用ゲートドライバＧＤ２への制御信号の送信が行なわれる。すなわち、送信回路ＴＸ１Ｂが送信した制御信号を受信回路ＲＸ１Ｂが受信することにより、ＭＣＵ１００（図２参照）からローサイド用ゲートドライバＧＤ２への制御信号の送信を行うことができる。これにより、ローサイド用ゲートドライバＧＤ２は、ＭＣＵ１００（図２参照）から送信された制御信号に応じて、３相誘導モータＭＴ（図２参照）を動作させるためのインバータＩＮＶ（図２参照）の構成要素であるローサイド用ＩＧＢＴ１０Ｂのオン／オフ制御を行なうことができる。
【0093】
続いて、第２半導体装置ＳＡ２は、温度検出部２０Ｂと、電流検出部３０Ｂと、送信回路ＴＸ２Ｂと、トランスフォーマＴＲ２Ｂと、受信回路ＲＸ２Ｂと、を有している。
【0094】
ここで、受信回路ＲＸ２Ｂは、図２に示すＭＣＵ１００と電気的に接続されている。そして、受信回路ＲＸ２Ｂおよび送信回路ＴＸ２Ｂのそれぞれは、トランスフォーマＴＲ２Ｂと電気的に接続されている。具体的に、トランスフォーマＴＲ２Ｂは、下層インダクタＢＬ２Ｂと上層インダクタＴＬ２Ｂとを有する。受信回路ＲＸ２Ｂは、下層インダクタＢＬ２Ｂと電気的に接続されている。一方、送信回路ＴＸ２Ｂは、上層インダクタＴＬ２Ｂと電気的に接続されている。さらに、送信回路ＴＸ２Ｂは、温度検出部２０Ｂおよび電流検出部３０Ｂと電気的に接続されている。
【0095】
そして、温度検出部２０Ｂは、図２に示すインバータＩＮＶに内蔵されている温度検知ダイオードと電気的に接続されている。すなわち、図２に示すローサイド用ＩＧＢＴ１０Ｂが形成されているＩＧＢＴチップには、ローサイド用ＩＧＢＴ１０Ｂとともに温度検知ダイオードも形成されている。温度検出部２０Ｂは、この温度検知ダイオードと電気的に接続されている。一方、電流検出部３０Ｂは、ローサイド用ＩＧＢＴ１０Ｂ（メイントランジスタ）を流れる電流を検出するセンストランジスタと電気的に接続されている。すなわち、ローサイド用ＩＧＢＴ１０Ｂが形成されているＩＧＢＴチップには、メイントランジスタであるローサイド用ＩＧＢＴ１０Ｂとともにセンストランジスタも形成されている。電流検出部３０Ｂは、このセンストランジスタと電気的に接続されている。
【0096】
温度検出部２０Ｂは、ＩＧＢＴチップに形成されている温度検知ダイオードの順方向電圧降下を検出するように構成されている。この温度検出部２０Ｂから送信回路ＴＸ２Ｂに順方向電圧降下を示す温度検出信号が出力される。
【0097】
電流検出部３０Ｂは、ＩＧＢＴチップに形成されているセンストランジスタを流れるセンス電流を検出するように構成されている。この電流検出部３０Ｂから送信回路ＴＸ２Ｂにセンス電流を示す電流検出信号が出力される。
【0098】
送信回路ＴＸ２Ｂおよび受信回路ＲＸ２Ｂは、温度検出部２０Ｂから出力される温度検出信号および電流検出部３０Ｂから出力される電流検出信号をＭＣＵ１００（図２参照）に伝達するための回路である。
【0099】
送信回路ＴＸ２Ｂと受信回路ＲＸ２Ｂとの間には、誘導結合（磁気結合）した下層インダクタＢＬ２Ｂと上層インダクタＴＬ２ＢからなるトランスフォーマＴＲ２Ｂが介在している。これにより、送信回路ＴＸ２Ｂから受信回路ＲＸ２Ｂに、トランスフォーマＴＲ２Ｂを介して温度検出信号および電流検出信号を伝達することができる。この結果、ＭＣＵ１００（図２参照）は、トランスフォーマＴＲ２Ｂを介して、温度検出部２０Ｂから出力された温度検出信号および電流検出部３０Ｂから出力された電流検出信号を受信することができる。
【0100】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２Ｂによって、温度検出部２０Ｂおよび電流検出部３０ＢからＭＣＵ１００（図２参照）への電気的ノイズの伝達を抑制しながら、温度検出部２０Ｂおよび電流検出部３０ＢからＭＣＵ１００（図２参照）に温度検出信号および電流検出信号を伝達することができる。このことから、温度検出信号および電流検出信号への電気的ノイズの重畳に起因するＭＣＵ１００（図２参照）の誤動作を抑制することができる。これによって、第２半導体装置ＳＡ２の動作信頼性を向上することができる。
【0101】
トランスフォーマＴＲ２Ｂを構成する下層インダクタＢＬ２Ｂおよび上層インダクタＴＬ２Ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ２Ｂは、誘導結合した下層インダクタＢＬ２Ｂと上層インダクタＴＬ２Ｂからなる磁気結合素子として機能する。このように、トランスフォーマＴＲ２Ｂは、下層インダクタＢＬ２Ｂと上層インダクタＴＬ２Ｂとにより構成されている。下層インダクタＢＬ２Ｂと上層インダクタＴＬ２Ｂとは、導体によっては繋がっておらず、磁気的に結合している。
【0102】
このことから、上層インダクタＴＬ２Ｂに電流が流れると、その電流の変化に応じて下層インダクタＢＬ２Ｂに誘導起電力が発生して誘導電流が流れる。このとき、上層インダクタＴＬ２Ｂが一次コイルであり、下層インダクタＢＬ２Ｂが二次コイルである。このように、トランスフォーマＴＲ２Ｂは、下層インダクタＢＬ２Ｂと上層インダクタＴＬ２Ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ２ＢからトランスフォーマＴＲ２Ｂの上層インダクタＴＬ２Ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２Ｂの下層インダクタＢＬ２Ｂに生じた誘導電流を受信回路ＲＸ２Ｂで検知することにより、受信回路ＲＸ２Ｂは送信回路ＴＸ２Ｂから出力された温度検出信号および電流検出信号を受信できる。
【0103】
以上のように、送信回路ＴＸ２ＢからトランスフォーマＴＲ２Ｂを経由して受信回路ＲＸ２Ｂに至る経路によって、温度検出部２０Ｂおよび電流検出部３０ＢからＭＣＵ１００（図２参照）への温度検出信号および電流検出信号の送信が行なわれる。すなわち、送信回路ＴＸ２Ｂが送信した温度検出信号および電流検出信号を受信回路ＲＸ２Ｂが受信することにより、温度検出部２０Ｂおよび電流検出部３０ＢからＭＣＵ１００（図２参照）への温度検出信号および電流検出信号の送信を行うことができる。
【0104】
これにより、ＭＣＵ１００（図２参照）は、順方向電圧降下を示す温度検出信号に基づいて、ＩＧＢＴチップの温度を検出することができる。具体的に、温度検知ダイオードの順方向電圧降下は温度依存性を有する。そのため、例えば、ＭＣＵ１００（図２参照）は、温度検知ダイオードに一定電流を流した際における順方向電圧降下を示す温度検出信号に基づいて、間接的に温度を検出することができる。また、ＭＣＵ１００（図２参照）は、センストランジスタを流れるセンス電流を示す電流検出信号と予め取得しているセンス比（メイン電流：センス電流）とに基づいて、ローサイド用ＩＧＢＴ１０Ｂ（メイントランジスタ）を流れるメイン電流を検出することができる。
【0105】
以上のようにして、第２半導体装置ＳＡ２が構成されている。
【0106】
＜＜＜２チップ構成＞＞＞
ローサイド部ＬＳＵを有する第２半導体装置ＳＡ２は、例えば、２つの半導体チップから構成されている。具体的に、図５に示すように、半導体チップＣＨＰ１Ｂには、送信回路ＴＸ１ＢとトランスフォーマＴＲ２Ａと受信回路ＲＸ２Ｂとが形成されている。
ローサイド部ＬＳＵを有する第２半導体装置ＳＡ２は、例えば、２つの半導体チップから構成されている。具体的に、図５に示すように、半導体チップＣＨＰ１Ｂには、送信回路ＴＸ１ＢとトランスフォーマＴＲ２Ａと受信回路ＲＸ２Ｂとが形成されている。
【0107】
一方、半導体チップＣＨＰ２Ｂには、受信回路ＲＸ１Ｂとローサイド用ゲートドライバＧＤ２と送信回路ＴＸ２ＢとトランスフォーマＴＲ２Ｂと温度検出部２０Ｂと電流検出部３０Ｂとが形成されている。
【0108】
このような２チップ構成では、例えば、トランスフォーマＴＲ２Ａが送信回路ＴＸ１Ｂと受信回路ＲＸ２Ｂと同一の半導体チップＣＨＰ１Ｂに形成される。したがって、トランスフォーマＴＲ２Ａと送信回路ＴＸ１Ｂと受信回路ＲＸ２Ｂの集積化が可能となる。
【0109】
同様に、トランスフォーマＴＲ２Ｂがローサイド用ゲートドライバＧＤ２と受信回路ＲＸ１Ｂと送信回路ＴＸ２Ｂと温度検出部２０Ｂと電流検出部３０Ｂと同一の半導体チップＣＨＰ２Ｂに形成される。このため、トランスフォーマＴＲ２Ｂとローサイド用ゲートドライバＧＤ２と受信回路ＲＸ１Ｂと送信回路ＴＸ２Ｂと温度検出部２０Ｂと電流検出部３０Ｂの集積化が可能となる。
【0110】
ここで、例えば、半導体チップＣＨＰ１Ｂにおいては、送信回路ＴＸ１Ｂと受信回路ＲＸ２Ｂとが形成される。そのため、半導体チップＣＨＰ１Ｂには、送信回路ＴＸ１Ｂや受信回路ＲＸ２Ｂを構成するトランジスタが形成される。
【0111】
同様に、半導体チップＣＨＰ２Ｂにおいても、ローサイド用ゲートドライバＧＤ２と受信回路ＲＸ１Ｂと送信回路ＴＸ２Ｂと温度検出部２０Ｂと電流検出部３０Ｂが形成される。そのため、半導体チップＣＨＰ２Ｂにも、ローサイド用ゲートドライバＧＤ２や受信回路ＲＸ１Ｂや送信回路ＴＸ２Ｂや温度検出部２０Ｂや電流検出部３０Ｂを構成するトランジスタが形成される。したがって、半導体チップＣＨＰ１Ｂにおいては、トランスフォーマＴＲ２Ａとトランジスタとが一緒に形成される。同様に、半導体チップＣＨＰ２Ｂにおいても、トランスフォーマＴＲ２Ｂとトランジスタとが一緒に形成される。
【0112】
＜＜第１半導体装置の構成＞＞
次に、第１半導体装置ＳＡ１の構成について説明する。
次に、第１半導体装置ＳＡ１の構成について説明する。
【0113】
図６は、第１半導体装置ＳＡ１の構成を示す断面図である。
【0114】
図６において、第１半導体装置ＳＡ１は、半導体チップＣＨＰ１Ａと半導体チップＣＨＰ２Ａを有している。すなわち、半導体装置ＳＡ１は、２チップ構成をしている。半導体チップＣＨＰ１Ａは、例えば、チップ搭載部であるダイパッドＤＰ１Ａ上に導電性接着材ＰＳＴ１Ａを介して搭載される。一方、半導体チップＣＨＰ２Ａは、例えば、チップ搭載部であるダイパッドＤＰ２Ａ上に導電性接着材ＰＳＴ２Ａを介して搭載される。
【0115】
ここで、ダイパッドＤＰ１ＡおよびダイパッドＤＰ２Ａのそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１Ａおよび導電性接着材ＰＳＴ２Ａのそれぞれは、例えば、銀ペーストや半田から構成されている。
【0116】
半導体チップＣＨＰ１Ａには、図４に示す送信回路ＴＸ１Ａや受信回路ＲＸ２ＡやトランスフォーマＴＲ１Ａが形成されている。この半導体チップＣＨＰ１Ａは、図６に示すように、半導体基板ＳＵＢ１Ａと、半導体基板ＳＵＢ１Ａ上に形成された多層配線層ＭＷＬ１Ａを有している。半導体基板ＳＵＢ１Ａには、複数のトランジスタＱＡが形成されている。複数のトランジスタＱＡが形成された半導体基板ＳＵＢ１Ａの上方に多層配線層ＭＷＬ１Ａが形成されている。多層配線層ＭＷＬ１Ａの最下層は、半導体基板ＳＵＢ１Ａと接している。
【0117】
多層配線層ＭＷＬ１Ａでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１Ａのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＡと電気的に接続されている。互いに電気的に接続されたトランジスタＱＡと配線によって、送信回路ＴＸ１Ａや受信回路ＲＸ２Ａが構成されている。
【0118】
多層配線層ＭＷＬ１Ａには、配線だけでなく、トランスフォーマＴＲ１Ａの構成要素である下層インダクタＢＬ１Ａも形成されている。下層インダクタＢＬ１Ａは、例えば、渦巻き状の配線からなる。
【0119】
続いて、図６に示すように、半導体チップＣＨＰ１Ａにおいては、多層配線層ＭＷＬ１Ａの最上層と接するように配線および絶縁膜ＩＦ１Ａが形成されている。さらに、多層配線層ＭＷＬ１Ａの最上層と接するように、多層配線層ＭＷＬ１Ａの上面上にトランスフォーマＴＲ１Ａの構成要素である上層インダクタＴＬ１Ａが設けられている。つまり、多層配線層ＭＷＬ１Ａは、上層インダクタＴＬ１Ａと半導体基板ＳＵＢ１Ａの間に設けられている。
【0120】
そして、多層配線層ＭＷＬ１Ａの最上層と接するように形成されているパッドを含む配線上、上層インダクタＴＬ１Ａ上および絶縁膜ＩＦ１Ａ上には、無機絶縁膜４０ａが形成されている。この無機絶縁膜４０ａ上に有機絶縁膜５０ａが形成されている。
【0121】
ここで、無機絶縁膜４０ａは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ａは、ポリイミド樹脂膜から構成されている。
【0122】
このとき、有機絶縁膜５０ａおよび無機絶縁膜４０ａには、上層インダクタＴＬ１Ａの構成要素であるパッドの表面を露出するために、有機絶縁膜５０ａおよび無機絶縁膜４０ａを貫通するようにパッド開口部６０ａが設けられている。
【0123】
次に、半導体チップＣＨＰ２Ａには、図４に示すハイサイド用ゲートドライバＧＤ１、受信回路ＲＸ１Ａ、送信回路ＴＸ２Ａ、温度検出部２０Ａおよび電流検出部３０Ａが形成されている。この半導体チップＣＨＰ２Ａは、図６に示すように、半導体基板ＳＵＢ２Ａと、半導体基板ＳＵＢ２Ａ上に形成された多層配線層ＭＷＬ２Ａを有している。
【0124】
半導体基板ＳＵＢ２Ａには、複数のトランジスタＱＢが形成されている。複数のトランジスタＱＢが形成された半導体基板ＳＵＢ２Ａの上方に多層配線層ＭＷＬ２Ａが形成されている。多層配線層ＭＷＬ２Ａでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２Ａのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＢと電気的に接続されている。互いに電気的に接続されたトランジスタＱＢと配線によって、ハイサイド用ゲートドライバＧＤ１、受信回路ＲＸ１Ａ、送信回路ＴＸ２Ａ、温度検出部２０Ａおよび電流検出部３０Ａが構成されている。
【0125】
そして、多層配線層ＭＷＬ２Ａの最上層と接するようにパッドを含む配線および絶縁膜ＩＦ２Ａが形成されている。さらに、多層配線層ＭＷＬ２Ａの最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２Ａ上には、無機絶縁膜４０ｂが形成されている。この無機絶縁膜４０ｂ上に有機絶縁膜５０ｂが形成されている。
【0126】
ここで、無機絶縁膜４０ｂは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｂは、ポリイミド樹脂膜から構成されている。このとき、有機絶縁膜５０ｂおよび無機絶縁膜４０ｂには、パッドの表面を露出するために、有機絶縁膜５０ｂおよび無機絶縁膜４０ｂを貫通するようにパッド開口部６０ｂが設けられている。
【0127】
次に、図６に示すように、半導体チップＣＨＰ１Ａに設けられている上層インダクタＴＬ１Ａは、例えば、ボンディングワイヤＷ１を介して、半導体チップＣＨＰ２Ａの多層配線層ＭＷＬ２Ａの最上層と接するように配置されている配線（パッド）と電気的に接続されている。具体的には、パッド開口部６０ａから露出する上層インダクタＴＬ１Ａの構成要素であるパッドと、パッド開口部６０ｂから露出するパッドとがボンディングワイヤＷ１を介して接続される。半導体チップＣＨＰ１Ａに設けられている上層インダクタＴＬ１Ａは、例えば、パッドと、パッドと接続された渦巻き状の配線からなる。
【0128】
このように構成されている半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ２Ａは、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲ１で覆われている。以上のようにして、具現化態様１における２チップ構成の第１半導体装置ＳＡ１が構成されている。
【0129】
さらに、具現化態様１における第１半導体装置ＳＡ１の構成について説明する。
【0130】
図６に示すように、半導体チップＣＨＰ１Ａには、異電位間の非接触通信を行うトランスフォーマＴＲ１Ａ（図４参照）の構成要素である上層インダクタＴＬ１Ａが設けられている。このとき、上層インダクタＴＬ１Ａは、半導体チップＣＨＰ２Ａに設けられている多層配線層ＭＷＬ２Ａに存在する配線と電気的に接続されている。上層インダクタＴＬ１Ａには、約８００Ｖ程度の基準電位である第２電位が印加される。具体的に、具現化態様１における第１半導体装置ＳＡ１は、上層インダクタＴＬ１Ａに第２電位を印加する回路（第２回路部）を有する半導体チップＣＨＰ２Ａを含んでいる。半導体チップＣＨＰ１Ａに設けられた上層インダクタＴＬ１Ａは、導電性部材の一例であるボンディングワイヤＷ１を介して、半導体チップＣＨＰ２Ａに設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬ１Ａには、半導体チップＣＨＰ２Ａに設けられた回路から出力された第２電位が印加される。
【0131】
また、半導体チップＣＨＰ１Ａには、下層インダクタＢＬ１Ａが設けられているとともに、下層インダクタＢＬ１Ａに約０Ｖ程度の基準電位である第１電位を印加する回路（第１回路部）も有している。これにより、下層インダクタＢＬ１Ａには、半導体チップＣＨＰ１Ａに設けられた回路から出力された第１電位が印加される。この結果、上層インダクタＴＬ１Ａには、第２電位が印加される一方、下層インダクタＢＬ１Ａには、第１電位が印加される。
【0132】
ここで、上層インダクタＴＬ１Ａは、半導体チップＣＨＰ１Ａの厚さ方向において、第２電位とは異なる第１電位が印加される下層インダクタＢＬ１Ａと磁気結合可能に設けられている。具体的に、上層インダクタＴＬ１Ａが多層配線層ＭＷＬ１Ａの最上層と接するように設けられている一方、下層インダクタＢＬ１Ａが多層配線層ＭＷＬ１Ａに設けられている。これにより、上層インダクタＴＬ１Ａと下層インダクタＢＬ１Ａは、互いに磁気結合可能に構成される。
【0133】
＜＜第２半導体装置の構成＞＞
続いて、第２半導体装置ＳＡ２の構成について説明する。
続いて、第２半導体装置ＳＡ２の構成について説明する。
【0134】
図７は、第２半導体装置ＳＡ２の構成を示す断面図である。
【0135】
図７において、第２半導体装置ＳＡ２は、半導体チップＣＨＰ１Ｂと半導体チップＣＨＰ２Ｂを有している。すなわち、半導体装置ＳＡ２は、２チップ構成をしている。半導体チップＣＨＰ１Ｂは、例えば、チップ搭載部であるダイパッドＤＰ１Ｂ上に導電性接着材ＰＳＴ１Ｂを介して搭載される。一方、半導体チップＣＨＰ２Ｂは、例えば、チップ搭載部であるダイパッドＤＰ２Ｂ上に導電性接着材ＰＳＴ２Ｂを介して搭載される。
【0136】
ここで、ダイパッドＤＰ１ＢおよびダイパッドＤＰ２Ｂのそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１Ｂおよび導電性接着材ＰＳＴ２Ｂのそれぞれは、例えば、銀ペーストや半田から構成されている。
【0137】
半導体チップＣＨＰ１Ｂには、図５に示す送信回路ＴＸ１Ｂや受信回路ＲＸ２ＢやトランスフォーマＴＲ２Ａが形成されている。この半導体チップＣＨＰ１Ｂは、図７に示すように、半導体基板ＳＵＢ１Ｂと、半導体基板ＳＵＢ１Ｂ上に形成された多層配線層ＭＷＬ１Ｂを有している。半導体基板ＳＵＢ１Ｂには、複数のトランジスタＱＣが形成されている。複数のトランジスタＱＣが形成された半導体基板ＳＵＢ１Ｂの上方に多層配線層ＭＷＬ１Ｂが形成されている。多層配線層ＭＷＬ１Ｂの最下層は、半導体基板ＳＵＢ１Ｂと接している。
【0138】
多層配線層ＭＷＬ１Ｂでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１Ｂのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＣと電気的に接続されている。互いに電気的に接続されたトランジスタＱＣと配線によって、送信回路ＴＸ１Ｂや受信回路ＲＸ２Ｂが構成されている。
【0139】
多層配線層ＭＷＬ１Ｂには、配線だけでなく、トランスフォーマＴＲ２Ａの構成要素である下層インダクタＢＬ２Ａも形成されている。下層インダクタＢＬ２Ａは、例えば、渦巻き状の配線からなる。
【0140】
続いて、図７に示すように、半導体チップＣＨＰ１Ｂにおいては、多層配線層ＭＷＬ１Ｂの最上層と接するように配線および絶縁膜ＩＦ１Ｂが形成されている。さらに、多層配線層ＭＷＬ１Ｂの最上層と接するように、多層配線層ＭＷＬ１Ｂの上面上にトランスフォーマＴＲ２Ａの構成要素である上層インダクタＴＬ２Ａが設けられている。つまり、多層配線層ＭＷＬ１Ｂは、上層インダクタＴＬ２Ａと半導体基板ＳＵＢ１Ｂの間に設けられている。
【0141】
そして、多層配線層ＭＷＬ１Ｂの最上層と接するように形成されているパッドを含む配線上、上層インダクタＴＬ２Ａ上および絶縁膜ＩＦ１Ｂ上には、無機絶縁膜４０ｃが形成されている。この無機絶縁膜４０ｃ上に有機絶縁膜５０ｃが形成されている。
【0142】
ここで、無機絶縁膜４０ｃは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｃは、ポリイミド樹脂膜から構成されている。
【0143】
このとき、有機絶縁膜５０ｃおよび無機絶縁膜４０ｃには、上層インダクタＴＬ２Ａの構成要素であるパッドの表面を露出するために、有機絶縁膜５０ｃおよび無機絶縁膜４０ｃを貫通するようにパッド開口部６０ｃが設けられている。
【0144】
次に、半導体チップＣＨＰ２Ｂには、図５に示すローサイド用ゲートドライバＧＤ２、受信回路ＲＸ１Ｂ、送信回路ＴＸ２Ｂ、温度検出部２０Ｂおよび電流検出部３０Ｂが形成されている。この半導体チップＣＨＰ２Ｂは、図７に示すように、半導体基板ＳＵＢ２Ｂと、半導体基板ＳＵＢ２Ｂ上に形成された多層配線層ＭＷＬ２Ｂを有している。
【0145】
半導体基板ＳＵＢ２Ｂには、複数のトランジスタＱＤが形成されている。複数のトランジスタＱＤが形成された半導体基板ＳＵＢ２Ｂの上方に多層配線層ＭＷＬ２Ｂが形成されている。多層配線層ＭＷＬ２Ｂでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２Ｂのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＤと電気的に接続されている。互いに電気的に接続されたトランジスタＱＤと配線によって、ローサイド用ゲートドライバＧＤ２、受信回路ＲＸ１Ｂ、送信回路ＴＸ２Ｂ、温度検出部２０Ｂおよび電流検出部３０Ｂが構成されている。
【0146】
そして、多層配線層ＭＷＬ２Ｂの最上層と接するようにパッドを含む配線および絶縁膜ＩＦ２Ｂが形成されている。さらに、多層配線層ＭＷＬ２Ｂの最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２Ｂ上には、無機絶縁膜４０ｄが形成されている。この無機絶縁膜４０ｄ上に有機絶縁膜５０ｄが形成されている。
【0147】
ここで、無機絶縁膜４０ｄは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｄは、ポリイミド樹脂膜から構成されている。このとき、有機絶縁膜５０ｄおよび無機絶縁膜４０ｄには、パッドの表面を露出するために、有機絶縁膜５０ｄおよび無機絶縁膜４０ｄを貫通するようにパッド開口部６０ｄが設けられている。
【0148】
次に、図７に示すように、半導体チップＣＨＰ１Ｂに設けられている上層インダクタＴＬ２Ａは、例えば、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２Ｂの多層配線層ＭＷＬ２Ｂの最上層と接するように配置されている配線（パッド）と電気的に接続されている。具体的には、パッド開口部６０ｃから露出する上層インダクタＴＬ２Ａの構成要素であるパッドと、パッド開口部６０ｄから露出するパッドとがボンディングワイヤＷ２を介して接続される。半導体チップＣＨＰ１Ｂに設けられている上層インダクタＴＬ２Ａは、例えば、パッドと、パッドと接続された渦巻き状の配線からなる。
【0149】
このように構成されている半導体チップＣＨＰ１Ｂおよび半導体チップＣＨＰ２Ｂは、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲ２で覆われている。以上のようにして、具現化態様１における２チップ構成の第２半導体装置ＳＡ２が構成されている。
【0150】
さらに、具現化態様１における第２半導体装置ＳＡ２の構成について説明する。
【0151】
図７に示すように、半導体チップＣＨＰ１Ｂには、異電位間の非接触通信を行うトランスフォーマＴＲ２Ａ（図５参照）の構成要素である上層インダクタＴＬ２Ａが設けられている。このとき、上層インダクタＴＬ２Ａは、半導体チップＣＨＰ２Ｂに設けられている多層配線層ＭＷＬ２Ｂに存在する配線と電気的に接続されている。上層インダクタＴＬ２Ａには、約数十Ｖ程度の基準電位である第４電位が印加される。具体的に、具現化態様１における第２半導体装置ＳＡ２は、上層インダクタＴＬ２Ａに第４電位を印加する回路（第４回路部）を有する半導体チップＣＨＰ２Ｂを含んでいる。半導体チップＣＨＰ１Ｂに設けられた上層インダクタＴＬ２Ａは、導電性部材の一例であるボンディングワイヤＷ２を介して、半導体チップＣＨＰ２Ｂに設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬ２Ａには、半導体チップＣＨＰ２Ｂに設けられた回路から出力された第４電位が印加される。
【0152】
また、半導体チップＣＨＰ１Ｂには、下層インダクタＢＬ２Ａが設けられているとともに、下層インダクタＢＬ２Ａに約０Ｖ程度の基準電位である第３電位を印加する回路（第３回路部）も有している。これにより、下層インダクタＢＬ２Ａには、半導体チップＣＨＰ１Ｂに設けられた回路から出力された第３電位が印加される。この結果、上層インダクタＴＬ２Ａには、第４電位が印加される一方、下層インダクタＢＬ２Ａには、第３電位が印加される。
【0153】
ここで、上層インダクタＴＬ２Ａは、半導体チップＣＨＰ１Ｂの厚さ方向において、第４電位とは異なる第３電位が印加される下層インダクタＢＬ２Ａと磁気結合可能に設けられている。具体的に、上層インダクタＴＬ２Ａが多層配線層ＭＷＬ１Ｂの最上層と接するように設けられている一方、下層インダクタＢＬ２Ａが多層配線層ＭＷＬ１Ｂに設けられている。これにより、上層インダクタＴＬ２Ａと下層インダクタＢＬ２Ａは、互いに磁気結合可能に構成される。
【0154】
＜＜電子装置の構成＞＞
次に、電子装置の構成について説明する。
次に、電子装置の構成について説明する。
【0155】
電子装置は、図６に示す第１半導体装置ＳＡ１と図７に示す第２半導体装置ＳＡ２とを有している。具体的に、電子装置は、半導体チップＣＨＰ１Ａと半導体チップＣＨＰ２Ａを備える第１半導体装置ＳＡ１と、半導体チップＣＨＰ１Ｂと半導体チップＣＨＰ２Ｂを備える第２半導体装置ＳＡ２とを含むように構成されている。
【0156】
ここで、半導体チップＣＨＰ１Ａは、第１電位と第２電位との間の非接触通信を行うトランスフォーマＴＲ１Ａを有する。一方、半導体チップＣＨＰ１Ｂは、第３電位と第４電位との間の非接触通信を行うトランスフォーマＴＲ２Ａを有する。このとき、第１電位と第２電位との間の差は、第３電位と第４電位との間の差よりも大きい。したがって、トランスフォーマＴＲ１Ａの絶縁耐圧は、トランスフォーマＴＲ２Ａの絶縁耐圧よりも大きくする必要がある。言い換えれば、トランスフォーマＴＲ２Ａの絶縁耐圧は、トランスフォーマＴＲ１Ａの絶縁耐圧よりも低く設定することができる。
【0157】
トランスフォーマＴＲ１Ａは、下層インダクタＢＬ１Ａと、上層インダクタＴＬ１Ａと、下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間に介在する第１絶縁層と、を有する。このとき、第１絶縁層は、１層の絶縁層から構成されてもよいし、多層の絶縁層から構成されていてもよい。一方、トランスフォーマＴＲ２Ａは、下層インダクタＢＬ２Ａと、上層インダクタＴＬ２Ａと、下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間に介在する第２絶縁層と、を有する。このとき、第２絶縁層も、１層の絶縁層から構成されてもよいし、多層の絶縁層から構成されていてもよい。
【0158】
ここで、図５および図７に示す下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の第２間隔（「Ｂ」）は、図４および図６に示す下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の第１間隔（「Ａ」）よりも小さい。
【0159】
別の観点から説明すると、図６において、半導体チップＣＨＰ１Ａは、多層配線層ＭＷＬ１Ａ（第１多層配線層）を有する。そして、下層インダクタＢＬ１Ａは、多層配線層ＭＷＬ１Ａ内に形成されている。一方、上層インダクタＴＬ１Ａは、多層配線層ＭＷＬ１Ａ上に形成されている。これに対し、図７において、半導体チップＣＨＰ１Ｂは、多層配線層ＭＷＬ１Ｂ（第２多層配線層）を有する。そして、下層インダクタＢＬ２Ａは、多層配線層ＭＷＬ１Ｂ内に形成されている。一方、上層インダクタＴＬ２Ａは、多層配線層ＭＷＬ１Ｂ上に形成されている。このとき、多層配線層ＭＷＬ１Ｂの厚さは、多層配線層ＭＷＬ１Ａの厚さよりも小さい。
【0160】
電子装置ＥＡは、例えば、図３に示すように、ハイサイド部ＨＳＵを構成する第１半導体装置ＳＡ１と、ローサイド部ＬＳＵを構成する第２半導体装置ＳＡ２を有する。
【0161】
このとき、ハイサイド部ＨＳＵは、第１電位を下層インダクタＢＬ１Ａに印加可能な第１回路部と、下層インダクタＢＬ１Ａおよび上層インダクタＴＬ１Ａを含むトランスフォーマＴＲ１Ａと、第２電位を上層インダクタＴＬ１Ａに印加可能な第２回路部を有する。一方、ローサイド部ＬＳＵは、第３電位を下層インダクタＢＬ２Ａに印加可能な第３回路部と、下層インダクタＢＬ２Ａおよび上層インダクタＴＬ２Ａを含むトランスフォーマＴＲ２Ａと、第４電位を上層インダクタＴＬ２Ａに印加可能な第４回路部を有する。
【0162】
ここで、例えば、図４および図６に示すように、第１半導体装置ＳＡ１は、半導体チップＣＨＰ１Ａ（第１半導体チップ）と、半導体チップＣＨＰ２Ａ（ハイサイドチップ）を有する２チップ構成をしている。第１回路部とトランスフォーマＴＲ１Ａは、半導体チップＣＨＰ１Ａ（第１半導体チップ）に形成されている。一方、第２回路部は、半導体チップＣＨＰ２Ａ（ハイサイドチップ）に形成されている。
【0163】
【0164】
次に、図５および図７に示すように、第２半導体装置ＳＡ２は、半導体チップＣＨＰ１Ｂ（第２半導体チップ）と、半導体チップＣＨＰ２Ｂ（ローサイドチップ）を有する２チップ構成をしている。第３回路部とトランスフォーマＴＲ２Ａは、半導体チップＣＨＰ１Ｂ（第２半導体チップ）に形成されている。一方、第４回路部は、半導体チップＣＨＰ２Ｂ（ローサイドチップ）に形成されている。
【0165】
【0166】
以上のようにして、電子装置ＥＡが構成されている。
【0167】
＜＜具現化態様１における特徴＞＞
続いて、具現化態様１における特徴点について説明する。
続いて、具現化態様１における特徴点について説明する。
【0168】
具現化態様１における特徴点は、例えば、図４および図５に示すように、ハイサイド部ＨＳＵに含まれるトランスフォーマＴＲ１Ａの構造と、ローサイド部ＬＳＵに含まれるトランスフォーマＴＲ２Ａの構造とを相違させる点にある。具現化態様１において、トランスフォーマＴＲ１Ａの構成要素である下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の第１間隔を「Ａ」とし、トランスフォーマＴＲ２Ａの構成要素である下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の第２間隔を「Ｂ」とする。この場合において、特徴点は、「Ｂ」が「Ａ」よりも小さい点にある（図６および図７も参照）。
【0169】
これにより、具現化態様１における特徴点によれば、電子装置の製造コストを削減することができる。以下では、この点について説明する。
【0170】
例えば、低電位（数Ｖ）を取り扱うＭＣＵ１００と高電位（数百Ｖ）を取り扱うハイサイド用ゲートドライバＧＤ１との間に設けられるトランスフォーマＴＲ１Ａには、高い絶縁耐圧が要求される。一方、低電位（数Ｖ）を取り扱うＭＣＵ１００と電位（数十Ｖ）を取り扱うローサイド用ゲートドライバＧＤ２との間に設けられるトランスフォーマＴＲ２Ａには、トランスフォーマＴＲ１Ａよりも絶縁耐圧は要求されない。
【0171】
この点に関し、例えば、ハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの第１間隔と、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの第２間隔を等しくすることを考える。
【0172】
この場合、ハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの高い絶縁耐圧を確保できるように、互いに等しい第１間隔および第２間隔は、トランスフォーマＴＲ１Ａの高い絶縁耐圧を確保できる間隔に設計される。
【0173】
すると、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａにおいては、必要以上の絶縁耐圧が確保されることになる。すなわち、第１間隔と第２間隔を等しくすると、第２間隔は、絶縁耐圧を確保するために必要十分な間隔よりも大きくなる。その結果、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの性能は過剰品質となる。言い換えれば、トランスフォーマＴＲ２Ａにおいては、必要以上の不必要な性能が付与される。つまり、要求される絶縁耐圧が異なるトランスフォーマＴＲ１Ａにおける第１間隔とトランスフォーマＴＲ２Ａにおける第２間隔を等しくすると、必然的に、要求の厳しい仕様にあわせてトランスフォーマにおける間隔が設計される。その結果、要求の緩やかなトランスフォーマＴＲ２Ａにおいて、必要以上の不要な性能が付加される。
【0174】
このことは、ローサイド部ＬＳＵに設けられる絶縁耐圧に関する要求の緩やかなトランスフォーマＴＲ２Ａの製造に余計な製造コストがかかることを意味する。したがって、第１間隔と第２間隔を等しく設計することは、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの製造コスト、引いては、電子装置の製造コストを削減する観点から望ましいとは言えない。
【0175】
そこで、具現化態様１では、要求される絶縁耐圧が大きく異なるトランスフォーマＴＲ１Ａの構造とトランスフォーマＴＲ２Ａの構造を相違させることを前提としている。そして、具現化態様１では、それぞれに要求される絶縁耐圧を満足するために必要十分な性能を発揮できる構造をトランスフォーマＴＲ１ＡおよびトランスフォーマＴＲ２Ａのそれぞれに採用している。具体的に、具現化態様１における特徴点は、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの第２間隔（「Ｂ」）をハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの第１間隔（「Ａ」）よりも小さくする構造を採用している点にある。この特徴点によって、上述した基本思想が具現化されている。
【0176】
この特徴点を具現化する結果、例えば、図６および図７に示すように、多層配線層ＭＷＬ１Ｂの厚さは、多層配線層ＭＷＬ１Ａの厚さよりも小さくなる。これにより、多層配線層ＭＷＬ１Ｂの厚さを薄くすることによる製造コスト削減を図ることができる。
【0177】
別の観点から説明すると、この特徴点を具現化する結果、例えば、多層配線層ＭＷＬ１Ｂの層数を削減できる。このため、特徴点によれば、多層配線層ＭＷＬ１Ｂの層数を削減することによる製造コスト削減を図ることができる。
【0178】
つまり、特徴点によれば、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの構造として、絶縁耐圧に関する要求の厳しいトランスフォーマＴＲ１Ａの仕様にあわせて設計された構造（第１間隔Ａ）が採用されるのではなく、トランスフォーマＴＲ２Ａに要求される絶縁耐圧を満足するために必要十分な性能を有する構造（第２間隔Ｂ）が採用される。このため、特徴点によれば、絶縁耐圧に関する要求の緩やかなトランスフォーマＴＲ２Ａに対して、必要以上の過剰性能が付加されることを抑制できる。そのため、電子装置の製造コストを低減することができる。
【0179】
＜＜特徴から派生した構成＞＞
上述した特徴点は、トランスフォーマＴＲ２Ａにおける下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の通信距離が、トランスフォーマＴＲ１Ａにおける下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の通信距離よりも短いことを意味する。
上述した特徴点は、トランスフォーマＴＲ２Ａにおける下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の通信距離が、トランスフォーマＴＲ１Ａにおける下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の通信距離よりも短いことを意味する。
【0180】
したがって、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの結合係数を、ハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの結合係数よりも小さくしても、トランスフォーマＴＲ２Ａでの通信品質を確保することができる。
【0181】
つまり、上述した特徴点を採用すると、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの結合係数を、ハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの結合係数よりも小さくすることができる。そのため、結合係数を小さくする構成を採用することによって、さらなる製造コストの削減を図ることができる。
【0182】
以下では、結合係数を小さくする構成について説明する。
【0183】
図８（ａ）は、ハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの構成要素である上層インダクタＴＬ１Ａの構成を示す模式図である。一方、図８（ｂ）は、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの構成要素である上層インダクタＴＬ２Ａの構成を示す模式図である。
【0184】
図８（ａ）において、上層インダクタＴＬ１Ａは、例えば、一対の差動配線に対応して、センタータップパッド１ａと、インダクタ配線である渦巻配線１ｂと、トランスパッド１ｃと、インダクタ配線である渦巻配線１ｄと、トランスパッド１ｅを備えるように構成されている。これに対し、図８（ｂ）において、上層インダクタＴＬ２Ａは、例えば、一対の差動配線に対応して、センタータップパッド２ａと、インダクタ配線である渦巻配線２ｂと、トランスパッド２ｃと、インダクタ配線である渦巻配線２ｄと、トランスパッド２ｅを備えるように構成されている。
【0185】
ここで、例えば、トランスフォーマＴＲ１Ａでは、図８（ａ）に示す上層インダクタＴＬ１Ａの構成が採用されている。これに対し、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの結合係数を、ハイサイド部ＨＳＵに設けられるトランスフォーマＴＲ１Ａの結合係数よりも小さくする。そのため、トランスフォーマＴＲ２Ａでは、図８（ｂ）に示す上層インダクタＴＬ２Ａの構成が採用されている。
【0186】
（１）トランスフォーマＴＲ２Ａの結合係数をトランスフォーマＴＲ１Ａの結合係数よりも小さくするため、例えば、図８（ｂ）に示す渦巻配線２ｂの巻き数は、図８（ａ）に示す渦巻配線１ｂの巻き数よりも少ない。また、図８（ｂ）に示す渦巻配線２ｄの巻き数は、図８（ａ）に示す渦巻配線１ｄの巻き数よりも少ない。これにより、トランスフォーマＴＲ２Ａの結合係数は、トランスフォーマＴＲ１Ａの結合係数よりも小さくなるが、巻き数が少なくなる分だけトランスフォーマＴＲ２Ａの製造コストを削減できる。
【0187】
（２）トランスフォーマＴＲ２Ａの結合係数をトランスフォーマＴＲ１Ａの結合係数よりも小さくするため、例えば、図８（ｂ）に示す渦巻配線２ｂの長さ（延在方向の長さ）は、図８（ａ）に示す渦巻配線１ｂの長さ（延在方向の長さ）よりも短い。また、図８（ｂ）に示す渦巻配線２ｄの長さ（延在方向の長さ）は、図８（ａ）に示す渦巻配線１ｄの長さ（延在方向の長さ）よりも短い。これにより、トランスフォーマＴＲ２Ａの結合係数は、トランスフォーマＴＲ１Ａの結合係数よりも小さくなるが、長さが短くなる分だけトランスフォーマＴＲ２Ａの製造コストを削減できる。
【0188】
（３）トランスフォーマＴＲ２Ａの結合係数をトランスフォーマＴＲ１Ａの結合係数よりも小さくするため、例えば、図８（ｂ）に示す渦巻配線２ｂの延在方向と直交する断面での断面積は、図８（ａ）に示す渦巻配線１ｂの延在方向と直交する断面での断面積よりも小さい。また、図８（ｂ）に示す渦巻配線２ｄの延在方向と直交する断面での断面積は、図８（ａ）に示す渦巻配線１ｄの延在方向と直交する断面での断面積よりも小さい。これにより、トランスフォーマＴＲ２Ａの結合係数は、トランスフォーマＴＲ１Ａの結合係数よりも小さくなるが、チップサイズが小さくなる分だけトランスフォーマＴＲ２Ａの製造コストを削減できる。
【0189】
なお、ここでは、上層インダクタＴＬ１Ａと上層インダクタＴＬ２Ａを取り上げて、上層インダクタＴＬ１Ａの構成と、上層インダクタＴＬ２Ａの構成の相違点について説明した。同様の構成の相違点は、下層インダクタＢＬ１Ａの構成と下層インダクタＢＬ２Ａの構成にも適用することができる。特に、図８（ａ）の構成と図８（ｂ）の構成の相違点を上層インダクタと下層インダクタの両方に適用することにより、さらなる製造コストの削減を図ることができる。
【0190】
＜変形例１＞
本変形例１では、容量結合した一対の電極を利用したコンデンサからアイソレータを構成する例について説明する。
本変形例１では、容量結合した一対の電極を利用したコンデンサからアイソレータを構成する例について説明する。
【0191】
本変形例１における電子装置は、基本的に図６に示す第１半導体装置ＳＡ１と図７に示す第２半導体装置ＳＡ２とを有している。具体的に、電子装置は、半導体チップＣＨＰ１Ａと半導体チップＣＨＰ２Ａを備える第１半導体装置ＳＡ１と、半導体チップＣＨＰ１Ｂと半導体チップＣＨＰ２Ｂを備える第２半導体装置ＳＡ２とを含むように構成される。
【0192】
ここで、半導体チップＣＨＰ１Ａは、第１電位と第２電位との間の非接触通信を行う第１コンデンサを有する。つまり、半導体チップＣＨＰ１Ａは、図６に示す下層インダクタＢＬ１Ａに代わる第１下部電極と、図６に示す上層インダクタＴＬ１Ａに代わる第１上部電極から構成される第１コンデンサを有する。一方、半導体チップＣＨＰ１Ｂは、第３電位と第４電位との間の非接触通信を行う第２コンデンサを有する。つまり、半導体チップＣＨＰ１Ｂは、図７に示す下層インダクタＢＬ２Ａに代わる第２下部電極と、図７に示す上層インダクタＴＬ２Ａに代わる第２上部電極から構成される第２コンデンサを有する。
【0193】
このとき、第１電位と第２電位との間の差は、第３電位と第４電位との間の差よりも大きい。したがって、第１コンデンサの絶縁耐圧は、第２コンデンサの絶縁耐圧よりも大きくする必要がある。言い換えれば、第２コンデンサの絶縁耐圧は、第１コンデンサの絶縁耐圧よりも低く設定することができる。
【0194】
第１コンデンサは、第１下層電極と、第１上層電極と、第１下層電極と第１上層電極との間に介在する第１容量絶縁層を有する。このとき、第１容量絶縁層は、１層の絶縁層から構成されてもよいし、多層の絶縁層から構成されていてもよい。また、第１下層電極と第１上層電極とは、容量結合可能に構成されている。
【0195】
一方、第２コンデンサは、第２下層電極と、第２上層電極と、第２下層電極と第２上層電極との間に介在する第２容量絶縁層を有する。このとき、第２容量絶縁層も、１層の絶縁層から構成されてもよいし、多層の絶縁層から構成されていてもよい。また、第２下層電極と第２上層電極とは、容量結合可能に構成されている。
【0196】
ここで、第２下層電極と第２上層電極との間の第２電極間隔は、第１下層電極と第１上層電極との間の第１電極間隔よりも小さくなっている。
【0197】
別の観点から説明すると、図６において、半導体チップＣＨＰ１Ａは、多層配線層ＭＷＬ１Ａ（第１多層配線層）を有する。そして、下層インダクタＢＬ１Ａに代わる第１下部電極は、多層配線層ＭＷＬ１Ａ内に形成されている。一方、上層インダクタＴＬ１Ａに代わる第１上部電極は、多層配線層ＭＷＬ１Ａ上に形成されている。
【0198】
これに対し、図７において、半導体チップＣＨＰ１Ｂは、多層配線層ＭＷＬ１Ｂ（第２多層配線層）を有する。そして、下層インダクタＢＬ２Ａに代わる第２下部電極は、多層配線層ＭＷＬ１Ｂ内に形成されている。一方、上層インダクタＴＬ２Ａに代わる第２上部電極は、多層配線層ＭＷＬ１Ｂ上に形成されている。このとき、多層配線層ＭＷＬ１Ｂの厚さは、多層配線層ＭＷＬ１Ａの厚さよりも小さい。
【0199】
電子装置ＥＡは、例えば、図３に示すように、ハイサイド部ＨＳＵを構成する第１半導体装置ＳＡ１と、ローサイド部ＬＳＵを構成する第２半導体装置ＳＡ２を有する。
【0200】
このとき、ハイサイド部ＨＳＵは、第１電位を第１下層電極に印加可能な第１回路部と、第１下層電極および第１上層電極を含む第１コンデンサと、第２電位を第１上層電極に印加可能な第２回路部を有する。一方、ローサイド部ＬＳＵは、第３電位を第２下層電極に印加可能な第３回路部と、第２下層電極および第２上層電極を含む第２コンデンサと、第４電位を第２上層電極に印加可能な第４回路部を有する。
【0201】
ここで、例えば、第１半導体装置ＳＡ１は、半導体チップＣＨＰ１Ａ（第１半導体チップ）と、半導体チップＣＨＰ２Ａ（ハイサイドチップ）を有する２チップ構成をしている。第１回路部と第１コンデンサは、半導体チップＣＨＰ１Ａ（第１半導体チップ）に形成されている。一方、第２回路部は、半導体チップＣＨＰ２Ａ（ハイサイドチップ）に形成されている。例えば、第１回路部は、図４に示す送信回路ＴＸ１Ａから構成されている。一方、第２回路部は、図４に示す受信回路ＲＸ１Ａから構成されている。
【0202】
次に、第２半導体装置ＳＡ２は、半導体チップＣＨＰ１Ｂ（第２半導体チップ）と、半導体チップＣＨＰ２Ｂ（ローサイドチップ）を有する２チップ構成をしている。第３回路部と第２コンデンサは、半導体チップＣＨＰ１Ｂ（第２半導体チップ）に形成されている。一方、第４回路部は、半導体チップＣＨＰ２Ｂ（ローサイドチップ）に形成されている。例えば、第３回路部は、図５に示す送信回路ＴＸ１Ｂから構成されている。一方、第４回路部は、図５に示す受信回路ＲＸ１Ｂから構成されている。
【0203】
以上のようにして、本変形例１における電子装置ＥＡが構成されている。
【0204】
本変形例１における特徴点は、例えば、ハイサイド部ＨＳＵに含まれる第１コンデンサの構造と、ローサイド部ＬＳＵに含まれる第２コンデンサの構造とを相違させる点にある。具体的に、第１コンデンサの構成要素である第１下層電極と第１上層電極との間の第１電極間隔を「Ｃ」とし、第２コンデンサの構成要素である第２下層電極と第２上層電極との間の第２電極間隔を「Ｄ」とする。この場合において、本変形例１における特徴点は、「Ｄ」が「Ｃ」よりも小さい点にある。これにより、本変形例１によれば、電子装置の製造コストを削減できる。別の表現をすると、例えば、本変形例１の基本構成を示す図６および図７において、多層配線層ＭＷＬ１Ｂの厚さは、多層配線層ＭＷＬ１Ａの厚さよりも小さくなる。これにより、本変形例１によっても、多層配線層ＭＷＬ１Ｂの厚さを薄くすることによる製造コスト削減を図ることができる。
【0205】
さらに、別の観点から説明すると、例えば、本変形例１によれば、多層配線層ＭＷＬ１Ｂの層数を削減できる。このため、本変形例１によっても、多層配線層ＭＷＬ１Ｂの層数を削減することによる製造コスト削減を図ることができる。
【0206】
上述した特徴点を採用すると、ローサイド部ＬＳＵに設けられる第２コンデンサの結合容量を、ハイサイド部ＨＳＵに設けられる第１コンデンサの結合容量よりも小さくすることができる。そのため、結合容量を小さくする構成を採用することによって、さらなる製造コストの削減を図ることができる。具体的には、第２コンデンサの結合容量を第１コンデンサの結合容量よりも小さくするため、例えば、第２下層電極の電極面積は、第１下層電極の電極面積よりも小さい。これにより、第２コンデンサの結合容量を第１コンデンサの結合容量よりも小さくすることが可能である。電極面積が少なくなることに起因して第２コンデンサの製造コストを削減することができる。ここで、「電極面積」とは、例えば、一対の第１下層電極と第１上層電極において、互いに対向する面の面積をいう。
【0207】
なお、ここでは、第１下層電極と第２下層電極を取り上げて、第１下層電極の構成と、第２下層電極の構成の相違点について説明した。同様の構成の相違点は、第１上層電極の構成と第２上層電極の構成にも適用することができる。特に、上述した構成の相違点を下層電極と上層電極の両方に適用することにより、製造コストを削減できる。
【0208】
＜具現化態様２＞
＜＜３チップ構成＞＞
上述した具現化態様１における第１半導体装置ＳＡ１および第２半導体装置ＳＡ２では、２チップ構成が採用されている。ただし、例えば、２チップ構成の第１半導体装置ＳＡ１では、トランスフォーマＴＲ１Ａと送信回路ＴＸ１Ａと受信回路ＲＸ２Ａとを１つの半導体チップに形成するため、半導体チップＣＨＰ１Ａの製造プロセスが複雑化する。または、２チップ構成の第１半導体装置ＳＡ１では、トランスフォーマＴＲ１Ｂとハイサイド用ゲートドライバＧＤ１と受信回路ＲＸ１Ａと送信回路ＴＸ２Ａと温度検出部２０Ａと電流検出部３０Ａを１つの半導体チップに形成するため、半導体チップＣＨＰ２Ａの製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ２Ａの製造コストが上昇することがある。
＜＜３チップ構成＞＞
上述した具現化態様１における第１半導体装置ＳＡ１および第２半導体装置ＳＡ２では、２チップ構成が採用されている。ただし、例えば、２チップ構成の第１半導体装置ＳＡ１では、トランスフォーマＴＲ１Ａと送信回路ＴＸ１Ａと受信回路ＲＸ２Ａとを１つの半導体チップに形成するため、半導体チップＣＨＰ１Ａの製造プロセスが複雑化する。または、２チップ構成の第１半導体装置ＳＡ１では、トランスフォーマＴＲ１Ｂとハイサイド用ゲートドライバＧＤ１と受信回路ＲＸ１Ａと送信回路ＴＸ２Ａと温度検出部２０Ａと電流検出部３０Ａを１つの半導体チップに形成するため、半導体チップＣＨＰ２Ａの製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ２Ａの製造コストが上昇することがある。
【0209】
同様に、例えば、２チップ構成の第２半導体装置ＳＡ２では、例えば、トランスフォーマＴＲ２Ａと送信回路ＴＸ１Ｂと受信回路ＲＸ２Ｂとを１つの半導体チップに形成するため、半導体チップＣＨＰ１Ｂの製造プロセスが複雑化する。または、２チップ構成の第２半導体装置ＳＡ２では、トランスフォーマＴＲ２Ｂとローサイド用ゲートドライバＧＤ２と受信回路ＲＸ１Ｂと送信回路ＴＸ２Ｂと温度検出部２０Ｂと電流検出部３０Ｂを１つの半導体チップに形成するため、半導体チップＣＨＰ２Ｂの製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１Ｂおよび半導体チップＣＨＰ２Ｂの製造コストが上昇することがある。
【0210】
そこで、上述した第１半導体装置ＳＡ１および第２半導体装置ＳＡ２のそれぞれを２チップ構成から構成するのではなく、３チップ構成から構成することが検討されている。以下では、新規な３チップ構成について説明する。
【0211】
図９は、３チップ構成の第１半導体装置ＳＡ１を示す図である。
【0212】
図９において、半導体チップＣＨＰ１Ａには、送信回路ＴＸ１Ａと受信回路ＲＸ２Ａとが形成されている。また、半導体チップＣＨＰ２Ａには、ハイサイド用ゲートドライバＧＤ１と受信回路ＲＸ１Ａと送信回路ＴＸ２Ａと温度検出部２０Ａと電流検出部３０Ａが形成されている。一方、半導体チップＣＨＰ３Ａには、トランスフォーマＴＲ１ＡとトランスフォーマＴＲ１Ｂとが形成されている。
【0213】
また、図１０は、３チップ構成の第２半導体装置ＳＡ２を示す図である。
【0214】
図１０において、半導体チップＣＨＰ１Ｂには、送信回路ＴＸ１Ｂと受信回路ＲＸ２Ｂとが形成されている。また、半導体チップＣＨＰ２Ｂには、ローサイド用ゲートドライバＧＤ２と受信回路ＲＸ１Ｂと送信回路ＴＸ２Ｂと温度検出部２０Ｂと電流検出部３０Ｂが形成されている。一方、半導体チップＣＨＰ３Ｂには、トランスフォーマＴＲ２ＡとトランスフォーマＴＲ２Ｂとが形成されている。
【0215】
これにより、３チップ構成の第１半導体装置ＳＡ１は、トランスフォーマＴＲ１ＡとトランスフォーマＴＲ１Ｂだけが形成された半導体チップＣＨＰ３Ａを有している。３チップ構成の第２半導体装置ＳＡ２は、トランスフォーマＴＲ２ＡとトランスフォーマＴＲ２Ｂだけが形成された半導体チップＣＨＰ３Ｂを有している。
【0216】
すなわち、３チップ構成の第１半導体装置ＳＡ１では、半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ２Ａの構成に関わらず、半導体チップＣＨＰ３Ａを使用することができる。同様に、３チップ構成の第２半導体装置ＳＡ２では、半導体チップＣＨＰ１Ｂおよび半導体チップＣＨＰ２Ｂの構成に関わらず、半導体チップＣＨＰ３Ｂを使用することができる。このことから、３チップ構成の第１半導体装置ＳＡ１によれば、使用可能な半導体チップＣＨＰ１Ａおよび半導体チップＣＨＰ２Ａのバリエーションを増加させることができる。言い換えれば、トランスフォーマＴＲ１ＡおよびトランスフォーマＴＲ１Ｂが形成された半導体チップＣＨＰ３Ａの汎用性を高めることができる。さらに、トランスフォーマＴＲ１ＡおよびトランスフォーマＴＲ１Ｂが形成された半導体チップＣＨＰ３Ａは、トランジスタを含んでいない。このため、配線工程だけで半導体チップＣＨＰ３Ａを形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成の第１半導体装置ＳＡ１によれば、製造コストの削減が可能である。
【0217】
同様に、３チップ構成の第２半導体装置ＳＡ２によれば、使用可能な半導体チップＣＨＰ１Ｂおよび半導体チップＣＨＰ２Ｂのバリエーションを増加させることができる。言い換えれば、トランスフォーマＴＲ２ＡおよびトランスフォーマＴＲ２Ｂが形成された半導体チップＣＨＰ３Ｂの汎用性を高めることができる。さらに、トランスフォーマＴＲ２ＡおよびトランスフォーマＴＲ２Ｂが形成された半導体チップＣＨＰ３Ｂは、トランジスタを含んでいない。このため、配線工程だけで半導体チップＣＨＰ３Ｂを形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成の第２半導体装置ＳＡ２によれば、製造コストの削減が可能である。
【0218】
なお、以下では、トランスフォーマＴＲ１ＡおよびトランスフォーマＴＲ１Ｂが形成された半導体チップＣＨＰ３Ａを「第１トランスチップ」と呼ぶことがある。トランスフォーマＴＲ２ＡおよびトランスフォーマＴＲ２Ｂが形成された半導体チップＣＨＰ３Ｂを「第２トランスチップ」と呼ぶことがある。
【0219】
＜＜第１半導体装置の構成＞＞
図１１は、具現化態様２における第１半導体装置ＳＡ１の構成を示す断面図である。
図１１は、具現化態様２における第１半導体装置ＳＡ１の構成を示す断面図である。
【0220】
図１１において、第１半導体装置ＳＡ１は、半導体チップＣＨＰ１Ａと半導体チップＣＨＰ２Ａと半導体チップＣＨＰ３Ａを有している。すなわち、図１１に示す具現化態様２における第１半導体装置ＳＡ１は、３チップ構成をしている。
【0221】
半導体チップＣＨＰ１Ａは、例えば、チップ搭載部であるダイパッドＤＰ１Ａ上に導電性接着材ＰＳＴ１Ａを介して搭載されている。一方、半導体チップＣＨＰ２Ａは、例えば、チップ搭載部であるダイパッドＤＰ２Ａ上に導電性接着材ＰＳＴ２Ａを介して搭載されている。また、半導体チップＣＨＰ３Ａは、例えば、チップ搭載部であるダイパッドＤＰ３Ａ上に導電性接着材ＰＳＴ３Ａを介して搭載されている。
【0222】
ここで、ダイパッドＤＰ１Ａ、ダイパッドＤＰ２ＡおよびダイパッドＤＰ３Ａは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１Ａ、導電性接着材ＰＳＴ２Ａおよび導電性接着材ＰＳＴ３Ａは、例えば、銀ペーストや半田から構成されている。
【0223】
半導体チップＣＨＰ１Ａには、図９に示す送信回路ＴＸ１Ａや受信回路ＲＸ２Ａが形成されている。この半導体チップＣＨＰ１Ａは、図１１に示すように、半導体基板ＳＵＢ１Ａと、半導体基板ＳＵＢ１Ａ上に形成された多層配線層ＭＷＬ１Ａを有している。
【0224】
半導体基板ＳＵＢ１Ａには、複数のトランジスタＱＡが形成されている。複数のトランジスタＱＡが形成された半導体基板ＳＵＢ１Ａの上方に多層配線層ＭＷＬ１Ａが形成されている。多層配線層ＭＷＬ１Ａでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１Ａのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＡと電気的に接続されている。互いに電気的に接続されたトランジスタＱＡと配線によって、送信回路ＴＸ１Ａや受信回路ＲＸ２Ａが構成されている。
【0225】
続いて、図１１に示すように、半導体チップＣＨＰ１Ａにおいては、多層配線層ＭＷＬ１Ａの最上層と接するように配線および絶縁膜ＩＦ１Ａが形成されている。そして、多層配線層ＭＷＬ１Ａの最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ１Ａ上には、無機絶縁膜４０ａが形成されている。この無機絶縁膜４０ａ上に有機絶縁膜５０ａが形成されている。ここで、無機絶縁膜４０ａは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ａは、ポリイミド樹脂膜から構成されている。
【0226】
次に、半導体チップＣＨＰ２Ａには、図９に示す送信回路ＴＸ２Ａと受信回路ＲＸ１Ａとハイサイド用ゲートドライバＧＤ１と温度検出部２０Ａと電流検出部３０Ａが形成されている。この半導体チップＣＨＰ２Ａは、図１１に示すように、半導体基板ＳＵＢ２Ａと、半導体基板ＳＵＢ２Ａ上に形成された多層配線層ＭＷＬ２Ａを有している。
【0227】
半導体基板ＳＵＢ２Ａには、複数のトランジスタＱＢが形成されている。複数のトランジスタＱＢが形成された半導体基板ＳＵＢ２Ａの上方に多層配線層ＭＷＬ２Ａが形成されている。多層配線層ＭＷＬ２Ａでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２Ａのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＢと電気的に接続されている。互いに電気的に接続されたトランジスタＱＢと配線によって、送信回路ＴＸ２Ａと受信回路ＲＸ１Ａとハイサイド用ゲートドライバＧＤ１と温度検出部２０Ａと電流検出部３０Ａが構成されている。
【0228】
続いて、図１１に示すように、半導体チップＣＨＰ２Ａにおいては、多層配線層ＭＷＬ２Ａの最上層と接するように配線および絶縁膜ＩＦ２Ａが形成されている。そして、多層配線層ＭＷＬ２Ａの最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２Ａ上には、無機絶縁膜４０ｂが形成されている。この無機絶縁膜４０ｂ上に有機絶縁膜５０ｂが形成されている。ここで、無機絶縁膜４０ｂは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｂは、ポリイミド樹脂膜から構成されている。
【0229】
次に、半導体チップＣＨＰ３Ａ（「第１トランスチップ」）には、図９に示すトランスフォーマＴＲ１ＡやトランスフォーマＴＲ１Ｂが形成されている。この半導体チップＣＨＰ３Ａは、図１１に示すように、半導体基板ＳＵＢ３Ａと、半導体基板ＳＵＢ３Ａ上に形成された多層配線層ＭＷＬ３Ａを有している。多層配線層ＭＷＬ３Ａの最下層は、半導体基板ＳＵＢ３Ａと接している。多層配線層ＭＷＬ３Ａには、配線だけでなく、トランスフォーマＴＲ１Ａの構成要素である下層インダクタＢＬ１Ａが形成されている。下層インダクタＢＬ１Ａは、例えば、渦巻き状の配線からなる。
【0230】
そして、図１１に示すように、半導体チップＣＨＰ３Ａにおいては、多層配線層ＭＷＬ３Ａの最上層と接するように配線および絶縁膜ＩＦ３Ａが形成されている。さらに、多層配線層ＭＷＬ３Ａの最上層と接するように、多層配線層ＭＷＬ３Ａの上面上にトランスフォーマＴＲ１Ａの構成要素である上層インダクタＴＬ１Ａが設けられている。つまり、多層配線層ＭＷＬ３Ａは、上層インダクタＴＬ１Ａと半導体基板ＳＵＢ３Ａの間に設けられている。
【0231】
さらに、多層配線層ＭＷＬ３Ａの最上層と接するように形成されているパッドを含む配線上、上層インダクタＴＬ１Ａ上および絶縁膜ＩＦ３Ａ上には、無機絶縁膜４０ｅが形成されている。この無機絶縁膜４０ｅ上に有機絶縁膜５０ｅが形成されている。ここで、無機絶縁膜４０ｅは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｅは、ポリイミド樹脂膜から構成されている。
【0232】
図１１に示すように、半導体チップＣＨＰ３Ａには、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬ１Ａと下層インダクタＢＬ１Ａとが設けられている。このとき、上層インダクタＴＬ１Ａは、半導体チップＣＨＰ２Ａに設けられている多層配線層ＭＷＬ２Ａに存在する配線と電気的に接続されている。上層インダクタＴＬ１Ａには、約８００Ｖ程度の基準電位である第２電位が印加される。具体的に、具現化態様２における第１半導体装置ＳＡ１は、上層インダクタＴＬ１Ａに第２電位を印加する回路（第２回路部）を有する半導体チップＣＨＰ２Ａを含んでいる。半導体チップＣＨＰ３Ａに設けられた上層インダクタＴＬ１Ａは、導電性部材の一例であるボンディングワイヤＷ２Ａを介して、半導体チップＣＨＰ２Ａに設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬ１Ａには、半導体チップＣＨＰ２Ａに設けられた回路から出力された第２電位が印加される。
【0233】
また、下層インダクタＢＬ１Ａは、半導体チップＣＨＰ１Ａに設けられている多層配線層ＭＷＬ１Ａに存在する配線と電気的に接続されている。下層インダクタＢＬ１Ａには、約０Ｖ程度の基準電位である第１電位が印加される。具体的に、具現化態様２における第１半導体装置ＳＡ１は、下層インダクタＢＬ１Ａに第１電位を印加する回路（第１回路部）を有する半導体チップＣＨＰ１Ａを含んでいる。半導体チップＣＨＰ３Ａに設けられた下層インダクタＢＬ１Ａは、導電性部材の一例であるボンディングワイヤＷ１Ａを介して、半導体チップＣＨＰ１Ａに設けられた回路と電気的に接続されている。これにより、下層インダクタＢＬ１Ａには、半導体チップＣＨＰ１Ａに設けられた回路から出力された第１電位が印加される。
【0234】
このように、第１半導体装置ＳＡ１は、半導体チップＣＨＰ１Ａ（第１ハイサイドチップ）と、半導体チップＣＨＰ２Ａ（第２ハイサイドチップ）と、半導体チップＣＨＰ３Ａ（第１半導体チップ）を有する。このとき、第１回路部は、半導体チップＣＨＰ１Ａ（第１ハイサイドチップ）に形成されている。第２回路部は、半導体チップＣＨＰ２Ａ（第２ハイサイドチップ）に形成されている。トランスフォーマＴＲ１Ａは、半導体チップＣＨＰ３Ａ（第１半導体チップ）に形成されている。
【0235】
なお、上層インダクタＴＬ１Ａは、半導体チップＣＨＰ３Ａの厚さ方向において、第２電位とは異なる第１電位が印加される下層インダクタＢＬ１Ａと磁気結合可能に設けられている。具体的に、上層インダクタＴＬ１Ａが多層配線層ＭＷＬ３Ａの最上層と接するように設けられている一方、下層インダクタＢＬ１Ａが多層配線層ＭＷＬ３Ａに設けられている。これにより、上層インダクタＴＬ１Ａと下層インダクタＢＬ１Ａは、互いに磁気結合可能に構成される。
【0236】
以上のように構成されている半導体チップＣＨＰ１Ａ、半導体チップＣＨＰ２Ａおよび半導体チップＣＨＰ３Ａは、図１１に示すように、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲ１で封止される。言い換えれば、半導体チップＣＨＰ１Ａ、半導体チップＣＨＰ２Ａおよび半導体チップＣＨＰ３Ａは、モールド樹脂ＭＲ１で覆われる。このようにして、３チップ構成の第１半導体装置ＳＡ１が構成されている。
【0237】
＜＜第２半導体装置の構成＞＞
図１２は、具現化態様２における第２半導体装置ＳＡ２の構成を示す断面図である。
図１２は、具現化態様２における第２半導体装置ＳＡ２の構成を示す断面図である。
【0238】
図１２において、第２半導体装置ＳＡ２は、半導体チップＣＨＰ１Ｂと半導体チップＣＨＰ２Ｂと半導体チップＣＨＰ３Ｂを有している。すなわち、図１２に示す具現化態様２における第２半導体装置ＳＡ２は、３チップ構成をしている。
【0239】
半導体チップＣＨＰ１Ｂは、例えば、チップ搭載部であるダイパッドＤＰ１Ｂ上に導電性接着材ＰＳＴ１Ｂを介して搭載されている。一方、半導体チップＣＨＰ２Ｂは、例えば、チップ搭載部であるダイパッドＤＰ２Ｂ上に導電性接着材ＰＳＴ２Ｂを介して搭載されている。また、半導体チップＣＨＰ３Ｂは、例えば、チップ搭載部であるダイパッドＤＰ３Ｂ上に導電性接着材ＰＳＴ３Ｂを介して搭載されている。
【0240】
ここで、ダイパッドＤＰ１Ｂ、ダイパッドＤＰ２ＢおよびダイパッドＤＰ３Ｂは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１Ｂ、導電性接着材ＰＳＴ２Ｂおよび導電性接着材ＰＳＴ３Ｂは、例えば、銀ペーストや半田から構成されている。
【0241】
半導体チップＣＨＰ１Ｂには、図１０に示す送信回路ＴＸ１Ｂや受信回路ＲＸ２Ｂが形成されている。この半導体チップＣＨＰ１Ｂは、図１２に示すように、半導体基板ＳＵＢ１Ｂと、半導体基板ＳＵＢ１Ｂ上に形成された多層配線層ＭＷＬ１Ｂを有している。
【0242】
半導体基板ＳＵＢ１Ｂには、複数のトランジスタＱＣが形成されている。複数のトランジスタＱＣが形成された半導体基板ＳＵＢ１Ｂの上方に多層配線層ＭＷＬ１Ｂが形成されている。多層配線層ＭＷＬ１Ｂでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１Ｂのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＣと電気的に接続されている。互いに電気的に接続されたトランジスタＱＣと配線によって、送信回路ＴＸ１Ｂや受信回路ＲＸ２Ｂが構成されている。
【0243】
続いて、図１２に示すように、半導体チップＣＨＰ１Ｂにおいては、多層配線層ＭＷＬ１Ｂの最上層と接するように配線および絶縁膜ＩＦ１Ｂが形成されている。そして、多層配線層ＭＷＬ１Ｂの最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ１Ｂ上には、無機絶縁膜４０ｃが形成されている。この無機絶縁膜４０ｃ上に有機絶縁膜５０ｃが形成されている。ここで、無機絶縁膜４０ｃは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｃは、ポリイミド樹脂膜から構成されている。
【0244】
次に、半導体チップＣＨＰ２Ｂには、図１０に示す送信回路ＴＸ２Ｂと受信回路ＲＸ１Ｂとローサイド用ゲートドライバＧＤ２と温度検出部２０Ｂと電流検出部３０Ｂが形成されている。この半導体チップＣＨＰ２Ｂは、図１２に示すように、半導体基板ＳＵＢ２Ｂと、半導体基板ＳＵＢ２Ｂ上に形成された多層配線層ＭＷＬ２Ｂを有している。
【0245】
半導体基板ＳＵＢ２Ｂには、複数のトランジスタＱＤが形成されている。複数のトランジスタＱＤが形成された半導体基板ＳＵＢ２Ｂの上方に多層配線層ＭＷＬ２Ｂが形成されている。多層配線層ＭＷＬ２Ｂでは、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２Ｂのそれぞれの層には、配線が形成されている。この配線は、トランジスタＱＤと電気的に接続されている。互いに電気的に接続されたトランジスタＱＤと配線によって、送信回路ＴＸ２Ｂと受信回路ＲＸ１Ｂとローサイド用ゲートドライバＧＤ２と温度検出部２０Ｂと電流検出部３０Ｂが構成されている。
【0246】
続いて、図１２に示すように、半導体チップＣＨＰ２Ｂにおいては、多層配線層ＭＷＬ２Ｂの最上層と接するように配線および絶縁膜ＩＦ２Ｂが形成されている。そして、多層配線層ＭＷＬ２Ｂの最上層と接するように形成されているパッドを含む配線上および絶縁膜ＩＦ２Ｂ上には、無機絶縁膜４０ｄが形成されている。この無機絶縁膜４０ｄ上に有機絶縁膜５０ｄが形成されている。ここで、無機絶縁膜４０ｄは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｄは、ポリイミド樹脂膜から構成されている。
【0247】
次に、半導体チップＣＨＰ３Ｂ（「第２トランスチップ」）には、図１０に示すトランスフォーマＴＲ２ＡやトランスフォーマＴＲ２Ｂが形成されている。この半導体チップＣＨＰ３Ｂは、図１２に示すように、半導体基板ＳＵＢ３Ｂと、半導体基板ＳＵＢ３Ｂ上に形成された多層配線層ＭＷＬ３Ｂを有している。多層配線層ＭＷＬ３Ｂの最下層は、半導体基板ＳＵＢ３Ｂと接している。多層配線層ＭＷＬ３Ｂには、配線だけでなく、トランスフォーマＴＲ２Ａの構成要素である下層インダクタＢＬ２Ａが形成されている。下層インダクタＢＬ２Ａは、例えば、渦巻き状の配線からなる。
【0248】
そして、図１２に示すように、半導体チップＣＨＰ３Ｂにおいては、多層配線層ＭＷＬ３Ｂの最上層と接するように配線および絶縁膜ＩＦ３Ｂが形成されている。さらに、多層配線層ＭＷＬ３Ｂの最上層と接するように、多層配線層ＭＷＬ３Ｂの上面上にトランスフォーマＴＲ２Ａの構成要素である上層インダクタＴＬ２Ａが設けられている。つまり、多層配線層ＭＷＬ３Ｂは、上層インダクタＴＬ２Ａと半導体基板ＳＵＢ３Ｂの間に設けられている。
【0249】
さらに、多層配線層ＭＷＬ３Ｂの最上層と接するように形成されているパッドを含む配線上、上層インダクタＴＬ２Ａ上および絶縁膜ＩＦ３Ｂ上には、無機絶縁膜４０ｆが形成されている。この無機絶縁膜４０ｆ上に有機絶縁膜５０ｆが形成されている。ここで、無機絶縁膜４０ｆは、窒化シリコン膜から構成されている。一方、有機絶縁膜５０ｆは、ポリイミド樹脂膜から構成されている。
【0250】
図１２に示すように、半導体チップＣＨＰ３Ｂには、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬ２Ａと下層インダクタＢＬ２Ａとが設けられている。このとき、上層インダクタＴＬ２Ａは、半導体チップＣＨＰ２Ｂに設けられている多層配線層ＭＷＬ２Ｂに存在する配線と電気的に接続されている。上層インダクタＴＬ２Ａには、数十Ｖ程度の基準電位である第４電位が印加される。具体的に、具現化態様２における第２半導体装置ＳＡ２は、上層インダクタＴＬ２Ａに第４電位を印加する回路（第４回路部）を有する半導体チップＣＨＰ２Ｂを含んでいる。半導体チップＣＨＰ３Ｂに設けられた上層インダクタＴＬ２Ａは、導電性部材の一例であるボンディングワイヤＷ２Ｂを介して、半導体チップＣＨＰ２Ｂに設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬ２Ａには、半導体チップＣＨＰ２Ｂに設けられた回路から出力された第４電位が印加される。
【0251】
また、下層インダクタＢＬ２Ａは、半導体チップＣＨＰ１Ｂに設けられている多層配線層ＭＷＬ１Ｂに存在する配線と電気的に接続されている。下層インダクタＢＬ２Ａには、約０Ｖ程度の基準電位である第３電位が印加される。具体的に、具現化態様２における第２半導体装置ＳＡ２は、下層インダクタＢＬ２Ａに第３電位を印加する回路（第３回路部）を有する半導体チップＣＨＰ１Ｂを含んでいる。半導体チップＣＨＰ３Ｂに設けられた下層インダクタＢＬ２Ａは、導電性部材の一例であるボンディングワイヤＷ１Ｂを介して、半導体チップＣＨＰ１Ｂに設けられた回路と電気的に接続されている。これにより、下層インダクタＢＬ２Ａには、半導体チップＣＨＰ１Ｂに設けられた回路から出力された第３電位が印加される。
【0252】
このように、第２半導体装置ＳＡ２は、半導体チップＣＨＰ１Ｂ（第１ローサイドチップ）と、半導体チップＣＨＰ２Ｂ（第２ローサイドチップ）と、半導体チップＣＨＰ３Ｂ（第２半導体チップ）を有する。このとき、第３回路部は、半導体チップＣＨＰ１Ｂ（第１ローサイドチップ）に形成されている。第４回路部は、半導体チップＣＨＰ２Ｂ（第２ローサイドチップ）に形成されている。トランスフォーマＴＲ２Ａは、半導体チップＣＨＰ３Ｂ（第２半導体チップ）に形成されている。
【0253】
なお、上層インダクタＴＬ２Ａは、半導体チップＣＨＰ３Ｂの厚さ方向において、第４電位とは異なる第３電位が印加される下層インダクタＢＬ２Ａと磁気結合可能に設けられている。具体的に、上層インダクタＴＬ２Ａが多層配線層ＭＷＬ３Ｂの最上層と接するように設けられている。一方、下層インダクタＢＬ２Ａが多層配線層ＭＷＬ３Ｂに設けられている。これにより、上層インダクタＴＬ２Ａと下層インダクタＢＬ２Ａは、互いに磁気結合可能に構成される。
【0254】
以上のように構成されている半導体チップＣＨＰ１Ｂ、半導体チップＣＨＰ２Ｂおよび半導体チップＣＨＰ３Ｂは、図１２に示すように、例えば、エポキシ樹脂から構成されるモールド樹脂ＭＲ２で封止される。言い換えれば、半導体チップＣＨＰ１Ｂ、半導体チップＣＨＰ２Ｂおよび半導体チップＣＨＰ３Ｂは、モールド樹脂ＭＲ２で覆われる。このようにして、３チップ構成の第２半導体装置ＳＡ２が構成されている。
【0255】
＜＜具現化態様２における特徴＞＞
次に、具現化態様２における特徴点について説明する。
次に、具現化態様２における特徴点について説明する。
【0256】
具現化態様２における特徴点は、例えば、図９および図１０に示すように、ハイサイド部ＨＳＵに含まれるトランスフォーマＴＲ１Ａの構造と、ローサイド部ＬＳＵに含まれるトランスフォーマＴＲ２Ａの構造とを相違させる点にある。具体的に、具現化態様２において、トランスフォーマＴＲ１Ａの構成要素である下層インダクタＢＬ１Ａと上層インダクタＴＬ１Ａとの間の第１間隔を「Ａ」とし、トランスフォーマＴＲ２Ａの構成要素である下層インダクタＢＬ２Ａと上層インダクタＴＬ２Ａとの間の第２間隔を「Ｂ」とする。この場合において、特徴点は、「Ｂ」が「Ａ」よりも小さい点にある（図１１および図１２も参照）。この特徴点によって、上述した基本思想が具現化されている。
【0257】
この特徴点を具現化する結果、例えば、図１１および図１２に示すように、多層配線層ＭＷＬ３Ｂの厚さは、多層配線層ＭＷＬ３Ａの厚さよりも小さくなる。これにより、多層配線層ＭＷＬ３Ｂの厚さを薄くすることによる製造コスト削減を図ることができる。
【0258】
別の観点から説明すると、この特徴点を具現化する結果、例えば、多層配線層ＭＷＬ３Ｂの層数を削減できる。このため、特徴点によれば、多層配線層ＭＷＬ３Ｂの層数を削減することによる製造コスト削減を図ることができる。
【0259】
つまり、特徴点によれば、ローサイド部ＬＳＵに設けられるトランスフォーマＴＲ２Ａの構造として、絶縁耐圧に関する要求の厳しいトランスフォーマＴＲ１Ａの仕様にあわせて設計された構造（第１間隔Ａ）が採用されるのではなく、トランスフォーマＴＲ２Ａに要求される絶縁耐圧を満足するために必要十分な性能を有する構造（第２間隔Ｂ）が採用される。このため、特徴点によれば、絶縁耐圧に関する要求の緩やかなトランスフォーマＴＲ２Ａに対して、必要以上の過剰性能が付加されることを抑制できるため、電子装置の製造コストを低減できる。
【0260】
＜変形例２＞
３チップ構成においても、誘導結合（磁気結合）した一対のインダクタを利用したトランスフォーマからアイソレータを構成する代わりに、容量結合した一対の電極を利用したコンデンサからアイソレータを構成することもできる。この場合、半導体チップＣＨＰ３Ａに第１コンデンサが形成される。一方、半導体チップＣＨＰ３Ｂに第２コンデンサが形成される。
３チップ構成においても、誘導結合（磁気結合）した一対のインダクタを利用したトランスフォーマからアイソレータを構成する代わりに、容量結合した一対の電極を利用したコンデンサからアイソレータを構成することもできる。この場合、半導体チップＣＨＰ３Ａに第１コンデンサが形成される。一方、半導体チップＣＨＰ３Ｂに第２コンデンサが形成される。
【0261】
具体的に、半導体チップＣＨＰ３Ａに第１コンデンサを構成する第１下層電極と第１上層電極が形成される。一方、半導体チップＣＨＰ３Ｂに第２コンデンサを構成する第２下層電極と第２上層電極が形成される。このとき、第１コンデンサの構成要素である第１下層電極と第１上層電極との間の第１電極間隔を「Ｃ」とし、第２コンデンサの構成要素である第２下層電極と第２上層電極との間の第２電極間隔を「Ｄ」とする。この場合において、「Ｄ」が「Ｃ」よりも小さい。これにより、本変形例２によれば、電子装置の製造コストを削減することができる。別の表現をすると、例えば、本変形例２の基本構成を示す図１１および図１２において、多層配線層ＭＷＬ３Ｂの厚さは、多層配線層ＭＷＬ３Ａの厚さよりも小さくなる。これにより、本変形例２によっても、多層配線層ＭＷＬ３Ｂの厚さを薄くすることによる製造コスト削減を図ることができる。
【0262】
さらに、別の観点から説明すると、例えば、本変形例２によれば、多層配線層ＭＷＬ３Ｂの層数を削減できる。このため、本変形例２によっても、多層配線層ＭＷＬ３Ｂの層数を削減することによる製造コスト削減を図ることができる。
【0263】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0264】
１ａ センタータップパッド
１ｂ 渦巻配線
１ｃ トランスパッド
１ｄ 渦巻配線
１ｅ トランスパッド
２ａ センタータップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
２ｄ 渦巻配線
２ｅ トランスパッド
１０Ａ ハイサイド用ＩＧＢＴ
１０Ｂ ローサイド用ＩＧＢＴ
２０Ａ 温度検出部
２０Ｂ 温度検出部
３０Ａ 電流検出部
３０Ｂ 電流検出部
４０ａ 無機絶縁膜
４０ｂ 無機絶縁膜
４０ｃ 無機絶縁膜
４０ｄ 無機絶縁膜
４０ｅ 無機絶縁膜
４０ｆ 無機絶縁膜
５０ａ 有機絶縁膜
５０ｂ 有機絶縁膜
５０ｃ 有機絶縁膜
５０ｄ 有機絶縁膜
５０ｅ 有機絶縁膜
５０ｆ 有機絶縁膜
６０ａ パッド開口部
６０ｂ パッド開口部
６０ｃ パッド開口部
６０ｄ パッド開口部
１００ ＭＣＵ
ＢＬ１Ａ 下層インダクタ
ＢＬ２Ａ 下層インダクタ
ＢＬ１Ｂ 下層インダクタ
ＢＬ２Ｂ 下層インダクタ
ＣＨＰ１Ａ 半導体チップ
ＣＨＰ１Ｂ 半導体チップ
ＣＨＰ２Ａ 半導体チップ
ＣＨＰ２Ｂ 半導体チップ
ＣＨＰ３Ａ 半導体チップ
ＣＨＰ３Ｂ 半導体チップ
ＤＰ１Ａ ダイパッド
ＤＰ１Ｂ ダイパッド
ＤＰ２Ａ ダイパッド
ＤＰ２Ｂ ダイパッド
ＤＰ３Ａ ダイパッド
ＤＰ３Ｂ ダイパッド
ＥＡ 電子装置
ＦＷＤ ダイオード
ＧＣＣ ゲート制御回路
ＧＤ ゲートドライバ
ＧＤ１ ハイサイド用ゲートドライバ
ＧＤ２ ローサイド用ゲートドライバ
ＨＳＵ ハイサイド部
ＩＦ１Ａ 絶縁膜
ＩＦ１Ｂ 絶縁膜
ＩＦ２Ａ 絶縁膜
ＩＦ２Ｂ 絶縁膜
ＩＦ３Ａ 絶縁膜
ＩＦ３Ｂ 絶縁膜
ＩＮＶ インバータ
ＬＧ１ 第１レグ
ＬＧ２ 第２レグ
ＬＧ３ 第３レグ
ＬＳＵ ローサイド部
ＭＲ１ モールド樹脂
ＭＲ２ モールド樹脂
ＭＴ ３相誘導モータ
ＭＷＬ１Ａ 多層配線層
ＭＷＬ１Ｂ 多層配線層
ＭＷＬ２Ａ 多層配線層
ＭＷＬ２Ｂ 多層配線層
ＭＷＬ３Ａ 多層配線層
ＭＷＬ３Ｂ 多層配線層
ＮＴ 負電位端子
ＰＳＴ１Ａ 導電性接着材
ＰＳＴ１Ｂ 導電性接着材
ＰＳＴ２Ａ 導電性接着材
ＰＳＴ２Ｂ 導電性接着材
ＰＳＴ３Ａ 導電性接着材
ＰＳＴ３Ｂ 導電性接着材
ＰＴ 正電位端子
ＱＡ トランジスタ
ＱＢ トランジスタ
ＱＣ トランジスタ
ＱＤ トランジスタ
Ｑ１ スイッチング素子
ＲＴ ロータ
ＲＸ１Ａ 受信回路
ＲＸ１Ｂ 受信回路
ＲＸ２Ａ 受信回路
ＲＸ２Ｂ 受信回路
ＳＡ１ 第１半導体装置
ＳＡ２ 第２半導体装置
ＳＵＢ１Ａ 半導体基板
ＳＵＢ１Ｂ 半導体基板
ＳＵＢ２Ａ 半導体基板
ＳＵＢ２Ｂ 半導体基板
ＳＵＢ３Ａ 半導体基板
ＳＵＢ３Ｂ 半導体基板
ＴＬ１Ａ 上層インダクタ
ＴＬ１Ｂ 上層インダクタ
ＴＬ２Ａ 上層インダクタ
ＴＬ２Ｂ 上層インダクタ
ＴＲ１Ａ トランスフォーマ
ＴＲ１Ｂ トランスフォーマ
ＴＲ２Ａ トランスフォーマ
ＴＲ２Ｂ トランスフォーマ
ＴＸ１Ａ 送信回路
ＴＸ１Ｂ 送信回路
ＴＸ２Ａ 送信回路
ＴＸ２Ｂ 送信回路
Ｗ１ ボンディングワイヤ
Ｗ１Ａ ボンディングワイヤ
Ｗ１Ｂ ボンディングワイヤ
Ｗ２ ボンディングワイヤ
Ｗ２Ａ ボンディングワイヤ
Ｗ２Ｂ ボンディングワイヤ
１ｂ 渦巻配線
１ｃ トランスパッド
１ｄ 渦巻配線
１ｅ トランスパッド
２ａ センタータップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
２ｄ 渦巻配線
２ｅ トランスパッド
１０Ａ ハイサイド用ＩＧＢＴ
１０Ｂ ローサイド用ＩＧＢＴ
２０Ａ 温度検出部
２０Ｂ 温度検出部
３０Ａ 電流検出部
３０Ｂ 電流検出部
４０ａ 無機絶縁膜
４０ｂ 無機絶縁膜
４０ｃ 無機絶縁膜
４０ｄ 無機絶縁膜
４０ｅ 無機絶縁膜
４０ｆ 無機絶縁膜
５０ａ 有機絶縁膜
５０ｂ 有機絶縁膜
５０ｃ 有機絶縁膜
５０ｄ 有機絶縁膜
５０ｅ 有機絶縁膜
５０ｆ 有機絶縁膜
６０ａ パッド開口部
６０ｂ パッド開口部
６０ｃ パッド開口部
６０ｄ パッド開口部
１００ ＭＣＵ
ＢＬ１Ａ 下層インダクタ
ＢＬ２Ａ 下層インダクタ
ＢＬ１Ｂ 下層インダクタ
ＢＬ２Ｂ 下層インダクタ
ＣＨＰ１Ａ 半導体チップ
ＣＨＰ１Ｂ 半導体チップ
ＣＨＰ２Ａ 半導体チップ
ＣＨＰ２Ｂ 半導体チップ
ＣＨＰ３Ａ 半導体チップ
ＣＨＰ３Ｂ 半導体チップ
ＤＰ１Ａ ダイパッド
ＤＰ１Ｂ ダイパッド
ＤＰ２Ａ ダイパッド
ＤＰ２Ｂ ダイパッド
ＤＰ３Ａ ダイパッド
ＤＰ３Ｂ ダイパッド
ＥＡ 電子装置
ＦＷＤ ダイオード
ＧＣＣ ゲート制御回路
ＧＤ ゲートドライバ
ＧＤ１ ハイサイド用ゲートドライバ
ＧＤ２ ローサイド用ゲートドライバ
ＨＳＵ ハイサイド部
ＩＦ１Ａ 絶縁膜
ＩＦ１Ｂ 絶縁膜
ＩＦ２Ａ 絶縁膜
ＩＦ２Ｂ 絶縁膜
ＩＦ３Ａ 絶縁膜
ＩＦ３Ｂ 絶縁膜
ＩＮＶ インバータ
ＬＧ１ 第１レグ
ＬＧ２ 第２レグ
ＬＧ３ 第３レグ
ＬＳＵ ローサイド部
ＭＲ１ モールド樹脂
ＭＲ２ モールド樹脂
ＭＴ ３相誘導モータ
ＭＷＬ１Ａ 多層配線層
ＭＷＬ１Ｂ 多層配線層
ＭＷＬ２Ａ 多層配線層
ＭＷＬ２Ｂ 多層配線層
ＭＷＬ３Ａ 多層配線層
ＭＷＬ３Ｂ 多層配線層
ＮＴ 負電位端子
ＰＳＴ１Ａ 導電性接着材
ＰＳＴ１Ｂ 導電性接着材
ＰＳＴ２Ａ 導電性接着材
ＰＳＴ２Ｂ 導電性接着材
ＰＳＴ３Ａ 導電性接着材
ＰＳＴ３Ｂ 導電性接着材
ＰＴ 正電位端子
ＱＡ トランジスタ
ＱＢ トランジスタ
ＱＣ トランジスタ
ＱＤ トランジスタ
Ｑ１ スイッチング素子
ＲＴ ロータ
ＲＸ１Ａ 受信回路
ＲＸ１Ｂ 受信回路
ＲＸ２Ａ 受信回路
ＲＸ２Ｂ 受信回路
ＳＡ１ 第１半導体装置
ＳＡ２ 第２半導体装置
ＳＵＢ１Ａ 半導体基板
ＳＵＢ１Ｂ 半導体基板
ＳＵＢ２Ａ 半導体基板
ＳＵＢ２Ｂ 半導体基板
ＳＵＢ３Ａ 半導体基板
ＳＵＢ３Ｂ 半導体基板
ＴＬ１Ａ 上層インダクタ
ＴＬ１Ｂ 上層インダクタ
ＴＬ２Ａ 上層インダクタ
ＴＬ２Ｂ 上層インダクタ
ＴＲ１Ａ トランスフォーマ
ＴＲ１Ｂ トランスフォーマ
ＴＲ２Ａ トランスフォーマ
ＴＲ２Ｂ トランスフォーマ
ＴＸ１Ａ 送信回路
ＴＸ１Ｂ 送信回路
ＴＸ２Ａ 送信回路
ＴＸ２Ｂ 送信回路
Ｗ１ ボンディングワイヤ
Ｗ１Ａ ボンディングワイヤ
Ｗ１Ｂ ボンディングワイヤ
Ｗ２ ボンディングワイヤ
Ｗ２Ａ ボンディングワイヤ
Ｗ２Ｂ ボンディングワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】