知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024073141
(43)【公開日】2024-05-29
(54)【発明の名称】炭化珪素半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240522BHJP
H01L 29/78 20060101ALI20240522BHJP
H01L 29/06 20060101ALI20240522BHJP
H01L 29/12 20060101ALI20240522BHJP
H01L 29/739 20060101ALI20240522BHJP
【ＦＩ】
H01L29/78 658H
H01L29/78 653A
H01L29/78 652J
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L29/78 658A
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022184184
(22)【出願日】2022-11-17
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】熊田 恵志郎
(57)【要約】
【課題】内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素基板１ｐの上面側にドリフト層２をエピタキシャル成長させる工程と、ドリフト層２の上面側にベース領域６を形成する工程と、ドリフト層２の上面側に主領域７を形成する工程と、ベース領域６及び主領域７に注入された不純物イオンを活性化するための活性化アニール工程と、ゲート絶縁膜及びゲート電極を形成する工程と、ベース領域及び主領域に電気的に接続される主電極を形成する工程と、活性化アニール工程よりも後で、且つ主電極を形成する工程よりも前に、ドリフト層２の上面側からライフタイムキラーを照射する工程を含み、ライフタイムキラーを照射する工程よりも後で、且つ主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行う。
【選択図】図１０
【解決手段】炭化珪素基板１ｐの上面側にドリフト層２をエピタキシャル成長させる工程と、ドリフト層２の上面側にベース領域６を形成する工程と、ドリフト層２の上面側に主領域７を形成する工程と、ベース領域６及び主領域７に注入された不純物イオンを活性化するための活性化アニール工程と、ゲート絶縁膜及びゲート電極を形成する工程と、ベース領域及び主領域に電気的に接続される主電極を形成する工程と、活性化アニール工程よりも後で、且つ主電極を形成する工程よりも前に、ドリフト層２の上面側からライフタイムキラーを照射する工程を含み、ライフタイムキラーを照射する工程よりも後で、且つ主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行う。
【選択図】図１０
【特許請求の範囲】
【請求項1】
第１導電型の炭化珪素基板と、
前記炭化珪素基板の上面側に設けられた第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた第２導電型のベース領域と、
前記ドリフト層の上面側に前記ベース領域に接して設けられた第１導電型の主領域と、
前記主領域及びベース領域に接して設けられた絶縁ゲート型電極構造と、
前記ドリフト層の下面を含むように設けられたライフタイムキラー領域と、
を備え、
前記ライフタイムキラー領域のライフタイムが０．０８μｓ以上、０．１４μｓ以下である炭化珪素半導体装置。
前記炭化珪素基板の上面側に設けられた第１導電型のドリフト層と、
前記ドリフト層の上面側に設けられた第２導電型のベース領域と、
前記ドリフト層の上面側に前記ベース領域に接して設けられた第１導電型の主領域と、
前記主領域及びベース領域に接して設けられた絶縁ゲート型電極構造と、
前記ドリフト層の下面を含むように設けられたライフタイムキラー領域と、
を備え、
前記ライフタイムキラー領域のライフタイムが０．０８μｓ以上、０．１４μｓ以下である炭化珪素半導体装置。
【請求項2】
前記絶縁ゲート型電極構造が、前記ベース領域及び前記主領域を貫通するトレンチに埋め込まれ、
前記トレンチ直下の前記ライフタイムキラー領域の深さが、前記トレンチの周囲の前記ライフタイムキラー領域の深さよりも深い
請求項１に記載の炭化珪素半導体装置。
前記トレンチ直下の前記ライフタイムキラー領域の深さが、前記トレンチの周囲の前記ライフタイムキラー領域の深さよりも深い
請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記炭化珪素基板と前記ドリフト層との間に設けられ、前記ドリフト層よりも高不純物濃度の第１導電型の転位変換層を更に備える
請求項１又は２に記載の炭化珪素半導体装置。
請求項１又は２に記載の炭化珪素半導体装置。
【請求項4】
前記転位変換層と前記ドリフト層との間に設けられ、前記転位変換層よりも高不純物濃度の第１導電型の再結合促進層を更に備える
請求項３に記載の炭化珪素半導体装置。
請求項３に記載の炭化珪素半導体装置。
【請求項5】
第１導電型の炭化珪素基板の上面側に第１導電型のドリフト層をエピタキシャル成長させる工程と、
第２導電型の不純物イオンを注入して前記ドリフト層の上面側にベース領域を形成する工程と、
第１導電型の不純物イオンを注入して前記ドリフト層の上面側に前記ベース領域に接するように主領域を形成する工程と、
前記ベース領域及び前記主領域にそれぞれ注入された前記不純物イオンを活性化するための活性化アニール工程と、
前記ベース領域及び前記主領域に接するようにゲート絶縁膜を形成する工程と、
前記ベース領域及び前記主領域に前記ゲート絶縁膜を介して接するようにゲート電極を形成する工程と、
前記ベース領域及び前記主領域の上面に前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ベース領域及び前記主領域に電気的に接続される主電極を形成する工程と、
前記活性化アニール工程よりも後で、且つ前記主電極を形成する工程よりも前に、前記ドリフト層の上面側からライフタイムキラーを照射する工程と、
を含み、
前記ライフタイムキラーを照射する工程よりも後で、且つ前記主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行う炭化珪素半導体装置の製造方法。
第２導電型の不純物イオンを注入して前記ドリフト層の上面側にベース領域を形成する工程と、
第１導電型の不純物イオンを注入して前記ドリフト層の上面側に前記ベース領域に接するように主領域を形成する工程と、
前記ベース領域及び前記主領域にそれぞれ注入された前記不純物イオンを活性化するための活性化アニール工程と、
前記ベース領域及び前記主領域に接するようにゲート絶縁膜を形成する工程と、
前記ベース領域及び前記主領域に前記ゲート絶縁膜を介して接するようにゲート電極を形成する工程と、
前記ベース領域及び前記主領域の上面に前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ベース領域及び前記主領域に電気的に接続される主電極を形成する工程と、
前記活性化アニール工程よりも後で、且つ前記主電極を形成する工程よりも前に、前記ドリフト層の上面側からライフタイムキラーを照射する工程と、
を含み、
前記ライフタイムキラーを照射する工程よりも後で、且つ前記主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行う炭化珪素半導体装置の製造方法。
【請求項6】
前記ベース領域及び前記主領域を貫通するトレンチを形成する工程を更に含み、
前記ライフタイムキラーを照射する工程は、前記トレンチを形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
前記ライフタイムキラーを照射する工程は、前記トレンチを形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項7】
前記ベース領域及び前記主領域を貫通するトレンチを形成する工程を更に含み、
前記ライフタイムキラーを照射する工程は、前記トレンチを形成する工程よりも後で、且つ前記ゲート絶縁膜を形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
前記ライフタイムキラーを照射する工程は、前記トレンチを形成する工程よりも後で、且つ前記ゲート絶縁膜を形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項8】
前記ライフタイムキラーを照射する工程は、前記ゲート電極を形成する工程よりも後で、且つ前記コンタクトホールを形成する工程よりも前に行う
請求項５に記載の炭化珪素半導体装置の製造方法。
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項9】
前記熱処理は、前記ゲート絶縁膜を形成する工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項10】
前記コンタクトホールを形成する工程よりも後に、前記層間絶縁膜を平坦化するためのリフロー工程を更に含み、
前記熱処理は、前記リフロー工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
前記熱処理は、前記リフロー工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項11】
前記主電極を形成する工程よりも前に、前記ベース領域及び前記主領域の上面にソースコンタクト層を形成する工程を更に含み、
前記熱処理は、前記ソースコンタクト層のシンタリング工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
前記熱処理は、前記ソースコンタクト層のシンタリング工程に含まれる
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項12】
前記ライフタイムキラーは、プロトン又はヘリウムイオンである
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項13】
前記プロトン又はヘリウムイオンのドーズ量は１×１０１０ｃｍ－２以上、２×１０１２ｃｍ－２以下である
請求項１２に記載の炭化珪素半導体装置の製造方法。
請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項14】
前記ライフタイムキラーを照射して形成されるライフタイムキラー領域のライフタイムが０．０８μｓ以上、０．１４μｓ以下である
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項15】
前記ドリフト層をエピタキシャル成長させる工程よりも前に、前記炭化珪素基板の上面側に、前記ドリフト層よりも高不純物濃度の第１導電型の転位変換層を形成する工程を更に含む
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項16】
前記転位変換層を形成する工程よりも後、且つ前記ドリフト層をエピタキシャル成長させる工程よりも前に、前記転位変換層の上面側に、前記転位変換層よりも高不純物濃度の第１導電型の再結合促進層を形成する工程を更に含む
請求項１５に記載の炭化珪素半導体装置の製造方法。
請求項１５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、炭化珪素（ＳｉＣ）を用いたＳｉＣ半導体装置及びその製造方法に関する。
【背景技術】
【0002】
特許文献１には、内蔵ダイオードの通電劣化の原因となる積層欠陥の拡張を防止するため、熱処理（リフロー）により層間絶縁膜を平坦化した後に、おもて面側からライフタイムキラーとしてプロトン等を注入するＳｉＣ半導体装置の製造方法が開示されている。特許文献２には、基板の下面を研磨した後に、基板の裏面側からプロトン等を注入するＳｉＣ半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１０２４９３号公報
【特許文献2】特開２０２２－１６３５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＳｉＣ半導体装置では、シリコン（Ｓｉ）を用いたＳｉ半導体装置と比較して、基板の厚さが厚く、且つ基板上にエピタキシャル成長させたドリフト層の厚さが薄い。このため、基板の裏面側からライフタイムキラーを照射すると、ライフタイムキラーのドリフト層内の分布がばらつき、活性素子のオン抵抗がばらつく。
【0005】
本開示は、上記課題を鑑み、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができるＳｉＣ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本開示の一態様は、（ａ）第１導電型のＳｉＣ基板と、（ｂ）ＳｉＣ基板の上面側に設けられた第１導電型のドリフト層と（ｃ）ドリフト層の上面側に設けられた第２導電型のベース領域と、（ｄ）ドリフト層の上面側にベース領域に接して設けられた第１導電型の主領域と、（ｅ）主領域及びベース領域に接して設けられた絶縁ゲート型電極構造と、（ｆ）ドリフト層の下面を含むように設けられたライフタイムキラー領域とを備え、ライフタイムキラー領域のライフタイムが０．０８μｓ以上、０．１４μｓ以下であるＳｉＣ半導体装置であることを要旨とする。
【0007】
本開示の他の態様は、（ａ）第１導電型のＳｉＣ基板の上面側に第１導電型のドリフト層をエピタキシャル成長させる工程と、（ｂ）第２導電型の不純物イオンを注入してドリフト層の上面側にベース領域を形成する工程と、（ｃ）第１導電型の不純物イオンを注入してドリフト層の上面側にベース領域に接するように主領域を形成する工程と、（ｄ）ベース領域及び主領域にそれぞれ注入された不純物イオンを活性化するための活性化アニール工程と、（ｅ）ベース領域及び主領域に接するようにゲート絶縁膜を形成する工程と、（ｆ）ベース領域及び主領域にゲート絶縁膜を介して接するようにゲート電極を形成する工程と、（ｇ）ベース領域及び主領域の上面にゲート電極を覆う層間絶縁膜を形成する工程と、（ｈ）層間絶縁膜にベース領域及び主領域を露出するコンタクトホールを形成する工程と、（ｉ）コンタクトホールを介してベース領域及び主領域に電気的に接続される主電極を形成する工程と、（ｊ）活性化アニール工程よりも後で、且つ主電極を形成する工程よりも前に、ドリフト層の上面側からライフタイムキラーを照射する工程とを含み、ライフタイムキラーを照射する工程よりも後で、且つ主電極を形成する工程よりも前に、９００℃以上、１３００℃以下で熱処理を行うＳｉＣ半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0008】
本開示によれば、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができるＳｉＣ半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係るＳｉＣ半導体装置の一例を示す平面概略図である。
【図3】第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
【図17】各種条件下でのＳｉＣのライフタイム測定結果を示すグラフである。
【図18】各種条件下でのＳｉＣのライフタイム測定結果を示す表である。
【図19】第２実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。
【図20】第２実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
【図21】第３実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
【図22】第４実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
【図23】第５実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明するための断面概略図である。
【図24】第６実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して、本開示の第１～第６実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第６実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0011】
本明細書において、ＭＯＳトランジスタのソース領域は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主領域（第１主領域）」である。また、ＭＯＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、「一方の主領域」はカソード領域として選択可能である。ＭＯＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域（第２主領域）」である。本明細書において単に「主領域」と言うときは、当業者の技術常識から妥当な第１主領域又は第２主領域のいずれかを意味する。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、「上面」は「おもて面」と読み替えてもよく、「下面」は「裏面」と読み替えてもよい。
【0013】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0014】
また、ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶの値が報告されている。以下の説明では、４Ｈ－ＳｉＣを用いる場合を例示する。
【0015】
（第１実施形態）
＜ＳｉＣ半導体装置の構造＞
第１実施形態に係るＳｉＣ半導体装置は、図１に示すように、ＳｉＣ半導体基板（基板）１００を用いて製造される。基板１００は、複数のチップ領域１０１と、ダイシングライン１０２を含む。例えば、チップ領域１０１は、矩形状の平面形状を有し、マトリックス状に基板１００に設けられている。ダイシングライン１０２は、チップ領域１０１のそれぞれを囲むように格子状に設けられている。
＜ＳｉＣ半導体装置の構造＞
第１実施形態に係るＳｉＣ半導体装置は、図１に示すように、ＳｉＣ半導体基板（基板）１００を用いて製造される。基板１００は、複数のチップ領域１０１と、ダイシングライン１０２を含む。例えば、チップ領域１０１は、矩形状の平面形状を有し、マトリックス状に基板１００に設けられている。ダイシングライン１０２は、チップ領域１０１のそれぞれを囲むように格子状に設けられている。
【0016】
チップ領域１０１は、図２に示すように、活性素子を含む活性領域１０１ａと、活性領域１０１ａの周囲に設けられ、耐圧構造を有する終端領域（外周部）１０１ｂとを含む。図２では、活性領域１０１ａが、活性素子として第１導電型（ｎ－型）のドリフト層２の上部に設けられたトレンチゲート構造の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含み、終端領域１０１ｂが、耐圧構造として電界緩和領域（ガードリング）６ａを含む場合を例示している。
【0017】
ドリフト層２は、ＳｉＣからなるエピタキシャル成長層で構成されている。ドリフト層２の不純物濃度は、例えば１×１０１５ｃｍ－３以上、５×１０１６ｃｍ－３以下程度である。ドリフト層２の厚さは、例えば１μｍ以上、１００μｍ以下程度である。ドリフト層２の不純物濃度及び厚さは、後述する内蔵ダイオードの耐圧仕様等に応じて適宜調整可能である。
【0018】
活性領域１０１ａにおいて、ドリフト層２の上面側には第２導電型（ｐ型）のベース領域６が設けられている。ベース領域６は、ＳｉＣからなるエピタキシャル成長層で構成されている。ベース領域６の不純物濃度は、例えば１×１０１６ｃｍ－３以上、１×１０１８ｃｍ－３以下程度である。ベース領域６は、ドリフト層２にｐ型不純物をイオン注入した領域であってよい。
【0019】
ベース領域６の上部には、ベース領域６よりも高不純物濃度のｐ＋型のベースコンタクト領域８が選択的に設けられている。ベースコンタクト領域８の不純物濃度は、例えば５×１０１８ｃｍ－３以上、５×１０２０ｃｍ－３以下程度である。
【0020】
ベース領域６の上部には、ベースコンタクト領域８に接するように、ドリフト層２よりも高不純物濃度のｎ＋型の第１主領域（ソース領域）７が選択的に設けられている。ソース領域７の不純物濃度は、例えば５×１０１８ｃｍ－３以上、５×１０２０ｃｍ－３以下程度である。
【0021】
ソース領域７の上面から深さ方向に向かって、ソース領域７及びベース領域６を貫通するトレンチ９が設けられている。トレンチ９の幅は例えば１μｍ以下程度である。トレンチ９の側面には、ソース領域７及びベース領域６が接している。トレンチ９の下面及び側面に沿ってゲート絶縁膜１１が設けられている。トレンチ９の内側にはゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。ゲート絶縁膜１１及びゲート電極１２により絶縁ゲート型電極構造（１１，１２）が構成されている。
【0022】
ゲート絶縁膜１１としては、シリコン酸化膜（ＳｉＯ２膜）の他、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。ゲート電極１２の材料としては、例えば燐（Ｐ）やボロン（Ｂ）等の不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
【0023】
ドリフト層２の上部には、ドリフト層２よりも高不純物濃度のｎ型の電流拡散層（ＣＳＬ）３が選択的に設けられている。電流拡散層３の上面はベース領域６の下面に接する。電流拡散層３の不純物濃度は、例えば５×１０１６ｃｍ－３以上、５×１０１７ｃｍ－３以下程度である。トレンチ９の下面は電流拡散層３に達する。なお、電流拡散層３は必ずしも設ける必要はなく、電流拡散層３を設けない場合にはトレンチ９の下面はドリフト層２に達する。
【0024】
ドリフト層２の上部で、且つトレンチ９の底部には、ｐ＋型のゲート底部保護領域４ｂが設けられている。ゲート底部保護領域４ｂの上面はトレンチ９の下面に接している。ゲート底部保護領域４ｂの側面は電流拡散層３に接している。ゲート底部保護領域４ｂの下面はドリフト層２に接している。ゲート底部保護領域４ｂの不純物濃度は、例えば１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度である。
【0025】
ドリフト層２の上部で、且つベースコンタクト領域８の下方には、ゲート底部保護領域４ｂと同程度の深さで、ゲート底部保護領域４ｂから離間してｐ＋型の第１埋込領域４ａが設けられている。ドリフト層２の上部で、且つ第１埋込領域４ａの上面とベース領域６の下面の間には、ｐ＋型の第２埋込領域５が設けられている。第１埋込領域４ａ及び第２埋込領域５によりベース底部埋込領域（４ａ，５）が構成されている。図２では図示を省略するが、図２の紙面の手前側及び奥行側において、第１埋込領域４ａとゲート底部保護領域４ｂとを接続するｐ＋型の接続部が選択的に設けられている。第１埋込領域４ａ、第２埋込領域５及びｐ＋型の接続部の不純物濃度は、例えば１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度である。
【0026】
ゲート電極１２の上面側には層間絶縁膜１３が設けられている。層間絶縁膜１３としては、例えば硼素（Ｂ）及び燐（Ｐ）を添加したシリコン酸化膜（ＢＰＳＧ膜）が用いられる。層間絶縁膜１３としては、燐（Ｐ）を添加したシリコン酸化膜（ＰＳＧ膜）、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜、硼素（Ｂ）を添加したシリコン酸化膜（ＢＳＧ膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）等でもよい。またこれらの積層膜でもよい。
【0027】
層間絶縁膜１３のコンタクトホール１３ａに露出したソース領域７及びベースコンタクト領域８の上面側にはソースコンタクト層１４が設けられている。ソースコンタクト層１４は、ソース領域７及びベースコンタクト領域８に物理的に接している。層間絶縁膜１３及びソースコンタクト層１４を覆うようにバリアメタル層１５が設けられている。バリアメタル層１５を覆うように第１主電極（ソース電極）１６が設けられている。ソース電極１６は、バリアメタル層１５及びソースコンタクト層１４を介してソース領域７及びベースコンタクト領域８に電気的に接続されている。ソース電極１６は、ゲート電極１２に電気的に接続されるゲート表面電極（図示省略）と分離して設けられている。例えば、ソースコンタクト層１４をニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層１５を窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜、ソース電極１６をアルミニウム（Ａｌ）膜やアルミニウム－シリコン（Ａｌ－Ｓｉ）膜で構成することができる。
【0028】
ドリフト層２の下面側には、ドリフト層２よりも高不純物濃度のｎ型の転位変換層（バッファ層）２１が設けられている。転位変換層２１は、積層欠陥の拡張の起点となる基底面転位を、積層欠陥に拡張しない貫通転位に変換する機能を有する。転位変換層２１の不純物濃度は例えば５×１０１７ｃｍ－３以上、１×１０１８ｃｍ－３以下程度である。転位変換層２１の厚さは例えば０．３μｍ以上、３．０μｍ以下程度である。ドリフト層２と転位変換層２１の界面近傍にはライフタイムキラー領域２２が設けられている。ライフタイムキラー領域２２については後述する。
【0029】
転位変換層２１の下面側には、転位変換層２１よりも高不純物濃度のｎ＋型の第２主領域（ドレイン領域）１が設けられている。ドレイン領域１はＳｉＣ半導体基板（基板）で構成されている。ドレイン領域１の不純物濃度は、例えば１×１０１９ｃｍ－３以上、３×１０２０ｃｍ－３以下程度である。ドレイン領域１の厚さは、例え３０μｍ以上、１００μｍ以下程度である。
【0030】
ドレイン領域１の下面側には第２主電極（ドレイン電極）１８が設けられている。ドレイン電極１８としては、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜を積層してもよい。また、ドレイン領域１とドレイン電極１８との間にニッケルシリサイド（ＮｉＳｉｘ）膜等のドレインコンタクト層が設けられてもよい。
【0031】
終端領域１０１ｂにおいて、活性領域１０１ａから延在するｐ型のベース領域６を貫通してドリフト層２に達するｎ型の複数の分離領域１７が設けられている。複数の分離領域１７は、活性領域１０１ａを取り囲むように、同心リング状に設けられている。複数の分離領域１７に挟まれたｐ型のベース領域６が、ｐ型の複数の電界緩和領域（ガードリング）６ａとなる。したがって、複数のガードリング６ａと複数の分離領域１７は、互いに接して交互に設けられている。複数のガードリング６ａは、複数の分離領域１７により互いに離間して同心リング状に設けられている。
【0032】
複数のガードリング６ａ及び複数の分離領域１７の上面にはフィールド絶縁膜１０を介して、活性領域１０１ａから延在する層間絶縁膜１３が設けられる。終端領域１０１ｂの外側端部において、分離領域１７の上部にｎ＋型のチャネルストッパを同心リング状に設けてもよい。なお、ｎ＋型のチャネルストッパの代わりに、ｐ＋型のチャネルストッパを設けてもよい。
【0033】
第１実施形態に係るＳｉＣ半導体装置の動作時は、ソース電極１６をアース電位として、ドレイン電極１８に正電圧を印加し、ゲート電極１２に閾値以上の正電圧を印加すると、ベース領域６のトレンチ９の側面側に反転層（チャネル）が形成されてオン状態となる。反転層は、ベース領域６がゲート電極１２に対向する位置に挟まれたゲート絶縁膜１１とベース領域６との界面となるトレンチ９の側面に露出したベース領域６の表面に形成される。オン状態では、ドレイン電極１８からドレイン領域１、転位変換層２１、ドリフト層２、電流拡散層３、ベース領域６の反転層及びソース領域７を経由してソース電極１６へ電流が流れる。一方、ゲート電極１２に印加される電圧が閾値未満の場合、ベース領域６に反転層が形成されないため、オフ状態となり、ドレイン電極１８からソース電極１６へ電流が流れない。
【0034】
第１実施形態に係るＳｉＣ半導体装置では、ｐ型のベース領域６がｎ－型のドリフト層２の上部に形成されることにより、ｐｎ接合の内蔵ダイオード（ボディダイオード）が形成される。即ち、ｐ＋型のベースコンタクト領域８、ｐ型のベース領域６及びｐ＋型のベース底部埋込領域（４ａ，５）は内蔵ダイオードのアノード領域として機能し、ｎ＋型のドレイン領域１は内蔵ダイオードのカソード領域として機能する。ｎ型の電流拡散層３及びｎ－型のドリフト層２は、ドレイン領域１から供給される多数キャリア（電子）がドリフト走行する走行領域として機能する。ベースコンタクト領域８側から、ベース領域６を介してドリフト層２に少数キャリア（正孔）が注入される。
【0035】
ドリフト層２に注入された正孔は、十分高い密度で転位変換層２１を介してドレイン領域１に到達し得る。転位変換層２１とドレイン領域１との界面近傍に局在する基底面転位を起点として、積層欠陥がドリフト層２内で拡張することになる。積層欠陥は高抵抗領域となるため、電流は積層欠陥のない領域を流れることになる。この結果、内蔵ダイオードにおいて、順方向電圧（オン電圧）やオン抵抗の増加等の順方向特性の劣化を招いてしまう。
【0036】
そこで、第１実施形態に係るＳｉＣ半導体装置では、ドリフト層２と転位変換層２１の間にライフタイムキラー領域２２が設けられている。ライフタイムキラー領域２２は、ドリフト層２の下面を含むように設けられている。換言すれば、ライフタイムキラー領域２２は、ドリフト層２と転位変換層２１との界面を含むように設けられている。ライフタイムキラー領域２２は、少数キャリアの正孔を再結合する再結合中心としての結晶欠陥を有し、ドリフト層２よりも少数キャリアの正孔のライフタイムが短い領域である。結晶欠陥は、イオン注入されたプロトン（水素）又はヘリウムにより形成された点欠陥からなる。水素又はヘリウムの面密度は、例えば５×１０１０ｃｍ－２以上、２×１０１２ｃｍ－２以下程度である。ライフタイムキラー領域２２の厚さは例えば０．２μｍ以上、５μｍ以下程度である。ライフタイムキラー領域２２の少数キャリア（正孔）のライフタイムは、例えば０．０８μｓ以上、０．１４μｓ以下程度である
【0037】
水素又はヘリウムにより形成された点欠陥の濃度の深さ方向のピーク位置は、転位変換層２１とドリフト層２との界面よりも深い、転位変換層２１内の位置にあることが好ましい。この位置に調整することにより、ライフタイムキラー領域２２が正孔を再結合させる機能を十分に維持しつつ、水素又はヘリウムがゲート絶縁膜１１に影響を及ぼすことを抑制することができる。
【0038】
水素又はヘリウムにより形成された点欠陥の濃度の深さ方向のピーク位置は、転位変換層２１とドリフト層２との界面に対して水素又はヘリウムにより形成された点欠陥の濃度の半値全幅（ＦＷＨＭ）だけ浅いドリフト層２内の位置から、転位変換層２１とドリフト層２との界面に対して半値全幅の５倍だけ深い基板１内の位置までの範囲内に形成してもよい。半値全幅は、例えば水素又はヘリウムを照射する際に用いる遮蔽層の厚さ及び水素又はヘリウムの加速電圧を調整することにより適宜調整可能である。
【0039】
＜ＳｉＣ半導体装置の製造方法＞
次に、第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明する。なお、以下に述べるＳｉＣ半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、第１実施形態に係るＳｉＣ半導体装置の製造方法の一例を説明する。なお、以下に述べるＳｉＣ半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0040】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型のＳｉＣ半導体基板（基板）１ｐ（図３参照）を用意する。基板１ｐの上面に、Ｎ等のｎ型不純物が添加され、基板１ｐよりも低不純物濃度のｎ型のＳｉＣからなる転位変換層（バッファ層）２１（図３参照）をエピタキシャル成長させる。転位変換層２１の下面は基板１ｐの上面に接する。
【0041】
次に、転位変換層２１の上面に、Ｎ等のｎ型不純物が添加され、転位変換層２１よりも低不純物濃度のｎ－型のＳｉＣからなるドリフト層２ｐ（図３参照）をエピタキシャル成長させる。ドリフト層２ｐの下面は転位変換層２１の上面に接する。
【0042】
次に、ドリフト層２ｐの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、窒素（Ｎ）等のｎ型不純物を、ドリフト層２ｐに選択的にイオン注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去する。この結果、図３に示すように、活性領域１０１ａのドリフト層２ｐの上部にｎ型イオン注入層３ｐが選択的に形成される。
【0043】
次に、化学気相成長（ＣＶＤ）技術等により、ｎ型イオン注入層３ｐ及びドリフト層２ｐの上面に酸化膜４０（図４参照）を堆積する。酸化膜４０の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜４０をパターニングする。パターニングされた酸化膜４０をイオン注入用マスクとして用いて、アルミニウム（Ａｌ）等のｐ型不純物を、ｎ型イオン注入層３ｐに選択的にイオン注入する。この結果、図４に示すように、ｎ型イオン注入層３ｐの内部にｐ＋型の第１埋込領域４ａ及びｐ＋型のゲート底部保護領域４ｂが選択的に形成される。その後、イオン注入用マスクとして用いた酸化膜４０を除去する。
【0044】
次に、ｎ型イオン注入層３ｐ、第１埋込領域４ａ、ゲート底部保護領域４ｂ及びドリフト層２ｐの上面に、ｎ型のＳｉＣからなるエピタキシャル成長層５５（図５参照）をエピタキシャル成長させる。エピタキシャル成長層５５の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、窒素（Ｎ）等のｎ型不純物を、エピタキシャル成長層５５に選択的にイオン注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去する。この結果、図５に示すように、活性領域１０１ａのエピタキシャル成長層５５の内部に、ｎ型イオン注入層５ｐが選択的に形成される。
【0045】
次に、ＣＶＤ技術等により、ｎ型イオン注入層５ｐ及びエピタキシャル成長層５５の上面に酸化膜６０（図６参照）を堆積する。酸化膜６０の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜６０をパターニングする。パターニングされた酸化膜６０をイオン注入用マスクとして用いて、アルミニウム（Ａｌ）等のｐ型不純物を、ｎ型イオン注入層５ｐに選択的にイオン注入する。この結果、図６に示すように、ｎ型イオン注入層５ｐの第１埋込領域４ａの上面側に対応する位置に、ｐ＋型の第２埋込領域５が選択的に形成される。その後、イオン注入用マスクとして用いた酸化膜６０を除去する。
【0046】
次に、ベース底部埋込領域５、ｎ型イオン注入層５ｐ及びドリフト層２の上面に、ｐ型のベース領域６ｐ（図７参照）をエピタキシャル成長させる。ＣＶＤ技術等により、ベース領域６ｐの上面に酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜をパターニングする。パターニングされた酸化膜をイオン注入用マスクとして用いて、アルミニウム（Ａｌ）等のｐ型不純物を、ベース領域６ｐに選択的にイオン注入する。その後、イオン注入用マスクとして用いた酸化膜を除去する。この結果、図７に示すように、ベース底部埋込領域５及びｎ型イオン注入層５ｐの上方に位置するベース領域６ｐの上部に、ｐ＋型のベースコンタクト領域８が選択的に形成される。
【0047】
次に、ＣＶＤ技術等により、ベースコンタクト領域８及びベース領域６ｐの上面に酸化膜７０（図８参照）を堆積する。酸化膜７０の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜７０をパターニングする。パターニングされた酸化膜７０をイオン注入用マスクとして用いて、燐（Ｐ）等のｎ型不純物を、ベース領域６ｐに選択的にイオン注入する。この結果、図８に示すように、ｎ型イオン注入層５ｐの上方に位置するベース領域６ｐの上部に、ｎ＋型のソース領域７が形成される。その後、イオン注入用マスクとして用いた酸化膜７０を除去する。
【0048】
次に、ベースコンタクト領域８、ソース領域７及びベース領域６ｐの上面にフォトレジスト膜８０（図９参照）を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜８０をパターニングする。パターニングされたフォトレジスト膜８０をイオン注入用マスクとして用いて、窒素（Ｎ）等のｎ型不純物を、ベース領域６ｐに選択的にイオン注入する。この結果、図９に示すように、終端領域１０１ｂのベース領域６ｐにｎ型の複数の分離領域１７が形成される。また、複数の分離領域１７に挟まれたベース領域６ｐがｐ型の複数のガードリング６ａとなり、互いに離間して同心リング状に形成される。また、活性領域１０１ａのベース領域６ｐがベース領域６となる。その後、イオン注入用マスクとして用いたフォトレジスト膜８０を除去する。
【0049】
次に、活性化アニール（熱処理）を行うことにより、第１埋込領域４ａ、ゲート底部保護領域４ｂ、第２埋込領域５、ソース領域７、ベースコンタクト領域８、ガードリング６ａ等にそれぞれイオン注入されたｐ型不純物イオン又はｎ型不純物を一斉に活性化させる。この結果、ｎ型イオン注入層３ｐとｎ型イオン注入層５ｐとからなるｎ＋型の電流拡散層３（図１０参照）がドリフト層２の上面に形成される。活性化アニールの温度は例えば１６００℃以上、１８５０℃以下程度であり、第１実施形態に係るＳｉＣ半導体装置の製造方法において最も高温となる。なお、ここではすべてのイオン注入工程の後に一括して１回の活性化アニールを行う場合を例示するが、各イオン注入工程後に個別に複数回の活性化アニールを行ってもよい。
【0050】
次に、図１０に示すように、ドリフト層２の上面側から、ドリフト層２の上面の全領域に亘って、水素（Ｈ）イオンであるプロトン又はヘリウム（Ｈｅ）イオンを照射する。図１０では、プロトン又はヘリウムイオンの照射を矢印で模式的に示している。プロトン又はヘリウムイオンのドーズ量は例えば１×１０１０ｃｍ－２以上、２×１０１２ｃｍ－２以下程度であり、加速電圧は例えば０．１ＭｅＶ以上、２５ＭｅＶ以下程度である。低加速での照射時は多段イオン注入を、高加速電圧の場合は１段で注入を行い、照射したイオンの深さ方向分布を調整する。低加速で多段注入を行う場合、点欠陥の位置を正確に制御できる。高加速で１段注入の場合、照射時間を短縮できる。この結果、転位変換層２１とドリフト層２との界面を含むようにライフタイムキラー領域２２が一様に平坦に形成される。ＳｉＣ半導体装置におけるドリフト層２の厚さは例えば１０μｍ程度であり、Ｓｉ半導体装置における例えば１００μｍ程度のドリフト層よりも薄いため、プロトン又はヘリウムイオンをドリフト層２の上面側から、転位変換層２１とドリフト層２との界面に精度よく照射することができる。
【0051】
次に、ＣＶＤ技術等により、ベースコンタクト領域８、ソース領域７、ベース領域６、複数の分離領域１７及び複数のガードリング６ａの上面に酸化膜９０（図１１参照）を堆積する。酸化膜９０の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いて酸化膜をパターニングする。パターニングされた酸化膜９０をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術により、図１１に示すように、トレンチ９を選択的に形成する。トレンチ９は、ソース領域７、ベース領域６、及び電流拡散層３を貫通してゲート底部保護領域４ｂに達する。その後、エッチング用マスクとして用いた酸化膜９０を除去する。
【0052】
次に、ＣＶＤ技術等により、フィールド絶縁膜１０（図１２参照）を堆積する。フィールド絶縁膜１０の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術等を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、フィールド絶縁膜１０を選択的に除去する。この結果、図１２に示すように、ガードリング６ａ及び分離領域１７の上面にフィールド絶縁膜１０が選択的に形成される。
【0053】
次に、熱酸化法又はＣＶＤ技術等により、トレンチ９の下面及び側面、並びにソース領域７及びベースコンタクト領域８の上面に、ゲート絶縁膜１１（図１３参照）を形成する。ゲート絶縁膜１１の形成時には、例えば９００℃以上、１３００℃以下程度で熱処理を行う。ゲート絶縁膜１１の形成時の熱処理の温度は、活性化アニールの温度よりも低く、第１実施形態に係るＳｉＣ半導体装置の製造方法において、活性化アニールの温度の次に高い。ゲート絶縁膜１１の形成時の熱処理により、ライフタイムキラー領域２２に含まれる結晶欠陥を安定化させることができる。
【0054】
次に、ＣＶＤ技術等により、図１３に示すように、トレンチ９を埋めるように、燐（Ｐ）やボロン（Ｂ）等の不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）１２ｐを堆積する。その後、フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層１２ｐの一部及びゲート絶縁膜１１の一部を選択的に除去する。この結果、ゲート絶縁膜１１及びゲート電極１２からなる絶縁ゲート型電極構造（１１，１２）（図１４参照）が形成される。
【0055】
次に、ＣＶＤ技術等により、絶縁ゲート型電極構造（１１，１２）の上面に層間絶縁膜１３（図１４参照）を堆積する。フォトリソグラフィ技術及びドライエッチング技術等により、層間絶縁膜１３の一部を選択的に除去し、層間絶縁膜１３にソース領域７及びベースコンタクト領域８の上面を露出するコンタクトホール１３ａを開口する。次に、層間絶縁膜１３を平坦化するための熱処理（リフロー）を行う。リフローの温度は、例えば９００℃以上、１０００℃以下程度である。リフローの温度は、ゲート絶縁膜１１の形成時の熱処理の温度よりも低い。なお、層間絶縁膜１３を平坦化するためのリフローは省略してもよい。
【0056】
次に、スパッタリング法又は蒸着法等によりニッケル（Ｎｉ）等からなる金属層を堆積する。フォトリソグラフィ技術及びＲＩＥ技術等を用いて金属層をパターニングする。その後、高速熱処理（ＲＴＡ）等の熱処理（シンタリング）により、金属層の金属元素とＳｉＣ中のＳｉを反応させる。この結果、図１５に示すように、ソース領域７及びベースコンタクト領域８の上面にシリサイド層からなるソースコンタクト層１４が形成される。シンタリングの温度は、例えば９００℃以上、１２００℃以下程度である。シンタリングの温度は、ゲート絶縁膜１１の形成時の熱処理の温度よりも低い。シンタリングの温度は、層間絶縁膜１３のリフローの温度と同等であってもよく、層間絶縁膜１３のリフローの温度よりも高くてもよく、或いは低くてもよい。なお、ソースコンタクト層１４を形成しなくても、ソース領域７及びベースコンタクト領域８とソース電極１６がオーミック接触可能である場合には、ソースコンタクト層１４となる金属層を堆積する工程、金属層をパターニングする工程、及びシンタリングによりソースコンタクト層１４を形成する工程を省略してもよい。
【0057】
次に、スパッタリング技術等により、窒化チタン（ＴｉＮ）等からなる金属層を堆積する。フォトリソグラフィ技術及びＲＩＥ技術等を用いて金属層をパターニングして、層間絶縁膜１３及びソースコンタクト層１４を被覆するようにバリアメタル層１５（図１６参照）を形成する。
【0058】
次に、スパッタリング法等により、アルミニウム（Ａｌ）等からなる金属層を堆積する。フォトリソグラフィ技術とＲＩＥ技術等を用いて金属層をパターニングする。この結果、図１６に示すように、バリアメタル層１５を被覆するようにソース電極１６が形成される。ソース電極１６は、ソースコンタクト層１４及びバリアメタル層１５を介して、ソース領域７及びベースコンタクト領域８に電気的に接続される。
【0059】
次に、研削又は化学機械研磨（ＣＭＰ）等により、基板１ｐを下面側から薄化して厚さを調整することにより、ドレイン領域１（図２参照）を形成する。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面に金（Ａｕ）等からなるドレイン電極１８（図２参照）を形成する。このようにして、図２に示したＳｉＣ半導体装置が完成する。
【0060】
なお、第１実施形態に係るＳｉＣ半導体装置の製造方法においては、図１０のライフタイムキラーの照射工程を、図９の活性化アニールの工程よりも後で、且つ図１１のトレンチ９の形成工程よりも前に行う場合を例示した。しかし、ライフタイムキラーの照射工程は、図９の活性化アニールの工程よりも後で、且つ図１６のソース電極１６の形成工程よりも前のいずれの段階で行ってもよい。
【0061】
＜実施例＞
図１７及び図１８は、ＳｉＣについて、「１７５０℃＋１３００℃」、「１３００℃」、「照射直後」及び「未照射」の４つの条件下での、マイクロ波検出フォトコンダクタンス減衰（μ－ＰＣＤ）法によるライフタイムの測定結果を示す。
図１７及び図１８は、ＳｉＣについて、「１７５０℃＋１３００℃」、「１３００℃」、「照射直後」及び「未照射」の４つの条件下での、マイクロ波検出フォトコンダクタンス減衰（μ－ＰＣＤ）法によるライフタイムの測定結果を示す。
【0062】
「１７５０℃＋１３００℃」は比較例であり、ＳｉＣにヘリウム（Ｈｅ）イオンを照射後、活性化アニール時の温度である１７５０℃で加熱し、更にゲート絶縁膜１１の形成時の温度である１３００℃で加熱した場合であり、活性化アニール前にＨｅイオンを照射する場合を想定している。「１３００℃」は第１実施形態に係るＳｉＣ半導体装置の製造方法の実施例であり、Ｈｅイオンを照射後、１３００℃で加熱した場合であり、活性化アニール後、且つゲート絶縁膜１１の形成前にＨｅイオンを照射する場合を想定している。「照射直後」は比較例であり、Ｈｅイオンを照射後、熱処理を行っていない場合である。「未照射」は比較例であり、Ｈｅイオンを照射していない場合である。各条件のＨｅイオンの照射時の加速電圧は２３ＭｅＶ、ドーズ量は１．５×１０１１ｃｍ－２である。
【0063】
図１７の横軸は時間を示し、図１７の縦軸はマイクロ波反射強度を示す。図１８は、マイクロ波反射強度が１／ｅに減衰するまでの時間である実効的なライフタイムを示す。図１７及び図１８から、実施例である「１３００℃」では、比較例である「未照射」及び比較例である「１７５０℃＋１３００℃」よりもライフタイムが短くなることが確認できる。
【0064】
＜効果＞
第１実施形態によれば、ライフタイムキラーとしてプロトン又はヘリウムイオンをドリフト層２の上面側から照射することにより、Ｓｉ半導体装置と比較してドリフト層２が薄いため、転位変換層２１とドリフト層２との界面に精度よく照射することができ、ライフタイムキラー領域２２を精度よく形成することができる。このため、内蔵ダイオードに通電時に、ライフタイムキラー領域２２が少数キャリアである正孔を効率よく再結合して消滅させることができ、積層欠陥の拡張を抑制することができる。よって、大電流を印加しても内蔵ダイオードの順方向電圧等の通電劣化を抑制することができる。更に、ＭＯＳＦＥＴのオン抵抗のばらつきを抑制することができる。
第１実施形態によれば、ライフタイムキラーとしてプロトン又はヘリウムイオンをドリフト層２の上面側から照射することにより、Ｓｉ半導体装置と比較してドリフト層２が薄いため、転位変換層２１とドリフト層２との界面に精度よく照射することができ、ライフタイムキラー領域２２を精度よく形成することができる。このため、内蔵ダイオードに通電時に、ライフタイムキラー領域２２が少数キャリアである正孔を効率よく再結合して消滅させることができ、積層欠陥の拡張を抑制することができる。よって、大電流を印加しても内蔵ダイオードの順方向電圧等の通電劣化を抑制することができる。更に、ＭＯＳＦＥＴのオン抵抗のばらつきを抑制することができる。
【0065】
更に、ＳｉＣはバンドギャップが大きく結合エネルギが強いため、活性化アニールによりＳｉＣ中の炭素（Ｃ）が脱離し、禁制帯間の中間に準位が形成される。このため、図１０のライフタイムキラーの照射工程を、図９の活性化アニール工程よりも後に行うことにより、プロトン又はヘリウムイオンによる準位が形成されるため、禁制帯間に形成した準位を回復できない。よって、図９の活性化アニール工程よりも前に行う場合と比較して、ライフタイムキラーを照射による欠陥を安定して制御することができる。
【0066】
更に、図１０のライフタイムキラーの照射工程を、図１６のソース電極１６の形成工程よりも前に行うことにより、図１６のソース電極１６の形成工程よりも後に行う場合と比較して、ソース電極１６やソース電極１６を覆うポリイミド等の保護膜（不図示）等が形成されていないため、ライフタイムキラー領域２２の深さ方向のばらつきを抑制することができる。
【0067】
更に、図１０のライフタイムキラーの照射工程を、図１１のトレンチ９の形成工程よりも前に行うことにより、図１１のトレンチ９の形成工程よりも後に行う場合と比較して、トレンチ９による凹凸の影響を受けずに、ライフタイムキラー領域２２を精度よく平坦に形成することができる。
【0068】
更に、図１０のライフタイムキラーの照射工程を、図１３のゲート絶縁膜１１の形成工程よりも前に行うことにより、図１３のゲート絶縁膜１１の形成工程よりも後に行う場合と比較して、ゲート絶縁膜１１に影響を及ぼすことを防止することができ、ゲート閾値変動を防止することができる。
【0069】
更に、第１実施形態に係るＳｉＣ半導体装置の製造方法では、図１０のライフタイムキラーの照射工程よりも後に、９００℃以上、１３００℃以下程度の熱処理として、図１３のゲート絶縁膜１１の形成工程の９００℃以上、１３００℃以下程度の熱処理、図１４の層間絶縁膜１３を平坦化するためのリフロー工程における９００℃以上、１０００℃以下程度の熱処理、及び図１６のソースコンタクト層１４をシンタリングするための９００℃以上、１２００℃以下程度の熱処理を含む。これにより、ライフタイムキラー領域２２におけるライフタイムを犠牲にすることなく、ライフタイムキラー領域２２の結晶欠陥を安定して形成することができる。
【0070】
（第２実施形態）
第２実施形態に係るＳｉＣ半導体装置は、図１９に示すように、トレンチ９直下のライフタイムキラー領域２２ａの深さが、トレンチ９直下を含まないトレンチ９の周囲の領域におけるライフタイムキラー領域２２ａの深さよりも深い点が、図２に示した第１実施形態に係るＳｉＣ半導体装置と異なる。
第２実施形態に係るＳｉＣ半導体装置は、図１９に示すように、トレンチ９直下のライフタイムキラー領域２２ａの深さが、トレンチ９直下を含まないトレンチ９の周囲の領域におけるライフタイムキラー領域２２ａの深さよりも深い点が、図２に示した第１実施形態に係るＳｉＣ半導体装置と異なる。
【0071】
トレンチ９の周囲の領域におけるライフタイムキラー領域２２は、図２に示したライフタイムキラー領域２２と同様の深さで、平坦且つ一様に設けられている。一方、トレンチ９直下におけるライフタイムキラー領域２２ａは、例えば、ドレイン領域１の内部に設けられている。第２実施形態に係るＳｉＣ半導体装置の他の構成は、図２に示した第１実施形態に係るＳｉＣ半導体装置と実質的に同様であるので、重複した説明を省略する。
【0072】
第２実施形態に係るＳｉＣ半導体装置の製造方法としては、図２０に示すように、トレンチ９の形成工程よりも後で、且つゲート絶縁膜１１の形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２，２２ａを形成する。この際、トレンチ９直下のライフタイムキラー領域２２ａが選択的に、トレンチ９の周囲の領域におけるライフタイムキラー領域２２ａよりも深く形成される。
【0073】
第２実施形態に係るＳｉＣ半導体装置の製造方法では、図２０のライフタイムキラーの照射工程よりも後に、図１３の９００℃以上、１３００℃以下程度のゲート絶縁膜１１の形成工程が実施される。また、図１４の９００℃以上、１０００℃以下程度の層間絶縁膜１３を平坦化するためのリフロー工程、及び図１６の９００℃以上、１２００℃以下程度のソースコンタクト層１４のシンタリング工程も実施されてよい。第２実施形態に係るＳｉＣ半導体装置の製造方法の他の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。
【0074】
第２実施形態によれば、ライフタイムキラー領域２２，２２ａを精度よく形成することにより、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる。
【0075】
更に、トレンチ９直下の領域とトレンチ９の周囲の領域とで、ライフタイムキラーを異なる深さに注入することができ、ライフタイムキラー領域２２，２２ａを異なる深さで形成することができるため、オン電圧の微調整が可能となる。
【0076】
更に、図２０のライフタイムキラーの照射工程を、図１３のゲート絶縁膜１１の形成工程よりも前に行うことにより、図１３のゲート絶縁膜１１の形成工程よりも後に行う場合と比較して、ゲート絶縁膜１１に影響を及ぼすことを防止することができ、ゲート閾値変動を防止することができる。
【0077】
更に、図２０のライフタイムキラーの照射工程を、図１４の層間絶縁膜１３の形成工程よりも前に行うことにより、図１４の層間絶縁膜１３の形成工程よりも後に行う場合と比較して、層間絶縁膜１３、ソース電極１６、及びソース電極１６を覆うポリイミド等の保護膜（不図示）等が形成されていないため、ライフタイムキラー領域２２の深さ方向のばらつきを抑制することができる。
【0078】
（第３実施形態）
第３実施形態に係るＳｉＣ半導体装置の製造方法は、図２１に示すように、ゲート絶縁膜１１及びゲート電極１２からなる絶縁ゲート型電極構造（１１，１２）の形成工程よりも後で、且つ層間絶縁膜１３の形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成する点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。
第３実施形態に係るＳｉＣ半導体装置の製造方法は、図２１に示すように、ゲート絶縁膜１１及びゲート電極１２からなる絶縁ゲート型電極構造（１１，１２）の形成工程よりも後で、且つ層間絶縁膜１３の形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成する点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。
【0079】
第３実施形態に係るＳｉＣ半導体装置の製造方法では、図２１のライフタイムキラーの照射工程よりも後に、図１４の９００℃以上、１０００℃以下程度の層間絶縁膜１３を平坦化するためのリフロー工程、及び図１６の９００℃以上、１２００℃以下程度のソースコンタクト層１４のシンタリング工程のうちの少なくともいずれかが実施される。第３実施形態に係るＳｉＣ半導体装置の製造方法の他の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。
【0080】
第３実施形態によれば、ライフタイムキラー領域２２を精度よく形成することにより、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる。
【0081】
更に、図２１のライフタイムキラーの照射工程を、図１４の層間絶縁膜１３の形成工程よりも前に行うことにより、図１４の層間絶縁膜１３の形成工程よりも後に行う場合と比較して、層間絶縁膜１３、ソース電極１６、及びソース電極１６を覆うポリイミド等の保護膜（不図示）等が形成されていないため、ライフタイムキラー領域２２の深さ方向のばらつきを抑制することができる。
【0082】
（第４実施形態）
第４実施形態に係るＳｉＣ半導体装置の製造方法は、図２２に示すように、層間絶縁膜１３の形成工程よりも後で、且つ層間絶縁膜１３のコンタクトホール１３ａの形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成する点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。
第４実施形態に係るＳｉＣ半導体装置の製造方法は、図２２に示すように、層間絶縁膜１３の形成工程よりも後で、且つ層間絶縁膜１３のコンタクトホール１３ａの形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成する点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。
【0083】
第４実施形態に係るＳｉＣ半導体装置の製造方法では、図２２のライフタイムキラーの照射工程よりも後に、図１４の層間絶縁膜１３を平坦化するための９００℃以上、１０００℃以下程度のリフロー工程、及び図１６の９００℃以上、１２００℃以下程度のソースコンタクト層１４のシンタリング工程のうちの少なくともいずれかが実施される。第４実施形態に係るＳｉＣ半導体装置の製造方法の他の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。
【0084】
第４実施形態によれば、ライフタイムキラー領域２２を精度よく形成することにより、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる。
【0085】
なお、図１４の層間絶縁膜１３のコンタクトホール１３ａの形成工程よりも後で、且つ層間絶縁膜１３を平坦化するためのリフロー工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成してもよい。
【0086】
（第５実施形態）
第５実施形態に係るＳｉＣ半導体装置の製造方法は、図２３に示すように、層間絶縁膜１３を平坦化するためのリフロー工程よりも後で、且つソースコンタクト層１４の形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成する点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。
第５実施形態に係るＳｉＣ半導体装置の製造方法は、図２３に示すように、層間絶縁膜１３を平坦化するためのリフロー工程よりも後で、且つソースコンタクト層１４の形成工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成する点が、第１実施形態に係るＳｉＣ半導体装置の製造方法と異なる。
【0087】
第５実施形態に係るＳｉＣ半導体装置の製造方法では、図２３のライフタイムキラーを照射工程の後に、ソースコンタクト層１４となる金属膜を堆積する工程と、図１６の９００℃以上、１２００℃以下程度のソースコンタクト層１４のシンタリングアニール工程が実施される。第５実施形態に係るＳｉＣ半導体装置の製造方法の他の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。
【0088】
第５実施形態によれば、ライフタイムキラー領域２２を精度よく形成することにより、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる。
【0089】
なお、ソースコンタクト層１４となる金属膜を堆積する工程よりも後で、且つ金属膜のシンタリングアニール工程よりも前に、ドリフト層２の上面側からライフタイムキラーとしてプロトン又はヘリウムイオンを照射することにより、ライフタイムキラー領域２２を形成してもよい。
（第６実施形態）
第６実施形態に係るＳｉＣ半導体装置は、図２４に示すように、転位変換層２１の上面側に設けられ、転位変換層２１よりも高不純物濃度のｎ＋型の再結合促進層２３を更に備える点が、図２に示した第１実施形態に係るＳｉＣ半導体装置と異なる。再結合促進層２３を設けることにより、ソース電極１６側からドリフト層２に注入される正孔を再結合させることができる。再結合促進層２３の厚さは、例えば３μｍ以上、１０μｍ以下程度である。再結合促進層２３の不純物濃度は、例えば１×１０１８ｃｍ－３以上、１×１０１９ｃｍ－３以下程度である。
（第６実施形態）
第６実施形態に係るＳｉＣ半導体装置は、図２４に示すように、転位変換層２１の上面側に設けられ、転位変換層２１よりも高不純物濃度のｎ＋型の再結合促進層２３を更に備える点が、図２に示した第１実施形態に係るＳｉＣ半導体装置と異なる。再結合促進層２３を設けることにより、ソース電極１６側からドリフト層２に注入される正孔を再結合させることができる。再結合促進層２３の厚さは、例えば３μｍ以上、１０μｍ以下程度である。再結合促進層２３の不純物濃度は、例えば１×１０１８ｃｍ－３以上、１×１０１９ｃｍ－３以下程度である。
【0090】
再結合促進層２３とドリフト層２との間にはライフタイムキラー領域２２が設けられている。ライフタイムキラー領域２２は、ドリフト層２の下面を含むように設けられている。換言すれば、ライフタイムキラー領域２２は、ドリフト層２と再結合促進層２３との界面を含むように設けられている。
【0091】
ライフタイムキラー領域２２を構成する水素又はヘリウムにより形成された点欠陥の濃度の深さ方向のピーク位置は、再結合促進層２３内の上面側にあることが好ましい。この位置に形成することにより、ライフタイムキラー領域２２が正孔を再結合させる機能を十分に維持しつつ、水素又はヘリウムがゲート絶縁膜１１に影響を及ぼすことを抑制することができる。
【0092】
ライフタイムキラー領域２２を構成する水素又はヘリウムにより形成された点欠陥の濃度の深さ方向のピーク位置は、再結合促進層２３とドリフト層２との界面に対して水素又はヘリウムにより形成された点欠陥の濃度の半値全幅だけ浅いドリフト層２内の位置から、再結合促進層２３とドリフト層２との界面に対して半値全幅の５倍だけ深い再結合促進層２３内の位置までの範囲内にあってよい。第６実施形態に係るＳｉＣ半導体装置の他の構成は、図２に示した第１実施形態に係るＳｉＣ半導体装置と実質的に同様であるので、重複した説明を省略する。
【0093】
第６実施形態に係るＳｉＣ半導体装置の製造方法としては、第１実施形態に係るＳｉＣ半導体装置の製造方法と同様に、図３に示すように基板１ｐの上面に転位変換層２１をエピタキシャル成長させる。その後、第１実施形態に係るＳｉＣ半導体装置の製造方法とは異なり、転位変換層２１の上面に再結合促進層２３をエピタキシャル成長させる。そして、再結合促進層２３の上面にドリフト層２をエピタキシャル成長させる。
【0094】
その後、第１実施形態に係るＳｉＣ半導体装置の製造方法と同様に、図９の活性化アニールの工程よりも後、且つ図１６のソース電極１６の形成工程よりも前に、ドリフト層２の上面側からプロトン又はヘリウムイオンを照射することによりライフタイムキラー領域２２を形成する。第６実施形態に係るＳｉＣ半導体装置の製造方法の他の手順は、第１実施形態に係るＳｉＣ半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。
【0095】
第６実施形態によれば、転位変換層２１とドリフト層２との間に再結合促進層２３を設ける場合でも、ライフタイムキラー領域２２を精度よく形成することにより、内蔵ダイオードの通電劣化を抑制すると共に、活性素子のオン抵抗のばらつきを抑制することができる。
【0096】
（その他の実施形態）
上記のように、本開示の第１～第６実施形態を記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本開示の第１～第６実施形態を記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0097】
例えば、第１～第６実施形態に係るＳｉＣ半導体装置として、トレンチゲート型のＳｉＣ半導体装置を例示したが、プレーナゲート型のＳｉＣ半導体装置にも適用可能である。また、ＳｉＣ以外のワイドバンドギャップ半導体を材料とした半導体装置にも適用可能である。
【0098】
また、第１～第６実施形態において、ライフタイムキラーとしてプロトン又はヘリウムイオンを照射する場合を例示したが、プロトン又はヘリウムイオンの代わりに、電子線をＳｉＣ半導体装置の上面側又は下面側から照射してもよい。
【0099】
また、第１～第６実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0100】
１…ドレイン領域
１，１ｐ…基板
２，２ｐ…ドリフト層
３…電流拡散層
３ｐ…ｎ型イオン注入層
４ａ…第１埋込領域
４ｂ…ゲート底部保護領域
５…第２埋込領域
５ｐ…ｎ型イオン注入層
６…ベース領域
６ａ…電界緩和領域（ガードリング）
６ｐ…ベース領域
７…ソース領域
８…ベースコンタクト領域
９…トレンチ
１０…フィールド絶縁膜
１１…ゲート絶縁膜
１２…ゲート電極
１２ｐ…ポリシリコン層
１３…層間絶縁膜
１３ａ…コンタクトホール
１４…ソースコンタクト層
１５…バリアメタル層
１６…ソース電極
１７…分離領域
１８…ドレイン電極
２１…バッファ層（転位変換層）
２２，２２ａ…ライフタイムキラー領域
２３…再結合促進層
４０…酸化膜
５５…エピタキシャル成長層
６０，７０…酸化膜
８０…フォトレジスト膜
９０…酸化膜
１００…基板
１０１…チップ領域
１０１ａ…活性領域
１０１ｂ…終端領域（外周部）
１０２…ダイシングライン
１，１ｐ…基板
２，２ｐ…ドリフト層
３…電流拡散層
３ｐ…ｎ型イオン注入層
４ａ…第１埋込領域
４ｂ…ゲート底部保護領域
５…第２埋込領域
５ｐ…ｎ型イオン注入層
６…ベース領域
６ａ…電界緩和領域（ガードリング）
６ｐ…ベース領域
７…ソース領域
８…ベースコンタクト領域
９…トレンチ
１０…フィールド絶縁膜
１１…ゲート絶縁膜
１２…ゲート電極
１２ｐ…ポリシリコン層
１３…層間絶縁膜
１３ａ…コンタクトホール
１４…ソースコンタクト層
１５…バリアメタル層
１６…ソース電極
１７…分離領域
１８…ドレイン電極
２１…バッファ層（転位変換層）
２２，２２ａ…ライフタイムキラー領域
２３…再結合促進層
４０…酸化膜
５５…エピタキシャル成長層
６０，７０…酸化膜
８０…フォトレジスト膜
９０…酸化膜
１００…基板
１０１…チップ領域
１０１ａ…活性領域
１０１ｂ…終端領域（外周部）
１０２…ダイシングライン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】