特開 2024-73192 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024073192

(43)【公開日】2024-05-29

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20240522BHJP

   G02F 1/13357 20060101ALI20240522BHJP

   G02F 1/1334 20060101ALI20240522BHJP

   G02F 1/1343 20060101ALI20240522BHJP

   G09F 9/30 20060101ALI20240522BHJP

【ＦＩ】

G02F1/1368

G02F1/13357

G02F1/1334

G02F1/1343

G09F9/30 338

G09F9/30 348A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022184279

(22)【出願日】2022-11-17

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】花田 明紘

(72)【発明者】

【氏名】海東 拓生

(72)【発明者】

【氏名】小野寺 涼

(72)【発明者】

【氏名】伊藤 友幸

(72)【発明者】

【氏名】田中 良典

【テーマコード（参考）】

2H092

2H189

2H192

2H391

5C094

【Ｆターム（参考）】

2H092GA29

2H092GA50

2H092HA04

2H092HA06

2H092JA26

2H092JA35

2H092JA36

2H092JA39

2H092JA40

2H092JA46

2H092JB52

2H092KA08

2H092KA17

2H092PA13

2H092QA15

2H189AA04

2H189LA10

2H189LA20

2H192AA24

2H192BA02

2H192BC31

2H192CB05

2H192CB37

2H192CB83

2H192CC32

2H192EA22

2H192EA74

2H192EA76

2H192FB22

2H192JA53

2H391AA25

2H391AB04

5C094AA07

5C094BA43

5C094DA13

5C094DA15

5C094FB12

5C094FB14

5C094JA08

(57)【要約】

【課題】表示装置の輝度を向上させる。
【解決手段】表示装置は、第１基板の上に設けられた第１窒化絶縁膜と、第１窒化絶縁膜の上に設けられたゲート電極と、ゲート電極の上に設けられた第２窒化絶縁膜と、第２窒化絶縁膜の上に設けられた第１酸化絶縁膜と、第１酸化絶縁膜の上に設けられた酸化物半導体層と、を含み、ゲート電極は、第１チタン層、アルミニウム層、及び第２チタン層が第１窒化絶縁膜側から順に積層されており、第２チタン層の膜厚は、第１チタン層の膜厚より大きい。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１基板の上に設けられた第１窒化絶縁膜と、
前記第１窒化絶縁膜の上に第１方向に沿って設けられたゲート電極と、
前記ゲート電極の上に設けられた第２窒化絶縁膜と、
前記第２窒化絶縁膜の上に設けられた第１酸化絶縁膜と、
前記第１酸化絶縁膜の上に設けられた酸化物半導体層と、を含み、
前記ゲート電極は、第１チタン層、アルミニウム層、及び第２チタン層が前記第１窒化絶縁膜側から順に積層されており、
前記第２チタン層の膜厚は、前記第１チタン層の膜厚より大きい、表示装置。

【請求項2】

前記第２チタン層の膜厚は、前記第１チタン層の膜厚の５倍以上１０倍以下である、請求項１に記載の表示装置。

【請求項3】

前記第１チタン層は、前記第１窒化絶縁膜と接する、請求項１に記載の表示装置。

【請求項4】

前記第１窒化絶縁膜は、前記第２窒化絶縁膜と接し、
前記第１窒化絶縁膜及び前記第２窒化絶縁膜の合計の膜厚は、６００ｎｍ以上１０００ｎｍ以下である、請求項１に記載の表示装置。

【請求項5】

前記第１窒化絶縁膜の膜厚は、前記第２窒化絶縁膜の膜厚よりも大きい、請求項２に記載の表示装置。

【請求項6】

前記第２窒化絶縁膜の膜厚は、２００ｎｍ以上４００ｎｍ以下である、請求項３に記載の表示装置。

【請求項7】

前記第２窒化絶縁膜及び前記第１酸化絶縁膜は、ゲート絶縁膜として機能する、請求項３に記載の表示装置。

【請求項8】

前記第１基板に対向して設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられた液晶層と、
前記第１基板の側面又は前記第２基板との側面に向かって光が入るように配置される光源と、をさらに有する、請求項１に記載の表示装置。

【請求項9】

前記液晶層は、高分子分散型液晶であり、
前記高分子分散型液晶が散乱状態にあるとき、表示領域において画像を表示し、
前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記第１基板から前記第２基板の背景が視認され、前記第２基板から前記第１基板の背景が視認される、請求項８に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、表示装置に関する。

【背景技術】

【0002】

近年、一方の面から、反対側の他方の面の背景を視認可能な透明ディスプレイの開発が進んでいる（特許文献１参照）。透明ディスプレイでは、表裏両面から映像を見ることができるため、透明ディスプレイを間に挟んで対向する二つの方向から映像又は文字を視認することができる。

【0003】

透明ディスプレイなどの表示装置では、ゲート配線及びソース配線等の配線抵抗を低減するために、抵抗が低い配線材料を用いることが好ましい。抵抗が低い配線材料として、例えば、アルミニウム、銅を用いることで、信号遅延を低減することができる。その一方で、アルミニウムは、耐熱性が低く、マイグレーションにより配線の表面に凹凸が生じることが知られている。そこで、アルミニウムの上に、チタン、モリブデン、又はタングステンなどのアルミニウムよりも融点が高い金属材料を積層することで、アルミニウムのマイグレーションを抑制している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１６０２５４号公報

【特許文献2】国際公開第２０１８／１３０９２０号

【発明の概要】

【発明が解決しようとする課題】

【0005】

アルミニウムのように耐熱性が低い配線材料として用いて積層構造にて配線を形成する場合、配線の側面においてエッチング残渣が生じる場合がある。配線の側面においてこのようなエッチング残渣が生じている場合には、表示装置において、光の導光を妨げることになり、輝度が低下するおそれがある。

【0006】

本発明の一実施形態では、表示装置の輝度を向上させることを目的の一つとする。

【課題を解決するための手段】

【0007】

本発明の一実施形態に係る表示装置は、第１基板の上に設けられた第１窒化絶縁膜と、第１窒化絶縁膜の上に設けられたゲート電極と、ゲート電極の上に設けられた第２窒化絶縁膜と、第２窒化絶縁膜の上に設けられた第１酸化絶縁膜と、第１酸化絶縁膜の上に設けられた酸化物半導体層と、を含み、ゲート電極は、第１チタン層、アルミニウム層、及び第２チタン層が第１窒化絶縁膜側から順に積層されており、第２チタン層の膜厚は、第１チタン層の膜厚より大きい。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態に係る表示装置の概要を説明する斜視図である。

【図2】図１に示す表示装置のＡ１－Ａ２間に対応する構造を示す断面模式図である。

【図3】本発明の一実施形態に係る表示装置の構成を説明する平面図である。

【図4】本発明の一実施形態に係る表示装置における画素の断面図である。

【図5】本発明の一実施形態に係る表示装置における画素を表すブロック図である。

【図6】本発明の一実施形態に係る表示装置における画素のタイミングチャートである。

【図7】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。

【図8】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。

【図9】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。

【図10】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。

【図11】本発明の一実施形態に係る表示装置における画素の平面レイアウトである。

【図12】試料Ａ～試料Ｉの各々について、ゲート電極の表面凹凸及び端部の形状について観察したＳＥＭ写真である。

【図13】試料Ｊ～試料Ｍの各々について、ゲート電極の表面凹凸及び端部の形状について観察したＳＥＭ写真である。

【図14】本実施例における光学シミュレーションのモデル図である。

【図15】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図16】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図17】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図18】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図19】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図20】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図21】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図22】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図23】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図24】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【図25】本実施例における光学シミュレーションによって得られたｘｙ色度図である。

【発明を実施するための形態】

【0009】

以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、重複する説明を省略することがある。なお、本明細書等において、序数は、部品や部位等を区別するために便宜上付与するためのものであり、優先順位や順番を示すものではない。

【0010】

本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。また、ある一つの膜を加工して複数の膜を形成した場合、本明細書等において、－１、－２等と区別して記載する場合がある。

【0011】

なお、本明細書等において、「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書等では、側面視において、後述する第１基板から画素電極に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0012】

また、本明細書等において、ボトムゲート駆動とは、半導体層の下方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書等において、トップゲート駆動とは、半導体層の上方に配置されたゲート電極によって、オンオフが制御されるものである。また、本明細書において、デュアルゲート駆動とは、半導体層の上下に配置されたゲート電極に、同じ制御信号を入力することによって、オンオフが制御されるものである。

【0013】

（第１実施形態）
本発明の一実施形態に係る表示装置１０について、図１～図１１を参照して説明する。

【0014】

＜表示装置の概要＞
図１は、本発明の一実施形態に係る表示装置１０の斜視図を示す。表示装置１０は、アレイ基板１５０、対向基板１５２、及びアレイ基板１５０と対向基板１５２との間の液晶層（図示されず）と、ゲート駆動回路２８と、ソース駆動回路３８と、を含む表示パネル１０２と、光源１０４と、表示パネル１０２を挟む第１透明基板１５１Ａ及び第２透明基板１５１Ｂと、を含む。図１を参照する以下の説明において、表示パネル１０２における平面の一方向をＤ１方向とし、Ｄ１方向と直交する方向をＤ２方向とし、Ｄ１－Ｄ２平面に直交する方向をＤ３方向とする。

【0015】

アレイ基板１５０及び対向基板１５２は透光性を有する。アレイ基板１５０及び対向基板１５２は、好ましくは可視光に対して透明である。対向基板１５２は、アレイ基板１５０に対向するようにＤ３方向に配置される。アレイ基板１５０と対向基板１５２とは間隙を有して対向配置された状態で、シール材１５４によって貼り合わされている。アレイ基板１５０と対向基板１５２との間の間隙には、図示されない液晶層が設けられている。

【0016】

表示パネル１０２は、表示領域１２と、表示領域１２の外側の周辺領域１４とを有する。表示領域１２には、複数の画素ＰＩＸが行方向及び列方向に配置されている。ここで、行方向とはＤ１方向に平行な方向を指し、列方向とはＤ２方向に平行な方向を指すものとする。表示領域１２には、行方向にｍ個の画素が配列され、列方向にはｎ個の画素が配列される。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて適宜設定される。表示領域１２には、Ｄ１方向にゲート配線（走査信号線ともいう）が配設され、Ｄ２方向にソース配線（データ信号線ともいう）が配設される。

【0017】

アレイ基板１５０の周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８が設けられる。図１は、ゲート駆動回路２８及びソース駆動回路３８が、集積回路（ＩＣ）で提供され、アレイ基板１５０にＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装される態様を示す。ゲート駆動回路２８及びソース駆動回路３８は、図示される態様に限定されず、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）方式で実装されてもよいし、アレイ基板１５０の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）によって形成されてもよい。

【0018】

周辺領域１４には、ゲート配線領域３２、コモン配線領域２２、及びソース配線領域４２が配設される。ゲート配線領域３２は、ゲート駆動回路２８と表示領域１２に配設されるゲート配線ＧＬとを接続する配線により形成されるパターンが設けられる領域である。コモン配線領域２２は、コモン配線により形成されるパターンが設けられる領域である。コモン配線領域２２は、回路的には、対向基板１５２に設けられるコモン電極２１８（図４参照）にコモン電圧を印加する配線として用いられる。ソース配線領域４２は、ソース駆動回路３８と表示領域１２に配設されるデータ信号線１０９とを接続する配線により形成されるパターンが設けられる領域である。

【0019】

光源１０４は、Ｄ１方向に沿った構造を有する。光源１０４は、例えば、Ｄ１方向に沿って配列された発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）により構成される。光源１０４の詳細な構造に限定はなく、Ｄ１方向に配列される発光ダイオードに加え、反射板、拡散板、レンズなどの光学部材が含まれてもよい。光源１０４及び光源１０４を制御する発光制御回路１１０は表示パネル１０２と独立した別部材として設けられていてもよい。また、光源１０４は、ゲート駆動回路２８及びソース駆動回路３８と同期する発光制御回路１１０により発光のタイミングが制御されるものであってもよい。光源１０４を制御する発光制御回路１１０は、表示パネル１０２とは別に光源１０４と同じく別部材として設けられていてもよく、個別部品としてアレイ基板１５０に実装されてもよいし、ゲート駆動回路２８又はソース駆動回路３８に組み込まれていてもよい。

【0020】

第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示領域１２及び周辺領域１４を挟むように設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、表示パネル１０２の保護部材としての機能を有する。また、図２を参照して説明されるように、第１透明基板１５１Ａ及び第２透明基板１５１Ｂは光源１０４から出射された光を表示パネル１０２に導入する導光板としての機能を有する。

【0021】

図２は、図１に示すＡ１－Ａ２間に対応する表示装置１０の断面構造を示す。図２に示すように、表示パネル１０２のアレイ基板１５０側に第１透明基板１５１Ａが設けられ、対向基板１５２側に第２透明基板１５１Ｂが設けられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、ガラス基板、又はプラスチック基板が用いられる。第１透明基板１５１Ａ及び第２透明基板１５１Ｂは、アレイ基板１５０及び対向基板１５２と同等の屈折率を有していることが好ましい。アレイ基板１５０と第１透明基板１５１Ａ、及び対向基板１５２と第２透明基板１５１Ｂとは、図示されない透明接着剤で接着される。

【0022】

表示パネル１０２は、アレイ基板１５０と、対向基板１５２とが対向するように配置され、その間に液晶層２１０が設けられる。アレイ基板１５０は対向基板１５２より大きく、周辺領域１４の一部が対向基板１５２から露出するような大きさを有する。アレイ基板１５０には、駆動回路（図２では、ソース駆動回路３８）が実装される。また、アレイ基板１５０の周縁部には、フレキシブル配線基板１２４が取り付けられる。

【0023】

光源１０４は、第１透明基板１５１Ａ又は第２透明基板１５１Ｂの一つの側面に隣接するように配置される。図２は、光源１０４が第２透明基板１５１Ｂの一つの側面に沿って配置された構成を示す。また、図２は、光源１０４がアレイ基板１５０に取り付けられた構成を示すが、光源１０４を配置する構成に限定はなく、取り付け位置を固定できるものであれば取り付け構造に限定はない。光源１０４は、例えば、表示パネル１０２を囲む筐体によって支持されてもよい。

【0024】

図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃに沿って配置される。図２に示すように、光源１０４は、第２透明基板１５１Ｂの第１側面１５Ｃへ光Ｌを照射する。光源１０４は、第１側面１５Ｃに向けて光Ｌを出射することからサイド光源と呼ばれることもある。光源１０４に対向する第２透明基板１５１Ｂの第１側面１５Ｃは光入射面となる。

【0025】

図２に模式的に示すように、第２透明基板１５１Ｂの第１側面１５Ｃから入射した光Ｌは、対向基板１５２の第２平面１５Ｂ、第１透明基板１５１Ａの第１平面１５Ａで反射しながら、第１側面１５Ｃから遠ざかる方向（Ｄ２方向）へ伝搬する。第１透明基板１５１Ａの第１平面１５Ａ及び第２透明基板１５１Ｂの第２平面１５Ｂから外部へ光Ｌが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになる。このとき、第１平面１５Ａ及び第２平面１５Ｂへ入射する光Ｌの入射角が臨界角よりも大きければ、全反射することになり、第１平面１５Ａ及び第２平面１５Ｂで反射しながらＤ２方向へ導光する。

【0026】

液晶層２１０は、高分子分散型液晶で形成される。高分子分散型液晶で形成される液晶層２１０は、画素ＰＩＸ（図１参照）ごとに散乱状態と非散乱状態が制御される。図２に示すように、第１平面１５Ａ及び第２平面１５Ｂで反射しながら伝搬する光Ｌは、液晶層２１０が散乱状態となっている画素があると、少なくとも一部の光が散乱され、散乱光の入射角が臨界角よりも小さな角度となって、散乱光ＬＡ、ＬＢがそれぞれ第１平面１５Ａ及び第２平面１５Ｂから外部に出射され、出射された散乱光ＬＡ、ＬＢは、観察者に観察される。表示パネル１０２において、散乱光ＬＡ、ＬＢが出射される以外の領域は、アレイ基板１５０及び対向基板１５２、並びに第１透明基板１５１Ａ及び第２透明基板１５１Ｂが透光性を有し（可視光に対して透明であり）、液晶層２１０が非散乱状態であるため実質的に透明であり、観察者は表示パネル１０２を通して背面側を視認することができる。

【0027】

図３は、本発明の一実施形態に係る表示装置１０のアレイ基板１５０の構成を説明する平面図である。図３に示すように、アレイ基板１５０は、表示領域１２及び周辺領域１４を含む。

【0028】

表示領域１２は、マトリクス状に配列された複数の画素ＰＩＸを有する。複数の画素ＰＩＸの各々は、複数のトランジスタ及び液晶素子を有する。

【0029】

周辺領域１４は、表示領域１２を囲むように設けられる。なお、周辺領域１４とは、アレイ基板１５０において、表示領域１２からアレイ基板１５０の端部までの領域をいう。言い換えると、周辺領域１４は、アレイ基板１５０上で表示領域１２が設けられる以外の領域（すなわち、表示領域１２の外側の領域）をいうものとする。

【0030】

周辺領域１４には、ゲート駆動回路２８及びソース駆動回路３８の他に、ゲート配線領域３２、ソース配線領域４２、コモン配線１６、１８、コモン配線領域２２、端子部２６、３６、フレキシブルプリント回路２４、３４及び各種検査回路が設けられている。端子部２６、３６は、アレイ基板１５０の一辺に沿って配置されている。

【0031】

端子部２６には、フレキシブルプリント回路２４が接続されている。フレキシブルプリント回路２４は、ゲート駆動回路２８、コモン配線１６、１８、ＥＳＤ用保護回路５９、ＱＤパッド５６に各種信号を供給する。ゲート駆動回路２８は、複数のゲート配線ＧＬと接続されており、複数のゲート配線ＧＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のゲート配線ＧＬが設けられた領域をゲート配線領域３２として表しており、複数のゲート配線ＧＬの詳細な配置については図示を省略している。２つのゲート駆動回路２８と接続されるゲート配線ＧＬの本数は、表示領域１２における画素ＰＩＸの行の数に相当する。なお、図３において、ゲート配線領域３２は、表示領域１２と離間して設けられている構成を示すが、実際にはゲート配線ＧＬと画素ＰＩＸとは電気的に接続されている。

【0032】

端子部３６には、フレキシブルプリント回路３４が接続されている。フレキシブルプリント回路３４は、ソース駆動回路３８に映像信号を供給する。ソース駆動回路３８は、複数のソース配線ＳＬと接続されており、複数のソース配線ＳＬの各々は、表示領域１２における複数の画素ＰＩＸの各々と電気的に接続されている。図３では、複数のソース配線ＳＬが設けられた領域を、ソース配線領域４２として表しており、複数のソース配線ＳＬの詳細な配置については図示を省略している。８つのソース駆動回路３８と接続されるソース配線ＳＬの本数は、表示領域１２における画素ＰＩＸの列の数の少なくとも３倍に相当する。本実施形態では、ソース配線ＳＬの本数は、表示領域１２における画素ＰＩＸの列の数の４倍の場合について説明する。なお、図３において、ソース配線領域４２は、表示領域１２と離間して設けられている構成を示すが、実際にはソース配線ＳＬと画素ＰＩＸとは電気的に接続されている。

【0033】

ゲート配線領域３２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ゲート検査回路４８、及び検査ライン５４が設けられている。ソース配線領域４２と表示領域１２との間には、コモン配線１８、ＥＳＤ用保護回路４６、ソース検査回路５２及び検査ライン５４が設けられている。検査ライン５４は、ＥＳＤ用保護回路５８と、ＱＤパッド５６と接続されている。また、コモン配線１８は、ＥＳＤ用保護回路５９と接続されている。

【0034】

コモン配線１６は、アレイ基板１５０における周辺領域１４を囲むように設けられており、２つのフレキシブルプリント回路２４から信号が供給される。また、コモン配線１６は、メッシュ状のコモン配線領域２２と電気的に接続されている。

【0035】

＜画素の断面構造＞
図４を参照して、本発明の一実施形態に係る表示装置１０の構成について説明する。図４は、本発明の一実施形態に係る表示装置１０における画素ＰＩＸの断面図である。

【0036】

図４に示すように、アレイ基板１５０の上に、トランジスタＴｒが設けられている。トランジスタＴｒは、アレイ基板１５０の上に設けられた導電層２０２－１と、導電層２０２－１と対向して設けられた酸化物半導体層２０４－１と、導電層２０２－１と酸化物半導体層２０４－１との間に設けられたゲート絶縁膜２０３と、酸化物半導体層２０４－１の上に設けられた導電層２０６－３及び導電層２０６－４と、を有する。ここで、導電層２０２－１は、ゲート配線ＧＬ（ゲート電極）として機能し、導電層２０６－４はソース配線ＳＬ（ソース電極）として機能する。本実施形態では、トランジスタＴｒとして、ボトムゲート型のトランジスタを用いる例について説明する。

【0037】

表示装置１０を大型や高精細なパネルに適用する場合、ゲート配線ＧＬ及びソース配線ＳＬ等の配線抵抗を低減するために、抵抗が低い配線材料を用いることが好ましい。抵抗が低い配線材料として、例えば、アルミニウム、銅を用いることで、信号遅延を低減することができる。その一方で、アルミニウムは、耐熱性が低く、マイグレーションにより配線の表面に凹凸が生じることが知られている。そこで、アルミニウムの上に、チタン、モリブデン、又はタングステンなどのアルミニウムよりも融点が高い金属材料を積層することで、アルミニウムのマイグレーションを抑制している。

【0038】

例えば、アルミニウムの上に膜厚が厚いチタンを積層する場合、チタンを成膜するときにチタンが柱状に成長する。このようなチタンの上にレジストマスクを形成してエッチングを行うと、レジストマスクの端部にてチタンが柱状に沿って柱状にエッチングされてしまう。また、この柱状にエッチングされたチタンがマスクとなり、アルミニウムも柱状にエッチングされてしまう。これにより、配線の側面には、エッチング残渣が生じてしまう。

【0039】

図２において説明したように、透明ディスプレイでは、光源１０４から射出された光は、第２透明基板１５１Ｂの第１側面１５Ｃに入射されて、全反射を繰り返してＤ２方向へ導光する。そのため、ゲート配線ＧＬ及びソース配線ＳＬの表面に凹凸が生じている場合や、側面にエッチング残渣が生じている場合には、光の導光を妨げることになり、輝度が低下するおそれがある。

【0040】

また、透明ディスプレイを構成するトランジスタＴｒに用いる半導体層として、透光性を有する酸化物半導体を用いる。酸化物半導体は成膜過程において、酸素欠陥が生じやすいという性質がある。酸化物半導体層と酸化絶縁膜とが接することにより、表示パネル１０２の製造工程における熱処理により、酸化シリコン膜から酸素が放出されることで、酸素によって酸素欠陥を修復することができる。酸化物半導体層と接する酸化絶縁膜として、例えば、酸化シリコン膜を用いることが好ましい。

【0041】

ボトムゲート構造のトランジスタでは、酸化シリコン膜をゲート絶縁膜として用いる場合、酸化シリコン膜がアレイ基板と接する場合がある。しかしながら、アレイ基板に含まれる不純物元素が、酸化シリコン膜を通じて酸化物半導体層に到達してしまうおそれがある。ゲート絶縁膜として、ゲート電極側から窒化シリコン膜と酸化シリコン膜とを積層する場合、窒化シリコン膜とアレイ基板とが接することにより、アレイ基板に含まれる不純物元素をブロックすることができる。

【0042】

このように、ゲート絶縁膜として窒化シリコン膜と酸化シリコン膜とを積層して設ける場合、窒化シリコン膜と酸化シリコン膜との屈折率の違いにより、透明ディスプレイの色度ばらつきが大きくなってしまうという問題が生じてしまう。

【0043】

本発明の一実施形態において、下地膜として機能する窒化絶縁膜２０１（第１窒化絶縁膜ともいう）の上に、導電層２０２－１（ゲート電極）として第１チタン層２０２ａ－１、アルミニウム層２０２ｂ－１、第２チタン層２０２ｃ－１の積層を設ける。このとき、第２チタン層２０２ｃ－１の膜厚は、第１チタン層２０２ａ－１の膜厚よりも大きくすることが好ましい。

【0044】

窒化絶縁膜２０１の上に、第１チタン層２０２ａ－１、アルミニウム層２０２ｂ－１、及び第２チタン層２０２ｃ－１の積層を設けることにより、ゲート電極の表面凹凸を低減することができる。このとき、第２チタン層２０２ｃ－１の膜厚は、第１チタン層２０２ａ－１の膜厚の５倍以上１０倍以下であることが好ましい。第１チタン層２０２ａ－１の膜厚は、例えば、１０ｎｍ以上２５ｎｍ以下である。第２チタン層２０２ｃ－１の膜厚は、例えば、５０ｎｍ以上２５０ｎｎ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下であり、より好ましくは５０ｎｍ以上１００ｎｍ以下である。また、アルミニウム層２０２ｂ－１に膜厚は、例えば、１００ｎｍ以上７００ｎｍ以下である。

【0045】

また、第１チタン層２０２ａ－１は、窒化絶縁膜２０１と接することが好ましい。下地膜として、酸化絶縁膜を用いる場合、ゲート電極の表面凹凸が改善されない。

【0046】

これに対し、第１チタン層２０２ａ－１を窒化絶縁膜２０１と接するように設けることで、ゲート電極（導電層２０２）の表面凹凸を低減することができる。また、窒化絶縁膜２０１によって、アレイ基板１５０からの不純物をブロックすることができるため好ましい。

【0047】

窒化絶縁膜２０１は、窒化絶縁膜２０３ａ（第２窒化絶縁膜ともいう）と接し、窒化絶縁膜２０１及び窒化絶縁膜２０３ａの合計の膜厚は、６００ｎｍ以上１０００ｎｍ以下である。このように、窒化絶縁膜２０１及び窒化絶縁膜２０３ａの膜厚を設定することで、表示装置１０の色度のばらつきを抑制することができる。

【0048】

窒化絶縁膜２０３ａは、ゲート絶縁膜２０３の一部として用いられるため、膜厚の範囲に制限がある。例えば、窒化絶縁膜２０３ａの膜厚は、２００ｎｍ以上４００ｎｍ以下であることが好ましい。このとき、窒化絶縁膜２０１の膜厚は、２００ｎｍ以上８００ｎｍ以下である。窒化絶縁膜２０１は、導電層２０２－１（ゲート電極）よりも下方に設けられるため、トランジスタＴｒの特性に影響を与えない。そのため、窒化絶縁膜２０１の膜厚は、窒化絶縁膜２０３ａの膜厚に応じて、適宜設定すればよい。窒化絶縁膜２０１の膜厚は、窒化絶縁膜２０３ａの膜厚よりも大きくてもよいし、小さくてもよい。

【0049】

窒化絶縁膜２０３ａ及び酸化絶縁膜２０３ｂは、ゲート絶縁膜２０３として機能する。このとき、ゲート絶縁膜２０３の膜厚は、例えば、３００ｎｍ以上７００ｎｍ以下であることが好ましい。

【0050】

トランジスタＴｒの上には絶縁膜２０５が設けられている。絶縁膜２０５は、パッシベーション膜として機能する。絶縁膜２０５は、酸化絶縁膜２０５ａ及び窒化絶縁膜２０５ｂを有する。酸化絶縁膜２０５ａと、酸化絶縁膜２０３ｂとにより、酸化物半導体層２０４－１を挟むことにより、プロセス中に、酸化絶縁膜２０３ｂ及び酸化絶縁膜２０５ａから酸素が放出される。これにより、酸化物半導体層２０４－１の酸素欠陥を修復できるため、好ましい。また、絶縁膜２０５の上において、酸化物半導体層２０４－１と対向する位置に導電層２０８－１が設けられている。導電層２０８－１は、バックゲート電極として機能する。本実施形態では、トランジスタＴｒをボトムゲート駆動のトランジスタであるとして説明するが、これに限定されず、トップゲート駆動のトランジスタであってもよいし、デュアルゲート駆動のトランジスタであってもよい。

【0051】

導電層２０８－１及び絶縁膜２０５の上に、平坦化膜２０７が設けられている。平坦化膜２０７は、トランジスタＴｒを構成する各種配線の凹凸を緩和するために設けられている。表示装置１０を、透明ディスプレイに適用する場合、画素ＰＩＸの開口領域において、平坦化膜２０７は除去されることが好ましい。これにより、開口領域において平坦化膜２０７により光が吸収されてしまうことを抑制することができる。

【0052】

平坦化膜２０７及び絶縁膜２０５の上に、透明導電層２１２が設けられている。透明導電層２１２の上に、導電層２１４が設けられている。透明導電層２１２及び導電層２１４は、容量配線として機能する。透明導電層２１２及び導電層２１４の上に絶縁膜２０９が設けられている。絶縁膜２０９の上に画素電極２１６が設けられている。画素電極２１６は、絶縁膜２０５、２０９に設けられた開口を介して導電層２０６－３と接続されている。

【0053】

アレイ基板１５０と対向するように対向基板１５２が設けられている。対向基板１５２には、遮光層２１９及びコモン電極２１８が設けられている。遮光層２１９は、ブラックマトリクスとして機能する。図４に示す構造では、遮光層２１９は、導電層２０６－４と重なる領域に設けられる。遮光層２１９は、ゲート配線ＧＬ、及び図７に示すソース配線ＳＬ１～ソース配線ＳＬ４を覆うように、格子状に配置される。コモン電極２１８は、表示領域１２の全面に広がる大きさを有する。遮光層２１９は、金属膜で形成されていてもよく、透明導電膜で形成されるコモン電極２１８に接して設けられることで、補助電極としての機能を有する。アレイ基板１５０と対向基板１５２との間には液晶層２１０が設けられており、シール材１５４（図１参照）によって封止されている。画素電極２１６と、液晶層２１０と、コモン電極２１８とにより、液晶素子ＬＥが構成される。

【0054】

＜表示装置１０の各部材の材質＞
アレイ基板１５０、対向基板１５２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、アレイ基板１５０、対向基板１５２が可撓性を有する必要がある場合は、アレイ基板１５０、対向基板１５２としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。アレイ基板１５０、対向基板１５２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。また、表示装置１０を透明ディスプレイや大型や高精細のディスプレイに適用する場合には、アレイ基板１５０及び対向基板１５２として、ガラス基板を用いることが好ましい。また、第１透明基板１５１Ａ及び第２透明基板１５１Ｂについては、アレイ基板１５０及び対向基板１５２を保護するために設ける。そのため、例えば、透光性を有するガラス基板、プラスチック基板等を用いることが好ましい。

【0055】

窒化絶縁膜２０１、２０３ａ、２０５ｂ、絶縁膜２０９として、窒化シリコン（ＳｉＮ_x）、窒化酸化シリコン（ＳｉＮ_xＯ_y）、窒化アルミニウム（ＡｌＮ_x）、窒化酸化アルミニウム（ＡｌＮ_xＯ_y）、を用いる。本実施形態では、窒化絶縁膜２０１、２０３ａ、２０５ｂ、絶縁膜２０９として、窒化シリコンを用いる。窒化シリコン膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。

【0056】

酸化絶縁膜２０３ｂ、２０５ａとして、酸化シリコン（ＳｉＯ_x）、酸化窒化シリコン（ＳｉＯ_xＮ_y）、酸化アルミニウム（ＡｌＯ_x）、酸化窒化アルミニウム（ＡｌＯ_xＮ_y）、を用いる。本実施形態では、酸化絶縁膜２０３ｂ、２０５ａとして、酸化シリコンを用いる。酸化シリコン膜は、例えば、ＣＶＤ法により形成される。

【0057】

上記のＳｉＯ_xＮ_y及びＡｌＯ_xＮ_yは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮ_xＯ_y及びＡｌＮ_xＯ_yは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。

【0058】

平坦化膜２０７として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いることができる。

【0059】

導電層２０２として、上述したように、抵抗が低い配線材料を、融点が高い配線材料で挟む構成が好ましい。抵抗が低い配線材料として、アルミニウム、又は銅が挙げられる。また、融点が高い配線材料として、チタン、モリブデン、又はタングステンが挙げられる。同様に、導電層２０６についても、抵抗が低い配線材料を、融点が高い配線材料で挟む構成が好ましい。なお、導電層２０６は、導電層２０２と同様に、第１チタン層２０２ａ、アルミニウム層２０２ｂ、第２チタン層２０２ｃの順で積層された構造を有していてもよい。

【0060】

導電層２０８、及び導電層２１４として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。

【0061】

酸化物半導体層２０４として、半導体の特性を有する酸化物半導体を用いることができる。酸化物半導体層２０４は透光性を有する。例えば、酸化物半導体層２０４として、インジウム（Ｉｎ）を含む２種類以上の金属を含む酸化物半導体が用いられる。酸化物半導体層２０４として、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体を酸化物半導体層２０４として用いてもよい。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いてもよい。ただし、本実施形態で使用される酸化物半導体層２０４は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。酸化物半導体層２０４はアモルファスであってもよく、多結晶であってもよい。酸化物半導体層２０４はアモルファスと結晶の混相であってもよい。

【0062】

透明導電層２１２、画素電極２１６、及びコモン電極２１８として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。ブラックマトリクスＢＭに用いる遮光層２１９は黒色の樹脂又は金属材料で形成することができる。ブラックマトリクスＢＭはコモン電極２１８と接して形成される（図４参照）。透明導電膜で形成されるコモン電極２１８に対し、ブラックマトリクスＢＭを金属材料で形成することで、抵抗損失を低減するための補助電極としての機能を持たせることができる。ブラックマトリクスＢＭを形成する金属材料としては、アルミニウムに対して相対的に反射率が低い、クロム、モリブデン、チタンなどを単層で、又は積層して用いてもよい。積層の場合はアルミニウムを用いてもよい。

【0063】

表示装置１０を透明ディスプレイに適用する場合、液晶層２１０として、高分子分散型液晶を用いることが好ましい。高分子分散型液晶は、バルク及び微粒子を含む。微粒子は、バルク内で画素電極２１６とコモン電極２１８との電位差に応じて配向が変化する。画素ＰＩＸ毎に、画素電極２１６の電位が個別に制御されることで、画素ＰＩＸ毎に少なくとも透光及び分散のいずれかの度合いが制御される。液晶層（微粒子）の散乱度は、各画素電極２１６の電圧とコモン電極２１８の電圧に応じて制御される。例えば、液晶層は各画素Ｐｉｘの電圧とコモン電極２１８との間の電圧が大きくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよいし、各画素電極２１６の電圧とコモン電極２１８との間の電圧が小さくなるほど散乱度が大きくなるような高分子分散型液晶を用いてもよい。

【0064】

液晶層２１０において、バルク及び微粒子の常光屈折率は互いに等しい。画素電極２１６とコモン電極２１８との間に電圧が印加されていない状態では、あらゆる方向においてバルク及び微粒子との間の屈折率差がゼロになる。液晶層２１０は、光源から射出された光を散乱しない非散乱状態となる。光源から射出された光は、図２に示すように、第２透明基板１５１Ｂの第２平面１５Ｂ及び第１透明基板１５１Ａの第１平面１５Ａで反射しながら、光源１０４（発光部）から遠ざかる方向に伝播する。液晶層２１０が光源から射出された光Ｌを散乱しない非散乱状態であると、アレイ基板１５０から対向基板１５２の背景が視認され、対向基板１５２からアレイ基板１５０の背景が視認される。

【0065】

電圧が印加された画素電極２１６とコモン電極２１８との間では、微粒子の光軸は、画素電極２１６とコモン電極２１８との間に発生する電界によって傾くことになる。バルクの光軸は、電界によって変化しないため、バルクの光軸と微粒子の光軸の向きは互いに異なる。電圧が印加された画素電極２１６がある画素ＰＩＸにおいて、光源から射出された光が散乱される。上述したように散乱された光源から射出された光の一部が第1透明基板１５１Ａの第１平面又は第２透明基板１５１Ｂの第２平面から外部に放射された光は、観察者に観察される。

【0066】

電圧が印加されていない画素電極２１６がある画素ＰＩＸでは、アレイ基板１５０の第１主面から対向基板１５２の第１主面側の背景が視認され、対向基板１５２の第１主面２０Ａからアレイ基板１５０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１０は、映像信号が入力されると、画像が表示される画素ＰＩＸの画素電極２１６に電圧が印加され、映像信号に基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。

【0067】

本実施形態では、アレイ基板１５０と、アレイ基板１５０の上に設けられるゲート電極（導電層２０２－１）との間に、窒化絶縁膜２０１を設ける場合について説明するが、本発明の一実施形態はこれに限定されない。例えば、対向基板１５２と、対向基板１５２の上に設けられる遮光層２１９（図４中では、遮光層２１９は、対向基板１５２の下方に設けられる）と、の間に窒化絶縁膜を設けてもよい。このとき、遮光層２１９の積層構造を、ゲート電極の積層構造と同様にしてもよい。つまり、遮光層２１９を、例えば、第１チタン層、アルミニウム、第２チタンの積層構造としてもよい。このとき、第１チタン層は、窒化絶縁膜と接して設けられ、第２チタン層は、コモン電極２１８と接して設けられる。また、第２チタン層の膜厚は、第１チタン層の膜厚よりも大きいことが好ましく、第２チタン層の膜厚は、第１チタン層の膜厚の５倍以上１０倍以下であることが好ましい。

【0068】

遮光層２１９は、対向基板１５２の上に形成された窒化絶縁膜の上に形成される。遮光層２１９を導電層２０２（ゲート電極）と同様の積層構造とすることで、遮光層２１９の表面に凹凸が生じること、及び遮光層２１９の側面にエッチング残渣が生じることを抑制することができる。

【0069】

＜画素回路＞
図５は、本発明の一実施形態に係る表示装置１０が有する画素ＰＩＸの画素回路を説明する図である。本実施形態では、４本のゲート配線に同時にオン電圧を供給し、列方向に並ぶ４つの画素を４本のソース配線によって同時に充電することが可能な表示装置１０について説明する。これにより、ライン順次の水平期間よりも、１水平期間を長くすることができる。言い換えると、表示領域１２に配置された全画素ラインのスキャンに必要な時間を１／４に短縮することができる。したがって、透明ディスプレイのような高速駆動パネルや、大型や高精細なパネルにおいて、画素の充電期間を十分に確保することができる。以下に、本実施形態における画素の構成について詳細に説明する。

【0070】

図５において、４つの画素ＰＩＸ１～ＰＩＸ４が列方向（Ｄ２方向）に配列されている。４つの画素ＰＩＸ１～ＰＩＸ４の各々は、４本のゲート配線ＧＬ１～ＧＬ４の各々と電気的に接続されている。また、４つの画素ＰＩＸ１～ＰＩＸ４の各々は、４本のソース配線ＳＬ１～ＳＬ４の各々と電気的に接続されている。４つの画素ＰＩＸ１～ＰＩＸ４の各々は、容量配線ＣＷと接続されている。表示領域１２においては図４に示す導電層２１４及び透明導電層２１２が容量配線ＣＷに相当する。以降の説明において、画素ＰＩＸ１～ＰＩＸ４を各々区別しない場合には、画素ＰＩＸと記載する。ゲート配線ＧＬ１～ＧＬ４の各々、及びソース配線ＳＬ１～ＳＬ４の各々についても区別しない場合には、ゲート配線ＧＬ及びソース配線ＳＬと記載する。

【0071】

画素ＰＩＸは、トランジスタＴｒ、液晶素子ＬＥ、及び保持容量Ｃを有する。トランジスタＴｒのゲートは、ゲート配線ＧＬと接続され、トランジスタＴｒのソースは、ソース配線ＳＬと接続され、トランジスタＴｒのドレインは液晶素子ＬＥの一方の電極及び保持容量Ｃの一方の電極と接続される。液晶素子ＬＥの他方の電極は、コモン配線ＣＬと接続される。保持容量Ｃの他方の電極は、容量配線ＣＷと接続される。

【0072】

トランジスタＴｒは、オン状態とオフ状態とを切り替えることにより、ソース配線から供給された映像信号の画素への書き込み時間を制御する機能を有する。トランジスタＴｒをオン状態とすることにより、ソース配線から供給された映像信号に対応する電位を、トランジスタＴｒと電気的に接続された保持容量Ｃに書き込むことができる。また、トランジスタＴｒをオフ状態とすることにより、保持容量Ｃに保持された電位を保持することができる。

【0073】

図６は、本発明の一実施形態に係る表示装置１０のタイミングチャートである。通常、ゲート配線ＧＬは、１行ずつオン電圧が供給されることで、Ｄ２方向に並ぶ画素列を同一のソース配線で順次充電する。これに対し、本実施形態では、４本のゲート配線ＧＬに同時にオン電圧が供給されることで、４つの画素の各々のトランジスタＴｒが同時にオン状態となる。この状態で、異なるソース配線ＳＬ１～ＳＬ４に対して同時に映像信号が供給される。これにより、Ｄ２方向に並ぶ４つの画素を同時に駆動することが可能となる。

【0074】

図５に示すように、１列の画素を挟むように、ソース配線ＳＬ１及びソース配線ＳＬ３と、ソース配線ＳＬ２及びソース配線ＳＬ４とが設けられている。言い換えると、１列の画素と１列の画素との間には、４本のソース配線ＳＬ１～ＳＬ４が配置されることになる。

【0075】

ソース配線ＳＬ１とソース配線ＳＬ３とは、交差する領域を有する。また、ソース配線ＳＬ２とソース配線ＳＬ４とは、交差する領域を有する。言い換えると、ソース配線ＳＬ１とソース配線ＳＬ３とを入れ替えて配置し、ソース配線ＳＬ２とソース配線ＳＬ４とを入れ替えて配置している。これにより、ソース配線ＳＬ１～ＳＬ４の抵抗や、容量の均一化を図ることができる。また、表示パネルの製造時等における静電気による不良を抑制することができる。この理由については、図７～図１１を参照して説明する。

【0076】

＜画素の平面レイアウト＞
図７～図１１を参照して、本発明の一実施形態に係る表示装置１０における画素ＰＩＸの平面レイアウトを説明する。図７～図１１において、ＰＩＸ－Ａ１、ＰＩＸ－Ａ２、ＰＩＸ－Ｂ１、ＰＩＸ－Ｂ２を平面視した構成を示す。

【0077】

図７に示すように、Ｄ１方向に沿って、ゲート配線ＧＬｎ－１～ＧＬｎ＋１が配置されている。また、Ｄ２方向に沿って、ソース配線Ｓ１～Ｓ４が配置されている。ここで、画素ＰＩＸ－Ｂ１の開口領域は、隣接するゲート配線ＧＬｎ－１と、ゲート配線ＧＬｎと、ソース配線Ｓ３と、ソース配線Ｓ４とによって囲まれた領域である。画素ＰＩＸ－Ｂ１は、領域２５０に配置されたトランジスタＴｒによって制御される。

【0078】

図８～図１１においては、ソース配線ＳＬ１とソース配線ＳＬ３とが交差する領域、及びソース配線ＳＬ２とソース配線ＳＬ４とが交差する領域２５０の構成について詳細に説明する。

【0079】

図８は、領域２５０における導電層２０２－１～２０２－９、酸化物半導体層２０４－１～２０４－５、及び導電層２０６－１～２０６－１１の平面レイアウトである。導電層２０２－１～２０２－９は、窒化絶縁膜２０１の上に設けられる。導電層２０２－１は、Ｄ１方向に延在しているが、Ｄ２方向に分岐する領域を有する。また、導電層２０２－２～２０２－９は、Ｄ２方向に延在する。酸化物半導体層２０４－１～２０４－５は、導電層２０２－１の上に、ゲート絶縁膜２０３（図４参照）を介して設けられる。酸化物半導体層２０４－１～２０４－５は、Ｄ２方向に並んで配置されている。本実施形態では、トランジスタＴｒを構成するために５つの酸化物半導体層２０４－１～２０４－５で構成している例について示す。酸化物半導体層は、複数の層に分離して設けることで発熱の影響を低減することができる。酸化物半導体層の数は、特に限定されない。酸化物半導体層２０４－１～２０４－５は、導電層２０２－１によって、導電層２０２－１側から酸化物半導体層２０４－１～２０４－５に向かうガラス基板（アレイ基板１５０）を導光してきた光が反射され、酸化物半導体層２０４－１～２０４－５に光リークが生じにくくなる。導電層２０６－１～２０６－１１は、ゲート絶縁膜２０３及び酸化物半導体層２０４－１～２０４－５の上に設けられる。導電層２０６－１、２０６－２、２０６－１１は、Ｄ１方向に延在し、導電層２０６－３～２０６－１０は、Ｄ２方向に延在する。

【0080】

導電層２０２－１は、導電層２０６－１、２０６－２、２０６－１１と重畳する。導電層２０２－１は、ゲート絶縁膜２０３に設けられた開口２１３－１を介して導電層２０６－１と接続されており、ゲート絶縁膜２０３に設けられた開口２１３－２を介して、導電層２０６－２と接続されている。導電層２０２－１のうち、Ｄ１方向に延在する領域は、ゲート配線として機能する。また、導電層２０２－１のうち、Ｄ２方向に延在する領域は、ゲート電極として機能する。図４で説明した通り、導電層２０２は、第１チタン層２０２ａ、アルミニウム層２０２ｂ、第２チタン層２０２ｃの積層で構成されており、第２チタン層２０２ｃの膜厚は、第１チタン層２０２ａの膜厚よりも大きい。そのため、ゲート絶縁膜２０３に開口２１３を形成する際に、第２チタン層２０２ｃがエッチングされてアルミニウム層２０２ｂが露出してしまうことを抑制することができる。

【0081】

導電層２０２－２、２０２－３は、導電層２０６－４と重畳する。導電層２０２－２は、ゲート絶縁膜２０３に設けられた開口２１３－３を介して導電層２０６－４と接続されており、導電層２０２－３は、ゲート絶縁膜２０３に設けられた開口２１３－４を介して導電層２０６－４と接続されている。導電層２０６－４は、導電層２０２－１と交差している。導電層２０６－４は、第１ソース配線ＳＬ１として機能する。また、導電層２０６－４において、導電層２０２－２、２０２－３と重畳しない領域は、トランジスタＴｒのソース電極として機能する。導電層２０６－３は、トランジスタＴｒのドレイン電極として機能する。

【0082】

導電層２０２－４は、導電層２０６－５と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－５を介して、導電層２０６－５と接続されている。導電層２０２－５は、導電層２０６－６と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－６を介して、導電層２０６－６と接続されている。導電層２０６－５は、導電層２０８－２（図９参照）を介して導電層２０６－６と接続される。これにより、導電層２０６－５、導電層２０６－６、及び導電層２０８－２は、第３ソース配線ＳＬ３として機能する。

【0083】

導電層２０２－６は、導電層２０６－７と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－７を介して、導電層２０６－７と接続されている。導電層２０２－７は、導電層２０６－８と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－８を介して、導電層２０６－８と接続されている。導電層２０６－７は、導電層２０８－３（図９参照）を介して導電層２０６－８と接続される。導電層２０６－７、導電層２０６－８及び導電層２０８－３は、第２ソース配線ＳＬ２として機能する。

【0084】

導電層２０２－８は、導電層２０６－９と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－９を介して、導電層２０６－９と接続されている。導電層２０２－９は、導電層２０６－９及び導電層２０６－１０と重畳している。導電層２０２－９は、ゲート絶縁膜２０３に設けられた開口２１３－１０を介して、導電層２０６－９と接続されている。導電層２０２－９は、ゲート絶縁膜２０３に設けられた開口２１３－１１を介して導電層２０６－１０と接続されている。導電層２０６－９は、導電層２０２－１と交差する領域を有する。導電層２０６－９及び導電層２０６－１０は、第４ソース配線ＳＬ４として機能する。

【0085】

また、導電層２０２－１は、導電層２０６－１１と重畳し、ゲート絶縁膜２０３に設けられた開口２１３－１２を介して、導電層２０６－１１と接続されている。

【0086】

導電層２０２－９及び導電層２０６－８は、屈曲した領域を有する。導電層２０２－９は、導電層２０６－８と重畳し、交差する領域を有する。つまり、第２ソース配線ＳＬ２と、第４ソース配線ＳＬ４とが交差する領域を有している。

【0087】

図示しないが、導電層２０２－２及び導電層２０６－５は、屈曲した領域を有する。導電層２０２－２は、導電層２０６－５と重畳し、交差する領域を有する。つまり、第１ソース配線ＳＬ１は、第３ソース配線ＳＬ３と交差する領域を有している。

【0088】

図７に示すように、ゲート配線ＧＬは、導電層２０２－１と、導電層２０６－１、２０６－２とが積層されることで構成されている。導電層２０２－１は、Ｄ１方向に沿って延在している。また、ゲート配線ＧＬは、ソース配線ＳＬ１～ソース配線ＳＬ４と交差する領域においては、導電層２０２－１のみが設けられており、導電層２０６－１と導電層２０６－２とは離間して設けられている。また、図８に示すように、ソース配線ＳＬ１は、導電層２０２－２、２０２－３と、導電層２０６－４とが積層されることで構成されている。また、ソース配線ＳＬ１は、ゲート配線ＧＬと交差する領域においては、導電層２０６－４のみが設けられており、導電層２０２－２と導電層２０２－３とは離間して設けられている。これにより、アレイ基板１５０における表示領域１２及び周辺領域１４の製造工程において静電気が発生したとしても、静電気を逃がすことができるため、静電気に起因する不良の発生を抑制することができる。

【0089】

図９は、領域２５０における導電層２０６－１～２０６－１１及び導電層２０８－１～２０８～３の平面レイアウトである。導電層２０６－１～２０６－１１については、図８において説明した通りである。導電層２０８－１～２０８－３は、絶縁膜２０５（図４参照）の上に設けられている。導電層２０８－１は、Ｄ２方向に延在する領域と、Ｄ１方向に延在する領域と、を有する。Ｄ２方向に延在する領域は、酸化物半導体層２０４－１～２０４～５と重畳する。また、Ｄ１方向に延在する領域は、導電層２０６－１１と重畳しており、絶縁膜２０５に設けられた開口２１５－１を介して導電層２０６－１１と接続されている。導電層２０８－２は、Ｄ２方向に延在している。導電層２０８－２は、導電層２０６－５及び導電層２０６－６と重畳しており、絶縁膜２０５に設けられた開口２１５－２、２１５－３を介して導電層２０６－５及び導電層２０６－６と接続されている。導電層２０８－３は、Ｄ２方向に延在している。導電層２０８－３は、導電層２０６－７及び導電層２０６－８と重畳しており、絶縁膜２０５に設けられた開口２１５－４、２１５－５を介して導電層２０６－７及び導電層２０６－８と接続されている。

【0090】

図１０は、領域２５０における平坦化膜２０７、透明導電層２１２、及び導電層２１４の平面レイアウトである。平坦化膜２０７は、図４に示すように画素ＰＩＸ１～ＰＩＸ４の開口領域において除去されている。つまり、平坦化膜２０７は、配線領域の上に設けられている。平坦化膜２０７の上に、透明導電層２１２が設けられている。また、透明導電層２１２の上に、導電層２１４が設けられている。透明導電層２１２及び導電層２１４は、容量配線として機能する。透明導電層２１２は、導電層２０６－１～２０６－１１の上に、平坦化膜２０７を介して設けられている。そのため、ソース配線ＳＬ１～ＳＬ４と、容量配線ＣＷ配線とが離間して設けられるため、容量配線ＣＷからの電位の影響を受けにくくなる。また、導電層２１４の電気抵抗は、透明導電層２１２の電気抵抗よりも小さい。そのため、表示領域１２のうち、画素ＰＩＸがある位置による容量配線ＣＷの電位のばらつきが抑制される。なお、透明導電層２１２は、開口２２３を有しており、導電層２１４は、開口２２５を有している。開口２２３と開口２２５とは、重なるように設けられている。

【0091】

透明導電層２１２及び導電層２１４は、ゲート配線ＧＬ及びソース配線ＳＬ１～ＳＬ４の上方を覆うように、格子状に設けられている。これにより、透明導電層２１２が設けられていない領域と、画素電極２１６との間の保持容量Ｃが減少する。透明導電層２１２がない領域の大きさにより、保持容量Ｃが調整される。なお、透明導電層２１２は、格子状ではなく、全面に設けられていてもよい。また、導電層２１４は、トランジスタＴｒを覆うように設けられている。これにより、トランジスタＴｒの光リークを抑制することができる。

【0092】

導電層２１４は、透明導電層２１２の上に設けられている例を示すが、透明導電層２１２の下に設けられていてもよい。導電層２１４は、透明導電層２１２と積層されていればよい。導電層２１４は、遮光性を有している。そのため、配線領域を遮光することができる。導電層２１４の幅は、平面視で、ソース配線ＳＬ１～ＳＬ４を合わせた幅よりも大きくなるように設けられている。また、導電層２１４の幅は、平面視で、ゲート配線ＧＬの幅よりも大きくなるように設けられている。これにより、ソース配線ＳＬ１～ＳＬ４のエッジで反射する反射光を表示パネル１１により放射することを抑制することができる。なお、導電層２１４の幅、ソース配線ＳＬ１～ＳＬ４を合わせた幅とは、ソース配線ＳＬ１～ＳＬ４が延在する方向と交差する方向（Ｄ２方向）の長さをいう。また、ゲート配線ＧＬの幅とは、ゲート配線ＧＬが延在する方向と交差する方向（Ｄ２方向）の長さをいう。

【0093】

図１１は、領域２５０における導電層２０６－１～２０６－１１、及び画素電極２１６－１～２１６－４の平面レイアウトである。導電層２０６－１～２０６－１１については、図８において説明した通りである。画素電極２１６－１～２１６－４は、絶縁膜２０９の上に設けられている。画素電極２１６－１～２１６－４は、画素ＰＩＸの開口領域に設けられる。画素電極２１６－１は、絶縁膜２０９に設けられた開口２１７－１、絶縁膜２０５に設けられた開口２１５－６（図９参照）を介して、導電層２０６－３と接続される。なお、絶縁膜２０９は、開口２１７－２を有する。開口２１７－２は、開口２２３及び開口２２５と重なるように設けられている。平坦化膜２０７の上において、開口２２３、２２５、２１７－２が重なるように設けられることで、平坦化膜２０７に含まれる水分を、開口２２３、２２５、２１７－２を介して、放出することができる。

【0094】

以上説明したように、表示領域１２において、ゲート配線ＧＬ１～ＧＬ４、ソース配線ＳＬ１～ＳＬ４として、導電層２０２と導電層２０６とを互いに積層して延在するように配置している。ソース配線ＳＬ１～ＳＬ４を、導電層２０２と導電層２０６とを積層して延在して配置することにより、ソース配線ＳＬ１～ＳＬ４の抵抗を均一化、及び配線容量の均一化を図ることができる。また、ソース配線ＳＬ１とソース配線ＳＬ３とを交差して配置し、ソース配線ＳＬ２とソース配線ＳＬ４とを交差して配置することができる。

【実施例0095】

本実施例では、ゲート電極を形成する表面と、ゲート電極の積層構造との関係において、ゲート電極の表面凹凸及び端部の形状について検証した結果について説明する。

【0096】

まず、ガラス基板上にゲート電極を形成する場合の試料について説明する。

【0097】

（試料Ａ）
ガラス基板の上に、２４０ｎｍのアルミニウム層と、１５０ｎｍのチタン層と、を積層して形成した。その後、誘導結合プラズマ方式でＣｌ_２、ＢＣｌ_３、及びＮ_２混合ガスを用いて、アルミニウム層及びチタン層をパターン状に加工した。以降の全試料も同一のエッチング条件でアルミニウム層及びチタン層をパターン状に加工している。

【0098】

（試料Ｂ）
ガラス基板の上に、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層して形成した。その後、アルミニウム層及びチタン層をパターン状に加工した。

【0099】

（試料Ｃ）
ガラス基板の上に、１０ｎｍのチタン層と、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層して形成した。その後、チタン層、アルミニウム層、及びチタン層をパターン状に加工した。

【0100】

次に、ガラス基板上に設けられた５０ｎｍの酸化シリコン膜の上にゲート電極を形成する場合の試料について説明する。

【0101】

（試料Ｄ）
酸化シリコン膜の上に、２４０ｎｍのアルミニウム層と、１５０ｎｍのチタン層と、を積層して形成した。その後、アルミニウム層及びチタン層をパターン状に加工した。

【0102】

（試料Ｅ）
酸化シリコン膜の上に、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層して形成した。その後、アルミニウム層及びチタン層をパターン状に加工した。

【0103】

（試料Ｆ）
酸化シリコン膜の上に、１０ｎｍのチタン層と、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層して形成した。その後、チタン層、アルミニウム層、及びチタン層をパターン状に加工した。

【0104】

次に、ガラス基板上に設けられた５０ｎｍの窒化シリコン膜の上にゲート電極を形成する場合の試料について説明する。

【0105】

（試料Ｇ）
窒化シリコン膜の上に、２４０ｎｍのアルミニウム層と、１５０ｎｍのチタン層と、を積層して形成した。その後、アルミニウム層及びチタン層をパターン状に加工した。

【0106】

（試料Ｈ）
窒化シリコン膜の上に、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層して形成した。その後、アルミニウム層及びチタン層をパターン状に加工した。

【0107】

（試料Ｉ）
窒化シリコン膜の上に、１０ｎｍのチタン層と、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層して形成した。その後、チタン層、アルミニウム層、及びチタン層をパターン状に加工した。

【0108】

パターン状に加工されたそれぞれの試料について、走査電子顕微鏡（ＳＥＭ）にて、ＳＥＭ像を撮像した。図１２は、試料Ａ～試料Ｉの各々について、ゲート電極の表面凹凸及び端部の形状について観察したＳＥＭ写真である。

【0109】

２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層してパターンを形成した試料Ａ、試料Ｄ、試料Ｇはいずれも、パターンの表面に凹凸が生じ、パターンの端部においても剣山のような凹凸が確認された。２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層してパターンを形成した試料Ｂ、試料Ｅ、試料Ｈはいずれもパターンの表面に凹凸が生じたが、パターン端部における剣山状の残渣は改善した。特に、窒化シリコン膜上にパターン形成した試料Ｈのパターン端部は形状が非常に滑らかである。１０ｎｍのチタン層と、２４０ｎｍのアルミニウム層と、５０ｎｍのチタン層と、を積層してパターンを形成した試料Ｃ、試料Ｆ、試料Ｉにおいて、いずれもパターン端部に剣山状の凹凸が生じたが、ガラス基板上にパターン形成した試料Ｃ及び窒化シリコン膜上にパターン形成した試料Ｉはパターン表面の凹凸が改善した。

【実施例0110】

本実施例では、ゲート電極の積層構造の条件を変更して表面凹凸及び端部の形状について検証した結果について説明する。

【0111】

（試料Ｊ）
ガラス基板の上に、２４０ｎｍのアルミニウム層（Ａｌ）と、１５０ｎｍのチタン層（Ｔ－Ｔｉ）を積層して形成した。その後、アルミニウム層及びチタン層をパターン状に加工した。

【0112】

（試料Ｋ）
ガラス基板の上に、１０ｎｍのチタン層（Ｂ－Ｔｉ）と、２４０ｎｍのアルミニウム層（Ａｌ）と、１５０ｎｍのチタン層（Ｔ－Ｔｉ）を積層して形成した。その後、チタン層、アルミニウム層、及びチタン層をパターン状に加工した。

【0113】

（試料Ｌ）
ガラス基板の上に、２４０ｎｍのアルミニウム層（Ａｌ）と、５０ｎｍのチタン層（Ｔ－Ｔｉ）を積層して形成した。その後、アルミニウム層、及びチタン層をパターン状に加工した。

【0114】

（試料Ｍ）
ガラス基板の上に、１０ｎｍのチタン層（Ｂ－Ｔｉ）と、２４０ｎｍのアルミニウム層（Ａｌ）と、５０ｎｍのチタン層（Ｔ－Ｔｉ）を積層して形成した。その後、アルミニウム層、及びチタン層をパターン状に加工した。

【0115】

パターン状に加工されたそれぞれの試料について、走査電子顕微鏡（ＳＥＭ）にて、ＳＥＭ像を撮像した。図１３は、試料Ｊ～試料Ｍの各々について、ゲート電極の表面凹凸及び端部の形状について観察したＳＥＭ写真である。試料Ｊ～試料Ｍの各々において、基板の中央と端の双方にてＳＥＭによる観察を行った。

【0116】

試料Ｊについては、パターンの表面に凹凸が生じ、パターンの端部のエッチング残渣も改善しなかった。試料Ｋについては、パターンの表面の凹凸は、改善したが、パターンの端部のエッチング残渣は改善しなかった。試料Ｌについては、パターンの表面に凹凸が生じたが、パターンの端部のエッチング残渣は改善した。また、試料Ｍについては、パターンの表面の凹凸も、パターンの端部のエッチング残渣も改善した。