特開 2024-7331 発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024007331

(43)【公開日】2024-01-18

(54)【発明の名称】発振回路

(51)【国際特許分類】

   H03B 5/14 20060101AFI20240110BHJP

   H03B 5/32 20060101ALI20240110BHJP

【ＦＩ】

H03B5/14

H03B5/32 J

【審査請求】有

【請求項の数】13

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023088499

(22)【出願日】2023-05-30

(31)【優先権主張番号】22182316.4

(32)【優先日】2022-06-30

(33)【優先権主張国・地域又は機関】EP

(71)【出願人】

【識別番号】596162740

【氏名又は名称】イーエム・ミクロエレクトロニク－マリン・エス アー

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(72)【発明者】

【氏名】ジリ・ネラト

【テーマコード（参考）】

5J079

5J081

【Ｆターム（参考）】

5J079AA04

5J079BA12

5J079BA41

5J079DA21

5J079FA01

5J079FA14

5J079FA15

5J079FA21

5J079FB02

5J079FB11

5J079FB15

5J079FB20

5J079FB32

5J079JA06

5J081AA02

5J081BB01

5J081CC11

5J081CC34

5J081CC44

5J081DD01

5J081DD11

5J081EE02

5J081EE03

5J081EE19

5J081EE20

5J081FF08

5J081FF21

5J081FF23

5J081KK02

5J081KK14

5J081LL05

5J081MM01

5J081MM02

(57)【要約】      （修正有）

【課題】信号送信器用の発振回路ならびに発振回路の発振を生成する方法を提供する。
【解決手段】発振回路１０は、共振インダクタＬＲおよび共振インダクタと並列の共振コンデンサＣＲを備えるか又は水晶デバイスを備える共振回路１２と、共振回路に接続されたポンプ・コンデンサＣＰを備える駆動ブランチ１４と、共振回路に接続されたフィードバック・ブランチ２０と、フィードバック・ブランチを介して共振回路に接続された位相シフト回路２２と、位相シフト回路を介してフィードバック・ブランチに接続されたコンパレータ回路２４と、コンパレータ回路の出力に接続され、ポンプ・コンデンサを充電するように動作可能なドライバ回路２８と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

信号送信器用の発振回路（１０）であって、
発振器出力（ＶＯＵＴ）と接地（５）との間に接続された共振インダクタ（ＬＲ）、および前記発振器出力（ＶＯＵＴ）と接地（５）との間に接続され、前記共振インダクタ（ＬＲ）と並列の共振コンデンサ（ＣＲ）を備えるか、または前記発振器出力（ＶＯＵＴ）と接地（５）との間に接続された水晶デバイスを備える、共振回路（１２）と、
前記発振器出力（ＶＯＵＴ）に接続され、前記共振回路（１２）の前記共振コンデンサ（ＣＲ）および前記共振インダクタ（ＬＲ）に接続されたポンプ・コンデンサ（ＣＰ）を備える駆動ブランチ（１４）と、
前記発振器出力（ＶＯＵＴ）と接地（５）との間に接続され、前記共振回路（１２）の２つのブランチに並列に接続されたフィードバック・ディバイダ（１６）を介して、前記共振回路（１２）に接続されたフィードバック・ブランチ（２０）であって、前記フィードバック・ディバイダ（１６）は、前記発振器出力（ＶＯＵＴ）と接地（５）との間に接地コンデンサ（ＣＧ）と直列に接続されたフィードバック・コンデンサ（ＣＦ）を備え、前記フィードバック・ブランチ（２０）は、前記フィードバック・コンデンサ（ＣＦ）と前記接地コンデンサ（ＣＧ）との接続部に位置するフィードバック・ノード（１５）を介して前記共振回路（１２）に接続されている、フィードバック・ブランチ（２０）と、
前記フィードバック・ブランチ（２０）を介して前記共振回路（１２）に接続された位相シフト回路（２２）であって、ＲＣブリッジ回路（２３）を備え、前記ＲＣブリッジ回路は、前記フィードバック・ブランチ（２０）に接続された入力端子を有し、２つの信号ノード（ＶＰＯＳ、ＶＮＥＧ）に接続された２つの出力端子を備える差動出力を有する、位相シフト回路（２２）と、
前記位相シフト回路（２２）の前記ＲＣブリッジ回路（２３）を介して前記フィードバック・ブランチ（２０）に接続された電圧コンパレータ回路（２４）であって、前記コンパレータ回路（２４）の２つの差動入力端子は、前記ＲＣブリッジ回路（２３）の前記２つの差動出力端子によって駆動される前記２つの信号ノード（ＶＰＯＳ、ＶＮＥＧ）に接続され、前記電圧コンパレータ回路（２４）は、前記２つの信号ノード（ＶＰＯＳ、ＶＮＥＧ）における電圧を比較するように動作可能である、電圧コンパレータ回路（２４）と、
前記電圧コンパレータ回路（２４）の出力によって駆動される入力端子を備え、前記ポンプ・コンデンサ（ＣＰ）を介して前記共振コンデンサ（ＣＲ）を充電するように動作可能なドライバ回路（２８）と、
を備える、発振回路（１０）。

【請求項2】

前記接地コンデンサ（ＣＧ）の容量は、前記フィードバック・コンデンサ（ＣＦ）の容量よりも大きく、および／または前記共振コンデンサ（ＣＲ）の容量よりも大きい、請求項１に記載の発振回路（１０）。

【請求項3】

前記共振コンデンサ（ＣＲ）の前記容量は、前記ポンプ・コンデンサ（ＣＰ）の容量よりも大きく、および／または前記フィードバック・コンデンサ（ＣＦ）の前記容量よりも大きい、請求項２に記載の発振回路（１０）。

【請求項4】

前記位相シフト回路（２２）は、調整可能な抵抗器（ＲＢ）および調整可能なコンデンサ（ＣＢ）のうちの少なくとも１つを有するＲＣブリッジ回路（２３）を備える、請求項１に記載の発振回路（１０）。

【請求項5】

前記コンパレータ回路（２４）の出力と前記ドライバ回路（２８）の入力との間にゲート回路（２６）をさらに備える、請求項１に記載の発振回路（１０）。

【請求項6】

前記ゲート回路（２６）は、前記コンパレータ回路（２４）の出力に接続された第１の入力端子（３１、３３）と、前記発振回路（１０）の発振を開始させるように動作可能な過渡電圧入力（ＶＩＮＶ）を受け取るように構成された第２の入力端子（３２、３４）と、を有するＸＯＲゲート（２７）およびデジタル・マルチプレクサ（３０）のうちの１つを備える、請求項５に記載の発振回路（１０）。

【請求項7】

前記コンパレータ回路（２４）の出力と前記ドライバ回路（２８）の入力との間に振幅制御回路（４０）をさらに備え、前記振幅制御回路（４０）は、
前記共振回路（１２）の両端間の電圧の包絡線値またはピーク値のうちの少なくとも１つを検出または測定するように動作可能な包絡線検出器回路（３６）と、
前記包絡線検出器回路（３６）に接続され、前記包絡線値またはピーク値を基準電圧（ＶＲＥＦ）と比較するように動作可能な包絡線コンパレータ回路（４１）と、
前記コンパレータ回路（２４）の出力に接続された第１の入力端子（４５）および前記包絡線検出コンパレータ（４１）の出力に接続された第２の入力端子（４６）を備え、前記ドライバ回路（２８）の入力に接続された出力端子（４７）を備えるゲーティング回路（４４）と、
を備える、
請求項１に記載の発振回路（１０）。

【請求項8】

前記ゲーティング回路（４４）の前記第２の入力端子（４６）に接続された出力（Ｑ）と、前記包絡線検出コンパレータ（４１）の出力に接続された入力（Ｄ）と、を備えるラッチ回路（４３）をさらに備え、前記ラッチ回路（４３）は、前記コンパレータ回路（２４）の前記出力によってイネーブルまたはクロックされる、請求項７に記載の発振回路（１０）。

【請求項9】

前記駆動ブランチ（１４）は、第１のサブブランチ（５０）と、前記第１のサブブランチ（５０）と並列の少なくとも第２のサブブランチ（５１、５２）と、を備え、前記第１のサブブランチ（５０）および前記少なくとも第２のサブブランチ（５１、５２）はそれぞれ、ドライバ回路（５３、５４、５５）と直列のブランチ・ポンプ・コンデンサ（ＣＰ１、ＣＰ２、ＣＰＮ）と、前記第１のサブブランチ（５０）および前記第２のサブブランチ（５１、５２）のうちの少なくとも１つを選択的にアクティブ化または非アクティブ化するためのスイッチもしくは論理ゲート（５６、５７、５８）のうちの少なくとも１つと、を備える、請求項１に記載の発振回路（１０）。

【請求項10】

前記コンパレータ回路（２４）の出力と前記ドライバ回路（２８）の入力との間に論理インバータ（６０）をさらに備える、請求項１に記載の発振回路（１０）。

【請求項11】

前記論理インバータ（６０）は、前記共振回路（１２）の発振をランプ・ダウンして電気エネルギーの回復をもたらすように選択的にアクティブ化可能である、請求項１０に記載の発振回路（１０）。

【請求項12】

共振回路（１２）を備える発振回路（１０）の発振を生成する方法であって、
フィードバック・ブランチ（２０）を介して前記共振回路（１２）からのフィードバック信号を検知するステップと、
前記フィードバック・ブランチ（２０）を介して前記共振回路（１２）に接続された位相シフト回路（２２）によって前記フィードバック信号を位相シフトするステップと、
前記位相シフトされたフィードバック信号をコンパレータ回路（２４）によって論理信号に変換するステップと、
前記共振回路（１２）の駆動ブランチ（１４）のポンプ・コンデンサ（ＣＰ）を介して前記共振回路（１２）の前記共振コンデンサ（ＣＲ）を充電するように動作可能なドライバ回路（２８）に前記論理信号を印加するステップと、
を含む、方法。

【請求項13】

前記コンパレータ回路（２４）の出力と前記ドライバ回路（２８）の入力との間のゲート回路（２６）に電圧入力（ＶＩＮＶ）を印加することによって、前記発振回路（１０）の発振を開始させるステップをさらに含む、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、信号送信器用の発振回路ならびに発振回路の発振を生成する方法に関する。

【背景技術】

【0002】

静電式ペン回路は、典型的には、メガヘルツ帯（例えば、１．８ＭＨｚ）の正弦波搬送波の振幅シフト（オン－オフ）キーイングを使用して送信モードをサポートする。タブレット・コンピュータなどのタッチ・センシティブ・ディスプレイ用に構成された静電式ペン回路では、ペン回路の静電動作には、送信器出力において２０Ｖピーク・ツー・ピークなどの高電圧振幅が必要である。ペンの寸法が小さいと、外付け部品の使用を最小限に抑える必要があり、超低消費電力が求められる。

【0003】

現在利用可能な設計上の解決策は、例えば正弦波振幅を増大させるための個別の変圧器、および／または電源電圧を上昇させるためのオン・チップ・チャージ・ポンプを含む。

【0004】

ＲＦ発振プラッキング・パルスを生成するための回路アセンブリの一例は、例えば、米国特許第６，８０６，７８３号から知られている。

【0005】

これまでに知られている解決策では、出力電圧振幅が、典型的には、電源電圧によって制限される。ここで、共振コンデンサを電圧源と並列に接続することによって共振コンデンサを再充電するためにスイッチを使用することは、発振の電圧振幅、したがって一方向のピーク値が電源電圧を超えることができないことを意味する。

【0006】

（ＣＭＯＳまたはバイポーラ技術における）電流源の実際の実施態様は、単一の極性の出力電圧に対してのみ動作することができ、すなわち、ＮＭＯＳまたはＮＰＮ電流源の瞬時出力電圧は、負の電源レールを下回ることができず、一方ＰＭＯＳまたはＰＮＰ電流源の出力は、正のレールを上回ることができないため、発振を立ち上げるために電流源を使用することには、本質的に同じ制限がある。この場合も、発振回路の発振の電圧振幅、したがって一方向のピーク値は、電源電圧を超えることができない。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】米国特許第６，８０６，７８３号

【発明の概要】

【発明が解決しようとする課題】

【0008】

したがって、上述の制限を克服する、改善された発振回路および発振回路の発振を生成する方法を提供することが望ましい。発振回路は、かなりコスト効率的に、小型化されて実装可能であるべきである。さらに、発振回路は、シリコン系半導体デバイスを用いて実装可能であるべきであり、高電圧のシリコン半導体デバイスまたは部品の使用を避けるべきである。

【課題を解決するための手段】

【0009】

一態様では、本開示または本発明は、信号送信器用の発振回路、典型的には、タブレット・コンピュータなどのタッチ・センシティブ・ディスプレイで使用されるペン回路用の発振回路に関する。発振回路は、共振回路を備える。共振回路は、共振インダクタおよび共振コンデンサを有する。共振コンデンサは、共振インダクタと並列である。共振インダクタおよび共振コンデンサの代わりに、共振回路は、水晶デバイスを備える。

【0010】

共振回路は、所望の発振周波数で共振するように動作可能であり、信号送信器によって使用される出力電圧を供給するように動作可能である。発振回路は、駆動ブランチをさらに備える。駆動ブランチは、共振回路に接続されたポンプ・コンデンサを備える。発振回路は、共振回路に接続されたフィードバック・ブランチをさらに備える。発振回路は、フィードバック・ブランチを介して共振回路に接続された位相シフト回路をさらに備える。

【0011】

さらに、発振回路は、位相シフト回路を介してフィードバック・ブランチに接続されたコンパレータ回路を備える。発振回路は、コンパレータ回路の出力に接続され、ポンプ・コンデンサを充電するように動作可能なドライバ回路をさらに備える。

【0012】

ポンプ・コンデンサは、典型的には、駆動ブランチと直列であり、および／または発振回路の駆動ブランチに配置される。ポンプ・コンデンサの一方の端子は、共振回路に、例えば、互いに並列の共振コンデンサと共振インダクタの両方に接続される。ポンプ・コンデンサのもう一方の端子は、ドライバ回路の出力に接続される。

【0013】

フィードバック・ブランチは、共振回路に存在する出力電圧を検知することができる検知ブランチに接続されてもよい。典型的には、検知ブランチは、共振回路と並列に配置される。検知ブランチは、駆動回路に接続された第１の端子を備えることができ、接地に接続された、反対側に位置する第２の端子をさらに備えることができる。

【0014】

また、共振コンデンサは、駆動ブランチに接続された第１の端子を備える。共振コンデンサは、接地に接続された第２の端子を備える。共振インダクタは、駆動ブランチに接続された第１の端子を備え、接地に接続された第２の端子をさらに備える。共振コンデンサの第１の端子および共振インダクタの第１の端子は、相互に接続されている。これらの端子は、発振回路の出力にも接続されていてもよい。

【0015】

提案される発振回路およびその動作は、容量結合を使用して発振回路の発振を徐々に立ち上げるため、従来技術とは基本的に異なる。これにより、共振回路の両端間の電圧振幅を、ドライバ回路の電源電圧およびドライバ回路の出力端子の電圧範囲のいずれよりもはるかに大きくすることができる。

【0016】

位相シフト回路は、典型的には、調整可能な位相シフト回路として実装される。これにより、消費電力を最小限に抑えるために、振幅プラッキングまたは駆動パルスのタイミングの微調整が可能になる。調整可能な位相シフト回路は、一般的に、例えば、製造テスト時に、発振器ループのすべてのタイミング・エラーを補償するように調整することができる。

【0017】

典型的には、さらなる例によると、発振回路は、高電圧シリコン・デバイスまたは高電圧シリコン部品を含まなくてもよい。今回提案される発振回路は、発振回路の出力で高電圧正弦波信号を得ることを可能にする低電圧シリコン・デバイスのみによって実装することができる。今回提案される発振回路は、一方では共振回路を駆動し、他方ではその過渡電圧を検知するために容量結合を使用し、それによって高電圧シリコン・デバイスまたは部品を不要にする。

【0018】

さらに、本発明の発振回路は、その発振を停止させるために出力信号をランプ・ダウンする際に、発振のエネルギーの少なくとも一部を回復する技術を提供する。

【0019】

さらに、発振回路は、容量結合を使用して、ドライバ回路の電源電圧を超える電圧発振を立ち上げることができ、また、容量結合を使用して、共振回路における高電圧振幅を、オン・チップ駆動回路もしくは検知回路として実装されることがある低電圧駆動回路および／または検知回路から分離することができる。

【0020】

さらに、発振回路は、電荷注入の反転を行うことができ、したがって、発振を停止させる必要がある場合に総電気エネルギーの一部を回復するために、コンパレータ回路の反転出力でドライバ回路を動作させることができる。

【0021】

したがって、本明細書に記載される発振回路を用いて、電圧振幅が電源電圧を超える正弦波信号を生成することができる。発振回路は、高電圧シリコン・デバイスまたは高電圧シリコンもしくは半導体部品なしで実装することができる。本発明の発振回路は、オン・チップ電圧逓倍を必要とせず、個別の変圧器なども必要としない。

【0022】

今回提案される発振回路は、容量結合を使用するように実装され、このことは、その動作中に余分な電力損失が生じないことを意味する。今回提案される発振回路は、発振回路の定常状態動作中の電力消費を最小限に抑えるための調整機構をさらに提供する。発振回路は、発振を開始または停止すべき時にランプ・アップまたはランプ・ダウンの速度もしくは時間を制御するための機構をさらに含み、または提供することができる。発振回路は、それぞれの発振を停止させるために信号振幅をランプ・ダウンさせるべき時に、発振回路のエネルギーの一部を回復するための技術をさらに含むことができる。

【0023】

さらなる例によると、フィードバック・ブランチは、フィードバック・ディバイダを介して共振回路に接続される。フィードバック・ディバイダによって、共振回路に存在する出力信号の振幅の明確に規定された破損または一部をフィードバック・ブランチに供給することができる。

【0024】

このようにして、共振回路の発振に由来するフィードバック信号を処理する際に、低電圧または低振幅の信号を、フィードバック・ブランチ、したがって位相シフト回路、コンパレータ回路、ならびにドライバ回路に提供して、これらの回路によって処理することができる。

【0025】

さらなる例によると、フィードバック・ディバイダは、フィードバック・コンデンサおよびフィードバック・コンデンサと直列の接地コンデンサを備える。フィードバック・ブランチは、フィードバック・コンデンサと接地コンデンサとの間に位置するノードを介して共振回路に接続されている。典型的には、フィードバック・ディバイダは、発振回路の検知ブランチを形成または構成することができる。検知ブランチの第１の端子は、駆動ブランチに接続されてもよい。例えば、第１の端子の反対側の、検知ブランチの第２の端子は、接地に接続されてもよい。

【0026】

典型的には、フィードバック・コンデンサの第１の端子は、駆動ブランチに接続されてもよい。フィードバック・コンデンサの第２の端子は、フィードバック・ブランチに接続されたノードに接続されている。接地コンデンサの第１の端子は、フィードバック・ブランチに接続されたノードに接続され、接地コンデンサの第２の端子は、接地に接続されている。

【0027】

さらなる例では、接地コンデンサの容量は、フィードバック・コンデンサの容量よりも大きい。追加的におよび／または代替的に、共振コンデンサの容量は、フィードバック・コンデンサの容量よりも大きい。

【0028】

さらなる例では、共振コンデンサの容量は、ポンプ・コンデンサの容量よりも大きい。典型的な適用シナリオでは、接地コンデンサの容量は、共振コンデンサの容量よりも大きく、共振コンデンサの容量は、ポンプ・コンデンサの容量またはフィードバック・コンデンサの容量よりも大きい。これは、共振コンデンサが、共振インダクタと並列の実効的な共振容量の支配的な部分を形成することを意味する。このような条件は、ポンプ・ブランチからの寄与およびフィードバック・ディバイダからの寄与が結果として生じる実効的な共振容量に何ら実用的な問題をもたらさないため、厳密に満たされなくてもよい。

【0029】

しかしながら、ドライバ回路の非ゼロ出力抵抗または位相シフト回路の非ゼロ入力コンダクタンスとの結合に起因する共振回路の結果として生じるＱの劣化を最小限に抑えるために、接地コンデンサの容量は比較的大きくしておくべきであるが、ポンプ・コンデンサおよびフィードバック・コンデンサの容量は極力小さくすべきである。

【0030】

さらなる例によると、位相シフト回路は、調整可能な抵抗器および調整可能なコンデンサのうちの少なくとも１つを有するＲＣブリッジ回路を備える。ブリッジ回路は、共振回路で検知されたフィードバック信号をコンパレータ回路のための差動電圧に変換するように動作可能である。理想的なコンパレータは、その入力差動電圧がゼロの時に反転するが、振幅プラッキングまたは電荷注入の理想的なタイミングは、その過渡的な正弦波電圧の最小点および最大点であるため、位相シフト回路は、典型的には、９０°位相シフトを行ってフィードバック・ループを閉じるように動作可能である。

【0031】

ＲＣブリッジ回路は、典型的なブリッジ構成で配置された２つのブリッジ抵抗器および２つのブリッジ・コンデンサを有することができる。ブリッジ回路は、それぞれが、コンパレータ回路のそれぞれの第１および第２の入力端子に接続された第１の出力端子および第２の出力端子を備える。

【0032】

ここで、ブリッジ抵抗器およびブリッジ・コンデンサのうちの少なくとも１つは、調整可能な抵抗器または調整可能なコンデンサとして実装される。このようにして、ブリッジ回路を調整または微調整して、可変位相シフトを実現することができる。

【0033】

実際には、最適な位相シフトは、振幅プラッキングまたは電荷注入のタイミングを、共振回路の両端間の過渡電圧の最小値および最大値に正確に合わせる。この位相シフトは、コンパレータ回路およびドライバ回路の遅延を補償するために、ならびに任意選択で、フィードバック・ディバイダおよび位相シフト回路のカスケードにおける負荷効果を補償するために、９０°とは異なる場合がある。

【0034】

位相シフト回路の調整は、発振回路の組立または製造の最終段階で行われてもよい。

【0035】

さらなる例によると、発振回路は、コンパレータ回路の出力とドライバ回路の入力との間にゲート回路も備える。ゲート回路によって、起動電圧入力を発振回路に注入して、発振回路の発振の立ち上げをトリガすることができる。ゲート回路によって、ゲート回路の入力端子に印加される単一のパルスで発振回路の発振を開始させることができる。

【0036】

ゲート回路によって、発振回路の発振の制御された減衰（ｄｅｐｌｅｔｉｏｎ）またはランプ・ダウンも行うことができ、または提供することができる。これは、例えば適切な電圧信号をゲート回路に印加することによって起動またはトリガすることができる。

【0037】

さらなる例によると、ゲート回路は、ＸＯＲゲートおよびデジタル・マルチプレクサのうちの１つを備える。ＸＯＲゲートおよびデジタル・マルチプレクサは両方とも、コンパレータ回路の出力に接続された第１の入力端子を備え、過渡電圧入力を受け取るように構成された、発振回路の発振を開始させるように動作可能な第２の入力端子をさらに備える。

【0038】

発振回路の起動および発振のためには、ＸＯＲゲートまたはデジタル・マルチプレクサの第２の入力端子に単一のパルスを印加するだけで十分である場合がある。ＸＯＲゲートまたはマルチプレクサの動作に起因して、ゲート回路の出力は、過渡電圧入力に応答して、その状態を変化させ、したがって、ドライバ回路の出力の反転または変化を誘発もしくはトリガすることになる場合がある。この結果、共振回路、例えば共振コンデンサに初期電荷が注入され、共振回路の小さな初期発振が誘発され、これによりコンパレータ回路および位相シフト回路の動作が開始され、最終的にフィードバック・ループが閉じられる。その後、成長する正弦波が立ち上がる。その振幅は、共振回路で消費されるエネルギーが、正弦波期間中にドライバ回路によって供給され、その期間中にポンプ・コンデンサによって誘発されるエネルギーと等しくなるまで増加する。

【0039】

ゲート回路がデジタル・マルチプレクサとして実装される場合、それぞれの起動パルスまたはパルス列を直接ドライバ回路に印加することを可能にする起動パルス列を提供することができ、コンパレータ回路をドライバ回路から効果的に切り離し、少なくとも発振回路の起動段階中にフィードバック・ループを中断または遮断することができる。マルチプレクサを用いて、ドライバ回路の信号源の選択を制御することができる制御信号入力を提供することができる。実際には、単一の電圧ピークの形態の過渡電圧入力などの多数の外部または内部の起動源を提供することができ、または起動パルス列を提供することができる。マルチプレクサによって、ドライバ回路の入力を異なる信号源に選択的に接続し、それによって、発振回路の動作モードを規定して、例えば、発振の確立中におよび／または発振の確立のために発振回路をランプ・アップ・モードで動作させたり、定常状態または駆動モードで発振回路を動作させたり、ならびに／あるいは発振回路の発振信号をランプ・ダウンすることによって発振を停止させたりすることができる。

【0040】

さらなる例によると、発振回路は、コンパレータ回路の出力とドライバ回路の入力との間に振幅制御回路を備える。振幅制御回路は、共振回路の両端間の電圧の包絡線値またはピーク値のうちの少なくとも１つを検出または測定するように動作可能な包絡線検出器回路を備える。振幅制御回路は、包絡線検出器回路に接続され、包絡線値またはピーク値を基準電圧と比較するように動作可能な包絡線コンパレータ回路をさらに備える。さらに、振幅制御回路は、コンパレータ回路の出力に接続された第１の入力端子を備え、包絡線コンパレータ回路の出力に接続された第２の入力端子を備えるゲート回路を備える。ゲート回路は、ドライバ回路の入力に接続された出力端子をさらに備える。

【0041】

振幅制御回路によって、ドライバ回路の制御パルスをゲートすることができ、それによって、出力信号の包絡線またはピーク値が目標値を超えた場合に、振幅プラッキングまたは電荷注入を無効にすることができる。実際には、振幅制御回路は、一対の２つの連続する電荷移送イベント、したがって振幅プラッキングまたは電荷注入を阻止するように動作可能である。ここで、コンパレータ出力の完全な１周期、例えば、立ち上がりエッジから次の立ち下がりエッジまでのハイ・レベルの期間が完全にかつ同期して引っ張られる（ｐｌｕｃｋｅｄ）ことになる。このようにして、電圧ピークの最大値における電荷注入だけでなく、出力電圧の最小値における電荷注入または振幅プラッキングも抑制または防止することが保証され得る。

【0042】

さらに、別の例によると、発振回路は、出力がゲート回路の第２の入力端子に接続されたラッチ回路を備え、包絡線検出コンパレータの出力に接続された入力をさらに備える。ラッチ回路は、コンパレータ回路の出力によってイネーブルまたはクロックされる。このようにして、立ち上がりエッジのハイ・レベルでの電荷注入と立ち下がりエッジのロー・レベルでの電荷注入の両方を同期して完全に阻止することを同期して抑制または中断することができる。

【0043】

発振回路のさらなる例では、駆動ブランチは、第１のサブブランチと、第１のサブブランチと並列の少なくとも第２のサブブランチと、を備える。第１のサブブランチおよび少なくとも第２のサブブランチならびに任意選択で任意のさらなるサブブランチはそれぞれ、ドライバ回路と直列のブランチ・ポンプ・コンデンサと、第１のサブブランチおよび第２のサブブランチのうちの少なくとも１つを選択的にアクティブ化または非アクティブ化するためのスイッチおよび論理ゲートのうちの少なくとも１つと、を備える。ここで、ドライバ回路は、並列に配置されたそれぞれのサブブランチのドライバ回路によって代用される。

【0044】

それぞれのゲートまたはスイッチによって選択的にアクティブ化可能な多数の並列のサブブランチによって、ポンプ容量と共振容量の比を変えることができる。この比は、発振の開始段階中の出力振幅のランプ・アップの速度を規定する。同じことが、発振が停止しようとしている時の出力振幅のランプ・ダウンにも当てはまり得る。

【0045】

本発明の発振回路は、特に、発振器を繰り返し起動し、出力振幅ランプ・アップの速度を制御しなければならない振幅シフト（オン－オフ）キーイングを用いて正弦波搬送波を生成するように動作可能である。駆動ブランチの多数の選択的にアクティブ化可能なサブブランチによって、共振容量に対するポンプ容量の比を要求に応じて変えることができる。ここで、実効的なポンプ容量は、アクティブ化された、このようなブランチのそれぞれのドライバによって動作する、サブブランチのそれらのコンデンサの容量のみを含む。

【0046】

さらなる例によると、ブランチ・ポンプ・コンデンサの合成容量は、共振コンデンサの容量よりも小さい。

【0047】

このようにして、共振コンデンサは、共振インダクタンスと並列の実効的な共振容量の支配的な部分を形成する。

【0048】

さらなる例によると、発振回路は、コンパレータ回路の出力とドライバ回路の入力との間に論理インバータを備える。論理インバータをアクティブ化することによって、コンパレータの出力の反転をドライバ回路に結合することができる。これは、発振回路の発振をランプ・ダウンするために、および／または発振をシャット・ダウンするために特に有用である。

【0049】

さらなる例によると、論理インバータを選択的にアクティブ化して、共振回路の発振をランプ・ダウンさせ、電気エネルギーの回復をもたらすことができる。

【0050】

ドライバ回路の入力にインバータを用いる代わりに、ゲート回路の入力に一定のハイ論理レベルを提供し、ドライバ回路の入力に結合されたコンパレータの出力を効果的に反転させることも考えられる。

【0051】

論理インバータを用いることで、電荷移送極性、したがって出力信号への電荷の注入を反転させることができ、したがって電気エネルギーの回復をもたらすことができる。したがって、一方の半周期における共振回路の過渡電圧が最小の時に正の電圧ステップまたは電荷移送が行われ、もう一方の半周期における共振回路の過渡電圧が最大の時に負の電圧ステップまたは電荷移送が行われる。このようにして、共振回路からのエネルギーが周期的に取り出され、電源に戻され、それによって電気エネルギーを回復する。

【0052】

さらなる態様によると、本開示は、発振回路の発振を生成する方法に関する。発振回路は、共振回路を備える。典型的には、本方法は、上述したような発振回路を動作させるために使用される。その限りにおいて、発振回路に関連して上述したすべての効果、特徴および利点は、発振回路の発振を生成する方法に等しく適用される。

【0053】

詳細には、本方法は、フィードバック・ブランチを介して共振回路からフィードバック信号を送信するステップを含む。次いで、フィードバック信号は、フィードバック・ブランチを介して共振回路に接続された位相シフト回路によって位相シフトされる。次いで、位相シフトされたフィードバック信号は、コンパレータ回路によって差動信号に変換され、差動信号は、共振回路の駆動ブランチのポンプ・コンデンサを充電するように動作可能であるドライバ回路に印加または提供される。このようにして、共振回路は、駆動ブランチに容量的に結合され、例えば、ドライバ回路によってポンピングされる共振コンデンサに結合される。

【0054】

このようにして、電気エネルギーが周期的に共振容量に、したがって共振回路に追加される。実際には、共振回路の過渡電圧が最大の時に、駆動ブランチによって、例えば駆動ブランチのポンプ・コンデンサによって、正電荷が注入される。共振回路の過渡電圧が最小になるたびに、負の電圧ステップまたは負の電荷移送がポンプ・コンデンサによって誘発または注入される。このようにして、本発振回路を用いることで、ドライバ回路の振幅および／または電源電圧を超えるピーク・トゥ・ピーク値を有するかなり大きな電圧振幅が構築される。

【0055】

さらなる例によると、発振回路の発振を開始させるステップは、コンパレータ回路の出力とドライバ回路の入力との間のゲート回路に電圧入力を印加するステップを含む。ここで、電圧入力は、過渡電圧パルスまたはピークを含んでもよく、過渡電圧パルスまたはピークは、発振回路の初期発振を誘発し、この初期発振は、フィードバック・ブランチに起因して、定常状態振幅に達するまで大きさが連続的に増加し、駆動ブランチによって追加される電気エネルギーは、共振回路において消散されるエネルギーに等しい。

【0056】

以下では、静電信号受信器用の電圧リミッタのいくつかの例を、図面を参照してより詳細に説明する。

【図面の簡単な説明】

【0057】

【図1】発振回路の一例のブロック図である。

【図2】発振回路の構成要素の様々な信号を経時的に示す図である。

【図3】発振の開始段階中の多数の信号を経時的に示す図である。

【図4】ゲート回路の別の例の概略図である。

【図5】振幅制御回路の実施態様の概略図である。

【図6】共振容量に対するポンプ容量の比が異なる場合の出力電圧を経時的に示す概略図である。

【図7】多数のサブブランチを有する駆動ブランチのさらなる例である。

【図8】コンパレータ回路とドライバ回路との間の論理インバータの実施態様である。

【図9】定常状態駆動動作およびそれに続くランプ・ダウン手順中の多数の電圧信号を示す図である。

【図10】発振回路の発振を生成する方法のフローチャートである。

【発明を実施するための形態】

【0058】

図１には、発振回路１０の一例が示されている。発振回路１０は、共振回路１２を備える。共振回路１２は、共振インダクタＬＲおよび共振インダクタＬＲと並列の共振コンデンサＣＲを含む。あるいは、共振インダクタおよび共振コンデンサの代わりに、共振回路１２は、水晶デバイスを備えてもよい。発振回路１０は、駆動ブランチ１４およびフィードバック・ブランチ２０をさらに含む。駆動ブランチ１４およびフィードバック・ブランチ２０は両方とも、共振回路１２に接続されている。

【0059】

発振回路１０は、例えばＲＣブリッジ回路２３として実装される位相シフト回路２２をさらに備える。位相シフト回路２２は、フィードバック・ブランチ２０を介して共振回路１２に接続されている。さらに、発振回路１０は、位相シフト回路２２を介してフィードバック・ブランチ２０の出力に接続されたコンパレータ回路２４を備える。発振回路１０は、コンパレータ回路２４の出力に接続され、駆動ブランチ１４のポンプ・コンデンサＣＰを充電するように動作可能なドライバ回路２８をさらに備える。

【0060】

駆動ブランチ１４には、ポンプ・コンデンサＣＰが設けられている。ポンプ・コンデンサＣＰの一方の端子は、ドライバ回路２８の出力に接続されている。ポンプ・コンデンサＣＰの第２の端子は、出力端子ＶＯＵＴに接続されている。共振回路１２は、電圧源ＶＲを備える。電圧源ＶＲは、共振インダクタＬＲが設けられた共振回路１２のブランチに配置されている。共振インダクタＬＲが設けられたブランチに並列な共振回路１２の第２のブランチには、共振コンデンサＣＲが設けられている。共振コンデンサＣＲが設けられた共振回路１２のブランチは、接地５に接続されている。共振回路１２のそれぞれのブランチの反対側の端部は、ポンプ・コンデンサＣＰの第２の端子に接続されている。

【0061】

さらに、共振回路１２の２つのブランチと並列に、検知ブランチ１６が設けられている。検知ブランチ１６は、フィードバック・ディバイダ１８を含む。フィードバック・ディバイダ１８は、接地コンデンサＣＧと直列のフィードバック・コンデンサＣＦを備える。したがって、接地コンデンサＣＧはシャント接地されている。典型的な適用シナリオでは、接地コンデンサの容量は、フィードバック・コンデンサＣＦの容量よりも大きい。共振コンデンサＣＲの容量は、ポンプ・コンデンサおよびフィードバック・コンデンサのいずれの容量よりも大きい。

【0062】

このようにして、共振コンデンサＣＲは、共振インダクタＬＲと並列の実効的な共振容量の支配的な部分を形成する。しかしながら、この条件は厳密に満たされる必要はなく、ポンプ・ブランチ１４およびフィードバック・ディバイダ１８からの寄与は、結果として生じる実効的な共振容量に何ら技術的または実用的な問題をもたらさない。ドライバ回路２８の非ゼロ出力抵抗または位相シフト回路２２の非ゼロ入力コンダクタンスの結合に起因する共振回路１２の結果として生じるＱの劣化を最小限に抑えるために、接地コンデンサの容量を比較的大きく保ち、比較的小さい容量を有するポンプ・コンデンサＣＰおよびフィードバック・コンデンサＣＦを設けることが好ましい。

【0063】

フィードバック・ディバイダ１６は、フィードバック・コンデンサＣＦと接地コンデンサＣＧとの間に位置するノード１５を備える。フィードバック・ブランチ２０は、ノード１５を介してフィードバック・ディバイダ１８に接続されている。フィードバック・ブランチ２０の反対側の端部は、位相シフト回路２２に接続され、特に、位相シフト回路２２のＲＣブリッジ回路２３に接続されている。コンパレータ入力インターフェースのコモン・モード電圧を設定するように動作可能なさらなる電圧源ＶＢも設けられている。また、電圧源ＶＲは、出力正弦波信号の基礎となるＤＣ電圧を設定するように構成されている。

【0064】

ＲＣブリッジ回路２３のコンデンサＣＢの少なくとも１つおよび／または抵抗器ＲＢの少なくとも１つは、調整可能なコンデンサまたは調整可能な抵抗器としてそれぞれ実装される。ここで示されている例では、２つのブリッジ・コンデンサＣＢが調整可能なコンデンサとして実装されている。ＲＣブリッジ回路２３は、フィードバック・ブランチ２０によって提供されるフィードバック信号をコンパレータ回路２４のための差動電圧に変換するように動作可能である。このため、コンパレータ回路２４の第１の入力端子ＶＰＯＳは、ＲＣブリッジ回路２３の一方の端子に接続され、もう一方の入力端子ＶＮＥＧは、ＲＣブリッジ回路２３のもう一方の端子に接続されている。

【0065】

理想的なコンパレータは、その入力差動電圧がゼロの時に反転するが、本発振回路１０を駆動するための振幅プラッキングまたは電荷注入の理想的なタイミングは、図２のグラフ表示において信号１００として示されるような、出力ＶＯＵＴにおいて提供される過渡的な正弦波電圧の最小点および最大点である。フィードバック信号１０１ＶＤＩＶは、信号１００の縮小版である。コンパレータ回路２４の入力差動信号ＶＰＯＳ－ＶＮＥＧは、図２において信号１０２として示されている。ここに示されるように、信号１０２は、フィードバック・ブランチ２０によって提供されるフィードバック信号１０１と比較して、約９０°位相シフトされている。フィードバック信号１０１は、出力信号１００に正確に追従するが、はるかに小さい振幅を含む。

【0066】

ここで、コンパレータ回路２４の２つの入力端子ＶＰＯＳとＶＮＥＧとの間に存在する差動信号１０２により、コンパレータ回路２４の出力信号ＶＣＯＭＰ１０３は、デジタル１およびデジタル０を含む。コンパレータ回路２４の信号は、差動信号１０２がゼロ電圧に遷移する毎に反転する。

【0067】

コンパレータ回路２４の出力は、ここではＸＯＲゲート２７として実装されたゲート回路２６を介して移送される。ゲート回路２６の第２の入力端子３２にゼロ電圧が存在する限り、コンパレータ回路２４の出力は変更されることなくゲートされ、すなわちゲート回路２６を通して維持され、ポンプ回路２８への入力として存在する。

【0068】

ポンプ回路２８は、それぞれの正および負の駆動信号を生成し、ポンプ・コンデンサＣＰをポンピングまたは充電するように動作可能である。ドライバ回路２８のそれぞれの出力信号ＶＰＵＭＰ１０４も図２に示されている。

【0069】

図２に示されるさらなる信号１０５および１０６は、出力電圧ＶＯＵＴの上側および下側ステップの拡大図であり、これらは、共振回路１２の両端間の過渡電圧の最大値および最小値に重畳されている。このようにして、ポンプ・コンデンサＣＰと駆動ブランチ１４との、したがって共振回路１２との容量結合を介した電荷注入が行われる。

【0070】

要するに、共振回路１２の両端間の電圧信号１００ＶＯＵＴは、発振回路１０の出力電圧である。信号１０１ＶＤＩＶは、出力電圧のコピーであり、フィードバック容量ディバイダ１８によって縮小されたものである。信号１０２ＶＰＯＳ－ＶＮＥＧは、位相シフト回路２２の出力差動電圧であり、信号１０１と比較して９０°位相シフトされている。ＶＣＯＭＰ１０３は、ドライバ回路２８を制御するように動作可能なコンパレータ回路２４の出力信号である。ＶＰＵＭＰ１０４は、発振を持続させるまたは立ち上げるために電荷注入を行う駆動回路２８の出力電圧である。信号１０５、１０６は、共振回路１２の両端間の過渡電圧の最大値および最小値における駆動動作またはプラッキング動作に起因する小さな電圧ステップの拡大図である。

【0071】

図１のイラストに関して、図３に示されるような起動信号１０８ＶＩＮＶがさらに存在する。定常状態動作の間、起動信号ＶＩＮＶはゼロであり、ＸＯＲゲート２７は単に論理レベルをコンパレータ出力からドライバ回路の入力に渡すだけであるため、図２のイラストには示されていない。

【0072】

図１に示されるようなゲート回路２６は、コンパレータ回路２４の出力に接続された第１の入力端子３１を備える。ゲート回路２６は、図３に示されるような起動信号１０８を提供する電圧入力ＶＩＮＶに接続された第２の入力端子３２をさらに備える。図３では、図２に関連して上述したものと同様の電圧信号１００、１０１、１０２、１０３、および１０４が、起動入力ＶＩＮＶに印加される単一のパルス１０８によって発振を開始させる時の過渡的な電圧波形を対応して表すように示されている。

【0073】

ＸＯＲゲート２７の動作により、ドライバ出力は、その状態を反転させ、その結果、初期電荷が共振コンデンサＣＲに注入され、共振回路１２の小さな初期発振が生じ、これにより、フィードバック・ブランチ２０を介してコンパレータ回路２４の動作が開始される。コンパレータ２４の動作は、最終的にループを閉じ、ドライバ回路２８のための別の駆動信号１０３を生成する。したがって、図３に示されるように、正弦波期間中に、主に共振インダクタＬＲに起因して共振回路１２において散逸するエネルギーが、その期間中にポンプ・コンデンサＣＰによってドライバ回路２８によって供給されるエネルギーと実質的に等しくなるまで、成長する正弦波が振幅を増大させながら生成される。発振を開始させるためには、ゲート回路２６の第２の入力端子３２ＶＩＮＶに１つのパルスまたは電圧ピークを供給するだけで十分である。

【0074】

図１に示されるようなＸＯＲゲート２７は、ゲート回路２６を実装する方法の一例に過ぎない。代わりに使用され得るゲート回路２６の別の例が図４に示されている。ここでは、ＸＯＲゲート２７がデジタル・マルチプレクサ３０に置き換えられている。デジタル・マルチプレクサ３０は、コンパレータ回路２４の出力に接続された第１の入力端子３３を備える。デジタル・マルチプレクサ３０は、電圧入力ＶＩＮＩＴに接続可能なまたは接続された第２の入力端子３４をさらに備える。マルチプレクサ３０は、ドライバ回路２８のための信号源を効果的に選択することができるＶＳＥＬ入力を備える。それぞれの制御信号を入力ＶＳＥＬに提供することによって、外部入力ＶＩＮＩＴからの駆動信号を発振の起動の開始時または開始前に選択して、外部起動パルスまたはパルス列を印加することができる。その後、内部信号ＶＣＯＭＰを選択して、正弦波の成長を継続させ、最終的に発振の定常状態に到達させることができる。

【0075】

ＸＯＲゲート２７を備えるゲート回路２６、またはデジタル・マルチプレクサ３０を備えるゲート回路２６のいずれかの実施態様でも、トポロジは、非常にロバストであるため、起動信号の非常に単純な形態、例えば単一パルスの形態であっても、発振は確実に開始する。

【0076】

図５には、振幅制御回路４０が設けられた発振回路１０の一例がさらに示されている。このようにして、本発振器のトポロジは、より正確な振幅調整を得るために、容易に拡張することができる。この原理は、ドライバ回路２８のための制御パルスのゲーティング、すなわち、出力信号の包絡線またはピーク値がその目標値を超えた場合に振幅プラッキングまたは電荷注入を無効にすることを含む。今回提案される発振回路１０は、ドライバ回路２８の出力における電圧ステップを、原理的に、正および負の電圧ステップにすることによってのみ駆動電荷移送を行うことができる。このように、発振の期間中の正および負の電荷移送は、インターリーブされなければならない。より正確には、正の電圧ステップまたは電荷移送は、一方の半周期において共振回路の過渡電圧が最大の時にのみ実行することができ、負の電圧ステップまたは電荷移送は、もう一方の半周期において共振回路の過渡電圧が最小の時にのみ実行することができる。

【0077】

前述したように、振幅プラッキングまたは電荷注入を一時的に中断するために、一対の２つの連続する電荷移送イベント、すなわち、発振回路１０の発振の第１および第２の半周期中の１つの正電荷移送イベントおよび１つの負電荷移送イベントを阻止または中断することが必要である。このためには、コンパレータ回路２４の出力におけるフル・パルスを完全にかつ同期して阻止または中断する必要がある。

【0078】

図５の例では、これは、コンパレータ回路２４の出力とドライバ回路２８の入力との間に振幅制御回路４０を実装することによって達成することができる。ここで、振幅制御回路４０は、共振回路１２の両端間の電圧の包絡線値またはピーク値のうちの少なくとも１つを検出または測定するように動作可能な包絡線検出器回路３６を備える。振幅制御回路４０は、包絡線検出器回路３６に接続された包絡線コンパレータ回路４１をさらに備える。包絡線コンパレータ回路４１は、包絡線値またはピーク値を基準電圧ＶＲＥＦと比較するように動作可能である。

【0079】

さらに、振幅制御回路４０は、正弦波コンパレータ回路２４の出力に接続された第１の入力端子４５と、包絡線検出コンパレータ４１の出力に接続された第２の入力端子４６と、を備えるゲート回路４４を備える。ゲート回路４４は、前述したように、ドライバ回路２８の入力に接続された出力端子４７を備える。一部の例では、ゲート回路は、論理ＡＮＤゲート４４を備える。発振回路１０および／または振幅制御回路４０は、ゲート回路４４の第２の入力端子４６に接続された出力Ｑを備えるラッチ回路４３をさらに備える。ラッチ回路４３は、包絡線検出コンパレータ４１の出力に接続された入力Ｄをさらに備える。ラッチ回路４３は、正弦波コンパレータ回路２４の出力によってイネーブルまたはクロックされる。

【0080】

実際には、ゲーティング回路４２が、（ゲーティング回路４２の出力における）ゲートされた正弦波コンパレータ信号がＸＯＲゲート２７の入力を駆動するように、図１に示されるような例の基本トポロジにおいてコンパレータ回路２４とＸＯＲゲート２７との間に挿入される。

【0081】

換言すれば、ゲートの信号、したがってゲーティング回路４２の出力が、コンパレータ回路２４の出力によって提供される信号ＶＣＯＭＰの代わりに使用される。

【0082】

包絡線検出器回路３６は、包絡線検出コンパレータ４１の第１の入力端子に接続された包絡線検出ダイオード３７を備える。包絡線検出ダイオード３７と包絡線検出コンパレータ４１の第１入力端子との間には、接地５に接続された２つの並列ブランチがある。第１のブランチには包絡線検出抵抗器３８が設けられ、第２のブランチには包絡線検出コンデンサ３９が設けられている。包絡線検出コンパレータ４１の第２の入力端子は、基準電圧ＶＲＥＦに接続されている。

【0083】

包絡線またはピーク検出器回路３６は、有用な信号振幅および包絡線検出器回路３６の電源電圧ＶＳＵＰに対する関係の観点から、共振回路両端間の電圧ＶＯＵＴもしくはその縮小版ＶＤＩＶの正弦波の包絡線またはピーク値のどちらかより実用的な方を得るために使用される。次いで、包絡線またはピーク値を、包絡線検出コンパレータ４１を用いて基準値または目標値と比較する。包絡線検出コンパレータ４１の出力ＶＰＡＳＳは、包絡線またはピーク値が目標電圧または基準電圧を下回り、したがって、振幅プラッキングまたは電荷移送パルスがドライバ回路２８に渡されるべき場合に、論理ハイとなる。

【0084】

次いで、ＶＰＡＳＳ信号は、コンパレータ回路２４によって駆動されるアクティブ・ロー・イネーブル入力ＥＮＢがローの時に、ＶＰＡＳＳ信号がラッチ出力Ｑに一般に渡され得るように、コンパレータ回路２４の出力によってイネーブルまたはクロックされる論理ラッチ回路４３によってサンプリングされる。そうでない場合、ラッチ回路４３は、その出力状態を、アクティブ・ロー・イネーブルＥＮＢ信号がローからハイに最後に遷移する前に有していたレベルに維持する。

【0085】

次いで、ラッチ回路４３の出力Ｑは、ＡＮＤゲート４４をさらに用いて、コンパレータ回路２４の出力信号ＶＣＯＭＰをゲートするために使用され、このＡＮＤゲート４４が、ゲートされた信号ＶＧＡＴＥをゲート回路に出力し、ゲート回路は、上述したように動作する。

【0086】

したがって、コンパレータ回路２４の出力信号ＶＣＯＭＰがハイの場合は常に、ラッチ回路４３は、その出力状態Ｑを決して変化させない。コンパレータ信号ＶＣＯＭＰがローからハイに遷移した時にＶＰＡＳＳがハイであれば、フル・パルスは、ＡＮＤゲート４４を通過する。

【0087】

逆に、コンパレータ回路２４の出力ＶＣＯＭＰがローの場合、ラッチ回路４３は、ＶＰＡＳＳがそのレベルを変化させるたびに、その出力状態Ｑを変化させる。しかしながら、この変化は、コンパレータ回路２４の出力信号ＶＣＯＭＰのロー・レベルが、ゲーティング回路４２の出力信号ＶＧＡＴＥのロー・レベルおよび一定レベルを意味するため、ＡＮＤゲート４４の出力では見えない。

【0088】

発振回路１０のさらなる例は、図７に示されるような駆動ブランチ１４を備える。この駆動ブランチ１４は、第１のサブブランチ５０と、第２のサブブランチ５１と、第３のサブブランチ５２と、を備える。サブブランチの数は、より大きな整数ｎにさらに拡張されてもよく、ｎは３以上である。サブブランチ５０、５１、５２のそれぞれは、ドライバ回路５３、５４、５５と直列のブランチ・ポンプ・コンデンサＣＰ１、ＣＰ２、ＣＰＮを備える。さらに、サブブランチ５０、５１、５２のそれぞれは、第１のサブブランチ５０および第２または第３のサブブランチ５１、５２のうちの少なくとも１つを選択的にアクティブ化または選択的に非アクティブ化するためのスイッチもしくは論理ゲート５６、５７、５８を備える。

【0089】

ブランチ・コンデンサＣＰ１、ＣＰ２、ＣＰＮを備える多数のサブブランチによって、個々のコンデンサまたはブランチ・ポンプ・コンデンサＣＰ１、ＣＰ２、ＣＰＮの結合によって構成される容量である実効的なポンプ容量を提供することができる。このようにして、共振容量、したがって共振コンデンサＣＲの容量とポンプ容量の比を、要求に応じて変えることができる。共振容量に対する実効的なポンプ容量の比を変えることによって、発振回路１０の振幅ランプ制御を行うことができる。

【0090】

実際には、出力振幅のランプ・アップの速度を規定するのは、ポンプ容量と共振容量の比である。図６には、比ＣＰＵＭＰ／ＣＲが異なる３つの例が示されている。信号１１４は、０．１の比ＣＰＵＭＰ／ＣＲを示す。信号１１２は、０．２の比ＣＰＵＭＰ／ＣＲによって得られ、信号１１０は、０．３の比ＣＰＵＭＰ／ＣＲによって得られている。本発明の発振回路１０の主な用途は、発振器を繰り返し起動し、出力振幅ランプ・アップの速度を制御しなければならない振幅シフト（オン－オフ）キーイングを用いた正弦波搬送波の生成である。

【0091】

ポンプ容量の実効値を制御する技術は、図７に示されるように、複数のポンプ・コンデンサまたはブランチ・コンデンサＣＰ１、ＣＰ２、ＣＰＮを並列に組み合わせて使用することである。論理ゲート５６、５７、５８は、ＡＮＤゲートとして実装されている。様々な論理ゲート５６、５７、５８への入力端子ＶＥＮ１、ＶＥＮ２またはＶＥＮＮにイネーブル信号を印加することによって、それぞれのブランチ５０、５１、５２をイネーブルまたはアクティブにすることができ、それぞれのドライバ回路５３、５４、５５は、それぞれのブランチ・ポンプ・コンデンサＣＰ１、ＣＰ２、ＣＰＮを充電するように動作可能である。

【0092】

したがって、イネーブル信号が論理ハイの場合の個々のドライバ回路５３、５４、５５は、上述したように電荷移送動作を行い、イネーブル信号が論理ローの場合のこれらのドライバ回路５３、５４、５５は、その出力を論理ローに維持する。すべてのドライバ回路出力は、常に低インピーダンス状態にある。その結果、実効的なポンプ容量は、アクティブなまたはイネーブルされたドライバ回路によって駆動されるそれらのコンデンサの容量のみを含むが、実効的な総共振容量は、すべてのポンプ・コンデンサが共振回路１２と事実上並列であるため、すべてのポンプ・コンデンサを含む。

【0093】

したがって、結果として生じる共振周波数は、個々のドライバ回路５３、５４、５５がイネーブルまたはディスエーブルされても変化しない。このようにして、発振周波数およびランプ・アップ速度の独立した制御を提供することができる。例えば、図１に関連して上述したような発振回路１０の基本的なトポロジおよび図２に示されるようなその動作は、電源ＶＳＵＰを使用するように設計されている。ドライバ回路２８は、共振回路１２の損失を補償し、発振回路１０の周期的な発振を持続させるために、共振コンデンサＣＲに周期的にエネルギーを追加するように、電圧源ＶＳＵＰによって電力が供給される。

【0094】

発振回路１０の動作は、電気エネルギーの回復を得るために、共振回路１２から、特に共振コンデンサＣＲからエネルギーまたはエネルギーの一部を周期的に取り除いて、電源に戻すように反転させることもできる。

【0095】

エネルギーの回復は、電荷移送の極性を反転させることによって得ることができる。共振回路１２からエネルギーを回復するための図２に示された持続発振とは対照的に、一方の半周期における共振回路１２の過渡電圧最小値の時点で正の電圧ステップまたは正の電荷移送を誘発し、もう一方の半周期における共振回路１２の過渡電圧最大値の時点で負の電圧ステップを加えるかまたは電荷を引き出すことが意図されている。

【0096】

これは、図１に示されるような発振回路１０のかなり簡単な変更によって得ることができる。

【0097】

このためには、コンパレータ回路２４とドライバ回路２８との間に論理反転を設けるだけでよい。特に、ゲート回路２６、例えば図１で説明したようなＸＯＲゲート２７は、複数の目的を果たすことができる。電圧入力ＶＩＮＶにパルスを印加することによる発振の起動に加えて、ＸＯＲゲート２７は、電圧ＶＩＮＶに一定のハイ論理レベルを印加することによって、回復および発振振幅のランプ・ダウンを開始するために使用することができる。

【0098】

これは、ＸＯＲゲート２７の論理機能に起因して、ドライバ回路２８への入力信号がコンパレータ回路２４の出力信号の論理反転となることを意味する。ＸＯＲゲート２７の使用は、コンパレータ回路２４の出力とドライバ回路２８の入力との間で論理反転を行う方法の一例に過ぎない。このような論理反転を得る方法には、多数のさらなるやり方があり得る。

【0099】

図９のイラストには、論理反転の一例が概略的に示されている。信号１００は、共振回路１２の出力電圧である。信号１０３は、コンパレータ回路２４の出力を表す。信号１０４は、ドライバ回路２８の出力を表す。時間ｔ１の前は、ドライバ回路２８の出力電圧は、コンパレータ回路２４の出力の論理コピーである。時刻ｔ１において、論理反転が始まり、ドライバ回路２８の出力は、コンパレータ回路２４の出力の論理反転となる。その結果、ドライバ回路によって電源から取り出される過渡的な電源電流を表す信号１０７が過渡的に負になり、支配的な電源電流は、時間ｔ１においてその極性を反転させ、したがって、回復動作が開始することを示す。

【0100】

さらなる信号１０９は、過渡的な電源電流の不定積分を表し、電源から取り出される総電荷またはエネルギーに対応する。時間ｔ１における回復モードの開始後、総電荷またはエネルギーの一部が電源に戻される。

【0101】

実際には、図８に示されるような回復動作の使用は、エネルギー・ハーベスティング、したがって、ドライバ回路２８によって取られる総エネルギーの５％を超えるエネルギーの節約を提供する。

【0102】

図１０には、発振回路１０の発振を生成する方法のフローチャートがさらに示されている。発振回路１０は、典型的には、図１乃至図９のいずれかに関連して上述したようなやり方で実装される。ステップ２００において、フィードバック信号がフィードバック・ブランチ２０を介して共振回路１２から検知される。ステップ２０２において、フィードバック信号は、フィードバック・ブランチ２０を介して共振回路１２に接続された位相シフト回路２２によって位相シフトされる。続くステップ２０４において、位相シフトされた信号は、論理信号を出力するコンパレータ回路２４に印加され、この論理信号は、共振回路１２の駆動ブランチ１４のポンプ・コンデンサＣＰを充電するように動作可能なドライバ回路２８を制御するために使用される。

【0103】

さらなるステップ２０６において、正の電圧ステップが、発振の一方の半周期において、進行中のまたは既に存在する共振回路１２の過渡電圧最大値に印加または追加される。負の電圧ステップまたは電荷移送は、もう一方の半周期において共振回路の過渡電圧最小値の時点で行われる。このようにして、発振回路１０の発振を持続するか、または立ち上げすることができる。

【0104】

一般に、発振回路１０の後には、比較的大きなＤＣ電圧を生成するＤＣ電圧逓倍器またはチャージ・ポンプを形成するための任意の整流器回路が続くことができる。このような組み合わされた回路は、高電圧領域からＤＣ電流を引き出さない静的用途に有用である可能性がある。

【0105】

さらに、発振回路１０の温度性能を最適化するために、コンパレータ回路２４のバイアス電流は、ブリッジ回路２３の時定数、すなわちＲＢとＣＢの積に追従するように、例えば、ブリッジ回路２３とコンパレータ回路２４のバイアス発生器に同じタイプの抵抗器を使用することによって生成することができる。

【符号の説明】

【0106】

５ 接地
１０ 発振回路
１２ 共振回路
１４ 駆動ブランチ
１５ ノード
１６ 検知ブランチ
１８ フィードバック・ディバイダ
２０ フィードバック・ブランチ
２２ 位相シフト回路
２３ ＲＣブリッジ回路
２４ コンパレータ回路
２６ ゲート回路
２７ ＸＯＲゲート
２８ ドライバ回路
３０ マルチプレクサ
３１ 入力端子
３２ 入力端子
３３ 入力端子
３４ 入力端子
３６ 包絡線検出器回路
３７ 包絡線検出ダイオード
３８ 包絡線検出抵抗器
３９ 包絡線検出コンデンサ
４０ 振幅制御回路
４１ 包絡線検出コンパレータ
４２ ゲーティング回路
４３ ラッチ回路
４４ ＡＮＤゲート
４５ 入力端子
４６ 入力端子
４７ 出力端子
５０ サブブランチ
５１ サブブランチ
５２ サブブランチ
５３ ドライバ
５４ ドライバ
５５ ドライバ
５６ ゲート
５７ ゲート
５８ ゲート
６０ インバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【外国語明細書】