特開2024-73341 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

青山学院大学 (神奈川県相模原市中央区淵野辺)

▶ 旺宏電子股▲ふん▼有限公司の特許一覧

特開2024-73341メモリデバイス

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2A
2B
3A
3B
4
5
6A
6B
6C
6D
6E
7
8
9

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024073341

(43)【公開日】2024-05-29

(54)【発明の名称】メモリデバイス

(51)【国際特許分類】

G11C 16/08 20060101AFI20240522BHJP

【ＦＩ】

G11C16/08 130

G11C16/08 123

【審査請求】有

【請求項の数】16

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023004761

(22)【出願日】2023-01-17

(11)【特許番号】

(45)【特許公報発行日】2024-04-03

(31)【優先権主張番号】17/988,773

(32)【優先日】2022-11-17

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤雄郎

(72)【発明者】

【氏名】葉騰豪

(72)【発明者】

【氏名】呂函庭

(72)【発明者】

【氏名】徐子軒

(72)【発明者】

【氏名】陳振桓

(72)【発明者】

【氏名】陳耕暉

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA01

5B225DB08

5B225DB30

5B225DC10

5B225EA01

5B225EA03

5B225EC06

5B225ED02

5B225ED10

5B225EE19

5B225EG15

(57)【要約】

【課題】ソフトプログラム動作を実行する速度を増加させることができるメモリデバイスを提供する。
【解決手段】３ＤＡＮＤフラッシュメモリのようなメモリデバイスが、メモリセル・ブロックと、ワード線ドライバと、複数のビット線スイッチとを含む。ワード線ドライバは複数の相補型トランジスタ対を有し、それぞれの相補型トランジスタ対は、複数のワード線信号のそれぞれを、複数のワード線のそれぞれに対して発生する。各トランジスタ対の第１トランジスタの基板及び第２トランジスタの基板は、それぞれ第１電圧及び第２電圧を受ける。各ビット線スイッチは第３トランジスタを含む。第３トランジスタの基板は第３電圧を受ける。第１電圧、第２電圧、及び第３電圧は、ソフトプログラム動作中及びソフトプログラム検証動作中に、一定の静的電圧である。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリセル・ブロックと、
ワード線ドライバと、
複数のビット線スイッチとを具えたメモリデバイスであって、
前記ワード線ドライバは複数の相補型トランジスタ対を有し、それぞれの前記相補型トランジスタ対は、複数のワード線信号のそれぞれを、前記メモリセル・ブロックの複数のワード線のそれぞれに対して発生し、前記相補型トランジスタ対の各々の第１トランジスタの基板及び第２トランジスタの基板が、それぞれ第１電圧及び第２電圧を受け、
前記複数のビット線スイッチのそれぞれが、前記メモリセル・ブロックの複数のビット線のそれぞれに結合され、前記ビット線スイッチの各々が第３トランジスタを具え、該第３トランジスタの基板が第３電圧を受け、
前記第１電圧、前記第２電圧、及び前記第３電圧は、前記メモリセル・ブロックが実行するソフトプログラム動作及びソフトプログラム検証動作中に、一定の静的電圧であるように維持されるメモリデバイス。

【請求項2】

複数のソース線スイッチを具え、該複数のソース線スイッチのそれぞれが、前記メモリセル・ブロックの複数のソース線のそれぞれに結合され、前記ビット線スイッチの各々が第４トランジスタを具え、該第４トランジスタの基板が第４電圧を受け、該第４電圧は、前記メモリセル・ブロックが実行する前記ソフトプログラム動作及び前記ソフトプログラム検証動作中に、一定の静的電圧であるように維持される、請求項１に記載のメモリデバイス。

【請求項3】

前記相補型トランジスタ対の各々において、前記第１トランジスタの第１端子がプログラム電圧を受け、前記第１トランジスタの第２端子が、前記第２トランジスタの第１端子、及び対応する前記ワード線に結合され、前記第２トランジスタの第２端子が基準接地電圧を受け、前記第１トランジスタ及び前記第２トランジスタが制御信号によって制御される、請求項１または２に記載のメモリデバイス。

【請求項4】

選択された前記ワード線に対応する前記第１トランジスタと前記第２トランジスタとが、前記ソフトプログラム動作中に、前記制御信号により交互にオン状態及びオフ状態にされて、前記ワード線信号をパルス信号として前記選択されたワード線に供給する、請求項３に記載のメモリデバイス。

【請求項5】

アドレスデコーダを更に具え、該アドレスデコーダは、前記ワード線ドライバに結合されて前記制御信号を発生する、請求項３に記載のメモリデバイス。

【請求項6】

前記第１トランジスタの基板が第１ウェル領域内に形成され、前記第２トランジスタの基板が第２ウェル領域内に形成され、前記第１ウェル領域と前記第２ウェル領域とが相補的な導電極性を有する、請求項１または２に記載のメモリデバイス。

【請求項7】

前記第１ウェル領域が基板内に形成され、前記第２ウェル領域が前記第１ウェル領域内に形成されている、請求項６に記載のメモリデバイス。

【請求項8】

前記第３トランジスタの基板が第３ウェル領域内に形成され、該第３ウェル領域が前記第２ウェル領域の導電極性と同じ導電極性を有し、前記第３ウェル領域が基板内に形成されている、請求項５に記載のメモリデバイス。

【請求項9】

前記ビット線スイッチに結合された共通ビット線に結合されたセンシング増幅器と、
前記センシング増幅器の出力端子に結合された入力／出力回路と、
前記入力／出力回路と前記共通ビット線との間に結合されたページバッファと
を更に具えている、請求項１または２に記載のメモリデバイス。

【請求項10】

前記ページバッファが、デジタル値を記憶し、該デジタル値を増幅してバイアス電圧を発生し、該バイアス電圧を前記共通ビット線へ送信するように構成され、前記メモリデバイスが、選択されたメモリセルにおける前記ソフトプログラム動作を実行すべきか否かを、前記バイアス電圧に応じて決定し、前記選択されたメモリセルに対応する前記ソース線スイッチをオフ状態にし、前記選択されたメモリセルに対応する前記ビット線スイッチの各々をオン状態にする、請求項９に記載のメモリデバイス。

【請求項11】

前記選択されたメモリセルに対応する前記ソース線スイッチ、及び前記選択されたメモリセルに対応する前記ビット線スイッチの各々をオン状態にして、前記選択されたメモリセルが、前記ソフトプログラム検証動作中に、前記センシング増幅器にセンシング電流を供給する、請求項１０に記載のメモリデバイス。

【請求項12】

前記センシング増幅器が、前記ソフトプログラム検証動作が合格であるものと判定した際に、前記センシング増幅器が、前記入力／出力回路を通して、前記ページバッファ内の前記デジタル値を書き換える、請求項１１に記載のメモリデバイス。

【請求項13】

前記ページバッファが、
前記デジタル値を記憶するラッチと、
前記ラッチ及び前記共通ビット線に結合されて、前記デジタル値を増幅して、前記ラッチの出力電圧をシフトすることによって前記バイアス電圧を発生するレベルシフタと
を具えている、請求項１０に記載のメモリデバイス。

【請求項14】

前記入力／出力回路がパッドに結合され、前記入力／出力回路が、
前記センシング増幅器の出力端子と前記パッドとの間に結合された出力バッファと、
前記パッドと前記ページバッファとの間に結合された入力バッファと
を具えている、請求項１０に記載のメモリデバイス。

【請求項15】

前記ソフトプログラム動作中に、前記ワード線ドライバが、選択されたメモリセルに対応する前記ワード線信号の各々の電圧を徐々に増加させる、請求項１または２に記載のメモリデバイス。

【請求項16】

前記メモリセル・ブロックが、三次元的に積層された複数のＡＮＤフラッシュメモリセルを具え、あるいは三次元的に積層された複数のＮＯＲメモリセルを具えている、請求項１または２に記載のメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はメモリデバイスに関するものである。特に、本発明はソフトプログラム動作を加速することができるメモリデバイスに関するものである。

【背景技術】

【0002】

関連技術の説明
一般に、三次元メモリデバイス内の第１段階デコーダ回路では、トランジスタの基板どうしが大面積のウェル領域を共用するので、多数の寄生容量がウェル領域とウェハーの基板との間に発生する。これらの寄生回路については、メモリデバイスが実行するソフトプログラム動作及びソフトプログラム検証動作中に、個別の動作が必要とする異なる電圧用に、トランジスタの基板上の電圧における切り換え動作を交互に実行する必要がある。これらの電圧切り換え動作に基づいて、メモリデバイスのソフトプログラム動作及びソフトプログラム検証動作は、トランジスタの基板上の電圧における追加的な整定時間を必要とする。従って、メモリデバイスのソフトプログラム動作及びソフトプログラム検証動作の時間が長引いて、メモリデバイスの動作効率を低下させる。更に、これらの寄生回路の反復的な充電及び放電は、無用な電力消費も生じさせて、メモリデバイスの動作効率を低下させる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、三次元ＡＮＤ（アンド：論理積）メモリデバイスのようなメモリデバイスを提供し、このメモリデバイスはソフトプログラム動作を実行する速度を増加させることができる。

【課題を解決するための手段】

【0004】

本発明の好適例のメモリデバイスは、メモリセル・ブロックと、ワード線ドライバ（駆動回路）と、複数のビット線スイッチとを含む。ワード線ドライバは複数の相補型トランジスタ対を有し、それぞれの相補型トランジスタ対は、複数のワード線信号のそれぞれを、メモリセル・ブロックの複数のワード線のそれぞれに対して発生する。相補型トランジスタ対の各々の第１トランジスタの基板及び第２トランジスタの基板は、それぞれ第１電圧及び第２電圧を受ける。複数のビット線スイッチのそれぞれは、メモリセル・ブロックの複数のビット線のそれぞれに結合されている。ビット線スイッチの各々が第３トランジスタを含む。第３トランジスタの基板は第３電圧を受ける。第１電圧、第２電圧、及び第３電圧は、メモリセル・ブロックが実行するソフトプログラム動作及びソフトプログラム検証動作中に、一定の静的電圧であるように維持される。

【発明の効果】

【0005】

以上に基づけば、本発明の好適例のメモリデバイスでは、ワード線ドライバ内のトランジスタの基板及びビット線スイッチ内のトランジスタの基板が受ける電圧が、ソフトプログラム動作及びソフトプログラム検証動作中に一定の静的電圧であるように維持される。その結果、ソフトプログラム動作及びソフトプログラム検証動作中に、ワード線ドライバ内のトランジスタ及びビット線スイッチ内のトランジスタが、その基板電圧を反復的にスイッチングする（切り換える）ために必要な電圧整定時間を省略することができ、このことは、ソフトプログラム動作及びソフトプログラム検証動作を実行する速度を効果的に増加させることができる。

【0006】

以上のことをより理解し易くするために、図面を伴ういくつかの実施形態を以下に詳細に説明する。

【0007】

添付した図面は、本発明の更なる理解をもたらすために含め、本明細書に含まれ本明細書の一部を構成する。これらの図面は、本発明の好適な実施形態を例示し、その説明と共に本発明の原理を説明する役目を果たす。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態によるメモリデバイスの概略図である。

【図2】図２Ａ及び図２Ｂは、本発明の一実施形態によるメモリデバイスのソフトプログラム動作及びソフトプログラム検証動作の実現の概略図である。

【図3】図３Ａ及び図３Ｂは、本発明の他の実施形態によるメモリデバイスのソフトプログラム動作及びソフトプログラム検証動作の実現の概略図である。

【図4】本発明の一実施形態によるメモリデバイス内のワード線ドライバの概略断面構造図である。

【図5】本発明の一実施形態によるメモリデバイス内のビット線スイッチまたはソース線スイッチの概略断面構造図である。

【図6】図６Ａ～図６Ｅは、本発明の一実施形態によるメモリデバイスのソフトプログラム動作の概略回路動作図である。

【図7】本発明の一実施形態による、ソフトプログラム動作を実行するメモリデバイス内の複数のメモリセルを例示する概略図である。

【図8】図８Ａ～図８Ｃは、本発明の一実施形態によるメモリデバイスの消去プロセス中にソフトプログラム動作を実行するメモリセルのクリティカル電圧分布の変化を例示する概略図である。

【図9】本発明の一実施形態によるメモリデバイスのメモリセルの概略構造図である。

【発明を実施するための形態】

【0009】

実施形態の説明
図１を参照すれば、図１は本発明の一実施形態によるメモリデバイスの概略図である。メモリデバイス１００は、メモリセル・ブロック１１０と、ワード線ドライバ１２０と、複数のビット線スイッチＢＬＴ１～ＢＬＴ３と、複数のソース線スイッチＳＬＴ１～ＳＬＴ３とを含む。ワード線ドライバ１２０は、メモリセル・ブロック１１０上のワード線ＷＬに結合されている。ワード線ドライバ１２０は、複数のトランジスタＭＰ１１～ＭＰ１３及びＭＮ１１～ＭＮ１３を含む。トランジスタＭＰ１１～ＭＰ１３はＰ型トランジスタであり、トランジスタＭＮ１１～ＭＮ１３はＮ型トランジスタである。トランジスタＭＰ１１～ＭＰ１３とトランジスタＭＮ１１～ＭＮ１３とが、複数の相補型トランジスタ対のそれぞれを形成し、これらのトランジスタ対は、それぞれ制御信号ＣＴ１～ＣＴ３によって制御される。

【0010】

本実施形態では、トランジスタＭＰ１１～ＭＰ１３の基板をＮ型ウェル領域ＮＷ１によって形成することができ、トランジスタＭＮ１１～ＭＮ１３の基板をＰ型ウェル領域ＰＷＩ１によって形成することができる。トランジスタＭＰ１１～ＭＰ１３の基板は同じ第１電圧Ｖ１を受け、トランジスタＭＮ１１～ＭＮ１３の基板は同じ第２電圧Ｖ２を受ける。

【0011】

それに加えて、トランジスタＭＰ１１～ＭＰ１３の第１端子は電圧Ｖppを受けることができ、トランジスタＭＰ１１～ＭＰ１３の第２端子は、それぞれトランジスタＭＮ１１～ＭＮ１３の第１端子に結合され、かつ対応するワード線（例えば、ワード線ＷＬ）に結合され、トランジスタＭＮ１１～ＭＮ１３の第２端子は、基準接地電圧Ｖss（例えば、０ボルトに等しい）を受けることができる。

【0012】

それに加えて、ビット線スイッチＢＬＴ１～ＢＬＴ３の複数の第１端子は、それぞれ、メモリセル・ブロック１１０上の複数のビット線ＬＢＬ１～ＬＢＬ３に結合されている。ビット線スイッチＢＬＴ１～ＢＬＴ３の複数の第２端子は、いずれも共通ビット線ＧＢＬに結合されている。ソース線スイッチＳＬＴ１～ＳＬＴ３の複数の第１端子は、それぞれ、メモリセル・ブロック１１０上の複数のソース線ＬＳＬ１～ＬＳＬ３に結合されている。ソース線スイッチＳＬＴ１～ＳＬＴ３の複数の第２端子は、いずれも共通ソース線ＣＳＬに結合されている。本実施形態では、ビット線スイッチＢＬＴ１～ＢＬＴ３が、それぞれトランジスタＭＮ２１～ＭＮ２３で構成され、トランジスタＭＮ２１～ＭＮ２３はＰ型ウェル領域ＰＷＩ２によって形成される。ソース線スイッチＳＬＴ１～ＳＬＴ３は、それぞれトランジスタＭＮ３１～ＭＮ３３で構成され、トランジスタＭＮ３１～ＭＮ３３の基板はＰ型ウェル領域ＰＷＩ３によって形成される。

【0013】

トランジスタＭＮ２１～ＭＮ２３の基板は、Ｐ型ウェル領域ＰＷＩ２に印加される電圧Ｖ３を受け、トランジスタＭＮ３１～ＭＮ３３の基板は、Ｐ型ウェル領域ＰＷＩ３に印加される電圧Ｖ４を受ける。

【0014】

本実施形態では、メモリデバイス１００が実行するソフトプログラム動作（ＳＰＧＭ：soft program）及びソフトプログラム検証動作（ＳＰＶ：soft program verification）中に、トランジスタＭＰ１１～ＭＰ１３の基板、トランジスタＭＮ１１～ＭＮ１３の基板、トランジスタＭＮ２１～ＭＮ２３の基板、及びトランジスタＭＮ３１～ＭＮ３３の基板が受ける、それぞれ電圧Ｖ１、Ｖ２、Ｖ３、及びＶ４が一定の電圧に維持され、静的電圧の状態にある。

【0015】

トランジスタＭＰ１１～ＭＰ１３、トランジスタＭＮ１１～ＭＮ１３、トランジスタＭＮ２１～ＭＮ２３、及びトランジスタＭＮ３１～ＭＮ３３の構造中に、いくつかの寄生容量が、当該トランジスタの基板と隣接する半導体材料との間に存在することは、注目に値する。従って、メモリデバイス１００が実行するソフトプログラム動作及び後続するソフトプログラム検証動作中に、トランジスタＭＰ１１～ＭＰ１３、トランジスタＭＮ１１～ＭＮ１３、トランジスタＭＮ２１～ＭＮ２３、及びトランジスタＭＮ３１～ＭＮ３３が受ける電圧Ｖ１～Ｖ４を一定の静的電圧にすることによって、基板電圧の電圧値を切り換えるために必要な追加的な電圧整定時間を低減することができる。その結果、本実施形態のメモリデバイス１００は、ソフトプログラム動作及びソフトプログラム検証動作の動作速度を増加させることができ、動作効率を向上させることができる。

【0016】

ちなみに、本実施形態では、メモリセル・ブロック１１０が複数のメモリセルＭＣを含む。メモリセルＭＣは、ＡＮＤフラッシュメモリセルまたはＮＯＲ（ノア：否定論理和）フラッシュメモリセルとすることができ、三次元積層化によって構成することができる。

【0017】

ちなみに、本実施形態では、図１に示すビット線スイッチＢＬＴ１～ＢＬＴ３の数及びソース線スイッチＳＬＴ１～ＳＬＴ３の数は、説明の便宜の役目を果たすに過ぎない。実際の回路では、単一のメモリセル・ブロックに対応するビット線スイッチの数及びソース線スイッチの数は、設計者が決定することができ、具体的に限定されない。

【0018】

次に、図２Ａ及び図２Ｂを参照すれば、図２Ａ及び図２Ｂは、本発明の一実施形態によるメモリデバイスのソフトプログラム動作及びソフトプログラム検証動作の実現の概略図である。図１の実施形態に対応する図２Ａでは、メモリデバイス１００が実行する第１の種類のソフトプログラム動作（例えば、選択されたメモリセルＳＭＣに軽微なプログラム動作を実行させる）中に、ワード線ドライバ１２０が、制御信号ＣＴ３により、トランジスタＭＰ１３をオン状態にし、トランジスタＭＮ１３をオフ状態にすることができ、ワード線ドライバ１２０は、選択されたメモリセルＳＭＣに対応するワード線ＷＬに（この時点で、例えば５ボルト(V)のプログラム電圧である）電圧Ｖppを供給することができる。この時点で、トランジスタＭＰ１３の基板が受ける電圧Ｖ１は例えば６．５Vに等しく、トランジスタＭＮ１３の基板が受ける電圧Ｖ２は例えば０Vに等しい。

【0019】

それに加えて、選択されたメモリセルＳＭＣに対応するビット線スイッチＢＬＴ２を、制御信号ＢＬＴＧによりオン状態にすることができる。この時点で、制御信号ＢＬＴＧは例えば６Vに等しく、ビット線スイッチＢＬＴ２を形成するトランジスタＭＮ２２の基板が受ける電圧Ｖ３は例えば－５Vに等しい。更に、共通ビット線ＧＢＬ上の電圧は例えば－５Vである。

【0020】

同様に図１の実施形態に対応する図２Ｂでは、メモリデバイス１００が実行するソフトプログラム検証動作中に、ワード線ドライバ１２０が、制御信号ＣＴ３により、トランジスタＭＰ１３をオン状態にし、トランジスタＭＮ１３をオフ状態にすることができ、ワード線ドライバ１２０は、（この時点で、例えば６．５Vの検証電圧である）電圧Ｖppを、選択されたメモリセルＳＭＣに対応するワード線ＷＬに供給することができる。この時点で、トランジスタＭＰ１３の基板が受ける電圧Ｖ１は例えば６．５Vに等しく、トランジスタＭＮ１３の基板が受ける電圧Ｖ２は例えば０Vに等しい。

【0021】

【0022】

上記の説明から知ることができるように、図２Ａ及び図２Ｂでは、メモリデバイス１００が実行するソフトプログラム動作及びソフトプログラム検証動作中に、トランジスタＭＮ１３、ＭＰ１３、及びＭＮ２２の基板が受ける電圧Ｖ１、Ｖ２、及びＶ３が、不変のままである静的電圧である。その結果、メモリデバイス１００が実行するソフトプログラム動作及びソフトプログラム検証動作中に、基板電圧の安定化を待つための追加的時間を必要とせず、動作速度を増加させる。

【0023】

次に、図３Ａ及び図３Ｂを参照すれば、図３Ａ及び図３Ｂは、本発明の他の実施形態によるメモリデバイスのソフトプログラム動作及びソフトプログラム検証動作の実現の概略図である。図３Ａでは、図１の実施形態に対応して、メモリデバイス１００が実行する第２の種類のソフトプログラム動作（例えば、選択されたメモリセルＳＭＣに比較的重いプログラム動作を実行させる）中に、ワード線ドライバ１２０が、制御信号ＣＴ３により、トランジスタＭＰ１３をオン状態にし、トランジスタＭＮ１３をオフ状態にすることができ、ワード線ドライバ１２０は（この時点でプログラム電圧である）電圧Ｖppを、選択されたメモリセルＳＭＣに対応するワード線ＷＬに供給することができる。本実施形態では、メモリデバイス１００が、インクリメンタル（増分、増加型）ステップ・パルス・プログラミング（ＩＳＰＰ：incremental step pulse programming）によるソフトプログラミング動作を実行することができ、プログラム電圧としての電圧Ｖppを７Vから１２Vまでインクリメント（漸増、段階的増加）することができる。

【0024】

この時点で、トランジスタＭＰ１３の基板が受ける電圧は例えば１２Vに等しく、トランジスタＭＮ１３の基板が受ける電圧は例えば０Vに等しい。

【0025】

それに加えて、選択されたメモリセルＳＭＣに対応するビット線スイッチＢＬＴ２を、制御信号ＢＬＴＧによりオン状態にすることができる。この時点で、制御信号ＢＬＴＧは例えば６Vに等しく、ビット線スイッチＢＬＴ２を形成するトランジスタＭＮ２２の基板が受ける電圧Ｖ３は例えば－７Vに等しい。更に、共通ビット線ＧＢＬ上の電圧は例えば－７Vである。

【0026】

図３Ｂでは、同様に図１の実施形態に対応して、メモリデバイス１００が実行するソフトプログラム検証動作中に、ワード線ドライバ１２０が、制御信号ＣＴ３により、トランジスタＭＰ１３をオン状態にし、トランジスタＭＮ１３をオフ状態にすることができ、ワード線ドライバ１２０は（この時点で例えば６．５Vの検証電圧である）電圧Ｖppを、選択されたメモリセルＳＭＣに対応するワード線ＷＬに供給することができる。この時点で、トランジスタＭＰ１３の基板が受ける電圧Ｖ１は例えば１２Vに等しく、トランジスタＭＮ１３の基板が受ける電圧Ｖ２は例えば０Vに等しい。

【0027】

それに加えて、選択されたメモリセルＳＭＣに対応するビット線スイッチＢＬＴ２を、制御信号ＢＬＴＧによりオン状態にすることができる。この時点で、制御信号ＢＬＴＧは例えば６Vに等しく、トランジスタＭＮ２２の基板が受ける電圧Ｖ３は例えば－７Vに等しい。更に、共通ビット線ＧＢＬ上の電圧は例えば１．８Vである。

【0028】

上記の説明から知ることができるように、図３Ａ及び図３Ｂでは、図２Ａ及び図２Ｂの実施形態と同様に、メモリデバイス１００が実行するソフトプログラム動作及びソフトプログラム検証動作中に、トランジスタＭＮ１３、ＭＰ１３、及びＭＮ２２の基板が受ける電圧Ｖ１、Ｖ２、及びＶ３は、不変のままである静的電圧である。その結果、メモリデバイス１００が実行するソフトプログラム動作及びソフトプログラム検証動作中に、基板電圧の安定化を待つための追加的時間を必要とせず、動作速度を増加させる。

【0029】

本発明の実施形態では、メモリデバイスが実行する通常のデータ読出し動作中に、図３Ｂに示すソフトプログラム検証動作とは異なり、トランジスタＭＰ１３の基板が例えば６．５Vの電圧を受けることができ、ビット線スイッチＢＬＴ２を形成するトランジスタＭＮ２２の基板が例えば０Vの電圧を受けることができることは、言及に値する。ワード線ドライバ１２０は、共通ビット線ＧＢＬ上の電圧が１．８Vである状況下で、例えば６．５Vのワード線信号を供給することによって、選択されたメモリセルＳＭＣの通常のデータ読出し動作を実行することができる。

【0030】

次に、図４を参照すれば、図４は、本発明の一実施形態によるメモリデバイス内のワード線ドライバの概略断面構造図である。図４は、ワード線ドライバ内の相補型トランジスタ対の断面構造図である。このワード線ドライバは集積回路４００上に配置されている。集積回路４００は、基板４１０と、ウェル領域４２０及び４３０と、Ｐ型高濃度ドープ領域（ｐ＋）４４１～４４４と、Ｎ型高濃度ドープ領域（ｎ＋）４５１～４５４と、ゲート構造ＧＳ１及びＧＳ２とを有する。ウェル領域４２０は基板４１０上に形成されている。ウェル領域４３０はウェル領域４２０上に形成されている。Ｐ型高濃度ドープ領域（ｐ＋）４４１と４４２、及びＮ型高濃度ドープ領域（ｎ＋）４５１と４５２は、ウェル領域４２０内に形成されている。Ｐ型高濃度ドープ領域（ｐ＋）４４３と４４４、及びＮ型高濃度ドープ領域（ｎ＋）４５３と４５４は、ウェル領域４３０内に形成されている。ゲート構造ＧＳ１が、ウェル領域４２０を覆い、Ｐ型高濃度領域（ｐ＋）４４１と４４２との間の領域上に配置されている。ゲート構造ＧＳ１、Ｐ型高濃度ドープ領域（ｐ＋）４４１と４４２、Ｎ型高濃度ドープ領域（ｎ＋）４５１と４５２、及びウェル領域４２０が、トランジスタＭＰｘを形成する。ゲート構造ＧＳ２が、ウェル領域４３０を覆い、Ｎ型高濃度ドープ領域（ｎ＋）４５３と４５４との間の領域上に配置されている。ゲート構造ＧＳ２、Ｎ型高濃度ドープ領域（ｎ＋）４５３と４５４、Ｐ型高濃度ドープ領域（ｐ＋）４４３と４４４、及びウェル領域４３０が、トランジスタＭＮｘを形成する。

【0031】

本実施形態では、Ｎ型高濃度ドープ領域（ｎ＋）４５１と４５２を互いに結合して電位ピックアップ（取得）点を形成することができ、これによりウェル領域４２０が電圧Ｖ１を受けることができる。ウェル領域４２０はトランジスタＭＰｘの基板として機能することができる。それに加えて、Ｐ型高濃度領域（ｐ＋）４４３と４４４を互いに結合して電位ピックアップ点を形成することができ、これによりウェル領域４３０が電圧Ｖ２を受けることができる。ウェル領域４３０はトランジスタＭＮｘの基板として機能することができる。

【0032】

本実施形態におけるトランジスタＭＰｘは、図１の実施形態におけるトランジスタＭＰ１１～ＭＰ１３のいずれをも実現するように構成することができ、トランジスタＭＮｘは、図１の実施形態におけるトランジスタＭＮ１１～ＭＮ１３のいずれをも実現するように構成することができる。

【0033】

ちなみに、集積回路４００内では、寄生容量Ｃ１がウェル領域４２０と基板４１０との間に存在し得るし、寄生容量Ｃ２がウェル領域４２０とウェル領域４３０との間に存在し得る。本実施形態では、メモリデバイスが実行するソフトプログラム動作及びソフトプログラム検証動作中に、ウェル領域４２０及び４３０が受ける電圧Ｖ１及びＶ２を一定の静的電圧にすることによって、容量Ｃ１及びＣ２における充電及び放電を防止することができ、このことは、無用な電力消費を低減するだけでなく、ソフトプログラム動作及びソフトプログラム検証動作を実行する速度も効果的に増加させて、メモリデバイスの動作効率を向上させる。

【0034】

ちなみに、本実施形態では、基板４１０がＰ型基板であり、ウェル領域４２０及び４３０が、相補的な導電極性を有するそれぞれＮ型ウェル領域及びＰ型ウェル領域である。

【0035】

次に、図５を参照すれば、図５は、本発明の一実施形態によるメモリデバイス内のビット線スイッチまたはソース線スイッチの概略断面構造図である。図５に示す構造は、ビット線スイッチまたはソース線スイッチを実現するように構成することができる。このビット線スイッチまたはソース線スイッチは、集積回路５００内に配置することができる。集積回路５００は、基板５１０と、ウェル領域５２０及び５３０と、Ｎ型高濃度ドープ領域（ｎ＋）５４１、５４２、及び５４３と、Ｐ型高濃度ドープ領域（ｐ＋）５５１及び５５２と、ゲート構造ＧＳ３とを含む。ウェル領域５２０は基板５１０上に形成されている。ウェル領域５３０はウェル領域５２０上に形成されている。基板５１０はＰ型基板とすることができる。ウェル領域５３０とウェル領域５２０とは相補的な導電極性を有する。ウェル領域５３０はＰ型ウェル領域とすることができる。ウェル領域５２０はＮ型ウェル領域とすることができる。

【0036】

Ｎ型高濃度ドープ領域（ｎ＋）５４１はウェル領域５２０内に形成することができる。Ｎ型高濃度ドープ領域５４２及び５４３はウェル領域５３０内に形成することができる。Ｐ型高濃度ドープ領域（ｐ＋）５５１及び５５２は、ウェル領域５３０内に形成することができ、Ｎ型高濃度ドープ領域（ｎ＋）５４２及び５４３の両側に配置することができる。ゲート構造ＧＳ３が、ウェル領域５３０を覆い、Ｎ型高濃度ドープ領域（ｎ＋）５４２と５４３との間に配置されている。

【0037】

ここでは、ゲート構造ＧＳ３、Ｎ型高濃度領域（ｎ＋）５４２と５４３、Ｐ型高濃度ドープ領域（ｐ＋）５５１と５５２、及びウェル領域５３０が、ビット線スイッチまたはソース線スイッチを構成するためのトランジスタを形成することができる。

【0038】

Ｐ型高濃度ドープ領域（ｐ＋）５５１と５５２を互いに結合して電位ピックアップ点を形成することができ、これによりウェル領域５３０が電圧Ｖ３またはＶ４を受けることができることは、注目に値する。ウェル領域５３０は、ビット線スイッチまたはソース線スイッチを実現するトランジスタの基板を形成することができる。

【0039】

ちなみに、集積回路５００内では、ウェル領域５２０とウェル領域５３０との間に寄生容量Ｃ３が存在し得る。本実施形態では、メモリデバイスが実行するソフトプログラム動作及びソフトプログラム検証動作中に、ウェル領域５３０が受ける電圧Ｖ３またはＶ４を一定の静的電圧にすることによって、容量Ｃ３における充電及び放電を防止することができ、このことは、無用な電力消費を低減するだけでなく、ソフトプログラム動作及びソフトプログラム検証動作を実行する速度も効果的に増加させて、メモリデバイスの動作効率を向上させる。

【0040】

図６Ａ～図６Ｅを参照すれば、図６Ａ～図６Ｅは、本発明の一実施形態によるメモリデバイスのソフトプログラム動作の概略回路動作図である。メモリデバイス６００は、メモリセル・ブロック６１０と、ビット線ドライバ６２０と、ビット線スイッチＢＬＴ１～ＢＬＴ３と、ソース線スイッチＳＬＴ１～ＳＬＴ３と、センシング増幅器ＳＡと、ページバッファＰＢと、入力／出力回路６３０と、アドレスデコーダＣＤＥＣ１、ＣＤＥＣ２、及びＲＤＥＣとを含む。ソース線スイッチＳＬＴ１～ＳＬＴ３は、共通ソース線ＣＳＬとメモリセル・ブロック６１０との間に結合されている。ビット線スイッチＢＬＴ１～ＢＬＴ３は、メモリセル・ブロック６１０と共通ビット線ＧＢＬとの間に結合されている。

【0041】

図６Ａでは、メモリデバイス６００がまずデジタル値の書込み動作を実行することができる。（論理値１である）このデジタル値は、パッドＰＤを通して受信して、入力／出力回路６３０内の入力バッファＩＢＦを通してページバッファＰＢへ送信することができる。ページバッファＰＢは、ラッチＬＡＴ及びレベルシフタＬＳを含む。入力バッファＩＢＦから送信されたデジタル値は、ラッチＬＡＴ内に記憶することができる。この時点では、入力／出力回路６３０内の出力バッファＯＢＦとセンシング増幅器ＳＡとの間の結合経路がカットオフ（遮断）されている。

【0042】

この時点で、共通ビット線ＧＢＬと、センシング増幅器ＳＡ及びページバッファとの間に結合されたスイッチＳＷＡ１及びＳＷＡ２がオフ状態にされている。それに加えて、アドレスデコーダＣＤＥＣ１が、信号を供給して、ソース線スイッチＳＬＴ１及びＳＬＴ３をオン状態にし、ソース線スイッチＳＬＴ２をオフ状態にする。アドレスデコーダＣＤＥＣ２は、信号を供給して、ビット線スイッチＢＬＴ２をオン状態にし、ビット線スイッチＢＬＴ１及びＢＬＴ３をオフ状態にする。ワード線ドライバ６２０では、アドレスデコーダＲＤＥＣが制御信号ＣＴ３を供給して、トランジスタＭＰ１３をオン状態にし、トランジスタＭＮ１３をオフ状態にする。ワード線ドライバ６２０が、（例えば、７Vである）電圧Ｖppに等しいワード線信号を、ワード線ＷＬに供給することができる。共通ソース線ＣＳＬは例えば２Vである。その結果、メモリセルＭＣ１及びＭＣ２を抑止することができる。

【0043】

図６Ｂでは、メモリデバイス６００が、ソフトプログラム動作を実行すべきか否かを決定することができる。この時点で、アドレスデコーダＣＤＥＣ１が信号を供給して、ソース線スイッチＳＬＴ１及びＳＬＴ３をオン状態にし、ソース線スイッチＳＬＴ２をオフ状態にする。アドレスデコーダＣＤＥＣ２は、信号を供給して、ビットスイッチＢＬＴ２をオン状態にし、ビット線スイッチＢＬＴ１及びＢＬＴ３をオフ状態にする。ワード線ドライバ６２０が、（例えば、７Vのプログラム電圧である）電圧Ｖppに等しいワード線信号を、ワード線ＷＬに供給することができる。これに対応して、メモリセルＭＣ１及びＭＣ２が抑止され、メモリセルＭＣ３が上記選択されたメモリセルとなる。

【0044】

それに加えて、スイッチＳＷＡ２がこの時点でオン状態にされ、共通ビット線ＧＢＬを、スイッチＳＷＡ２を通してページバッファＰＢに結合することができる。ページバッファＰＢ内では、ラッチＬＡＴに記憶されているデジタル値とは逆のデジタル値（例えば、論理値１）の電圧をシフトさせることによって、レベルシフタＬＳがこのデジタル値を増幅してバイアス電圧を発生し、このバイアス電圧を共通ビット線ＧＢＬに供給することができる。本実施形態では、ページバッファＰＢが、例えば－７Vのバイアス電圧を共通ビット線ＧＢＬに供給する。その結果、選択されたメモリセルとしてのメモリセルＭＣ３がソフトプログラム動作を実行することができる。

【0045】

本実施形態では、メモリデバイス６００内の選択されたメモリセルがソフトプログラム動作を実行するか否かを、共通ビット線ＧＢＬ上の電圧に応じて決定することができることは、注目に値する。ページバッファＰＢ内のラッチＬＡＴに記憶されているデジタル値が論理値０である場合、レベルシフタＬＳは、論理値１のデジタル値に応じた例えば２Vに等しいバイアス電圧を発生して、このバイアス電圧を共通ビット線ＧＢＬに供給することができる。その結果、メモリセルＭＣ３が抑止され、メモリセルＭＣ３についてのソフトプログラム動作は実行されない。

【0046】

図６Ｃでは、ソフトプログラム動作が完了した後に、メモリデバイス６００はソフトプログラム検証動作を実行することができる。ソフトプログラム検証動作中には、スイッチＳＷＡ１がオン状態にされ（スイッチＳＷＡ２はオフ状態にされ）、センシング増幅器ＳＡを共通ビット線ＧＢＬに結合することができる。その間に、アドレスデコーダＣＤＥＣ１が信号を供給して、ソース線スイッチＳＬＴ２をオン状態にし、ソース線スイッチＳＬＴ１及びＳＬＴ３をオフ状態にする。アドレスデコーダＣＤＥＣ２は信号を供給して、ビット線スイッチＢＬＴ２をオン状態にし、ビット線スイッチＢＬＴ１及びＢＬＴ３をオフ状態にする。ワード線ドライバ６２０が、（例えば６．５Vの読出し電圧である）電圧Ｖppに等しいワード線信号を、ワード線ＷＬに供給することができる。これに対応して、メモリセルＭＣ３が上記選択されたメモリセルとなる。

【0047】

メモリセルＭＣ３は、センシング電流を、共通ビット線ＧＢＬを通してセンシング増幅器ＳＡに供給することができる。センシング増幅器ＳＡは、メモリセルＭＣ３が供給するセンシング電流を、所定の基準電流と比較して、センシング結果を発生することができる。センシング増幅器ＳＡは、センシング結果を一時的にラッチＬＡＴ１に記憶することができる。

【0048】

本実施形態では、メモリセルＭＣ３のクリティカル電圧がターゲット値未満である際に、メモリセルＭＣ３が供給するセンシング電流が、センシング増幅器ＳＡ上の基準電圧よりも大きくなり得る。これによりセンシング増幅器ＳＡは論理値０に等しいセンシング結果を発生する。これに対応して、メモリセルＭＣ３のクリティカル電圧がターゲット値以上である際には、メモリセルＭＣ３が供給するセンシング電流が基準電流以下になり得る。これにより、センシング増幅器ＳＡは論理値１に等しいセンシング結果を発生する。ここで、論理値０に等しいセンシング結果は、メモリセルＭＣ３におけるソフトプログラム動作が完了していないことを示し、論理値１に等しいセンシング結果は、メモリセルＭＣ３におけるソフトプログラム動作が完了していることを示す。

【0049】

図６Ｂ及び図６Ｃのソフトプログラム動作及びソフトプログラム検証動作中に、ワード線ドライバ６２０の基板、ビット線スイッチＢＬＴ１～ＢＬＴ３の基板、及びソース線スイッチＳＬＴ１～ＳＬＴ３の基板が受ける電圧が一定の静的電圧であることは、言及に値する。

【0050】

更に、図６Ｂ及び図６Ｃのソフトプログラム動作及びソフトプログラム検証動作中に、アドレスデコーダＣＤＥＣ１、ＣＤＥＣ２、及びＲＤＥＣ、及び対応するドライバ内のトランジスタの基板が受ける電圧も、一定の静的電圧にすることができる。

【0051】

図６Ｄでは、メモリデバイス６００が、センシング増幅器ＳＡのセンシング結果をページバッファＰＢに書き込む動作を実行する、この時点で、ラッチＬＡＴ１とページバッファＰＢとの間に結合されたスイッチＳＷＡ３がオン状態にされる。ラッチＬＡＴ１に記憶されているセンシング結果の反転を、ページバッファＰＢ内のラッチＬＡＴに書き込むことができる。ラッチＬＡＴ１に記憶されているセンシング結果が論理値０に等しい際に、ラッチＬＡＴ１は、論理値１に等しい、センシング結果の反転を供給して、ラッチＬＡＴに書き込まれる。この動作はラッチＬＡＴ内のデータを変化させない。従って、メモリセルＭＣ３におけるソフトプログラム動作を実行し続けることができる。これと対比して、図６Ｅを参照すれば、ラッチＬＡＴ１に記憶されているセンシング結果が１に等しい際には、ラッチＬＡＴ１は、論理値０に等しい、センシング結果の反転を供給して、ラッチＬＡＴに書き込まれ、ラッチＬＡＴに記憶されているデジタル値を０に書き換える。その結果、メモリＭＣ３が実行するソフトプログラム動作を終了することができる。

【0052】

メモリセルＭＣ３におけるソフトプログラム動作を継続することを決定した際に、動作手順を本開示の図６Ｂの実現に戻して、メモリセルＭＣ３における次回のソフトプログラム動作を実行することができることは、言及に値する。ソフトプログラム動作の回数が増加するに連れて、ワード線ドライバ６２０がワード線ＷＬに供給するプログラム電圧を、あるステップサイズによりインクリメントすることができることは、注目に値する。具体的には、プログラム電圧としての電圧Ｖppを、初期のプログラム電圧（例えば、７V）に上記ステップサイズのｎ倍を加えた値に等しくすることができ、ここにｎはソフトプログラム動作を実行する回数－１であり、ステップサイズは設計者が予め定めた電圧値である。

【0053】

図６Ｂ～図６Ｄの回路動作を反復することによって、メモリデバイス６００は、メモリセル・ブロック６１０内のメモリセルのソフトプログラム動作を完了することができる。

【0054】

次に、図７を参照すれば、図７は、本発明の一実施形態によるソフトプログラム動作を実行するメモリデバイス内の複数の選択されたメモリセルを示す概略図である。本実施形態では、ワード線ＷＬ上の複数の選択されたメモリセルＳＭＣ０～ＳＭＣｘが１つのソフトプログラム動作を共通して実行する。選択されたメモリセルＳＭＣ０～ＳＭＣｘは、複数のページバッファＰＢ０～ＰＢｘのそれぞれに結合することができる。図６Ａ～図６Ｅの実現により、複数の選択されたメモリセルＳＭＣ０～ＳＭＣｘが、それぞれ、ページバッファＰＢ０～ＰＢｘが記録しているデジタル値に応じたソフトプログラム動作を実行することができる。ソフトプログラム動作中に、ワード線ＷＬ上の電力線信号のワード線電圧ＶＷＬを、インクリメンタル・ステップ・パルス・プログラミング（ＩＳＰＰ）により徐々にインクリメントすることができる。選択されたメモリセルＳＭＣ０～ＳＭＣｘの各々が、異なるワード線電圧ＶＷＬの下でソフトプログラム動作を完了することができる。例えば、選択されたメモリセルＳＭＣ０は、ワード線電圧ＶＷＬ＝９Vである際にソフトプログラム動作を完了することができ；選択されたメモリセルＳＭＣ１は、ワード線電圧ＶＷＬ＝１０Vである際にソフトプログラム動作を完了することができ；選択されたメモリセルＳＭＣ２は、ワード線電圧ＶＷＬ＝８．５Vである際にソフトプログラム動作を完了することができ；...；選択されたメモリセルＳＭＣｘは、ワード線電圧ＶＷＬ＝１１Vである際にソフトプログラム動作を完了することができる。換言すれば、複数の選択されたメモリセルＳＭＣ０～ＳＭＣｘが、ワード線ＷＬ上の電力線信号のワード線電圧ＶＷＬの１回のインクリメント・プロセスにより、ソフトプログラム動作を完了することができる。

【0055】

次に、図８Ａ～図８Ｃを参照すれば、図８Ａ～図８Ｃは、本発明の一実施形態による、メモリデバイスの消去プロセス中にソフトプログラム動作を実行するメモリセルのクリティカル電圧分布の変化を示す概略図である。図８Ａでは、メモリデバイス内のメモリセル・ブロックがブロック消去を完了した後に、これらのメモリセルのクリティカル電圧のカウント数分布曲線８１０を得ることができる。分布曲線８１０によれば、メモリデバイスが、比較的高い閾値電圧を有するいくつかのメモリセル８１１を特定して、これらのメモリセル８１１がソフトプログラム動作を実行することを禁止することができる。次に、メモリデバイスは、残りのメモリセルにおける第１段階のソフトプログラム動作を実行して、図８Ｂの、これらのメモリセルのクリティカル電圧のカウント数分布曲線８２０を得ることができる。

【0056】

図８Ｂでは、メモリデバイスが、ターゲット電圧ＳＰＧ０に応じた第１段階のソフトプログラム動作を実行することができ、これにより、分布曲線８２０は、ターゲット電圧ＳＰＧ０よりも大きい位置に均等に分布して、分布曲線８２０の分布範囲を狭めることができる。

【0057】

次に、メモリデバイスは、ターゲット電圧ＳＰＧ０よりも大きい他のターゲット電圧ＳＰＧ１に応じた、上記メモリセル・ブロックにおける第２段階のソフトプログラム動作を実行することができ、そして更なるソフトプログラム動作を実行することができ、これにより、メモリセルのクリティカル電圧のカウント数分布曲線８３０を更に狭めることができる。

【0058】

本実施形態では、第２段階のソフトプログラム動作を、インクリメンタル・ステップ・パルス・プログラミング（ＩＳＰＰ）により完了することができる。

【0059】

次に、図９を参照すれば、図９は、本発明の一実施形態によるメモリデバイスのメモリセルの概略構造図である。本発明の一実施形態のメモリデバイスでは、メモリセル・ブロック内の複数のメモリセルＭＣを、積層により構成して、三次元構造を有するメモリセル・ストリングを形成することができる。各メモリセルは、二酸化シリコン－窒化シリコン－二酸化シリコン層ＯＮＯを絶縁層として有することができ、チャネル構造ＣＨ及びゲート構造ＧＳを有する。ローカル・ビット線ＢＬ及びローカル・ソース線ＳＬが、それぞれ導電性ピンＰＧ１及びＰＧ２を通してメモリセル・ストリング内の全部のメモリセルＭＣに接続されている。

【0060】

本実施形態では、メモリセルＭＣを、ＮＯＲ（ノア：否定論理和）フラッシュメモリ、またはＡＮＤ（アンド：論理積）フラッシュメモリセルとすることができる。

【0061】

以上を要約すれば、本発明の実施形態では、メモリデバイスによるソフトプログラム動作及びソフトプログラム検証動作中に、（ビット線スイッチ及びワード線ドライバを含む）第１段階のデコーダ内のトランジスタの基板が受ける電圧を、一定の静的電圧に維持することができる。その結果、メモリデバイスによるソフトプログラム動作及びソフトプログラム検証動作中に、トランジスタの基板電圧の反復的スイッチングに起因する電圧安定化に必要な時間なしに、手順を加速し、無用な電力の浪費を低減し、メモリデバイスの動作効率を効果的に向上させることができる。

【0062】

本発明の範囲または精神から逸脱することなしに、開示した実施形態に種々の変更及び変形を加えることができることは、当業者にとって明らかである。変更及び変形が以下の特許請求の範囲及びその等価物の範囲内に入るものとすれば、本発明はこれらの変更及び変形をカバーすることを意図している。

【産業上の利用可能性】

【0063】

本発明のメモリデバイスは、（ビット線スイッチ及びワード線ドライバを含む）第１段階のデコーダ内のトランジスタの基板が受ける電圧を、一定の静的電圧であるように保つことができる。ソフトプログラム動作及びソフトプログラム検証動作を実行する速度を増加させることができ、メモリデバイスの電力消費を節減することができる。

【符号の説明】

【0064】

１００：メモリデバイス
１１０：メモリセル・ブロック
１２０：ワード線ドライバ
４００、５００：集積回路
４１０、５１０：基板
４２０、４３０、５２０、５３０：ウェル
４４１～４４４、５５１、５５２：Ｐ型高濃度ドープ領域（ｐ＋）
４５１～４５４、５４１、５４２、５４３：Ｎ型高濃度ドープ領域（ｎ＋）
８１０、８２０、８３０：分布曲線
ＢＬ：ローカル・ビット線
ＢＬＴ１～ＢＬＴ３：ビット線スイッチ
Ｃ１、Ｃ２、Ｃ３：コンデンサ
ＣＨ：チャネル構造
ＣＳＬ：共通ソース線
ＣＴ１～ＣＴ３、ＢＬＴＧ：制御信号
ＧＢＬ：グローバル・ビット線
ＧＳ、ＧＳ１、ＧＳ２、ＧＳ３：ゲート構造
ＬＢＬ１～ＬＢＬ３：ビット線
ＬＳＬ１～ＬＳＬ３：ソース線
ＭＣ、８１１、ＭＣＳ：メモリセル
ＭＰ１１～ＭＰ１３、ＭＮ１１～ＭＮ３３、ＭＰx、ＭＮx：トランジスタ
ＰＧ１、ＰＧ２：導電性プラグ
ＰＷＩ１、ＰＷＩ２、ＰＷＩ３、ＮＷ１：ウェル
ＳＬ：ローカル・ソース線
ＳＬＴ１～ＳＬＴ３：ソース線スイッチ
ＳＭＣ：選択されたメモリセル
Ｖ１～Ｖ４、Ｖpp、Ｖss：電圧

【図1】