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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024073358
(43)【公開日】2024-05-29
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
H01L 21/768 20060101AFI20240522BHJP
H01L 21/3205 20060101ALI20240522BHJP
H01L 29/417 20060101ALI20240522BHJP
H01L 21/82 20060101ALI20240522BHJP
H01L 21/336 20060101ALI20240522BHJP
H01L 21/8238 20060101ALI20240522BHJP
【ＦＩ】
H01L21/90 D
H01L21/88 J
H01L29/50 M
H01L21/82 L
H01L21/82 B
H01L29/78 301X
H01L29/78 301P
H01L27/092 F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023142079
(22)【出願日】2023-09-01
(31)【優先権主張番号】10-2022-0154480
(32)【優先日】2022-11-17
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】李 敬雨
(72)【発明者】
【氏名】南 潤錫
(72)【発明者】
【氏名】金 珍圭
(72)【発明者】
【氏名】劉 素羅
(72)【発明者】
【氏名】李 城門
(72)【発明者】
【氏名】車 承▲みん▼
【テーマコード（参考）】
4M104
5F033
5F048
5F064
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104BB20
4M104BB21
4M104BB25
4M104BB27
4M104BB28
4M104FF27
5F033GG01
5F033HH07
5F033HH08
5F033HH11
5F033HH15
5F033HH19
5F033HH20
5F033JJ07
5F033JJ11
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5F033JJ17
5F033JJ18
5F033JJ19
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5F033JJ32
5F033JJ33
5F033JJ34
5F033KK01
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5F033KK25
5F033KK27
5F033KK28
5F033KK30
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5F033MM30
5F033NN07
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5F033NN32
5F033NN34
5F033QQ48
5F033RR04
5F033RR08
5F033TT07
5F033VV04
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5F048AC03
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5F048BG13
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5F064EE52
5F064EE56
5F140AB03
5F140AC28
5F140BA01
5F140BA03
5F140BA05
5F140BB04
5F140BB06
5F140BC15
5F140BD11
5F140BD12
5F140BD13
5F140BF10
5F140BF11
5F140BF15
5F140BF17
5F140BG04
5F140BG09
5F140BG11
5F140BG14
5F140BH05
5F140BH07
5F140BH08
5F140BH21
5F140BJ08
5F140BJ27
5F140BK09
5F140BK18
5F140BK27
5F140CB04
5F140CC03
5F140CE07
(57)【要約】
【課題】電気的特性及び信頼性が向上された半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、基板上に互いに隣接する第１活性パターンと、前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、互いに隣接する前記第１ソース／ドレインパターン間の第１貫通ビアと、前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、前記基板の底面上のパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含む。
【選択図】図５Ｆ
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、基板上に互いに隣接する第１活性パターンと、前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、互いに隣接する前記第１ソース／ドレインパターン間の第１貫通ビアと、前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、前記基板の底面上のパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含む。
【選択図】図５Ｆ
【特許請求の範囲】
【請求項1】
基板上に互いに隣接する第１活性パターンと、
前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、
前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、
互いに隣接する前記第１ソース／ドレインパターンの間の第１貫通ビアと、
前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、
前記基板の底面上のパワー伝送ネットワーク層と、
前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含む半導体素子。
前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、
前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、
互いに隣接する前記第１ソース／ドレインパターンの間の第１貫通ビアと、
前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、
前記基板の底面上のパワー伝送ネットワーク層と、
前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含む半導体素子。
【請求項2】
前記基板の上の第２活性パターンと、
前記第２活性パターン上に提供された第２ソース／ドレインパターンと、をさらに含み、
前記第２ソース／ドレインパターンは、前記第１及び第２分離構造体の間に介在され、
前記第２ソース／ドレインパターンは、前記第１ソース／ドレインパターンのうちの１つに隣接し、
前記第１貫通ビアは、前記第２ソース／ドレインパターンと前記第１ソース／ドレインパターンのうちの前記１つ間の領域から離隔される請求項１に記載の半導体素子。
前記第２活性パターン上に提供された第２ソース／ドレインパターンと、をさらに含み、
前記第２ソース／ドレインパターンは、前記第１及び第２分離構造体の間に介在され、
前記第２ソース／ドレインパターンは、前記第１ソース／ドレインパターンのうちの１つに隣接し、
前記第１貫通ビアは、前記第２ソース／ドレインパターンと前記第１ソース／ドレインパターンのうちの前記１つ間の領域から離隔される請求項１に記載の半導体素子。
【請求項3】
前記領域上に提供された配線をさらに含み、
前記配線は、前記パワー配線と同一なレベルに提供される請求項２に記載の半導体素子。
前記配線は、前記パワー配線と同一なレベルに提供される請求項２に記載の半導体素子。
【請求項4】
前記基板上に互いに隣接する第２活性パターンと、
前記第２活性パターン上に各々提供された互いに隣接する第２ソース／ドレインパターンであり、前記第１及び第２分離構造体の間に介在される第２ソース／ドレインパターンと、
互いに隣接する前記第２ソース／ドレインパターンの間の第２貫通ビアと、
前記第２貫通ビア上に提供され、前記第２貫通ビアと電気的に連結される第２パワー配線と、
前記パワー伝送ネットワーク層と前記第２貫通ビアとの間の第２下部貫通ビアと、をさらに含む請求項１に記載の半導体素子。
前記第２活性パターン上に各々提供された互いに隣接する第２ソース／ドレインパターンであり、前記第１及び第２分離構造体の間に介在される第２ソース／ドレインパターンと、
互いに隣接する前記第２ソース／ドレインパターンの間の第２貫通ビアと、
前記第２貫通ビア上に提供され、前記第２貫通ビアと電気的に連結される第２パワー配線と、
前記パワー伝送ネットワーク層と前記第２貫通ビアとの間の第２下部貫通ビアと、をさらに含む請求項１に記載の半導体素子。
【請求項5】
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの１つにソース電圧を印加するように構成され、
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの他の１つにドレイン電圧を印加するように構成される請求項４に記載の半導体素子。
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの他の１つにドレイン電圧を印加するように構成される請求項４に記載の半導体素子。
【請求項6】
前記第１貫通ビアの上部は、第１幅を有し、
前記第１貫通ビアの中心部は、第２幅を有し、
前記第１貫通ビアの下部は、第３幅を有し、
前記第１幅は、前記第１ソース／ドレインパターンの間の間隔より大きく、
前記第３幅は、前記第１ソース／ドレインパターンの間の間隔より小さい請求項１に記載の半導体素子。
前記第１貫通ビアの中心部は、第２幅を有し、
前記第１貫通ビアの下部は、第３幅を有し、
前記第１幅は、前記第１ソース／ドレインパターンの間の間隔より大きく、
前記第３幅は、前記第１ソース／ドレインパターンの間の間隔より小さい請求項１に記載の半導体素子。
【請求項7】
前記第２幅は、前記第１ソース／ドレインパターンの間の間隔と実質的に同一である請求項６に記載の半導体素子。
【請求項8】
前記第１貫通ビアの幅は、前記基板の底面に近くなるほど、減少し、
前記第１下部貫通ビアの幅は、前記基板の前記底面に近くなるほど、増加する請求項１に記載の半導体素子。
前記第１下部貫通ビアの幅は、前記基板の前記底面に近くなるほど、増加する請求項１に記載の半導体素子。
【請求項9】
前記第１貫通ビアは、前記第１及び第２分離構造体の間に介在される請求項１に記載の半導体素子。
【請求項10】
各々の前記第１活性パターン上に提供された複数の半導体パターンをさらに含み、
前記複数の半導体パターンは、互いに離隔されて積層されている請求項１に記載の半導体素子。
前記複数の半導体パターンは、互いに離隔されて積層されている請求項１に記載の半導体素子。
【請求項11】
基板の上の複数のパワー配線であり、当該複数のパワー配線は、第１方向に沿って配列され、当該複数のパワー配線は、第２方向に互いに平行に延在される、複数のパワー配線と、
前記基板上に二次元的に配置された複数のロジックセルと、
前記基板上に前記第１方向に沿って配列された複数のタブセルと、
前記基板下のパワー伝送ネットワーク層と、を含み、
前記複数のタブセルは、前記複数のパワー配線に各々電気的に連結される複数の貫通ビアを含み、
前記パワー伝送ネットワーク層は、前記貫通ビアを通じて前記複数のパワー配線に電圧を印加するように構成され、
前記複数のロジックセルは、前記第２方向に沿って配置された複数のゲート電極を含み、
前記複数のタブセルの各々の前記第２方向への幅は、前記ゲート電極間のピッチと同一であるか、或いは前記ピッチの２倍である半導体素子。
前記基板上に二次元的に配置された複数のロジックセルと、
前記基板上に前記第１方向に沿って配列された複数のタブセルと、
前記基板下のパワー伝送ネットワーク層と、を含み、
前記複数のタブセルは、前記複数のパワー配線に各々電気的に連結される複数の貫通ビアを含み、
前記パワー伝送ネットワーク層は、前記貫通ビアを通じて前記複数のパワー配線に電圧を印加するように構成され、
前記複数のロジックセルは、前記第２方向に沿って配置された複数のゲート電極を含み、
前記複数のタブセルの各々の前記第２方向への幅は、前記ゲート電極間のピッチと同一であるか、或いは前記ピッチの２倍である半導体素子。
【請求項12】
前記複数のタブセルの各々は、その両境界上の第１分離構造体及び第２分離構造体を含む請求項１１に記載の半導体素子。
【請求項13】
前記複数のタブセルの各々は、活性領域を除去する巨大分離構造体を含む請求項１１に記載の半導体素子。
【請求項14】
前記複数のタブセルの各々は、
活性領域を除去する巨大分離構造体と、
その両境界上の第１分離構造体及び第２分離構造体と、を含む請求項１１に記載の半導体素子。
活性領域を除去する巨大分離構造体と、
その両境界上の第１分離構造体及び第２分離構造体と、を含む請求項１１に記載の半導体素子。
【請求項15】
前記基板上に前記第１方向に沿って配列された複数のルーティングタブセルと、
前記複数のロジックセル上の複数の配線と、をさらに含み、
前記複数のルーティングタブセルは、前記複数の配線に各々電気的に連結される複数の信号貫通ビアを含み、
前記パワー伝送ネットワーク層は、前記信号貫通ビアを通じて前記複数のロジックセルのうちの少なくとも２つ間の信号を伝達するように構成される請求項１１に記載の半導体素子。
前記複数のロジックセル上の複数の配線と、をさらに含み、
前記複数のルーティングタブセルは、前記複数の配線に各々電気的に連結される複数の信号貫通ビアを含み、
前記パワー伝送ネットワーク層は、前記信号貫通ビアを通じて前記複数のロジックセルのうちの少なくとも２つ間の信号を伝達するように構成される請求項１１に記載の半導体素子。
【請求項16】
基板の上の第１パワー配線及び第２パワー配線であり、当該第１及び第２パワー配線は、第１方向に互いに離隔され、当該第１及び第２パワー配線は、第２方向に互いに平行に延在される、第１及び第２パワー配線と、
前記第１及び第２パワー配線の間のロジックセル及びタブセルであり、前記第２方向に互いに隣接するロジックセル及びタブセルと、
前記ロジックセル上の第１活性パターン及び第２活性パターンであり、第１方向に互いに離隔される第１及び第２活性パターンと、
前記第１活性パターン上の第１チャンネルパターン及び第１ソース／ドレインパターンと、
前記第２活性パターン上の第２チャンネルパターン及び第２ソース／ドレインパターンであり、当該第２ソース／ドレインパターンは、前記第１ソース／ドレインパターンと他の導電型を有する、第２チャンネルパターン及び第２ソース／ドレインパターンと、
前記第１及び第２チャンネルパターン上のゲート電極と、
前記ゲート電極と前記第１及び第２チャンネルパターンの間に介在されたゲート絶縁膜と、
前記ゲート電極の側壁上のゲートスペーサーと、
前記ゲート電極の上面上のゲートキャッピングパターンと、
前記第１及び第２ソース／ドレインパターン及び前記ゲートキャッピングパターンを覆う層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレインパターンの各々に電気的に連結される活性コンタクトと、
前記活性コンタクトと各々の前記第１及び第２ソース／ドレインパターンの間に介在された金属－半導体化合物層と、
前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、
前記タブセルの前記第２方向に対向する両境界上に各々提供された第１分離構造体及び第２分離構造体と、
前記タブセル上の第１貫通ビア及び第２貫通ビアであり、当該第１及び第２貫通ビアは、それぞれ前記第１及び第２パワー配線と電気的に連結され、当該第１及び第２貫通ビアの各々は、前記第１及び第２分離構造体の間に介在される、第１及び第２貫通ビア、
前記基板の底面上に提供されたパワー伝送ネットワーク層と、
前記パワー伝送ネットワーク層と前記第１及び第２貫通ビアの間にそれぞれ提供された第１下部貫通ビア及び第２下部貫通ビアと、を含む半導体素子。
前記第１及び第２パワー配線の間のロジックセル及びタブセルであり、前記第２方向に互いに隣接するロジックセル及びタブセルと、
前記ロジックセル上の第１活性パターン及び第２活性パターンであり、第１方向に互いに離隔される第１及び第２活性パターンと、
前記第１活性パターン上の第１チャンネルパターン及び第１ソース／ドレインパターンと、
前記第２活性パターン上の第２チャンネルパターン及び第２ソース／ドレインパターンであり、当該第２ソース／ドレインパターンは、前記第１ソース／ドレインパターンと他の導電型を有する、第２チャンネルパターン及び第２ソース／ドレインパターンと、
前記第１及び第２チャンネルパターン上のゲート電極と、
前記ゲート電極と前記第１及び第２チャンネルパターンの間に介在されたゲート絶縁膜と、
前記ゲート電極の側壁上のゲートスペーサーと、
前記ゲート電極の上面上のゲートキャッピングパターンと、
前記第１及び第２ソース／ドレインパターン及び前記ゲートキャッピングパターンを覆う層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレインパターンの各々に電気的に連結される活性コンタクトと、
前記活性コンタクトと各々の前記第１及び第２ソース／ドレインパターンの間に介在された金属－半導体化合物層と、
前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、
前記タブセルの前記第２方向に対向する両境界上に各々提供された第１分離構造体及び第２分離構造体と、
前記タブセル上の第１貫通ビア及び第２貫通ビアであり、当該第１及び第２貫通ビアは、それぞれ前記第１及び第２パワー配線と電気的に連結され、当該第１及び第２貫通ビアの各々は、前記第１及び第２分離構造体の間に介在される、第１及び第２貫通ビア、
前記基板の底面上に提供されたパワー伝送ネットワーク層と、
前記パワー伝送ネットワーク層と前記第１及び第２貫通ビアの間にそれぞれ提供された第１下部貫通ビア及び第２下部貫通ビアと、を含む半導体素子。
【請求項17】
前記第１及び第２貫通ビアの各々の幅は、前記基板の底面に近くなるほど、減少し、
前記第１及び第２下部貫通ビアの各々の幅は、前記基板の前記底面に近くなるほど、増加する請求項１６に記載の半導体素子。
前記第１及び第２下部貫通ビアの各々の幅は、前記基板の前記底面に近くなるほど、増加する請求項１６に記載の半導体素子。
【請求項18】
各々の前記第１及び第２チャンネルパターンは、互いに離隔されて積層された複数の半導体パターンを含む請求項１６に記載の半導体素子。
【請求項19】
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの１つにソース電圧を印加するように構成され、
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの他の１つにドレイン電圧を印加するように構成される請求項１６に記載の半導体素子。
前記パワー伝送ネットワーク層は、前記第１及び第２パワー配線のうちの他の１つにドレイン電圧を印加するように構成される請求項１６に記載の半導体素子。
【請求項20】
前記ロジックセル上に提供された配線をさらに含み、
前記配線は、前記活性コンタクト及び前記ゲートコンタクトと各々電気的に連結され、
前記配線は、前記第１及び第２パワー配線と同一なレベルに提供される請求項１６に記載の半導体素子。
前記配線は、前記活性コンタクト及び前記ゲートコンタクトと各々電気的に連結され、
前記配線は、前記第１及び第２パワー配線と同一なレベルに提供される請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子及びその製造方法に関し、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【0002】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅ ｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下され得る。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，７００，２０７ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は電気的特性及び信頼性が向上された半導体素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は電気的特性及び信頼性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念による半導体素子は、基板上に互いに隣接する第１活性パターンと、前記第１活性パターン上に各々提供された互いに隣接する第１ソース／ドレインパターンと、前記第１活性パターンを横切る第１分離構造体及び第２分離構造体であり、互いに隣接する前記第１ソース／ドレインパターンが当該第１及び第２分離構造体の間に介在される、第１及び第２分離構造体と、互いに隣接する前記第１ソース／ドレインパターンの間の第１貫通ビアと、前記第１貫通ビア上に提供され、前記第１貫通ビアと電気的に連結される第１パワー配線と、前記基板の底面上のパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第１貫通ビアとの間の第１下部貫通ビアと、を含むことができる。
【0007】
本発明の他の概念による半導体素子は、基板の上の複数のパワー配線であり、当該複数のパワー配線は第１方向に沿って配列され、当該複数のパワー配線は第２方向に互いに平行にされる、複数のパワー配線と、前記基板上に二次元的に配置された複数のロジックセルと、前記基板上に前記第１方向に沿って配列された複数のタブセルと、前記基板下のパワー伝送ネットワーク層と、を含むことができる。前記複数のタブセルは、前記複数のパワー配線に各々電気的に連結される複数の貫通ビアを含み、前記パワー伝送ネットワーク層は、前記貫通ビアを通じて前記複数のパワー配線に電圧を印加するように構成され、前記複数のロジックセルは前記第２方向に沿って配置された複数のゲート電極を含み、前記複数のタブセルの各々の前記第２方向への幅は、前記ゲート電極の間のピッチと同一であるか、或いは前記ピッチの２倍であり得る。
【0008】
本発明のその他の概念による半導体素子は、基板の上の第１パワー配線及び第２パワー配線であり、当該第１及び第２パワー配線は第１方向に互いに離隔され、当該第１及び第２パワー配線は第２方向に互いに平行に延在される、第１及び第２パワー配線と、前記第１及び第２パワー配線の間のロジックセル及びタブセルであり、前記第２方向に互いに隣接するロジックセル及びタブセルと、前記ロジックセル上の第１活性パターン及び第２活性パターンであり、第１方向に互いに離隔される第１及び第２活性パターンと、前記第１活性パターン上の第１チャンネルパターン及び第１ソース／ドレインパターンと、前記第２活性パターン上の第２チャンネルパターン及び第２ソース／ドレインパターンであり、当該第２ソース／ドレインパターンは前記第１ソース／ドレインパターンと他の導電型を有する、第２チャンネルパターン及び第２ソース／ドレインパターンと、前記第１及び第２チャンネルパターン上のゲート電極と、前記ゲート電極と前記第１及び第２チャンネルパターンの間に介在されたゲート絶縁膜と、前記ゲート電極の側壁上のゲートスペーサーと、前記ゲート電極の上面上のゲートキャッピングパターンと、前記第１及び第２ソース／ドレインパターン及び前記ゲートキャッピングパターンを覆う層間絶縁膜と、前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレインパターンの各々に電気的に連結される活性コンタクトと、前記活性コンタクトと各々の前記第１及び第２ソース／ドレインパターンの間に介在された金属－半導体化合物層と、前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、前記タブセルの前記第２方向に対向する両境界上に各々提供された第１分離構造体及び第２分離構造体と、前記タブセル上の第１貫通ビア及び第２貫通ビアであり、当該第１及び第２貫通ビアはそれぞれ前記第１及び第２パワー配線と電気的に連結され、当該第１及び第２貫通ビアの各々は前記第１及び第２分離構造体の間に介在される、第１及び第２貫通ビアと、前記基板の底面上に提供されたパワー伝送ネットワーク層と、前記パワー伝送ネットワーク層と前記第１及び第２貫通ビアの間に各々提供された第１下部貫通ビア及び第２下部貫通ビアと、を含むことができる。
【0009】
本発明のその他の概念による半導体素子の製造方法は、基板上に活性パターンを形成することと、前記活性パターン上に第１方向に延びる犠牲パターンを形成することと、互いに隣接する前記犠牲パターンの間にソース／ドレインパターンを形成することと、前記犠牲パターン及び前記ソース／ドレインパターンを覆う層間絶縁膜を形成することと、前記犠牲パターンを各々ゲート電極で置換することと、前記ゲート電極の中で互いに隣接する一対のゲート電極を各々貫通する第１分離構造体及び第２分離構造体を形成することと、前記第１及び第２分離構造体の間に貫通ビアを形成することと、前記貫通ビア上にパワー配線を形成することと、前記基板の底面上に平坦化工程を遂行することと、前記基板の前記底面から前記貫通ビアまで延びる下部貫通ビアを形成することと、前記基板の前記底面上にパワー伝送ネットワーク層を形成することと、を含むことができる。
【発明の効果】
【0010】
本発明による半導体素子はパワータブセルの幅をゲート電極のピッチと実質的に同一に提供することができる。したがって、ロジックダイ内にロジックセルが配置されることができる面積がさらに増加することができ、結果的に素子の集積度を向上させることができる。
【0011】
タブセルトラック内のタブセルは、パワー配線に各々対応する貫通ビアを含むことができる。したがって、小さい幅を有するタブセルトラック１つでもすべてのパワー配線にパワー伝送ネットワークから電圧を供給することができる。結果的に、素子の電気的特性が向上されることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図2】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図3】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図4】本発明の実施形態による半導体素子を説明するための平面図である。
【図12】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図13】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図17】本発明の他の実施形態によるタブセルを説明するための平面図である。
【図19】本発明の他の実施形態によるタブセルを説明するための平面図である。
【図21】本発明の他の実施形態によるタブセルを説明するための平面図である。
【図23】本発明の実施形態による半導体素子のタブセルとロジックセル間の配置関係を示した平面図である。
【図24】本発明の実施形態による半導体素子のタブセルとロジックセル間の配置関係を示した平面図である。
【発明を実施するための形態】
【0013】
【0014】
図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供されることができる。具体的に、基板１００の下部に第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２が提供されることができる。第１パワー配線Ｍ１＿Ｒ１はソース電圧ＶＳＳ、一例として接地電圧が提供される通路であり得る。第２パワー配線Ｍ１＿Ｒ２はドレイン電圧ＶＤＤ、一例としてパワー電圧が提供される通路であり得る。
【0015】
第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間にシングルハイトセルＳＨＣが定義されることができる。シングルハイトセルＳＨＣは１つのＰＭＯＳＦＥＴ領域ＰＲ及び１つのＮＭＯＳＦＥＴ領域ＮＲを含むことができる。再び言えば、シングルハイトセルＳＨＣは第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間に提供されたＣＭＯＳ構造を有することができる。
【0016】
ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲの各々は第１方向Ｄ１に第１幅を有することができる。シングルハイトセルＳＨＣの第１方向Ｄ１への長さは第１高さＨＥ１として定義されることができる。第１高さＨＥ１は、第１パワー配線Ｍ１＿Ｒ１と第２パワー配線Ｍ１＿Ｒ２の間の距離（例えば、ピッチ）と実質的に同一であることができる。
【0017】
シングルハイトセルＳＨＣは１つのロジックセルを構成することができる。本明細書でロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味することができる。即ち、ロジックセルは論理素子を構成するためのトランジスタ及び前記トランジスタを互いに連結する配線を含むことができる。
【0018】
図２を参照すれば、ダブルハイトセル（Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＤＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第３パワー配線Ｍ１＿Ｒ３が提供されることができる。第２パワー配線Ｍ１＿Ｒ２は、第１パワー配線Ｍ１＿Ｒ１と第３パワー配線Ｍ１＿Ｒ３との間に配置されることができる。第３パワー配線Ｍ１＿Ｒ３はソース電圧ＶＳＳが提供される通路であり得る。
【0019】
第１パワー配線Ｍ１＿Ｒ１と第３パワー配線Ｍ１＿Ｒ３との間にダブルハイトセルＤＨＣが定義されることができる。ダブルハイトセルＤＨＣは第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２を含むことができる。
【0020】
第１ＮＭＯＳＦＥＴ領域ＮＲ１は第１パワー配線Ｍ１＿Ｒ１に隣接することができる。第２ＮＭＯＳＦＥＴ領域ＮＲ２は第３パワー配線Ｍ１＿Ｒ３に隣接することができる。第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２は第２パワー配線Ｍ１＿Ｒ２に隣接することができる。平面視において、第２パワー配線Ｍ１＿Ｒ２は第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２の間に配置されることができる。
【0021】
ダブルハイトセルＤＨＣの第１方向Ｄ１への長さは第２高さＨＥ２として定義されることができる。第２高さＨＥ２は図１の第１高さＨＥ１の約２倍であり得る。ダブルハイトセルＤＨＣの第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２は束ねられて１つのＰＭＯＳＦＥＴ領域として動作することができる。したがって、ダブルハイトセルＤＨＣのＰＭＯＳトランジスタのチャンネルのサイズは、先の図１のシングルハイトセルＳＨＣのＰＭＯＳトランジスタのチャンネルのサイズより大きいことができる。
【0022】
例えば、ダブルハイトセルＤＨＣのＰＭＯＳトランジスタのチャンネルのサイズはシングルハイトセルＳＨＣのＰＭＯＳトランジスタのチャンネルのサイズの約２倍であり得る。結果的に、ダブルハイトセルＤＨＣはシングルハイトセルＳＨＣに比べてさらに高速に動作することができる。本発明において、図２に示したダブルハイトセルＤＨＣはマルチハイトセルとして定義されることができる。図示されないが、マルチハイトセルは、セル高さがシングルハイトセルＳＨＣの約３倍であるトリプルハイトセルを含むことができる。
【0023】
図３を参照すれば、基板１００上に第１シングルハイトセルＳＨＣ１、第２シングルハイトセルＳＨＣ２、及びダブルハイトセルＤＨＣが二次元的に配置されることができる。第１シングルハイトセルＳＨＣ１は第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第２及び第３パワー配線Ｍ１＿Ｒ２、Ｍ１＿Ｒ３の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。
【0024】
ダブルハイトセルＤＨＣは第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３の間に配置されることができる。ダブルハイトセルＤＨＣは第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第２方向Ｄ２に隣接することができる。
【0025】
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間に第１タブセルＴＣ１が提供されることができる。第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に第２タブセルＴＣ２が提供されることができる。第１タブセルＴＣ１と第２タブセルＴＣ２は第１方向Ｄ１に沿って整列されることができる。
【0026】
第１及び第２タブセルＴＣ１、ＴＣ２の各々は、後述するパワー伝送ネットワークからパワー配線Ｍ１＿Ｒ１－Ｍ１＿Ｒ３に電圧を印加するためのセルであり得る。タブセルはロジックセルとは異なり、論理素子を含まないとし得る。再び言えば、タブセルはパワー配線に電圧を印加する機能を遂行するが、回路の機能は遂行しない一種のダミーセルであり得る。
【0027】
図３に示したように、第１及び第２タブセルＴＣ１、ＴＣ２はロジックセルＳＨＣ１、ＳＨＣ２、ＤＨＣが配置されたセル領域内でロジックセルＳＨＣ１、ＳＨＣ２、ＤＨＣの間に配置されることができる。図３に図示された第１及び第２タブセルＴＣ１、ＴＣ２とロジックセルＳＨＣ１、ＳＨＣ２、ＤＨＣとの間の配置関係は単に例示的なものであり、ロジックセルとタブセルとの間の配置は多様に変更されることができる。
【0028】
本発明の一実施形態として、第１タブセルＴＣ１と第１シングルハイトセルＳＨＣ１との間及び第２タブセルＴＣ２と第２シングルハイトセルＳＨＣ２との間に第１分離構造体ＤＢ１が提供されることができる。第１タブセルＴＣ１とダブルハイトセルＤＨＣとの間及び第２タブセルＴＣ２とダブルハイトセルＤＨＣとの間に第２分離構造体ＤＢ２が提供されることができる。分離構造体ＤＢによって、ロジックセルＳＨＣ１、ＳＨＣ２、ＤＨＣの活性領域がタブセルＴＣ１、ＴＣ２の活性領域から電気的に分離されることができる。
【0029】
第１及び第２タブセルＴＣ１、ＴＣ２は、第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３に各々連結される第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３を含むことができる。第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３を通じて、第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３が基板１００の下のパワー伝送ネットワークと電気的に連結されることができる。
【0030】
図４は本発明の実施形態による半導体素子を説明するための平面図である。図５Ａ乃至図５Ｆは各々図４のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線、Ｄ－Ｄ’線、Ｅ－Ｅ’線、及びＦ－Ｆ’線に沿う断面図である。図４及び図５Ａ乃至図５Ｆに図示された半導体素子は、図３の第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２及び第１及び第２タブセルＴＣ１、ＴＣ２をより具体的に示した一例である。
【0031】
図４及び図５Ａ乃至図５Ｆを参照すれば、基板１００上に第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２及び第１及び第２タブセルＴＣ１、ＴＣ２が提供されることができる。各々の第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２上にはロジック回路を構成するロジックトランジスタが配置されることができる。各々の第１及び第２タブセルＴＣ１、ＴＣ２上にはダミートランジスタが配置されることができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。一例として、基板１００はシリコン基板であり得る。
【0032】
基板１００は第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２を有することができる。第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２の各々は、第２方向Ｄ２に延びることができる。第１シングルハイトセルＳＨＣ１は第１ＮＭＯＳＦＥＴ領域ＮＲ１及び第１ＰＭＯＳＦＥＴ領域ＰＲ１を含むことができ、第２シングルハイトセルＳＨＣ２は第２ＰＭＯＳＦＥＴ領域ＰＲ２及び第２ＮＭＯＳＦＥＴ領域ＮＲ２を含むことができる。
【0033】
基板１００の上部に形成されたトレンチＴＲによって第１活性パターンＡＰ１及び第２活性パターンＡＰ２が定義されることができる。第１活性パターンＡＰ１は各々の第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上に提供されることができる。第２活性パターンＡＰ２は各々の第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上に提供されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に延びることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分であり得る。
【0034】
素子分離膜ＳＴがトレンチＴＲを満たすことができる。素子分離膜ＳＴはシリコン酸化膜を含むことができる。素子分離膜ＳＴは後述する第１及び第２チャンネルパターンＣＨ１、ＣＨ２を覆わないことができる。
【0035】
第１活性パターンＡＰ１上に第１チャンネルパターンＣＨ１が提供されることができる。第２活性パターンＡＰ２上に第２チャンネルパターンＣＨ２が提供されることができる。第１チャンネルパターンＣＨ１及び第２チャンネルパターンＣＨ２の各々は、順に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は垂直方向（即ち、第３方向Ｄ３）に互いに離隔されることができる。
【0036】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はナノシートであり得る。
【0037】
第１活性パターンＡＰ１上に複数の第１ソース／ドレインパターンＳＤ１が提供されることができる。第１活性パターンＡＰ１の上部に複数の第１リセスＲＳ１が形成されることができる。第１ソース／ドレインパターンＳＤ１が第１リセスＲＳ１内に各々提供されることができる。第１ソース／ドレインパターンＳＤ１は第１導電型（例えば、ｐ型）の不純物領域であり得る。一対の第１ソース／ドレインパターンＳＤ１の間に第１チャンネルパターンＣＨ１が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第１ソース／ドレインパターンＳＤ１を互いに連結することができる。
【0038】
第２活性パターンＡＰ２上に複数の第２ソース／ドレインパターンＳＤ２が提供されることができる。第２活性パターンＡＰ２の上部に複数の第２リセスＲＳ２が形成されることができる。第２ソース／ドレインパターンＳＤ２が第２リセスＲＳ２内に各々提供されることができる。第２ソース／ドレインパターンＳＤ２は第２導電型（例えば、ｎ型）の不純物領域であり得る。一対の第２ソース／ドレインパターンＳＤ２の間に第２チャンネルパターンＣＨ２が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第２ソース／ドレインパターンＳＤ２を互いに連結することができる。
【0039】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長（ＳＥＧ）工程で形成されたエピタキシャルパターンであり得る。一例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面と実質的に同一なレベルに位置することができる。他の例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面より高いことができる。
【0040】
第１ソース／ドレインパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。したがって、一対の第１ソース／ドレインパターンＳＤ１は、それらの間の第１チャンネルパターンＣＨ１に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。第２ソース／ドレインパターンＳＤ２は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。
【0041】
各々の第１ソース／ドレインパターンＳＤ１はバッファ層ＢＦＬ及びバッファ層ＢＦＬ上のメイン層ＭＡＬを含むことができる。図５Ａを再び参照すれば、バッファ層ＢＦＬは第１リセスＲＳ１の内側壁を覆うことができる。一実施形態として、バッファ層ＢＦＬは実質的にコンフォーマルな厚さを有することができる。例えば、第１リセスＲＳ１の底上のバッファ層ＢＦＬの第３方向Ｄ３への厚さは、第１リセスＲＳ１の上部上のバッファ層ＢＦＬの第２方向Ｄ２への厚さと実質的に同一であることができる。
【0042】
他の実施形態として、バッファ層ＢＦＬの厚さは、その下部からその上部に行くほど、薄くなることができる。例えば、第１リセスＲＳ１の底上のバッファ層ＢＦＬの第３方向Ｄ３への厚さは、第１リセスＲＳ１の上部上のバッファ層ＢＦＬの第２方向Ｄ２への厚さより大きいことができる。バッファ層ＢＦＬは、第１リセスＲＳ１のプロファイルに沿ってＵ字形状を有することができる。
【0043】
メイン層ＭＡＬはバッファ層ＢＦＬを除いた第１リセスＲＳ１の残りの領域の大部分を満たすことができる。メイン層ＭＡＬの体積はバッファ層ＢＦＬの体積より大きいことができる。バッファ層ＢＦＬ及びメイン層ＭＡＬの各々はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。具体的に、バッファ層ＢＦＬは相対的に低濃度のゲルマニウム（Ｇｅ）を含有することができる。本発明の他の実施形態として、バッファ層ＢＦＬはゲルマニウム（Ｇｅ）を除いたシリコン（Ｓｉ）のみを含有してもよい。バッファ層ＢＦＬのゲルマニウム（Ｇｅ）の濃度は０ａｔ％乃至１０ａｔ％であり得る。
【0044】
メイン層ＭＡＬは相対的に高濃度のゲルマニウム（Ｇｅ）を含有することができる。一例として、メイン層ＭＡＬのゲルマニウム（Ｇｅ）の濃度は３０ａｔ％乃至７０ａｔ％であり得る。メイン層ＭＡＬのゲルマニウム（Ｇｅ）の濃度は第３方向Ｄ３に行くほど、増加することができる。例えば、バッファ層ＢＦＬに隣接するメイン層ＭＡＬは約４０ａｔ％のゲルマニウム（Ｇｅ）濃度を有するが、メイン層ＭＡＬの上部は約６０ａｔ％のゲルマニウム（Ｇｅ）濃度を有することができる。
【0045】
バッファ層ＢＦＬ及びメイン層ＭＡＬの各々は、第１ソース／ドレインパターンＳＤ１がｐ型を有するようにする不純物（例えば、ボロン、ガリウム又はインジウム）を含むことができる。バッファ層ＢＦＬ及びメイン層ＭＡＬの各々の前記不純物濃度は１Ｅ１８ａｔｏｍ／ｃｍ３乃至５Ｅ２２ａｔｏｍ／ｃｍ３であり得る。メイン層ＭＡＬの不純物の濃度はバッファ層ＢＦＬの不純物の濃度より大きいことができる。
【0046】
バッファ層ＢＦＬは、基板１００（即ち、第１活性パターンＡＰ１）とメイン層ＭＡＬとの間、及び第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３とメイン層ＭＡＬとの間の積層欠陥（ｓｔａｃｋｉｎｇ ｆａｕｌｔ）を防止することができる。積層欠陥が発生する場合、チャンネル抵抗が増加することができる。バッファ層ＢＦＬは、後述する第２半導体層ＳＡＬをゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３で置換する工程の間に、メイン層ＭＡＬを保護することができる。再び言えば、バッファ層ＢＦＬは第２半導体層ＳＡＬを除去するエッチング物質がメイン層ＭＡＬに浸透してこれをエッチングすることを防止することができる。
【0047】
第２ソース／ドレインパターンＳＤ２の各々はシリコン（Ｓｉ）を含むことができる。第２ソース／ドレインパターンＳＤ２は、それがｎ型を有するようにする不純物（例えば、リン、ヒ素、又はアンチモン）をさらに含むことができる。第２ソース／ドレインパターンＳＤ２の不純物濃度は１Ｅ１８ａｔｏｍ／ｃｍ３乃至５Ｅ２２ａｔｏｍ／ｃｍ３であり得る。
【0048】
第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１方向Ｄ１に延びるゲート電極ＧＥが提供されることができる。ゲート電極ＧＥは第１ピッチに応じて第２方向Ｄ２に配列されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直方向に重畳されることができる。
【0049】
ゲート電極ＧＥは、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に介在された第１内側電極ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２内側電極ＰＯ２、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に介在された第３内側電極ＰＯ３、及び第３半導体パターンＳＰ３上の外側電極ＰＯ４を含むことができる。
【0050】
図５Ｅを再び参照すれば、ゲート電極ＧＥは第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ上に提供されることができる。再び言えば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
【0051】
ゲートカッティングパターンＣＴが第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の間の境界上に提供されることができる。ゲートカッティングパターンＣＴは前記境界に沿って前記第１ピッチで配列されることができる。平面視において、ゲートカッティングパターンＣＴはゲート電極ＧＥ上に各々重畳されるように配置されることができる。ゲートカッティングパターンＣＴはシリコン酸化膜、シリコン窒化膜、又はこれらの組み合わせのような絶縁材料を含むことができる。
【0052】
第１シングルハイトセルＳＨＣ１上のゲート電極ＧＥは、第２シングルハイトセルＳＨＣ２上のゲート電極ＧＥとゲートカッティングパターンＣＴによって互いに分離されることができる。第１シングルハイトセルＳＨＣ１上のゲート電極ＧＥとそれと第１方向Ｄ１に整列された第２シングルハイトセルＳＨＣ２上のゲート電極ＧＥとの間にゲートカッティングパターンＣＴが介在されることができる。再び言えば、第１方向Ｄ１に延びるゲート電極ＧＥがゲートカッティングパターンＣＴによって複数のゲート電極ＧＥに分離されることができる。
【0053】
図４及び図５Ａ乃至図５Ｆを再び参照すれば、ゲート電極ＧＥの外側電極ＰＯ４の両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延びることができる。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高いことができる。ゲートスペーサーＧＳの上面は後述する第１層間絶縁膜１１０の上面と共面をなすことができる。ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0054】
ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１方向Ｄ１に延びることができる。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜１１０、１２０に対してエッチング選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0055】
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ１、ＳＷ２を覆うことができる。ゲート絶縁膜ＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。
【0056】
本発明の一実施形態として、ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜、及び／又は高誘電膜を含むことができる。前記高誘電膜は、シリコン酸化膜より誘電率が高い高誘電率物質を含むことができる。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0057】
ゲート電極ＧＥは、第１金属パターン及び前記第１金属パターン上の第２金属パターンを含むことができる。第１金属パターンはゲート絶縁膜ＧＩ上に提供されて、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３に隣接することができる。第１金属パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１金属パターンの厚さ及び組成を調節して、トランジスタの目的とする閾値電圧を達成することができる。例えば、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は仕事関数金属である第１金属パターンで構成されることができる。
【0058】
第１金属パターンは金属窒化膜を含むことができる。例えば、第１金属パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。さらに、第１金属パターンは炭素（Ｃ）をさらに含んでもよい。第１金属パターンは、積層された複数の仕事関数金属膜を含むことができる。
【0059】
第２金属パターンは第１金属パターンに比べて抵抗が低い金属を含むことができる。例えば、第２金属パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）で成された群で選択された少なくとも１つの金属を含むことができる。例えば、ゲート電極ＧＥの外側電極ＰＯ４は第１金属パターン及び第１金属パターン上の第２金属パターンを含むことができる。
【0060】
図５Ｂを再び参照すれば、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上に内側スペーサーＩＰが提供されることができる。再び言えば、第２活性パターンＡＰ２上に内側スペーサーＩＰが提供されることができる。内側スペーサーＩＰは、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３と第２ソース／ドレインパターンＳＤ２との間に各々介在されることができる。内側スペーサーＩＰは第２ソース／ドレインパターンＳＤ２と直接接触することができる。ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々は、内側スペーサーＩＰによって第２ソース／ドレインパターンＳＤ２と離隔されることができる。
【0061】
基板１００上に第１層間絶縁膜１１０が提供されることができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を覆うことができる。第１層間絶縁膜１１０の上面は、ゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなすことができる。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置されることができる。第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供されることができる。一例として、第１乃至第４層間絶縁膜１１０－１４０はシリコン酸化膜を含むことができる。
【0062】
セル間の境界に分離構造体ＤＢが各々提供されることができる。例えば、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第１及び第２タブセルＴＣ１、ＴＣ２との間に第１分離構造体ＤＢ１が提供されることができる。第１及び第２タブセルＴＣ１、ＴＣ２とそれに隣接する他のロジックセルの間に第２分離構造体ＤＢ２が提供されることができる。第１及び第２タブセルＴＣ１、ＴＣ２の各々は、一対の分離構造体ＤＢ１、ＤＢ２の間に提供されることができる。
【0063】
分離構造体ＤＢは第１方向Ｄ１にゲート電極ＧＥと平行に延びることができる。分離構造体ＤＢとそれに隣接するゲート電極ＧＥとの間のピッチは前記第１ピッチと同一であることができる。本発明の一実施形態として、第１及び第２タブセルＴＣ１、ＴＣ２の各々の第２方向Ｄ２への幅は、前記第１ピッチと実質的に同一であることができる。
【0064】
分離構造体ＤＢは第１及び第２層間絶縁膜１１０、１２０を貫通して、第１及び第２活性パターンＡＰ１、ＡＰ２の内部に延長されることができる。分離構造体ＤＢは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部を貫通することができる。分離構造体ＤＢは、１つのセルの活性領域を、それに隣接する他のセルの活性領域から電気的に分離させることができる。
【0065】
第１及び第２層間絶縁膜１１０、１２０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と各々電気的に連結される活性コンタクトＡＣが提供されることができる。一対の活性コンタクトＡＣが、ゲート電極ＧＥの両側に各々提供されることができる。平面視において、活性コンタクトＡＣは第１方向Ｄ１に延びるバー形状を有することができる。
【0066】
活性コンタクトＡＣは自己整列されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎａｔａｃｔ）であり得る。再び言えば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳを利用して自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートスペーサーＧＳの側壁の少なくとも一部を覆うことができる。図示されなかったが、活性コンタクトＡＣは、ゲートキャッピングパターンＧＰの上面の一部を覆うことができる。
【0067】
活性コンタクトＡＣと第１ソース／ドレインパターンＳＤ１の間、及び活性コンタクトＡＣと第２ソース／ドレインパターンＳＤ２の間の各々に金属－半導体化合物層ＳＣ、例えばシリサイド層が各々介在されることができる。活性コンタクトＡＣは、金属－半導体化合物層ＳＣを通じてソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結されることができる。例えば、金属－半導体化合物層ＳＣはチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。
【0068】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと各々電気的に連結されるゲートコンタクトＧＣが提供されることができる。平面視において、第１シングルハイトセルＳＨＣ１上の２つのゲートコンタクトＧＣは第１ＰＭＯＳＦＥＴ領域ＰＲ１上に重畳されるように配置されることができる。再び言えば、第１シングルハイトセルＳＨＣ１上の２つのゲートコンタクトＧＣは第１活性パターンＡＰ１上に提供されることができる（図５Ａ参照）。平面視において、第１シングルハイトセルＳＨＣ１上の１つのゲートコンタクトＧＣは第１ＮＭＯＳＦＥＴ領域ＮＲ１上に重畳されるように配置されることができる。再び言えば、第１シングルハイトセルＳＨＣ１上の１つのゲートコンタクトＧＣは第２活性パターンＡＰ２上に提供されることができる（図５Ｂ参照）。
【0069】
ゲートコンタクトＧＣは、ゲート電極ＧＥ上で位置の制限なしで自由に配置されることができる。例えば、第２シングルハイトセルＳＨＣ２上のゲートコンタクトＧＣは、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第２ＮＭＯＳＦＥＴ領域ＮＲ２、及びトレンチＴＲを満たす素子分離膜ＳＴ上に各々配置されることができる（図４参照）。
【0070】
本発明の一実施形態として、図５Ａ及び図５Ｄを参照すれば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上部は上部絶縁パターンＵＩＰで満たされることができる。上部絶縁パターンＵＩＰの底面はゲートコンタクトＧＣの底面よりさらに低いことができる。、再び言えば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上面は、上部絶縁パターンＵＩＰによってゲートコンタクトＧＣの底面よりさらに低く下がることができる。したがって、ゲートコンタクトＧＣがそれと隣接する活性コンタクトＡＣと接触してショートが発生する問題を防止することができる。
【0071】
活性コンタクトＡＣ及びゲートコンタクトＧＣの各々は、導電パターンＦＭ及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデン、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0072】
【0073】
第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３は第２方向Ｄ２に互いに平行に延びることができる。第１パワー配線Ｍ１＿Ｒ１は第１シングルハイトセルＳＨＣ１の一境界上に配置されることができる。第２パワー配線Ｍ１＿Ｒ２は第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の間の境界上に配置されることができる。第３パワー配線Ｍ１＿Ｒ３は第２シングルハイトセルＳＨＣ２の一境界上に配置されることができる。
【0074】
図５Ｃ及び図５Ｄを再び参照すれば、代表的に第２パワー配線Ｍ１＿Ｒ２は少なくとも１つの活性コンタクトＡＣと電気的に連結されることができる。第２パワー配線Ｍ１＿Ｒ２と前記少なくとも１つの活性コンタクトＡＣの間に第１ビアＶＩ１が提供されることができる。
【0075】
図４、図５Ｃ、及び図５Ｆを再び参照すれば、第１及び第２タブセルＴＣ１、ＴＣ２上に第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３に各々電気的に連結される第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３が提供されることができる。
【0076】
代表的に、第２貫通ビアＴＶＩ２が第２層間絶縁膜１２０から基板１００のトレンチＴＲまで垂直に延びることができる。第２貫通ビアＴＶＩ２の上面は第２層間絶縁膜１２０の上面と共面をなすことができる。第２貫通ビアＴＶＩ２の底面は、トレンチＴＲの底と共面をなすことができる。第２貫通ビアＴＶＩ２と第２パワー配線Ｍ１＿Ｒ２との間に巨大ビアＧＶＩが提供されることができる。巨大ビアＧＶＩを通じて第２貫通ビアＴＶＩ２と第２パワー配線Ｍ１＿Ｒ２が互いに電気的に連結されることができる。
【0077】
基板１００を貫通する第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３が提供されることができる。第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３は各々第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３と連結されることができる。第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３は各々第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３と垂直方向に重畳されることができる。
【0078】
代表的に、第２下部貫通ビアＬＶＩ２が基板１００の底面１００ｂから第２貫通ビアＴＶＩ２の底面まで垂直に延びることができる。第２下部貫通ビアＬＶＩ２の上面は第２貫通ビアＴＶＩ２の底面と接触することができる。
【0079】
本発明の一実施形態として、貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３は互いに同一な金属を含むことができる。例えば、貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３は銅を含むことができる。
【0080】
本発明の他の実施形態として、貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３は互いに異なる金属を含むことができる。例えば、貫通ビアＴＶＩ１－ＴＶＩ３はモリブデン又はルテニウムを含むことができ、下部貫通ビアＬＶＩ１－ＬＶＩ３は銅を含むことができる。
【0081】
貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３は互いに自己整列されることができる。再び言えば、貫通ビアＴＶＩ１－ＴＶＩ３の中心ラインと下部貫通ビアＬＶＩ１－ＬＶＩ３の中心ラインは互いに整列されることができる。
【0082】
貫通ビアＴＶＩ１－ＴＶＩ３の幅は第３方向Ｄ３に行くほど、増加することができる。再び言えば、貫通ビアＴＶＩ１－ＴＶＩ３の幅は、基板１００の底面１００ｂに近くなるほど、減少することができる。下部貫通ビアＬＶＩ１－ＬＶＩ３の幅は、基板１００の底面１００ｂに近くなるほど、増加することができる。したがって、貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３は砂時計形状を構成することができる。
【0083】
貫通ビアＴＶＩ１－ＴＶＩ３の側壁上に上部スペーサーＴＳＰが提供されることができる。上部スペーサーＴＳＰはシリコンベースの絶縁物質（例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜）を含むことができる。下部貫通ビアＬＶＩ１－ＬＶＩ３の側壁上に下部スペーサーＬＳＰが提供されることができる。下部スペーサーＬＳＰはシリコンベースの絶縁物質（例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜）を含むことができる。
【0084】
基板１００の底面１００ｂ上にパワー伝送ネットワーク層ＰＤＮが提供されることができる。パワー伝送ネットワーク層ＰＤＮは第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３と電気的に連結された複数の下部配線を含むことができる。再び言えば、パワー伝送ネットワーク層ＰＤＮは第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３と電気的に連結されることができる。
【0085】
一例として、パワー伝送ネットワーク層ＰＤＮは第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３にソース電圧ＶＳＳを印加するための配線ネットワークを含むことができる。パワー伝送ネットワーク層ＰＤＮは第２パワー配線Ｍ１＿Ｒ２にドレイン電圧ＶＤＤを印加するための配線ネットワークを含むことができる。
【0086】
【0087】
第１金属層Ｍ１は、第１ビアＶＩ１をさらに含むことができる。第１ビアＶＩ１は第１金属層Ｍ１の第１配線Ｍ１＿Ｉ下に各々提供されることができる。第１ビアＶＩ１を通じて活性コンタクトＡＣと第１配線Ｍ１＿Ｉが互いに電気的に連結されることができる。第１ビアＶＩ１を通じてゲートコンタクトＧＣと第１配線Ｍ１＿Ｉが互いに電気的に連結されることができる。
【0088】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉとその下の第１ビアＶＩ１は互いに各々別の工程で形成されることができる。再び言えば、第１金属層Ｍ１の第１配線Ｍ１＿Ｉ及び第１ビアＶＩ１の各々はシングルダマシン工程で形成されることができる。本実施形態による半導体素子は、２０ｎｍ未満のプロセスを利用して形成されたものであり得る。
【0089】
第４層間絶縁膜１４０内に第２金属層Ｍ２が提供されることができる。第２金属層Ｍ２は複数の第２配線Ｍ２＿Ｉを含むことができる。第２金属層Ｍ２の第２配線Ｍ２＿Ｉの各々は第１方向Ｄ１に延びるライン形状又はバー形状を有することができる。再び言えば、第２配線Ｍ２＿Ｉは第１方向Ｄ１に互いに平行に延びることができる。
【0090】
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の第１配線Ｍ１＿Ｉと第２金属層Ｍ２の第２配線Ｍ２＿Ｉが互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の第２配線Ｍ２＿Ｉとその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
【0091】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉと第２金属層Ｍ２の第２配線Ｍ２＿Ｉは互いに同一であるか、或いは他の導電物質を含むことができる。例えば、第１金属層Ｍ１の第１配線Ｍ１＿Ｉと第２金属層Ｍ２の第２配線Ｍ２＿Ｉは、アルミニウム、銅、タングステン、モリブデン、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されなかったが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加に配置されることができる。前記積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
【0092】
本発明の実施形態による貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３は各々互いに異なる工程を通じて個別的に形成されることができる。再び言えば、パワー伝送ネットワーク層ＰＤＮから第１金属層Ｍ１まで延びる垂直コンタクトが貫通ビアＴＶＩ１－ＴＶＩ３と下部貫通ビアＬＶＩ１－ＬＶＩ３の２つの部分に分けられて各々独立的に形成されることができる。結果的に、本発明によれば、縦横比が大きい垂直コンタクトＴＶＩ及びＬＶＩ内に金属がよく満たされることができ、したがって素子の信頼性が向上されることができる。
【0093】
本発明の垂直コンタクトＴＶＩ及びＬＶＩは、貫通ビアＴＶＩと下部貫通ビアＬＶＩに分けられてそれぞれ基板１００の前面及び背面で形成されることができる。したがって、垂直コンタクトを形成するために必要とする面積が減少されることができる。結果的に、後述するように、タブセルのサイズが減少されることができる。
【0094】
本発明の実施形態によるタブセルＴＣ１、ＴＣ２はゲート電極ＧＥの間の間隔である第１ピッチのサイズで提供されることができる。再び言えば、本発明のタブセルＴＣ１、ＴＣ２は非常に小さいサイズを有することができる。タブセルＴＣ１、ＴＣ２のサイズが小さくなることによって、ロジックダイ内にロジックセルが配置されることができる面積がさらに増加することができる。結果的に、本発明は半導体素子の集積度を向上させることができる。
【0095】
図６Ａ乃至図１３は本発明の実施形態による半導体素子の製造方法を説明するための断面図である。具体的に、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、及び図１１Ａは図４のＡ－Ａ’線に対応する断面図である。図８Ｂ、図９Ｂ、図１０Ｂ、及び図１１Ｂは図４のＢ－Ｂ’線に対応する断面図である。図８Ｃ及び図９Ｃは図４のＤ－Ｄ’線に対応する断面図である。図６Ｂ、図７Ｂ、図１０Ｃ、及び図１１Ｃは図４のＥ－Ｅ’線に対応する断面図である。図１１Ｄ、図１２、及び図１３は図４のＦ－Ｆ’線に対応する断面図である。
【0096】
図６Ａ及び図６Ｂを参照すれば、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２及び第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２を含む基板１００が提供されることができる。基板１００上に互いに交互に積層された第１半導体層ＡＣＬ及び第２半導体層ＳＡＬが形成されることができる。第１半導体層ＡＣＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、第２半導体層ＳＡＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。
【0097】
第２半導体層ＳＡＬは第１半導体層ＡＣＬに対してエッチング選択比を有することができる物質を含むことができる。例えば、第１半導体層ＡＣＬはシリコン（Ｓｉ）を含むことができ、第２半導体層ＳＡＬはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。第２半導体層ＳＡＬ各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％乃至３０ａｔ％であり得る。
【0098】
基板１００の第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２及び第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上にマスクパターンが各々形成されることができる。前記マスクパターンは第２方向Ｄ２に延びるライン形状又はバー（ｂａｒ）形状を有することができる。
【0099】
前記マスクパターンをエッチングマスクとしてパターニング工程を遂行して、第１活性パターンＡＰ１及び第２活性パターンＡＰ２を定義するトレンチＴＲが形成されることができる。第１活性パターンＡＰ１は各々の第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上に形成されることができる。第２活性パターンＡＰ２は各々の第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上に形成されることができる。平面視において、第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に互いに平行に延びるライン形状を有することができる。
【0100】
各々の第１及び第２活性パターンＡＰ１、ＡＰ２上に積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰは互いに交互に積層された第１半導体層ＡＣＬ及び第２半導体層ＳＡＬを含むことができる。積層パターンＳＴＰは前記パターニング工程の間に第１及び第２活性パターンＡＰ１、ＡＰ２と共に形成されることができる。積層パターンＳＴＰはダミーパターンＤＡＰ上にも形成されることができる。
【0101】
トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、基板１００の前面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで前記絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0102】
素子分離膜ＳＴは、シリコン酸化膜のような絶縁材料を含むことができる。積層パターンＳＴＰは素子分離膜ＳＴ上に露出されることができる。再び言えば、積層パターンＳＴＰは素子分離膜ＳＴ上に垂直に突出されることができる。
【0103】
図７Ａ及び図７Ｂを参照すれば、基板１００上に積層パターンＳＴＰを横切る犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延びるライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）で形成されることができる。犠牲パターンＰＰは第１ピッチで第２方向Ｄ２に沿って配列されることができる。
【0104】
具体的に犠牲パターンＰＰを形成することは、基板１００の前面上に犠牲膜を形成すること、前記犠牲膜上にハードマスクパターンＭＰを形成すること、ハードマスクパターンＭＰをエッチングマスクとして前記犠牲膜をパターニングすることを含むことができる。前記犠牲膜はポリシリコンを含むことができる。
【0105】
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成されることができる。ゲートスペーサーＧＳを形成することは、基板１００の前面上にゲートスペーサー膜をコンフォーマルに形成すること、前記ゲートスペーサー膜を異方性エッチングすることを含むことができる。前記ゲートペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、前記ゲートペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つを含む多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）であり得る。
【0106】
図８Ａ乃至図８Ｃを参照すれば、第１活性パターンＡＰ１上の積層パターンＳＴＰ内に第１リセスＲＳ１が形成されることができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内に第２リセスＲＳ２が形成されることができる。第１及び第２リセスＲＳ１、ＲＳ２を形成する間に、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の両側上の素子分離膜ＳＴがさらにリセスされることができる（図８Ｃ参照）。第１及び第２リセスＲＳ１、ＲＳ２が形成される間に、ダミーパターンＤＡＰ上の積層パターンＳＴＰは除去されることができる。
【0107】
具体的に、ハードマスクパターンＭＡ及びゲートスペーサーＧＳをエッチングマスクとして第１活性パターンＡＰ１上の積層パターンＳＴＰをエッチングして、第１リセスＲＳ１が形成されることができる。第１リセスＲＳ１は、一対の犠牲パターンＰＰの間に形成されることができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内の第２リセスＲＳ２は、第１リセスＲＳ１を形成することと同一な方法で形成されることができる。
【0108】
第１半導体層ＡＣＬから、互いに隣接する第１リセスＲＳ１の間に順に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が各々形成されることができる。第１半導体層ＡＣＬから、互いに隣接する第２リセスＲＳ２の間に順に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が各々形成されることができる。互いに隣接する第１リセスＲＳ１の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第１チャンネルパターンＣＨ１を構成することができる。互いに隣接する第２リセスＲＳ２の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第２チャンネルパターンＣＨ２を構成することができる。
【0109】
図９Ａ乃至図９Ｃを参照すれば、第１リセスＲＳ１内に第１ソース／ドレインパターンＳＤ１が各々形成されることができる。具体的に、第１リセスＲＳ１の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とする第１ＳＥＧ工程を遂行して、バッファ層ＢＦＬが形成されることができる。バッファ層ＢＦＬは、第１リセスＲＳ１によって露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び基板１００をシードとして成長されることができる。一例として、前記第１ＳＥＧ工程は化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0110】
バッファ層ＢＦＬは基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。バッファ層ＢＦＬは相対的に低濃度のゲルマニウム（Ｇｅ）を含有することができる。本発明の他の実施形態として、バッファ層ＢＦＬはゲルマニウム（Ｇｅ）を除いたシリコン（Ｓｉ）のみを含有してもよい。バッファ層ＢＦＬのゲルマニウム（Ｇｅ）の濃度は０ａｔ％乃至１０ａｔ％であり得る。
【0111】
バッファ層ＢＦＬ上に第２ＳＥＧ工程を遂行して、メイン層ＭＡＬが形成されることができる。メイン層ＭＡＬは第１リセスＲＳ１を完全に満たすか、或いは概ね満たすように形成されることができる。メイン層ＭＡＬは相対的に高濃度のゲルマニウム（Ｇｅ）を含有することができる。一例として、メイン層ＭＡＬのゲルマニウム（Ｇｅ）の濃度は３０ａｔ％乃至７０ａｔ％であり得る。
【0112】
本発明の一実施形態として、メイン層ＭＡＬ上に第３ＳＥＧ工程を遂行して、キャッピング層が形成されることができる。前記キャッピング層はシリコン（Ｓｉ）を含むことができる。前記キャッピング層のシリコン（Ｓｉ）の濃度は９８ａｔ％乃至１００ａｔ％であり得る。
【0113】
バッファ層ＢＦＬ及びメイン層ＭＡＬを形成する間に、第１ソース／ドレインパターンＳＤ１がｐ型を有するようにする不純物（例えば、ボロン、ガリウム又はインジウム）がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第１ソース／ドレインパターンＳＤ１が形成された後、第１ソース／ドレインパターンＳＤ１に不純物が注入されることができる。
【0114】
第２リセスＲＳ２内に第２ソース／ドレインパターンＳＤ２が各々形成されることができる。具体的に、第２ソース／ドレインパターンＳＤ２は第２リセスＲＳ２の内側壁をシード層とする選択的エピタキシャル成長（ＳＥＧ）工程を遂行して形成されることができる。一例として、第２ソース／ドレインパターンＳＤ２は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。
【0115】
第２ソース／ドレインパターンＳＤ２を形成する間に、第２ソース／ドレインパターンＳＤ２がｎ型を有するようにする不純物（例えば、リン、ヒ素、又はアンチモン）がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第２ソース／ドレインパターンＳＤ２が形成された後、第２ソース／ドレインパターンＳＤ２に不純物が注入されることができる。
【0116】
本発明の一実施形態として、第２ソース／ドレインパターンＳＤ２を形成する前に、第２リセスＲＳ２を通じて露出された第２半導体層ＳＡＬの一部を絶縁物質で置換して内側スペーサーＩＰを形成することができる。結果的に、第２ソース／ドレインパターンＳＤ２と第２半導体層ＳＡＬとの間に内側スペーサーＩＰが各々形成されることができる。
【0117】
図１０Ａ乃至図１０Ｃを参照すれば、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２、ハードマスクパターンＭＰ、及びゲートスペーサーＧＳを覆う第１層間絶縁膜１１０が形成されることができる。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含むことができる。
【0118】
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化されることができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。前記平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0119】
フォトリソグラフィーを利用して、犠牲パターンＰＰの一領域を選択的にオープンすることができる。例えば、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の間の境界上の犠牲パターンＰＰの一領域が選択的にオープンされることができる。オープンされた犠牲パターンＰＰの領域を選択的にエッチングして除去することができる。犠牲パターンＰＰが除去された空間に絶縁材料を満たして、ゲートカッティングパターンＣＴが形成されることができる（図１０Ｃ参照）。
【0120】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰが除去されることによって、第１及び第２チャンネルパターンＣＨ１、ＣＨ２を露出する外側領域ＯＲＧが形成されることができる（図１０Ｃ参照）。犠牲パターンＰＰを除去することは、ポリシリコンを選択的にエッチングするエッチング液を利用した湿式エッチングを含むことができる。
【0121】
外側領域ＯＲＧを通じて露出された第２半導体層ＳＡＬが選択的に除去されて、内側領域ＩＲＧが形成されることができる（図１０Ｃ参照）。具体的に、第２半導体層ＳＡＬを選択的にエッチングするエッチング工程を遂行して、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はそのまま残留させたまま、第２半導体層ＳＡＬのみを除去することができる。前記エッチング工程は、相対的に高いゲルマニウム濃度を有するシリコン－ゲルマニウムに対して高いエッチングレートを有することができる。例えば、前記エッチング工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高いエッチングレートを有することができる。
【0122】
前記エッチング工程の間に第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２及び第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上の第２半導体層ＳＡＬが完全に除去されることができる。前記エッチング工程は湿式エッチングであり得る。前記エッチング工程に使用されるエッチング物質は相対的に高いゲルマニウム濃度を有する第２半導体層ＳＡＬを速く除去することができる。一方、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の第１ソース／ドレインパターンＳＤ１は、相対的に低いゲルマニウムの濃度を有するバッファ層ＢＦＬによって前記エッチング工程の間に保護されることができる。
【0123】
図１０Ｃを再び参照すれば、第２半導体層ＳＡＬが選択的に除去されることによって、各々の第１及び第２活性パターンＡＰ１、ＡＰ２上には積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３のみが残留することができる。第２半導体層ＳＡＬが除去された領域を通じて第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３が各々形成されることができる。
【0124】
具体的に、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に第１内側領域ＩＲＧ１が形成され、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に第２内側領域ＩＲＧ２が形成され、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に第３内側領域ＩＲＧ３が形成されることができる。
【0125】
図１１Ａ乃至図１１Ｄを参照すれば、露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３上にゲート絶縁膜ＧＩがコンフォーマルに形成されることができる。ゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成されることができる。ゲート電極ＧＥは、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内に各々形成される第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３及び外側領域ＯＲＧ内に形成される外側電極ＰＯ４を含むことができる。
【0126】
ゲート電極ＧＥがリセスされて、その高さが減少されることができる。ゲート電極ＧＥがリセスされる間に第１及び第２ゲートカッティングパターンＣＴ１、ＣＴ２の上部も少しリセスされることができる。リセスされたゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。
【0127】
第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成されることができる。第２層間絶縁膜１２０はシリコン酸化膜を含むことができる。セル間の境界に分離構造体ＤＢが形成されることができる。分離構造体ＤＢは、第２層間絶縁膜１２０からゲート電極ＧＥを貫通して活性パターンＡＰ１又はＡＰ２の内部に延びることができる。分離構造体ＤＢはシリコン酸化膜又はシリコン窒化膜のような絶縁材料を含むことができる。
【0128】
図１１Ｄを再び参照すれば、第１及び第２層間絶縁膜１１０、１２０を貫通して基板１００を露出する貫通ホールＴＶＨが形成されることができる。例えば、少なくとも１つの貫通ホールＴＶＨが第１及び第２タブセルＴＣ１、ＴＣ２の間の境界に形成されることができる。貫通ホールＴＶＨは一対の第１活性パターンＡＰ１の間に形成されることができる。貫通ホールＴＶＨは一対の第１活性パターンＡＰ１の間のトレンチＴＲの底を露出することができる。貫通ホールＴＶＨの幅は、基板１００に近くなるほど、減少することができる。
【0129】
貫通ホールＴＶＨの内側壁上に上部スペーサーＴＳＰが形成されることができる。上部スペーサーＴＳＰはシリコンベースの絶縁物質で形成されることができる。貫通ホールＴＶＨ内に金属を満たして貫通ビアＴＶＩ１－ＴＶＩ３が形成されることができる。
【0130】
その後、先の図４及び図５Ａ乃至図５Ｆを参照して説明したように、第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結される活性コンタクトＡＣが形成されることができる。第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと電気的に連結されるゲートコンタクトＧＣが形成されることができる。活性コンタクトＡＣ及びゲートコンタクトＧＣ上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第１金属層Ｍ１は第１乃至第３貫通ビアＴＶＩ１－ＴＶＩ３にそれぞれ電気的に連結される第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３を含むことができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が形成されることができる。第４層間絶縁膜１４０内に第２金属層Ｍ２が形成されることができる。
【0131】
図１２を参照すれば、ＢＥＯＬ工程が完了された後、基板１００を覆して基板１００の底面１００ｂが露出されるようにすることができる。基板１００の底面１００ｂ上に平坦化工程を遂行して、基板１００の厚さを減少させることができる。
【0132】
図１３を参照すれば、基板１００の底面１００ｂ上にパターニング工程を遂行して、第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３が形成されることができる。第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３はそれぞれ第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３と垂直方向に整列されることができる。第１乃至第３下部貫通ビアＬＶＩ１、ＬＶＩ２、ＬＶＩ３はそれぞれ第１乃至第３貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３と直接連結されることができる。その後、基板１００の底面１００ｂ上にパワー伝送ネットワーク層ＰＤＮを形成することができる。パワー伝送ネットワーク層ＰＤＮは第１乃至第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３にソース電圧又はドレイン電圧を印加するように形成されることができる。
【0133】
以下、本発明の様々な実施形態に対して説明する。後述する本発明の実施形態では、図４及び図５Ａ乃至図５Ｆを参照して説明したことと重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
【0134】
【0135】
図１４を参照すれば、代表的に第２貫通ビアＴＶＩ２は一対の第１ソース／ドレインパターンＳＤ１の間で自己整列的に形成されることができる。第２貫通ビアＴＶＩ２は第１ソース／ドレインパターンＳＤ１を貫通せず、これらの表面プロファイルに沿って形成されることができる。例えば、第２貫通ビアＴＶＩ２の上部は第１幅ＷＩ１を有し、第２貫通ビアＴＶＩ２の中心部は第２幅ＷＩ２を有し、第２貫通ビアＴＶＩ２の下部は第３幅ＷＩ３を有することができる。
【0136】
第２幅ＷＩ２は一対の第１ソース／ドレインパターンＳＤ１の間の間隔と実質的に同一であることができる。第１幅ＷＩ１は一対の第１ソース／ドレインパターンＳＤ１の間の間隔より大きいことができる。第３幅ＷＩ３は一対の第１ソース／ドレインパターンＳＤ１の間の間隔より小さいことができる。第１幅ＷＩ１に対する第３幅ＷＩ３の比率（ＷＩ３／ＷＩ１）は、０．２乃至０．７であり得る。
【0137】
図１５を参照すれば、代表的に第２貫通ビアＴＶＩ２は一対の第１ソース／ドレインパターンＳＤ１の間に提供されることができる。第２貫通ビアＴＶＩ２は一対の第１ソース／ドレインパターンＳＤ１のすべてと水平方向に離隔されることができる。第２貫通ビアＴＶＩ２の幅は、第２パワー配線Ｍ１＿Ｒ２の幅と同一であるか、或いはさらに小さいことができる。図１５の第２貫通ビアＴＶＩ２の幅は、図５Ｆの第２貫通ビアＴＶＩ２の幅より小さいことができる。
【0138】
図１６を参照すれば、第１及び第２タブセルＴＣ１、ＴＣ２上にはソース／ドレインパターン（即ち、エピタキシャルパターン）が形成されなくともよい。図８Ａ乃至図９Ｃを参照して説明した第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２が形成される間に、第１及び第２タブセルＴＣ１、ＴＣ２上にはマスクパターンを形成することができる。したがって、第１及び第２タブセルＴＣ１、ＴＣ２上には順に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３が残留することができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３上にそれぞれ第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３が残留することができる。貫通ビアＴＶＩ１－ＴＶＩ３は互いに隣接する積層された半導体パターンの間に提供されることができる。
【0139】
【0140】
図１７及び図１８を参照すれば、タブセルＴＣ１、ＴＣ２の第２方向Ｄ２への幅は、ゲート電極の第１ピッチの２倍であり得る。タブセルＴＣ１、ＴＣ２上には第１乃至第３分離構造体ＤＢ１、ＤＢ２、ＤＢ３が提供されることができる。タブセルＴＣ１、ＴＣ２の幅が大きくなることによって、貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３の第２方向Ｄ２への幅が増加することができる。したがって、貫通ビアＴＶＩ１、ＴＶＩ２、ＴＶＩ３とパワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３との間の抵抗が減少されることができる。
【0141】
図１９及び図２０を参照すれば、第１及び第２タブセルＴＣ１、ＴＣ２内に巨大分離構造体ＧＤＢが提供されることができる。巨大分離構造体ＧＤＢは第１活性パターンＡＰ１を第２方向Ｄ２に互いに隣接する第１活性パターンＡＰ１に分離することができる。巨大分離構造体ＧＤＢは第２活性パターンＡＰ２を第２方向Ｄ２に互いに隣接する第２活性パターンＡＰ２に分離することができる。巨大分離構造体ＧＤＢは活性領域ＰＲ１、ＰＲ２、ＮＲ１、ＮＲ２を除去する素子分離膜ＳＴを含むことができる。本発明の一実施形態として、巨大分離構造体ＧＤＢはダブルディフュージョンブレーキを含むことができる。第１乃至第３貫通ビアＴＶＩ１－ＴＶＩ３は巨大分離構造体ＧＤＢ上に提供されることができる。
【0142】
図２１及び図２２を参照すれば、第１及び第２タブセルＴＣ１、ＴＣ２上の分離構造体ＤＢは巨大分離構造体ＧＤＢ、第１分離構造体ＤＢ１及び第２分離構造体ＤＢ２を含むことができる。巨大分離構造体ＧＤＢは互いに隣接する第１活性パターンＡＰ１の間に提供されることができる。巨大分離構造体ＧＤＢは第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２を除去することができる。
【0143】
第１及び第２分離構造体ＤＢ１、ＤＢ２は第２活性パターンＡＰ２上に提供されることができる。第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上には巨大分離構造体ＧＤＢが提供されないので、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２は除去されなく、そのまま維持されることができる。
【0144】
第１及び第３貫通ビアＴＶＩ１、ＴＶＩ３は第１及び第２分離構造体ＤＢ１、ＤＢ２の間に提供されることができる。第２貫通ビアＴＶＩ２は巨大分離構造体ＧＤＢ上に提供されることができる。
【0145】
【0146】
図２３を参照すれば、基板１００上に第１乃至第７パワー配線Ｍ１＿Ｒ１－Ｍ１＿Ｒ７が第１方向Ｄ１に沿って配置されることができる。基板１００上に第１タブセルトラックＴＣＲ１及び第２タブセルトラックＴＣＲ２が提供されることができる。第１及び第２タブセルトラックＴＣＲ１、ＴＣＲ２の各々は第１方向Ｄ１に延びることができる。第１及び第２タブセルトラックＴＣＲ１、ＴＣＲ２は一定のピッチで第２方向Ｄ２に沿って配列されることができる。
【0147】
各々の第１及び第２タブセルトラックＴＣＲ１、ＴＣＲ２上にタブセルＴＣが第１方向Ｄ１に配置されることができる。例えば、本実施形態の各々のタブセルＴＣは、図４のタブセルＴＣ１、ＴＣ２であり得る。
【0148】
各々の第１及び第２タブセルトラックＴＣＲ１、ＴＣＲ２上に貫通ビアＴＶＩが第１方向Ｄ１に配置されることができる。貫通ビアＴＶＩは第１乃至第７パワー配線Ｍ１＿Ｒ１－Ｍ１＿Ｒ７に各々接続することができる。貫通ビアＴＶＩは、パワー伝送ネットワーク層ＰＤＮから第１乃至第７パワー配線Ｍ１＿Ｒ１－Ｍ１＿Ｒ７に電圧を印加することができる。
【0149】
基板１００上にロジックセルＬＣ及びフィラーセルＦＣが配置されることができる。ロジックセルＬＣはタブセルＴＣが配置されない残りの領域上に配置されることができる。ロジックセルＬＣは設計された回路を応じて基板１００上に配置されることができる。一例として、ロジックセルＬＣは少なくとも１つのシングルハイトセルＳＨＣ、少なくとも１つのダブルハイトセルＤＨＣ、及び少なくとも１つのトリプルハイトセルＴＨＣを含むことができる。フィラーセルＦＣは、互いに隣接するロジックセルＬＣの間の空の空間を満たすことができる。フィラーセルＦＣはダミーセルであり得る。
【0150】
図２４を参照すれば、第１及び第２タブセルトラックＴＣＲ１、ＴＣＲ２の間に第３タブセルトラックＴＣＲ３が提供されることができる。第３タブセルトラックＴＣＲ３内にルーティングタブセルＲＴＣが第１方向Ｄ１に配置されることができる。ルーティングタブセルＲＴＣの各々は信号貫通ビアＳＴＶＩを含むことができる。信号貫通ビアＳＴＶＩの形状は先に説明した貫通ビアＴＶＩと実質的に同一であることができる。信号貫通ビアＳＴＶＩはＰＭＯＳＦＥＴ領域及びＮＭＯＳＦＥＴ領域の間に提供されることができる。信号貫通ビアＳＴＶＩはパワー伝送ネットワーク層ＰＤＮに電気的に連結されることができる。
【0151】
信号貫通ビアＳＴＶＩは、第３タブセルトラックＴＣＲ３に隣接するロジックセルＬＣと電気的に連結されることができる。例えば、第１金属層Ｍ１内の第１配線Ｍ１＿Ｉを通じて隣接するロジックセルＬＣからルーティングタブセルＲＴＣに信号が伝達されることができる。ルーティングタブセルＲＴＣに伝達された信号はパワー伝送ネットワーク層ＰＤＮを通じて他のロジックセルＬＣと連結されることができる。即ち、パワー伝送ネットワーク層ＰＤＮはパワー配線Ｍ１＿Ｒ１－Ｍ１＿Ｒ７に電圧を提供するように構成されるのみならず、信号伝達をためのルーティングを提供するように構成されることもできる。
【0152】
本実施形態によるルーティングタブセルＲＴＣを通じて、半導体素子は信号伝達を第１及び第２金属層Ｍ１、Ｍ２のようなＢＥＯＬ層のみに依存するのではなく、基板１００下のパワー伝送ネットワーク層ＰＤＮに追加に依存することができる。したがって、ＢＥＯＬ層の配線混雑度を低減し、素子の集積度を向上させることができる。また、素子の信号伝達抵抗を減少させて電気的特性を向上させることができる。
【0153】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないことと理解するべきである。
【符号の説明】
【0154】
１００ 基板
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ１、ＡＰ２ 活性パターン
ＢＦＬ バッファ層
ＢＭ バリアーパターン
ＣＨ１、ＣＨ２ チャンネルパターン
ＣＴ ゲートカッティングパターン
ＤＢ 分離構造体
ＦＭ 導電パターン
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＧＶＩ 巨大ビア
ＩＰ 内側スペーサー
ＮＲ１、ＮＲ２ ＮＭＯＳＦＥＴ領域
Ｍ１ 金属層
Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３ パワー配線
ＭＡＬ メイン層
ＰＲ１、ＰＲ２ ＰＭＯＳＦＥＴ領域
ＰＮＤ パワー伝送ネットワーク層
ＰＯ１、ＰＯ２、ＰＯ３ 内側電極
ＰＯ４ 外側電極
ＳＨＣ１、ＳＨＣ２ シングルハイトセル
ＳＤ１、ＳＤ２ ソース／ドレインパターン
ＲＳ１、ＲＳ２ リセス
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＳＴ 素子分離膜
ＴＣ１、ＴＣ２ タブセル
ＴＲ トレンチ
ＴＶＩ１、ＴＶＩ２、ＴＶＩ３ 貫通ビア
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ１、ＡＰ２ 活性パターン
ＢＦＬ バッファ層
ＢＭ バリアーパターン
ＣＨ１、ＣＨ２ チャンネルパターン
ＣＴ ゲートカッティングパターン
ＤＢ 分離構造体
ＦＭ 導電パターン
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＧＶＩ 巨大ビア
ＩＰ 内側スペーサー
ＮＲ１、ＮＲ２ ＮＭＯＳＦＥＴ領域
Ｍ１ 金属層
Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｒ３ パワー配線
ＭＡＬ メイン層
ＰＲ１、ＰＲ２ ＰＭＯＳＦＥＴ領域
ＰＮＤ パワー伝送ネットワーク層
ＰＯ１、ＰＯ２、ＰＯ３ 内側電極
ＰＯ４ 外側電極
ＳＨＣ１、ＳＨＣ２ シングルハイトセル
ＳＤ１、ＳＤ２ ソース／ドレインパターン
ＲＳ１、ＲＳ２ リセス
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＳＴ 素子分離膜
ＴＣ１、ＴＣ２ タブセル
ＴＲ トレンチ
ＴＶＩ１、ＴＶＩ２、ＴＶＩ３ 貫通ビア
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】