特開 2024-73681 信号出力回路及び半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024073681

(43)【公開日】2024-05-30

(54)【発明の名称】信号出力回路及び半導体集積回路装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240523BHJP

【ＦＩ】

H03K19/0175 220

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022184515

(22)【出願日】2022-11-18

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】内本 大介

(72)【発明者】

【氏名】神之田 秀悟

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA04

5J056BB17

5J056CC09

(57)【要約】

【課題】イネーブル信号が供給されたときにイネーブル状態を示す信号を出力する構成からの変更が少なく、イネーブル信号が供給されてなくてもイネーブル状態を示す信号を出力することができ、尚且つイネーブル状態でないことを示す信号も出力することができる信号出力回路を提供する。
【解決手段】信号出力回路（４）は、第１～第３入力端子を有するコンパレータ（ＣＭＰ１）と、イネーブル信号を受け取るように構成されたイネーブル端子（Ｔ１）と第１入力端子との間に設けられるインバータ（Ｑ２、Ｒ５）、又は、第１入力端子に接続されるプルアップ抵抗のいずれか一方と、を備える。第１入力端子は、前記イネーブル信号に基づく信号が供給されるように構成される。第２入力端子は、基準電圧が供給されるように構成される。第３入力端子は、異常検出信号が供給されるように構成される。第１入力端子と第２入力端子とは極性が異なる。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１入力端子、第２入力端子、及び第３入力端子を有するコンパレータと、
イネーブル信号を受け取るように構成されたイネーブル端子と前記第１入力端子との間に設けられるインバータ、又は、前記第１入力端子に接続されるプルアップ抵抗のいずれか一方と、
を備え、
前記第１入力端子は、前記イネーブル信号に基づく信号が供給されるように構成され、
前記第２入力端子は、基準電圧が供給されるように構成され、
前記第３入力端子は、異常検出信号が供給されるように構成され、
前記第１入力端子と前記第２入力端子とは極性が異なる、信号出力回路。

【請求項2】

前記インバータを備え、
前記イネーブル端子に接続されるプルダウン抵抗をさらに備える、請求項１に記載の信号出力回路。

【請求項3】

前記イネーブル端子にカソードが接続されるダイオードをさらに備える、請求項１に記載の信号出力回路。

【請求項4】

第１端及び第２端を有するクランプ素子をさらに備え、
前記クランプ素子は、前記イネーブル端子と前記第１入力端子との間に設けられ、
前記第１端は前記イネーブル端子側に配置され、前記第２端は前記第１入力端子側に配置され、
前記クランプ素子は、前記第２端の電圧をクランプするように構成されている、請求項１に記載の信号出力回路。

【請求項5】

前記インバータを備え、
前記クランプ素子はトランジスタであり、
前記トランジスタの制御端に供給される電圧と前記インバータの電源電圧とは同一である、請求項４に記載の信号出力回路。

【請求項6】

請求項１～５のいずれか一項に記載の信号出力回路と、
前記イネーブル端子と、
を備える、半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、信号出力回路及び当該信号出力回路を備える半導体集積回路装置に関する。

【背景技術】

【0002】

従来、イネーブル端子が受け取ったイネーブル信号と、基準電圧との比較結果を示す信号を出力する信号出力回路が存在する（例えば特許文献１参照）。例えば、上記信号出力回路は半導体集積回路装置に搭載され、上記信号出力回路から出力される信号は上記半導体集積回路装置のモードを切り替えるために用いられる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１７１９１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

イネーブル信号が供給されたときにイネーブル状態になるタイプの半導体集積回路装置以外に、イネーブル信号が供給されてなくてもイネーブル状態になるタイプの半導体集積回路装置も需要がある。設計の効率化等の観点から、前者の構成から後者の構成への変更点は少ないことが望ましい。

【0005】

特許文献１に開示されている信号出力回路が搭載された半導体集積回路装置の場合、信号出力回路に設けられるコンパレータの入力の極性を入れ替えるだけで、前者の構成から後者の構成への変更が可能である。

【0006】

しかしながら、信号出力回路に設けられるコンパレータが３つの入力端子を有する場合には、単純にコンパレータの入力の極性を入れ替えるだけでは、前者の構成から後者の構成への変更ができなかった。

【0007】

また、信号出力回路に設けられるコンパレータから出力される信号の論理を固定することで、イネーブル信号が供給されてなくてもイネーブル状態を示す信号を出力することが可能となるが、イネーブル状態でないことを示す信号を出力することができなくなる。この場合、ＥＤＳ（Electric Die Sort）時にディセーブル状態（スタンバイ状態）で半導体集積回路装置に流れる電流を計測することができなくなり、テスタビリティが大きく損なわれてしまう。

【課題を解決するための手段】

【0008】

本開示に係る信号出力回路は、第１入力端子、第２入力端子、及び第３入力端子を有するコンパレータと、イネーブル信号を受け取るように構成されたイネーブル端子と前記第１入力端子との間に設けられるインバータ、又は、前記第１入力端子に接続されるプルアップ抵抗のいずれか一方と、を備える。前記第１入力端子は、前記イネーブル信号に基づく信号が供給されるように構成される。前記第２入力端子は、基準電圧が供給されるように構成される。前記第３入力端子は、異常検出信号が供給されるように構成される。前記第１入力端子と前記第２入力端子とは極性が異なる。

【0009】

本開示に係る半導体集積回路装置は、上記構成の信号出力回路と、前記イネーブル端子と、を備える。

【発明の効果】

【0010】

本開示によれば、イネーブル信号が供給されたときにイネーブル状態を示す信号を出力する構成からの変更が少なく、イネーブル信号が供給されてなくてもイネーブル状態を示す信号を出力することができ、尚且つイネーブル状態でないことを示す信号も出力することができる信号出力回路を実現することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、イネーブル信号が供給されたときにイネーブル状態を示す信号を出力する信号出力回路の構成を示す図である。

【図2】図２は、比較例に係る信号出力回路の構成を示す図である。

【図3】図３は、第１実施形態に係る信号出力回路の構成を示す図である。

【図4】図４は、第２実施形態に係る信号出力回路の構成を示す図である。

【図5】図５は、半導体集積回路装置の概略構成を示す図である。

【発明を実施するための形態】

【0012】

本明細書において、ＭＯＳ電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0013】

本明細書において参照電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

【0014】

本明細書において基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

【0015】

本明細書において定電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

【0016】

＜イネーブル信号が供給されたときにイネーブル状態を示す信号を出力する信号出力回路＞
図１は、イネーブル信号が供給されたときにイネーブル状態を示す信号を出力する信号出力回路の構成を示す図である。

【0017】

図１に示す信号出力回路１は、抵抗Ｒ１及びＲ２と、Ｎチャネル型且つデプレッション型のＭＯＳ電界効果トランジスタＱ１と、ダイオードＤ１と、電圧源ＶＳ１及びＶＳ２と、スイッチＳＷ１と、低電圧検出回路Ｕ１と、コンパレータＣＭＰ１と、を備える。

【0018】

抵抗Ｒ１の第１端及びダイオードＤ１のカソードは、イネーブル端子Ｔ１に接続される。抵抗Ｒ１の第２端は、電界効果トランジスタＱ１のドレインに接続される。電界効果トランジスタＱ１のゲートには、参照電圧ＶＲＥＦが供給される。

【0019】

電界効果トランジスタＱ１のソースは、抵抗Ｒ２の第１端及びコンパレータＣＭＰ１の第１入力端子に接続される。抵抗Ｒ２の第２端及びダイオードＤ１のアノードは、グラウンド電位に固定される。

【0020】

ダイオードＤ１は、イネーブル端子Ｔ１に印加され得るＥＤＳを吸収するための保護ダイオードである。

【0021】

電界効果トランジスタＱ１は、電界効果トランジスタＱ１のソース電圧を参照電圧ＶＲＥＦから閾値電圧を引いた値にクランプするクランプ素子である。したがって、電界効果トランジスタＱ１は、イネーブル端子Ｔ１に高電圧が印加され、電界効果トランジスタＱ１のドレイン電圧が大きくなっても、電界効果トランジスタＱ１のソース電圧が大きくなることを防止することができる。

【0022】

電圧源ＶＳ１及びＶＳ２の各正極はスイッチＳＷ１を介してコンパレータＣＭＰ１の第２入力端子に接続される。電圧源ＶＳ１及びＶＳ２の各負極は、グラウンド電位に固定される。スイッチＳＷ１は、電圧源ＶＳ１の正極とＶＳ２の正極とのいずれか一方を択一的に選択してコンパレータＣＭＰ１の第２入力端子との電気的接続を確立する。電圧源ＶＳ１は、例えば０．２４Ｖの直流電圧である第１基準電圧を出力する。電圧源ＶＳ２は、例えば０．２Ｖの直流電圧である第２基準電圧を出力する。

【0023】

低電圧検出回路Ｕ１は、低電圧検出回路Ｕ１を搭載している半導体集積回路装置に供給される電圧ＶＣＣが低電圧になっている場合にＨＩＧＨレベルの信号（異常検出信号の一例）をコンパレータＣＭＰ１の第３入力端子に供給する。また、低電圧検出回路Ｕ１は、低電圧検出回路Ｕ１を搭載している半導体集積回路装置に供給される電圧ＶＣＣが低電圧になっていない場合にＬＯＷレベルの信号をコンパレータＣＭＰ１の第３入力端子に供給する。

【0024】

コンパレータＣＭＰ１は、上述した通り第１入力端子、第２入力端子、及び第３入力端子を有する。第１入力端子は非反転入力端子であり、第２入力端子及び第３入力端子は反転入力端子である。すなわち、第１入力端子と第２入力端子及び第３入力端子とは極性が異なる。

【0025】

コンパレータＣＭＰ１は、第２入力端子に供給される電圧及び第３入力端子に供給される電圧のうちの高い方と、第１入力端子に供給される電圧との比較結果である信号ＥＮを出力する。

【0026】

信号出力回路１は、ＨＩＧＨレベルのイネーブル信号がイネーブル端子Ｔ１に供給されたときに、イネーブル状態を示す信号であるＨＩＧＨレベルの信号ＥＮを出力する。ただし、低電圧検出回路Ｕ１によって電圧ＶＣＣが低電圧になっていることが検出されているときには、信号出力回路１は、ＬＯＷレベルの信号ＥＮを出力する。

【0027】

＜比較例に係る信号出力回路＞
図２は、比較例に係る信号出力回路の構成を示す図である。図２に示す信号出力回路２は、イネーブル信号が供給されてなくてもイネーブル状態を示す信号を出力することができる信号出力回路である。

【0028】

信号出力回路２は、信号出力回路１においてコンパレータＣＭＰ１をコンパレータＣＭＰ２に置換し、プルダウン抵抗である抵抗Ｒ３を追加した構成である。

【0029】

コンパレータＣＭＰ２の第１入力端子は反転入力端子であり、コンパレータＣＭＰ２の第２入力端子及び第３入力端子は非反転入力端子である。コンパレータＣＭＰ１は、１つの非反転入力端子及び２つの反転入力端子を有する構成である。対して、コンパレータＣＭＰ２は、１つの反転入力端子及び２つの非反転入力端子を有する構成である。したがって、コンパレータＣＭＰ１からコンパレータＣＭＰ２への変更は、変更の規模が大きくなってしまう。

【0030】

抵抗Ｒ３の第１端は、イネーブル端子Ｔ１に接続される。抵抗Ｒ３の第２端は、グラウンド電位に固定される。

【0031】

イネーブル端子Ｔ１がＨＩＧＨレベルのイネーブル信号を受け取っていないときに、プルダウン抵抗である抵抗Ｒ３によってイネーブル端子Ｔ１はグラウンド電位に固定される。

【0032】

信号出力回路２は、ＨＩＧＨレベルのイネーブル信号がイネーブル端子Ｔ１に供給されていないときに、イネーブル状態を示す信号であるＨＩＧＨレベルの信号ＥＮを出力する。そして、低電圧検出回路Ｕ１によって電圧ＶＣＣが低電圧になっていることが検出されているときにも、信号出力回路２は、ＨＩＧＨレベルの信号ＥＮを出力する。

【0033】

また、信号出力回路２は、ＨＩＧＨレベルの電圧がイネーブル端子Ｔ１に印加されると、ＬＯＷレベルの信号ＥＮを出力することができる。したがって、信号出力回路２を備える半導体集積回路装置では、ＥＤＳ時にディセーブル状態（スタンバイ状態）で半導体集積回路装置に流れる電流を計測することができ、テスタビリティを高めることができる。

【0034】

＜第１実施形態に係る信号出力回路＞
図３は、第１実施形態に係る信号出力回路の構成を示す図である。図３に示す信号出力回路３は、イネーブル信号が供給されてなくてもイネーブル状態を示す信号を出力することができる信号出力回路である。

【0035】

信号出力回路３は、信号出力回路１において抵抗Ｒ２をプルアップ抵抗に変更した構成である。具体的には、信号出力回路３は、抵抗Ｒ２の第２端がグラウンド電位に固定されるのではなく、抵抗Ｒ２の第２端に定電圧ＶＲＥＧが印加される構成である。なお、信号出力回路３の抵抗Ｒ１及びＲ２の各抵抗値は、信号出力回路１の抵抗Ｒ１及びＲ２の各抵抗値から変更されてもよい。信号出力回路３は、信号出力回路１からの変更が少ない。

【0036】

信号出力回路３は、ＨＩＧＨレベルのイネーブル信号がイネーブル端子Ｔ１に供給されていないときに、プルアップ抵抗である抵抗Ｒ２によってコンパレータＣＭＰ１の第１入力端子にＨＩＧＨレベルの電圧が供給されるので、イネーブル状態を示す信号であるＨＩＧＨレベルの信号ＥＮを出力する。

【0037】

定電圧ＶＲＥＧは、低電圧検出回路Ｕ１によって電圧ＶＣＣが低電圧になっていることが検出されてときに低電圧検出回路Ｕ１から出力される信号（ＨＩＧＨレベルの信号）より高く設定される。したがって、低電圧検出回路Ｕ１によって電圧ＶＣＣが低電圧になっていることが検出されているときにも、信号出力回路３は、ＨＩＧＨレベルの信号ＥＮを出力する。

【0038】

また、信号出力回路３は、ＬＯＷレベル（例えばグラウンド電位）の電圧がイネーブル端子Ｔ１に印加されると、ＬＯＷレベルの信号ＥＮを出力することができる。したがって、信号出力回路３を備える半導体集積回路装置では、ＥＤＳ時にディセーブル状態（スタンバイ状態）で半導体集積回路装置に流れる電流を計測することができ、テスタビリティを高めることができる。

【0039】

＜第２実施形態に係る信号出力回路＞
図４は、第２実施形態に係る信号出力回路の構成を示す図である。図４に示す信号出力回路４は、イネーブル信号が供給されてなくてもイネーブル状態を示す信号を出力することができる信号出力回路である。

【0040】

信号出力回路４は、信号出力回路１においてプルダウン抵抗である抵抗Ｒ３と、抵抗Ｒ４と、抵抗Ｒ５と、Ｎチャネル型且つエンハンスメント型のＭＯＳ電界効果トランジスタＱ２と、を追加し、電圧源ＶＳ１を抵抗Ｒ６に置換した構成である。抵抗Ｒ５及びＭＯＳ電界効果トランジスタＱ２は、インバータを構成する。信号出力回路４は、信号出力回路１からの変更が少ない。

【0041】

抵抗Ｒ３の第１端は、イネーブル端子Ｔ１に接続される。抵抗Ｒ３の第２端は、グラウンド電位に固定される。

【0042】

イネーブル端子Ｔ１がＨＩＧＨレベルのイネーブル信号を受け取っていないときに、プルダウン抵抗である抵抗Ｒ３によってイネーブル端子Ｔ１はグラウンド電位に固定される。

【0043】

抵抗Ｒ４及びＲ５の各第１端に定電圧ＶＲＥＧが印加される。抵抗Ｒ４の第２端は、ＭＯＳ電界効果トランジスタＱ１のゲートに接続される。つまり、ＭＯＳ電界効果トランジスタＱ１のゲートに供給される電圧とインバータの電源電圧とは同一である。これにより、ＨＩＧＨレベルの電圧がイネーブル端子Ｔ１に印加されると、低温環境下においてもＭＯＳ電界効果トランジスタＱ２を確実にオンにすることができる。

【0044】

ＭＯＳ電界効果トランジスタＱ１のソース及び抵抗Ｒ２の第１端は、ＭＯＳ電界効果トランジスタＱ２のゲートに接続される。抵抗Ｒ５の第２端は、ＭＯＳ電界効果トランジスタＱ２のドレイン及びコンパレータＣＭＰ１の第１入力端子に接続される。ＭＯＳ電界効果トランジスタＱ２のソースは、グラウンド電位に固定される。

【0045】

抵抗Ｒ６の第１端には参照電圧ＶＲＥＦが印加される。参照電圧ＶＲＥＦは例えば１．２４Ｖの直流電圧である。参照電圧ＶＲＥＦは、定電圧ＶＲＥＧよりも低く設定される。抵抗Ｒ６の第２端は、スイッチＳＷ１を介して、コンパレータＣＭＰ１の第２入力端子に接続される。これにより、コンパレータＣＭＰ１から出力される信号ＥＮのレベルが切り替わるときのヒステリシスを十分に確保することができる。

【0046】

信号出力回路４は、ＨＩＧＨレベルのイネーブル信号がイネーブル端子Ｔ１に供給されていないときに、インバータによってコンパレータＣＭＰ１の第１入力端子にＨＩＧＨレベルの電圧が供給されるので、イネーブル状態を示す信号であるＨＩＧＨレベルの信号ＥＮを出力する。

【0047】

定電圧ＶＲＥＧは、低電圧検出回路Ｕ１によって電圧ＶＣＣが低電圧になっていることが検出されてときに低電圧検出回路Ｕ１から出力される信号（ＨＩＧＨレベルの信号）より高く設定される。したがって、低電圧検出回路Ｕ１によって電圧ＶＣＣが低電圧になっていることが検出されているときにも、信号出力回路４は、ＨＩＧＨレベルの信号ＥＮを出力する。

【0048】

また、信号出力回路４は、ＨＩＧＨレベルの電圧がイネーブル端子Ｔ１に印加されると、ＬＯＷレベルの信号ＥＮを出力することができる。したがって、信号出力回路４を備える半導体集積回路装置では、ＥＤＳ時にディセーブル状態（スタンバイ状態）で半導体集積回路装置に流れる電流を計測することができ、テスタビリティを高めることができる。

【0049】

信号出力回路４は、イネーブル端子Ｔ１から見た回路インピーダンスが抵抗Ｒ３を除くと信号出力回路１と同じであるため、ＥＳＤ（Electro Static Discharge）保護、ＥＭＣ（Electromagnetic Compatibility）等で信号出力回路１との違いが生じ難いという利点を有する。

【0050】

＜半導体集積回路装置＞
図５は、半導体集積回路装置の概略構成を示す図である。図５に示す半導体集積回路装置５は、イネーブル端子Ｔ１と、信号出力回路４と、内部回路６と、を備える。なお、半導体集積回路装置５は、イネーブル端子Ｔ１以外にも、外部との電気的接続を確立するための端子（不図示）を備える。また、図５に示す半導体集積回路装置５において、信号出力回路４の代わりに信号出力回路３が設けられてもよい。

【0051】

内部回路６は、信号出力回路４から出力される信号ＥＮがＨＩＧＨレベルであるときにイネーブル状態となり、信号出力回路４から出力される信号ＥＮがＬＯＷレベルであるときにディセーブル状態（スタンバイ状態）となる。

【0052】

半導体集積回路装置５の機能は限定されないが、例えば半導体集積回路装置５はＬＤＯ（Low Drop Out）等のリニア電源装置の一部又は全部を構成する半導体集積回路装置であってもよい。

【0053】

＜その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

【0054】

例えばコンパレータＣＭＰ１の耐圧が高い場合には、信号出力回路３及び４は、ＭＯＳ電界効果トランジスタＱ１が設けられない構成に変更されてもよい。

【0055】

例えば低電圧検出回路Ｕ１の代わりに、低電圧以外の異常を検出して異常検出信号を出力する回路が用いられてもよい。

【0056】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0057】

本開示の信号出力回路（３、４）は、第１入力端子、第２入力端子、及び第３入力端子を有するコンパレータ（ＣＭＰ１）と、イネーブル信号を受け取るように構成されたイネーブル端子（Ｔ１）と前記第１入力端子との間に設けられるインバータ（Ｑ２、Ｒ５）、又は、前記第１入力端子に接続されるプルアップ抵抗（Ｒ２）のいずれか一方と、を備え、前記第１入力端子は、前記イネーブル信号に基づく信号が供給されるように構成され、前記第２入力端子は、基準電圧が供給されるように構成され、前記第３入力端子は、異常検出信号が供給されるように構成され、前記第１入力端子と前記第２入力端子とは極性が異なる構成（第１の構成）である。

【0058】

上記第１の構成の信号出力回路において、前記インバータを備え、前記イネーブル端子に接続されるプルダウン抵抗（Ｒ３）をさらに備える構成（第２の構成）であってもよい。

【0059】

上記第１又は第２の構成の信号出力回路において、前記イネーブル端子にカソードが接続されるダイオード（Ｄ１）をさらに備える構成（第３の構成）であってもよい。

【0060】

上記第１～第３いずれかの構成の信号出力回路において、第１端及び第２端を有するクランプ素子（Ｑ１）をさらに備え、前記クランプ素子は、前記イネーブル端子と前記第１入力端子との間に設けられ、前記第１端は前記イネーブル端子側に配置され、前記第２端は前記第１入力端子側に配置され、前記クランプ素子は、前記第２端の電圧をクランプするように構成されている構成（第４の構成）であってもよい。

【0061】

上記第４の構成の信号出力回路において、前記インバータを備え、前記クランプ素子はトランジスタであり、前記トランジスタの制御端に供給される電圧と前記インバータの電源電圧とは同一である構成（第５の構成）であってもよい。

【0062】

本開示の半導体集積回路装置（５）は、上記第１～第５いずれかの構成の信号出力回路と、前記イネーブル端子と、を備える構成（第６の構成）である。

【符号の説明】

【0063】

１～４ 信号出力回路
５ 半導体集積回路装置
６ 内部回路
ＣＭＰ１、ＣＭＰ２ コンパレータ
Ｄ１ ダイオード
Ｑ１、Ｑ２ ＭＯＳ電界効果トランジスタ
Ｒ１～Ｒ６ 抵抗
ＳＷ１ スイッチ
Ｔ１ イネーブル端子
ＶＳ１、ＶＳ２ 電圧源
Ｕ１ 低電圧検出回路

【図1】

【図2】

【図3】

【図4】

【図5】