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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024073944
(43)【公開日】2024-05-30
(54)【発明の名称】半導体装置および撮像装置
(51)【国際特許分類】
H03F 3/34 20060101AFI20240523BHJP
H03F 3/45 20060101ALI20240523BHJP
H03M 1/10 20060101ALI20240523BHJP
H03M 1/08 20060101ALI20240523BHJP
H03M 1/12 20060101ALI20240523BHJP
H03G 3/12 20060101ALI20240523BHJP
G03B 5/00 20210101ALI20240523BHJP
H04N 23/68 20230101ALI20240523BHJP
【ＦＩ】
H03F3/34 210
H03F3/45
H03M1/10 A
H03M1/08 A
H03M1/12 A
H03G3/12 B
G03B5/00 J
H04N23/68
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022184942
(22)【出願日】2022-11-18
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】齋藤 航
(72)【発明者】
【氏名】森下 玄
【テーマコード（参考）】
2K005
5C122
5J022
5J100
5J500
【Ｆターム（参考）】
2K005CA23
2K005CA24
2K005CA40
2K005CA60
5C122EA41
5C122HA34
5C122HA75
5C122HA82
5J022AA01
5J022AB01
5J022BA02
5J022BA03
5J022CC01
5J022CG04
5J100AA15
5J100BA05
5J100BB08
5J100BC07
5J100CA06
5J100CA28
5J100EA02
5J100FA00
5J500AA01
5J500AA12
5J500AA51
5J500AC13
5J500AC46
5J500AC92
5J500AF09
5J500AF14
5J500AH25
5J500AH26
5J500AH39
5J500AK34
5J500AM13
5J500AS08
5J500AS15
5J500AT01
5J500AT06
5J500DP02
(57)【要約】
【課題】オフセット電圧に応じたキャリブレーションを実行可能であるとともにＡＤＣのノイズの影響を抑制可能な可変ゲイン増幅器を備えた半導体装置を提供する。
【解決手段】半導体装置に備えられた可変ゲイン増幅器１４は、オフセット電圧を有する差動入力電圧ＶＩＮＰ，ＶＩＮＮを増幅するための全差動増幅器４０を備える。全差動増幅器４０の非反転入力ノードおよび反転入力ノードの各々には、抵抗素子４７，４８を介して補正電圧ＶＤＡＣ１，ＶＤＡＣ２が入力される。
【選択図】図３
【解決手段】半導体装置に備えられた可変ゲイン増幅器１４は、オフセット電圧を有する差動入力電圧ＶＩＮＰ，ＶＩＮＮを増幅するための全差動増幅器４０を備える。全差動増幅器４０の非反転入力ノードおよび反転入力ノードの各々には、抵抗素子４７，４８を介して補正電圧ＶＤＡＣ１，ＶＤＡＣ２が入力される。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１の可変ゲイン増幅器を備え、前記第１の可変ゲイン増幅器は、
オフセット電圧を有する差動入力電圧が入力される正側入力ノードおよび負側入力ノードと、
全差動増幅器と、
第１の補正電圧が入力される第１のノードと、
第２の補正電圧が入力される第２のノードと、
前記正側入力ノードと前記全差動増幅器の非反転入力ノードとの間に接続された第１の抵抗素子と、
前記負側入力ノードと前記全差動増幅器の反転入力ノードとの間に接続された第２の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと反転出力ノードとの間に接続された第３の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと非反転出力ノードとの間に接続された第４の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと前記第１のノードとの間に接続された第５の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと前記第２のノードとの間に接続された第６の抵抗素子とを備える、半導体装置。
オフセット電圧を有する差動入力電圧が入力される正側入力ノードおよび負側入力ノードと、
全差動増幅器と、
第１の補正電圧が入力される第１のノードと、
第２の補正電圧が入力される第２のノードと、
前記正側入力ノードと前記全差動増幅器の非反転入力ノードとの間に接続された第１の抵抗素子と、
前記負側入力ノードと前記全差動増幅器の反転入力ノードとの間に接続された第２の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと反転出力ノードとの間に接続された第３の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと非反転出力ノードとの間に接続された第４の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと前記第１のノードとの間に接続された第５の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと前記第２のノードとの間に接続された第６の抵抗素子とを備える、半導体装置。
【請求項2】
前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子、および前記第４の抵抗素子の各抵抗値は、前記第１の可変ゲイン増幅器のゲインに応じて設定され、
前記第１の補正電圧および前記第２の補正電圧の各電圧値ならびに前記第５の抵抗素子および前記第６の抵抗素子の各抵抗値は、前記非反転出力ノードおよび前記反転出力ノードから出力される差動出力電圧にオフセット電圧が含まれないように、前記差動入力電圧に含まれるオフセット電圧に応じて設定される、請求項１に記載の半導体装置。
前記第１の補正電圧および前記第２の補正電圧の各電圧値ならびに前記第５の抵抗素子および前記第６の抵抗素子の各抵抗値は、前記非反転出力ノードおよび前記反転出力ノードから出力される差動出力電圧にオフセット電圧が含まれないように、前記差動入力電圧に含まれるオフセット電圧に応じて設定される、請求項１に記載の半導体装置。
【請求項3】
前記第１の抵抗素子および前記第２の抵抗素子の各抵抗値は、第１の抵抗値に設定され、
前記第３の抵抗素子および前記第４の抵抗素子の各抵抗値は、第２の抵抗値に設定され、
前記第５の抵抗素子および前記第６の抵抗素子の各抵抗値は、第３の抵抗値に設定され、
前記第１の抵抗値と前記第２の抵抗値との比は、前記第１の可変ゲイン増幅器のゲインに応じて設定され、
前記第１の補正電圧および前記第２の補正電圧の各電圧値ならびに前記第３の抵抗値は、前記非反転出力ノードおよび前記反転出力ノードから出力される差動出力電圧にオフセット電圧が含まれないように、前記差動入力電圧に含まれるオフセット電圧に応じて設定される、請求項１に記載の半導体装置。
前記第３の抵抗素子および前記第４の抵抗素子の各抵抗値は、第２の抵抗値に設定され、
前記第５の抵抗素子および前記第６の抵抗素子の各抵抗値は、第３の抵抗値に設定され、
前記第１の抵抗値と前記第２の抵抗値との比は、前記第１の可変ゲイン増幅器のゲインに応じて設定され、
前記第１の補正電圧および前記第２の補正電圧の各電圧値ならびに前記第３の抵抗値は、前記非反転出力ノードおよび前記反転出力ノードから出力される差動出力電圧にオフセット電圧が含まれないように、前記差動入力電圧に含まれるオフセット電圧に応じて設定される、請求項１に記載の半導体装置。
【請求項4】
前記第１の可変ゲイン増幅器は、
前記第１のノードに接続され、前記第１の補正電圧を生成する第１のデジタルアナログ変換器と、
前記第２のノードに接続され、前記第２の補正電圧を生成する第２のデジタルアナログ変換器とをさらに備える、請求項１に記載の半導体装置。
前記第１のノードに接続され、前記第１の補正電圧を生成する第１のデジタルアナログ変換器と、
前記第２のノードに接続され、前記第２の補正電圧を生成する第２のデジタルアナログ変換器とをさらに備える、請求項１に記載の半導体装置。
【請求項5】
前記第１のデジタルアナログ変換器および前記第２のデジタルアナログ変換器は、前記第１の補正電圧および前記第２の補正電圧の値を調整するときに、同じタイミングで動作するように制御される、請求項４に記載の半導体装置。
【請求項6】
前記第１の可変ゲイン増幅器は、前記第１の補正電圧および前記第２の補正電圧の一方を生成するデジタルアナログ変換器をさらに備え、
前記第１の補正電圧および前記第２の補正電圧の他方は、外部電源に基づく一定の基準電圧である、請求項１に記載の半導体装置。
前記第１の補正電圧および前記第２の補正電圧の他方は、外部電源に基づく一定の基準電圧である、請求項１に記載の半導体装置。
【請求項7】
前記半導体装置には動作電圧として第１の電源電圧が与えられ、
前記基準電圧は、前記第１の電源電圧の半分である、請求項６に記載の半導体装置。
前記基準電圧は、前記第１の電源電圧の半分である、請求項６に記載の半導体装置。
【請求項8】
前記非反転出力ノードおよび前記反転出力ノードから出力される差動出力電圧をデジタル値に変換するアナログデジタル変換器をさらに備える、請求項１に記載の半導体装置。
【請求項9】
前記差動入力電圧は、ホールセンサから入力される、請求項１に記載の半導体装置。
【請求項10】
前記半導体装置は、各々が、前記第１の可変ゲイン増幅器の場合と同一の構成要素を有する第２から第ｎの可変ゲイン増幅器をさらに備え、前記ｎは２以上の整数であり、
前記第１から第ｎの可変ゲイン増幅器の各々は、さらに、
前記第１の補正電圧および前記第２の補正電圧の一方を生成するデジタルアナログ変換器と、
前記第１の補正電圧および前記第２の補正電圧の他方として、外部電源に基づく一定の基準電圧または他の可変ゲイン増幅器の前記デジタルアナログ変換器の出力電圧を選択的に供給するための切り替えスイッチとを備える、請求項１に記載の半導体装置。
前記第１から第ｎの可変ゲイン増幅器の各々は、さらに、
前記第１の補正電圧および前記第２の補正電圧の一方を生成するデジタルアナログ変換器と、
前記第１の補正電圧および前記第２の補正電圧の他方として、外部電源に基づく一定の基準電圧または他の可変ゲイン増幅器の前記デジタルアナログ変換器の出力電圧を選択的に供給するための切り替えスイッチとを備える、請求項１に記載の半導体装置。
【請求項11】
レンズ群と、
前記レンズ群を通過した光を受光するイメージセンサと、
前記レンズ群の一部である補正レンズまたは前記イメージセンサのいずれかである補正対象をシフトさせるアクチュエータと、
前記補正対象の位置を検出するホールセンサと、
前記ホールセンサから出力された差動電圧を増幅する可変ゲイン増幅器と、
前記増幅された差動電圧をデジタル値に変換するアナログデジタル変換器と、
検出された手ぶれ量に基づく目標位置と前記補正対象の位置との偏差に応じて前記アクチュエータを駆動するドライバとを備え、
前記可変ゲイン増幅器は、
前記差動電圧が入力される正側入力ノードおよび負側入力ノードと、
全差動増幅器と、
第１の補正電圧が入力される第１のノードと、
第２の補正電圧が入力される第２のノードと、
前記正側入力ノードと前記全差動増幅器の非反転入力ノードとの間に接続された第１の抵抗素子と、
前記負側入力ノードと前記全差動増幅器の反転入力ノードとの間に接続された第２の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと反転出力ノードとの間に接続された第３の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと非反転出力ノードとの間に接続された第４の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと前記第１のノードとの間に接続された第５の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと前記第２のノードとの間に接続された第６の抵抗素子とを含む、撮像装置。
前記レンズ群を通過した光を受光するイメージセンサと、
前記レンズ群の一部である補正レンズまたは前記イメージセンサのいずれかである補正対象をシフトさせるアクチュエータと、
前記補正対象の位置を検出するホールセンサと、
前記ホールセンサから出力された差動電圧を増幅する可変ゲイン増幅器と、
前記増幅された差動電圧をデジタル値に変換するアナログデジタル変換器と、
検出された手ぶれ量に基づく目標位置と前記補正対象の位置との偏差に応じて前記アクチュエータを駆動するドライバとを備え、
前記可変ゲイン増幅器は、
前記差動電圧が入力される正側入力ノードおよび負側入力ノードと、
全差動増幅器と、
第１の補正電圧が入力される第１のノードと、
第２の補正電圧が入力される第２のノードと、
前記正側入力ノードと前記全差動増幅器の非反転入力ノードとの間に接続された第１の抵抗素子と、
前記負側入力ノードと前記全差動増幅器の反転入力ノードとの間に接続された第２の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと反転出力ノードとの間に接続された第３の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと非反転出力ノードとの間に接続された第４の抵抗素子と、
前記全差動増幅器の前記非反転入力ノードと前記第１のノードとの間に接続された第５の抵抗素子と、
前記全差動増幅器の前記反転入力ノードと前記第２のノードとの間に接続された第６の抵抗素子とを含む、撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および撮像装置に関し、たとえば、可変ゲイン増幅器を備えたアナログフロントエンドに好適に用いられる。
【背景技術】
【0002】
撮像装置などで用いられる手ぶれ補正機構には、検出された手ぶれ量に応じて補正レンズまたはイメージセンサをシフトさせる方式がある。この方式の手ぶれ補正機構は、補正レンズまたはイメージセンサの位置を検出するホールセンサと、ホールセンサの出力を増幅する可変ゲイン増幅器とを備える。さらに、可変ゲイン増幅器の後段にアナログデジタル変換器（ＡＤＣ：Analog-to-Digital Convertor）が備えられる。
【0003】
上記の手ぶれ補正機構の問題点の１つとして、ホールセンサの組み立て誤差およびホール素子自体の特性ばらつきなどの誤差要因が挙げられる。精度の良い手ぶれ補正を実現するためにはこれらの誤差要因を解消するためのキャリブレーション回路が必須となる。
【0004】
たとえば、特開２００７－１２９７００号公報（特許文献１）の図２２に開示された手ぶれ補正制御回路では、可変ゲイン増幅器を構成するＯＰアンプの非反転入力端子に、キャリブレーション用の補正電圧が入力される。補正電圧は、デジタルアナログ変換器（ＤＡＣ：Digital-to-Analog Convertor）によって生成される。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００７－１２９７００号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
高精度の手ぶれ補正を実現するには、さらに、可変ゲイン増幅器の後段のＡＤＣのノイズの影響を考慮する必要がある。ＡＤＣのノイズが電源配線を介して伝搬すると、可変ゲイン増幅器の電源揺らぎの原因となるからである。上記の特開２００７－１２９７００号公報（特許文献１）では、このようなＡＤＣのノイズの影響について考慮されていない。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。なお、本開示の技術は、ホールセンサの場合に限らず一般のアナログフロントエンドに適用できる。
【課題を解決するための手段】
【0007】
一実施形態の半導体装置に備えられた可変ゲイン増幅器は、オフセット電圧を有する差動入力電圧を増幅するための全差動増幅器を備える。全差動増幅器の非反転入力ノードおよび反転入力ノードの各々には、抵抗素子を介して補正電圧が入力される。
【発明の効果】
【0008】
上記の実施形態によれば、オフセット電圧に応じたキャリブレーションを実行可能であるとともにＡＤＣのノイズの影響を抑制可能な可変ゲイン増幅器を備えた半導体装置を提供できる。
【図面の簡単な説明】
【0009】
【図1】撮像装置の構成のうち手ぶれ補正に関する部分を示すブロック図である。
【図3】第１の実施の形態の可変ゲイン増幅器の構成を示す回路図である。
【図5】比較例の可変ゲイン増幅器の構成を示す回路図である。
【図7】第２の実施形態の可変ゲイン増幅器の構成を示す回路図である。
【図8】第３の実施形態の可変ゲイン増幅器の構成を示す回路図である。
【発明を実施するための形態】
【0010】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【0011】
＜第１の実施形態＞
［手ぶれ補正機構の概要］
図１は、撮像装置の構成のうち手ぶれ補正に関する部分を示すブロック図である。撮像装置（IMAGING APPARATUS）１は、手ぶれを検出するためのセンサとしてジャイロセンサ（GYRO SENSOR）５Ｘ，５Ｙを備える。また、撮像装置１は、手ぶれを補正するための手段として手ぶれ補正レンズ（SHAKE CORRECTION LENS）３を備える。手ぶれ補正レンズ３は、撮像用の撮像レンズ群（LENS GROUP）２とイメージセンサ（IMAGE SENSOR）４との間に配置される。なお、本開示では、撮像レンズ群２と手ぶれ補正レンズ３とを併せてレンズ群と称する。
［手ぶれ補正機構の概要］
図１は、撮像装置の構成のうち手ぶれ補正に関する部分を示すブロック図である。撮像装置（IMAGING APPARATUS）１は、手ぶれを検出するためのセンサとしてジャイロセンサ（GYRO SENSOR）５Ｘ，５Ｙを備える。また、撮像装置１は、手ぶれを補正するための手段として手ぶれ補正レンズ（SHAKE CORRECTION LENS）３を備える。手ぶれ補正レンズ３は、撮像用の撮像レンズ群（LENS GROUP）２とイメージセンサ（IMAGE SENSOR）４との間に配置される。なお、本開示では、撮像レンズ群２と手ぶれ補正レンズ３とを併せてレンズ群と称する。
【0012】
さらに、撮像装置１は、上記の手ぶれ補正レンズ３を駆動するアクチュエータ（ACTUATOR）７と、手ぶれ補正レンズ３の位置を検出するホールセンサ（HALL SENSOR）６Ｘ，６Ｙとを備える。図１の例では、ピッチ方向とヨー方向の２軸のレンズ移動量を検出するために２個のホールセンサ６Ｘ，６Ｙが設けられている。これらに対応して、ピッチ方向とヨー方向の２軸の手ぶれ量を検出するために２個のジャイロセンサ５Ｘ，５Ｙが設けられる。
【0013】
さらに、撮像装置１は、上記の手ぶれ補正機構を制御する半導体装置（SEMICONDUCTOR DEVICE）１０を備える。半導体装置１０は、ＣＰＵ１１およびメモリ（MEMORY）１２を含むマイクロコンピュータをベースに構成される。また、半導体装置１０は、Ｉ２ＣバスまたはＩ３Ｃバスを介して、撮像装置１を含む携帯端末全体を制御するアプリケーションプロセッサ（Application Processor）２０と接続される。これにより、半導体装置１０は、アプリケーションプロセッサ２０と連係して動作する。
【0014】
以下、半導体装置１０の内部構成について説明する。図１に示すように、半導体装置１０は、ＳＰＩ（Serial Peripheral Interface）１３と、アナログフロントエンド２１とを備える。
【0015】
ＳＰＩ１３は、ジャイロセンサ５Ｘ，５Ｙによって検出された手ぶれデータ（HAND SHAKE DATA）を取り込む際のインターフェイスである。ＣＰＵ１１は、ＳＰＩ１３を介して取り込まれた手ぶれデータに基づいて手ぶれ補正レンズ３の目標位置の計算（TARGET POSITION CALCULATION）を行う。
【0016】
アナログフロントエンド２１は、手ぶれ補正レンズ３のレンズ位置（LENS POSITION）を表すアナログ信号を、ホールセンサ６Ｘ，６Ｙから取り込む回路である。アナログフロントエンド２１は、可変ゲイン増幅器（ＰＧＡ：Programmable Gain Amplifier）１４Ｘ，１４Ｙと、ＡＤＣ１５とを含む。可変ゲイン増幅器１４Ｘはホールセンサ６Ｘのアナログ出力信号を増幅し、可変ゲイン増幅器１４Ｙはホールセンサ６Ｙの出力信号を増幅する。ＡＤＣ１５は、増幅後のホールセンサ６Ｘ，６Ｙの出力信号をＡＤ変換する。
【0017】
半導体装置１０は、さらに、デジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１６と、ＤＡＣ１７と、ドライバ（DRIVER）１８とを備える。
【0018】
ＤＳＰ１６は、アナログフロントエンド２１から出力された手ぶれ補正レンズ３の位置情報とＣＰＵ１１から出力された目標位置との偏差に対してフィードバック制御演算を施す。フィードバック制御として、ＰＩ（比例積分）制御またはＰＩＤ（比例積分微分）制御などを行ってもよい。ＤＡＣ１７は、ＤＳＰ１６の出力信号をアナログ信号に変換する。
【0019】
ドライバ１８は、ＤＡＣ１７の出力信号に基づいてアクチュエータ７を駆動する。これにより、ホールセンサ６Ｘ，６Ｙで検出されたレンズ位置と、手ぶれデータに応じた目標位置との偏差に応じて、手ぶれ補正レンズ３の位置がフィードバック制御される。なお、図１では簡略化しているが、実際にはアクチュエータ７は２軸のアクチュエータであり、ドライバ１８はアクチュエータごとに個別に設けられる。
【0020】
上記では、手ぶれ補正の方式として手ぶれ補正レンズ３の位置をシフトさせる場合について説明した。これに代えて、イメージセンサ４の位置をシフトさせる方式であってもよい。この場合、ホールセンサ６Ｘ，６Ｙは補正対象としてのイメージセンサ４の位置を検出し、アクチュエータ７は、補正対象であるイメージセンサ４の位置をシフトさせる。
【0021】
また、図１の例と異なり、アナログフロントエンド２１の部分のみで半導体装置を構成してもよいし、可変ゲイン増幅器１４のみで半導体装置を構成してもよい。半導体装置の構成は、使用目的および使用態様などに応じて変更される。
【0022】
［アナログフロントエンドの詳細な構成］
図２は、図１のアナログフロントエンド２１のより詳細な構成例を示すブロック図である。図２では、手ぶれ補正レンズ３の位置検出が、ピッチ方向、ヨー方向、Ｚ方向の３軸のホールセンサ６Ｘ，６Ｙ，６Ｚを用いて行われる例が示されている。各ホールセンサ６の出力は差動出力である。
図２は、図１のアナログフロントエンド２１のより詳細な構成例を示すブロック図である。図２では、手ぶれ補正レンズ３の位置検出が、ピッチ方向、ヨー方向、Ｚ方向の３軸のホールセンサ６Ｘ，６Ｙ，６Ｚを用いて行われる例が示されている。各ホールセンサ６の出力は差動出力である。
【0023】
図２を参照して、アナログフロントエンド２１は、３チャンネルの可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚと、マルチプレクサ（ＭＵＸ）３２と、ＡＤＣ１５と、コントローラ（CONTROLLER）３７とを含む。
【0024】
第１チャンネルの可変ゲイン増幅器１４Ｘの正側入力ノード３０Ｘおよび負側入力ノード３１Ｘには、第１軸（ピッチ方向）用のホールセンサ６Ｘから差動入力信号ＶＩＮＰ＿ｃｈ１，ＶＩＮＮ＿ｃｈ１が入力される。同様に、第２チャンネルの可変ゲイン増幅器１４Ｙの入力ノード対３０Ｙ，３１Ｙには、第２軸（ヨー方向）用のホールセンサ６Ｙから差動入力信号ＶＩＮＰ＿ｃｈ２，ＶＩＮＮ＿ｃｈ２が入力される。第３チャンネルの可変ゲイン増幅器１４Ｚの入力ノード対３０Ｚ，３１Ｚには、第３軸（Ｚ方向）用のホールセンサ６Ｚから差動入力信号ＶＩＮＰ＿ｃｈ３，ＶＩＮＮ＿ｃｈ３が入力される。
【0025】
マルチプレクサ３２は、第１～第３チャンネルの可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚのそれぞれの差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮから１つの差動出力電圧を選択する。
【0026】
ＡＤＣ１５は、マルチプレクサ３２によって選択された可変ゲイン増幅器１４の差動出力信号をＡＤ変換する。
【0027】
コントローラ３７は、可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚの動作を制御する。具体的には後述するように、各可変ゲイン増幅器１４を構成する可変抵抗器およびＤＡＣの出力を設定する。
【0028】
上記のＡＤＣ１５および可変ゲイン増幅器１４Ｘ～１４Ｚは、第１の電源電圧ＶＣＣが供給されるパッド３３に電源配線３４を介して接続される。さらに、ＡＤＣ１５および可変ゲイン増幅器１４Ｘ～１４Ｚは、第２の電源電圧ＶＳＳが供給されるパッド３５に電源配線３６を介して接続される。これにより、ＡＤＣ１５および可変ゲイン増幅器１４Ｘ～１４Ｚの各々に動作電圧（ＶＣＣ－ＶＳＳ）が供給される。
【0029】
以下の説明では、簡単のために、第１の電源電圧ＶＣＣを正電圧とし、第２の電源電圧ＶＳＳを接地電圧（＝０Ｖ）とする。
【0030】
［可変ゲイン増幅器の設計上の留意点］
以下、アナログフロントエンドで用いられる可変ゲイン増幅器の設計上の留意点について説明する。まず、ホールセンサ６から入力される差動入力電圧ＶＩＮＰ，ＶＩＮＮは、ホールセンサごとに異なるオフセット電圧を含んでいる。この原因は、センサの組み立て誤差およびホール素子自体の特性ばらつきにある。したがって、オフセットキャリブレーション回路が必須となる点に留意すべきである。
以下、アナログフロントエンドで用いられる可変ゲイン増幅器の設計上の留意点について説明する。まず、ホールセンサ６から入力される差動入力電圧ＶＩＮＰ，ＶＩＮＮは、ホールセンサごとに異なるオフセット電圧を含んでいる。この原因は、センサの組み立て誤差およびホール素子自体の特性ばらつきにある。したがって、オフセットキャリブレーション回路が必須となる点に留意すべきである。
【0031】
また、ＡＤＣからのノイズは、電源配線を介して伝搬するために電源電圧の揺らぎの原因となる。ＡＤＣを高分解能化すると、ＡＤＣのノイズの影響がより顕著になる。したがって、高精度のサーボ制御を実現するためには、ＡＤＣからのノイズの影響を最小化する必要がある点に留意すべきである。なお、オフセットキャリブレーションのためにＤＡＣから補正電圧をアンプに供給する場合には、ＤＡＣによるノイズの影響も考慮する必要がある。
【0032】
さらに、チップ面積の縮小のためには、可変ゲイン増幅器の回路面積を抑制する必要がある点に留意すべきである。この理由は、手ぶれ補正を行うために、最低２軸、最大で６軸もしくはそれ以上のシフト量を検出する必要があるので、最低で２チャンネル、最大で６チャンネル以上の可変ゲイン増幅器が必要となるからである。このため、チップ全体に占める可変ゲイン増幅器の面積の割合はかなり大きくなる。以下、上記の点を考慮した可変ゲイン増幅器の構成について説明する。
【0033】
［可変ゲイン増幅器の構成］
図３は、第１の実施形態の可変ゲイン増幅器１４の構成を示す回路図である。図３では、ホールセンサ６の等価回路も併せて示されている。ホールセンサ６において、ホール素子（HALL ELEMENT）６４は、電源ノード６１と接地ノード６２との間に定電流回路６３と直列に接続される。ホール素子６４によって生成された差動入力電圧ＶＩＮＰ，ＶＩＮＮは、正側入力ノード３０および負側入力ノード３１に入力される。
図３は、第１の実施形態の可変ゲイン増幅器１４の構成を示す回路図である。図３では、ホールセンサ６の等価回路も併せて示されている。ホールセンサ６において、ホール素子（HALL ELEMENT）６４は、電源ノード６１と接地ノード６２との間に定電流回路６３と直列に接続される。ホール素子６４によって生成された差動入力電圧ＶＩＮＰ，ＶＩＮＮは、正側入力ノード３０および負側入力ノード３１に入力される。
【0034】
可変ゲイン増幅器１４は、全差動増幅器４０と、抵抗素子４１～４４と、キャリブレーション回路としてのＤＡＣ４９，５０および抵抗素子４７，４８とを含む。図３の場合には、抵抗素子４１，４２，４７，４８は可変抵抗素子である。抵抗素子４１，４２に代えて抵抗素子４３，４４を可変抵抗素子としてもよいし、全ての抵抗素子を可変抵抗素子としてもよい。
【0035】
以下、図３の各構成要素の接続関係について説明する。抵抗素子４１は、正側入力ノード３０と全差動増幅器４０の非反転入力ノードとの間に接続される。抵抗素子４２は、負側入力ノード３１と全差動増幅器４０の反転入力ノードとの間に接続される。抵抗素子４３は、全差動増幅器４０の非反転入力ノードと反転出力ノードとの間に接続される。抵抗素子４４は、全差動増幅器４０の反転入力ノードと非反転出力ノードとの間に接続される。抵抗素子４７は、全差動増幅器４０の非反転入力ノードと、ＤＡＣ４９から補正電圧ＶＤＡＣ１が入力されるキャリブレーションノード４５との間に接続される。抵抗素子４８は、全差動増幅器４０の反転入力ノードと、ＤＡＣ５０から補正電圧ＶＤＡＣ２が入力されるキャリブレーションノード４６との間に接続される。
【0036】
全差動増幅器４０を用いることにより、ＡＤＣ１５が発生するノイズによる電源揺らぎの影響を抑制できる。また、コントローラ３７は、オフセット電圧のキャリブレーション時に、ＤＡＣ４９，５０を同一動作シーケンスで動作させる。これにより、ＤＡＣが発生するノイズの影響も抑制できる。
【0037】
なお、補正電圧ＶＤＡＣ１，ＶＤＡＣ２の各々の調整可能範囲は、電源電圧ＶＳＳ（＝０）からＶＣＣまでである。したがって、差動補正電圧ＶＤＡＣ１－ＶＤＡＣ２の調整可能範囲は、－ＶＣＣからＶＣＣまでになる。ＤＡＣ４９，５０の一方をレプリカＤＡＣとして基準電圧ＶＲＥＦ（＝ＶＣＣ／２）を供給するようにすれば、差動補正電圧ＶＤＡＣ１－ＶＤＡＣ２の調整可能範囲は、－ＶＣＣ／２からＶＣＣ／２までになる。
【0038】
［可変ゲイン増幅器の動作］
次に、図３の可変ゲイン増幅器１４の動作について説明する。抵抗素子４１，４２の抵抗値をＲ１とし、抵抗素子４３，４４の抵抗値をＲ２とし、抵抗素子４７，４８の抵抗値をＲＯＦＦとする。差動入力電圧ＶＩＮＰ，ＶＩＮＮのオフセット電圧をＶＯＦＦＳＥＴとする。この場合、全差動増幅器４０の差動出力電圧ＶＯＵＴＰ－ＶＯＵＴＮは、次式（１Ａ），（１Ｂ）で表される。式（１Ｂ）は、式（１Ａ）の第２項および第３項からＲ２／ＲＯＦＦを括り出したものである。
次に、図３の可変ゲイン増幅器１４の動作について説明する。抵抗素子４１，４２の抵抗値をＲ１とし、抵抗素子４３，４４の抵抗値をＲ２とし、抵抗素子４７，４８の抵抗値をＲＯＦＦとする。差動入力電圧ＶＩＮＰ，ＶＩＮＮのオフセット電圧をＶＯＦＦＳＥＴとする。この場合、全差動増幅器４０の差動出力電圧ＶＯＵＴＰ－ＶＯＵＴＮは、次式（１Ａ），（１Ｂ）で表される。式（１Ｂ）は、式（１Ａ）の第２項および第３項からＲ２／ＲＯＦＦを括り出したものである。
【0039】
【数1】
【0040】
上式（１Ｂ）において、可変ゲイン増幅器１４のゲインは、差分入力電圧（ＶＩＮＰ－ＶＩＮＮ）の係数Ｒ２／Ｒ１である。また、第２項の角括弧の中を０にするように補正電圧ＶＤＡＣ１，ＶＤＡＣ２と抵抗素子４７，４８の抵抗値ＲＯＦＦとを調整することにより、オフセット電圧ＶＯＦＦＳＥＴの補正ができる。このオフセット補正の際には、ＶＤＡＣ１－ＶＤＡＣ２の値が、補正可能範囲（すなわち、－ＶＣＣから＋ＶＣＣまで）に収まるように、オフセット電圧ＶＯＦＦＳＥＴの係数ＲＯＦＦ／Ｒ１が調整される。係数ＲＯＦＦ／Ｒ１を縮小させることは、オフセット電圧ＶＯＦＦＳＥＴを減衰させていることと等価である。係数ＲＯＦＦ／Ｒ１は、可変ゲイン増幅器１４のゲインＲ２／Ｒ１の大きさに依らないので、どのようなゲインであっても１段の全差動増幅器４０でオフセット調整ができる。以下、図４の波形図を参照してさらに詳しく説明する。
【0041】
図４は、図３の可変ゲイン増幅器１４の動作を説明するための波形図である。図４の第１の電圧波形５１は、入力信号（INPUT SIGNAL）波形を示す。差動入力電圧ＶＩＮＰ－ＶＩＮＮには、オフセット電圧ＶＯＦＦＳＥＴが含まれている。
【0042】
図４の第２の電圧波形５２は、期待出力（DESIRED OUTPUT）波形を示す。期待出力波形は、入力信号波形の振幅を増幅するとともに、オフセット電圧ＶＯＦＦＳＥＴを０に補正したものである。
【0043】
図４の第３の電圧波形５３は、オフセット電圧の補正前（BEFORE CORRECTION）の波形を示す。電圧波形５３がＶＤＡＣ１－ＶＤＡＣ２の補正可能範囲(CORRECTABLE RANGE)に収まるように、オフセット電圧ＶＯＦＦＳＥＴの係数ＲＯＦＦ／Ｒ１が調整される。この調整は、可変ゲイン増幅器１４のゲインＲ２／Ｒ１が大きい場合でも可能である。
【0044】
図４の第４の電圧波形５３は、オフセット電圧の補正後（AFTER CORRECTION）における可変ゲイン増幅器１４の差動出力電圧ＶＯＵＴＰ－ＶＯＵＴＮの波形を示す。期待出力の電圧波形５２と同じ波形が得られていることがわかる。
【0045】
［シングルエンド出力の差動増幅器との比較］
次に、シングルエンド出力の差動増幅器の場合と比較することにより、本実施の形態の可変ゲイン増幅器１４の効果について説明する。
次に、シングルエンド出力の差動増幅器の場合と比較することにより、本実施の形態の可変ゲイン増幅器１４の効果について説明する。
【0046】
【0047】
図５に示すように、比較例の可変ゲイン増幅器７０は、シングルエンド出力の差動増幅器７１と、抵抗素子７２～７４と、キャリブレーション回路としてのＤＡＣ７７および抵抗素子７６とを含む。図５の場合には、抵抗素子７２，７３，７６は可変抵抗素子である。抵抗素子７２，７３に代えて抵抗素子７４を可変抵抗素子としてもよいし、全ての抵抗素子を可変抵抗素子としてもよい。以下、上記の構成要素の接続関係について説明する。
【0048】
抵抗素子７２は、正側入力ノード３０と差動増幅器７１の非反転入力ノードとの間に接続される。抵抗素子７３は、負側入力ノード３１と差動増幅器７１の反転入力ノードとの間に接続される。抵抗素子７４は、差動増幅器７１の反転入力ノードと出力ノードとの間に接続される。抵抗素子７６は、差動増幅器７１の非反転入力ノードと、ＤＡＣ７７から補正電圧ＶＤＡＣが入力されるキャリブレーションノード７５との間に接続される。
【0049】
次に、図５の比較例の可変ゲイン増幅器７０の動作について説明する。抵抗素子７２，７３の抵抗値をＲ１とし、抵抗素子７４の抵抗値をＲ２とし、抵抗素子７６の抵抗値をＲＯＦＦとする。差動入力電圧ＶＩＮＰ，ＶＩＮＮのオフセット電圧をＶＯＦＦＳＥＴとする。この場合、差動増幅器７１のシングルエンド出力電圧ＶＯＵＴは、次式（２Ａ），（２Ｂ）で表される。式（２Ｂ）は、式（２Ａ）の第２項および第３項からＲ２／ＲＯＦＦを括り出したものである。
【0050】
【数2】
【0051】
上式（２Ａ），（２Ｂ）において、可変ゲイン増幅器７０のゲインは、差分入力電圧（ＶＩＮＰ－ＶＩＮＮ）の係数（１＋Ｒ２／Ｒ１＋Ｒ２／ＲＯＦＦ）である。また、式（２Ｂ）の第２項の角括弧の中を０にするように補正電圧ＶＤＡＣと抵抗素子７６の抵抗値ＲＯＦＦとを調整することにより、オフセット電圧ＶＯＦＦＳＥＴの補正が一応可能である。しかし、オフセット電圧ＶＯＦＦＳＥＴの係数である｛１＋（１＋Ｒ２／Ｒ１）・ＲＯＦＦ／Ｒ２｝は、可変ゲイン増幅器７０のゲインが大きくなるほど大きくなるという問題がある。このため、可変ゲイン増幅器７０のゲインが比較的高い場合には、補正電圧ＶＤＡＣの値を補整可能範囲（すなわち、０から＋ＶＣＣまで）に収めることができない。逆に言うと、補正電圧ＶＤＡＣの値を補整可能範囲（すなわち、０から＋ＶＣＣまで）に収めるためには、可変ゲイン増幅器７０のゲインを制限しなければならない。以下、図６の波形図を参照してさらに詳しく説明する。
【0052】
図６は、図５の比較例の可変ゲイン増幅器７０の動作を説明するための波形図である。図６の第１の電圧波形５１は、入力信号（INPUT SIGNAL）波形を示す。差動入力電圧ＶＩＮＰ－ＶＩＮＮには、オフセット電圧ＶＯＦＦＳＥＴが含まれている。
【0053】
図６の第２の電圧波形５２は、期待出力（DESIRED OUTPUT）波形を示す。期待出力波形は、入力信号波形の振幅を増幅するとともに、オフセット電圧ＶＯＦＦＳＥＴを０に補正したものである。
【0054】
図６の第３および第４の電圧波形５３Ａ，５４Ａは、図５のような１段のシングルエンド出力の増幅器を備えた可変ゲイン増幅器（ONE-STAGE PGA）の場合を示す。所望のゲインを得ようとすると補正前（BEFORE CORRECTION）のオフセット電圧が大きくなりすぎる。このため、補正前の電圧波形５３ＡがＶＤＡＣの補正可能範囲(CORRECTABLE RANGE)を超えてしまう。この結果、オフセット電圧の補正後（AFTER CORRECTION）の出力電圧ＶＯＵＴの波形５４Ａは、期待出力波形にはならない。ゲインの大きさに応じて出力電圧ＶＯＵＴの波形が波形５４Ｂのようになる場合もある。
【0055】
図６の第５および第６の電圧波形５５，５６は、２段のシングルエンド出力の差動増幅器を備えた可変ゲイン増幅器（TWO-STAGE PGA）の場合を示す。この場合、補正電圧ＶＤＡＣは、第２段目の差動増幅器の非反転入力端子に入力される。第１段目の差動増幅器の出力波形５５（1ST STAGE OUTPUT）が補整可能範囲に収まるように、第１段目の差動増幅器による電圧増幅率は制限される。この結果、第２段目の差動増幅器によるオフセット電圧の補正後（AFTER CORRECTION）の電圧波形５６（2ND STAGE OUTPUT）を、期待出力波形に等しくできる。
【0056】
［第１の実施形態の効果］
上記のとおり第１の実施形態によれば、オフセットキャリブレーション機能付きの全差動型の可変ゲイン増幅器を実現できる。全差動化により、従来のシングルエンド出力の差動増幅器の場合には当該増幅器を２個直列で使用する必要があったが、その必要性がなくなった。無論、さらなる高ゲインが必要な場合には、２個以上の全差動増幅器を直列に接続してもよい。また、全差動化により、ＡＤＣのノイズの影響を受け難くすることができるというメリットがある。
上記のとおり第１の実施形態によれば、オフセットキャリブレーション機能付きの全差動型の可変ゲイン増幅器を実現できる。全差動化により、従来のシングルエンド出力の差動増幅器の場合には当該増幅器を２個直列で使用する必要があったが、その必要性がなくなった。無論、さらなる高ゲインが必要な場合には、２個以上の全差動増幅器を直列に接続してもよい。また、全差動化により、ＡＤＣのノイズの影響を受け難くすることができるというメリットがある。
【0057】
また、オフセットキャリブレーション時に補正電圧を生成するための２個のＤＡＣを同一シーケンスで動作させることにより、ＤＡＣの動作ノイズの影響も抑制できる。また、２個のＤＡＣのうち一方を、基準電圧ＶＲＥＦを生成するためのレプリカＤＡＣとして使用してもよい。
【0058】
＜第２の実施形態＞
図７は、第２の実施形態の可変ゲイン増幅器１４の構成を示す回路図である。図７の可変ゲイン増幅器１４は、ＤＡＣ５０から出力される補正電圧ＶＤＡＣ２に代えて基準電圧ＶＲＥＦが用いられる点で、図３の可変ゲイン増幅器１４と異なる。基準電圧ＶＲＥＦは、電源電圧ＶＣＣまたは他の電源回路に基づいて生成され、たとえば、ＶＣＣ／２（より一般的には、ＶＣＣ／２＋ＶＳＳ／２）に設定される。この場合、キャリブレーション回路による補正可能電圧範囲は、－ＶＣＣ／２から＋ＶＣＣ／２の範囲になる。
図７は、第２の実施形態の可変ゲイン増幅器１４の構成を示す回路図である。図７の可変ゲイン増幅器１４は、ＤＡＣ５０から出力される補正電圧ＶＤＡＣ２に代えて基準電圧ＶＲＥＦが用いられる点で、図３の可変ゲイン増幅器１４と異なる。基準電圧ＶＲＥＦは、電源電圧ＶＣＣまたは他の電源回路に基づいて生成され、たとえば、ＶＣＣ／２（より一般的には、ＶＣＣ／２＋ＶＳＳ／２）に設定される。この場合、キャリブレーション回路による補正可能電圧範囲は、－ＶＣＣ／２から＋ＶＣＣ／２の範囲になる。
【0059】
なお、上記とは逆に、ＤＡＣ４９から出力される補正電圧ＶＤＡＣ１に代えて基準電圧ＶＲＥＦを用いてもよい。図７のその他の構成は図３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0060】
以上の構成によれば、補正電圧ＶＤＡＣの個数が１個減るので、可変ゲイン増幅器の回路面積を縮小できるとともに消費電流を削減できる。ただし、第１の実施形態の場合と異なり、オフセット電圧のキャリブレーション時にＤＡＣから発生するノイズの影響を抑制できない。
【0061】
＜第３の実施形態＞
第３の実施形態では、可変ゲイン増幅器が複数個設けられている場合に関する。この場合に、各可変ゲイン増幅器に設けられているＤＡＣの個数を１個に減らすとともに、キャリブレーション時には他の可変ゲイン増幅器に設けられているＤＡＣをレプリカＤＡＣとして利用できるようにする。これにより、回路面積を縮小できるとともに、ＤＡＣの動作ノイズの影響を低減できる。以下、図面を参照して詳しく説明する。
第３の実施形態では、可変ゲイン増幅器が複数個設けられている場合に関する。この場合に、各可変ゲイン増幅器に設けられているＤＡＣの個数を１個に減らすとともに、キャリブレーション時には他の可変ゲイン増幅器に設けられているＤＡＣをレプリカＤＡＣとして利用できるようにする。これにより、回路面積を縮小できるとともに、ＤＡＣの動作ノイズの影響を低減できる。以下、図面を参照して詳しく説明する。
【0062】
図８は、第３の実施形態の可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚの構成を示す回路図である。図８を参照して、可変ゲイン増幅器１４Ｘは、ホール素子６４Ｘから入力された差動入力電圧ＶＩＮＰＸ，ＶＩＮＮＸを増幅する。可変ゲイン増幅器１４Ｙは、ホール素子６４Ｙから入力された差動入力電圧ＶＩＮＰＹ，ＶＩＮＮＹを増幅する。可変ゲイン増幅器１４Ｚは、ホール素子６４Ｚから入力された差動入力電圧ＶＩＮＰＺ，ＶＩＮＮＺを増幅する。
【0063】
図８の可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚの各々の構成は、図３の可変ゲイン増幅器１４に類似したものである。したがって、図３に共通する部分については、図３の参照符号の後にＸ，ＹまたはＺを追加した参照符号を付すことによって説明を繰り返さない。以下では、図３と異なる部分について説明する。
【0064】
まず、図８の可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚは、図３のＤＡＣ４９に対応するＤＡＣ４９Ｘ，４９Ｙ，４９Ｚを有しているが、ＤＡＣ５０に対応するＤＡＣを有していない。この点で、図８の可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚは、図３の可変ゲイン増幅器１４と異なる。
【0065】
さらに、図８の可変ゲイン増幅器１４Ｘは切り替えスイッチ８０Ｘ，８１Ｘをさらに有している点で図３の可変ゲイン増幅器１４と異なる。同様に、図８の可変ゲイン増幅器１４Ｙは切り替えスイッチ８０Ｙ，８１Ｙをさらに有し、可変ゲイン増幅器１４Ｚは切り替えスイッチ８０Ｚ，８１Ｚをさらに有している。
【0066】
切り替えスイッチ８０Ｘは、ＤＡＣ４９Ｘから出力される補正電圧をキャリブレーションノード４５Ｘに入力するか、他の可変ゲイン増幅器に供給するかを切り替える。切り替えスイッチ８１Ｘは、キャリブレーションノード４６Ｘに入力される電圧を、外部または内部の電源回路によって生成された電源電圧に基づく基準電圧ＶＲＥＦにするか、他の可変ゲイン増幅器のＤＡＣによって生成された基準電圧ＶＲＥＦにするかを切り替える。切り替えスイッチ８０Ｙ，８１Ｙおよび切り替えスイッチ８０Ｚ，８１Ｚについても同様である。
【0067】
可変ゲイン増幅器１４Ｘのキャリブレーション時には、切り替えスイッチ８０Ｘの操作により、補正電圧を生成するＤＡＣ４９Ｘがキャリブレーションノード４５Ｘに接続される。さらに、切り替えスイッチ８１Ｘ，８０Ｙの操作により、基準電圧ＶＲＥＦを生成するＤＡＣ４９Ｙがキャリブレーションノード４６Ｙに接続される。このように、可変ゲイン増幅器１４Ｘのキャリブレーション時には、補正電圧生成用のＤＡＣ４９Ｘと基準電圧ＶＲＥＦ生成用のレプリカＤＡＣ４９Ｙとを同一シーケンスで動作させる。これにより、ＤＡＣの動作ノイズの影響を抑制できる。
【0068】
同様に、可変ゲイン増幅器１４Ｙのキャリブレーション時には、切り替えスイッチ８０Ｙの操作により、補正電圧を生成するＤＡＣ４９Ｙがキャリブレーションノード４５Ｙに接続される。さらに、切り替えスイッチ８１Ｙ，８０Ｚの操作により、基準電圧ＶＲＥＦを生成するＤＡＣ４９Ｚがキャリブレーションノード４６Ｙに接続される。
【0069】
また、可変ゲイン増幅器１４Ｚのキャリブレーション時には、切り替えスイッチ８０Ｚの操作により、補正電圧を生成するＤＡＣ４９Ｚがキャリブレーションノード４５Ｚに接続される。さらに、切り替えスイッチ８１Ｚ，８０Ｘの操作により、基準電圧ＶＲＥＦを生成するＤＡＣ４９Ｘがキャリブレーションノード４６Ｚに接続される。
【0070】
一方、通常使用時には、キャリブレーションノード４５Ｘには、ＤＡＣ４９Ｘによって生成された調整済みの補正電圧が入力される。キャリブレーションノード４５Ｙには、ＤＡＣ４９Ｙによって生成された調整済みの補正電圧が入力される。キャリブレーションノード４５Ｚには、ＤＡＣ４９Ｚによって生成された調整済みの補正電圧が入力される。また、キャリブレーションノード４６Ｘ，４６Ｙ，４６Ｚには、電源回路に基づく一定の基準電圧ＶＲＥＦが入力される。これによりＤＡＣの搭載数を削減できるので、回路面積を削減できる。
【0071】
上記と逆に可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚは、図３のＤＡＣ５０に対応するＤＡＣ５０Ｘ，５０Ｙ，５０Ｚを有しているが、ＤＡＣ４９に対応するＤＡＣを有さないように構成されてもよい。より一般的には、可変ゲイン増幅器１４Ｘ，１４Ｙ，１４Ｚの各々は、図３の補正電圧ＶＤＡＣ１およびＶＤＡＣ２の一方を生成するＤＡＣを備えていればよい。
【0072】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0073】
１ 撮像装置、２ 撮像レンズ群、３ 補正レンズ、４ イメージセンサ、５ ジャイロセンサ、６ ホールセンサ、７ アクチュエータ、１０ 半導体装置、１１ ＣＰＵ、１４，７０ 可変ゲイン増幅器、１５ ＡＤＣ、１６ ＤＳＰ、１７ ＤＡＣ、１８ ドライバ、２０ アプリケーションプロセッサ、２１ アナログフロントエンド、３０ 正側入力ノード、３１ 負側入力ノード、３２ マルチプレクサ、３３，３５ パッド、３４，３６ 電源配線、３７ コントローラ、４０ 全差動増幅器、４１～４４，４７，４８，７２～７４，７６ 抵抗素子、４５，４６，７５ キャリブレーションノード、４９，５０，７７ ＤＡＣ、６１ 電源ノード、６２ 接地ノード、６３ 定電流回路、６４ ホール素子、７１ 差動増幅器、８０，８１ 切り替えスイッチ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】