特開2024-74160 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ 株式会社ＮＳＣｏｒｅの特許一覧

特開2024-74160半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9A
9B
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024074160

(43)【公開日】2024-05-30

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H10B 43/30 20230101AFI20240523BHJP

G11C 16/04 20060101ALI20240523BHJP

G11C 16/24 20060101ALI20240523BHJP

H01L 21/336 20060101ALI20240523BHJP

G11C 16/10 20060101ALI20240523BHJP

G11C 16/26 20060101ALI20240523BHJP

【ＦＩ】

H10B43/30

G11C16/04 150

G11C16/24

H01L29/78 371

G11C16/10

G11C16/26

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022185262

(22)【出願日】2022-11-18

(71)【出願人】

【識別番号】505200596

【氏名又は名称】株式会社ＮＳＣｏｒｅ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】小山和彦

(72)【発明者】

【氏名】堀内忠彦

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225EB02

5B225ED03

5B225FA02

5B225FA06

5F083EP17

5F083EP22

5F083ER04

5F083ER11

5F083ER21

5F083JA35

5F101BA41

5F101BB02

5F101BC04

5F101BD02

5F101BE07

(57)【要約】

【課題】ショットキー接合を含むトランジスタをメモリセルとして用いた半導体記憶装置において、その信頼性を向上すること。
【解決手段】ビット線対と、ソース線と、ワード線と、行列状に配置された複数のメモリセルからなるメモリセルアレイを有し、メモリセルは、ｎ型ウェルに形成された一対のｐ型のトランジスタ対であって、トランジスタの端子の一つはｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり他の端子はソース線に接続されたことを特徴とする半導体記憶装置。
【選択図】図２

【特許請求の範囲】

【請求項1】

列方向に配置され、それぞれが第１及び第２のビット線からなる複数のビット線対と、
列方向に配置された複数のソース線と、
行方向に配置された複数のワード線と、
行列状に配置された複数のメモリセルからなるメモリセルアレイを有し、
前記複数のメモリセルの１つは、第１のｎ型ウェルに形成された第１及び第２のトランジスタからなる一対のトランジスタ対であって、前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートはいずれも前記複数のワード線の１つである第１のワード線に接続され、前記第１のトランジスタの第１の端子は前記第１のｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり前記第１のビット線に接続され、前記第１のトランジスタの第２の端子は前記第１のｎ型ウェル上に形成したｐ型拡散層であり、前記第２のトランジスタの第１の端子は前記第１のｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり前記第２のビット線に接続され、前記第２のトランジスタの第２の端子は前記第１のｎ型ウェル上に形成したｐ型拡散層であり、前記第１のトランジスタの前記第２の端子と前記第２のトランジスタの前記第２の端子とは相互に接続されるとともに前記複数のソース線の１つに接続されたことを特徴とする半導体記憶装置。

【請求項2】

請求項１記載の半導体記憶装置において、さらに、
データ書き込みのため及びデータ読み出しのためのいずれにおいても、前記複数のワード線の１つを選択し、選択されたワード線に非選択とされたワード線よりも低い電圧を供給するワード線駆動回路と、
データ書き込みのために前記第１のビット線に前記第２のビット線よりも高い電圧を供給するビット線駆動回路と、
データ読み出しのために前記第１のトランジスタ２流れる電流と前記第２のトランジスタに流れる電流とを比較するセンスアンプ回路と、
を有することを特徴とする半導体記憶装置。

【請求項3】

請求項１記載の半導体記憶装置において、前記複数のメモリセルの他の１つは、前記第１のｎ型ウェルとは電気的に分離された第２のｎ型ウェルに形成された第３及び第４のトランジスタからなる一対のトランジスタ対を含み、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートはいずれも前記第１のワード線に接続されていることを特徴とする半導体記憶装置。

【請求項4】

請求項３記載の半導体記憶装置において、さらに、前記第１のｎ型ウェルと前記第２のｎ型ウェルとに、異なった電圧を供給するウェル駆動回路とを有することを特徴とする半導体記憶装置。

【請求項5】

請求項３記載の半導体記憶装置において、前記複数のメモリセルのさらに他の１つは、前記第１のｎ型ウェル及び前記第２のｎ型ウェルのいずれとも電気的に分離された第３のｎ型ウェルに形成された第５及び第６のトランジスタからなる一対のトランジスタ対を含み、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートはいずれも前記第１のワード線とは異なる第２のワード線に接続されていることを特徴とする半導体記憶装置。

【請求項6】

請求項５記載の半導体記憶装置において、さらに、前記第１のｎ型ウェルと前記第３のｎ型ウェルとに、異なった電圧を供給するウェル駆動回路とを有することを特徴とする半導体記憶装置。

【請求項7】

請求項２記載の半導体記憶装置において、さらに、定電流源と、この定電流源に流れる電流をミラーするカレントミラー回路と、このカレントミラー回路に流れる電流を前記複数のソース線の１つに供給することを特徴とするソース線駆動回路とを有することを特徴とする半導体記憶装置。

【請求項8】

請求項２記載の半導体記憶装置において、さらに、電圧を制御するレジスタを有し、前記ワード線駆動回路は、前記レジスタに書き込まれた値に応じて制御された前記低い電圧を、データ読み出しのために前記選択されたワード線に供給することを特徴とする半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の一実施形態は半導体記憶装置に関する。

【背景技術】

【0002】

本出願の発明者らは半導体記憶装置を開発してきた。この半導体記憶装置は、ｐ型基板上に形成したショットキー接合を有するトランジスタ対をメモリセルとして用い、アバランシェ・ホット・エレクトロンをトランジスタのゲート周辺の絶縁膜にトラップすることで、データを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持する。この半導体記憶装置は、（１）最小で数十ナノメートルから数ナノメートルのデザインルールのＣＭＯＳプロセスと整合的な製造工程を用いて、低コストで製造することができるとともに、（２）数ビットから数メガビット程度までの少中容量のデータを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持することが可能である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２００６／０１２５０４１号明細書

【特許文献2】米国特許第９８９３２０８号明細書

【特許文献3】米国特許第９９６６１４１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示は、（１）最小で数十ナノメートルから数ナノメートルのデザインルールのＣＭＯＳプロセスと整合的な製造工程を用いて、低コストで製造することができる、（２）数ビットから数メガビット程度までの少中容量のデータを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持することが可能である、という特徴を維持しつつ、大幅に信頼性を向上させた半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0005】

一実施形態に係る半導体記憶装置は、ビット線対と、ソース線と、ワード線と、行列状に配置された複数のメモリセルからなるメモリセルアレイを有し、メモリセルは、ｎ型ウェルに形成された一対のｐ型のトランジスタ対であって、トランジスタの端子の一つはｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり他の端子はソース線に接続されたことを特徴とする半導体記憶装置である。

【図面の簡単な説明】

【0006】

【図1】第１～第３の各実施形態に係る半導体記憶装置に用いるメモリセルを構成するトランジスタ対の一つの構成を示す図である。

【図2】第１の実施形態に係る半導体記憶装置の回路図である。

【図3】第１の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。

【図4】第１の実施形態に係る半導体記憶装置のメモリセルに対して書き込み動作期間に供給される電圧を示した図である。

【図5】第１の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。

【図6】第１の実施形態に係る半導体記憶装置のメモリセルに対して消去動作期間に供給される電圧を示した図である。

【図7】第１の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。

【図8】第１の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧を示した図である。

【図9A】第１の実施形態に係る半導体記憶装置の読み出し動作期間におけるメモリセルを流れる電流量の違いを示した図である。

【図9B】第１の実施形態に係る半導体記憶装置の読み出し動作期間における各ノードの電圧を示した図である。

【図10】第１の実施形態に係る半導体記憶装置のソース線駆動回路の要素回路の回路図である。

【図11】第１の実施形態に係る半導体記憶装置のカラムスイッチの要素回路の回路図である。

【図12】第１の実施形態に係る半導体記憶装置のセンスアンプ回路の要素回路の回路図である。

【図13】第１の実施形態に係る半導体記憶装置のワード線駆動回路の要素回路の回路図である。

【図14】第２の実施形態に係る半導体記憶装置の回路図である。

【図15】第２の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。

【図16】第２の実施形態に係る半導体記憶装置のメモリセルに対して書き込み動作期間に供給される電圧を示した図である。

【図17】第２の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。

【図18】第２の実施形態に係る半導体記憶装置のメモリセルに対して消去動作期間に供給される電圧を示した図である。

【図19】第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。

【図20】第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧を示した図である。

【図21】第２の実施形態に係る半導体記憶装置のウェル電圧駆動回路の要素回路の回路図である。

【図22】第２の実施形態に係る半導体記憶装置のカラムスイッチの要素回路の回路図である。

【図23】第３の実施形態に係る半導体記憶装置の回路図である。

【図24】第３の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。

【図25】第３の実施形態に係る半導体記憶装置のメモリセルに対して書き込み動作期間に供給される電圧を示した図である。

【図26】第３の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。

【図27】第３の実施形態に係る半導体記憶装置のメモリセルに対して消去動作期間に供給される電圧を示した図である。

【図28】第３の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。

【図29】第３の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧を示した図である。

【図30】第３の実施形態に係る半導体記憶装置のソース線駆動回路の要素回路の回路図である。

【図31】第３の実施形態に係る半導体記憶装置のワード線駆動回路の要素回路の回路図である。

【図32】第４の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。

【図33】第４の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧及び電流を示した図である。

【図34】第４の実施形態に係る半導体記憶装置のソース線駆動回路の要素回路の回路図である。

【発明を実施するための形態】

【0007】

以下、第一～第三の各実施形態に係る半導体記憶装置について、図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する構成要素に対して同一符号が付されており、重複する説明が省略される場合がある。以下に示す各実施形態は、各実施形態の技術的思想を具体化するための装置や方法を例示する。各実施形態の技術思想は、構成要素の材質、形状、構造、配置等を下記のものに限定しない。各実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。

【0008】

［１メモリセルを構成するトランジスタの構造］
図１の左図は第一～第三の各実施形態に係る半導体記憶装置に用いるメモリセルを構成するトランジスタ対の一つのトランジスタ１７０の構成を示す図である。ｐ型不純物をドープしたシリコン単結晶からなるｐ型半導体基板１００（半導体基板に形成されたｐ型ウェルであってもよい。）にｎ型不純物をドープしたｎ型ウェル１１０が形成される。

【0009】

トランジスタ１７０はｎ型ウェル１１０に形成される。トランジスタ１７０はｐ型拡散層１２０、金属層１３０、金属層１４０、ゲート電極１５０、サイドウェール１６０などから構成される。ｐ型不純物を拡散したｐ型拡散層１２０はｎ型ウェル１１０に形成される。金属層１３０がｐ型拡散層に形成される。金属層１４０は、ｐ型拡散層１２０と離間して、ｎ型ウェル１１０上にｐ型拡散層を介さずに形成される。金属層１３０及び金属層１４０は、ニッケルシリサイド（ＮｉＳｉ）層、コバルトシリサイド（ＣｏＳｉ）層、チタンシリサイド（ＴｉＳｉ）層、プラチナシリサイド（ＰｔＳｉ）層などから形成される。これらシリサイド層は、ニッケル、コバルト、チタン、プラチナといった金属薄膜を形成し、熱処理をすることによって、シリコン基板表面をシリサイド化して形成する。金属層１４０とｎ型ウェル１１０との間にショットキー接合が形成される。

【0010】

図１の右図は、左図の構成のトランジスタ１７０の等価回路である。図のとおり、ｐ型ＭＯＳトランジスタ１７１とショットキーダイオード１７２が直列接続されている。ｐ型ＭＯＳトランジスタ１７１のｐ型チャネル反転層がショットキーダイオード１７２のアノード、金属層１４０がショットキーダイオード１７２のカソードとなる。また同時に、金属層１４０がショットキーダイオード１７３のアノードとなり、ｎ型ウェル１１０がショットキーダイオード１７３のカソードとなる。

【0011】

図１の左図の構成のトランジスタ１７０は、ロジック半導体装置（ＣＰＵ、ＧＰＵ等）の製造に用いる一般的なＣＭＯＳプロセスを利用して製造できる。したがって、ロジック半導体装置と同一半導体基板上に形成するのに適している。

【0012】

［２－１第１の実施形態（回路構成）］
図２は第１の実施形態に係る半導体記憶装置２００の回路図である。半導体記憶装置２００は、メモリセルアレイ２１０、ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、データ入出力回路２５０、ソース線駆動回路２６０、制御回路２７０から構成される。この半導体記憶装置２００は、単体の半導体記憶装置として提供されても良いし、他のロジック回路とともに同じ半導体基板上に形成されても良い。前述したとおり、トランジスタ１７０はロジック半導体装置（ＣＰＵ、ＧＰＵ等）の製造に用いる一般的なＣＭＯＳプロセスを利用して製造できるので、追加的なプロセスなしに、半導体記憶装置２００とロジック半導体装置（ＣＰＵ、ＧＰＵ等）とを同時に製造できる。この半導体記憶装置２００はロジック半導体装置と混載されることを目的とし、ＩＰコア（回路の結線情報、半導体装置の製造に用いるマスク画像データ等）として提供されても良い。

【0013】

メモリセルアレイ２１０には、図１で説明したトランジスタ１７０を２つ（右トランジスタと左トランジスタ）からなる対をメモリセル２０１として用いる。メモリセル２０１はｘ＋１行（０、１、・・・ｘ行）ｙ＋１列（０、１、・・・ｙ列）にマトリクス配列される。右トランジスタと左トランジスタのｐ型拡散層１２０（及び金属層１３０、読み出し時にはソース２０２となる）は共通接続され、ソース線ＳＬ［０］～ＳＬ［ｙ］に接続される。同一列に属する右トランジスタの金属層１４０（ショットキーダイオード１７２のカソード）はビット線ＢＬＴ［０］～ＢＬＴ［ｙ］に共通接続される。同一列に属する左トランジスタの金属層１４０（ショットキーダイオード１７２のカソードであり、読み出し時にはドレイン２０４となる）はビット線ＢＬＮ［０］～ＢＬＮ［ｙ］に共通接続される。ビット線ＢＬＴ［０］とビット線ＢＬＮ［０］、ビット線ＢＬＴ［１］とビット線ＢＬＮ［１］、ビット線ＢＬＴ［ｙ］とビット線ＢＬＮ［ｙ］はそれぞれ対をなす。同一行に属する左右トランジスタのゲート２０３はワード線ＷＬ［０］～ＷＬ［ｘ］に共通に接続される。メモリセルアレイ２１０の全てのトランジスタ１７０は一つのｎ型ウェル１１０に形成されている。ｎ型ウェル１１０は図示しないウェル電圧駆動回路に接続されている。

【0014】

メモリセルアレイ２１０のトランジスタ１７０の配置パターンは、行方向に並ぶ２つのトランジスタ１７０の金属層１４０は共通とし、行方向に並ぶ２つのメモリセルの４つのトランジスタ１７０のｐ型拡散層１２０及び金属層１３０は共通とすることが可能である。このようにして、メモリセルの配置密度を高めることが可能となる。

【0015】

ワード線駆動回路２２０は、データ書き込み、データ消去、データ読み出しの各モードにおいて、対応する電圧をワード線ＷＬに供給する。供給する電圧については後述する。

【0016】

カラムスイッチ２３０は、データ書き込み、データ消去各モードにおいて、対応する電圧をビット線対ＢＬＴ／ＢＬＮに供給するとともに、データ読み出し時にビット線対ＢＬＴ／ＢＬＮとセンスアンプ回路２４０とを接続する。供給する電圧については後述する。

【0017】

センスアンプ回路２４０は、データ書き込みモードにおいて、データ入出力回路２５０から入力された書き込みデータに基づいてビット線対ＢＬＴ／ＢＬＮに電圧を供給し、データ読み出しモードにおいて、ビット線対ＢＬＴ／ＢＬＮの電圧を検知してデータ入出力回路２５０に読み出されたデータを出力する。

【0018】

データ入出力回路２５０は、外部から（半導体記憶装置２００が単体の場合は装置外部から、半導体記憶装置２００が他のロジック回路とともに同一半導体基板上に形成される場合はそのロジック回路から）供給される書き込みデータを取り込んで、センスアンプ回路２４０に出力する。データ入出力回路２５０は、センスアンプ回路２４０から提供された読み出しデータを外部に出力する。

【0019】

ソース線駆動回路２６０は、データ書き込み、データ消去、データ読み出しの各モードにおいて、対応する電圧をソース線ＳＬに供給する。供給する電圧については後述する。

【0020】

制御回路２７０は、データ書き込み、データ消去、データ読み出しの各モードにおいて、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル駆動回路）の動作を制御する。この制御回路２７０に後述する高電圧発生回路及び負電圧発生回路が含まれても良い。

【0021】

［２－２第１の実施形態（供給電圧）］
第１の実施形態にかかる半導体記憶装置２００の、書き込みモード、消去モード、読み出しモードにおける各動作を説明する。第１の実施形態の各モードにおける各供給電圧を表１に示す。

【表1】

【0022】

ＶＷＬは非選択行のワード線ＷＬに供給される電圧である。ＶＥＥは選択行のワード線ＷＬに供給される電圧である。ＶＢＬは、主として、非選択列のビット線対及び非選択列のソース線に供給される電圧である。ＶＮＷは、主として、ｎ型ウェルに供給される電圧である。ＶＳＬは、主として、消去モード及び読み出しモードにおいて、選択されたソース線ＳＬに供給される電圧である。表１に示された各供給電圧は一例であるが、書き込みモードにおいては、ＶＮＷ＞ＶＷＬ＞ＶＢＬ、ＶＳＬ＞０Ｖ（ＧＮＤ）＞ＶＥＥという関係を満たす必要がある。消去モードにおいては、ＶＷＬ＞ＶＢＬ、ＶＮＷ、ＶＳＬ＞ＶＥＥという関係を満たす。読み出しモードにおいては、ＶＷＬ、ＶＢＬ、ＶＮＷ＞ＶＳＬ＞０Ｖ（ＧＮＤ）＞ＶＥＥという関係を満たす。これら電圧のうち、半導体記憶装置に外部から供給される電源電圧よりも高い電圧は、図２には図示していない高電圧発生回路（チャージポンプ回路を含む）によって生成される。これら電圧のうち、負電圧は、図２には図示していない負電圧発生回路（チャージポンプ回路を含む）によって生成される。

【0023】

［２－２－１第１の実施形態（書き込みモード）］
図３は第１の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。図４は第１の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に引き続く書き込み動作期間に供給される電圧を示した図である。選択メモリセルに「０」データを書き込む場合を例に示す。

【0024】

図３に示すとおり、書き込みスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル駆動回路）は、全てのビット線対にＶＢＬ（１．８Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（１．８Ｖ）、ｎ型ウェルにＶＮＷ（３．８Ｖ）をそれぞれ供給する。

【0025】

メモリセルアレイは、データ長に相当する複数ビットからなるグループが列方向に配置されている。データ長が８ビット、グループの列数が２５６列であれば、ｙ＋１は２０４８となる。ワード線が２０４８本であれば、４１９４３０４個のメモリセル（トランジスタ対）が存在し、記憶できるデータ容量は４Ｍｂｉｔ（５１２ｂｙｔｅ）である。図４においては、選択される列グループをＳｅｌｅｃｔｅｄＣｏｌｕｍｎ、非選択の列グループをＵｎｓｅｌｅｃｔｅｄＣｏｌｕｍｎと表示した。列グループ内は、データ長に相当するメモリセルの列が含まれており、ここで、書き込み、消去の各動作を行うメモリセルをＳｅｌｅｃｔｅｄＢｉｔと、各動作を行わないメモリセルをＵｎｓｅｌｅｃｔｅｄＢｉｔと表示した。

【0026】

図４に示すとおり、書き込み動作期間には、電圧供給回路は、選択されたメモリセルに接続されるＢＬＮにＶＮＷ（３．８Ｖ）を供給し、選択されたメモリセルに接続されるＢＬＴと残りの全てのビット線対にはＶＢＬ（１．８Ｖ）を引き続き供給する。電圧供給回路は選択されたワード線ＷＬにはＶＥＥ（－５．０Ｖ）を供給し、非選択のワード線ＷＬにはＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は選択されたメモリセルに接続されるソース線ＳＬにはＧＮＤ（０Ｖ）を供給し、その他のソース線ＳＬにはＶＢＬ（１．８Ｖ）を引き続き供給する。電圧供給回路はｎ型ウェルにＶＮＷ（３．８Ｖ）を引き続き供給する。

【0027】

図４に示す電圧を印加することにより以下のような動作が行われる。選択されたメモリセルの左トランジスタ（ＢＬＮに接続されている。）においては、ゲートにＶＥＥ（－５．０Ｖ）が印加されることから、ゲート直下のチャネル領域が導通し、ソース線ＳＬに供給されたＧＮＤ（０Ｖ）とビット線ＢＬＮに供給されたＶＮＷ（３．８Ｖ）がショットキー接合に印加される。その結果、ショットキー接合部分でアバランシェ・ホット・ホールが生成する。このアバランシェ・ホット・ホールは、ゲートに印加されたＶＥＥ（－５．０Ｖ）によってトランジスタの側壁にトラップされる。このホールがトランジスタの実効的なしきい値電圧をマイナス（例えば、－２．０Ｖ）にシフトさせる。

【0028】

他方で、選択されたメモリセルの右トランジスタ（ＢＬＴに接続されている。）においては、ビット線ＢＬＴに供給される電圧がＶＢＬ（１．８Ｖ）であるため、ショットキー接合部分でアバランシェ・ホット・ホールは生成しない。よって、トランジスタの実効的なしきい値電圧はマイナスにシフトしない。選択されない列のメモリセルの左右のトランジスタにおいても同様である。

【0029】

選択されない行のメモリセルにおいては、ゲートにＶＷＬ（２．２Ｖ）が印加されることから、ゲート直下のチャネル領域は非道通のままであり、ショットキー接合部分でアバランシェ・ホット・ホールは生成しない。よって、トランジスタの実効的なしきい値電圧はマイナスにシフトしない。

【0030】

以上のように、選択されたメモリセルの左トランジスタの実効的なしきい値電圧のみをマイナスにシフトさせることができる。

【0031】

選択メモリセルに「１」データを書き込む場合は、書き込み動作時に右トランジスタに接続されたビット線ＢＬＴに３．８Ｖを印加する。選択されたメモリセルの右トランジスタの実効的なしきい値電圧のみをマイナスにシフトさせることができる。

【0032】

［２－２－２第１の実施形態（消去モード）］
図５は第１の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。図６は第１の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に引き続く消去動作期間に供給される電圧を示した図である。

【0033】

消去動作は、ＳｅｌｅｃｔｅｄＢｉｔの列の全ての行のメモリセルについて一括して行われる。消去モードの前に、あらかじめ、「０」が書き込まれたメモリセルには「１」を書き込み、「１」が書き込まれたメモリセルには「０」を書き込む。何も書き込まれていないメモリセルには「０」と「１」の双方を書き込む。その結果、全てのメモリセルの左右のトランジスタの実効的なしきい値はマイナスにシフトされる。この動作をプリプログラムと呼ぶ。

【0034】

図５に示すとおり、消去スタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル駆動回路）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（３．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、ｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0035】

図６に示すとおり、消去動作期間には、電圧供給回路は、選択されたメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのワード線ＷＬにＶＷＬ（３．２Ｖ）を引き続き供給する。電圧供給回路は全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。

【0036】

図６に示す電圧を印加することにより以下のような動作が行われる。選択されたメモリセルの左右トランジスタにおいては、ゲートにＶＷＬ（３．２Ｖ）が印加されビット線対ＢＬＮ、ＢＬＴにＧＮＤ（０Ｖ）が供給されることから、ショットキー接合部分でアバランシェ・ホット・エレクトロンが生成される。このアバランシェ・ホット・エレクトロンは、ゲートに印加されたＶＷＬ（３．２Ｖ）によってトランジスタの側壁にトラップされ、プログラム時にトラップしたホールを中和する。この結果、トランジスタの実効的なしきい値電圧はプラス（例えば、－０．５Ｖ）にシフトする。

【0037】

他方で、非選択のメモリセルにおいては、ビット線対ＢＬＮ、ＢＬＴにＶＢＬ（２．２Ｖ）が供給されることから、トランジスタの側壁にトラップされていたホールは中和されない。この結果、トランジスタの実効的なしきい値電圧はシフトしない。

【0038】

以上のように、選択されたメモリセルの左右のトランジスタの実効的なしきい値電圧のみをプラスにシフトさせることができる。消去動作は、ＳｅｌｅｃｔｅｄＢｉｔのみではなく、ＳｅｌｅｃｔｅｄＣｏｌｕｍｎ全体について一括して行ってもよい。

【0039】

［２－２－３第１の実施形態（読み出しモード）］
図７は第１の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。図８は第１の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に引き続く読み出し動作期間に供給される電圧を示した図である。図９Ａは読み出し動作期間にビット線対ＢＬＮ、ＢＬＴに流れる電流を示した図であり、図９Ｂは各ノードにおける電圧の変動を示したチャートである。

【0040】

図７に示すとおり、読み出しスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル駆動回路）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、ｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0041】

図８に示すとおり、読み出し動作期間には、電圧供給回路は、ＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は選択された行に対応するワード線ＷＬにＶＥＥ（－１．５Ｖ）を供給し、その他の非選択ワード線ＷＬにＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるソース線ＳＬにＶＳＬ（１．０Ｖ）を供給し、その他の全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。

【0042】

ビット線対にはＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）が供給され、ソース線ＳＬにＶＳＬ（１．０Ｖ）が供給され、ワード線ＷＬにＶＥＥ（－１．５Ｖ）が供給されると、トランジスタのしきい値に応じた電流が流れる。選択されたメモリセルに「０」が書き込まれている場合は、ビット線ＢＬＮに接続された左トランジスタのしきい値はマイナスにシフトしているため、ビット線ＢＬＴに接続された右トランジスタを流れる電流よりも小さな電流が左トランジスタを流れる。図９Ａにこの様子を示す。逆に、選択されたメモリセルに「１」が書き込まれている場合は、ビット線ＢＬＴに接続された右トランジスタのしきい値はマイナスにシフトしているため、ビット線ＢＬＮに接続された右トランジスタを流れる電流よりも小さな電流が左トランジスタを流れる。ビット線対は一定の容量があるため徐々に電圧が上昇するところ、より多くの電流が流れたビット線の電圧が早く上昇する。

【0043】

読み出し期間における各ノードの電圧は、より詳細には、図９Ｂに示すとおりである。時刻ｔ１でソース線ＳＬの電圧がＶＢＬ（２．２Ｖ）からＶＳＬ（１．０Ｖ）となる。同時にビット線対ＢＬＮ／ＢＬＴもＧＮＤ（０Ｖ）となる。その後ワード線ＷＬの電圧がＶＷＬ（２．２Ｖ）からＶＥＥ（－１．５Ｖ）となる。時刻ｔ２でビット線のディスチャージが停止される、ビット線対ＢＬＮ／ＢＬＴがフローティング状態となる。すると、ビット線対ＢＬＮ／ＢＬＴの電圧が徐々に上昇する。ただし、「０」が書き込まれている場合は、ビット線ＢＬＮの電圧の上昇はビット線ＢＬＴの電圧の上昇よりも遅い。時刻ｔ３でセンスアンプの動作がスタートする。センスアンプはビット線の電圧の差を増幅する。時刻ｔ４で増幅されたビット線対の電圧に基づいたデータがＩＯＴ／ＩＯＮとして出力される。

【0044】

［２－３第１の実施形態（周辺回路の構成）］
図１０は第１の実施形態に係る半導体記憶装置のソース線駆動回路２６０の回路図である。Ｓｔａｎｄｂｙ信号、Ｒｅａｄ＿Ｅｒａｓｅ信号、Ｐｒｏｇｒａｍ信号は制御回路２７０から供給される。

【0045】

ソース線駆動回路２６０は、トランスファゲート１０１０、トランスファゲート１０３０及びｎ型トランジスタ１０５０からなる。

【0046】

トランスファゲート１０１０は、並列に接続したｎ型トランジスタ１０１１とｐ型トランジスタ１０１２からなり、インバータ１０２０によって生成されたＳｔａｎｄｂｙ信号の相補信号によって駆動され、電圧ＶＢＬをソース線ＳＬに供給する。

【0047】

トランスファゲート１０３０は、並列に接続されたｎ型トランジスタ１０３１とｐ型トランジスタ１０３２とからなり、インバータ１０４０によって生成されたＲｅａｄ＿Ｅｒａｓｅ信号の相補信号によって駆動され、電圧ＶＳＬをソース線ＳＬに供給する。

【0048】

ｎ型トランジスタ１０５０は、Ｐｒｏｇｒａｍ信号によって駆動され、ソース線ＳＬにＧＮＤ電圧を供給する。

【0049】

図１１は第１の実施形態に係る半導体記憶装置のカラムスイッチ２３０に含まれるカラムスイッチ要素回路１１００の回路図である。全てのビット線対ＢＬＮ／ＢＬＴがこのカラムスイッチ要素回路１１００のひとつに接続されている。ＣｏｌｕｍｎＳｗｉｔｃｈ信号は制御回路２７０から供給される。この信号は列アドレスをデコードした信号を含んでも良い。その場合は、この要素回路は列選択回路としても機能する。

【0050】

カラムスイッチ要素回路１１００は、トランスファゲート１１１０、トランスファゲート１１２０、トランスファゲート１１３０、トランスファゲート１１４０から構成される。

【0051】

トランスファゲート１１１０は、並列に接続されたｐ型トランジスタ１１１１とｎ型トランジスタ１１１２とからなり、インバータ１１１３によって生成されたＣｏｌｕｍｎＳｗｉｔｃｈ信号の相補信号によって駆動され、電圧ＶＢＬをビット線ＢＬＮに供給する。

【0052】

トランスファゲート１１２０は、並列に接続されたｎ型トランジスタ１１２１とｐ型トランジスタ１１２２とからなり、インバータ１１１３によって生成されたＣｏｌｕｍｎＳｗｉｔｃｈ信号の相補信号によって駆動され、ビット線ＢＬＮとセンスアンプ回路２４０のノードＣＬＮとを接続する。

【0053】

トランスファゲート１１３０は、並列に接続されたｐ型トランジスタ１１３１とｎ型トランジスタ１１３２とからなり、インバータ１１１３によって生成されたＣｏｌｕｍｎＳｗｉｔｃｈ信号の相補信号によって駆動され、電圧ＶＢＬをビット線ＢＬＴに供給する。

【0054】

トランスファゲート１１４０は、並列に接続されたｎ型トランジスタ１１４１とｐ型トランジスタ１１４２とからなり、インバータ１１１３によって生成されたＣｏｌｕｍｎＳｗｉｔｃｈ信号の相補信号によって駆動され、ビット線ＢＬＴとセンスアンプ回路２４０のノードＣＬＴとを接続する。

【0055】

図１２は第１の実施形態に係る半導体記憶装置のセンスアンプ回路２４０に含まれるセンスアンプ要素回路１２００の回路図である。Ｐｒｏｇｒａｍ信号、ＳｅｎｓｅＡｍｐｌｉｆｉｅｒＳｗｉｔｃｈ信号、ＳｅｎｓｅＡｍｐｌｉｆｉｅｒＥｎａｂｌｅ信号、ＢｉｔＬｉｎｅＤｉｓｃｈａｒｇｅ信号は制御回路２７０から供給される。

【0056】

センスアンプ要素回路１２００は、増幅回路１２１０、トランスファゲート１２２０、トランスファゲート１２３０、ビット線電圧供給回路１２４０、ビット線電圧供給回路１２５０、ビット線放電回路１２６０とからなる。

【0057】

増幅回路１２１０は、クロスカップルされた２つのインバータを含む（ｐ型トランジスタ１２１１，ｎ型トランジスタ１２１２、ｐ型トランジスタ１２１３，ｎ型トランジスタ１２１４）。ｐ型トランジスタ１２１５、１２１６及びｎ型トランジスタ１２１７、１２１８は、インバータ１２１９によって生成されたＳｅｎｓｅＡｍｐｌｉｆｉｅｒＥｎａｂｌｅ信号の相補信号で、この２つのインバータにＶＮＷ及びＧＮＤの各電圧を供給する。

【0058】

トランスファゲート１２２０は、並列に接続されたｎ型トランジスタ１２２１とｐ型トランジスタ１２２２とからなり、インバータ１２２３によって生成されたＳｅｎｓｅＡｍｐｌｉｆｉｅｒＳｗｉｔｃｈ信号の相補信号によって駆動され、ノードＣＬＮと、ノードＩＯＮ及び増幅回路１２１０とを接続する。

【0059】

トランスファゲート１２３０は、並列に接続されたｎ型トランジスタ１２３２とｐ型トランジスタ１２３１とからなり、インバータ１２３３によって生成されたＳｅｎｓｅＡｍｐｌｉｆｉｅｒＳｗｉｔｃｈ信号の相補信号によって駆動され、ノードＣＬＴと、ノードＩＯＴ及び増幅回路１２１０とを接続する。

【0060】

ビット線電圧供給回路１２４０は、クロックトインバーターであり、直列に接続されたｐ型トランジスタ１２４１、ｐ型トランジスタ１２４２、ｎ型トランジスタ１２４３、ｎ型トランジスタ１２４４からなる。ｐ型トランジスタ１２４１とｎ型トランジスタ１２４４は、インバータ１２５５によって生成されたＰｒｏｇｒａｍ信号の相補信号によって導通する。ｐ型トランジスタ１２４２及びｎ型トランジスタ１２４３は、書き込み動作時にＩＯＮに従って、ＶＮＷ又はＶＢＬの各電圧をノードＣＬＮに供給する。

【0061】

ビット線電圧供給回路１２５０は、クロックトインバーターであり、直列に接続されたｐ型トランジスタ１２５１、ｐ型トランジスタ１２５２、ｎ型トランジスタ１２５３、ｎ型トランジスタ１２５４からなる。ｐ型トランジスタ１２５１とｎ型トランジスタ１２５４は、インバータ１２５５によって生成されたＰｒｏｇｒａｍ信号の相補信号によって導通する。ｐ型トランジスタ１２５２及びｎ型トランジスタ１２５３は、書き込み動作時にＩＯＴに従って、ＶＮＷ又はＶＢＬの各電圧をノードＣＬＴに供給する。

【0062】

ビット線放電回路１２６０は、ｎ型トランジスタ１２６１、ｎ型トランジスタ１２６２、ｎ型トランジスタ１２６３からなり、ＢｉｔＬｉｎｅＤｉｓｃｈａｒｇｅ信号に応じて、ノードＣＬＮ及びノードＣＬＴにＧＮＤ電圧を供給する。

【0063】

図１３は第１の実施形態に係る半導体記憶装置のワード線駆動回路２２０に含まれるワード線駆動回路要素１３００の回路図である。ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号は制御回路２７０から供給される。ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号は、行アドレスをデコードした信号である。

【0064】

ワード線駆動回路要素１３００は、ｐ型トランジスタ１３３１及びｎ型トランジスタ１３３２からなるインバータ１３３０、ｐ型トランジスタ１３２１及びｎ型トランジスタ１３２２からなるインバータ１３２０、レベルシフト回路１３１０からなる。レベルシフト回路１３１０は、インバータ１３３０によって駆動されるｐ型トランジスタ１３１２と、インバータ１３２０によって駆動されるｐ型トランジスタ１３１１とクロスカップルされた２つのｎ型トランジスタ１３１３、１３１４からなる。ワード線駆動回路要素１３００は、ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号に応じて、正電圧であるＶＷＬと負電圧であるＶＥＥを選択的にワード線ＷＬに供給する。

【0065】

［２－４第１の実施形態の効果］
以上のように構成することにより、第１の実施形態にかかる半導体記憶装置は、（１）最小で数十ナノメートルから数ナノメートルのデザインルールのＣＭＯＳプロセスと整合的な製造工程を用いて、低コストで製造することができる、（２）数ビットから数メガビット程度までの少中容量のデータを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持することが可能である、という特徴を維持しつつ、大幅に信頼性を向上させた半導体記憶装置を提供することが可能となる。

【0066】

［３－１第２の実施形態（回路構成）］
図１４は第２の実施形態に係る半導体記憶装置１４２０の回路図である。半導体記憶装置１４２０は、一列毎又は複数列毎（図１４においては一列毎にウェル分離をした例が示されている。）にｎ型ウェルが分離（図１４においてはｙ＋１個に分離）されたメモリセルサブアレイ２１１、２１２、・・・２１３、ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、データ入出力回路２５０、ソース線駆動回路２６０、ウェル電圧駆動回路１４０５、制御回路２７０から構成される。この半導体記憶装置１４２０は、単体の半導体記憶装置として提供されても良いし、他のロジック回路とともに同じ半導体基板上に形成されても良いことは第１の実施形態と同様である。

【0067】

メモリセルサブアレイ２１１には、図１で説明したトランジスタ１７０を２つ（右トランジスタと左トランジスタ）からなる対を用いる。メモリセルはｘ＋１行（０、１、・・・ｘ行）１列に列状に配置される。他のｙ個のメモリセルサブアレイ２１２、２１３も同様である。メモリセルサブアレイ２１１、２１２、２１３のトランジスタ１７０はそれぞれ対応するｎ型ウェル１１０（２１１、２１２、２１３）に形成されている。個々のｎ型ウェル１１０（２１１、２１２、２１３）はウェル電圧駆動回路１４０５によって、ｎ型ウェル駆動電圧ＣＮＷ［０］～ＣＮＷ［ｙ］によって駆動される。メモリセルサブアレイ２１１、２１２、２１３中のメモリセルの共通ソース線はそれぞれソース線駆動回路２６０によって、個別に駆動される。

【0068】

ワード線駆動回路２２０は、カラムスイッチ２３０、センスアンプ回路２４０は、データ入出力回路２５０は第１の実施形態と同様である。制御回路２７０は、データ書き込み、データ消去、データ読み出しの各モードにおいて、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル駆動回路）の動作を制御する。

【0069】

［３－２第２の実施形態（供給電圧）］
第２の実施形態にかかる半導体記憶装置１４２０の、書き込みモード、消去モード、読み出しモードにおける各動作を説明する。第２の実施形態の各モードにおける各供給電圧を表２に示す。

【表2】

【0070】

ＶＳＬはソースＳＬ［０］～ＳＬ［ｙ］に供給される電圧である。ＶＰＰは主として書き込み時にビット線及びｎ型ウェルに供給される電圧である。書き込みモードにおいては、ＶＰＰ＞ＶＷＬ＞ＶＮＷ＞ＶＢＬ、ＶＳＬ＞０Ｖ（ＧＮＤ）＞ＶＥＥという関係を満たす必要がある。消去モードにおいては、ＶＷＬ＞ＶＢＬ、ＶＮＷ＞ＶＳＬ＞ＶＥＥという関係を満たす。読み出しモードにおいては、ＶＷＬ、ＶＢＬ、ＶＮＷ＞ＶＳＬ＞０Ｖ（ＧＮＤ）＞ＶＥＥという関係を満たす。

【0071】

［３－２－１第２の実施形態（書き込みモード）］
図１５は第２の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。図１６は第２の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に引き続く書き込み動作期間に供給される電圧を示した図である。選択メモリセルに「０」データを書き込む場合を例に示す。

【0072】

図１５に示すとおり、書き込みスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（０Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（０Ｖ）、ｎ型ウェルにＶＮＷ（１．２Ｖ）をそれぞれ供給する。

【0073】

図１６に示すとおり、書き込み動作期間には、電圧供給回路は、選択されたメモリセルに接続されるＢＬＮにＶＰＰ（３．８Ｖ）を供給し、選択されたメモリセルに接続されるＢＬＴにはＶＳＬ（１．８Ｖ）を供給し、残りの全てのビット線対にはＶＢＬ（０Ｖ）を引き続き供給する。電圧供給回路は選択されたワード線ＷＬにはＶＥＥ（－５．０Ｖ）を供給し、非選択のワード線ＷＬにはＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はソース線ＳＬにはＶＢＬ（０Ｖ）を引き続き供給する。電圧供給回路は選択されたメモリセルのｎ型ウェルにはＶＰＰ（３．８Ｖ）を、その他のｎ型ウェルにはＶＮＷ（１．２Ｖ）を引き続き供給する。

【0074】

図１６に示す電圧を印加することにより以下のような動作が行われる。選択されたメモリセルの左トランジスタ（ＢＬＮに接続されている。）においては、ゲートにＶＥＥ（－５．０Ｖ）が印加されることから、ゲート直下のチャネル領域が導通し、ソース線ＳＬに供給されたＧＮＤ（０Ｖ）とビット線ＢＬＮに供給されたＶＮＷ（３．８Ｖ）がショットキー接合に印加される。その結果、ショットキー接合部分でアバランシェ・ホット・ホールが生成する。このアバランシェ・ホット・ホールは、ゲートに印加されたＶＥＥ（－５．０Ｖ）によってトランジスタの側壁にトラップされる。このホールがトランジスタの実効的なしきい値電圧をマイナス（例えば、－２．０Ｖ）にシフトさせる。

【0075】

他方で、選択されたメモリセルの右トランジスタ（ＢＬＴに接続されている。）においては、ビット線ＢＬＴに供給される電圧がＶＢＬ（１．８Ｖ）であるため、ショットキー接合部分でアバランシェ・ホット・ホールは生成しない。よって、トランジスタの実効的なしきい値電圧はマイナスにシフトしない。

【0076】

選択されない列のメモリセルの左右のトランジスタにおいては、ビット線対ＢＬＮ／ＢＬＴに供給される電圧がＶＢＬ（０Ｖ）であるため、ショットキー接合部分でアバランシェ・ホット・ホールは生成しない。よって、トランジスタの実効的なしきい値電圧はマイナスにシフトしない。

【0077】

【0078】

以上のように、選択されたメモリセルの左トランジスタの実効的なしきい値電圧のみをマイナスにシフトさせることができる。

【0079】

【0080】

ここで、図１６の電圧の印加状態と図４の電圧の印加状態を比較すると以下のことが理解される。図４においては、非選択の列のメモリセルにおいても、ゲートとソース間の電圧が１．８Ｖ＋５．０Ｖ＝６．８Ｖになる。このためトランジスタの耐圧を確保する必要が生じるか、書き込み回数に制限が加わってしまう。他方で、図１６においては、非選択の列のメモリセルにおいて、ゲートとソース間の電圧は０Ｖ＋５．０Ｖ＝５．０Ｖにすぎない。このためトランジスタの耐圧は第１の実施形態よりも低くて良く、書き込み回数に制限も加わらない。

【0081】

さらに、図１６においては、書き込みを行わないメモリセルのビット線対の電位が０Ｖでありｎ型ウェル電圧が１．２Ｖである。この結果、図４の条件よりも、アバランシェ・ホット・ホールが、より生成されにくく、トランジスタの側壁にトラップされにくい。つまり、書き込みディスターブ耐性も向上する。

【0082】

［３－２－２第２の実施形態（消去モード）］
図１７は第２の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。図１８は第２の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に引き続く消去動作期間に供給される電圧を示した図である。

【0083】

消去動作は、ＳｅｌｅｃｔｅｄＢｉｔの列の全ての行のメモリセルについて一括して行われる。消去モードの前にプリプログラムが行われることが望ましい。

【0084】

図１７に示すとおり、消去スタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（３．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、術のｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0085】

図１８に示すとおり、消去動作期間には、電圧供給回路は、選択されたメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのワード線ＷＬにＶＷＬ（３．２Ｖ）を引き続き供給する。電圧供給回路は全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。

【0086】

図１８に示す電圧を印加することにより以下のような動作が行われる。選択されたメモリセルの左右トランジスタにおいては、ゲートにＶＷＬ（３．２Ｖ）が印加されビット線対ＢＬＮ、ＢＬＴにＧＮＤ（０Ｖ）が供給されることから、ショットキー接合部分でアバランシェ・ホット・エレクトロンはが生成される。このアバランシェ・ホット・エレクトロンは、ゲートに印加されたＶＷＬ（３．２Ｖ）によってトランジスタの側壁にトラップされ、プログラム時にトラップしたホールを中和する。この結果、トランジスタの実効的なしきい値電圧はプラス（例えば、－０．５Ｖ）にシフトする。

【0087】

他方で、非選択のメモリセルにおいては、ビット線対ＢＬＮ、ＢＬＴにＶＢＬ（２．２Ｖ）が供給されることから、トランジスタの側壁にトラップされていたホールはビット線対ＢＬＮ、ＢＬＴに放出されない。この結果、トランジスタの実効的なしきい値電圧はシフトしない。

【0088】

【0089】

［３－２－３第２の実施形態（読み出しモード）］
図１９は第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。図２０は第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に引き続く読み出し動作期間に供給される電圧を示した図である。

【0090】

図１９に示すとおり、読み出しスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、全てのｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0091】

図２０に示すとおり、読み出し動作期間には、電圧供給回路は、ＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は選択された行に対応するワード線ＷＬにＶＥＥ（－１．５Ｖ）を供給し、その他の非選択ワード線ＷＬにＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるソース線ＳＬにＶＳＬ（１．０Ｖ）を供給し、その他の全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。読み出しが行われる機構は第１の実施形態にかかる半導体記憶装置と同じである。

【0092】

［３－３第２の実施形態（周辺回路の構成）］
図２１は第２の実施形態に係る半導体記憶装置のウェル電圧駆動回路１４０５に含まれるウェル電圧駆動要素回路２１００の回路図である。Ｓｔａｎｄｂｙ信号及び、Ｐｒｏｇｒａｍ信号は制御回路２７０から供給される。

【0093】

ウェル電圧駆動回路１４０５は、トランスファゲート２１１０、トランスファゲート２１２０からなる。

【0094】

トランスファゲート２１１０は、並列に接続したｎ型トランジスタ２１１１とｐ型トランジスタ２１１２からなり、インバータ２１１３によって生成されたＳｔａｎｄｂｙ信号の相補信号によって駆動され、電圧ＶＮＷを対応するｎ型ウェルＣＮＷ［０］～ＣＮＷ［ｙ］に供給する。

【0095】

トランスファゲート２１２０は、並列に接続されたｎ型トランジスタ２１２１とｐ型トランジスタ２１２２とからなり、インバータ２１２３によって生成されたＰｒｏｇｒａｍ信号の相補信号によって駆動され、電圧ＶＰＰを対応するｎ型ウェルＣＮＷ［０］～ＣＮＷ［ｙ］に供給する。

【0096】

図２２は第２の実施形態に係る半導体記憶装置のソース線駆動回路２６０に含まれるソース線駆動要素回路２２００の回路図である。Ｓｔａｎｄｂｙ信号、Ｒｅａｄ＿Ｅｒａｓｅ信号、Ｐｒｏｇｒａｍ信号は制御回路２７０から供給される。

【0097】

ソース線駆動要素回路２２００は、トランスファゲート２２１０、トランスファゲート２２２０からなる。

【0098】

トランスファゲート２２１０は、並列に接続したｎ型トランジスタ２２１１とｐ型トランジスタ２２１２からなり、インバータ２２１３によって生成されたＳｔａｎｄｂｙ信号の相補信号によって駆動され、電圧ＶＢＬをソース線ＳＬに供給する。

【0099】

トランスファゲート２２２０は、並列に接続されたｎ型トランジスタ２２２１とｐ型トランジスタ２２２２とからなり、インバータ２２２３によって生成されたＲｅａｄ＿Ｅｒａｓｅ信号の相補信号によって駆動され、電圧ＶＳＬをソース線ＳＬに供給する。

【0100】

［３－４第２の実施形態の効果］
以上のように構成することにより、第２の実施形態にかかる半導体記憶装置は、第１の実施形態にかかる半導体装置に加えて、トランジスタの耐圧を高める必要がなく、書き込み回数に制限も加わらない。さらに、書き込みディスターブを効果的に抑制することができる。その結果、大幅に信頼性を向上させた半導体記憶装置を提供することが可能となる。

【0101】

［４－１第３の実施形態（回路構成）］
図２３は第３の実施形態に係る半導体記憶装置２３２０の回路図である。半導体記憶装置２３２０は、一列毎又は複数列毎（図２３においては一列毎にウェル分離をした例が示されている。）にｎ型ウェルが列方向に分離（図２３においてはｙ＋１個に分離）され、一行毎又は複数行毎（図２３においてはｋ＋１行毎にウェル分離をした例が示されている。）にｎ型ウェルが行方向に分離（図２３においては（ｘ＋１）／（ｋ＋１）個に分離）された、メモリセルサブアレイ２１４、２１５、・・・２１９、ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、データ入出力回路２５０、ソース線駆動回路２６１、・・・２６２、ウェル電圧駆動回路１４０５、制御回路２７０から構成される。この半導体記憶装置１４２０は、単体の半導体記憶装置として提供されても良いし、他のロジック回路とともに同じ半導体基板上に形成されても良いことは第１及び第２の実施形態と同様である。

【0102】

メモリセルサブアレイ２１４には、図１で説明したトランジスタ１７０を２つ（右トランジスタと左トランジスタ）からなる対を用いる。メモリセルはｋ＋１行（０、１、・・・ｋ行）１列に列状に配置される。行列状に配置された他のメモリセルサブアレイ２１５、２１６、２１７、・・・２１９も同様である。メモリセルサブアレイ２１４、２１５、２１６、２１７、２１８、２１９のトランジスタ１７０はそれぞれ対応するｎ型ウェル１１０（２１４、２１５、２１６、２１７、２１８、２１９）に形成されている。個々のｎ型ウェル１１０（２１４、２１５、２１６、２１７、２１８、２１９）はウェル電圧駆動回路１４０５によって、ｎ型ウェル駆動電圧ＣＮＷ［０］～ＣＮＷ［ｙ］によって駆動される。メモリセルサブアレイ２１１、２１２、２１３中のメモリセルの共通ソース線はそれぞれソース線駆動回路２６１、・・・２６２によって、分割された行毎に個別に駆動される。

【0103】

ワード線駆動回路２２０は、カラムスイッチ２３０、センスアンプ回路２４０は、データ入出力回路２５０、ウェル電圧駆動回路１４０５は第２の実施形態と同様である。制御回路２７０は、データ書き込み、データ消去、データ読み出しの各モードにおいて、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６１、２６２及びウェル電圧駆動回路１４０５）の動作を制御する。

【0104】

［４－２第３の実施形態（供給電圧）］
第３の実施形態にかかる半導体記憶装置１４２０の、書き込みモード、消去モード、読み出しモードにおける各動作を説明する。第２の実施形態の各モードにおける各供給電圧を表２に示す。

【表3】

【0105】

ＶＬＬは主として書き込み時に選択された行ブロックの非選択のワード線ＷＬに供給される電圧である。書き込みモードにおいては、ＶＬＬ＞ＶＥＥという関係を満たす必要がある。好ましくは、ＶＬＬ＞０Ｖ（ＧＮＤ）＞ＶＥＥという関係を満たす必要がある。

【0106】

［４－２－１第３の実施形態（書き込みモード）］
図２４は第３の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。図２５は第３の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に引き続く書き込み動作期間に供給される電圧を示した図である。選択メモリセルに「０」データを書き込む場合を例に示す。

【0107】

図２４に示すとおり、書き込みスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６１、２６２及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（０Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（０Ｖ）、ｎ型ウェルにＶＮＷ（１．２Ｖ）をそれぞれ供給する。

【0108】

図２５に示すとおり、書き込み動作期間には、電圧供給回路は、選択されたメモリセルに接続されるＢＬＮにＶＰＰ（３．８Ｖ）を供給し、選択されたメモリセルに接続されるＢＬＴにはＶＳＬ（１．８Ｖ）を供給し、残りの全てのビット線対にはＶＢＬ（０Ｖ）を引き続き供給する。電圧供給回路は選択されたワード線ＷＬにはＶＥＥ（－５．０Ｖ）を供給し、選択された行ブロックに属するメモリセルに接続された他のワード線ＷＬにはＶＬＬ（１．２Ｖ）を供給し、非選択の行ブロックに属する全てのワード線ＷＬにはＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は、選択されたメモリセルと同じビット線対ＢＬＮ／ＢＬＴに接続された非選択行のメモリセルのソース線ＳＬにはＶＳＬ（１．８Ｖ）を供給し、他の全てのソース線ＳＬにはＶＢＬ（０Ｖ）を引き続き供給する。電圧供給回路は選択されたメモリセルのｎ型ウェルにはＶＰＰ（３．８Ｖ）を、その他のｎ型ウェルにはＶＮＷ（１．２Ｖ）を引き続き供給する。

【0109】

図２５に示す電圧を印加することにより以下のような動作が行われる。選択されたメモリセルの左トランジスタ（ＢＬＮに接続されている。）においては、ゲートにＶＥＥ（－５．０Ｖ）が印加されることから、ゲート直下のチャネル領域が導通し、ソース線ＳＬに供給されたＧＮＤ（０Ｖ）とビット線ＢＬＮに供給されたＶＮＷ（３．８Ｖ）がショットキー接合に印加される。その結果、ショットキー接合部分でアバランシェ・ホット・ホールが生成する。このアバランシェ・ホット・ホールは、ゲートに印加されたＶＥＥ（－５．０Ｖ）によってトランジスタの側壁にトラップされる。このホールがトランジスタの実効的なしきい値電圧をマイナス（例えば、－２．０Ｖ）にシフトさせる。

【0110】

【0111】

【0112】

選択された行ブロックのメモリセルにおいては、ゲートにＶＬＬ（１．２Ｖ）が印加されることから、ゲート直下のチャネル領域は非道通のままであり、ショットキー接合部分でアバランシェ・ホット・ホールは生成しない。よって、トランジスタの実効的なしきい値電圧はマイナスにシフトしない。

【0113】

選択されない行ブロックのメモリセルにおいては、ゲートにＶＷＬ（２．２Ｖ）が印加されることから、ゲート直下のチャネル領域は非道通のままであり、ショットキー接合部分でアバランシェ・ホット・ホールは生成しない。よって、トランジスタの実効的なしきい値電圧はマイナスにシフトしない。ここで、選択されない行ブロックのメモリセルで、かつ、選択されたメモリセルと同じ列に属する（ビット線対ＢＬＮ／ＢＬＴを共通にする）メモリセルにおいてはソース線ＳＬにＶＳＬ（１．８Ｖ）が供給される。

【0114】

以上のように、選択されたメモリセルの左トランジスタの実効的なしきい値電圧のみをマイナスにシフトさせることができる。

【0115】

【0116】

ここで、図２５の電圧の印加状態と図１６の電圧の印加状態を比較すると以下のことが理解される。図１６においては、書き込みを行なうメモリセルの属する行以外の行のメモリセルは、ソース・ドレイン間に３．８Ｖが印加される。その結果、ソース・ドレイン間にリーク電流が生じてビット線電圧が十分に上昇しないというディスターブが発生する可能性がある。他方で、図２５においては、書き込みを行なうメモリセルの属する行以外の行のメモリセルは、ソース電圧がＶＳＬ（１．８Ｖ）であるため、ソース・ドレイン間の電圧は３．８Ｖ－１．８Ｖ＝２．０Ｖである。その結果、ソース・ドレイン間に流れるリーク電流が低減し、ビット線にディスターブが発生する可能性が低減される。

【0117】

［４－２－２第３の実施形態（消去モード）］
図２６は第３の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。図２７は第３の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に引き続く消去動作期間に供給される電圧を示した図である。

【0118】

【0119】

図２６に示すとおり、消去スタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（３．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、術のｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0120】

図２７に示すとおり、消去動作期間には、電圧供給回路は、選択されたメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのワード線ＷＬにＶＷＬ（３．２Ｖ）を引き続き供給する。電圧供給回路は全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。

【0121】

図２７に示す電圧を印加することにより以下のような動作が行われる。選択されたメモリセルの左右トランジスタにおいては、ゲートにＶＷＬ（３．２Ｖ）が印加されビット線対ＢＬＮ、ＢＬＴにＧＮＤ（０Ｖ）が供給されることから、ショットキー接合部分でアバランシェ・ホット・エレクトロンが生成される。このアバランシェ・ホット・エレクトロンは、ゲートに印加されたＶＷＬ（３．２Ｖ）によってトランジスタの側壁にトラップされ、プログラム時にトラップしたホールを中和する。この結果、トランジスタの実効的なしきい値電圧はプラス（例えば、－０．５Ｖ）にシフトする。

【0122】

【0123】

【0124】

［４－２－３第３の実施形態（読み出しモード）］
図２８は第３の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。図２９は第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に引き続く読み出し動作期間に供給される電圧を示した図である。

【0125】

図２８に示すとおり、読み出しスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、全てのｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0126】

図２９に示すとおり、読み出し動作期間には、電圧供給回路は、ＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は選択された行に対応するワード線ＷＬにＶＥＥ（－１．５Ｖ）を供給し、その他の非選択ワード線ＷＬにＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるソース線ＳＬにＶＳＬ（１．０Ｖ）を供給し、その他の全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。読み出しが行われる機構は第１、第２の実施形態にかかる半導体記憶装置と同じである。

【0127】

［４－３第３の実施形態（周辺回路の構成）］
図３０は第３の実施形態に係る半導体記憶装置のソース線駆動回路２６１、２６２に含まれるソース線駆動要素回路３０００の回路図である。Ｓｔａｎｄｂｙ信号、Ｓｅｌｅｃｔｅｄ＿Ｒｏｗ＿Ｂｌｏｃｋ信号、Ｒｅａｄ＿Ｅｒａｓｅ信号、Ｐｒｏｇｒａｍ信号は制御回路２７０から供給される。

【0128】

ソース線駆動要素回路３０００は、トランスファゲート３０１０、トランスファゲート３０２０及び論理回路３０３０からなる。

【0129】

トランスファゲート３０１０は、並列に接続したｎ型トランジスタ３０１１とｐ型トランジスタ３０１２からなり、インバータ３０１３によって生成された論理回路３０３０の出力の相補信号によって駆動され、電圧ＶＢＬをソース線ＳＬに供給する。

【0130】

トランスファゲート３０２０は、並列に接続されたｎ型トランジスタ３０２１とｐ型トランジスタ３０２２とからなり、インバータ３０２３によって生成された論理回路３０３０の出力の相補信号によって駆動され、電圧ＶＳＬをソース線ＳＬに供給する。

【0131】

論理回路３０３０は、インバータ３０３１、ＮＡＮＤゲート３０３２、ＮＡＮＤゲート３０３３、インバータ３０３４、ＮＡＮＤゲート３０３５、ＮＡＮＤゲート３０３６、インバータ３０３７からなり、書き込み動作時において非選択の行ブロックに限り、ソース線ＳＬにＶＳＬを供給し、それ以外の条件ではソース線にＶＢＬを供給するよう、トランスファゲート３０３１、３０３２を制御する。

【0132】

図３１は第３の実施形態に係る半導体記憶装置のワード線駆動回路２２０に含まれるワード線駆動回路要素３１００の回路図である。ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号は制御回路２７０から供給される。ＷｏｒｄＬｉｎｅＥｎａｂｌｅ信号は、行アドレスをデコードした信号である。

【0133】

ワード線駆動回路要素３１００は、ｐ型トランジスタ３１５１及びｎ型トランジスタ３１５２からなるインバータ３１５０、ｐ型トランジスタ３１４１及びｎ型トランジスタ３１４２からなるインバータ３１４０、レベルシフト回路３１３０、トランスファゲート３１２０及び論理回路からなる。

【0134】

レベルシフト回路３１３０は、インバータ３１４０によって駆動されるｐ型トランジスタ３１３２と、インバータ３１５０によって駆動されるｐ型トランジスタ３１３１とクロスカップルされた２つのｎ型トランジスタ３１３３、３１３４、ワード線ＷＬをＶＥＥに駆動するｎ型トランジスタ３１１３、ワード線ＷＬをＶＷＬに駆動するｐ型トランジスタ３１１２からなる。

【0135】

トランスファゲート３１２０は、並列に接続したｎ型トランジスタ３１２１とｐ型トランジスタ３１２２からなり、論理回路の相補信号によって駆動され、電圧ＶＬＬをワード線ＷＬに供給する。

【0136】

論理回路（ＮＡＮＤゲート３１１０、ＮＡＮＤゲート３１１１）は、書き込み動作時に、選択行ブロックに属し、かつ、非選択のワード線に限り電圧ＶＬＬをワード線ＷＬに供給するよう制御を行う。
［４－４第３の実施形態の効果］
以上のように構成することにより、第３の実施形態にかかる半導体記憶装置は、第２の実施形態にかかる半導体装置に加えて、書き込みディスターブを効果的に抑制することができる。その結果、大幅に信頼性を向上させた半導体記憶装置を提供することが可能となる。

【0137】

［５－１第４の実施形態（概要）］
以下、第４の実施形態を説明する。第４の実施形態は、第３の実施形態にかかる半導体記憶装置１４２０に図３４の定電流回路を付加して、定電流読み出しモードを付加したものである。その他の回路構成や供給電圧は大３の実施形態と同様である。

【0138】

［５－２第４の実施形態（読み出しモード）］
図３２は第４の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。図３３は第４の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に引き続く読み出し動作期間に供給される電圧及びソース線ＳＬに供給される電流を示した図である。

【0139】

図３２に示すとおり、読み出しスタンバイ期間には、電圧供給回路（ワード線駆動回路２２０、カラムスイッチ２３０、センスアンプ回路２４０、ソース線駆動回路２６０及びウェル電圧駆動回路１４０５）は、全てのビット線対にＶＢＬ（２．２Ｖ）、全てのワード線ＷＬにＶＷＬ（２．２Ｖ）、全てのソース線ＳＬにＶＢＬ（２．２Ｖ）、全てのｎ型ウェルにＶＮＷ（２．２Ｖ）をそれぞれ供給する。

【0140】

図３３に示すとおり、読み出し動作期間には、電圧供給回路は、ＳｅｌｅｃｔｅｄＣｏｌｕｍｎのメモリセルに接続されるＢＬＮ及びＢＬＴにＧＮＤ（０Ｖ）を供給し、非選択のメモリセルに接続される全てのビット線対にはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は選択された行に対応するワード線ＷＬにＶＥＥ（－１．５Ｖ）を供給し、その他の非選択ワード線ＷＬにＶＷＬ（２．２Ｖ）を引き続き供給する。電圧供給回路はＳｅｌｅｃｔｅｄＣｏｌｕｍｎかつ選択行ブロックのメモリセルに接続されるソース線ＳＬに１０μＡの定電流を流し、ＳｅｌｅｃｔｅｄＣｏｌｕｍｎかつ非選択行ブロックのメモリセルに接続されるソース線ＳＬにＶＳＬ（１．０Ｖ）を供給し、その他の全てのソース線ＳＬにはＶＢＬ（２．２Ｖ）を引き続き供給する。電圧供給回路は全てのｎ型ウェルにＶＮＷ（２．２Ｖ）を引き続き供給する。

【0141】

［５－３第４の実施形態（周辺回路の構成）］
図３４は第４の実施形態に係る半導体記憶装置のソース線駆動回路２６１、２６２に含まれるソース線駆動要素回路３４００の回路図である。Ｓｔａｎｄｂｙ信号、Ｓｅｌｅｃｔｅｄ＿Ｒｏｗ＿Ｂｌｏｃｋ信号、Ｒｅａｄ信号、Ｅｒａｓｅ信号、Ｐｒｏｇｒａｍ信号は制御回路２７０から供給される。

【0142】

ソース線駆動要素回路３４００は、トランスファゲート３４１０、トランスファゲート３４２０、定電流供給回路３４５０及びこれらを制御する論理回路からなる。

【0143】

トランスファゲート３４１０は、並列に接続したｎ型トランジスタ３４１１とｐ型トランジスタ３４１２からなり、インバータ３４１３によって生成された論理回路の出力の相補信号によって駆動され、電圧ＶＢＬをソース線ＳＬに供給する。

【0144】

トランスファゲート３４２０は、並列に接続されたｎ型トランジスタ３４２１とｐ型トランジスタ３４２２とからなり、インバータ３４２３によって生成された論理回路の出力の相補信号によって駆動され、電圧ＶＳＬをソース線ＳＬに供給する。

【0145】

定電流供給回路３４５０は、抵抗３４５６（さらに別の定電流回路であってもよい）とゲートとソースが接続されたｐ型トランジスタ３４５５とからなる定電流源と、ｐ型トランジスタ３４５５とゲートが共通接続されたｐ型トランジスタ３４５４とを有する。ｐ型トランジスタ３４５５とｐ型トランジスタ３４５４とは同一の半導体基板上に形成されているため、そのチャネル幅が等しければ、両者に流れる電流は一致する。そして、この電流（１０μＡ）は、並列に接続されたｎ型トランジスタ３４５１とｐ型トランジスタ３４５２からなりインバータ３４５８によって生成された論理回路の出力の相補信号によって駆動されるトランスファゲートを経由して、ソース線ＳＬに供給される。

【0146】

論理回路は、インバータ３４３１、ＮＡＮＤゲート３４３２、ＮＡＮＤゲート３４３３、インバータ３４３４、ＮＡＮＤゲート３４３５、ＮＡＮＤゲート３４３６、インバータ３４３７、インバータ３４３８、ＮＡＮＤゲート３４３９、ＮＡＮＤゲート３４４０からなる。この論理回路は、読み出し動作期間に、選択行ブロックのソース線ＳＬに定電流供給回路３４５０から定電流（１０μＡ）を供給するように制御する。さらに、この論理回路は、書き込み動作時において非選択の行ブロックに限り、ソース線ＳＬにＶＳＬを供給し、それ以外の条件ではソース線にＶＢＬを供給するよう、トランスファゲート３４３１、３４３２を制御するのは第３の実施形態にかかる半導体記憶装置と同様である。

【0147】

［５－４第４の実施形態の効果］
以上のように構成することにより、第４の実施形態にかかる半導体記憶装置は、第４の実施形態にかかる半導体装置に加えて、定電流をソースから供給することで、読み出しの感度を向上することが可能となる。その結果、大幅に信頼性を向上させた半導体記憶装置を提供することが可能となる。

【0148】

［６第５の実施形態］
以上、第１～第４の実施形態を説明したが、これら実施形態においては、読み出し動作時の選択ワード線の電圧ＶＥＥは、例えば－１．５Ｖで固定されていた。しかしながら、書き込み動作と消去動作を繰り返すと、メモリセルを構成するトランジスタのしきい値が変動する。具体的にはしきい値の絶対値が徐々に大きくなる。その原因は、消去しきれない残留電荷や界面準位が発生するからである。しかし、このしきい値の変動は時間の経過と共に回復することもある。よって、消去動作の直後と、数ヶ月後、数年後で、最適な選択ワード線の電圧が異なる。

【0149】

上記問題を解決するため、メモリセルアレイの一部の行をダミーセルの領域として区画する。そして、その区画に所定のデータ（例えば、１０１０１０１０・・・）を書き込む。次いで、ダミーセルのＶＥＥを例えば－０．５Ｖ～－２Ｖの範囲で読み出し、読み出しエラーとならないＶＥＥの範囲を測定し、その範囲内で最適なＶＥＥの値を再設定する。この再設定は外部のシステムからのトリガーに応じて行っても良いし、タイムスタンプを保存することによって、所定期間が経過するタイミングで行っても良いし、起動のタイミングで自動的に行っても良い。

【0150】

再設定のシーケンスの一例として、ＶＥＥを初期値に設定し、ダミーセルの領域のデータを読み出し、これが所定のデータかどうかを比較し、読み出しエラーが生じない場合はその値をＶＥＥとして再設定し、読み出しエラーが生じていた場合には、ＶＥＥ＝ＶＥＥ＋ΔＶＥＥとして再度読み出しを行う。そして、このループを繰り返す。

【0151】

ＶＥＥの再設定のシーケンスは、半導体記憶装置外部のＣＰＵ等から制御してもよいし、半導体記憶装置内部にハードウェアシーケンサーを設け、これによって制御してもよい。いずれの場合にもＶＥＥの電圧を制御するためのレジスタが必要である。そして、そのレジスタに値を書き込むことによってＶＥＥの電圧が変動する。

【0152】

以上のとおりの、ＶＥＥの再設定のシーケンスを導入することによって、半導体記憶装置のしきい値の変動にかかわらず読み出しを最適化することができる。

【0153】

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

【0154】

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0155】

２００半導体記憶装置
２１０メモリセルアレイ
２２０ワード線駆動回路
２３０カラムスイッチ
２４０センスアンプ回路
２５０データ入出力回路
２６０ソース線駆動回路
２７０制御回路

【図1】