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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024075339
(43)【公開日】2024-06-03
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240527BHJP
H01L 29/06 20060101ALI20240527BHJP
H01L 21/336 20060101ALI20240527BHJP
H01L 29/12 20060101ALI20240527BHJP
H01L 29/739 20060101ALI20240527BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 653A
H01L29/78 652J
H01L29/78 652P
H01L29/06 301M
H01L29/06 301G
H01L29/06 301V
H01L29/78 658A
H01L29/78 658F
H01L29/78 652M
H01L29/78 652D
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022186720
(22)【出願日】2022-11-22
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】奥村 啓樹
(57)【要約】
【課題】ゲート抵抗を容易に内蔵することができる半導体装置を提供する。
【解決手段】第１導電型のドリフト層２と、ドリフト層２の上面側に設けられた第２導電型のベース領域３ａ～３ｄと、ドリフト層２の上面側に設けられた第１導電型の主領域４ａ～４ｄと、ドリフト層２の上面側に設けられ、活性部１０１の両端に亘って一方向に延伸するゲートトレンチ１０ｂに、ゲート絶縁膜６を介して埋め込まれたゲート電極７ｂと、活性部１０１の外周側に設けられ、ゲート電極７ｂに電気的に接続されるゲートランナー２１と、ゲートランナー２１よりも内側に設けられたゲートパッド２０と、ドリフト層２の上面側に設けられ、活性部１０１の両端に亘って一方向に延伸する抵抗用トレンチ１０ｄ～１０ｇに、絶縁膜６を介して埋め込まれ、ゲートパッド２０とゲートランナー２１の間に電気的に接続される抵抗層７ｄ～７ｇとを備える。
【選択図】図３
【解決手段】第１導電型のドリフト層２と、ドリフト層２の上面側に設けられた第２導電型のベース領域３ａ～３ｄと、ドリフト層２の上面側に設けられた第１導電型の主領域４ａ～４ｄと、ドリフト層２の上面側に設けられ、活性部１０１の両端に亘って一方向に延伸するゲートトレンチ１０ｂに、ゲート絶縁膜６を介して埋め込まれたゲート電極７ｂと、活性部１０１の外周側に設けられ、ゲート電極７ｂに電気的に接続されるゲートランナー２１と、ゲートランナー２１よりも内側に設けられたゲートパッド２０と、ドリフト層２の上面側に設けられ、活性部１０１の両端に亘って一方向に延伸する抵抗用トレンチ１０ｄ～１０ｇに、絶縁膜６を介して埋め込まれ、ゲートパッド２０とゲートランナー２１の間に電気的に接続される抵抗層７ｄ～７ｇとを備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
活性部、及び前記活性部の周囲の終端部に設けられた第１導電型のドリフト層と、
前記活性部の前記ドリフト層の上面側に設けられた第２導電型のベース領域と、
前記活性部の前記ドリフト層の上面側に前記ベース領域に接して設けられた第１導電型の主領域と、
前記活性部の前記ドリフト層の上面側に設けられ、前記活性部の両端に亘って一方向に延伸するゲートトレンチに、ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記活性部の外周側に設けられ、前記ゲート電極に電気的に接続されるゲートランナーと、
前記活性部の前記ゲートランナーよりも内側に設けられたゲートパッドと、
前記活性部の前記ドリフト層の上面側に設けられ、前記活性部の両端に亘って前記一方向に延伸する抵抗用トレンチに、絶縁膜を介して埋め込まれ、前記ゲートパッドと前記ゲートランナーの間に電気的に接続される抵抗層と、
を備える
半導体装置。
前記活性部の前記ドリフト層の上面側に設けられた第２導電型のベース領域と、
前記活性部の前記ドリフト層の上面側に前記ベース領域に接して設けられた第１導電型の主領域と、
前記活性部の前記ドリフト層の上面側に設けられ、前記活性部の両端に亘って一方向に延伸するゲートトレンチに、ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記活性部の外周側に設けられ、前記ゲート電極に電気的に接続されるゲートランナーと、
前記活性部の前記ゲートランナーよりも内側に設けられたゲートパッドと、
前記活性部の前記ドリフト層の上面側に設けられ、前記活性部の両端に亘って前記一方向に延伸する抵抗用トレンチに、絶縁膜を介して埋め込まれ、前記ゲートパッドと前記ゲートランナーの間に電気的に接続される抵抗層と、
を備える
半導体装置。
【請求項2】
前記抵抗用トレンチの深さが、前記ゲートトレンチの深さよりも深い
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記ドリフト層の上面側に前記ゲートトレンチに隣り合うように設けられ、前記活性部の両端に亘って一方向に延伸するソーストレンチに、絶縁膜を介して埋め込まれた導電層と、
前記ソーストレンチの下面及び側面に接して設けられた第２導電型の電界緩和領域と、
を更に備える
請求項１又は２に記載の半導体装置。
前記ソーストレンチの下面及び側面に接して設けられた第２導電型の電界緩和領域と、
を更に備える
請求項１又は２に記載の半導体装置。
【請求項4】
前記抵抗用トレンチの深さが、前記ソーストレンチの深さと同一である
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記抵抗用トレンチが互いに離間して複数設けられ、
前記複数の抵抗用トレンチに埋め込まれた複数の前記抵抗層が並列接続される
請求項１又は２に記載の半導体装置。
前記複数の抵抗用トレンチに埋め込まれた複数の前記抵抗層が並列接続される
請求項１又は２に記載の半導体装置。
【請求項6】
前記抵抗用トレンチが互いに離間して複数設けられ、
前記複数の抵抗用トレンチの互いの間隔が、前記ゲートトレンチと前記ソーストレンチとの間隔と同一である
請求項３に記載の半導体装置。
前記複数の抵抗用トレンチの互いの間隔が、前記ゲートトレンチと前記ソーストレンチとの間隔と同一である
請求項３に記載の半導体装置。
【請求項7】
前記抵抗用トレンチの下面及び側面に接して設けられた第２導電型の電界緩和領域を更に備える
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項8】
前記ゲートランナーの直下の前記ドリフト層の上面側に設けられ、前記活性部の両端に亘って一方向に延伸する外周側トレンチに、絶縁膜を介して埋め込まれた導電層を更に備える
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項9】
前記外周側トレンチの深さが、前記抵抗用トレンチの深さと同一である
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項10】
前記外周側トレンチの下面及び側面に接して設けられた第２導電型の電界緩和領域を更に備える
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項11】
前記終端部に、前記抵抗用トレンチと同一の深さの段差部が設けられている
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項12】
前記終端部に、第２導電型のガードリングが設けられている
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項13】
前記抵抗層の上端の位置が、前記ゲート電極の上端の位置と同一である
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項14】
前記抵抗層の上端が、前記ゲート電極の上端よりも上方に位置する
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項15】
前記複数の抵抗用トレンチに埋め込まれた抵抗層同士が接続部により接続されている
請求項１４に記載の半導体装置。
請求項１４に記載の半導体装置。
【請求項16】
前記抵抗用トレンチが互いに離間して複数設けられ、
前記複数の抵抗用トレンチが、
前記ゲートトレンチよりも深い第１トレンチと、
前記ゲートトレンチと同一の深さの第２トレンチと、
を備える
請求項１又は２に記載の半導体装置。
前記複数の抵抗用トレンチが、
前記ゲートトレンチよりも深い第１トレンチと、
前記ゲートトレンチと同一の深さの第２トレンチと、
を備える
請求項１又は２に記載の半導体装置。
【請求項17】
前記抵抗用トレンチが互いに離間して複数設けられ、
前記複数の抵抗用トレンチに埋め込まれた複数の前記抵抗層が直列接続される
請求項１又は２に記載の半導体装置。
前記複数の抵抗用トレンチに埋め込まれた複数の前記抵抗層が直列接続される
請求項１又は２に記載の半導体装置。
【請求項18】
前記ドリフト層は、炭化珪素からなるエピタキシャル成長層で構成されている
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項19】
前記ゲート電極及び前記抵抗層は、ポリシリコンで構成されている
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項20】
活性部、及び前記活性部の周囲の終端部に第１導電型のドリフト層を形成する工程と、
前記活性部の前記ドリフト層の上面側に第２導電型のベース領域を形成する工程と、
前記活性部の前記ドリフト層の上面側に前記ベース領域に接して第１導電型の主領域を形成する工程と、
前記活性部の前記ドリフト層の上面側に、前記活性部の両端に亘って一方向に延伸するゲートトレンチを形成する工程と、
前記ゲートトレンチにゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記活性部の外周側に、前記ゲート電極に電気的に接続されるゲートランナーを形成する工程と、
前記活性部の前記ゲートランナーよりも内側にゲートパッドを形成する工程と、
前記活性部の前記ドリフト層の上面側に、前記活性部の両端に亘って前記一方向に延伸する抵抗用トレンチを形成する工程と、
前記抵抗用トレンチに絶縁膜を介して、前記ゲートパッドと前記ゲートランナーの間に電気的に接続される抵抗層を埋め込む工程と、
を含む半導体装置の製造方法。
前記活性部の前記ドリフト層の上面側に第２導電型のベース領域を形成する工程と、
前記活性部の前記ドリフト層の上面側に前記ベース領域に接して第１導電型の主領域を形成する工程と、
前記活性部の前記ドリフト層の上面側に、前記活性部の両端に亘って一方向に延伸するゲートトレンチを形成する工程と、
前記ゲートトレンチにゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記活性部の外周側に、前記ゲート電極に電気的に接続されるゲートランナーを形成する工程と、
前記活性部の前記ゲートランナーよりも内側にゲートパッドを形成する工程と、
前記活性部の前記ドリフト層の上面側に、前記活性部の両端に亘って前記一方向に延伸する抵抗用トレンチを形成する工程と、
前記抵抗用トレンチに絶縁膜を介して、前記ゲートパッドと前記ゲートランナーの間に電気的に接続される抵抗層を埋め込む工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
特許文献１には、トレンチ型のゲート電極を有するＩＧＢＴ素子と、抵抗素子であるトレンチ型内蔵ゲート抵抗とを有する半導体装置において、複数の内蔵ゲート抵抗を並列接続し、長さを調節することで抵抗値を変化させることが開示されている。特許文献２には、ソーストレンチをゲートトレンチよりも深い構造としたダブルトレンチ構造が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－２９４３０１号公報
【特許文献2】特開２０１９－１６１２００号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トレンチゲート型の半導体装置において、基板の上面に絶縁膜を介してゲート抵抗を形成する場合、工数が増大するため、ゲート抵抗を内蔵させることは容易ではない。
【0005】
本開示は、上記課題を鑑み、ゲート抵抗を容易に内蔵することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本開示の一態様は、活性部、及び活性部の周囲の終端部に設けられた第１導電型のドリフト層と、活性部のドリフト層の上面側に設けられた第２導電型のベース領域と、活性部のドリフト層の上面側にベース領域に接して設けられた第１導電型の主領域と、活性部のドリフト層の上面側に設けられ、活性部の両端に亘って一方向に延伸するゲートトレンチに、ゲート絶縁膜を介して埋め込まれたゲート電極と、活性部の外周側に設けられ、ゲート電極に電気的に接続されるゲートランナーと、活性部のゲートランナーよりも内側に設けられたゲートパッドと、活性部のドリフト層の上面側に設けられ、活性部の両端に亘って一方向に延伸する抵抗用トレンチに、絶縁膜を介して埋め込まれ、ゲートパッドとゲートランナーの間に電気的に接続される抵抗層と、を備える半導体装置であることを要旨とする。
【0007】
本開示の他の態様は、活性部、及び活性部の周囲の終端部に第１導電型のドリフト層を形成する工程と、活性部のドリフト層の上面側に第２導電型のベース領域を形成する工程と、活性部のドリフト層の上面側にベース領域に接して第１導電型の主領域を形成する工程と、活性部のドリフト層の上面側に、活性部の両端に亘って一方向に延伸するゲートトレンチを形成する工程と、ゲートトレンチにゲート絶縁膜を介してゲート電極を埋め込む工程と、活性部の外周側に、ゲート電極に電気的に接続されるゲートランナーを形成する工程と、活性部のゲートランナーよりも内側にゲートパッドを形成する工程と、活性部のドリフト層の上面側に、活性部の両端に亘って一方向に延伸する抵抗用トレンチを形成する工程と、抵抗用トレンチに絶縁膜を介して、ゲートパッドとゲートランナーの間に電気的に接続される抵抗層を埋め込む工程と、を含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0008】
本開示によれば、ゲート抵抗を容易に内蔵することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係る半導体装置の一例を示す平面概略図である。
【図6】第１実施形態に係る半導体モジュールの一例を示す概略図である。
【図7】比較例に係る半導体装置を示す平面概略図である。
【図8】第１実施形態に係る半導体装置の製造方法の一例を説明するための断面概略図である。
【図16】第２実施形態に係る半導体装置の一例を示す断面概略図である。
【図17】第３実施形態に係る半導体装置の一例を示す断面概略図である。
【図18】第４実施形態に係る半導体装置の一例を示す断面概略図である。
【図19】第５実施形態に係る半導体装置の一例を示す断面概略図である。
【図20】第６実施形態に係る半導体装置の一例を示す断面概略図である。
【図21】第７実施形態に係る半導体装置の一例を示す断面概略図である。
【図22】第８実施形態に係る半導体装置の一例を示す断面概略図である。
【図23】第９実施形態に係る半導体装置の一例を示す平面概略図である。
【図24】第１０実施形態に係る半導体装置の一例を示す平面概略図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して、本開示の第１～第１０実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第１０実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0011】
本明細書において、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のＭＯＳトランジスタのソース領域は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主領域（第１主領域）」である。また、ＭＯＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等のサイリスタにおいては、「一方の主領域」はカソード領域として選択可能である。ＭＯＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域（第２主領域）」である。本明細書において単に「主領域」というときは、当業者の技術常識から妥当な第１主領域又は第２主領域のいずれかを意味する。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、「上面」は「おもて面」と読み替えてもよく、「下面」は「裏面」と読み替えてもよい。
【0013】
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0014】
（第１実施形態）
＜半導体装置の構造＞
第１実施形態に係る半導体装置（半導体チップ）は、図１に示すように、活性素子を含む活性部１０１と、活性部１０１の周囲に設けられ、耐圧構造を有する終端部１０２とを含む。活性部１０１は矩形の平面パターンを有する。活性部１０１の外周側には、ゲートランナー（ゲートフィンガ）２１が設けられている。ゲートランナー２１は、枠状の平面パターンを有する。ゲートランナー２１は、活性部１０１に含まれる活性素子のゲート電極に電気的に接続されている。
＜半導体装置の構造＞
第１実施形態に係る半導体装置（半導体チップ）は、図１に示すように、活性素子を含む活性部１０１と、活性部１０１の周囲に設けられ、耐圧構造を有する終端部１０２とを含む。活性部１０１は矩形の平面パターンを有する。活性部１０１の外周側には、ゲートランナー（ゲートフィンガ）２１が設けられている。ゲートランナー２１は、枠状の平面パターンを有する。ゲートランナー２１は、活性部１０１に含まれる活性素子のゲート電極に電気的に接続されている。
【0015】
活性部１０１の一部にはゲートパッド２０が設けられている。ゲートパッド２０にはボンディングワイヤが接続可能であり、ボンディングワイヤを介してゲートドライブ回路が接続される。ゲートパッド２０とゲートランナー２１との間には、内蔵抵抗部１００が設けられている。ゲートパッド２０とゲートランナー２１とは、内蔵抵抗部１００を介して電気的に接続されている。
【0016】
図１に示した内蔵抵抗部１００の周辺を囲む領域Ａを拡大した平面概略図を図２に示す。図２では、第１実施形態に係る半導体装置に含まれるトレンチ１０ａ～１０ｉを破線で模式的に示している。トレンチ１０ａ～１０ｉは、互いに平行に、活性部１０１の両端に亘って一方向（図２の左右方向）に延伸するストライプ状の平面パターンを有する。トレンチ１０ａ～１０ｉの幅は互いに略同一であり、トレンチ１０ａ～１０ｉの間隔は互いに略同一である。トレンチ１０ａ～１０ｉの長手方向の両端の位置は、活性部１０１の外周の端部の位置と一致する。第１実施形態に係る半導体装置は、活性部１０１の全領域に亘って、トレンチ１０ａ～１０ｉと同様の多数のトレンチを含む。
【0017】
図２のＡ－Ａ´線の断面概略図を図３に示す。図３に示すように、第１実施形態に係る半導体装置は、活性部１０１及び終端部１０２に亘って設けられた第１導電型（ｎ－型）のドリフト層２を備える。ドリフト層２は、炭化珪素（ＳｉＣ）からなるエピタキシャル成長層で構成されている。
【0018】
図３では、活性部１０１が、活性素子としてトレンチゲート構造の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む場合を例示する。活性部１０１において、ドリフト層２の上部には、第２導電型（ｐ型）のベース領域３ａ～３ｄが選択的に設けられている。ベース領域３ａ～３ｄの上面側には、ベース領域３ａ～３ｄに接するように、ｎ＋型の第１主領域（ソース領域）４ａ～４ｄが選択的に設けられている。
【0019】
ドリフト層２の上面から、ドリフト層２の上面の法線方向である深さ方向に向かって、トレンチ（ソーストレンチ）１０ａ，１０ｃと、ソーストレンチ１０ａ，１０ｃに挟まれたトレンチ（ゲートトレンチ）１０ｂが設けられている。即ち、第１実施形態に係る半導体装置は、ゲートトレンチ１０ｂ及びソーストレンチ１０ａ，１０ｃを有するダブルトレンチ構造である。なお、ソーストレンチ１０ａ，１０ｃを有さず、ゲートトレンチ１０ｂを有するトレンチゲート型の構造であってもよい。図３では活性部１０１の一部のみを図示しているが、活性部１０１には、ソーストレンチ１０ａ及びゲートトレンチ１０ｂを単位構造として、同様の単位構造が繰り返し設けられている。
【0020】
ソーストレンチ１０ａ，１０ｃの深さｄ１は、ゲートトレンチ１０ｂの深さｄ２よりも深い。なお、ソーストレンチ１０ａ，１０ｃの深さｄ１は、ゲートトレンチ１０ｂの深さｄ２と略同一であってもよい。ソーストレンチ１０ａ，１０ｃの幅ｗ１は、ゲートトレンチ１０ｂの幅ｗ２と略同一である。なお、ソーストレンチ１０ａ，１０ｃの幅ｗ１は、ゲートトレンチ１０ｂの幅ｗ２と異なっていてもよい。ソーストレンチ１０ａ，１０ｃは、ゲートトレンチ１０ｂと間隔ｓ１でそれぞれ離間する。
【0021】
ソース領域４ａ及びベース領域３ａは、ソーストレンチ１０ａの左側のメサ部に設けられている。ここで、「メサ部」とは、ドリフト層２の隣り合うトレンチに挟まれた部分であり、トレンチの下面よりも上方の部分として定義される。ソース領域４ｂ及びベース領域３ｂは、ソーストレンチ１０ａとゲートトレンチ１０ｂに挟まれたメサ部に設けられている。ソース領域４ｃ及びベース領域３ｃは、ゲートトレンチ１０ｂとソーストレンチ１０ｃに挟まれたメサ部に設けられている。ソース領域４ｄ及びベース領域３ｄは、ソーストレンチ１０ｃの右側のメサ部に設けられている。
【0022】
ゲートトレンチ１０ｂの左側の側面にはソース領域４ｂ及びベース領域３ｂが接している。ゲートトレンチ１０ｂの右側の側面にはソース領域４ｃ及びベース領域３ｃが接している。ゲートトレンチ１０ｂの下面及び両側の側面に沿ってゲート絶縁膜である絶縁膜６が設けられている。ゲートトレンチ１０ｂの内側には絶縁膜６を介してゲート電極７ｂが埋め込まれている。ゲートトレンチ１０ｂに埋め込まれたゲート絶縁膜としての絶縁膜６及びゲート電極７ｂにより絶縁ゲート型電極構造（６，７ｂ）が構成されている。絶縁ゲート型電極構造（６，７ｂ）は、ゲートトレンチ１０ｂの側面に接する部分のベース領域３ｂ，３ｃの表面ポテンシャルを制御する。
【0023】
絶縁膜６としては、シリコン酸化膜（ＳｉＯ２膜）の他、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【0024】
ゲート電極７ｂの材料としては、例えば燐（Ｐ）等のｎ型不純物又はボロン（Ｂ）等のｐ型不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）や、チタン（Ｔｉ）又はタングステン（Ｗ）等の高融点金属等が使用可能である。ゲート電極７ｂをｐ型のポリシリコン層で構成する場合には、ゲート閾値電圧を上げることができる。ゲート電極７ｂをｎ型のポリシリコン層で構成する場合には、スイッチング動作を高速化できる。
【0025】
図３の断面視では、ゲート電極７ｂの下面、両側の側面及び上面である全周は、絶縁膜６により被覆されている。ゲート電極７ｂの上面側には絶縁膜６を介して層間絶縁膜８が設けられている。ゲート電極７ｂは、図３の紙面の手前側又は奥側において絶縁膜６及び層間絶縁膜８に設けられたコンタクトホール（ゲートコンタクトホール）を介して、ゲートランナー２１に電気的に接続されている。
【0026】
層間絶縁膜８としては、例えばボロン（Ｂ）及び燐（Ｐ）を添加したシリコン酸化膜（ＢＰＳＧ膜）が用いられる。層間絶縁膜８としては、燐（Ｐ）を添加したシリコン酸化膜（ＰＳＧ膜）、「ＮＳＧ」と称される燐（Ｐ）やボロン（Ｂ）を含まないノンドープのシリコン酸化膜、ボロン（Ｂ）を添加したシリコン酸化膜（ＢＳＧ膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）等でもよく、これらの積層膜でもよい。
【0027】
ドリフト層２には、ソーストレンチ１０ａ，１０ｃの下面及び側面に接するようにｐ＋型の電界緩和領域５ａ，５ｂが設けられている。電界緩和領域５ａ，５ｂの不純物濃度は、ベース領域３ａ～３ｄの不純物濃度よりも高い。電界緩和領域５ａ，５ｂは、ゲートトレンチ１０ｂの底部のゲート絶縁膜６における電界集中を緩和し、ゲートトレンチ１０ｂの底部のゲート絶縁膜６を保護する機能を有する。電界緩和領域５ａ，５ｂは、ソーストレンチ１０ａ，１０ｃを形成した後に、ソーストレンチ１０ａ，１０ｃの側面及び下面にイオン注入により形成可能である。
【0028】
ソーストレンチ１０ａの左側の側面には、電界緩和領域５ａを介してソース領域４ａ及びベース領域３ａが接している。ソーストレンチ１０ａの右側の側面には、電界緩和領域５ａを介してソース領域４ｂ及びベース領域３ｂが接している。ソーストレンチ１０ｃの左側の側面には、電界緩和領域５ｂを介してソース領域４ｃ及びベース領域３ｃが接している。ソーストレンチ１０ｂの右側の側面には、電界緩和領域５ｂを介してソース領域４ｄ及びベース領域３ｄが接している。
【0029】
ソーストレンチ１０ａ，１０ｃの下面及び両側の側面に沿って絶縁膜６が設けられている。ソーストレンチ１０ａ，１０ｃの内側には絶縁膜６を介して導電層７ａ，７ｃが埋め込まれている。導電層７ａ，７ｃは、ゲート電極７ｂと同様の材料からなり、例えばｎ型不純物又はｐ型不純物を高不純物濃度に添加したポリシリコン層で形成されている。導電層７ａ，７ｃの下面、両側の側面及び上面である全周は、絶縁膜６により被覆されてよい。この場合、導電層７ａ，７ｃは浮遊電位となる。また、絶縁膜６にコンタクトホールを設け、導電層７ａ，７ｃをソース電極２８と接続してもよい。この場合、導電層７ａ，７ｃはソース電極２８と同電位となる。
【0030】
導電層７ａ，７ｃの上面側には、絶縁膜６を介して、第１主電極（ソース電極）２８が設けられている。ソース電極２８は、層間絶縁膜８のコンタクトホール（ソースコンタクトホール）を介して、ソース領域４ａ～４ｄ及び電界緩和領域５ａ，５ｂに接続されている。ソース電極２８は、例えばアルミニウム（Ａｌ）膜やアルミニウム－シリコン（Ａｌ－Ｓｉ）膜で構成することができる。ソース領域４ａ～４ｄ及び電界緩和領域５ａ，５ｂの上面と、ソース電極２８の間には、ソース領域４ａ～４ｄ及び電界緩和領域５ａ，５ｂとオーミック接触するためのニッケルシリサイド（ＮｉＳｉｘ）等からなるシリサイド層や、窒化チタン（ＴｉＮ）又はチタン（Ｔｉ）等からなるバリアメタル層が設けられていてもよい。
【0031】
ドリフト層２の下面側には、ドリフト層２よりも高不純物濃度のｎ＋型の第２主領域（ドレイン領域）１が設けられている。ドレイン領域１は、ＳｉＣからなる半導体基板で構成されている。
【0032】
ドレイン領域１の下面側には第２主電極（ドレイン電極）１１が設けられている。ドレイン電極１１としては、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜を積層してもよい。また、ドレイン領域１とドレイン電極１１との間にニッケルシリサイド（ＮｉＳｉｘ）等からなるシリサイド層が設けられてもよい。
【0033】
活性部１０１のソーストレンチ１０ｃよりも外周側において、ドリフト層２の上部には複数のトレンチ（抵抗用トレンチ）１０ｄ～１０ｇが設けられている。抵抗用トレンチ１０ｄ～１０ｇは活性素子としては機能せず、抵抗用トレンチ１０ｄ～１０ｇの一部が図２に示した内蔵抵抗部１００を構成する。なお、図３では、４本の抵抗用トレンチ１０ｄ～１０ｇが設けられた場合を例示するが、抵抗用トレンチの本数は限定されず、１～３本の抵抗用トレンチが設けられていてもよく、５本以上の抵抗用トレンチが設けられていてもよい。
【0034】
抵抗用トレンチ１０ｄ～１０ｇの深さｄ３は、ゲートトレンチ１０ｂの深さｄ２よりも深く、ソーストレンチ１０ａ，１０ｃの深さｄ１と略同一である。なお、抵抗用トレンチ１０ｄ～１０ｇの深さｄ３は、ソーストレンチ１０ａ，１０ｃの深さｄ１と異なっていてもよい。また、抵抗用トレンチ１０ｄ～１０ｇの深さｄ３は、ソーストレンチ１０ａ，１０ｃの深さｄ１よりも浅く、ゲートトレンチ１０ｂの深さｄ２と略同一であってもよい。
【0035】
抵抗用トレンチ１０ｄ～１０ｇの幅ｗ３は、ソーストレンチ１０ａ，１０ｃの幅ｗ１及びゲートトレンチ１０ｂの幅ｗ２と略同一である。なお、抵抗用トレンチ１０ｄ～１０ｇの幅ｗ３は、ソーストレンチ１０ａ，１０ｃの幅ｗ１及びゲートトレンチ１０ｂの幅ｗ２と異なっていてもよい。抵抗用トレンチ１０ｄ～１０ｇの互いの間隔ｓ２は、ソーストレンチ１０ａ，１０ｃとゲートトレンチ１０ｂの間隔ｓ１と略同一である。なお、抵抗用トレンチ１０ｄ～１０ｇの互いの間隔ｓ２は、ソーストレンチ１０ａ，１０ｃとゲートトレンチ１０ｂの間隔ｓ１と異なっていてもよい。
【0036】
抵抗用トレンチ１０ｄ～１０ｇの下面及び両側の側面に接するように、ドリフト層２の上部には、ｐ＋型の電界緩和領域５ｃが設けられている。図３の断面視において、電界緩和領域５ｃは、抵抗用トレンチ１０ｄの左側から抵抗用トレンチ１０ｇの右側に亘って蛇行する断面形状を有する。
【0037】
抵抗用トレンチ１０ｄ～１０ｇには、絶縁膜６を介して抵抗層７ｄ～７ｇが埋め込まれている。抵抗層７ｄ～７ｇは、ゲート電極７ｂ及び導電層７ａ，７ｃと同様の材料からなり、例えばｎ型不純物又はｐ型不純物を高不純物濃度に添加したポリシリコン層で形成されている。抵抗層７ｄ～７ｇの下面、両側の側面及び上面である全周は、絶縁膜６により被覆されている。抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇの上端の位置は、ソーストレンチ１０ａ，１０ｃに埋め込まれた導電層７ａ，７ｃ及びゲートトレンチ１０ｂに埋め込まれたゲート電極７ｂの上端の位置と略一致する。抵抗層７ｄ～７ｇの上面側には、絶縁膜６を介して層間絶縁膜８が設けられている。
【0038】
活性部１０１の抵抗用トレンチ１０ｇよりも外周側において、ドリフト層２の上部には、複数のトレンチ（外周側トレンチ）１０ｈ，１０ｉが設けられている。なお、図３では、２本の外周側トレンチ１０ｈ，１０ｉを含む場合を例示するが、外周側トレンチの本数は限定されない。１～３本の外周側トレンチを含んでいてもよく、５本以上の外周側トレンチを含んでいてもよい。
【0039】
外周側トレンチ１０ｈ，１０ｉの深さｄ４は、ゲートトレンチ１０ｂの深さｄ２よりも深く、ソーストレンチ１０ａ，１０ｃの深さｄ１及び抵抗用トレンチ１０ｄ～１０ｇの深さｄ３と略同一である。外周側トレンチ１０ｈ，１０ｉの幅ｗ４は、ソーストレンチ１０ａ，１０ｃの幅ｗ１、ゲートトレンチ１０ｂの幅ｗ２及び抵抗用トレンチ１０ｄ～１０ｇの幅ｗ３と略同一である。外周側トレンチ１０ｈ，１０ｉの間隔ｓ３は、ソーストレンチ１０ａ，１０ｃとゲートトレンチ１０ｂの間隔ｓ１、及び抵抗用トレンチ１０ｄ～１０ｇの間隔ｓ２と略同一である。
【0040】
外周側トレンチ１０ｈ，１０ｉには、絶縁膜６を介して導電層７ｈ，７ｉが埋め込まれている。導電層７ｈ，７ｉは、ゲート電極７ｂ、導電層７ａ，７ｃ及び抵抗層７ｄ～７ｇと同様の材料からなり、例えばｎ型不純物又はｐ型不純物を高不純物濃度に添加したポリシリコン層で形成されている。導電層７ｈ，７ｉの下面、両側の側面及び上面である全周は、絶縁膜６により被覆されている。導電層７ｈ，７ｉの上面側には、絶縁膜６を介してゲートランナー２１が設けられている。
【0041】
活性部１０１の外周側に設けられた終端部１０２には、段差部１０ｊが設けられている。段差部１０ｊの深さｄ５は、ソーストレンチ１０ａ，１０ｃの深さｄ１、抵抗用トレンチ１０ｄ～１０ｇの深さｄ３、外周側トレンチ１０ｈ，１０ｉの深さｄ４と略同一である。段差部１０ｊには、活性部１０１側から連続してｐ＋型の電界緩和領域５ｃが設けられている。電界緩和領域５ｃの端部よりも外周側には、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、ガードリング、フィールドプレート、リサーフ等の構造のうち少なくとも一つを備えてよい。本例においては、複数のｐ＋型のガードリング５ｄ～５ｆが設けられている。ガードリング５ｄ～５ｆは、互いに離間して同心リング状に設けられている。段差部１０ｊの側壁部の表面には配線層２９が設けられている。
【0042】
図２のＡ－Ａ´線に平行なＢ－Ｂ´線の断面概略図を図４に示す。図４に示すように、ドリフト層２の上部には、ソーストレンチ１０ａ，１０ｃ、ゲートトレンチ１０ｂ、抵抗用トレンチ１０ｄ～１０ｇ及び外周側トレンチ１０ｈ，１０ｉが設けられている。ソーストレンチ１０ａ，１０ｃ及びゲートトレンチ１０ｂの上方には、図３に示したソース電極２８から離間して、ソース電極２８と同層のゲートパッド２０が設けられている。内蔵抵抗部１００において、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆの上面側の絶縁膜６及び層間絶縁膜８にコンタクトホール（抵抗用コンタクトホール）が設けられている。抵抗層７ｅ，７ｆは、抵抗用コンタクトホールに設けられたコンタクト２４，２５と、層間絶縁膜８の上面に設けられた配線層２３を介してゲートランナー２１に接続されている。
【0043】
図２のＡ－Ａ´線及びＢ－Ｂ´線に直交する方向であって、抵抗用トレンチ１０ｅ上を通過するＣ－Ｃ´線の断面概略図を図５に示す。図５に示すように、抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅは、絶縁膜６及び層間絶縁膜８に設けられたコンタクトホール（抵抗用コンタクトホール）内のコンタクト２４と、層間絶縁膜８の上面に設けられた配線層２３を介して図２に示したゲートランナー２１に接続されると共に、絶縁膜６及び層間絶縁膜８に設けられたコンタクトホール（抵抗用コンタクトホール）内のコンタクト２６と、層間絶縁膜８の上面に設けられた配線層２２を介して図２及び図４に示したゲートパッド２０に接続されている。図５に抵抗の回路記号で模式的に示すように、コンタクト２４及びコンタクト２６の間の抵抗層７ｅが抵抗体となる。
【0044】
図２に示すように、抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅは、コンタクト２４を介して配線層２３に接続されると共に、コンタクト２４の接合部から所定の間隔で離間したコンタクト２６を介して配線層２２に接続されている。抵抗用トレンチ１０ｆに埋め込まれた抵抗層７ｆは、コンタクト２５を介して配線層２３に接続されると共に、コンタクト２５から所定の間隔で離間したコンタクト２７を介して配線層２２に接続される。即ち、内蔵抵抗部１００において、コンタクト２４及びコンタクト２６の間の抵抗層７ｅと、コンタクト２５及びコンタクト２７の間の抵抗層７ｆが並列接続されて抵抗体として機能する。
【0045】
内蔵抵抗部１００の抵抗値は、抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇに接続されるコンタクトの位置（換言すれば、コンタクト間の抵抗層７ｄ～７ｇの長さ）及び抵抗体として並列接続する抵抗層７ｄ～７ｇの本数を調整することにより適宜調整可能である。例えば、図２に示したコンタクト２４とコンタクト２６との間隔及びコンタクト２５とコンタクト２７との間隔を大きくすることにより、内蔵抵抗部１００全体の抵抗値を増大させることができる。並列接続する抵抗層７ｄ～７ｇの本数を増大させることで、内蔵抵抗部１００全体の抵抗値を減少させることができる。
【0046】
第１実施形態に係る半導体装置の動作時は、ソース電極２８をアース電位として、ドレイン電極１１に正電圧を印加し、ゲート電極７ｂに閾値以上の正電圧を印加すると、ベース領域３ｂ，３ｃのゲートトレンチ１０ｂの側面側に反転層（チャネル）が形成されてオン状態となる。反転層は、ベース領域３ｂ，３ｃがゲート電極７ｂに対向する位置に挟まれた絶縁膜６とベース領域３ｂ，３ｃとの界面となるゲートトレンチ１０ｂの側面に露出したベース領域３ｂ，３ｃの表面に形成される。オン状態では、ドレイン電極１１からドレイン領域１、ドリフト層２、ベース領域３ｂ，３ｃの反転層及びソース領域４ｂ，４ｃを経由してソース電極２８へ電流が流れる。一方、ゲート電極７ｂに印加される電圧が閾値未満の場合、ベース領域３ｂ，３ｃに反転層が形成されないため、オフ状態となり、ドレイン電極１１からソース電極２８へ電流が流れない。
【0047】
第１実施形態に係る半導体装置によれば、例えば活性部１０１の全域において、活性部１０１の両端に亘ってトレンチが設けられた構造等において、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成する。これにより、半導体基板の上面側に抵抗素子を形成する場合と比較して、工数を大幅に増大させることなく、ゲート抵抗を容易に半導体チップに内蔵することができる。
【0048】
更に、ソーストレンチ１０ａ，１０ｃの深さｄ１、抵抗用トレンチ１０ｄ～１０ｇの深さｄ３及び外周側トレンチ１０ｈ，１０ｉの深さｄ４を略同一に揃えることにより、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。
【0049】
更に、ソーストレンチ１０ａ，１０ｃの幅ｗ１、ゲートトレンチ１０ｂの幅ｗ２、抵抗用トレンチ１０ｄ～１０ｇの幅ｗ３及び外周側トレンチ１０ｈ，１０ｉの幅ｗ４を略同一とすることにより、活性部１０１の全体に亘ってトレンチが均等に設けられるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。
【0050】
更に、ソーストレンチ１０ａ，１０ｃとゲートトレンチ１０ｂの間隔ｓ１、抵抗用トレンチ１０ｄ～１０ｇの互いの間隔ｓ２、外周側トレンチ１０ｈ，１０ｉの互いの間隔ｓ３を略同一とすることにより、活性部１０１の全体に亘ってトレンチが均等に設けられるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。
【0051】
更に、ソーストレンチ１０ａ，１０ｃとゲートトレンチ１０ｂの間隔ｓ１、抵抗用トレンチ１０ｄ～１０ｇの下面及び側面と、外周側トレンチ１０ｈ，１０ｉの下面及び側面に接するように電界緩和領域５ｃを設けることにより、ソーストレンチ１０ａ，１０ｃの電界緩和領域５ａ，５ｃと同様の構造となるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。
【0052】
図６は、第１実施形態に係る半導体モジュールの一例の回路図を示す。第１実施形態に係る半導体モジュールは、ゲートドライブ回路３００と、ゲートドライブ回路３００にゲートが電気的に接続された複数の半導体チップ３０１，３０２，…，３０ｎ（ｎは３以上の整数）を備える。ゲートドライブ回路３００と複数の半導体チップ３０１，３０２，…，３０ｎのゲートとの間には配線抵抗Ｒ１が接続される。複数の半導体チップ３０１，３０２，…，３０ｎのそれぞれが、図１～図５に示した第１実施形態に係る半導体装置に対応する。
【0053】
半導体チップ３０１は、配線抵抗Ｒ１に一端が接続された寄生ゲート抵抗Ｒｇ１１と、寄生ゲート抵抗Ｒｇ１１の他端に一端が接続された内部ゲート抵抗Ｒｇ２１と、内部ゲート抵抗Ｒｇ２１の他端にゲートが接続されたトランジスタＴ１を備える。半導体チップ３０２は、配線抵抗Ｒ１に一端が接続された寄生ゲート抵抗Ｒｇ１２と、寄生ゲート抵抗Ｒｇ１２の他端に一端が接続された内部ゲート抵抗Ｒｇ２２と、内部ゲート抵抗Ｒｇ２２の他端に接続されたトランジスタＴ２を備える。半導体チップ３０ｎは、配線抵抗Ｒ１に一端が接続された寄生ゲート抵抗Ｒｇ１ｎ（ｎは３以上の整数）と、寄生ゲート抵抗Ｒｇ１ｎの他端に一端が接続された内部ゲート抵抗Ｒｇ２ｎ（ｎは３以上の整数）と、内部ゲート抵抗Ｒｇ２ｎの他端に接続されたトランジスタＴｎ（ｎは３以上の整数）を備える。
【0054】
トランジスタＴ１，Ｔ２，…，Ｔｎは、第１実施形態に係る半導体装置の活性素子であるＭＯＳＦＥＴに対応する。寄生ゲート抵抗Ｒｇ１１，Ｒｇ１２，…，Ｒｇ１ｎは、第１実施形態に係る半導体装置のゲート電極７ｂの寄生抵抗に対応する。内部ゲート抵抗Ｒｇ２１，Ｒｇ２２，…，Ｒｇｎは、第１実施形態に係る半導体装置の内蔵抵抗部１００に対応する。
【0055】
第１実施形態に係る半導体モジュールによれば、炭化珪素（ＳｉＣ）からなる半導体チップはシリコン（Ｓｉ）からなる半導体チップと比較して良品率が低いため、小さい電流を流す複数の半導体チップ３０１，３０２，…，３０ｎを並列接続し、全体で電流を大きくする場合がある。この場合、半導体チップ３０１，３０２，…，３０ｎを同時にスイッチング動作させる必要があるが、内部ゲート抵抗Ｒｇ２１，Ｒｇ２２，…，Ｒｇｎを寄生ゲート抵抗Ｒｇ１１，Ｒｇ１２，…，Ｒｇ１ｎよりも大きく調整することにより、半導体チップ３０１，３０２，…，３０ｎのスイッチング動作のアンバランスを低減可能となる。
【0056】
図７は、比較例に係る半導体装置を示す。図７に示すように、比較例に係る半導体装置は、ゲートパッド２０とゲートランナー２１との間に内蔵抵抗部１００を備えない点が、図１に示した第１実施形態に係る半導体装置と異なる。比較例に係る半導体装置を、図６に示した半導体モジュールの半導体チップ３０１，３０２，…，３０ｎに適用すると、半導体チップ３０１，３０２，…，３０ｎのスイッチング動作のアンバランスが生じる。これに対して、第１実施形態に係る半導体装置によれば、内蔵抵抗部１００を備えることで、半導体チップ３０１，３０２，…，３０ｎのスイッチング動作のアンバランスを低減可能となる。
【0057】
＜半導体装置の製造方法＞
次に、図４に示した断面図に着目して、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図４に示した断面図に着目して、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0058】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型のＳｉＣからなる半導体基板１（図９参照）を用意する。次に、半導体基板１の上面に、Ｎ等のｎ型不純物が添加され、半導体基板１よりも低不純物濃度のｎ－型のＳｉＣからなるドリフト層２（図９参照）をエピタキシャル成長させる。
【0059】
次に、ドリフト層２の上面にフォトレジスト膜３１（図９参照）を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜３１をパターニングする。パターニングされたフォトレジスト膜３１をイオン注入用マスクとして用いて、ボロン（Ｂ）又はアルミニウム（Ａｌ）等のｐ型不純物をドリフト層２に選択的にイオン注入することにより、活性部１０１のドリフト層２の上部にｐ型のベース領域３（図９参照）を形成する。更に、フォトレジスト膜３１をイオン注入用マスクとして用いて、燐（Ｐ）又は窒素（Ｎ）等のｎ型不純物を、先のｐ型不純物のイオン注入よりも浅い射影飛程でドリフト層２に選択的にイオン注入することにより、図９に示すように、活性部１０１のドリフト層２の上部にｎ＋型のソース領域４を形成する。なお、ｐ型不純物及びｎ型不純物のイオン注入の順番は限定されず、逆の順番であってもよい。その後、フォトレジスト膜３１を除去する。なお、フォトレジスト膜３１の代わりに、酸化膜をパターニングしてイオン注入用マスクとして用いてもよい。
【0060】
次に、ドリフト層２の上面にフォトレジスト膜３２（図１０参照）を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜３２をパターニングする。パターニングされたフォトレジスト膜３２をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術により、ドリフト層２の上部を選択的に除去する。この結果、図１０に示すように、ソーストレンチ１０ａ，１０ｃ、ゲートトレンチ１０ｂ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉ及び段差部１０ｊが選択的に形成される。
【0061】
図１０に示すソーストレンチ１０ａ，１０ｃ、ゲートトレンチ１０ｂ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉ及び段差部１０ｊの深さｄ６は、図３及び図４に示したゲートトレンチ１０ｂの深さｄ２と同一であり、図３及び図４に示したソーストレンチ１０ａ，１０ｃの深さｄ１、抵抗用トレンチ１０ｄ～１０ｇの深さｄ３、外周側トレンチ１０ｈ，１０ｉの深さｄ４及び段差部１０ｊの深さｄ５よりも浅い。ソーストレンチ１０ａ，１０ｃ及びゲートトレンチ１０ｂにより、ベース領域３はベース領域３ａ～３ｄに分割され、ソース領域４はソース領域４ａ～４ｄに分割される。その後、フォトレジスト膜３２を除去する。なお、フォトレジスト膜３２の代わりに、酸化膜をパターニングしてエッチング用マスクとして用いてもよい。
【0062】
次に、ドリフト層２の上面にフォトレジスト膜３３（図１１参照）を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜３３をパターニングする。パターニングされたフォトレジスト膜３３をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術により、ドリフト層２の上部を選択的に除去する。この結果、図１１に示すように、ゲートトレンチ１０ｂ以外のソーストレンチ１０ａ，１０ｃ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉ及び段差部１０ｊが更に深く掘り込まれ、深さｄ７となる。
【0063】
図１１に示すソーストレンチ１０ａ，１０ｃ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉ及び段差部１０ｊの深さｄ７は、図３及び図４に示したソーストレンチ１０ａ，１０ｃの深さｄ１、抵抗用トレンチ１０ｄ～１０ｇの深さｄ３、外周側トレンチ１０ｈ，１０ｉの深さｄ４及び段差部１０ｊの深さｄ５と略同一となる。その後、フォトレジスト膜３３を除去する。なお、フォトレジスト膜３３の代わりに、酸化膜をパターニングしてエッチング用マスクとして用いてもよい。
【0064】
次に、ドリフト層２の上面にフォトレジスト膜３４（図１２参照）を塗布し、フォトリソグラフィ技術等を用いてフォトレジスト膜３４をパターニングする。パターニングされたフォトレジスト膜３４をイオン注入用マスクとして用いて、ボロン（Ｂ）又はアルミニウム（Ａｌ）等のｐ型不純物を、ソーストレンチ１０ａ，１０ｃ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉ及び段差部１０ｊのそれぞれの下面及び側面にイオン注入する。この結果、図１２に示すように、ドリフト層２の上部にｐ＋型の電界緩和領域５ａ～５ｃ及びｐ＋型のガードリング５ｄ～５ｆが形成される。
【0065】
ｐ＋型の電界緩和領域５ａ～５ｃ及びｐ＋型のガードリング５ｄ～５ｆを形成するためのイオン注入は、例えば、ソーストレンチ１０ａ，１０ｃ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉ及び段差部１０ｊの深さ方向に対して時計回り及び反時計回りに角度をそれぞれ有する斜め方向から２回に分けてイオン注入を行ってもよい。或いは、ソーストレンチ１０ａ，１０ｃ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉの側壁がテーパ形状を有する場合には、１回の垂直方向のイオン注入によりｐ＋型の電界緩和領域５ａ～５ｃ及びｐ＋型のガードリング５ｄ～５ｆを形成し得る。或いは、イオン注入の角度のばらつきを考慮して、１回のイオン注入によりｐ＋型の電界緩和領域５ａ～５ｃ及びｐ＋型のガードリング５ｄ～５ｆを形成し得る。その後、フォトレジスト膜３４を除去する。なお、フォトレジスト膜３４の代わりに、酸化膜をパターニングしてイオン注入用マスクとして用いてもよい。
【0066】
次に、熱処理（活性化アニール）を行うことにより、ｐ型のベース領域３ａ～３ｄ、ｎ＋型のソース領域４ａ～４ｄ、ｐ＋型の電界緩和領域５ａ～５ｃ及びｐ＋型のガードリング５ｄ～５ｆにイオン注入されたｐ型不純物及びｎ型不純物を一斉に活性化させる。なお、熱処理（活性化アニール）は、イオン注入ごとに個別に行ってもよい。
【0067】
次に、熱酸化法又はＣＶＤ技術等により、ソーストレンチ１０ａ，１０ｃ、ゲートトレンチ１０ｂ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉの下面及び側面に絶縁膜６（図１３参照）を形成する。次に、ＣＶＤ技術等により、ソーストレンチ１０ａ，１０ｃ、ゲートトレンチ１０ｂ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉを埋め込むように、ｎ型不純物又はｐ型不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層の一部及び絶縁膜６の一部を選択的に除去する。この結果、ゲートトレンチ１０ｂに埋め込まれたゲート絶縁膜としての絶縁膜６及びゲート電極７ｂからなる絶縁ゲート型電極構造（６，７ｂ）（図１３参照）が形成される。ソーストレンチ１０ａ，１０ｃには、絶縁膜６を介して導電層７ａ，７ｃが埋め込まれる。抵抗用トレンチ１０ｄ～１０ｇには、絶縁膜６を介して抵抗層７ｄ～７ｇが埋め込まれる。外周側トレンチ１０ｈ，１０ｉには、絶縁膜６を介して導電層７ｈ，７ｉが埋め込まれる。
【0068】
次に、熱酸化法又はＣＶＤ技術等により、ソーストレンチ１０ａ，１０ｃ、ゲートトレンチ１０ｂ、抵抗用トレンチ１０ｄ～１０ｇ、外周側トレンチ１０ｈ，１０ｉに埋め込まれたポリシリコン層の上面にも絶縁膜６を選択的に形成する。この結果、図１３に示すように、ゲートトレンチ１０ｂに埋め込まれたゲート電極７ｂの上面、ソーストレンチ１０ａ，１０ｃに埋め込まれた導電層７ａ，７ｃの上面、抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇの上面、外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上面がそれぞれ絶縁膜６により被覆される。
【0069】
次に、ＣＶＤ技術等により、絶縁ゲート型電極構造（６，７ｂ）の上面に層間絶縁膜８（図１４参照）を堆積する。フォトリソグラフィ技術及びドライエッチング技術等により、層間絶縁膜８の一部を選択的に除去する。この結果、図１４に示すように、層間絶縁膜８に、抵抗層７ｅ，７ｆの上面を露出する抵抗用コンタクトホールが開口される。この際、層間絶縁膜８には、ゲート電極７ｂの上面を露出するゲートコンタクトホールと、ソース領域４ａ～４ｄ及び電界緩和領域５ａ，５ｂの上面を露出するソースコンタクトホールも開口される。
【0070】
次に、スパッタリング法又は蒸着法等により、金属層を堆積する。フォトリソグラフィ技術及びＲＩＥ技術等を用いて金属層をパターニングする。この結果、図１５に示すように、金属層の一部からなるソース電極２８（図３参照）、ゲートパッド２０、ゲートランナー２１、配線２２，２３（図２参照）、コンタクト２４，２５等が形成される。配線２３は、層間絶縁膜８の抵抗用コンタクトホール内のコンタクト２４，２５及び配線２３を介して、抵抗層７ｅ，７ｆに電気的に接続される。ゲートランナー２１は、層間絶縁膜８のゲートコンタクトホールを介してゲート電極７ｂに電気的に接続される。ソース電極２８は、層間絶縁膜８のソースコンタクトホールを介してソース領域４ａ～４ｄ及び電界緩和領域５ａ，５ｂに電気的に接続される。
【0071】
次に、研削又は化学機械研磨（ＣＭＰ）等により、半導体基板１を下面側から薄化して厚さを調整することにより、ドレイン領域とする。次に、スパッタリング法又は蒸着法等により、ドレイン領域１の下面の全面に金（Ａｕ）等からなるドレイン電極１１（図２参照）を形成する。このようにして、図２に示した半導体装置を実現可能である。
【0072】
（第２実施形態）
第２実施形態に係る半導体装置は、図１６に示すように、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｅ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。抵抗層７ｅ，７ｆ及び導電層７ｈ，７ｉの上端が、導電層７ａ，７ｃ及びゲート電極７ｂの上端よりも上方に位置する。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
第２実施形態に係る半導体装置は、図１６に示すように、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｅ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。抵抗層７ｅ，７ｆ及び導電層７ｈ，７ｉの上端が、導電層７ａ，７ｃ及びゲート電極７ｂの上端よりも上方に位置する。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0073】
第２実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0074】
更に、第２実施形態によれば、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出することにより、製造プロセスを安定化することができる。
【0075】
（第３実施形態）
第３実施形態に係る半導体装置は、図１６に示した第２実施形態に係る半導体装置と同様に、図１７に示すように、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｅ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。
第３実施形態に係る半導体装置は、図１６に示した第２実施形態に係る半導体装置と同様に、図１７に示すように、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｅ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。
【0076】
更に、第３実施形態に係る半導体装置は、図１７に示すように、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆが、ポリシリコン層からなる接続部７ｘで互いに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0077】
第３実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0078】
更に、第３実施形態によれば、抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｅ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出すると共に、抵抗層７ｅ，７ｆが接続部７ｘで接続されることにより、製造プロセスを安定化することができる。
【0079】
（第４実施形態）
第４実施形態に係る半導体装置は、図１８に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点が、図４に示した第１実施形態に係る半導体装置と異なる。抵抗用トレンチ１０ｄ，１０ｆの深さは、抵抗用トレンチ１０ｅ，１０ｇの深さよりも浅く、ゲートトレンチ１０ｂの深さと略同一である。抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆが、コンタクト２４，２５を介して配線層２３に接続されている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
第４実施形態に係る半導体装置は、図１８に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点が、図４に示した第１実施形態に係る半導体装置と異なる。抵抗用トレンチ１０ｄ，１０ｆの深さは、抵抗用トレンチ１０ｅ，１０ｇの深さよりも浅く、ゲートトレンチ１０ｂの深さと略同一である。抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆが、コンタクト２４，２５を介して配線層２３に接続されている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0080】
第４実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0081】
更に、第４実施形態によれば、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なることにより、活性部１０１のソーストレンチ１０ａ及びゲートトレンチ１０ｂの単位構造と同様の構造となるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。
【0082】
（第５実施形態）
第５実施形態に係る半導体装置は、図１８に示した第４実施形態に係る半導体装置と同様に、図１９に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点が、図４に示した第１実施形態に係る半導体装置と異なる。
第５実施形態に係る半導体装置は、図１８に示した第４実施形態に係る半導体装置と同様に、図１９に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点が、図４に示した第１実施形態に係る半導体装置と異なる。
【0083】
更に、第５実施形態に係る半導体装置は、図１９に示すように、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0084】
第５実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0085】
更に、第５実施形態によれば、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なることにより、活性部１０１のゲートトレンチ１０ｂ及びソーストレンチ１０ａ，１０ｃの構造と同様となるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。更に、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出することにより、製造プロセスを安定化することができる。
【0086】
（第６実施形態）
第６実施形態に係る半導体装置は、図１９に示した第５実施形態に係る半導体装置と同様に、図２０に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。
第６実施形態に係る半導体装置は、図１９に示した第５実施形態に係る半導体装置と同様に、図２０に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点が、図４に示した第１実施形態に係る半導体装置と異なる。
【0087】
更に、第６実施形態に係る半導体装置は、図２０に示すように、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆの上部が、ポリシリコンからなる接続部７ｘで互いに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0088】
第６実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0089】
更に、第６実施形態によれば、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なることにより、活性部１０１のゲートトレンチ１０ｂ及びソーストレンチ１０ａ，１０ｃの構造と同様となるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。更に、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出すると共に、抵抗層７ｄ，７ｆが接続部７ｘで互いに接続されることにより、製造プロセスを安定化することができる。
【0090】
（第７実施形態）
第７実施形態に係る半導体装置は、図２０に示した第６実施形態に係る半導体装置と同様に、図２１に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆの上部が、ポリシリコンからなる接続部７ｘで互いに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。
第７実施形態に係る半導体装置は、図２０に示した第６実施形態に係る半導体装置と同様に、図２１に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆの上部が、ポリシリコンからなる接続部７ｘで互いに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。
【0091】
更に、第７実施形態に係る半導体装置は、図２１に示すように、抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅの上部が、抵抗用トレンチ１０ｅの上端よりも上方に突出し、接続部７ｘに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0092】
第７実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0093】
更に、第７実施形態によれば、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なることにより、活性部１０１のゲートトレンチ１０ｂ及びソーストレンチ１０ａ，１０ｃの構造と同様となるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。更に、抵抗用トレンチ１０ｄ～１０ｆに埋め込まれた抵抗層７ｄ～７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ～１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出すると共に、抵抗層７ｄ～７ｆが接続部７ｘで互いに接続されることにより、製造プロセスを安定化することができる。
【0094】
（第８実施形態）
第８実施形態に係る半導体装置は、図２１に示した第７実施形態に係る半導体装置と同様に、図２２に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点と、抵抗用トレンチ１０ｄ～１０ｆに埋め込まれた抵抗層７ｄ～７ｆの上部が、ポリシリコンからなる接続部７ｘで互いに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。
第８実施形態に係る半導体装置は、図２１に示した第７実施形態に係る半導体装置と同様に、図２２に示すように、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なる点と、抵抗用トレンチ１０ｄ，１０ｆに埋め込まれた抵抗層７ｄ，７ｆ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ，１０ｆ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出する点と、抵抗用トレンチ１０ｄ～１０ｆに埋め込まれた抵抗層７ｄ～７ｆの上部が、ポリシリコンからなる接続部７ｘで互いに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。
【0095】
更に、第８実施形態に係る半導体装置は、図２２に示すように、抵抗用トレンチ１０ｇに埋め込まれた抵抗層７ｇの上部が、抵抗用トレンチ１０ｇの上端よりも上方に突出し、接続部７ｘに接続されている点が、図４に示した第１実施形態に係る半導体装置と異なる。第８実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0096】
第８実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0097】
更に、第８実施形態によれば、抵抗用トレンチ１０ｄ，１０ｆの深さが、抵抗用トレンチ１０ｅ，１０ｇの深さと異なることにより、活性部１０１のゲートトレンチ１０ｂ及びソーストレンチ１０ａ，１０ｃの構造と同様となるため、活性部１０１の電界がより均等となり、局所的な電界集中を防止することができる。更に、抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇ及び外周側トレンチ１０ｈ，１０ｉに埋め込まれた導電層７ｈ，７ｉの上部が、抵抗用トレンチ１０ｄ～１０ｇ及び外周側トレンチ１０ｈ，１０ｉよりも上方に突出すると共に、抵抗層７ｄ～７ｇが接続部７ｘで互いに接続されることにより、製造プロセスを安定化することができる。
【0098】
（第９実施形態）
第９実施形態に係る半導体装置は、図２３に示すように、内蔵抵抗部１００の抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆが直列接続されている点が、図２に示した第１実施形態に係る半導体装置と異なる。ゲートパッド２０には配線５１が接続されている。配線５１には、コンタクト４１を介して抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅ（図３及び図４参照）が接続されている。抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅには、コンタクト４１から所定の間隔で、コンタクト４２を介して配線５２が接続されている。配線５２には、コンタクト４３を介して抵抗用トレンチ１０ｆに埋め込まれた抵抗層７ｆ（図３及び図４参照）が接続されている。抵抗用トレンチ１０ｆに埋め込まれた抵抗層７ｆには、コンタクト４３から所定の間隔で、コンタクト４４を介して配線５３が接続されている。配線５３にはゲートランナー２１が接続されている。
第９実施形態に係る半導体装置は、図２３に示すように、内蔵抵抗部１００の抵抗用トレンチ１０ｅ，１０ｆに埋め込まれた抵抗層７ｅ，７ｆが直列接続されている点が、図２に示した第１実施形態に係る半導体装置と異なる。ゲートパッド２０には配線５１が接続されている。配線５１には、コンタクト４１を介して抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅ（図３及び図４参照）が接続されている。抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅには、コンタクト４１から所定の間隔で、コンタクト４２を介して配線５２が接続されている。配線５２には、コンタクト４３を介して抵抗用トレンチ１０ｆに埋め込まれた抵抗層７ｆ（図３及び図４参照）が接続されている。抵抗用トレンチ１０ｆに埋め込まれた抵抗層７ｆには、コンタクト４３から所定の間隔で、コンタクト４４を介して配線５３が接続されている。配線５３にはゲートランナー２１が接続されている。
【0099】
内蔵抵抗部１００の抵抗体は、コンタクト４１，４２の間の抵抗用トレンチ１０ｅに埋め込まれた抵抗層７ｅと、コンタクト４３，４４の間の抵抗用トレンチ１０ｆに埋め込まれた抵抗層７ｆとの直列接続により構成され、平面パターン上、Ｃ字状の電流経路を形成する。第９実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0100】
第９実施形態によれば、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチ１０ｄ～１０ｇに埋め込まれた抵抗層７ｄ～７ｇを用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0101】
更に、第９実施形態によれば、抵抗層７ｅ，７ｆを直列接続することにより、内蔵抵抗部１００のサイズを増大させずに、内蔵抵抗部１００の抵抗値を増大させることができ、内蔵抵抗部１００の抵抗値の自由度を向上させることができる。なお、更に３本以上の抵抗層を折り返すように直列接続してもよい。
【0102】
（第１０実施形態）
第１０実施形態に係る半導体装置は、図２４に示すように、ゲートパッド２０の配置位置が、図１に示した第１実施形態に係る半導体装置と異なる。ゲートパッド２０は、活性部１０１の中央部に設けられている。ゲートパッド２０とゲートランナー２１との間には、内蔵抵抗部１００が接続されている。第１０実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
第１０実施形態に係る半導体装置は、図２４に示すように、ゲートパッド２０の配置位置が、図１に示した第１実施形態に係る半導体装置と異なる。ゲートパッド２０は、活性部１０１の中央部に設けられている。ゲートパッド２０とゲートランナー２１との間には、内蔵抵抗部１００が接続されている。第１０実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【0103】
第１０実施形態によれば、ゲートパッド２０及び内蔵抵抗部１００の配置位置が異なる場合であっても、第１実施形態と同様に、活性部１０１の両端に亘って延伸する抵抗用トレンチに埋め込まれた抵抗層を用いて内蔵抵抗部１００を構成することにより、ゲート抵抗を容易に内蔵することができる。
【0104】
（その他の実施形態）
上記のように、本開示の第１～第１０実施形態を記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本開示の第１～第１０実施形態を記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0105】
例えば、第１～第１０実施形態に係る半導体装置としてＭＯＳＦＥＴを例示したが、ｎ＋型のドレイン領域１をｐ＋型のコレクタ領域とした構成の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用可能である。
【0106】
また、第１～第１０実施形態に係る半導体装置としてＳｉＣからなる半導体装置を例示したが、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）からなる半導体装置にも適用可能である。
【0107】
本例の半導体装置はトレンチ形成後、イオン注入によりトレンチの側壁から底面まで電界緩和領域を形成する。深い位置の電界緩和領域を形成するのにトレンチ底面を用いているので、エッジ以外のすべての領域にトレンチを形成する必要がある。エッジ以外のすべての領域にトレンチがあるため、基板の上面に絶縁膜を介してゲート抵抗を形成することは容易ではない。
【0108】
本発明によれば、トレンチが内包するポリシリコンを内蔵ゲート抵抗として用いることで工数を削減し、ゲート抵抗を容易に内蔵することができる。
【0109】
また、第１～第１０実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0110】
１…ドレイン領域（半導体基板）
２…ドリフト層
３，３ａ～３ｄ…ベース領域
４，４ａ～４ｄ…ソース領域
４ａ～４ｄ
５ａ～５ｃ…電界緩和領域
５ｄ～５ｆ…ガードリング
６…絶縁膜（ゲート絶縁膜）
７ａ，７ｃ…導電層（ポリシリコン層）
７ｂ…ゲート電極（ポリシリコン層）
７ｄ～７ｇ…抵抗層（ポリシリコン層）
７ｈ，７ｉ…導電層（ポリシリコン層）
７ｘ…接続部
８…層間絶縁膜
１０ａ，１０ｃ…トレンチ（ソーストレンチ）
１０ｂ…トレンチ（ゲートトレンチ）
１０ｄ～１０ｇ…トレンチ（抵抗用トレンチ）
１０ｈ，１０ｉ…トレンチ（外周側トレンチ）
１０ｊ…段差部
１１…ドレイン電極
２０…ゲートパッド
２１…ゲートランナー
２２，２３…配線層
２４～２７…コンタクト
２８…ソース電極
２９…配線層
３１～３４…フォトレジスト膜
４１～４４…コンタクト
５１～５３…配線
１００…内蔵抵抗部
１０１…活性部
１０２…終端部
３００…ゲートドライブ回路
３０１，３０２，３０ｎ…半導体チップ
Ｒ１…配線抵抗
Ｒｇ１１，Ｒｇ１２，Ｒｇ１ｎ…寄生ゲート抵抗
Ｒｇ２１，Ｒｇ２２，Ｒｇ２ｎ…内部ゲート抵抗
Ｔ１，Ｔ２，Ｔｎ…トランジスタ
ｄ１～ｄ７…深さ
ｓ１～ｓ３…間隔
ｗ１～ｗ４…幅
２…ドリフト層
３，３ａ～３ｄ…ベース領域
４，４ａ～４ｄ…ソース領域
４ａ～４ｄ
５ａ～５ｃ…電界緩和領域
５ｄ～５ｆ…ガードリング
６…絶縁膜（ゲート絶縁膜）
７ａ，７ｃ…導電層（ポリシリコン層）
７ｂ…ゲート電極（ポリシリコン層）
７ｄ～７ｇ…抵抗層（ポリシリコン層）
７ｈ，７ｉ…導電層（ポリシリコン層）
７ｘ…接続部
８…層間絶縁膜
１０ａ，１０ｃ…トレンチ（ソーストレンチ）
１０ｂ…トレンチ（ゲートトレンチ）
１０ｄ～１０ｇ…トレンチ（抵抗用トレンチ）
１０ｈ，１０ｉ…トレンチ（外周側トレンチ）
１０ｊ…段差部
１１…ドレイン電極
２０…ゲートパッド
２１…ゲートランナー
２２，２３…配線層
２４～２７…コンタクト
２８…ソース電極
２９…配線層
３１～３４…フォトレジスト膜
４１～４４…コンタクト
５１～５３…配線
１００…内蔵抵抗部
１０１…活性部
１０２…終端部
３００…ゲートドライブ回路
３０１，３０２，３０ｎ…半導体チップ
Ｒ１…配線抵抗
Ｒｇ１１，Ｒｇ１２，Ｒｇ１ｎ…寄生ゲート抵抗
Ｒｇ２１，Ｒｇ２２，Ｒｇ２ｎ…内部ゲート抵抗
Ｔ１，Ｔ２，Ｔｎ…トランジスタ
ｄ１～ｄ７…深さ
ｓ１～ｓ３…間隔
ｗ１～ｗ４…幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【手続補正書】
【提出日】2023-08-25
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【0014】
（第１実施形態）
＜半導体装置の構造＞
第１実施形態に係る半導体装置（半導体チップ）は、図１に示すように、活性素子を含む活性部１０１と、活性部１０１の周囲に設けられ、耐圧構造を有する終端部１０２とを含む。活性部１０１は矩形の平面パターンを有する。活性部１０１の外周側には、ゲートランナー（「ゲートフィンガ」とも呼ばれる）２１が設けられている。ゲートランナー２１は、枠状の平面パターンを有する。ゲートランナー２１は、活性部１０１に含まれる活性素子のゲート電極に電気的に接続されている。
＜半導体装置の構造＞
第１実施形態に係る半導体装置（半導体チップ）は、図１に示すように、活性素子を含む活性部１０１と、活性部１０１の周囲に設けられ、耐圧構造を有する終端部１０２とを含む。活性部１０１は矩形の平面パターンを有する。活性部１０１の外周側には、ゲートランナー（「ゲートフィンガ」とも呼ばれる）２１が設けられている。ゲートランナー２１は、枠状の平面パターンを有する。ゲートランナー２１は、活性部１０１に含まれる活性素子のゲート電極に電気的に接続されている。