特開 2024-75543 プリント回路基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024075543

(43)【公開日】2024-06-04

(54)【発明の名称】プリント回路基板

(51)【国際特許分類】

   H05K 3/46 20060101AFI20240528BHJP

   H05K 1/02 20060101ALI20240528BHJP

   H01L 23/12 20060101ALI20240528BHJP

【ＦＩ】

H05K3/46 Q

H05K1/02 A

H01L23/12 B

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023089048

(22)【出願日】2023-05-30

(31)【優先権主張番号】10-2022-0158147

(32)【優先日】2022-11-23

(33)【優先権主張国・地域又は機関】KR

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＢＬＵＥＴＯＯＴＨ

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】池 潤▲ジェ▼

(72)【発明者】

【氏名】金 容勳

(72)【発明者】

【氏名】李 承恩

(72)【発明者】

【氏名】▲鄭▼ 注奐

【テーマコード（参考）】

5E316

5E338

【Ｆターム（参考）】

5E316AA02

5E316AA12

5E316AA22

5E316AA38

5E316AA43

5E316CC04

5E316CC09

5E316CC10

5E316CC31

5E316CC32

5E316CC33

5E316CC37

5E316CC38

5E316CC39

5E316DD12

5E316DD23

5E316DD24

5E316EE33

5E316FF05

5E316FF07

5E316FF08

5E316FF10

5E316FF13

5E316FF14

5E316GG15

5E316GG17

5E316HH40

5E316JJ02

5E316JJ03

5E316JJ13

5E316JJ25

5E338AA03

5E338AA16

5E338BB03

5E338BB19

5E338BB63

5E338BB75

5E338EE60

(57)【要約】

【課題】基板上に実装される半導体チップと受動素子との間の距離を最小限に抑えることのできるプリント回路基板を提供する。
【解決手段】本発明は、複数の第１絶縁層、及び前記複数の第１絶縁層上又は内にそれぞれ配置された複数の第１配線層を含む第１基板部と、１層以上の第２絶縁層、及び前記１層以上の第２絶縁層上又は内にそれぞれ配置された１層以上の第２配線層を含む第２基板部と、前記第１及び第２基板部内に内蔵された第１受動素子とを含み、前記第２基板部は、前記第１基板部上に配置され、前記第１基板部は、積層方向を基準として前記第１受動素子上の前記複数の第１絶縁層の少なくとも一部を貫通する第２キャビティを有する、プリント回路基板に関する。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数の第１絶縁層、及び前記複数の第１絶縁層上又は内にそれぞれ配置された複数の第１配線層を含む第１基板部と、
１層以上の第２絶縁層、及び前記１層以上の第２絶縁層上又は内にそれぞれ配置された１層以上の第２配線層を含む第２基板部と、
前記第１基板部及び前記第２基板部内に内蔵された第１受動素子とを含み、
前記第２基板部は、前記第１基板部上に配置され、
前記第１基板部は、積層方向を基準として前記第１受動素子上の前記複数の第１絶縁層の少なくとも一部を貫通する第２キャビティを有する、プリント回路基板。

【請求項2】

前記第１基板部は、前記積層方向を基準として前記複数の第１絶縁層の他の少なくとも一部を貫通する第１キャビティをさらに有し、
前記第１受動素子は、前記第１キャビティに配置され、
前記１層以上の第２絶縁層の少なくとも１つは、前記第１受動素子の少なくとも一部を覆って前記第１キャビティの少なくとも一部を充填する、請求項１に記載のプリント回路基板。

【請求項3】

前記第１キャビティ及び前記第２キャビティは、前記積層方向を基準としてそれぞれの少なくとも一部が互いに重なるように配置される、請求項２に記載のプリント回路基板。

【請求項4】

前記第１受動素子は、第１電極パッドが配置された第１前面、及び前記第１前面の反対側である第１背面を有する、請求項２に記載のプリント回路基板。

【請求項5】

前記第１受動素子は、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）を含む、請求項４に記載のプリント回路基板。

【請求項6】

前記第１受動素子は、前記第１前面が前記第２基板部を向くように配置され、前記第１背面の少なくとも一部が前記第２キャビティにより露出する、請求項４に記載のプリント回路基板。

【請求項7】

前記第１電極パッドは、前記１層以上の第２絶縁層の少なくとも１つを貫通するビアを介して、前記１層以上の第２配線層の少なくとも１つに接続される、請求項６に記載のプリント回路基板。

【請求項8】

前記積層方向を基準として前記第１キャビティと前記第２キャビティとの間には、前記複数の第１絶縁層及び前記１層以上の第２絶縁層の少なくとも一部が配置されない、請求項６に記載のプリント回路基板。

【請求項9】

前記第２キャビティの内側壁面のうち底面に隣接する領域には、凹部が形成される、請求項６に記載のプリント回路基板。

【請求項10】

前記第１受動素子は、前記第１前面が前記第１基板部を向くように配置され、前記第１背面の少なくとも一部が前記１層以上の第２絶縁層の少なくとも１つにより覆われる、請求項４に記載のプリント回路基板。

【請求項11】

前記複数の第１配線層の少なくとも１つは、前記第１キャビティから少なくとも一部が露出し、前記第１電極パッドは、第１半田バンプを介して、前記複数の第１配線層の少なくとも１つの前記露出した少なくとも一部に接続される、請求項１０に記載のプリント回路基板。

【請求項12】

前記積層方向を基準として前記第１キャビティと前記第２キャビティとの間には、前記複数の第１絶縁層の少なくとも１つが配置される、請求項１０に記載のプリント回路基板。

【請求項13】

前記第１キャビティ及び前記第２キャビティのそれぞれの内側壁面のうち底面に隣接する領域には、第１及び第２凹部がそれぞれ形成される、請求項１０に記載のプリント回路基板。

【請求項14】

複数の接続パッドを有する活性面、及び前記活性面の反対側である不活性面を有し、前記活性面が前記第１基板部を向くように、前記第１基板部における前記第２基板部が配置された側の反対側上に配置された半導体チップと、
第２電極パッドが配置された第２前面、及び前記第２前面の反対側である第２背面を有し、前記第２前面が前記半導体チップを向くように、前記半導体チップの活性面上に配置された第２受動素子とをさらに含み、
前記第２受動素子は、前記第２キャビティに配置され、
前記複数の接続パッドは、第２及び第３半田バンプを介して、前記第２電極パッド及び前記複数の第１配線層のうちの最外側に配置された第１配線層にそれぞれ接続される、請求項１に記載のプリント回路基板。

【請求項15】

前記半導体チップは、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）を含み、
前記第１受動素子及び前記第２受動素子は、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）を含む、請求項１４に記載のプリント回路基板。

【請求項16】

前記第１受動素子及び前記第２受動素子は、前記複数の第１配線層と前記１層以上の第２配線層と前記半導体チップを経由する経路を介して、互いに電気的に接続される、請求項１４に記載のプリント回路基板。

【請求項17】

複数の絶縁層及び複数の配線層を含み、積層方向を基準として前記複数の絶縁層の少なくとも一部を貫通する第１キャビティ、及び前記積層方向を基準として前記複数の絶縁層の他の少なくとも一部を貫通する第２キャビティを有する基板部と、
前記第１キャビティに配置され、少なくとも一部が前記複数の絶縁層に埋め込まれる第１受動素子とを含み、
前記第１キャビティ及び前記第２キャビティのそれぞれの内側壁面は、互いに逆方向にテーパを有する、プリント回路基板。

【請求項18】

前記基板部上に配置された半導体チップと、
前記基板部と前記半導体チップとの間に配置された第２受動素子とをさらに含み、
前記第２受動素子は、前記第２キャビティに配置され、
前記第２受動素子は、前記基板部から物理的に離隔している、請求項１７に記載のプリント回路基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プリント回路基板、例えばＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）などの受動素子が基板に内蔵されたプリント回路基板に関する。

【背景技術】

【0002】

半導体パッケージ用プリント回路基板には、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）特性の確保のために、例えばＬＳＣ（Ｌａｎｄ Ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）などが基板の表面に実装されており、近年、ＥＰＳ（Ｅｍｂｅｄｄｅｄ Ｐａｓｓｉｖｅ Ｓｕｂｓｔｒａｔｅ）構造が盛んに採用されている。

【0003】

ただし、ＬＳＣを基板の表面に実装する場合は、半田ボールの数に制約が生じ、基板が厚くなるほど基板に実装される半導体チップとＬＳＣとの間の距離が遠くなることがある。また、ＥＰＳ構造の場合は、受動素子の厚さとＣＣＬの厚さとを合わせなければならないという困難が生じるおそれがあり、受動素子間の並列接続にも困難が生じ得る。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の様々な目的の１つは、基板上に実装される半導体チップと受動素子との間の距離を最小限に抑えることのできるプリント回路基板を提供することにある。

【0005】

本発明の様々な目的の他の１つは、複数の受動素子間の並列接続が容易なプリント回路基板を提供することにある。

【課題を解決するための手段】

【0006】

本発明により提案される様々な解決手段の１つは、基板に第１受動素子を内蔵し、かつ基板を構成する複数の絶縁層のうち第１受動素子上に配置された少なくとも一部を貫通する第２キャビティを形成して、第２受動素子が取り付けられた半導体チップが基板に実装される際に第２受動素子が第２キャビティに内蔵されるようにすることである。

【0007】

例えば、一例によるプリント回路基板は、複数の第１絶縁層、及び前記複数の第１絶縁層上又は内にそれぞれ配置された複数の第１配線層を含む第１基板部と、１層以上の第２絶縁層、及び前記１層以上の第２絶縁層上又は内にそれぞれ配置された１層以上の第２配線層を含む第２基板部と、前記第１及び第２基板部内に内蔵された第１受動素子とを含み、前記第２基板部は、前記第１基板部上に配置され、前記第１基板部は、積層方向を基準として前記第１受動素子上の前記複数の第１絶縁層の少なくとも一部を貫通する第２キャビティを有するものであってもよい。

【0008】

本発明により提案される様々な解決手段の他の１つは、基板に積層方向を基準として基板を構成する複数の絶縁層の互いに異なる少なくとも一部をそれぞれ貫通して互いに逆方向にテーパを有する第１及び第２キャビティを形成し、第１キャビティに第１受動素子を配置及び内蔵して、第２受動素子が取り付けられた半導体チップが基板に実装される際に第２受動素子が第２キャビティに内蔵されるようにすることである。

【0009】

例えば、一例によるプリント回路基板は、複数の絶縁層及び複数の配線層を含み、積層方向を基準として前記複数の絶縁層の少なくとも一部を貫通する第１キャビティ、及び前記積層方向を基準として前記複数の絶縁層の他の少なくとも一部を貫通する第２キャビティを有する基板部と、前記第１キャビティに配置され、少なくとも一部が前記複数の絶縁層に埋め込まれる第１受動素子とを含み、前記第１及び第２キャビティのそれぞれの内側壁面は、互いに逆方向にテーパを有するものであってもよい。

【発明の効果】

【0010】

本発明の様々な効果の一効果として、基板上に実装される半導体チップと受動素子との間の距離を最小限に抑えることのできるプリント回路基板を提供することができる。

【0011】

本発明の様々な効果の他の一効果として、複数の受動素子間の並列接続が容易なプリント回路基板を提供することができる。

【図面の簡単な説明】

【0012】

【図1】電子機器システムの例を概略的に示すブロック図である。

【図2】電子機器の一例を概略的に示す斜視図である。

【図3】プリント回路基板の一例を概略的に示す断面図である。

【図4】図３のプリント回路基板の変形例を概略的に示す断面図である。

【図5】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図6】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図7】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図8】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図9】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図10】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図11】図３のプリント回路基板及び図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図12】図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図13】プリント回路基板の他の一例を概略的に示す断面図である。

【図14】図１３のプリント回路基板の変形例を概略的に示す断面図である。

【図15】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図16】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図17】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図18】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図19】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図20】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図21】図１３のプリント回路基板及び図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【図22】図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【発明を実施するための形態】

【0013】

以下、添付図面を参照して本発明について説明する。図面において、要素の形状及び大きさなどはより明確な説明のために誇張又は縮小することがある。

【0014】

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。

【0015】

図面を参照すると、電子機器１０００は、メインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に接続されている。それらは、後述する他の電子部品とも結合されて様々な信号ライン１０９０を形成する。

【0016】

チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップや、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップや、アナログ／デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、それらに限定されるものではなく、それら以外にも、その他の異なる形態のチップ関連電子部品が含まれてもよいことは言うまでもない。また、それらのチップ関連部品１０２０を互いに組み合わせてもよいことは言うまでもない。チップ関連部品１０２０は、上述したチップや電子部品を含むパッケージの形態であってもよい。

【0017】

ネットワーク関連部品１０３０としては、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリなど）、ＩＥＥＥ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ、３Ｇ、４Ｇ、５Ｇ、及びその後のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、それらに限定されるものではなく、それら以外にも、その他の異なる複数の無線又は有線標準やプロトコルのうちの任意のものが含まれてもよい。また、ネットワーク関連部品１０３０をチップ関連部品１０２０と共に互いに組み合わせてもよいことは言うまでもない。

【0018】

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルタ、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれる。ただし、それらに限定されるものではなく、それら以外にも、その他の異なる様々な用途のために用いられるチップ部品形態の受動素子などが含まれてもよい。また、その他の部品１０４０をチップ関連部品１０２０及び／又はネットワーク関連部品１０３０と互いに組み合わせてもよいことは言うまでもない。

【0019】

電子機器１０００の種類によって、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に接続されてもよく接続されなくてもよい他の電子部品を含んでもよい。他の電子部品の例としては、カメラモジュール１０５０、アンテナモジュール１０６０、ディスプレイ１０７０、バッテリ１０８０などが挙げられる。ただし、それらに限定されるものではなく、オーディオコーデック、ビデオコーデック、電力増幅器、コンパス、加速度計、ジャイロスコープ、スピーカ、大容量記憶装置（例えば、ハードディスクドライブ）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）などであってもよい。それら以外にも、電子機器１０００の種類によって様々な用途のために用いられるその他の電子部品などが含まれてもよいことは言うまでもない。

【0020】

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、パーソナルデジタルアシスタント（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニタ（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビ（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであってもよい。ただし、それらに限定されるものではなく、それら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。

【0021】

図２は電子機器の一例を概略的に示す斜視図である。

【0022】

図面を参照すると、電子機器は、例えばスマートフォン１１００であってもよい。スマートフォン１１００の内部には、マザーボード１１１０が収容されており、そのようなマザーボード１１１０には、様々な部品１１２０が物理的及び／又は電気的に接続されている。また、カメラモジュール１１３０及び／又はスピーカ１１４０のように、マザーボード１１１０に物理的及び／又は電気的に接続されてもよく接続されなくてもよい他の部品が内部に収容されている。部品１１２０の一部は、上述したチップ関連部品であってもよく、例えば部品パッケージ１１２１であってもよいが、それに限定されるものではない。部品パッケージ１１２１は、能動部品及び／又は受動部品を含む電子部品が表面実装配置されたプリント回路基板の形態であってもよい。あるいは、部品パッケージ１１２１は、能動部品及び／又は受動部品が内蔵されたプリント回路基板の形態であってもよい。一方、電子機器は、必ずしもスマートフォン１１００に限定されるものではなく、上述したように、他の電子機器であってもよいことは言うまでもない。

【0023】

プリント回路基板
図３はプリント回路基板の一例を概略的に示す断面図である。

【0024】

図４は図３のプリント回路基板の変形例を概略的に示す断面図である。

【0025】

図面を参照すると、一例によるプリント回路基板５００Ａは、積層方向を基準として互いに異なるレベルに形成された第１及び第２キャビティＣ１、Ｃ２を有する基板部１００と、第１キャビティＣ１に配置されて基板部１００に内蔵される第１受動素子２１０とを含んでもよい。また、その変形例によるプリント回路基板５００Ｂは、基板部１００上に配置された半導体チップ３１０と、基板部１００と半導体チップ３１０との間の第２キャビティＣ２に配置された第２受動素子２２０とをさらに含んでもよい。

【0026】

一方、半導体パッケージ用プリント回路基板には、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）特性の確保のために、例えばＬＳＣ（Ｌａｎｄ Ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）などが基板の表面に実装されており、近年、ＥＰＳ（Ｅｍｂｅｄｄｅｄ Ｐａｓｓｉｖｅ Ｓｕｂｓｔｒａｔｅ）構造が盛んに採用されている。ただし、ＬＳＣを基板の表面に実装する場合は、半田ボールの数に制約が生じ、基板が厚くなるほど基板に実装される半導体チップとＬＳＣとの間の距離が遠くなることがある。また、ＥＰＳ構造の場合は、受動素子の厚さとＣＣＬの厚さとを合わせなければならないという困難が生じるおそれがあり、受動素子間の並列接続にも困難が生じ得る。

【0027】

それに対して、一例によるプリント回路基板５００Ａ及びその変形例によるプリント回路基板５００Ｂは、別のコア層がなく、例えばコアレス構造の基板部１００のビルドアップ工程過程で第１キャビティＣ１を形成した後に第１受動素子２１０を内蔵してもよく、また、積層方向を基準として第１キャビティＣ１上に第２キャビティＣ２をさらに形成してもよい。この場合、変形例によるプリント回路基板５００Ｂのように、基板部１００上に半導体チップ３１０が実装される場合、第２受動素子２２０は、半導体チップ３１０の活性面上に取り付けられて第２キャビティＣ２に配置されてもよい。よって、半導体チップ３１０と第１受動素子２１０及び／又は第２受動素子２２０との間の距離を最小限に抑えることができる。また、第１及び第２受動素子２１０、２２０間の並列接続を容易にすることができる。よって、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）特性をより改善することができる。

【0028】

一方、第１及び第２キャビティＣ１、Ｃ２は、積層方向を基準としてそれぞれの少なくとも一部が互いに重なるように配置されてもよい。この場合、工程過程において、第１及び第２キャビティＣ１、Ｃ２の形成のためのバリア層を共有することができる。また、第１及び第２キャビティＣ１、Ｃ２に配置される第１及び第２受動素子２１０、２２０間の距離をより最小限に抑えることができる。さらに、基板部１００の反り制御の観点からより有利である。

【0029】

一方、第１及び第２キャビティＣ１、Ｃ２は、それぞれテーパ状の内側壁面を有してもよく、ここで、第１及び第２キャビティＣ１、Ｃ２のそれぞれの内側壁面は、互いに逆方向にテーパを有してもよい。例えば、後述する工程過程のように、第１キャビティＣ１はビルドアップ工程過程で形成し、第２キャビティＣ２はビルドアップ工程の完了後に形成することにより、傾斜面の方向を互いに逆にすることができる。この場合、第１及び第２キャビティＣ１、Ｃ２をより容易に形成することができ、また、第１及び第２キャビティＣ１、Ｃ２に第１及び第２受動素子２１０、２２０をより容易に配置することができる。必要に応じて、第２キャビティＣ２の内側壁面のうち底面に隣接する領域には、凹部Ｈが形成されてもよい。凹部Ｈは、後述する工程のように、バリア層が除去されて形成されたものであってもよい。ただし、それに限定されるものではなく、凹部Ｈは、バリア層の配置形態や材料などによって省略することもできる。

【0030】

一方、第１受動素子２１０は、第１電極パッド２１１が配置された第１前面、及び第１前面の反対側である第１背面を有し、第２受動素子２２０は、第２電極パッド２２１が配置された第２前面、及び第２前面の反対側である第２背面を有してもよい。例えば、第１及び第２受動素子２１０、２２０は、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）を含んでもよい。よって、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）特性をより効果的に確保することができる。また、第１及び第２キャビティＣ１、Ｃ２のそれぞれに第１及び第２受動素子２１０、２２０をより最適化された形態で配置することができる。半導体チップ３１０は、そのＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）に電気的に接続されるＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）を含んでもよいが、それに限定されるものではない。

【0031】

一方、第１受動素子２１０は、第１前面が基板部１１０、より具体的には第２基板部１２０を向くように配置されてもよく、また、第１背面の少なくとも一部が第２キャビティＣ２により露出してもよい。例えば、積層方向を基準として第１及び第２キャビティＣ１、Ｃ２間には、基板部１１０を構成する絶縁層１１１、１２１が配置されなくてもよい。また、第１及び第２受動素子２１０、２２０は、第１及び第２背面が対向するように配置されてもよい。例えば、第１受動素子２１０の第１電極パッド２１１は、第２基板部１２０に形成されたビアＶを介して、第２基板部１２０に形成された第２配線層１２２の少なくとも１つに接続されてもよい。そのような構造により、第１及び第２受動素子２１０、２２０間の第１及び第２電気的接続経路Ｐ１、Ｐ２をより最小限に抑えることができる。一方、第１及び第２電気的接続経路Ｐ１、Ｐ２は、基板部１１０内の配線層１１２、１２２と半導体チップ３１０を経由してもよく、それにより、第１及び第２受動素子２１０、２２０を並列に接続することができる。一方、第１及び第２電気的接続経路Ｐ１、Ｐ２は、それぞれグランド経路及びパワー経路であってもよいが、それに限定されるものではない。

【0032】

以下、図面を参照して、一例によるプリント回路基板５００Ａ及びその変形例によるプリント回路基板５００Ｂの構成要素についてより詳細に説明する。

【0033】

基板部１００は、第１及び第２キャビティＣ１、Ｃ２を有する第１基板部１１０と、第１基板部１１０上に配置された第２基板部１２０とを含んでもよい。第１及び第２基板部１１０、１２０は、それぞれコア層のないコアレス基板構造を有してもよい。

【0034】

第１基板部１１０は、複数の第１絶縁層１１１と、複数の第１絶縁層１１１上又は内にそれぞれ配置された複数の第１配線層１１２と、複数の第１絶縁層１１１をそれぞれ貫通して複数の第１配線層１１２間の電気的接続経路を提供する複数の第１ビア層１１３とを含んでもよく、また、積層方向を基準として複数の第１絶縁層１１１の少なくとも一部を貫通する第１キャビティＣ１と、積層方向を基準として複数の第１絶縁層１１１の他の少なくとも一部を貫通する第２キャビティＣ２とを有してもよい。第１基板部１１０は、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）の形態であってもよい。

【0035】

第１絶縁層１１１は、絶縁物質を含んでもよく、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂やポリイミドのような熱可塑性樹脂などの絶縁樹脂、又はそれらの樹脂がシリカなどの無機フィラーと混合された材料、もしくは無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えばＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、プリプレグ（Ｐｒｅｐｒｅｇ）などが用いられてもよいが、それらに限定されるものではない。複数の第１絶縁層１１１は、同じタイプの材料を含んでもよいが、それに限定されるものではない。

【0036】

第１配線層１１２は、金属物質を含んでもよく、金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はそれらの合金などが用いられてもよいが、それらに限定されるものではない。第１配線層１１２は、無電解めっき層及び電解めっき層を含んでもよく、必要に応じて、銅箔をさらに含んでもよい。第１配線層１１２は、当該層の設計デザインに応じて様々な機能を実行することができる。例えば、グランドパターン、パワーパターン、信号パターンなどを含んでもよい。ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種信号、例えばデータ信号などを含んでもよい。それらのパターンは、それぞれトレース（Ｔｒａｃｅ）、プレーン（Ｐｌａｎｅ）及び／又はパッド（Ｐａｄ）を含んでもよい。複数の第１配線層１１２のうちの最上側の第１配線層１１２は、複数の第１絶縁層１１１のうちの最上側の第１絶縁層１１１に上面が露出するように埋め込まれてもよい。

【0037】

第１ビア層１１３は、金属物質を含んでもよく、金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はそれらの合金などが用いられてもよいが、それらに限定されるものではない。第１ビア層１１３は、第１配線層１１２と共に形成されてもよく、また、無電解めっき層及び電解めっき層を含んでもよい。第１ビア層１１３は、ビアホールに金属物質が充填されたフィルドタイプのビアを含んでもよいが、それに限定されるものではなく、ビアホールの壁面に沿って金属物質が配置されたコンフォーマルタイプのビアを含んでもよい。第１ビア層１１３は、断面上において上面の幅が下面の幅より狭いテーパ形状を有してもよい。第１ビア層１１３は、当該層の設計デザインに応じて様々な機能を実行することができる。例えば、グランドビア、パワービア、信号ビアなどを含んでもよい。ここで、信号ビアは、グランドビア、パワービアなどを除く各種信号、例えばデータ信号などを伝達するためのビアを含んでもよい。必要に応じて、いずれかの第１ビア層１１３のビアの少なくとも１つは、複数の第１絶縁層１１１を貫通してもよい。

【0038】

第２基板部１２０は、１層以上の第２絶縁層１２１と、１層以上の第２絶縁層１２１上又は内にそれぞれ配置された１層以上の第２配線層１２２と、１層以上の第２絶縁層１２１をそれぞれ貫通して１層以上の第２配線層１２２間の電気的接続経路及び／又は複数の第１配線層１１２と１層以上の第２配線層１２２間の電気的接続経路及び／又は第１電極パッド２１１と１層以上の第２配線層１２２間の電気的接続経路を提供する１層以上の第２ビア層１２３とを含んでもよい。第２基板部１２０は、ビルドアップ基板の形態であってもよい。

【0039】

第２絶縁層１２１は、絶縁物質を含んでもよく、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂やポリイミドのような熱可塑性樹脂などの絶縁樹脂、又はそれらの樹脂がシリカなどの無機フィラーと混合された材料、もしくは無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えばＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、プリプレグ（Ｐｒｅｐｒｅｇ）などが用いられてもよいが、それらに限定されるものではない。１層以上の第２絶縁層１２１は、同じタイプの材料を含んでもよいが、それに限定されるものではない。１層以上の第２絶縁層１２１の少なくとも１つは、第１受動素子２１０の少なくとも一部を覆い、第１キャビティＣ１の少なくとも一部を充填してもよい。

【0040】

第２配線層１２２は、金属物質を含んでもよく、金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はそれらの合金などが用いられてもよいが、それらに限定されるものではない。第２配線層１２２は、無電解めっき層及び電解めっき層を含んでもよく、必要に応じて、銅箔をさらに含んでもよい。第２配線層１２２は、当該層の設計デザインに応じて様々な機能を実行することができる。例えば、グランドパターン、パワーパターン、信号パターンなどを含んでもよい。ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種信号、例えばデータ信号などを含んでもよい。それらのパターンは、それぞれトレース（Ｔｒａｃｅ）、プレーン（Ｐｌａｎｅ）及び／又はパッド（Ｐａｄ）を含んでもよい。

【0041】

第２ビア層１２３は、金属物質を含んでもよく、金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はそれらの合金などが用いられてもよいが、それらに限定されるものではない。第２ビア層１２３は、第２配線層１２２と共に形成されてもよく、また、無電解めっき層及び電解めっき層を含んでもよい。第２ビア層１２３は、ビアホールに金属物質が充填されたフィルドタイプのビアを含んでもよいが、それに限定されるものではなく、ビアホールの壁面に沿って金属物質が配置されたコンフォーマルタイプのビアを含んでもよい。第２ビア層１２３は、断面上において上面の幅が下面の幅より狭いテーパ形状を有してもよい。第２ビア層１２３は、当該層の設計デザインに応じて様々な機能を実行することができる。例えば、グランドビア、パワービア、信号ビアなどを含んでもよい。ここで、信号ビアは、グランドビア、パワービアなどを除く各種信号、例えばデータ信号などを伝達するためのビアを含んでもよい。必要に応じて、いずれかの第２ビア層１２３のビアの少なくとも１つは、１層以上の第２絶縁層１２１を貫通してもよい。

【0042】

第１及び第２受動素子２１０、２２０は、インダクタ、コンデンサなどのチップタイプの部品であってもよく、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）であることが好ましいが、それに限定されるものではない。第１及び第２受動素子２１０、２２０は、第１及び第２電極パッド２１１、２２１を有してもよい。第１及び第２電極パッド２１１、２２１は、金属物質を含んでもよく、金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はそれらの合金などが用いられてもよいが、それらに限定されるものではない。第１及び第２電極パッド２１１、２２１は、突出パッドであってもよいが、それに限定されるものではなく、図面に示すものとは異なり、埋め込みパッドであってもよい。

【0043】

半導体チップ３１０は、数百～数百万個以上の素子が１つのチップ内に集積化された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）形態のダイ（Ｄｉｅ）を含んでもよい。ここで、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アプリケーションプロセッサ（例えば、ＡＰ）、アナログ／デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであってもよいが、それらに限定されるものではない。半導体チップ３１０は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）であることが好ましいが、それに限定されるものではない。

【0044】

半導体チップ３１０は、アクティブウエハに基づいて形成されたものであってもよく、その場合、それぞれの本体となる母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられてもよい。本体には、様々な回路が形成されていてもよい。本体は、接続パッド３１１が配置された活性面、及びその反対側である不活性面を有してもよい。接続パッド３１１は、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を含んでもよい。接続パッド３１１は、突出パッドであってもよいが、それに限定されるものではなく、図面に示すものとは異なり、埋め込みパッドであってもよい。半導体チップ３１０は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよく、必要に応じて、接続パッド３１１上に金属バンプがさらに配置されてもよい。半導体チップ３１０は、パッケージダイ（ｐａｃｋａｇｅｄ ｄｉｅ）であってもよく、その場合、接続パッド３１１上に再配線層がさらに形成され、再配線層上に金属バンプが配置されてもよい。

【0045】

半導体チップ３１０は、活性面が第１基板部１１０を向くように、第１基板部１１０における第２基板部１２０が配置された側の反対側上に配置されてもよい。半導体チップ３１０の活性面には、第２半田バンプ４１２を介して、第２受動素子２２０が取り付けられてもよい。例えば、半導体チップ３１０の接続パッド３１１の一部は、第２半田バンプ４１２を介して、第２受動素子２２０の第２電極パッド２２１に接続されてもよい。半導体チップ３１０は、第３半田バンプ４１３を介して、第１基板部１１０に実装されてもよい。例えば、半導体チップ３１０の接続パッド３１１の他の一部は、第３半田バンプ４１３を介して、第１基板部１１０の複数の第１配線層１１２のうちの最上側の第１配線層１１２に接続されてもよい。第２及び第３半田バンプ４１２、４１３は、低融点金属、例えば錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などからなってもよく、また、ボールタイプであってもよいが、それに限定されるものではない。

【0046】

図５～図１２は図３のプリント回路基板及び／又は図４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【0047】

図５を参照すると、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）形成工法でキャリア基板７１０上に第１基板部１１０を形成する。このとき、複数の第１絶縁層１１１の少なくとも１つ上又は内にバリア層Ｂを形成する。バリア層Ｂは、金属物質を含んでもよく、また、ビルドアップ工程過程で当該層の第１配線層１１２を形成する際にめっき工程で共に形成してもよい。バリア層Ｂは、第１配線層１１２と同じ金属物質を含んでもよいが、それに限定されるものではなく、エッチング率が異なる他の金属物質を含んでもよい。あるいは、バリア層Ｂは、絶縁物質を含んでもよく、また、ビルドアップ工程過程でドライフィルムなどを用いて形成してもよい。

【0048】

図６を参照すると、バリア層Ｂをストッパとして用いて第１基板部１１０に第１キャビティＣ１を形成する。第１キャビティＣ１は、積層方向を基準として複数の第１絶縁層１１１の少なくとも一部を貫通してもよい。第１キャビティＣ１は、ブラスト工法で形成してもよいが、それに限定されるものではなく、レーザ工法などで形成してもよい。

【0049】

図７を参照すると、バリア層Ｂ上の第１キャビティＣ１に第１受動素子２１０を配置する。第１受動素子２１０は、第１背面がバリア層Ｂに取り付けられるように、第１キャビティＣ１に配置されてもよい。必要に応じて、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）などの接着剤を用いて取り付けてもよく、その場合、接着剤の少なくとも一部がビルドアップ工程の後に基板部１００内に残っていることがあるが、それに限定されるものではない。

【0050】

図８を参照すると、ビルドアップ工程で第１基板部１１０上に第２基板部１２０を形成する。それにより、基板部１００が形成される。ここで、第１受動素子２１０は、第２基板部１２０に少なくとも一部が埋め込まれてもよく、また、ビアＶを介して、第１及び第２基板部１１０、１２０内の配線層１１２、１２２に電気的に接続されてもよい。例えば、第１受動素子２１０は、埋め込み技術で第１キャビティＣ１に配置されてもよい。

【0051】

図９を参照すると、キャリア基板７１０を除去する。例えば、キャリア基板７１０から基板部１００を分離してもよい。例えば、キャリア基板７１０の複数の金属層を分離してもよく、また、分離後に基板部１００に残っているキャリア基板７１０の金属層はエッチング工程で除去してもよい。一方、そのようなエッチング工程過程において、複数の第１配線層１１２のうちの最外側の第１配線層１１２は、複数の第１絶縁層１１１のうちの最外側の第１絶縁層１１１とリセス段差を有してもよい。

【0052】

図１０を参照すると、バリア層Ｂをストッパとして用いて第１基板部１１０に第２キャビティＣ２を形成する。第２キャビティＣ２は、積層方向を基準として複数の第１絶縁層１１１のうち第１キャビティＣ１が貫通した一部以外の他の少なくとも一部を貫通してもよい。第２キャビティＣ２は、ブラスト工法で形成してもよいが、それに限定されるものではなく、レーザ工法などで形成してもよい。一方、第２キャビティＣ２は、第１キャビティＣ１の形成とは逆に、基板部１００を上下反転させてから形成してもよい。例えば、第１及び第２キャビティＣ１、Ｃ２は、互いに逆方向に加工されてもよい。よって、第１及び第２キャビティＣ１、Ｃ２は、互いに逆方向の傾斜面を有し得る。

【0053】

図１１を参照すると、バリア層Ｂを除去する。バリア層Ｂが金属物質を含む場合、エッチング工程で除去してもよい。バリア層Ｂが絶縁物質を含む場合、剥離工程で除去してもよい。剥離工程には剥離液が用いられてもよい。一連の過程により、上述した一例によるプリント回路基板５００Ａを製造することができる。

【0054】

図１２を参照すると、第２半田バンプ４１２を用いて半導体チップ３１０の活性面に第２受動素子２２０を取り付け、その後、第２受動素子２２０が基板部１００の第２キャビティＣ２に配置されるように、第３半田バンプ４１３を用いて基板部１００に半導体チップ３１０を実装する。一連の過程により、上述した変形例によるプリント回路基板５００Ｂを製造することができる。

【0055】

その他の内容は、上述した一例によるプリント回路基板５００Ａ及びその変形例によるプリント回路基板５００Ｂにおける説明と実質的に同様であり、よって、その重複する説明は省略する。

【0056】

図１３はプリント回路基板の他の一例を概略的に示す断面図である。

【0057】

図１４は図１３のプリント回路基板の変形例を概略的に示す断面図である。

【0058】

図面を参照すると、他の一例によるプリント回路基板５００Ｃは、積層方向を基準として互いに異なるレベルに形成された第１及び第２キャビティＣ１、Ｃ２を有する基板部１００と、第１キャビティＣ１に配置されて基板部１００に内蔵される第１受動素子２１０とを含んでもよい。また、その変形例によるプリント回路基板５００Ｄは、基板部１００上に配置された半導体チップ３１０と、基板部１００と半導体チップ３１０との間の第２キャビティＣ２に配置された第２受動素子２２０とをさらに含んでもよい。

【0059】

他の一例によるプリント回路基板５００Ｃ及びその変形例によるプリント回路基板５００Ｄも、別のコア層がなく、例えばコアレス構造の基板部１００のビルドアップ工程過程で第１キャビティＣ１を形成した後に第１受動素子２１０を内蔵してもよく、また、積層方向を基準として第１キャビティＣ１上に第２キャビティＣ２をさらに形成してもよい。この場合、変形例によるプリント回路基板５００Ｄのように、基板部１００上に半導体チップ３１０が実装される場合、第２受動素子２２０は、半導体チップ３１０の活性面上に取り付けられて第２キャビティＣ２に配置されてもよい。よって、半導体チップ３１０と第１受動素子２１０及び／又は第２受動素子２２０との間の距離を最小限に抑えることができる。また、第１及び第２受動素子２１０、２２０間の並列接続を容易にすることができる。よって、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）特性をより改善することができる。

【0060】

一方、第１及び第２キャビティＣ１、Ｃ２の内側壁面のうち底面に隣接する領域には、必要に応じて、第１及び第２凹部Ｈ１、Ｈ２がそれぞれ形成されてもよい。第１及び第２凹部Ｈ１、Ｈ２は、後述する工程のように、バリア層が除去されて形成されたものであってもよい。ただし、それに限定されるものではなく、第１及び第２凹部Ｈ１、Ｈ２は、バリア層の配置形態や材料などによって省略することもできる。

【0061】

一方、第１受動素子２１０は、第１前面が第１基板部１１０を向くように配置されてもよく、また、第１背面の少なくとも一部が第２基板部１２０の１層以上の第２絶縁層１２１の少なくとも１つにより覆われてもよい。例えば、第１及び第２受動素子２１０、２２０は、第１前面及び第２背面が対向するように配置されてもよい。また、第１基板部１１０の複数の第１配線層１１２の少なくとも１つは、第１キャビティＣ１から少なくとも一部が露出してもよく、第１受動素子２１０の第１電極パッド２１１は、第１半田バンプ４１１を介して、複数の第１配線層１１２の少なくとも１つの露出した少なくとも一部に接続されてもよい。露出した第１配線層１１２の少なくとも一部は、埋め込みパターンであってもよいが、それに限定されるものではなく、突出パターンであってもよい。また、積層方向を基準として第１及び第２キャビティＣ１、Ｃ２間には、第１基板部１１０の複数の第１絶縁層１１１の少なくとも１つが配置されてもよい。そのような配置により、第１受動素子２１０の信頼性がより優れたものとなり得る。一方、第１半田バンプ４１１は、低融点金属、例えば錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などからなってもよく、また、ボールタイプであってもよいが、それに限定されるものではない。

【0062】

その他の内容は、上述した一例によるプリント回路基板５００Ａ及びその変形例によるプリント回路基板５００Ｂにおける説明と実質的に同様であり、よって、その重複する説明は省略する。

【0063】

図１５～図２２は図１３のプリント回路基板及び／又は図１４のプリント回路基板の製造の一例を概略的に示す工程断面図である。

【0064】

図１５を参照すると、ＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）形成工法でキャリア基板７１０上に第１基板部１１０を形成する。このとき、複数の第１絶縁層１１１のいずれか及び他のいずれか上又は内に第１及び第２バリア層Ｂ１、Ｂ２をそれぞれ形成する。第１及び第２バリア層Ｂ１、Ｂ２は、金属物質を含んでもよく、また、ビルドアップ工程過程で当該層の第１配線層１１２を形成する際にめっき工程で共に形成してもよい。第１及び第２バリア層Ｂ１、Ｂ２は、第１配線層１１２と同じ金属物質を含んでもよいが、それに限定されるものではなく、エッチング率が異なる他の金属物質を含んでもよい。あるいは、第１及び第２バリア層Ｂ１、Ｂ２は、絶縁物質を含んでもよく、また、ビルドアップ工程過程でドライフィルムなどを用いて形成してもよい。

【0065】

図１６を参照すると、第１バリア層Ｂ１をストッパとして用いて第１基板部１１０に第１キャビティＣ１を形成する。第１キャビティＣ１は、積層方向を基準として複数の第１絶縁層１１１の少なくとも一部を貫通してもよい。第１キャビティＣ１は、ブラスト工法で形成してもよいが、レーザ工法などで形成してもよい。

【0066】

図１７を参照すると、第１バリア層Ｂ１を除去する。第１バリア層Ｂ１が金属物質を含む場合、エッチング工程で除去してもよい。第１バリア層Ｂ１が絶縁物質を含む場合、剥離工程で除去してもよい。剥離工程には剥離液が用いられてもよい。次に、第１キャビティＣ１に第１受動素子２１０を配置する。第１受動素子２１０は、第１前面が第１基板部１１０を向くように、フェイスダウン状に配置されてもよい。第１受動素子２１０は、第１半田バンプ４１１を介して、第１キャビティＣ１から露出した第１基板部１１０の複数の第１配線層１１２の少なくとも１つの少なくとも一部に接続されてもよい。例えば、第１受動素子２１０は、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔｅｒ Ｔｅｃｈｎｏｌｏｇｙ）で第１基板部１１０の第１キャビティＣ１に配置されてもよい。

【0067】

図１８を参照すると、ビルドアップ工程で第１基板部１１０上に第２基板部１２０を形成する。それにより、基板部１００が形成される。ここで、第１受動素子２１０は、第２基板部１２０に少なくとも一部が埋め込まれてもよい。例えば、第２基板部１２０の１層以上の第２絶縁層１２１の少なくとも１つは、第１受動素子２１０の少なくとも一部が埋め込まれ、第１キャビティＣ１の少なくとも一部を充填してもよい。

【0068】

図１９を参照すると、キャリア基板７１０を除去する。例えば、キャリア基板７１０から基板部１００を分離してもよい。例えば、キャリア基板７１０の複数の金属層を分離してもよく、また、分離後に基板部１００に残っているキャリア基板７１０の金属層はエッチング工程で除去してもよい。一方、そのようなエッチング工程過程において、複数の第１配線層１１２のうちの最外側の第１配線層１１２は、複数の第１絶縁層１１１のうちの最外側の第１絶縁層１１１とリセス段差を有してもよい。

【0069】

図２０を参照すると、第２バリア層Ｂ２をストッパとして用いて第１基板部１１０に第２キャビティＣ２を形成する。第２キャビティＣ２は、積層方向を基準として複数の第１絶縁層１１１のうち第１キャビティＣ１が貫通した一部以外の他の少なくとも一部を貫通してもよい。第２キャビティＣ２は、ブラスト工法で形成してもよいが、それに限定されるものではなく、レーザ工法などで形成してもよい。一方、第２キャビティＣ２は、第１キャビティＣ１の形成とは逆に、基板部１００を上下反転させてから形成してもよい。例えば、第１及び第２キャビティＣ１、Ｃ２は、互いに逆方向に加工されてもよい。よって、第１及び第２キャビティＣ１、Ｃ２は、互いに逆方向の傾斜面を有し得る。

【0070】

図２１を参照すると、第２バリア層Ｂ２を除去する。第２バリア層Ｂ２が金属物質を含む場合、エッチング工程で除去してもよい。第２バリア層Ｂ２が絶縁物質を含む場合、剥離工程で除去してもよい。剥離工程には剥離液が用いられてもよい。一連の過程により、上述した他の一例によるプリント回路基板５００Ｃを製造することができる。

【0071】

図２２を参照すると、第２半田バンプ４１２を用いて半導体チップ３１０の活性面に第２受動素子２２０を取り付け、その後、第２受動素子２２０が基板部１００の第２キャビティＣ２に配置されるように、第３半田バンプ４１３を用いて基板部１００に半導体チップ３１０を実装する。一連の過程により、上述した変形例によるプリント回路基板５００Ｄを製造することができる。

【0072】

その他の内容は、上述した一例によるプリント回路基板５００Ａ及びその変形例によるプリント回路基板５００Ｂと他の一例によるプリント回路基板５００Ｃ及びその変形例によるプリント回路基板５００Ｄにおける説明と実質的に同様であり、よって、その重複する説明は省略する。

【0073】

本発明において、「接続される」とは、直接接続されることだけでなく、間接的に接続されることを含む概念である。また、「第１」、「第２」などの表現は、ある構成要素と他の構成要素とを区分するために用いられるものであり、当該構成要素の順序及び／又は重要度などを限定するものではない。場合によっては、権利範囲を逸脱しない範囲で、第１構成要素を第２構成要素と命名してもよく、同様に、第２構成要素を第１構成要素と命名してもよい。

【0074】

本発明において用いられた「一例」という表現は、同じ実施形態を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかし、上記提示された一例は、他の一例の特徴と組み合わせられて実現されることを排除するものではない。例えば、特定の一例に説明されている事項が他の一例に説明されていないとしても、他の一例にその事項と反対であるか矛盾する説明がない限り、他の一例に関する説明と理解され得る。

【0075】

本発明において用いられた用語は、単に一例を説明するために用いられたものであり、本発明を限定する意図ではない。ここで、単数の表現は、文脈上明らかに異なる意味でない限り、複数の表現を含む。

【符号の説明】

【0076】

１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラモジュール
１０６０ アンテナモジュール
１０７０ ディスプレイ
１０８０ バッテリ
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１３０ カメラモジュール
１１４０ スピーカ
５００Ａ、５００Ｂ、５００Ｃ、５００Ｄ プリント回路基板
１１０、１２０ 基板部
１１１、１２１ 絶縁層
１１２、１２２ 配線層
１１３、１２３ ビア層
２１０、２２０ 受動素子
２１１、２２１ 電極パッド
３１０ 半導体チップ
３１１ 接続パッド
４１１、４１２、４１３ 半田バンプ
７１０ キャリア基板
Ｃ１、Ｃ２ キャビティ
Ｈ、Ｈ１、Ｈ２ 凹部
Ｂ、Ｂ１、Ｂ２ バリア層
Ｖ ビア

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】