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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000758
(43)【公開日】2024-01-09
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/50 20230101AFI20231226BHJP
H10B 41/27 20230101ALI20231226BHJP
H10B 43/27 20230101ALI20231226BHJP
H01L 21/336 20060101ALI20231226BHJP
H10B 41/50 20230101ALI20231226BHJP
【ＦＩ】
H01L27/11575
H01L27/11556
H01L27/11582
H01L29/78 371
H01L27/11548
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022099646
(22)【出願日】2022-06-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】村上 靖
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083GA10
5F083JA04
5F083JA19
5F083JA35
5F083JA39
5F083JA40
5F083JA53
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083PR05
5F083PR25
5F101BA01
5F101BA45
5F101BB05
5F101BD16
5F101BD30
5F101BD34
5F101BH11
5F101BH15
(57)【要約】
【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１領域（ＲＭＨ）及び第２領域（ＲＨＵ）を備える基板と、積層方向（Ｚ）に積層された複数の導電層（１１０）と、第１領域に設けられ複数の導電層と対向する半導体層（１２０）と、第２領域に設けられ複数の導電層に接続された複数のビアコンタクト電極（ＣＣ）と、第２領域に設けられ複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材（ＨＲ）と、を備える。第１絶縁部材（ＨＲ１）は、積層方向から見て第１ビアコンタクト電極と重なる。第２絶縁部材（ＨＲ２）は、積層方向から見て複数のビアコンタクト電極と重ならない。第１ビアコンタクト電極の積層方向の一方側の面は、第１導電層及び第１絶縁部材と接触する。積層方向から見て、複数の導電層の少なくとも一部の、第２絶縁部材を囲む面の内側には、導電部材及び半導体部材が設けられていない。
【選択図】図７
【解決手段】半導体記憶装置は、第１領域（ＲＭＨ）及び第２領域（ＲＨＵ）を備える基板と、積層方向（Ｚ）に積層された複数の導電層（１１０）と、第１領域に設けられ複数の導電層と対向する半導体層（１２０）と、第２領域に設けられ複数の導電層に接続された複数のビアコンタクト電極（ＣＣ）と、第２領域に設けられ複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材（ＨＲ）と、を備える。第１絶縁部材（ＨＲ１）は、積層方向から見て第１ビアコンタクト電極と重なる。第２絶縁部材（ＨＲ２）は、積層方向から見て複数のビアコンタクト電極と重ならない。第１ビアコンタクト電極の積層方向の一方側の面は、第１導電層及び第１絶縁部材と接触する。積層方向から見て、複数の導電層の少なくとも一部の、第２絶縁部材を囲む面の内側には、導電部材及び半導体部材が設けられていない。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１方向に並ぶ第１領域及び第２領域を備える基板と、
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向から見て前記複数の導電層の外縁の一部を介して前記第１方向に並ぶ前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記第２領域に設けられ、前記積層方向から見て、前記複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と
を備え、
前記複数の絶縁部材は、
前記積層方向から見て、前記複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる第１絶縁部材と、
前記積層方向から見て、前記複数のビアコンタクト電極のいずれとも重ならない第２絶縁部材と
を含み、
前記第１ビアコンタクト電極の前記積層方向の一方側の面は、前記複数の導電層のうちの一つである第１導電層との接触面と、前記第１絶縁部材との接触面と、を備え、
前記積層方向から見て、前記複数の導電層の少なくとも一部の、前記第２絶縁部材を囲む面の内側には、導電部材及び半導体部材が設けられていない
半導体記憶装置。
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向から見て前記複数の導電層の外縁の一部を介して前記第１方向に並ぶ前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記第２領域に設けられ、前記積層方向から見て、前記複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と
を備え、
前記複数の絶縁部材は、
前記積層方向から見て、前記複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる第１絶縁部材と、
前記積層方向から見て、前記複数のビアコンタクト電極のいずれとも重ならない第２絶縁部材と
を含み、
前記第１ビアコンタクト電極の前記積層方向の一方側の面は、前記複数の導電層のうちの一つである第１導電層との接触面と、前記第１絶縁部材との接触面と、を備え、
前記積層方向から見て、前記複数の導電層の少なくとも一部の、前記第２絶縁部材を囲む面の内側には、導電部材及び半導体部材が設けられていない
半導体記憶装置。
【請求項2】
前記第１ビアコンタクト電極の前記積層方向の前記一方側の面の、前記第１方向の長さを第１の長さとし、
前記第１絶縁部材の外周面を囲む前記複数の導電層のうち、前記第１ビアコンタクト電極に最も近いものに対応する前記積層方向の位置において、前記第１絶縁部材の前記第１方向の長さを第２の長さとすると、
前記第１の長さは、前記第２の長さよりも大きい
請求項１記載の半導体記憶装置。
前記第１絶縁部材の外周面を囲む前記複数の導電層のうち、前記第１ビアコンタクト電極に最も近いものに対応する前記積層方向の位置において、前記第１絶縁部材の前記第１方向の長さを第２の長さとすると、
前記第１の長さは、前記第２の長さよりも大きい
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の絶縁部材は、前記積層方向から見て、前記第１ビアコンタクト電極と重なる第３絶縁部材を更に含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項4】
第１方向に並ぶ第１領域及び第２領域を備える基板と、
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向から見て前記複数の導電層の外縁の一部を介して前記第１方向に並ぶ前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記第２領域に設けられ、前記積層方向から見て、前記複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と
を備え、
前記複数の絶縁部材の少なくとも２つは、前記積層方向から見て、前記複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる
半導体記憶装置。
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向から見て前記複数の導電層の外縁の一部を介して前記第１方向に並ぶ前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記第２領域に設けられ、前記積層方向から見て、前記複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と
を備え、
前記複数の絶縁部材の少なくとも２つは、前記積層方向から見て、前記複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる
半導体記憶装置。
【請求項5】
第１方向に並ぶ第１領域及び第２領域を備える基板と、
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向から見て前記複数の導電層の外縁の一部を介して前記第１方向に並ぶ前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記第２領域に設けられ、前記積層方向から見て、前記複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と
を備え、
前記複数の絶縁部材は、前記積層方向から見て、前記複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる第１絶縁部材を含み、
前記積層方向と垂直であり、前記第１ビアコンタクト電極を含む断面における前記第１ビアコンタクト電極の中心位置を第１中心位置とし、
前記積層方向と垂直であり、前記第１絶縁部材、及び、前記複数の導電層のうちの前記第１絶縁部材の外周面を囲む一つを含む断面における前記第１絶縁部材の中心位置を第２中心位置とすると、
前記積層方向から見て、前記第１中心位置は、前記第２中心位置と重ならない
半導体記憶装置。
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第１方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体層と、
前記複数の導電層と前記半導体層との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向から見て前記複数の導電層の外縁の一部を介して前記第１方向に並ぶ前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記第２領域に設けられ、前記積層方向から見て、前記複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と
を備え、
前記複数の絶縁部材は、前記積層方向から見て、前記複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる第１絶縁部材を含み、
前記積層方向と垂直であり、前記第１ビアコンタクト電極を含む断面における前記第１ビアコンタクト電極の中心位置を第１中心位置とし、
前記積層方向と垂直であり、前記第１絶縁部材、及び、前記複数の導電層のうちの前記第１絶縁部材の外周面を囲む一つを含む断面における前記第１絶縁部材の中心位置を第２中心位置とすると、
前記積層方向から見て、前記第１中心位置は、前記第２中心位置と重ならない
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する積層方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／０１９７８７４号明細書
【特許文献2】米国特許出願公開第２０１７／０３５８５９０号明細書
【特許文献3】米国特許出願公開第２０２０／００５１９８９号明細書
【特許文献4】米国特許出願公開第２０１７／０３０１６８７号明細書
【特許文献5】特開２０２１－１４１２７６号公報
【特許文献6】特開２０２１－１５０４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を備える基板と、基板の表面と交差する積層方向に積層され、第１領域及び第２領域にわたって第１方向に延伸する複数の導電層と、第１領域に設けられ、積層方向に延伸し、複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積膜と、第２領域に設けられ、積層方向から見て複数の導電層の外縁の一部を介して第１方向に並ぶ複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、第２領域に設けられ、積層方向から見て、複数の導電層の少なくとも一部に囲まれた外周面を備える複数の絶縁部材と、を備える。複数の絶縁部材は、積層方向から見て、複数のビアコンタクト電極のうちの一つである第１ビアコンタクト電極と重なる第１絶縁部材と、積層方向から見て、複数のビアコンタクト電極のいずれとも重ならない第２絶縁部材と、を含む。第１ビアコンタクト電極の積層方向の一方側の面は、複数の導電層のうちの一つである第１導電層との接触面と、第１絶縁部材との接触面と、を備える。積層方向から見て、複数の導電層の少なくとも一部の、第２絶縁部材を囲む面の内側には、導電部材及び半導体部材が設けられていない。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の模式的な平面図である。
【図2】同半導体記憶装置の模式的な平面図である。
【図5】同半導体記憶装置の模式的な平面図である。
【図6】同半導体記憶装置の模式的な平面図である。
【図8】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図9】同製造方法を示す模式的な断面図である。
【図10】同製造方法を示す模式的な断面図である。
【図11】同製造方法を示す模式的な断面図である。
【図12】同製造方法を示す模式的な断面図である。
【図13】同製造方法を示す模式的な断面図である。
【図14】同製造方法を示す模式的な断面図である。
【図15】同製造方法を示す模式的な断面図である。
【図16】同製造方法を示す模式的な断面図である。
【図17】同製造方法を示す模式的な断面図である。
【図18】同製造方法を示す模式的な断面図である。
【図19】同製造方法を示す模式的な断面図である。
【図20】同製造方法を示す模式的な断面図である。
【図21】同製造方法を示す模式的な断面図である。
【図22】同製造方法を示す模式的な断面図である。
【図23】同製造方法を示す模式的な断面図である。
【図24】同製造方法を示す模式的な断面図である。
【図25】同製造方法を示す模式的な断面図である。
【図26】比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
【図27】第２実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。
【図29】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図30】同製造方法を示す模式的な断面図である。
【図31】同製造方法を示す模式的な断面図である。
【図32】第３実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。
【図34】同半導体記憶装置の製造方法を示す模式的な断面図である。
【図35】同製造方法を示す模式的な断面図である。
【図36】同製造方法を示す模式的な断面図である。
【図37】他の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
【図38】同製造方法を示す模式的な断面図である。
【図39】同製造方法を示す模式的な断面図である。
【図40】他の実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0011】
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
【0012】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0013】
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の模式的な平面図である。図２は、同半導体記憶装置の模式的な平面図であり、図１の一部を拡大して示している。図３は、図２に示す構造をＡ－Ａ´線で切断し、矢印の方向に見た模式的な断面図である。図４は、図３のＢで示した部分の模式的な拡大図である。尚、図４は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図４と同様の構造が観察される。図５は、同半導体記憶装置の模式的な平面図であり、図１の一部を拡大して示している。尚、図５では、後述する絶縁層１０２等の一部の構成を省略している。図６は、同半導体記憶装置の模式的な平面図である。図６のＸ方向及びＹ方向の範囲は、図５のＸ方向及びＹ方向の範囲と対応している。図６には、所定の導電層１１０の高さ位置に対応するＸＹ断面を示している。尚、図６では、図示の都合上、フックアップ領域ＲＨＵに設けられた高誘電率絶縁層１１１を図示しており、メモリホール領域ＲＭＨに設けられた高誘電率絶縁層１１１を省略している。図７は、図５及び図６に示す構造をＣ－Ｃ´線及びＤ－Ｄ´線で切断し、矢印の方向に見た模式的な断面図である。
［構成］
図１は、第１実施形態に係る半導体記憶装置の模式的な平面図である。図２は、同半導体記憶装置の模式的な平面図であり、図１の一部を拡大して示している。図３は、図２に示す構造をＡ－Ａ´線で切断し、矢印の方向に見た模式的な断面図である。図４は、図３のＢで示した部分の模式的な拡大図である。尚、図４は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図４と同様の構造が観察される。図５は、同半導体記憶装置の模式的な平面図であり、図１の一部を拡大して示している。尚、図５では、後述する絶縁層１０２等の一部の構成を省略している。図６は、同半導体記憶装置の模式的な平面図である。図６のＸ方向及びＹ方向の範囲は、図５のＸ方向及びＹ方向の範囲と対応している。図６には、所定の導電層１１０の高さ位置に対応するＸＹ断面を示している。尚、図６では、図示の都合上、フックアップ領域ＲＨＵに設けられた高誘電率絶縁層１１１を図示しており、メモリホール領域ＲＭＨに設けられた高誘電率絶縁層１１１を省略している。図７は、図５及び図６に示す構造をＣ－Ｃ´線及びＤ－Ｄ´線で切断し、矢印の方向に見た模式的な断面図である。
【0014】
図１に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡには、メモリホール領域ＲＭＨと、メモリホール領域ＲＭＨに対してＸ方向正側及びＸ方向負側の領域に設けられたフックアップ領域ＲＨＵと、が設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣが設けられている。
【0015】
尚、図示の例では、フックアップ領域ＲＨＵがメモリセルアレイ領域ＲＭＣＡのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の両端部又は一端部に設けられていても良いし、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央部に設けられていても良い。
【0016】
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、例えば図２に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。また、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0017】
［メモリホール領域ＲＭＨの構造］
メモリブロックＢＬＫは、例えば図３に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた配線層１１２と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。
メモリブロックＢＬＫは、例えば図３に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた配線層１１２と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。
【0018】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。また、最上層の導電層１１０の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
【0019】
複数の導電層１１０は、ＮＡＮＤフラッシュメモリのワード線ＷＬ及びこれに接続された複数のメモリセル（メモリトランジスタ）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。Ｙ方向に隣り合う２つのメモリブロックＢＬＫに着目した場合、これら２つのメモリブロックＢＬＫ中の、Ｚ方向に並ぶ複数の導電層１１０（ＷＬ）及びこれらの上下面に設けられた複数の絶縁層１０１は、ブロック間構造ＳＴを介してＹ方向に分断されている。
【0020】
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ＮＡＮＤフラッシュメモリのソース側の選択ゲート線ＳＧＳ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。Ｙ方向に隣り合う２つのメモリブロックＢＬＫに着目した場合、これら２つのメモリブロックＢＬＫ中の、一又は複数の導電層１１０（ＳＧＳ）及びこれらの上下面に設けられた複数の絶縁層１０１は、ブロック間構造ＳＴを介してＹ方向に分断されている。
【0021】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、それぞれ、ＮＡＮＤフラッシュメモリのドレイン側の選択ゲート線ＳＧＤ及びこれに接続された複数の選択トランジスタのゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。
【0022】
図２に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅ＹＳＧＤは、導電層１１０（ＷＬ）のＹ方向の幅ＹＷＬよりも小さい。
【0023】
複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各メモリブロックＢＬＫ中において、Ｙ方向に隣り合う２つのストリングユニットＳＵに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁層ＳＨＥを介してＹ方向に分断されている。Ｙ方向に隣り合う２つのメモリブロックＢＬＫの、一方に含まれる複数のストリングユニットＳＵのうち他方に最も近いもの、及び、他方に含まれる複数のストリングユニットＳＵのうち一方に最も近いものに着目した場合、これら２つのストリングユニットＳＵ中の、一又は複数の導電層１１０（ＳＧＤ）は、ブロック間構造ＳＴを介してＹ方向に分断されている。
【0024】
図４に示す様に、導電層１１０の上面、下面及び半導体層１２０との対向面には、高誘電率絶縁層１１１が設けられている。高誘電率絶縁層１１１は、例えば、アルミナ（Ａｌ２Ｏ３）等の金属酸化物を含む。高誘電率絶縁層１１１は、例えば、酸化シリコン（ＳｉＯ２）よりも大きな誘電率を有する。また、高誘電率絶縁層１１１は、例えば、窒化シリコン（ＳｉＮ）よりも大きな誘電率を有する。
【0025】
配線層１１２（図３）は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、配線層１１２の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電部材又はその他の導電部材が設けられていても良い。配線層１１２は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
【0026】
半導体層１２０は、図２に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、ＮＡＮＤフラッシュメモリのメモリセル（メモリトランジスタ）及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ、導電層１１０に設けられた貫通孔によって囲まれており、この様な貫通孔の内周面と対向している。
【0027】
半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０の、導電層１１０（ＷＬ）と対向する領域はノンドープであっても良い。半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域は、ノンドープであっても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良い。半導体層１２０の、導電層１１０（ＳＧＳ）に対向する領域の少なくとも一部は、ノンドープであっても良い。半導体層１２０の、導電層１１０（ＳＧＳ）に対向する領域の一部は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。
【0028】
半導体層１２０の上端部には、図３に示す様に、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。この不純物領域１２１は、ビアコンタクト電極Ｃｈ，Ｖｙ（図２）を介してビット線ＢＬ（図２）に接続される。尚、図２に示す様に、一つのストリングユニットＳＵに対応する複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。図２の例では、Ｘ方向に並ぶ複数の半導体層１２０を含む列が、一つのストリングユニットＳＵに対応して、Ｙ方向に４つ並んでいる。これら４つの列に含まれる複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。
【0029】
図３に示す様に、半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。この不純物領域１２２は、上記配線層１１２に接続されている。尚、一つのメモリセルアレイ領域ＲＭＣＡ（図１）に対応する複数の半導体層１２０は、全て共通の配線層１１２に接続される。
【0030】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図４に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、例えば図３に示す様に、半導体層１２０と配線層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0031】
尚、図４には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示している。しかしながら、ゲート絶縁膜１３０に含まれる電荷蓄積膜は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートでも良い。
【0032】
ストリングユニット間絶縁層ＳＨＥは、例えば図２及び図３に示す様に、Ｘ方向及びＺ方向に延伸する。ストリングユニット間絶縁層ＳＨＥは、例えば、酸化シリコン（ＳｉＯ２）等を含む。ストリングユニット間絶縁層ＳＨＥの下端は、最上層に位置する導電層１１０（ＷＬ）の下面よりも上方に位置する。また、ストリングユニット間絶縁層ＳＨＥの下端は、最下層に位置する導電層１１０（ＳＧＤ）の下面よりも下方に位置する。また、ストリングユニット間絶縁層ＳＨＥの上端のＺ方向の位置は、最上層に位置する導電層１１０（ＳＧＤ）の上面よりも上方に位置する。
【0033】
ブロック間構造ＳＴは、例えば図２及び図３に示す様に、Ｘ方向及びＺ方向に延伸する電極１４０と、電極１４０のＹ方向の両側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４１と、を備える。電極１４０は、絶縁層１４１を介して、Ｚ方向に並ぶ複数の導電層１１０及びこれらの間に設けられた複数の絶縁層１０１、並びに、絶縁層１０２からＹ方向に離間する。電極１４０及び絶縁層１４１の下端は、配線層１１２に接続されている。電極１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む導電部材であっても良い。また、電極１４０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等の半導体部材であっても良い。電極１４０は、導電部材及び半導体部材の双方を含んでいても良い。電極１４０は、ＮＡＮＤフラッシュメモリのソース線の一部として機能する。
【0034】
ビアコンタクト電極Ｃｈは、例えば図２に示す様に、半導体層１２０に対応して、Ｘ方向及びＹ方向に所定のパターンで並ぶ。ビアコンタクト電極Ｃｈは、Ｚ方向に延伸し、下端において半導体層１２０の不純物領域１２１に、上端においてビアコンタクト電極Ｖｙ（図２）に接続されている。
【0035】
ビット線ＢＬは、図２に示す様に、Ｙ方向に延伸し、Ｘ方向に並ぶ。ビット線ＢＬのＸ方向におけるピッチは、Ｘ方向に並ぶ複数の半導体層１２０のＸ方向におけるピッチの１／４倍である。ビット線ＢＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。上述したビアコンタクト電極Ｖｙは、Ｚ方向から見て、ビット線ＢＬとビアコンタクト電極Ｃｈとが重なる位置に設けられている。
【0036】
［フックアップ領域ＲＨＵの構造］
フックアップ領域ＲＨＵには、図５及び図７に示す様に、複数の導電層１１０のテラス部Ｔが設けられている。テラス部Ｔは、例えば、導電層１１０の上面のうち、上方から見て、他の導電層１１０と重ならない部分である。これら複数のテラス部Ｔは、図７に示す様に、上述した絶縁層１０２によって覆われている。
フックアップ領域ＲＨＵには、図５及び図７に示す様に、複数の導電層１１０のテラス部Ｔが設けられている。テラス部Ｔは、例えば、導電層１１０の上面のうち、上方から見て、他の導電層１１０と重ならない部分である。これら複数のテラス部Ｔは、図７に示す様に、上述した絶縁層１０２によって覆われている。
【0037】
図示の例では、上方から数えて３ｎ＋１番目（ｎは０以上の整数）の導電層１１０（ＷＬ）に対応する複数のテラス部Ｔが、上方から見て、Ｘ方向に並んでいる。また、３ｎ＋１番目の導電層１１０（ＷＬ）のテラス部Ｔと、３ｎ＋４番目の導電層１１０（ＷＬ）のテラス部Ｔとの間には、３ｎ＋１番目～３ｎ＋３番目の導電層１１０（ＷＬ）の、外縁の一部Ｅ１が設けられている。図示の例において、外縁の一部Ｅ１は、導電層１１０のＸ方向の端面であり、Ｙ方向に延伸する。
【0038】
同様に、図示の例では、上方から数えて３ｎ＋２番目の導電層１１０（ＷＬ）に対応する複数のテラス部Ｔが、上方から見て、Ｘ方向に並んでいる。また、３ｎ＋２番目の導電層１１０（ＷＬ）のテラス部Ｔと、３ｎ＋５番目の導電層１１０（ＷＬ）のテラス部Ｔとの間には、３ｎ＋２番目～３ｎ＋４番目の導電層１１０（ＷＬ）の、外縁の一部Ｅ１が設けられている。
【0039】
同様に、図示の例では、上方から数えて３ｎ＋３番目の導電層１１０（ＷＬ）に対応する複数のテラス部Ｔが、上方から見て、Ｘ方向に並んでいる。また、３ｎ＋３番目の導電層１１０（ＷＬ）のテラス部Ｔと、３ｎ＋６番目の導電層１１０（ＷＬ）のテラス部Ｔとの間には、３ｎ＋３番目～３ｎ＋５番目の導電層１１０（ＷＬ）の、外縁の一部Ｅ１が設けられている。
【0040】
また、図示の例では、上方から数えて３ｎ＋１番目の導電層１１０（ＷＬ）に対応するテラス部Ｔが、それぞれ、３ｎ＋２番目及び３ｎ＋３番目の導電層１１０（ＷＬ）に対応する２つのテラス部Ｔと、上方から見て、Ｙ方向に並んでいる。また、３ｎ＋１番目の導電層１１０（ＷＬ）のテラス部Ｔと、３ｎ＋２番目の導電層１１０（ＷＬ）のテラス部Ｔとの間には、３ｎ＋１番目の導電層１１０（ＷＬ）の、外縁の一部Ｅ２が設けられている。同様に、３ｎ＋２番目の導電層１１０（ＷＬ）のテラス部Ｔと、３ｎ＋３番目の導電層１１０（ＷＬ）のテラス部Ｔとの間には、３ｎ＋２番目の導電層１１０（ＷＬ）の、外縁の一部Ｅ２が設けられている。図示の例において、外縁の一部Ｅ２は、導電層１１０（ＷＬ）のＹ方向の端面であり、Ｘ方向に延伸する。
【0041】
また、図５に示す様に、フックアップ領域ＲＨＵには、Ｙ方向に並ぶ複数の支持絶縁部材列ＨＲＲが設けられている。支持絶縁部材列ＨＲＲは、それぞれ、Ｘ方向に並ぶ複数の支持絶縁部材ＨＲを備える。支持絶縁部材ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等を含む。支持絶縁部材ＨＲは、図７に示す様に、絶縁層１０２、並びに、複数の導電層１１０及び絶縁層１０１を貫通してＺ方向に延伸する。支持絶縁部材ＨＲの外周面は、それぞれ、導電層１１０に設けられた貫通孔によって囲まれている。図６に示す様に、支持絶縁部材ＨＲの外周面は、図４を参照して説明した高誘電率絶縁層１１１を介して、この様な貫通孔の内周面に対向する。ただし、支持絶縁部材ＨＲの外周面は、この様な貫通孔の内周面に接していても良い。尚、本実施形態では、Ｚ方向から見て、この貫通孔の内側に、導電部材も半導体部材も設けられておらず、絶縁部材のみ（支持絶縁部材ＨＲ及び高誘電率絶縁層１１１のみ、又は、支持絶縁部材ＨＲのみ）が設けられている。
【0042】
また、図５に示す様に、フックアップ領域ＲＨＵには、複数のテラス部Ｔに対応して設けられた複数のビアコンタクト電極ＣＣが設けられている。図５の例では、複数のビアコンタクト電極ＣＣが、Ｚ方向から見て、導電層１１０の外縁の一部Ｅ１を介してＸ方向に並ぶ。また、１つのメモリブロックＢＬＫに対応して、３つのビアコンタクト電極ＣＣが、Ｚ方向から見て、導電層１１０の外縁の一部Ｅ２を介してＹ方向に並ぶ。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、これら複数のビアコンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層ＣＣＳＷが設けられている。ビアコンタクト電極ＣＣ及び絶縁層ＣＣＳＷは、図７に示す様に、絶縁層１０２を貫通してＺ方向に延伸し、下端において、導電層１１０のテラス部Ｔに接続されている。
【0043】
尚、図５～図７には、複数の支持絶縁部材ＨＲとして、支持絶縁部材ＨＲ１と、支持絶縁部材ＨＲ２と、を例示している。支持絶縁部材ＨＲ１は、Ｚ方向から見て、ビアコンタクト電極ＣＣと重なる。また、Ｚ方向から見て、支持絶縁部材ＨＲ１の中心位置は、いずれかのビアコンタクト電極ＣＣの中心位置と、重なる（略一致する）。一方、支持絶縁部材ＨＲ２は、Ｚ方向から見て、ビアコンタクト電極ＣＣと重ならない。従って、Ｚ方向から見て、支持絶縁部材ＨＲ２の中心位置は、いずれのビアコンタクト電極ＣＣの中心位置とも重ならない（略一致しない）。
【0044】
また、図５～図７の例では、複数のビアコンタクト電極ＣＣが、Ｚ方向から見て、導電層１１０と重なる部分と、支持絶縁部材ＨＲ１と重なる部分と、を備える。また、複数のビアコンタクト電極ＣＣの下面の直径が、支持絶縁部材ＨＲ１の上端部の直径よりも大きい。複数のビアコンタクト電極ＣＣの下面は、それぞれ、導電層１１０との接触面と、支持絶縁部材ＨＲ１との接触面と、を備える。
【0045】
尚、支持絶縁部材ＨＲの、Ｚ方向から見た場合の中心位置は、例えば、次の様な方法によって規定しても良い。例えば、いずれかの導電層１１０に対応する高さ位置のＸＹ断面（例えば、図６に例示する様な断面）において、支持絶縁部材ＨＲの外接円の中心点、又は、支持絶縁部材ＨＲの画像上の重心を、中心位置として規定しても良い。
【0046】
また、支持絶縁部材ＨＲ１の上端部の直径は、例えば、次の様な方法によって規定しても良い。例えば、着目する支持絶縁部材ＨＲ１の下端よりも上方、上端よりも下方に設けられた複数の導電層１１０のうち、最も上方に設けられたものに対応する高さ位置のＸＹ断面において、支持絶縁部材ＨＲ１の外接円の直径を、支持絶縁部材ＨＲ１の上端部の直径として規定しても良い。また、図７に例示する様なＸＺ断面、又は、ＹＺ断面において、支持絶縁部材ＨＲ１の上述した様な高さ位置におけるＸ方向の長さ、又は、Ｙ方向の長さを、支持絶縁部材ＨＲ１の上端部の直径として規定しても良い。
【0047】
また、ビアコンタクト電極ＣＣの、Ｚ方向から見た場合の中心位置は、例えば、次の様な方法によって規定しても良い。例えば、着目するビアコンタクト電極ＣＣの下端よりも上方、上端よりも下方のいずれかの高さ位置のＸＹ断面において、ビアコンタクト電極ＣＣの外接円の中心点、又は、ビアコンタクト電極ＣＣの画像上の重心を、中心位置として規定しても良い。
【0048】
［製造方法］
次に、図８～図２５を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８及び図１５～図２１は、同製造方法について説明するための模式的な断面図であり、図３に対応する断面を示している。図９～図１４及び図２２～図２５は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
次に、図８～図２５を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図８及び図１５～図２１は、同製造方法について説明するための模式的な断面図であり、図３に対応する断面を示している。図９～図１４及び図２２～図２５は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
【0049】
本実施形態に係る半導体記憶装置の製造に際しては、図示しない半導体ウェハの上面に、周辺回路を形成する。また、この半導体ウェハの上方に、例えば図８に示す様に、シリコン等の半導体層１１２Ａ、酸化シリコン等の犠牲層１１２Ｂ、窒化シリコン（ＳｉＮ）等の犠牲層１１２Ｃ、酸化シリコン等の犠牲層１１２Ｄ、及び、シリコン等の半導体層１１２Ｅを形成する。また、図８及び図９に示す様に、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0050】
次に、例えば図１０に示す様に、フックアップ領域ＲＨＵにおいて複数の絶縁層１０１及び複数の犠牲層１１０Ａの一部を除去し、複数のテラス部ＴＡを形成する。テラス部ＴＡは、例えば、犠牲層１１０Ａの上面のうち、上方から見て、他の犠牲層１１０Ａと重ならない部分である。この工程では、例えば、図９に示す様な構造の上面にレジストを形成する。また、犠牲層１１０Ａの除去、絶縁層１０１の除去、及び、レジストの一部の除去を繰り返し行う。尚、レジストの除去は、ウェットエッチング等の等方性のエッチングによって行う。
【0051】
次に、例えば図１１に示す様に、複数のテラス部ＴＡを覆う酸化シリコン（ＳｉＯ２）等の絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0052】
次に、例えば図１２に示す様に、複数の半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。また、複数の支持絶縁部材ＨＲに対応する位置に、複数のビアホールＨＲＡを形成する。メモリホールＭＨ及びビアホールＨＲＡは、それぞれ、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ、犠牲層１１２Ｄ，１１２Ｃ，１１２Ｂを貫通し、半導体層１１２Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0053】
次に、例えば図１３に示す様に、レジストＲｇを形成する。これにより、複数のメモリホールＭＨがレジストＲｇによって覆われ、且つ、複数のビアホールＨＲＡが露出した構造を形成する。
【0054】
次に、例えば図１４に示す様に、複数のビアホールＨＲＡの内部に、支持絶縁部材ＨＲを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥによって行う。また、支持絶縁部材ＨＲの形成後、レジストＲｇを除去する。
【0055】
【0056】
次に、例えば図１７に示す様に、図１６に示す様な構造の上面に、絶縁層１０２を形成する。また、ブロック間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０２、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１２Ｅ、並びに、犠牲層１１２ＤをＹ方向に分断し、犠牲層１１２Ｃの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0057】
次に、例えば図１８に示す様に、配線層１１２を形成する。この工程では、例えば、ウェットエッチング等の方法によって犠牲層１１２Ｂ，１１２Ｃ，１１２Ｄが除去される。また、ウェットエッチング等の方法によってゲート絶縁膜１３０の一部が除去され、半導体層１２０の一部の外周面を露出させる。また、エピタキシャル成長等の方法によって配線層１１２を形成する。
【0058】
次に、例えば図１９に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に並ぶ複数の空隙１１０Ｂが形成される。換言すれば、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持する構造と、を含む中空構造が形成される。メモリホール領域ＲＭＨでは、メモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）によって、絶縁層１０１が支持される。フックアップ領域ＲＨＵでは、支持絶縁部材ＨＲによって、絶縁層１０１が支持される。この工程は、例えば、ウェットエッチング等の方法によって行う。
【0059】
次に、例えば図２０に示す様に、Ｚ方向に並ぶ複数の空隙１１０Ｂに、複数の導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、図２０では図示を省略するものの、この工程では、空隙１１０Ｂに導電層１１０を形成する前に、図４を参照して説明した高誘電率絶縁層１１１を形成する。
【0060】
次に、例えば図２１に示す様に、溝ＳＴＡの内部に、ブロック間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥによって行う。また、図３に示す様に、一又は複数の導電層１１０（ＳＧＤ）をＹ方向に分断するストリングユニット間絶縁層ＳＨＥ形成する。この工程は、例えば、ＣＶＤ及びＲＩＥによって行う。
【0061】
次に、例えば図２２に示す様に、図３に対応する構造の上面に、絶縁層１０２を形成する。また、図２３に示す様に、複数のビアコンタクト電極ＣＣに対応する位置に、複数のコンタクトホールＣＣＡを形成する。コンタクトホールＣＣＡは、それぞれ、Ｚ方向に延伸し、絶縁層１０２を貫通し、導電層１１０のテラス部Ｔを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0062】
本実施形態に係る製造方法では、コンタクトホールＣＣＡの形成に際して、絶縁層１０２だけでなく、コンタクトホールＣＣＡの底面に露出した支持絶縁部材ＨＲも除去する。これにより、コンタクトホールＣＣＡの下方に、図１２を参照して説明した複数のビアホールＨＲＡの一部が、再度形成される。尚、この工程において除去されない支持絶縁部材ＨＲは、図５及び図７を参照して説明した支持絶縁部材ＨＲ２となる。
【0063】
次に、例えば図２４に示す様に、絶縁層１０２の上面、コンタクトホールＣＣＡの内周面及び底面、並びに、ビアホールＨＲＡの内部に、絶縁層ＣＣＳＷＡを形成する。絶縁層ＣＣＳＷＡは、ビアホールＨＲＡを埋め込む程度に厚く、コンタクトホールＣＣＡを埋め込まない程度に薄い。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0064】
次に、図２５に示す様に、絶縁層ＣＣＳＷＡの、コンタクトホールＣＣＡの底面に形成された部分を除去して、テラス部Ｔを露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。この工程により、コンタクトホールＣＣＡの下方に、図５及び図７を参照して説明した支持絶縁部材ＨＲ１が形成される。
【0065】
次に、図７に示す様に、コンタクトホールＣＣＡの内部に、ビアコンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0066】
その後、図２を参照して説明したビアコンタクト電極Ｃｈ，Ｖｙ、ビット線ＢＬ等を形成し、ダイシング等による個片化を行うことにより、第１実施形態に係る半導体記憶装置が形成される。
【0067】
［比較例］
図２６は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。比較例に係る半導体記憶装置では、Ｚ方向から見て、いずれの支持絶縁部材ＨＲもビアコンタクト電極ＣＣと重ならない。
図２６は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。比較例に係る半導体記憶装置では、Ｚ方向から見て、いずれの支持絶縁部材ＨＲもビアコンタクト電極ＣＣと重ならない。
【0068】
比較例に係る半導体記憶装置の製造に際しては、図２２及び図２３を参照して説明した工程において、複数のコンタクトホールＣＣＡが、複数の支持絶縁部材ＨＲを避けて形成される。また、比較例に係る半導体記憶装置の製造に際しては、図２４及び図２５を参照して説明した工程を実行しない。
【0069】
ここで、図２２及び図２３を参照して説明した工程（コンタクトホールＣＣＡを形成する工程）は、絶縁層１０２を構成する酸化シリコン（ＳｉＯ２）等の材料が比較的除去されやすく、導電層１１０を構成する窒化チタン（ＴｉＮ）、タングステン（Ｗ）等の材料が比較的除去されにくい条件で実行される。従って、コンタクトホールＣＣＡの底面に導電層１１０のみが露出する場合、コンタクトホールＣＣＡの下端位置を、比較的好適に制御することが可能である。
【0070】
ただし、支持絶縁部材ＨＲは、絶縁層１０２と同様に、酸化シリコン（ＳｉＯ２）等の材料から形成される。従って、コンタクトホールＣＣＡの底面に、導電層１１０だけでなく、支持絶縁部材ＨＲが露出してしまうと、コンタクトホールＣＣＡが、対応する導電層１１０の下方にまで形成されてしまい、導電層１１０間の短絡に繋がってしまう恐れがある。
【0071】
この様な現象を避けるためには、例えば、支持絶縁部材ＨＲを、コンタクトホールＣＣＡから十分離れた位置に配置することも考えられる。しかしながら、支持絶縁部材ＨＲ間の距離が大きくなってしまうと、図１９に対応する工程において、絶縁層１０１が撓んでしまう場合がある。
【0072】
また、半導体記憶装置の高集積化に伴い、Ｚ方向に並ぶ導電層１１０の数が増大し、図２３を参照して説明したコンタクトホールＣＣＡのアスペクト比も増大しつつある。その結果、コンタクトホールＣＣＡの形成に際し、ＲＩＥがＺ方向に対して傾いた方向に進行してしまい、コンタクトホールＣＣＡが斜めに形成されて、コンタクトホールＣＣＡの底面に、支持絶縁部材ＨＲが露出してしまう恐れが生じている。
【0073】
［第１実施形態の効果］
本実施形態に係る半導体記憶装置の製造に際しては、図２３を参照して説明した工程において、支持絶縁部材ＨＲの一部を除去する。また、図２４を参照して説明した工程において、除去された支持絶縁部材ＨＲに対応するビアホールＨＲＡを絶縁層ＣＣＳＷＡによって埋め込む。また、図２５を参照して説明した工程において、絶縁層ＣＣＳＷＡの一部を除去し、テラス部Ｔを露出させる。
本実施形態に係る半導体記憶装置の製造に際しては、図２３を参照して説明した工程において、支持絶縁部材ＨＲの一部を除去する。また、図２４を参照して説明した工程において、除去された支持絶縁部材ＨＲに対応するビアホールＨＲＡを絶縁層ＣＣＳＷＡによって埋め込む。また、図２５を参照して説明した工程において、絶縁層ＣＣＳＷＡの一部を除去し、テラス部Ｔを露出させる。
【0074】
この様な方法では、図２４を参照して説明した工程において、ビアホールＨＲＡを絶縁層ＣＣＳＷＡによって埋め込むため、コンタクトホールＣＣＡの底面に支持絶縁部材ＨＲが露出してしまっても、上述の様な導電層１１０間の短絡を好適に抑制可能である。従って、支持絶縁部材ＨＲの配置を、ビアコンタクト電極ＣＣの配置とは独立して調整可能であり、例えば、図１９を参照して説明した工程において、絶縁層１０１が撓んでしまわない程度に支持絶縁部材ＨＲを密に配置することが出来る。また、導電層１１０及び支持絶縁部材ＨＲ１と接触するビアコンタクト電極ＣＣの下面の位置において、Ｚ方向から見た支持絶縁部材ＨＲ１の外周面の全体がビアコンタクト電極ＣＣの外周面の内側に位置する様に、ビアコンタクト電極ＣＣと支持絶縁部材ＨＲ１とが重なる配置も、採用可能である。
【0075】
［第２実施形態］
図５～図７を参照して説明した様に、第１実施形態では、Ｚ方向から見て、一つのビアコンタクト電極ＣＣが、一つの支持絶縁部材ＨＲと重なる。しかしながら、この様な構成はあくまでも例示であり、Ｚ方向から見て、一つのビアコンタクト電極ＣＣが複数の支持絶縁部材ＨＲと重なっても良い。この様な構成でも、第１実施形態と同様の効果を奏することが可能である。また、ビアコンタクト電極ＣＣと導電層１１０との接触面積を増大させて、コンタクト抵抗を低減可能である。以下、この様な構成について例示する。
図５～図７を参照して説明した様に、第１実施形態では、Ｚ方向から見て、一つのビアコンタクト電極ＣＣが、一つの支持絶縁部材ＨＲと重なる。しかしながら、この様な構成はあくまでも例示であり、Ｚ方向から見て、一つのビアコンタクト電極ＣＣが複数の支持絶縁部材ＨＲと重なっても良い。この様な構成でも、第１実施形態と同様の効果を奏することが可能である。また、ビアコンタクト電極ＣＣと導電層１１０との接触面積を増大させて、コンタクト抵抗を低減可能である。以下、この様な構成について例示する。
【0076】
【0077】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0078】
ただし、図２７において、複数の支持絶縁部材ＨＲとしては、支持絶縁部材ＨＲ１及び支持絶縁部材ＨＲ２に加え、支持絶縁部材ＨＲ３を例示している。第２実施形態に係るビアコンタクト電極ＣＣ２は、それぞれ、複数の（図示の例では７つの）支持絶縁部材ＨＲ（１つの支持絶縁部材ＨＲ１、及び、６つの支持絶縁部材ＨＲ３）と重なる。
【0079】
図２７に示す様に、支持絶縁部材ＨＲ３は、Ｚ方向から見て、ビアコンタクト電極ＣＣ２と重なる部分と、ビアコンタクト電極ＣＣ２と重ならない部分と、を備える。従って、導電層１１０及び支持絶縁部材ＨＲと接触するビアコンタクト電極ＣＣの下面の位置において、Ｚ方向から見て、ビアコンタクト電極ＣＣの外周面と支持絶縁部材ＨＲ３の外周面とが交差している。また、Ｚ方向から見て、支持絶縁部材ＨＲ３の中心位置は、いずれのビアコンタクト電極ＣＣ２の中心位置とも重ならない（略一致しない）。
【0080】
【0081】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。
【0082】
ただし、第１実施形態に係る製造方法では、図２３を参照して説明した工程において、各コンタクトホールＣＣＡの底面に一つずつ支持絶縁部材ＨＲが露出し、この様な支持絶縁部材ＨＲが除去される。
【0083】
一方、第２実施形態に係る製造方法では、図２３に対応する工程において、図２９に示す様に、各コンタクトホールＣＣＡの底面に複数の（図示の例では７つの）支持絶縁部材ＨＲが露出し、この様な支持絶縁部材ＨＲが除去される。
【0084】
【0085】
【0086】
［第３実施形態］
図５～図７を参照して説明した様に、第１実施形態及び第２実施形態では、Ｚ方向から見て、ビアコンタクト電極ＣＣ，ＣＣ２の中心位置が、支持絶縁部材ＨＲ１の中心位置と、重なる（略一致する）。しかしながら、図１２を参照して説明したビアホールＨＲＡの位置決めと、図２３を参照して説明したコンタクトホールＣＣＡの位置決めとは、異なる工程で実行されるため、Ｚ方向から見て、ビアコンタクト電極ＣＣ，ＣＣ２の中心位置は、支持絶縁部材ＨＲの中心位置と、重ならない（略一致しない）場合がある。また、ビアコンタクト電極ＣＣ，ＣＣ２と導電層１１０とを接触させるためには、Ｚ方向から見て、ビアコンタクト電極ＣＣ，ＣＣ２の中心位置と、支持絶縁部材ＨＲの中心位置とが、重ならなくても良い（略一致しなくても良い）。この様な構成でも、第１実施形態及び第２実施形態と同様の効果を奏することが可能である。以下、この様な構成について例示する。
図５～図７を参照して説明した様に、第１実施形態及び第２実施形態では、Ｚ方向から見て、ビアコンタクト電極ＣＣ，ＣＣ２の中心位置が、支持絶縁部材ＨＲ１の中心位置と、重なる（略一致する）。しかしながら、図１２を参照して説明したビアホールＨＲＡの位置決めと、図２３を参照して説明したコンタクトホールＣＣＡの位置決めとは、異なる工程で実行されるため、Ｚ方向から見て、ビアコンタクト電極ＣＣ，ＣＣ２の中心位置は、支持絶縁部材ＨＲの中心位置と、重ならない（略一致しない）場合がある。また、ビアコンタクト電極ＣＣ，ＣＣ２と導電層１１０とを接触させるためには、Ｚ方向から見て、ビアコンタクト電極ＣＣ，ＣＣ２の中心位置と、支持絶縁部材ＨＲの中心位置とが、重ならなくても良い（略一致しなくても良い）。この様な構成でも、第１実施形態及び第２実施形態と同様の効果を奏することが可能である。以下、この様な構成について例示する。
【0087】
【0088】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
【0089】
ただし、第３実施形態に係るビアコンタクト電極ＣＣ３の中心位置は、Ｚ方向から見て、いずれの支持絶縁部材ＨＲの中心位置とも重ならない（略一致しない）。
【0090】
第３実施形態では、ビアコンタクト電極ＣＣ３が、Ｚ方向から見て一つの支持絶縁部材ＨＲのみと重なっていても良いし、二以上の支持絶縁部材ＨＲと重なっていても良い。
【0091】
尚、図３２には、複数の支持絶縁部材ＨＲとして、支持絶縁部材ＨＲ２及び支持絶縁部材ＨＲ３を例示している。
【0092】
ただし、例えば、複数のビアコンタクト電極ＣＣ，ＣＣ２は、いずれかの支持絶縁部材ＨＲの中心位置と重なるものと、いずれの支持絶縁部材ＨＲの中心位置とも重ならないものと、の双方を含んでいても良い。例えば、第１実施形態に係る半導体記憶装置は、ビアコンタクト電極ＣＣ及び支持絶縁部材ＨＲ１に加え、ビアコンタクト電極ＣＣ３及び支持絶縁部材ＨＲ３を備えていても良い。
【0093】
【0094】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。
【0095】
ただし、第１実施形態に係る製造方法では、図２３を参照して説明した工程において、各コンタクトホールＣＣＡの中心軸が、いずれかの支持絶縁部材ＨＲの中心軸と、略一致する。
【0096】
一方、第３実施形態に係る製造方法では、図２３に対応する工程において、図３４に示す様に、各コンタクトホールＣＣＡの中心軸が、いずれの支持絶縁部材ＨＲの中心軸とも、略一致しない。図示の例では、一部の支持絶縁部材ＨＲが、Ｚ方向から見てコンタクトホールＣＣＡと重なる部分と、Ｚ方向から見てコンタクトホールＣＣＡと重ならない部分と、を備え、前者のみが除去されている。
【0097】
【0098】
【0099】
［その他の実施形態］
以上、第１実施形態～第３実施形態に係る半導体記憶装置の構成について説明した。しかしながら、以上において例示した構成はあくまでも例示に過ぎず、具体的な構成は、適宜調整可能である。
以上、第１実施形態～第３実施形態に係る半導体記憶装置の構成について説明した。しかしながら、以上において例示した構成はあくまでも例示に過ぎず、具体的な構成は、適宜調整可能である。
【0100】
【0101】
第１実施形態～第３実施形態に係る製造方法では、図２３を参照して説明した工程、又は、これに対応する工程において、例えば図３７に例示する様に、ビアホールＨＲＡの内周面とコンタクトホールＣＣＡの底面とを連続させるような曲面が形成されても良い。この様な方法では、図示の様に、ビアホールＨＲＡの間口が広がる。従って、図２４を参照して説明した工程において、図３８に示す様に、絶縁層ＣＣＳＷを、ビアホールＨＲＡ中に好適に埋め込むことが出来る。尚、図示の例では、図２５を参照して説明した工程において、図３９に示す様に、コンタクトホールＣＣＡの底面に、上記曲面が露出している。
【0102】
その結果、図４０に示す様に、この様な方法によって製造された半導体記憶装置では、ビアコンタクト電極ＣＣの下面の、導電層１１０との接触面に、ビアコンタクト電極ＣＣ側に向かって凸となる様な曲面が形成される。
【0103】
尚、図４０には、第１実施形態に係る半導体記憶装置において、ビアコンタクト電極ＣＣと導電層１１０との接触面に、ビアコンタクト電極ＣＣ側に向かって凸となる様な曲面が形成される例を示した。しかしながら、第２実施形態又は第３実施形態に係る半導体記憶装置においても、ビアコンタクト電極ＣＣ２，ＣＣ３と導電層１１０との接触面に、ビアコンタクト電極ＣＣ２，ＣＣ３側に向かって凸となる様な曲面が形成されても良い。
【0104】
また、第１実施形態～第３実施形態に係る半導体記憶装置では、上述の様に、導電層１１０の支持絶縁部材ＨＲに対応する貫通孔の内部に、導電部材も半導体部材も設けられておらず、絶縁部材のみが設けられている。第１実施形態～第３実施形態に係る半導体記憶装置において、図４０に例示する様な構造を採用する場合であっても、基本的には、導電層１１０の支持絶縁部材ＨＲに対応する貫通孔の内部に、導電部材も半導体部材も設けられない。しかしながら、導電層１１０の貫通孔のうち、この導電層１１０に接続されたビアコンタクト電極ＣＣとＺ方向から見て重なるものの内部には、図４０に例示する様に、導電部材として、ビアコンタクト電極ＣＣの一部が設けられる場合がある。尚、少なくとも、導電層１１０の貫通孔のうち、支持絶縁部材ＨＲ２に対応するものの内部には、導電部材も半導体部材も設けられない。
【0105】
また、第１実施形態に係る半導体記憶装置は、半導体ウェハの上面に周辺回路を形成し、この半導体ウェハに対して図８～図２５を参照して説明した工程を実行することにより、製造される。しかしながら、図８～図２５を参照して説明した工程は、周辺回路が形成される半導体ウェハとは別のウェハに対して実行しても良い。例えば、１つ目のウェハに周辺回路を形成し、２つ目のウェハに図８～図２５を参照して説明した工程を実行し、１つ目のウェハと２つ目のウェハとを貼合し、２つ目のウェハを除去しても良い。第２実施形態及び第３実施形態に係る半導体記憶装置についても、同様である。
【0106】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0107】
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＣＣ…ビアコンタクト電極、ＨＲ…支持絶縁部材、ＲＭＨ…メモリホール領域、ＲＨＵ…フックアップ領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】