(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024075900
(43)【公開日】2024-06-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240529BHJP
H01L 29/786 20060101ALI20240529BHJP
H01L 27/088 20060101ALI20240529BHJP
H01L 21/822 20060101ALI20240529BHJP
【ＦＩ】
H01L27/06 102A
H01L29/78 613Z
H01L27/088 331E
H01L27/04 P
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022187154
(22)【出願日】2022-11-24
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】鈴村 直仁
(72)【発明者】
【氏名】佃 栄次
(72)【発明者】
【氏名】山本 芳樹
【テーマコード（参考）】
5F038
5F048
5F110
【Ｆターム（参考）】
5F038AR07
5F038AR09
5F038AR13
5F038AR21
5F038AR28
5F038EZ13
5F038EZ14
5F038EZ15
5F038EZ20
5F048AA01
5F048AC10
5F048BA16
5F048BB05
5F048BC06
5F048BF07
5F048BG01
5F048BG13
5F110CC02
5F110DD05
5F110DD13
5F110EE09
5F110EE32
5F110GG02
5F110GG12
5F110HJ13
5F110HJ23
5F110HK05
5F110HK40
5F110HL04
5F110HM02
5F110HM15
5F110NN65
5F110NN71
(57)【要約】
【課題】半導体装置が備える抵抗素子の抵抗値を増大させる。
【解決手段】ＳＯＩ基板１の半導体層ＳＭｂと、半導体層ＳＭｂ上に形成された半導体層ＥＰとにより、抵抗素子３が形成されている。半導体層ＥＰは、半導体層ＳＭｂ上に互いに離間して形成された複数の半導体部ＥＰ２ａ，ＥＰ２ｂを有する。半導体層ＳＭｂは、その上に半導体部ＥＰ２ａが形成された領域ＲＧ１ａと、その上に半導体部ＥＰ２ｂが形成された領域ＲＧ１ｂと、その上にエピタキシャル半導体層が形成されていない領域ＲＧ２とを有する。各領域ＲＧ１ａ，ＲＧ１ｂは、領域ＲＧ２の隣に位置する低濃度領域Ｒ１を更に有する。低濃度領域Ｒ１における不純物濃度は、半導体層ＳＭｂの領域ＲＧ２における不純物濃度よりも低い。各半導体部ＥＰ２ａ，ＥＰ２ｂは、低濃度領域Ｒ１の上に位置する中濃度領域Ｒ２を有する。中濃度領域Ｒ２における不純物濃度は、低濃度領域Ｒ１における不純物濃度よりも高い。
【選択図】図７
【解決手段】ＳＯＩ基板１の半導体層ＳＭｂと、半導体層ＳＭｂ上に形成された半導体層ＥＰとにより、抵抗素子３が形成されている。半導体層ＥＰは、半導体層ＳＭｂ上に互いに離間して形成された複数の半導体部ＥＰ２ａ，ＥＰ２ｂを有する。半導体層ＳＭｂは、その上に半導体部ＥＰ２ａが形成された領域ＲＧ１ａと、その上に半導体部ＥＰ２ｂが形成された領域ＲＧ１ｂと、その上にエピタキシャル半導体層が形成されていない領域ＲＧ２とを有する。各領域ＲＧ１ａ，ＲＧ１ｂは、領域ＲＧ２の隣に位置する低濃度領域Ｒ１を更に有する。低濃度領域Ｒ１における不純物濃度は、半導体層ＳＭｂの領域ＲＧ２における不純物濃度よりも低い。各半導体部ＥＰ２ａ，ＥＰ２ｂは、低濃度領域Ｒ１の上に位置する中濃度領域Ｒ２を有する。中濃度領域Ｒ２における不純物濃度は、低濃度領域Ｒ１における不純物濃度よりも高い。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板と、
前記基板の第１領域に形成された抵抗素子と、
前記基板の第２領域に形成されたＭＩＳＦＥＴと、
を備え、
前記基板は、
支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上の半導体層と、
を有し、
前記抵抗素子は、
前記第１領域に位置する前記半導体層と、
前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
からなり、
前記エピタキシャル半導体層は、
前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
を有し、
前記第１領域に位置する前記半導体層は、
その上に前記第１半導体部が形成された第１接続部と、
その上に前記第２半導体部が形成された第２接続部と、
前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない素子部と、
を有し、
前記第１半導体部、前記第２半導体部、前記第１接続部、前記第２接続部および前記素子部のそれぞれの導電型は、第１導電型であり、
前記第１接続部および前記第２接続部のそれぞれは、前記素子部の隣に位置する前記第１導電型の第１低濃度領域を更に有し、
前記第１半導体部および前記第２半導体部のそれぞれは、前記第１低濃度領域の上に位置する前記第１導電型の第１中濃度領域を更に有し、
前記第１接続部および前記第２接続部のそれぞれの前記第１低濃度領域における不純物濃度は、前記素子部における不純物濃度よりも低く、
前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度は、前記第１接続部および前記第２接続部のそれぞれの前記第１低濃度領域における不純物濃度よりも高い、半導体装置。
前記基板の第１領域に形成された抵抗素子と、
前記基板の第２領域に形成されたＭＩＳＦＥＴと、
を備え、
前記基板は、
支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上の半導体層と、
を有し、
前記抵抗素子は、
前記第１領域に位置する前記半導体層と、
前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
からなり、
前記エピタキシャル半導体層は、
前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
を有し、
前記第１領域に位置する前記半導体層は、
その上に前記第１半導体部が形成された第１接続部と、
その上に前記第２半導体部が形成された第２接続部と、
前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない素子部と、
を有し、
前記第１半導体部、前記第２半導体部、前記第１接続部、前記第２接続部および前記素子部のそれぞれの導電型は、第１導電型であり、
前記第１接続部および前記第２接続部のそれぞれは、前記素子部の隣に位置する前記第１導電型の第１低濃度領域を更に有し、
前記第１半導体部および前記第２半導体部のそれぞれは、前記第１低濃度領域の上に位置する前記第１導電型の第１中濃度領域を更に有し、
前記第１接続部および前記第２接続部のそれぞれの前記第１低濃度領域における不純物濃度は、前記素子部における不純物濃度よりも低く、
前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度は、前記第１接続部および前記第２接続部のそれぞれの前記第１低濃度領域における不純物濃度よりも高い、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第１中濃度領域と前記素子部は、互いに同じ不純物濃度を有する、半導体装置。
前記第１中濃度領域と前記素子部は、互いに同じ不純物濃度を有する、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記第１半導体部および前記第２半導体部のそれぞれの表面に、金属シリサイド層が形成されている、半導体装置。
前記第１半導体部および前記第２半導体部のそれぞれの表面に、金属シリサイド層が形成されている、半導体装置。
【請求項4】
請求項３記載の半導体装置において、
前記第１接続部および前記第２接続部のそれぞれは、前記第１低濃度領域の隣に位置する前記第１導電型の第１高濃度領域を更に有し、
前記第１半導体部および前記第２半導体部のそれぞれは、前記第１高濃度領域の上に位置する前記第１導電型の第２高濃度領域を更に有し、
前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１半導体部および前記第２半導体部のそれぞれの前記第２高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１低濃度領域は、前記素子部と前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域との間に介在し、
前記金属シリサイド層は、前記第２高濃度領域の表面に形成されている、半導体装置。
前記第１接続部および前記第２接続部のそれぞれは、前記第１低濃度領域の隣に位置する前記第１導電型の第１高濃度領域を更に有し、
前記第１半導体部および前記第２半導体部のそれぞれは、前記第１高濃度領域の上に位置する前記第１導電型の第２高濃度領域を更に有し、
前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１半導体部および前記第２半導体部のそれぞれの前記第２高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１低濃度領域は、前記素子部と前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域との間に介在し、
前記金属シリサイド層は、前記第２高濃度領域の表面に形成されている、半導体装置。
【請求項5】
請求項４記載の半導体装置において、
前記第１高濃度領域と前記第２高濃度領域は、互いに同じ不純物濃度を有する、半導体装置。
前記第１高濃度領域と前記第２高濃度領域は、互いに同じ不純物濃度を有する、半導体装置。
【請求項6】
請求項１記載の半導体装置において、
前記基板に形成され、前記半導体層および前記絶縁層を貫通して底部が前記支持基板に達する素子分離領域を更に備え、
前記第１領域に位置する前記半導体層は、平面視において、その周囲を前記素子分離領域により囲まれている、半導体装置。
前記基板に形成され、前記半導体層および前記絶縁層を貫通して底部が前記支持基板に達する素子分離領域を更に備え、
前記第１領域に位置する前記半導体層は、平面視において、その周囲を前記素子分離領域により囲まれている、半導体装置。
【請求項7】
請求項６記載の半導体装置において、
前記第２領域に位置する前記半導体層は、平面視において、その周囲を前記素子分離領域により囲まれており、
前記第１領域に位置する前記半導体層と、前記第２領域に位置する前記半導体層とは、前記素子分離領域により互いに離間されている、半導体装置。
前記第２領域に位置する前記半導体層は、平面視において、その周囲を前記素子分離領域により囲まれており、
前記第１領域に位置する前記半導体層と、前記第２領域に位置する前記半導体層とは、前記素子分離領域により互いに離間されている、半導体装置。
【請求項8】
請求項１記載の半導体装置において、
前記エピタキシャル半導体層は、前記第２領域に位置する前記半導体層上にも形成されており、
前記エピタキシャル半導体層は、
前記第２領域に位置する前記半導体層上に形成された第３半導体部と、
前記第２領域に位置する前記半導体層上に形成され、かつ、前記第３半導体部から離間した第４半導体部と、
を有し、
前記ＭＩＳＦＥＴは、前記第２領域に位置する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極を有し、
前記ＭＩＳＦＥＴのソース領域は、前記第２領域に位置する前記半導体層および前記第３半導体部に形成され、
前記ＭＩＳＦＥＴのドレイン領域は、前記第２領域に位置する前記半導体層および前記第４半導体部に形成されている、半導体装置。
前記エピタキシャル半導体層は、前記第２領域に位置する前記半導体層上にも形成されており、
前記エピタキシャル半導体層は、
前記第２領域に位置する前記半導体層上に形成された第３半導体部と、
前記第２領域に位置する前記半導体層上に形成され、かつ、前記第３半導体部から離間した第４半導体部と、
を有し、
前記ＭＩＳＦＥＴは、前記第２領域に位置する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極を有し、
前記ＭＩＳＦＥＴのソース領域は、前記第２領域に位置する前記半導体層および前記第３半導体部に形成され、
前記ＭＩＳＦＥＴのドレイン領域は、前記第２領域に位置する前記半導体層および前記第４半導体部に形成されている、半導体装置。
【請求項9】
請求項８記載の半導体装置において、
前記ソース領域は、前記半導体層に形成された前記第１導電型の第１低濃度ソース領域と、前記半導体層および前記第３半導体部に形成され、かつ、前記第１低濃度ソース領域よりも高い不純物濃度を有する前記第１導電型の第１高濃度ソース領域とからなり、
前記ドレイン領域は、前記半導体層に形成された前記第１導電型の第１低濃度ドレイン領域と、前記半導体層および前記第４半導体部に形成され、かつ、前記第１低濃度ドレイン領域よりも高い不純物濃度を有する前記第１導電型の第１高濃度ドレイン領域とからなる、半導体装置。
前記ソース領域は、前記半導体層に形成された前記第１導電型の第１低濃度ソース領域と、前記半導体層および前記第３半導体部に形成され、かつ、前記第１低濃度ソース領域よりも高い不純物濃度を有する前記第１導電型の第１高濃度ソース領域とからなり、
前記ドレイン領域は、前記半導体層に形成された前記第１導電型の第１低濃度ドレイン領域と、前記半導体層および前記第４半導体部に形成され、かつ、前記第１低濃度ドレイン領域よりも高い不純物濃度を有する前記第１導電型の第１高濃度ドレイン領域とからなる、半導体装置。
【請求項10】
請求項９記載の半導体装置において、
前記素子部、前記第１中濃度領域、前記第１低濃度ソース領域および前記第１低濃度ドレイン領域のそれぞれにおける不純物濃度は、互いに同じである、半導体装置。
前記素子部、前記第１中濃度領域、前記第１低濃度ソース領域および前記第１低濃度ドレイン領域のそれぞれにおける不純物濃度は、互いに同じである、半導体装置。
【請求項11】
請求項１０記載の半導体装置において、
前記第１接続部および前記第２接続部のそれぞれは、前記第１低濃度領域の隣に位置する前記第１導電型の第１高濃度領域を更に有し、
前記第１半導体部および前記第２半導体部のそれぞれは、前記第１高濃度領域の上に位置する前記第１導電型の第２高濃度領域を更に有し、
前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１半導体部および前記第２半導体部のそれぞれの前記第２高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１低濃度領域は、前記素子部と前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域との間に介在し、
前記第１高濃度領域、前記第２高濃度領域、第１高濃度ソース領域および第１高濃度ドレイン領域のそれぞれにおける不純物濃度は、互いに同じである、半導体装置。
前記第１接続部および前記第２接続部のそれぞれは、前記第１低濃度領域の隣に位置する前記第１導電型の第１高濃度領域を更に有し、
前記第１半導体部および前記第２半導体部のそれぞれは、前記第１高濃度領域の上に位置する前記第１導電型の第２高濃度領域を更に有し、
前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１半導体部および前記第２半導体部のそれぞれの前記第２高濃度領域における不純物濃度は、前記第１半導体部および前記第２半導体部のそれぞれの前記第１中濃度領域における不純物濃度よりも高く、
前記第１低濃度領域は、前記素子部と前記第１接続部および前記第２接続部のそれぞれの前記第１高濃度領域との間に介在し、
前記第１高濃度領域、前記第２高濃度領域、第１高濃度ソース領域および第１高濃度ドレイン領域のそれぞれにおける不純物濃度は、互いに同じである、半導体装置。
【請求項12】
請求項１１記載の半導体装置において、
前記第２高濃度領域の表面に金属シリサイド層が形成されている、半導体装置。
前記第２高濃度領域の表面に金属シリサイド層が形成されている、半導体装置。
【請求項13】
請求項８記載の半導体装置において、
前記素子部の厚さは、前記ゲート電極の厚さよりも薄い、半導体装置。
前記素子部の厚さは、前記ゲート電極の厚さよりも薄い、半導体装置。
【請求項14】
請求項１記載の半導体装置において、
前記エピタキシャル半導体層は、前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部および前記第２半導体部から離間して前記第１半導体部と前記第２半導体部との間に配置された第３半導体部を更に有し、
前記第１領域に位置する前記半導体層は、その上に前記第３半導体部が形成された第３接続部を更に有し、
前記素子部の途中に前記第３接続部が存在し、
前記第３接続部における不純物濃度は、前記素子部における不純物濃度よりも低く、
前記第３半導体部における不純物濃度は、前記第３接続部における不純物濃度よりも高い、半導体装置。
前記エピタキシャル半導体層は、前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部および前記第２半導体部から離間して前記第１半導体部と前記第２半導体部との間に配置された第３半導体部を更に有し、
前記第１領域に位置する前記半導体層は、その上に前記第３半導体部が形成された第３接続部を更に有し、
前記素子部の途中に前記第３接続部が存在し、
前記第３接続部における不純物濃度は、前記素子部における不純物濃度よりも低く、
前記第３半導体部における不純物濃度は、前記第３接続部における不純物濃度よりも高い、半導体装置。
【請求項15】
請求項１記載の半導体装置において、
前記第１半導体部の前記第２半導体部に対向する側の端部近傍において、前記第１半導体部とその下の前記半導体層との間に、隙間部が形成されている、半導体装置。
前記第１半導体部の前記第２半導体部に対向する側の端部近傍において、前記第１半導体部とその下の前記半導体層との間に、隙間部が形成されている、半導体装置。
【請求項16】
請求項１記載の半導体装置において、
前記基板上に、前記半導体層および前記エピタキシャル半導体層を覆うように形成された層間絶縁膜を更に備え、
前記層間絶縁膜には、複数の導電性プラグが埋め込まれており、
前記複数の導電性プラグは、前記第１半導体部上に形成され、かつ、前記第１半導体部と電気的に接続された第１プラグと、前記第２半導体部上に形成され、かつ、前記第２半導体部と電気的に接続された第２プラグと、を含んでいる、半導体装置。
前記基板上に、前記半導体層および前記エピタキシャル半導体層を覆うように形成された層間絶縁膜を更に備え、
前記層間絶縁膜には、複数の導電性プラグが埋め込まれており、
前記複数の導電性プラグは、前記第１半導体部上に形成され、かつ、前記第１半導体部と電気的に接続された第１プラグと、前記第２半導体部上に形成され、かつ、前記第２半導体部と電気的に接続された第２プラグと、を含んでいる、半導体装置。
【請求項17】
基板と、
前記基板の第１領域に形成された第１抵抗素子と、
前記基板の第２領域に形成された第２抵抗素子と、
前記基板の第３領域に形成されたＭＩＳＦＥＴと、
を備え、
前記基板は、
支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上の半導体層と、
を有し、
前記第１抵抗素子は、
前記第１領域に位置する前記半導体層と、
前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
からなり、
前記第２抵抗素子は、
前記第２領域に位置する前記半導体層と、
前記第２領域に位置する前記半導体層上に形成された前記エピタキシャル半導体層と、
からなり、
前記エピタキシャル半導体層は、
前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
前記第２領域に位置する前記半導体層上に形成された第３半導体部と、
前記第２領域に位置する前記半導体層上に形成され、かつ、前記第３半導体部から離間した第４半導体部と、
を有し、
前記第１領域に位置する前記半導体層は、
その上に前記第１半導体部が形成された第１接続部と、
その上に前記第２半導体部が形成された第２接続部と、
前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない第１素子部と、
を有し、
前記第２領域に位置する前記半導体層は、
その上に前記第３半導体部が形成された第３接続部と、
その上に前記第４半導体部が形成された第４接続部と、
前記第３接続部と前記第４接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない第２素子部と、
を有し、
前記第１素子部は、単結晶からなり、
前記第２素子部は、多結晶からなり、
前記第１抵抗素子と前記第２抵抗素子とは、直列または並列に接続されている、半導体装置。
前記基板の第１領域に形成された第１抵抗素子と、
前記基板の第２領域に形成された第２抵抗素子と、
前記基板の第３領域に形成されたＭＩＳＦＥＴと、
を備え、
前記基板は、
支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上の半導体層と、
を有し、
前記第１抵抗素子は、
前記第１領域に位置する前記半導体層と、
前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
からなり、
前記第２抵抗素子は、
前記第２領域に位置する前記半導体層と、
前記第２領域に位置する前記半導体層上に形成された前記エピタキシャル半導体層と、
からなり、
前記エピタキシャル半導体層は、
前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
前記第２領域に位置する前記半導体層上に形成された第３半導体部と、
前記第２領域に位置する前記半導体層上に形成され、かつ、前記第３半導体部から離間した第４半導体部と、
を有し、
前記第１領域に位置する前記半導体層は、
その上に前記第１半導体部が形成された第１接続部と、
その上に前記第２半導体部が形成された第２接続部と、
前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない第１素子部と、
を有し、
前記第２領域に位置する前記半導体層は、
その上に前記第３半導体部が形成された第３接続部と、
その上に前記第４半導体部が形成された第４接続部と、
前記第３接続部と前記第４接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない第２素子部と、
を有し、
前記第１素子部は、単結晶からなり、
前記第２素子部は、多結晶からなり、
前記第１抵抗素子と前記第２抵抗素子とは、直列または並列に接続されている、半導体装置。
【請求項18】
基板と、
前記基板の第１領域に形成された抵抗素子と、
前記基板の第２領域に形成されたＭＩＳＦＥＴと、
を備え、
前記基板は、
支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上の半導体層と、
を有し、
前記抵抗素子は、
前記第１領域に位置する前記半導体層と、
前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
からなり、
前記エピタキシャル半導体層は、
前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
を有し、
前記第１領域に位置する前記半導体層は、
その上に前記第１半導体部が形成された第１接続部と、
その上に前記第２半導体部が形成された第２接続部と、
前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない素子部と、
を有し、
前記素子部は、単結晶からなる単結晶領域と、多結晶からなる多結晶領域とを有し、
前記第１接続部と前記第２接続部の間で、前記単結晶領域と前記多結晶領域とが直列に接続されている、半導体装置。
前記基板の第１領域に形成された抵抗素子と、
前記基板の第２領域に形成されたＭＩＳＦＥＴと、
を備え、
前記基板は、
支持基板と、
前記支持基板上の絶縁層と、
前記絶縁層上の半導体層と、
を有し、
前記抵抗素子は、
前記第１領域に位置する前記半導体層と、
前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
からなり、
前記エピタキシャル半導体層は、
前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
を有し、
前記第１領域に位置する前記半導体層は、
その上に前記第１半導体部が形成された第１接続部と、
その上に前記第２半導体部が形成された第２接続部と、
前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない素子部と、
を有し、
前記素子部は、単結晶からなる単結晶領域と、多結晶からなる多結晶領域とを有し、
前記第１接続部と前記第２接続部の間で、前記単結晶領域と前記多結晶領域とが直列に接続されている、半導体装置。
【請求項19】
請求項１８記載の半導体装置において、
前記素子部の幅は、０．２μｍ以上である、半導体装置。
前記素子部の幅は、０．２μｍ以上である、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、抵抗素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
半導体装置を製造するには、半導体基板に素子分離領域を形成し、素子分離領域で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や抵抗素子などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
【0003】
特開２０２２－８０９０８号公報報（特許文献１）には、ＳＯＩ基板の半導体層を用いて抵抗素子を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２２－８０９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体装置が備える抵抗素子の抵抗値を大きくすると、半導体装置において抵抗素子を配置するのに要する面積が増大するが、これは半導体装置の面積の増大を招くため、半導体装置の小型化に不利となる。半導体装置の面積の増大を招かずに、半導体装置が備える抵抗素子の抵抗値を増大させ得る技術を提供することが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、基板と、前記基板の第１領域に形成された抵抗素子と、前記基板の第２領域に形成されたＭＩＳＦＥＴと、を備える。前記基板は、支持基板、前記支持基板上の絶縁層、および前記絶縁層上の半導体層を有する。前記抵抗素子は、前記第１領域に位置する前記半導体層と、前記第１領域に位置する前記半導体層上に互いに離間して形成された第１および第２半導体部とからなる。前記第１領域に位置する前記半導体層は、その上に前記第１半導体部が形成された第１接続部と、その上に前記第２半導体部が形成された第２接続部と、前記第１接続部と前記第２接続部の間に位置し、その上に前記エピタキシャル半導体層が形成されていない素子部と、を有する。前記第１半導体部、前記第２半導体部、前記第１接続部、前記第２接続部および前記素子部のそれぞれの導電型は、第１導電型である。前記第１接続部および前記第２接続部のそれぞれは、前記素子部の隣に位置する第１低濃度領域を有する。前記第１半導体部および前記第２半導体部のそれぞれは、前記第１低濃度領域の上に位置する第１中濃度領域を有する。前記第１低濃度領域における不純物濃度は、前記素子部における不純物濃度よりも低い。前記第１中濃度領域における不純物濃度は、前記第１低濃度領域における不純物濃度よりも高い。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の面積の増大を招かずに、半導体装置が備える抵抗素子の抵抗値を増大させることができる。
【図面の簡単な説明】
【0009】
【図1】一実施の形態の半導体装置の要部平面図である。
【図2】一実施の形態の半導体装置の要部断面図である。
【図3】一実施の形態の半導体装置の要部断面図である。
【図4】一実施の形態の半導体装置の要部断面図である。
【図5】一実施の形態の半導体装置の要部断面図である。
【図6】一実施の形態の半導体装置の要部断面図である。
【図7】一実施の形態の半導体装置の要部断面図である。
【図8】一実施の形態の抵抗素子の断面図である。
【図9】一実施の形態の抵抗素子の断面図である。
【図11】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図27】検討例の抵抗素子の部分拡大断面図である。
【図28】抵抗素子のシート抵抗と、抵抗素子を構成する半導体層の素子部の長さとの相関を示すグラフである。
【図29】抵抗素子のシート抵抗と、抵抗素子を構成する半導体層の素子部の長さとの相関を示すグラフである。
【図30】変形例の抵抗素子の部分拡大断面図である。
【図31】変形例の半導体装置の製造工程中の要部断面図である。
【図34】他の実施の形態の半導体装置の要部平面図である。
【図35】他の実施の形態の半導体装置の要部断面図である。
【図36】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図40】他の実施の形態の半導体装置の要部平面図である。
【図41】他の実施の形態の半導体装置の要部平面図である。
【図42】他の実施の形態の半導体装置の要部平面図である。
【図43】抵抗素子の抵抗値の温度依存性を示すグラフである。
【図44】他の実施の形態の半導体装置の要部平面図である。
【図45】他の実施の形態の半導体装置の要部断面図である。
【図46】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0013】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置について、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２～図６は、本実施の形態の半導体装置の要部断面図である。図１のＡ－Ａ線の断面図が、図２にほぼ対応し、図１のＢ－Ｂ線の断面図が、図３にほぼ対応し、図１のＣ－Ｃ線の断面図が、図４にほぼ対応し、図１のＤ－Ｄ線の断面図が、図５にほぼ対応している。このため、図２～図５は、ＳＯＩ基板１の主面に略垂直な断面図である。図１～図５は、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図および断面図に対応し、図６は、ＭＩＳＦＥＴ２が形成されたＭＩＳＦＥＴ形成領域１Ａの断面図に対応している。また、図１～図５に示されるＸ方向、Ｙ方向およびＺ方向は、互いに直交する方向であるが、Ｘ方向およびＹ方向は、ＳＯＩ基板１の主面に略平行な方向であり、Ｚ方向は、ＳＯＩ基板１の主面に略垂直な方向である。
＜半導体装置の構造について＞
本実施の形態の半導体装置について、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２～図６は、本実施の形態の半導体装置の要部断面図である。図１のＡ－Ａ線の断面図が、図２にほぼ対応し、図１のＢ－Ｂ線の断面図が、図３にほぼ対応し、図１のＣ－Ｃ線の断面図が、図４にほぼ対応し、図１のＤ－Ｄ線の断面図が、図５にほぼ対応している。このため、図２～図５は、ＳＯＩ基板１の主面に略垂直な断面図である。図１～図５は、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図および断面図に対応し、図６は、ＭＩＳＦＥＴ２が形成されたＭＩＳＦＥＴ形成領域１Ａの断面図に対応している。また、図１～図５に示されるＸ方向、Ｙ方向およびＺ方向は、互いに直交する方向であるが、Ｘ方向およびＹ方向は、ＳＯＩ基板１の主面に略平行な方向であり、Ｚ方向は、ＳＯＩ基板１の主面に略垂直な方向である。
【0014】
【0015】
図２～図６に示すように、ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。
【0016】
半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１Ω～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００μｍ～７５０μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０ｎｍ～２０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１Ω～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。半導体層ＳＭは、ＳＯＩ層とみなすこともできる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば１５ｎｍ～２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
【0017】
図２～図６に示すように、ＳＯＩ基板１には、素子分離領域（素子分離構造）ＳＴが形成されている。この素子分離領域ＳＴは、素子分離溝（素子分離用の溝）に埋め込まれた絶縁膜（例えば酸化シリコン膜）により形成されている。素子分離溝およびそれを埋めている素子分離領域ＳＴは、半導体層ＳＭおよび絶縁層ＢＸを貫通して、その底部が半導体基板ＳＢの厚みの途中に達している。すなわち、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された素子分離溝に、素子分離領域ＳＴが埋め込まれた状態となっている。
【0018】
本実施の形態のＳＯＩ基板１は、ＭＩＳＦＥＴが形成される領域であるＭＩＳＦＥＴ形成領域１Ａと、抵抗素子が形成される領域である抵抗素子形成領域１Ｂとを有している。ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、同一のＳＯＩ基板１の主面における互いに異なる平面領域に対応している。ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、それぞれ、素子分離領域ＳＴで区画されており、例えば図１に示すように、それぞれ素子分離領域ＳＴで周囲を囲まれている。従って、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、それぞれ、素子分離領域ＳＴで囲まれた活性領域とみなすことができる。
【0019】
ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２が形成されている。また、抵抗素子形成領域１Ｂの半導体層ＳＭにより、抵抗素子３が形成されている。ＳＯＩ基板１において、ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭと、抵抗素子形成領域１Ｂの半導体層ＳＭとは、それぞれ、素子分離領域ＳＴに平面的に囲まれて区画されている。
【0020】
ここで、ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭを、符号ＳＭａを付して半導体層ＳＭａと称し、また、抵抗素子形成領域１Ｂの半導体層ＳＭを、符号ＳＭｂを付して半導体層ＳＭｂと称することとする。半導体層ＳＭａと半導体層ＳＭｂとは、互いに同じ厚さを有している。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「厚さ」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0021】
ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭ、すなわち半導体層ＳＭａは、側面が素子分離領域ＳＴに接し、底面が絶縁層ＢＸに接することで、絶縁層ＢＸと素子分離領域ＳＴとで囲まれた状態になっている。すなわち、半導体層ＳＭａの底面は絶縁層ＢＸで覆われ、半導体層ＳＭａの側面は、素子分離領域ＳＴで覆われている。また、抵抗素子形成領域１Ｂの半導体層ＳＭ、すなわち半導体層ＳＭｂは、側面が素子分離領域ＳＴに接し、底面が絶縁層ＢＸに接することで、絶縁層ＢＸと素子分離領域ＳＴとで囲まれた状態になっている。すなわち、半導体層ＳＭｂの底面は絶縁層ＢＸで覆われ、半導体層ＳＭｂの側面は、素子分離領域ＳＴで覆われている。半導体層ＳＭａと半導体層ＳＭｂとは、それぞれ平面視において周囲を素子分離領域ＳＴにより囲まれており、従って、素子分離領域ＳＴによって互いに離間されている。
【0022】
まず、ＭＩＳＦＥＴ形成領域１Ａに形成されたＭＩＳＦＥＴ２について説明する（図８参照）。
【0023】
ＭＩＳＦＥＴ２は、半導体層ＳＭａ上にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥを有している。ゲート電極ＧＥは、例えば多結晶シリコンからなる。ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷ２が形成されている。
【0024】
半導体層ＳＭａのうち、ゲート電極ＧＥとサイドウォールスペーサＳＷ２とからなる構造体の両側に位置する領域上に、半導体層（エピタキシャル半導体）ＥＰが形成されている。すなわち、半導体層ＳＭａのうち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２に覆われていない領域上に、半導体層ＥＰが形成されている。半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル半導体層であり、例えばシリコン（単結晶シリコン）からなる。
【0025】
ここで、ゲート電極ＧＥとサイドウォールスペーサＳＷ２とからなる構造体の両側に形成された半導体層ＥＰの一方を、半導体部（エピタキシャル半導体部）ＥＰ１ａと称し、他方を、半導体部（エピタキシャル半導体部）ＥＰ１ｂと称することとする。すなわち、半導体層ＳＭａ上に形成された半導体層ＥＰは、半導体層ＳＭａ上に互いに離間して形成された半導体部ＥＰ１ａ，ＥＰ１ｂを有している。半導体部ＥＰ１ａと半導体部ＥＰ１ｂとは、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２を間に介して、互いに離間している。このため、半導体部ＥＰ１ａおよび半導体部ＥＰ１ｂは、互いに同じ材料（ここでは単結晶シリコン）からなり、また、互いに同じ厚さを有している。ゲート電極ＧＥは、平面視において、半導体部ＥＰ１ａと半導体部ＥＰ１ｂとの間に配置されている。
【0026】
ＭＩＳＦＥＴ形成領域１Ａにおいて、ＭＩＳＦＥＴ２のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）は、各半導体層ＥＰ，ＳＭａに形成されている。具体的には、半導体層ＳＭａに形成されている半導体領域ＥＸと、半導体層ＥＰおよび半導体層ＳＭａにわたって形成されている半導体領域ＳＤとにより、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域が形成されている。半導体領域ＳＤにおける不純物濃度は、半導体領域ＥＸにおける不純物濃度よりも高い。なお、本実施の形態では、半導体層ＳＭａに形成されている半導体領域ＥＸは、例えば、ｐ型の半導体領域である。また、半導体層ＥＰおよび半導体層ＳＭａにわたって形成されている半導体領域ＳＤについても、半導体領域ＥＸと同じ、ｐ型の半導体領域である。すなわち、本実施の形態のＭＩＳＦＥＴ２は、ｐチャネル型のＭＩＳＦＥＴである。
【0027】
ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ－型の半導体領域ＥＸは、半導体層ＳＭａにおいて、サイドウォールスペーサＳＷ２の直下に位置する領域に形成されている。ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ＋型の半導体領域ＳＤは、半導体層ＥＰと、半導体層ＳＭａのうちの半導体層ＥＰの下に位置する領域とにわたって、形成されている。半導体層ＳＭａのうち、ゲート電極ＧＥの直下に位置する領域が、ＭＩＳＦＥＴ２のチャネル形成領域となる。ｐ－型の半導体領域ＥＸは、このｐ－型の半導体領域ＥＸがチャネル形成領域に接するように、チャネル形成領域の両側（ゲート長方向における両側）に形成されている。そのため、ＭＩＳＦＥＴ２のチャネル形成領域と半導体領域ＥＸとの間には、ＰＮ接合が形成されている。また、ｐ＋型の半導体領域ＳＤは、ｐ－型の半導体領域ＥＸに隣接しており、ｐ＋型の半導体領域ＳＤとチャネル形成領域との間にｐ－型の半導体領域ＥＸが介在した状態となっている。なお、上記したように、本実施の形態のＭＩＳＦＥＴ２はｐチャネル型のＭＩＳＦＥＴであるため、このＭＩＳＦＥＴ２のチャネル形成領域と半導体領域ＥＸとの間には、ＰＮ接合が形成されている。
【0028】
なお、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側に形成された２つ（一対）のｐ＋型の半導体領域ＳＤのうち、一方はＭＩＳＦＥＴ２を構成するソース領域であり、他方はＭＩＳＦＥＴ２を構成するドレイン領域である。ソース領域を構成するｐ＋型の半導体領域ＳＤは、半導体部ＥＰ１ａとその下の半導体層ＳＭａとにわたって形成され、ドレイン領域を構成するｐ＋型の半導体領域ＳＤは、半導体部ＥＰ１ｂとその下の半導体層ＳＭａとにわたって形成されている。
【0029】
ゲート電極ＧＥおよびｐ＋型の半導体領域ＳＤのそれぞれの表面（上層部）には、金属シリサイド層（金属化合物層）ＭＳが形成されている。より特定的には、ｐ＋型の半導体領域ＳＤを構成する半導体層ＥＰ（半導体部ＥＰ１ａ，ＥＰ１ａ）の表面（上層部）に金属シリサイド層ＭＳが形成されている。
【0030】
【0031】
半導体層ＳＭｂ上に半導体層（エピタキシャル半導体）ＥＰが形成されている。抵抗素子形成領域１Ｂにおいて、半導体層ＥＰは、半導体層ＳＭｂの全体上に形成されているのではなく、半導体層ＳＭｂ上に部分的に形成されている。半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル半導体層であり、例えばシリコン（単結晶シリコン）からなる。
【0032】
半導体層ＳＭｂ上に形成された半導体層ＥＰは、半導体層ＳＭｂ上に互いに離間して形成された半導体部（エピタキシャル半導体部）ＥＰ２ａ，ＥＰ２ｂを有している。このため、半導体部ＥＰ２ａおよび半導体部ＥＰ２ｂは、エピタキシャル成長により形成されており、互いに同じ材料（ここでは単結晶シリコン）からなり、また、互いに同じ厚さを有している。
【0033】
抵抗素子形成領域１Ｂに形成されている半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）と、ＭＩＳＦＥＴ形成領域１Ａに形成されている半導体層ＥＰ（各半導体部ＥＰ１ａ，ＥＰ１ｂ）とは、同工程（同じエピタキシャル成長工程）で形成されている。このため、抵抗素子形成領域１Ｂに形成されている半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）と、ＭＩＳＦＥＴ形成領域１Ａに形成されている半導体層ＥＰ（各半導体部ＥＰ１ａ，ＥＰ１ｂ）とは、互いに同じ材料（ここでは単結晶シリコン）からなり、また、互いに同じ厚さを有している。
【0034】
抵抗素子３は、半導体層ＳＭｂと半導体層ＳＭｂ上に形成された半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）とにより、されている。半導体層ＳＭｂ，ＥＰがシリコンからなる場合は、抵抗素子３は、シリコン抵抗素子とみなすことができる。
【0035】
図１～図７の場合は、半導体層ＳＭｂの延在方向（Ｘ方向）における一方の端部において、半導体層ＳＭｂ上に半導体部ＥＰ２ａが形成され、半導体層ＳＭｂの延在方向（Ｘ方向）における他方の端部において、半導体層ＳＭｂ上に半導体部ＥＰ２ｂが形成されている。半導体部ＥＰ２ａと半導体部ＥＰ２ｂとは、互いに離間している。
【0036】
半導体層ＳＭｂは、半導体部ＥＰ２ａの直下に位置する領域（接続部、端部）ＲＧ１ａと、半導体部ＥＰ２ｂの直下に位置する領域（接続部、端部）ＲＧ１ｂと、領域ＲＧ１ａと領域ＲＧ１ｂとの間に位置し、かつ、その上に半導体層ＥＰが形成されていない領域（素子部、中央部）ＲＧ２と、を一体的に有している。半導体層ＳＭｂのうち、領域ＲＧ１ａ上には半導体部ＥＰ２ａが形成され、領域ＲＧ１ｂ上には半導体部ＥＰ２ｂが形成されているが、領域ＲＧ２上には半導体層ＥＰは形成されていない。領域ＲＧ１ａは、半導体層ＳＭｂのうち、その上に半導体部ＥＰ２ａが形成された領域とみなすこともでき、また、領域ＲＧ１ｂは、半導体層ＳＭｂのうち、その上に半導体部ＥＰ２ｂが形成された領域とみなすこともでき、また、領域ＲＧ２は、半導体層ＳＭｂのうち、その上に半導層ＥＰが形成されていない領域とみなすこともできる。
【0037】
半導体部ＥＰ２ａおよび半導体部ＥＰ２ｂのそれぞれの表面（上層部）には、金属シリサイド層（金属化合物層）ＭＳが形成されている。半導体層ＳＭｂの表面には、金属シリサイド層ＭＳに相当するものは形成されていない。半導体層ＳＭｂのうち、半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域ＲＧ２の表面（上面）は、絶縁膜パターン（パターニングされた絶縁膜）ＺＭＰ２で覆われている。また、各半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれの表面（上面）のうち、金属シリサイド層ＭＳが形成されていない領域も、絶縁膜パターンＺＭＰ２で覆われている。また、領域ＲＧ２に位置する半導体層ＳＭｂの表面上の絶縁膜パターンＺＭＰ２と、各半導体部ＥＰ２ａ，ＥＰ２ｂの表面上の絶縁膜パターンＺＭＰ２とが互いに、かつ、一体的につながるように、各半導体部ＥＰ２ａ，ＥＰ２ｂの側面（互いに対向する側面）上にも絶縁膜パターンＺＭＰ２が形成されている。このため、各半導体部ＥＰ２ａ，ＥＰ２ｂの表面のうち、絶縁膜パターンＺＭＰ２で覆われていない領域に、金属シリサイド層ＭＳが形成されており、絶縁膜パターンＺＭＰ２は、金属シリサイド層ＭＳの形成を防ぐシリサイドブロック層として機能する膜である。
【0038】
ＳＯＩ基板１の主面上には、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＳＭ，ＥＰおよび金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）Ｌ１が形成されている。絶縁膜Ｌ１には、絶縁膜Ｌ１を貫通するコンタクトホール（貫通孔、孔）ＣＴが形成されており、コンタクトホールＣＴ内には導電性のプラグ（コンタクトプラグ）ＰＧが形成されている（埋め込まれている）。プラグＰＧは、複数形成されており、ゲート電極ＧＥに接続されるプラグＰＧ（以下ＰＧ１ｂと称す）、ｐ＋型の半導体領域ＳＤに接続されるプラグＰＧ（以下ＰＧ１ａと称す）、半導体部ＥＰ２ａに接続されるプラグＰＧ（以下ＰＧ２ａと称す）、および、半導体部ＥＰ２ａに接続されるプラグＰＧ（以下ＰＧ２ｂと称す）を含んでいる。各プラグＰＧの底面は、金属シリサイド層ＭＳと接している。また、プラグＰＧ２ａが埋め込まれるコンタクトホールＣＴを、以下ではコンタクトホールＣＴ２ａと称し、プラグＰＧ２ｂが埋め込まれるコンタクトホールＣＴを、以下ではコンタクトホールＣＴ２ｂと称する。
【0039】
プラグＰＧ１ａは、ｐ＋型の半導体領域ＳＤの表面に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介してｐ＋型の半導体領域ＳＤと電気的に接続されている。また、プラグＰＧ１ｂは、ゲート電極ＧＥの表面に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介してゲート電極ＧＥと電気的に接続されている。また、プラグＰＧ２ａは、半導体部ＥＰ２ａ上に配置されて、その半導体部ＥＰ２ａの表面（上層部）に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介して半導体部ＥＰ２ａと電気的に接続されている。また、プラグＰＧ２ｂは、半導体部ＥＰ２ｂ上に配置されて、その半導体部ＥＰ２ｂの表面（上層部）に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介して半導体部ＥＰ２ｂと電気的に接続されている。
【0040】
プラグＰＧが埋め込まれた絶縁膜Ｌ１上には、絶縁膜Ｌ２が形成されており、その絶縁膜Ｌ２に形成された溝（配線溝）に、配線Ｍ１が形成されている（埋め込まれている）。配線Ｍ１は、プラグＰＧを介して、ｐ＋型の半導体領域ＳＤ、ゲート電極ＧＥ、半導体部ＥＰ２ａまたは半導体部ＥＰ２ｂなどと電気的に接続されている。
【0041】
ここで、プラグＰＧ２ａに接続された配線Ｍ１を、以下では配線Ｍ１ａと称する。また、プラグＰＧ２ｂに接続された配線Ｍ１を、以下では配線Ｍ１ｂと称する。配線Ｍ１ａは、プラグＰＧ２ａを介して、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに電気的に接続され、更にその金属シリサイド層ＭＳを介して半導体部ＥＰ２ａと電気的に接続されている。また、配線Ｍ１ｂは、プラグＰＧ２ｂを介して、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに電気的に接続され、更にその金属シリサイド層ＭＳを介して半導体部ＥＰ２ｂと電気的に接続されている。
【0042】
配線Ｍ１よりも上層の配線も形成されているが、ここでは、絶縁膜Ｌ２および配線Ｍ１よりも上の構造については、図示および説明を省略する。
【0043】
次に、抵抗素子３を構成する半導体層ＳＭｂおよび半導体部ＥＰ２ａ，ＥＰ２ｂにおける不純物の濃度分布について、上記図２と図７～図１０を参照して説明する。図７は、本実施の形態の半導体装置の要部断面図であり、上記図２と同じ断面が示されているが、図７では、抵抗素子３を構成する半導体層ＳＭｂおよび各半導体部ＥＰ２ａ，ＥＰ２ｂにおいて、不純物濃度が互いに異なる複数の領域Ｒ１，Ｒ２，Ｒ３，Ｒ４を示してある（但し領域Ｒ３と領域Ｒ４における不純物濃度は互いに同じ）。上記図２と図７とを比べると、抵抗素子３を構成する半導体層ＳＭｂおよび各半導体部ＥＰ２ａ，ＥＰ２ｂのどの領域がどのような不純物濃度を有しているかを理解することができる。また、図８および図９は、本実施の形態の抵抗素子３の断面図である。図８および図９には、ＳＯＩ基板１の主面に略平行な断面が示されているが、図７のＥ－Ｅ線の位置での断面図が図８にほぼ対応し、図７のＦ－Ｆ線の位置での断面図が図９にほぼ対応している。また、図１０は、図７の一部を拡大した部分拡大断面図であり、抵抗素子３の一部が示されている。
【0044】
抵抗素子３を構成する半導体層ＳＭｂおよび各半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれの導電型は、互いに同じ導電型（ここではｐ型）である。すなわち、半導体部ＥＰ２ａ、半導体部ＥＰ２ｂ、領域（接続部、端部）ＲＧ１ａ、領域（接続部、端部）ＲＧ１ｂおよび領域（素子部、中央部）ＲＧ２のそれぞれの導電型は、互いに同じ導電型（ここではｐ型）である。このため、各領域Ｒ１，Ｒ２，Ｒ３，Ｒ４の導電型も、互いに同じ導電型（ここではｐ型）である。なお、上記のように、本実施の形態では、抵抗素子３を構成する各領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，ＲＧ２の導電型は、互いに同じ導電型であるため、各領域Ｒ１，Ｒ２，Ｒ３，Ｒ４，ＲＧ２のうち、互いに隣り合う２つの領域間には、ＰＮ接合が形成されていない。
【0045】
領域Ｒ３における不純物濃度（ｐ型不純物濃度）は、領域Ｒ１および領域Ｒ２のそれぞれにおける不純物濃度（ｐ型不純物濃度）よりも高い。また、領域Ｒ４における不純物濃度（ｐ型不純物濃度）は、領域Ｒ１および領域Ｒ２のそれぞれにおける不純物濃度（ｐ型不純物濃度）よりも高い。また、領域Ｒ２における不純物濃度（ｐ型不純物濃度）は、領域Ｒ１における不純物濃度（ｐ型不純物濃度）よりも高い。領域Ｒ３における不純物濃度（ｐ型不純物濃度）と領域Ｒ４における不純物濃度（ｐ型不純物濃度）は、互いに同じである。このため、各領域Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち、領域Ｒ３と領域Ｒ４のそれぞれが最も不純物濃度（ｐ型不純物濃度）が高い。また、各領域Ｒ１，Ｒ２，Ｒ３，Ｒ４のうち、領域Ｒ１が最も不純物濃度（ｐ型不純物濃度）が低い。上記した点を考慮し、以下では、領域Ｒ３を高濃度領域Ｒ３と称し、領域Ｒ４を高濃度領域Ｒ４と称し、領域Ｒ２を中濃度領域Ｒ２と称し、領域Ｒ１を低濃度領域Ｒ１と称する。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「不純物濃度」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0046】
本実施の形態では、半導体層ＳＭｂの領域ＲＧ２における不純物濃度（ｐ型不純物濃度）は、各高濃度領域Ｒ３，Ｒ４における不純物濃度（ｐ型不純物濃度）よりも低く、かつ、低濃度領域Ｒ１における不純物濃度（ｐ型不純物濃度）よりも高い。より特定的には、半導体層ＳＭｂの領域ＲＧ２における不純物濃度（ｐ型不純物濃度）と中濃度領域Ｒ２における不純物濃度（ｐ型不純物濃度）は、互いに同じである。半導体層ＳＭｂの領域ＲＧ２における不純物濃度は、ほぼ均一である。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「不純物濃度」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0047】
半導体層ＳＭｂの領域ＲＧ１ａおよび半導体層ＳＭｂの領域ＲＧ１ｂのそれぞれは、低濃度領域Ｒ１と高濃度領域Ｒ３とで構成されている。また、半導体部ＥＰ２ａおよび半導体部ＥＰ２ｂのそれぞれは、中濃度領域Ｒ２と高濃度領域Ｒ４とで構成されている。
【0048】
半導体層ＳＭｂの領域ＲＧ１ａにおいて、低濃度領域Ｒ１と高濃度領域Ｒ３とはＸ方向において互いに隣り合っている。また、半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１は、この低濃度領域Ｒ１が半導体層ＳＭｂの領域ＲＧ２と接するように、半導体層ＳＭｂの領域ＲＧ２の隣に位置している。すなわち、半導体層ＳＭｂの領域ＲＧ１ａの高濃度領域Ｒ３と半導体層ＳＭｂの領域ＲＧ２との間に、半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１が介在している。また、半導体部ＥＰ２ａにおいて、中濃度領域Ｒ２と高濃度領域Ｒ４とはＸ方向において互いに隣り合っている。半導体部ＥＰ２ａの中濃度領域Ｒ２は、半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１の上に位置しており、また、半導体部ＥＰ２ａの高濃度領域Ｒ４は、半導体層ＳＭｂの領域ＲＧ１ａの高濃度領域Ｒ３の上に位置している。従って、半導体部ＥＰ２ａの中濃度領域Ｒ２と半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１とは上下に重なっており（整合しており）、また、半導体部ＥＰ２ａの高濃度領域Ｒ４と半導体層ＳＭｂの領域ＲＧ１ａの高濃度領域Ｒ３とは、上下に重なっている（整合している）。
【0049】
半導体層ＳＭｂの領域ＲＧ１ｂにおいて、低濃度領域Ｒ１と高濃度領域Ｒ３とはＸ方向において互いに隣り合っている。また、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１は、この低濃度領域Ｒ１が半導体層ＳＭｂの領域ＲＧ２と接するように、半導体層ＳＭｂの領域ＲＧ２の隣に位置している。すなわち、半導体層ＳＭｂの領域ＲＧ１ｂの高濃度領域Ｒ３と半導体層ＳＭｂの領域ＲＧ２との間に、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１が介在している。また、半導体部ＥＰ２ｂにおいて、中濃度領域Ｒ２と高濃度領域Ｒ４とはＸ方向において互いに隣り合っている。半導体部ＥＰ２ｂの中濃度領域Ｒ２は、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１の上に位置しており、また、半導体部ＥＰ２ｂの高濃度領域Ｒ４は、半導体層ＳＭｂの領域ＲＧ１ｂの高濃度領域Ｒ３の上に位置している。従って、半導体部ＥＰ２ｂの中濃度領域Ｒ２と半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１とは上下に重なっており（整合しており）、また、半導体部ＥＰ２ｂの高濃度領域Ｒ４と半導体層ＳＭｂの領域ＲＧ１ｂの高濃度領域Ｒ３とは、上下に重なっている（整合している）。
【0050】
ここで、半導体部ＥＰ２ａは、半導体部ＥＰ２ｂに対向する端部（側面）Ｅ１を有し、また、半導体部ＥＰ２ｂは、半導体部ＥＰ２ａに対向する端部（側面）Ｅ２を有している。半導体部ＥＰ２ａの端部Ｅ１と半導体部ＥＰ２ｂの端部Ｅ２とは、互いに対向しており、上記図１の場合はＸ方向において互いに対向している。半導体部ＥＰ２ａの中濃度領域Ｒ２は、半導体部ＥＰ２ａの端部Ｅ１近傍領域であり、半導体部ＥＰ２ａの端部Ｅ１に到達している。また、半導体部ＥＰ２ｂの中濃度領域Ｒ２は、半導体部ＥＰ２ｂの端部Ｅ２近傍領域であり、半導体部ＥＰ２ｂの端部Ｅ２に到達している。
【0051】
詳細は後述するが、中濃度領域Ｒ２は、ｐ－型の半導体領域ＥＸを形成するためのイオン注入工程でｐ型不純物が導入されるが、ｐ＋型の半導体領域ＳＤを形成するためのイオン注入工程ではｐ型不純物は導入されなかった領域に対応している。また、高濃度領域Ｒ３，Ｒ４は、ｐ＋型の半導体領域ＳＤを形成するためのイオン注入工程でｐ型不純物が導入された領域に対応している。また、低濃度領域Ｒ１は、ｐ－型の半導体領域ＥＸを形成するためのイオン注入工程でｐ型不純物が導入されず、かつ、ｐ＋型の半導体領域ＳＤを形成するためのイオン注入工程でもｐ型不純物が導入されなかった領域に対応している。このため、中濃度領域Ｒ２における不純物濃度（ｐ型不純物濃度）は、ｐ－型の半導体領域ＥＸにおける不純物濃度（ｐ型不純物濃度）と同じであり、また、各高濃度領域Ｒ３，Ｒ４のそれぞれにおける不純物濃度（ｐ型不純物濃度）は、ｐ＋型の半導体領域ＳＤにおける不純物濃度（ｐ型不純物濃度）と同じである。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「不純物濃度」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0052】
次に、抵抗素子３の動作について説明する。
【0053】
抵抗素子３は、抵抗素子形成領域１Ｂの半導体層ＳＭ（すなわち半導体層ＳＭｂ）と、その半導体層ＳＭｂ上に形成された半導体層ＥＰ（具体的には半導体部ＥＰ２ａ，ＥＰ２ｂ）とにより、形成されている。配線Ｍ１ａから、プラグＰＧ２ａを介して、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに所定の電位（電圧）が印加され、また、配線Ｍ１ｂから、プラグＰＧ２ｂを介して、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに所定の電位（電圧）が印加される。配線Ｍ１ａの電位（電圧）と配線Ｍ１ｂの電位（電圧）とに差があると、すなわち、プラグＰＧ２ａの電位（電圧）とプラグＰＧ２ｂの電位（電圧）とに差があると、抵抗素子３に電流が流れる。例えば、配線Ｍ１ａの電位（電圧）が配線Ｍ１ｂの電位（電圧）よりも高い場合は、プラグＰＧ２ａから半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに高電位（高電圧）が印加され、プラグＰＧ２ｂから半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに低電位（低電圧）が印加される。その結果、プラグＰＧ２ａから、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳと、半導体部ＥＰ２ａと、半導体層ＳＭｂと、半導体部ＥＰ２ｂと、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳと、を順に経由して、プラグＰＧ２ｂへ電流が流れる。また、配線Ｍ１ｂの電位（電圧）が配線Ｍ１ａの電位（電圧）よりも高い場合は、プラグＰＧ２ｂから半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに高電位（高電圧）が印加され、プラグＰＧ２ａから半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに低電位（低電圧）が印加される。その結果、プラグＰＧ２ｂから、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳと、半導体部ＥＰ２ｂと、半導体層ＳＭｂと、半導体部ＥＰ２ａと、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳと、を順に経由して、プラグＰＧ２ａへ電流が流れる。
【0054】
抵抗素子３の抵抗値を主として決めるのは、半導体層ＳＭｂの領域ＲＧ２である。なぜなら、半導体層ＳＭｂの領域ＲＧ２は、厚さが薄いことから、半導体層ＳＭｂの領域ＲＧ２においては、電流が流れる方向に略垂直な断面の面積が小さくなるからである。半導体層ＳＭｂの領域ＲＧ２の厚さを薄くすることで、抵抗素子３の抵抗値を大きくすることができる。また、抵抗素子３の抵抗値は、半導体層ＳＭｂの領域ＲＧ２（中濃度領域Ｒ２）における不純物濃度によっても規定され、半導体層ＳＭｂの領域ＲＧ２における不純物濃度が小さければ、抵抗素子３の抵抗値は大きくなり、また、半導体層ＳＭｂの領域ＲＧ２における不純物濃度が大きければ、抵抗素子３の抵抗値は小さくなる。
【0055】
なお、本実施の形態では、ＭＩＳＦＥＴ２がｐチャネル型のＭＩＳＦＥＴであり、かつ、抵抗素子３を構成する半導体層ＳＭｂおよび半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）のそれぞれの導電型がｐ型である場合について説明している。全ての導電型を逆にして、ＭＩＳＦＥＴ２がｎチャネル型のＭＩＳＦＥＴであり、かつ、抵抗素子３を構成する半導体層ＳＭｂおよび半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）のそれぞれの導電型がｎ型であってもよい。
【0056】
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１１～図２６は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１１～図２６のそれぞれには、上記図６に相当する断面（ＭＩＳＦＥＴ形成領域１Ａの断面）と、上記図２および図７に相当する断面（抵抗素子形成領域１Ｂの断面）とが、示されている。
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１１～図２６は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１１～図２６のそれぞれには、上記図６に相当する断面（ＭＩＳＦＥＴ形成領域１Ａの断面）と、上記図２および図７に相当する断面（抵抗素子形成領域１Ｂの断面）とが、示されている。
【0057】
まず、図１１に示されるように、ＳＯＩ基板１を用意（準備）する。図１１からも分かるように、ＳＯＩ基板１は、支持基板としての半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
【0058】
次に、図１２に示されるように、ＳＯＩ基板１に素子分離領域ＳＴを形成する。
【0059】
素子分離領域ＳＴを形成するには、例えば、ＳＯＩ基板１（半導体層ＳＭ）の主面に、半導体層ＳＭおよび絶縁層ＢＸを貫通して底部が基板ＳＢに達する素子分離溝ＳＴ１を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成する。基板ＳＢの厚みの途中に素子分離溝ＳＴ１の底部が位置しているため、素子分離溝ＳＴ１の底部では、基板ＳＢが露出される。それから、この素子分離溝ＳＴ１に、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
【0060】
ＳＯＩ基板１においては、素子分離領域ＳＴを形成したことで、半導体層ＳＭは、複数の区画（すなわち活性領域）に分割され、それぞれの活性領域を構成する半導体層ＳＭは、素子分離領域ＳＴにより周囲を囲まれた状態となっている。ＭＩＳＦＥＴ形成領域１Ａに位置する半導体層ＳＭが、半導体層ＳＭａであり、抵抗素子形成領域１Ｂに位置する半導体層ＳＭが、半導体層ＳＭｂである。半導体層ＳＭａ，ＳＭｂのそれぞれは、底面が絶縁層ＢＸに接し、側面が素子分離領域ＳＴに接している。
【0061】
次に、図１３に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭ（ＳＭａ）の主面上に、ゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。ゲート電極ＧＥの上部には、ゲート電極ＧＥと同じ平面形状の絶縁膜（キャップ絶縁膜）ＣＰが形成されていてもよい。なお、本実施の形態のゲート電極ＧＥの厚さは、例えば、１００ｎｍである。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「平面形状」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0062】
ゲート絶縁膜ＧＦおよびゲート電極ＧＥ形成工程の具体例について説明する。まず、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの主面上に、ゲート絶縁膜ＧＦ用の絶縁膜を形成してから、この絶縁膜上にゲート電極ＧＥ用の導電膜（例えばポリシリコン膜）を形成し、この導電膜上に絶縁膜（後で絶縁膜ＣＰとなる絶縁膜）を形成する。この段階では、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜は、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂの両方に形成されている。それから、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなるゲート電極ＧＥを形成することができる。ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａに形成され、ゲート電極ＧＥと半導体層ＳＭとの間には、ゲート絶縁膜ＧＦ用の絶縁膜が残存し、これがゲート絶縁膜ＧＦとなる。また、ゲート電極ＧＥ上には、ゲート電極ＧＥと同じ平面形状にパターニングされた絶縁膜ＣＰが形成されている状態となる。抵抗素子形成領域１Ｂでは、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜の全体が除去される。また、ゲート絶縁膜ＧＦ用の絶縁膜のうち、ゲート電極ＧＥで覆われた部分以外は、ゲート電極ＧＥ用の導電膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。これにより、ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、ＳＯＩ基板１において、ＭＩＳＦＥＴ形成領域１Ａに形成されているが、抵抗素子形成領域１Ｂには、形成されていない状態になる。
【0063】
なお、以下では、ＭＩＳＦＥＴ形成領域１Ａに形成されたゲート絶縁膜ＧＦとその上のゲート電極ＧＥとその上の絶縁膜ＣＰとの積層体を、積層体ＬＭ１と称することとする。
【0064】
次に、図１４に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの主面上に、積層体ＬＭ１を覆うように、酸化シリコン膜などからなる絶縁膜ＺＭ１をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成する。それから、絶縁膜ＺＭ１上にフォトレジストパターンＲＰ１をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ１は、抵抗素子形成領域１Ｂに形成されるが、ＭＩＳＦＥＴ形成領域１Ａには形成されない。
【0065】
次に、絶縁膜ＺＭ１を異方性エッチング技術を用いてエッチバックする。このエッチバック工程により、図１５に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、積層体ＬＭ１の側壁上に絶縁膜ＺＭ１がサイドウォールスペーサ（側壁絶縁膜）ＳＷ１として残存し、抵抗素子形成領域１Ｂにおいて、フォトレジストパターンＲＰ１の下に絶縁膜ＺＭ１が絶縁膜パターン（パターニングされた絶縁膜）ＺＭＰ１として残存し、それ以外の絶縁膜ＺＭ１は除去される。その後、フォトレジストパターンＲＰ１はアッシングなどにより除去する。
【0066】
このようにして、ＭＩＳＦＥＴ形成領域１Ａにおいて、積層体ＬＭ１の側壁上にサイドウォールスペーサ（側壁絶縁膜）ＳＷ１が形成され、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭ上に絶縁膜パターンＺＭＰ１が形成される。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭは、絶縁膜パターンＺＭＰ１で覆われた部分と、絶縁膜パターンＺＭＰ１で覆われない部分とを、有している。
【0067】
次に、図１６に示されるように、エピタキシャル成長法により、半導体層（エピタキシャル層）ＥＰを形成する。半導体層ＥＰは、半導体層ＳＭの露出面上に形成される。ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰは、半導体層ＳＭａのうちの積層体ＬＭ１およびサイドウォールスペーサＳＷ１で覆われない部分上に形成される。すなわち、ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰは、半導体層ＳＭａのうち、積層体ＬＭ１とその側壁上に形成されたサイドウォールスペーサＳＷ１とからなる構造体の両側に位置する領域上に形成される。また、抵抗素子形成領域１Ｂにおいては、半導体層ＥＰは、半導体層ＳＭｂのうちの絶縁膜パターンＺＭＰ１で覆われない部分上に形成される。半導体層ＥＰは、例えばシリコン（単結晶シリコン）からなる。上述したように、半導体層ＥＰは、ＭＩＳＦＥＴ形成領域１Ａに形成された半導体部ＥＰ１ａ，ＥＰ１ｂと、抵抗素子形成領域１Ｂに形成された半導体部ＥＰ２ａ，ＥＰ２ｂとを有している。
【0068】
次に、図１７に示されるように、サイドウォールスペーサＳＷ１および絶縁膜パターンＺＭＰ１をエッチングにより除去する。このエッチングの際、ゲート電極ＧＥ上の絶縁膜ＣＰを除去することもできる。また、このエッチングでは、サイドウォールスペーサＳＷ１および絶縁膜パターンＺＭＰ１に比べて、半導体層ＥＰ，ＳＭおよびゲート電極ＧＥがエッチングされにくい条件でエッチングを行うことにより、半導体層ＥＰ，ＳＭおよびゲート電極ＧＥがエッチングされるのを、抑制または防止することができる。
【0069】
次に、図１８に示されるように、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭにホウ素（Ｂ）などのｐ型の不純物をイオン注入する。このイオン注入を、以下ではイオン注入ＩＭ１と称し、図１８では矢印で模式的に示してある。イオン注入ＩＭ１では、半導体層ＥＰにｐ型不純物が導入されるが、半導体層ＥＰの下の半導体層ＳＭにはｐ型不純物が導入されないように、注入エネルギーを調整しておく。イオン注入ＩＭ１の注入エネルギーが大きい場合には、イオン注入ＩＭ１で、半導体層ＥＰの下に位置する半導体層ＳＭにもｐ型不純物が導入されるが、イオン注入ＩＭ１の注入エネルギーをある程度小さくすることにより、イオン注入ＩＭ１で、半導体層ＥＰにｐ型不純物が導入されるが、半導体層ＥＰの下に位置する半導体層ＳＭにはｐ型不純物が導入されないようにすることができる。
【0070】
イオン注入ＩＭ１により、ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰ（各半導体部ＥＰ１ａ，ＥＰ１ｂ）と、半導体層ＳＭａのうちの半導体層ＥＰ（各半導体部ＥＰ１ａ，ＥＰ１ｂ）およびゲート電極ＧＥで覆われていない領域とに、ｐ型不純物が注入されることにより、ｐ－型の半導体領域ＥＸが形成される。
【0071】
また、イオン注入ＩＭ１により、抵抗素子形成領域１Ｂにおいては、半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）と、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域とに、ｐ型不純物が注入される。イオン注入ＩＭ１では、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われている領域には、ｐ型不純物は、ほとんど導入されない。
【0072】
図１８では、抵抗素子形成領域１Ｂの半導体層ＳＭｂおよび半導体部ＥＰ２ａ，ＥＰ２ｂにおいて、イオン注入ＩＭ１でｐ型不純物が導入された領域を、中濃度領域Ｒ２として示し、イオン注入ＩＭ１でｐ型不純物が導入されなかった領域を、低濃度領域Ｒ１として示してある。中濃度領域Ｒ２のｐ型不純物濃度は、低濃度領域Ｒ１のｐ型不純物濃度よりも高い。図１８からも分かるように、イオン注入ＩＭ１を行った段階では、抵抗素子形成領域１Ｂの各半導体部ＥＰ２ａ，ＥＰ２ｂは、そのほぼ全体が中濃度領域Ｒ２となり、また、抵抗素子形成領域１Ｂの半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域ＲＧ２は、そのほぼ全体が中濃度領域Ｒ２と同じ不純物濃度となっている。また、イオン注入ＩＭ１を行った段階では、抵抗素子形成領域１Ｂの半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われている領域ＲＧ１ａ，ＲＧ１ｂは、そのほぼ全体が低濃度領域Ｒ１となっている。
【0073】
次に、図１９に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜としてサイドウォールスペーサＳＷ２を形成する。サイドウォールスペーサＳＷ２は、例えば、ＳＯＩ基板１の主面上に、ゲート電極ＧＥおよび半導体層ＥＰを覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチング技術によりエッチバックすることにより、形成することができる。サイドウォールスペーサＳＷ２は、ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥの側壁上に形成される。
【0074】
次に、図２０に示されるように、抵抗素子形成領域１Ｂの半導体層ＳＭｂおよび半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）上に、フォトリソグラフィ技術を用いてフォトレジストパターンＲＰ２を形成する。抵抗素子形成領域１Ｂにおいて、フォトレジストパターンＲＰ２は、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域を覆い、かつ、半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれの一部を覆うように、形成される。
【0075】
半導体部ＥＰ２ａのうち、端部Ｅ１近傍領域はフォトレジストパターンＲＰ２で覆われるが、それ以外の領域は、フォトレジストパターンＲＰ２で覆われずに露出される。また、半導体部ＥＰ２ｂのうち、端部Ｅ２近傍領域はフォトレジストパターンＲＰ２で覆われるが、それ以外の領域は、フォトレジストパターンＲＰ２で覆われずに露出される。ここで、半導体部ＥＰ２ａの端部Ｅ１と半導体部ＥＰ２ｂの端部Ｅ２とは、Ｘ方向において互いに対向している。平面視において、半導体部ＥＰ２ａの端部Ｅ１と半導体部ＥＰ２ｂの端部Ｅ２との間に、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域ＲＧ２が存在している。
【0076】
次に、図２１に示されるように、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭにホウ素（Ｂ）などのｐ型の不純物をイオン注入する。このイオン注入を、以下ではイオン注入ＩＭ２と称し、図２１では矢印で模式的に示してある。イオン注入ＩＭ２では、半導体層ＥＰの下の半導体層ＳＭにもｐ型不純物が導入されるように、注入エネルギーを調整しておく。このため、イオン注入ＩＭ２の注入エネルギーは、イオン注入ＩＭ１の注入エネルギーよりも大きく、従って、イオン注入ＩＭ２の注入深さは、イオン注入ＩＭ１の注入深さよりも深い。また、イオン注入ＩＭ２のドーズ量は、イオン注入ＩＭ１のドーズ量よりも大きい。
【0077】
イオン注入ＩＭ２により、ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰ（半導体部ＥＰ１ａ，ＥＰ１ｂ）と、半導体層ＳＭａのうちのゲート電極ＧＥおよびサイドウォールスペーサＳＷ２で覆われていない領域とに、ｐ型不純物が注入されることにより、ｐ＋型の半導体領域ＳＤが形成される。ｐ＋型の半導体領域ＳＤのｐ型不純物濃度は、ｐ－型の半導体領域ＥＸのｐ型不純物濃度よりも高い。ｐ－型の半導体領域ＥＸおよびｐ＋型の半導体領域ＳＤにより、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成される。
【0078】
また、イオン注入ＩＭ２により、抵抗素子形成領域１Ｂにおいては、半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）のうちのフォトレジストパターンＲＰ２で覆われていない領域と、その領域の直下に位置する半導体層ＳＭｂとに、ｐ型不純物が注入される。抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）のうちのフォトレジストパターンＲＰ２で覆われている領域と、その領域の直下に位置する半導体層ＳＭｂとには、イオン注入ＩＭ２でｐ型不純物は注入されない。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域ＲＧ２は、フォトレジストパターンＲＰ２で覆われているため、イオン注入ＩＭ２でｐ型不純物は注入されない。イオン注入ＩＭ１の後、図２２に示されるように、フォトレジストパターンＲＰ２を除去する。
【0079】
図２１および図２２では、抵抗素子形成領域１Ｂの半導体層ＳＭｂおよび半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）において、イオン注入ＩＭ２でｐ型不純物が導入された領域を、高濃度領域Ｒ３，Ｒ４として示してある。中濃度領域Ｒ２は、イオン注入ＩＭ１でｐ型不純物が導入されるが、イオン注入ＩＭ２でｐ型不純物は導入されなかった領域であり、低濃度領域Ｒ１は、イオン注入ＩＭ１，ＩＭ２のいずれでもｐ型不純物が導入されなかった領域である。高濃度領域Ｒ３，Ｒ４のそれぞれのｐ型不純物濃度は、中濃度領域Ｒ２のｐ型不純物濃度よりも高く、中濃度領域Ｒ２のｐ型不純物濃度は、低濃度領域Ｒ１のｐ型不純物濃度よりも高い。また、高濃度領域Ｒ３，Ｒ４のそれぞれのｐ型不純物濃度は、ｐ＋型の半導体領域ＳＤのｐ型不純物濃度と実質的に同じであり、また、中濃度領域Ｒ２のｐ型不純物濃度は、ｐ－型の半導体領域ＥＸのｐ型不純物濃度と実質的に同じである。
【0080】
図２２からも分かるように、イオン注入ＩＭ２を行った段階では、抵抗素子形成領域１Ｂの半導体部ＥＰ２ａのうち、端部Ｅ１近傍領域は中濃度領域Ｒ２となり、端部Ｅ１近傍領域以外は、高濃度領域Ｒ４となっている。また、抵抗素子形成領域１Ｂの半導体部ＥＰ２ｂのうち、端部Ｅ２近傍領域は中濃度領域Ｒ２となり、端部Ｅ２近傍領域以外は、高濃度領域Ｒ４となっている。また、抵抗素子形成領域１Ｂの半導体層ＳＭｂの上記領域ＲＧ２（半導体層ＥＰで覆われていない領域）は、ほぼ全体が中濃度領域Ｒ２と同じ不純物濃度となっている。また、抵抗素子形成領域１Ｂの半導体層ＳＭｂの上記領域ＲＧ１ａ（半導体部ＥＰ２ａで覆われた領域）は、領域ＲＧ２と隣接する領域が、低濃度領域Ｒ１となり、それ以外の領域は高濃度領域Ｒ３となっている。また、抵抗素子形成領域１Ｂの半導体層ＳＭｂの上記領域ＲＧ１ｂ（半導体部ＥＰ２ｂで覆われた領域）は、領域ＲＧ２と隣接する領域が、低濃度領域Ｒ１となり、それ以外の領域は高濃度領域Ｒ３となっている。半導体部ＥＰ２ａの高濃度領域Ｒ４と半導体層ＳＭｂの領域ＲＧ１ａの高濃度領域Ｒ３とは、上下に重なり、半導体部ＥＰ２ａの中濃度領域Ｒ２と半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１とは、上下に重なっている。また、半導体部ＥＰ２ｂの高濃度領域Ｒ４と半導体層ＳＭｂの領域ＲＧ１ｂの高濃度領域Ｒ３とは、上下に重なり、半導体部ＥＰ２ｂの中濃度領域Ｒ２と半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１とは、上下に重なっている。
【0081】
次に、必要に応じて、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【0082】
次に、ＳＯＩ基板１の主面上に、ＭＩＳＦＥＴ形成領域１Ａにおいてはゲート電極ＧＥ、サイドウォールスペーサＳＷ２およびｐ＋型の半導体領域ＳＤを覆うように、抵抗素子形成領域１Ｂにおいては半導体層ＥＰ，ＳＭｂを覆うように、絶縁膜（例えば酸化シリコン膜）を形成する。それから、その絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図２３に示されるように、パターニングされた絶縁膜からなる絶縁膜パターンＺＭＰ２を形成する。
【0083】
抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭｂ上に絶縁膜パターンＺＭＰ２が形成される。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうち、半導体層ＥＰで覆われていない領域ＲＧ２は、絶縁膜パターンＺＭＰ２で覆われている。また、抵抗素子形成領域１Ｂにおいて、絶縁膜パターンＺＭＰ２は、半導体部ＥＰ２ａ，ＥＰ２ａのそれぞれの一部上に乗り上げている。半導体部ＥＰ２ａの中濃度領域Ｒ２は、絶縁膜パターンＺＭＰ２で覆われるが、半導体部ＥＰ２ａの高濃度領域Ｒ４の少なくとも一部は、絶縁膜パターンＺＭＰ２で覆われずに露出される。また、半導体部ＥＰ２ｂの中濃度領域Ｒ２は、絶縁膜パターンＺＭＰ２で覆われるが、半導体部ＥＰ２ｂの高濃度領域Ｒ４の少なくとも一部は、絶縁膜パターンＺＭＰ２で覆われずに露出される。
【0084】
次に、図２４に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層（金属化合物層）ＭＳを形成する。ＭＩＳＦＥＴ形成領域１Ａにおいては、金属シリサイド層ＭＳは、ｐ＋型の半導体領域ＳＤの表面（上層部）、すなわち半導体層ＥＰの表面（上層部）と、ゲート電極ＧＥの表面（上層部）とに、形成される。また、抵抗素子形成領域１Ｂにおいては、金属シリサイド層ＭＳは、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）の表面のうち、絶縁膜パターンＺＭＰ２で覆われていない部分に形成される。
【0085】
抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）の表面のうち、絶縁膜パターンＺＭＰ２で覆われていない部分には、金属シリサイド層ＭＳが形成されるが、絶縁膜パターンＺＭＰ２で覆われている部分には、金属シリサイド層ＭＳは形成されない。このため、半導体部ＥＰ２ａの高濃度領域Ｒ４の表面に金属シリサイド層ＭＳが形成され、また、半導体部ＥＰ２ｂの高濃度領域Ｒ４の表面に金属シリサイド層ＭＳが形成される。半導体部ＥＰ２ａの中濃度領域Ｒ２の表面と半導体部ＥＰ２ｂの中濃度領域Ｒ２の表面には、金属シリサイド層ＭＳは形成されない。また、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうち、半導体層ＥＰで覆われていない領域ＲＧ２は、絶縁膜パターンＺＭＰ２で覆われている。このため、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂの表面には、金属シリサイド層ＭＳは形成されない。絶縁膜パターンＺＭＰ２は、金属シリサイド層ＭＳの形成を防ぐシリサイドブロック層として機能することができる。
【0086】
このようにして、ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴ２が形成され、抵抗素子形成領域１Ｂに抵抗素子３が形成される。
【0087】
次に、図２５に示されるように、ＳＯＩ基板１の主面上に、ゲート電極ＧＥ、半導体層ＥＰ，ＳＭ、サイドウォールスペーサＳＷ２および金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）Ｌ１を形成する。絶縁膜Ｌ１の形成後、必要に応じて、絶縁膜Ｌ１の上面をＣＭＰ法で研磨するなどして絶縁膜Ｌ１の上面の平坦性を高めることもできる。
【0088】
次に、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜Ｌ１にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜Ｌ１を貫通するように形成される。ＭＩＳＦＥＴ形成領域１Ａにおいて、コンタクトホールＣＴは、ゲート電極ＧＥ上やｐ＋型の半導体領域ＳＤ上に形成される。また、抵抗素子形成領域１Ｂにおいて、コンタクトホールＣＴは、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）上に形成される。コンタクトホールＣＴ形成工程では、絶縁膜Ｌ１に比べて金属シリサイド層ＭＳおよび半導体層ＥＰ，ＳＭがエッチングされにくい条件で、エッチングを行うことが好ましい。
【0089】
次に、図２５に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【0090】
次に、図２６に示されるように、プラグＰＧが埋め込まれた絶縁膜Ｌ１上に、配線形成用の絶縁膜Ｌ２を形成する。
【0091】
次に、図２６に示されるように、シングルダマシン法を用いて第１層目の配線である配線Ｍ１を形成する。すなわち、絶縁膜Ｌ２に配線溝を形成してから、配線溝内に配線Ｍ１を形成する。
【0092】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【0093】
以上のようにして、本実施の形態の半導体装置が製造される。
【0094】
＜主要な特徴と効果について＞
本実施の形態では、ＳＯＩ基板を構成する半導体層ＳＭと、半導体層ＳＭ上に形成したエピタキシャル半導体層（半導体層ＥＰ）とにより、抵抗素子３を形成している。
本実施の形態では、ＳＯＩ基板を構成する半導体層ＳＭと、半導体層ＳＭ上に形成したエピタキシャル半導体層（半導体層ＥＰ）とにより、抵抗素子３を形成している。
【0095】
具体的には、図２～図５に示すように、抵抗素子形成領域１Ｂに位置する半導体層ＳＭである半導体層ＳＭｂと、半導体層ＳＭｂ上に形成された半導体層ＥＰ（エピタキシャル半導体層）とにより、抵抗素子３が形成されている。半導体層ＥＰは、半導体層ＳＭｂ上に互いに離間して形成された２つの半導体部ＥＰ２ａ，ＥＰ２ｂを有している。半導体層ＳＭｂは、その上に半導体部ＥＰ２ａが形成された領域ＲＧ１ａ（第１接続部）と、その上に半導体部ＥＰ２ｂが形成された領域ＲＧ１ｂ（第２接続部）と、領域ＲＧ１ａと領域ＲＧ１ｂとの間に位置し、その上に半導体層ＥＰが形成されていない領域ＲＧ２（素子部、中央部）と、を有している。
【0096】
本実施の形態では、抵抗素子３を構成する半導体層ＳＭｂは、その上に半導体層ＥＰが形成されていない領域ＲＧ２（素子部、中央部）を有しており、この領域ＲＧ２によって、抵抗素子３の抵抗値を大きくすることができる。すなわち、領域ＲＧ２に位置する半導体層ＳＭｂ上には半導体層ＥＰが形成されておらず、領域ＲＧ２における抵抗素子３の厚さは各領域ＲＧ１ａ、ＲＧ１ｂにおける抵抗素子３の厚さよりも薄い。これにより、この領域ＲＧ２によって抵抗素子３の抵抗値を稼ぐことができる。具体的には、半導体層ＳＭｂの厚さＴ１（図２参照）は、ゲート電極ＧＥの厚さよりも薄く、好ましくは、３０ｎｍ以下（Ｔ１≦３０ｎｍ）である。領域ＲＧ２に位置し、かつ、その厚さＴ１が薄い（小さい）半導体層ＳＭｂを抵抗素子３の電流経路とすることで抵抗素子３の抵抗値を稼ぐことができ、その結果、抵抗素子３の抵抗値を大きくすることができる。また、厚さＴ１が薄い半導体層ＳＭｂの領域ＲＧ２が、抵抗素子３の抵抗値を稼ぐことにより、要求される抵抗値を確保するのに必要な抵抗素子３の長さ（電流が流れる方向に沿った長さ）を抑制することができる。これにより、半導体装置において、抵抗素子３を配置するのに要する面積を抑制することができるため、半導体装置の小型化（小面積化）に有利となる。
【0097】
また、ＳＯＩ基板１の半導体層ＳＭを用いて、ＭＩＳＦＥＴ２と抵抗素子３とを形成しており、ＭＩＳＦＥＴ２のチャネル領域は、ゲート電極ＧＥの直下に位置する半導体層ＳＭａに形成される。このため、半導体層ＳＭｂの領域ＲＧ２の厚さＴ１は、ＭＩＳＦＥＴのゲート電極ＧＥの直下に位置する半導体層ＳＭａの厚さと同程度となる。半導体層ＳＭａおよび半導体層ＳＭｂのそれぞれの厚さは、３０ｎｍ以下が好ましく、３ｎｍ～３０ｎｍが好適である。
【0098】
ここで、本実施の形態とは異なり、半導体層ＳＭｂ上に半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）を形成しなかった場合を仮定する。この場合は、プラグＰＧ２ａ，ＰＧ２ｂは、半導体部ＥＰ２ａ，ＥＰ２ｂではなく、半導体層ＳＭｂに接続されることになる。しかしながら、この場合は、コンタクトホールＣＴを形成する際に、半導体層ＳＭｂの厚さが薄いことから、コンタクトホールＣＴ２ａ，ＣＴ２ｂが半導体層ＳＭｂを突き抜けて（貫通して）しまうことが懸念されるが、これは、望ましくない。
【0099】
それに対して、本実施の形態では、半導体層ＳＭｂの領域ＲＧ１ａ上に半導体部ＥＰ２ａが形成され、半導体層ＳＭｂの領域ＲＧ１ｂ上に半導体部ＥＰ２ｂが形成されており、プラグＰＧ２ａは、半導体部ＥＰ２ａ上に配置されて半導体部ＥＰ２ａと電気的に接続され、プラグＰＧ２ｂは、半導体部ＥＰ２ｂ上に配置されて半導体部ＥＰ２ｂと電気的に接続されている。このため、コンタクトホールＣＴを形成する際に、コンタクトホールＣＴ２ａ，ＣＴ２ｂが半導体層ＥＰ，ＳＭｂを突き抜けて（貫通して）しまうことを的確に防止することができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
【0100】
また、本実施の形態では、図２～図５に示すように、半導体層ＳＭｂ上に半導体部ＥＰ２ａ，ＥＰ２ｂが形成され、各半導体部ＥＰ２ａ，ＥＰ２ｂの表面（上層部）に金属シリサイド層ＭＳが形成されている。このため、抵抗素子形成領域１Ｂにおいて、半導体部ＥＰ２ａ，ＥＰ２ｂが存在する分、金属シリサイド層ＭＳを形成するのに用いられる半導体領域（ここでは半導体層ＥＰおよび半導体層ＳＭｂ）の厚さを厚くすることができるため、金属シリサイド層ＭＳを的確に形成することができる。
【0101】
半導体層ＳＭｂ上に形成された半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）の厚さは、例えば２０ｎｍ～６０ｎｍ程度とすることができる。
【0102】
本実施の形態では、抵抗素子３は、半導体層ＳＭｂと半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）とにより形成されている。本実施の形態の主要な特徴のうちの一つは、半導体層ＳＭｂと半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）における不純物濃度を工夫することにより、抵抗素子３の抵抗を更に大きくしていることである。
【0103】
すなわち、本実施の形態では、半導体層ＳＭｂの各領域ＲＧ１ａ，ＲＧ１ｂ（第１接続部および第２接続部）は、半導体層ＳＭｂの領域ＲＧ２（素子部、中央部）の隣に位置し、かつ、半導体層ＳＭｂの領域ＲＧ２（素子部、中央部）における不純物濃度よりも低い不純物濃度を有するｐ型の低濃度領域Ｒ１（第１低濃度領域）を有している。また、各半導体部ＥＰ２ａ，ＥＰ２ｂは、低濃度領域Ｒ１の上に位置し、かつ、低濃度領域Ｒ１における不純物濃度よりも高い不純物濃度を有するｐ型の中濃度領域Ｒ２（第１中濃度領域）を有している。これにより、抵抗素子３の抵抗を大きくすることができる。以下、これについて図２７および上記図１０を参照して説明する。
【0104】
ここで、抵抗素子３を構成する半導体層ＳＭｂと半導体部ＥＰ２ａ，ＥＰ２ｂにおける不純物濃度が均一である場合を仮定し、これを以下では検討例と称することとする。また、検討例における抵抗素子３を抵抗素子１０３と称することとする。図２７は、検討例の抵抗素子１０３の部分拡大断面図であり、上記図１０に相当する断面図が示されている。
【0105】
検討例の抵抗素子１０３が本実施の形態の抵抗素子３と相違しているのは、検討例の抵抗素子１０３では、半導体層ＳＭｂおよび半導体部ＥＰ２ａ，ＥＰ２ｂにおける不純物濃度が均一である点である。
【0106】
検討例の抵抗素子１０３に電流を流した場合には、主として、図２７に模式的に示した経路ＹＧ１０１で電流が流れる。なお、ここでは、上記プラグＰＧ２ａの電位がプラグＰＧ２ｂの電位よりも高い場合で説明している。検討例の抵抗素子１０３の場合は、抵抗素子１０３全体で不純物濃度がほぼ均一であるため、半導体層ＳＭｂの領域ＲＧ２を通過した電流は、半導体層ＳＭｂの領域ＲＧ１ｂとその上の半導体部ＥＰ２ｂとに向かってスムースに流れ、半導体部ＥＰ２ｂの表面に形成された金属シリサイド層ＭＳに至り、更に金属シリサイド層ＭＳからその上のプラグＰＧ２ｂへ流れる。
【0107】
それに対して、本実施の形態の抵抗素子３に電流を流した場合には、主として、図１０に模式的に示した経路ＹＧ１で電流が流れる。なお、ここでも、上記プラグＰＧ２ａの電位よりもプラグＰＧ２ｂの電位が高い場合で説明している。
【0108】
本実施の形態の抵抗素子３の場合は、半導体層ＳＭｂの領域ＲＧ１ｂは、半導体層ＳＭｂの領域ＲＧ２（素子部、中央部）と隣接する低濃度領域Ｒ１を有し、半導体部ＥＰ２ｂは、低濃度領域Ｒ１上に位置する中濃度領域Ｒ２を有している。半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１における不純物濃度は、半導体層ＳＭｂの領域ＲＧ２（素子部、中央部）における不純物濃度よりも低く、かつ、半導体層ＳＭｂの領域ＲＧ１ｂの中濃度領域Ｒ２における不純物濃度は、低濃度領域Ｒ１における不純物濃度よりも高い。このため、半導体層ＳＭｂの領域ＲＧ２を通過した電流は、主として、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１を避けながら半導体部ＥＰ２ｂの中濃度領域Ｒ２に向かって流れ、半導体部ＥＰ２ｂを通って半導体部ＥＰ２ｂの表面に形成された金属シリサイド層ＭＳに至り、更に金属シリサイド層ＭＳからその上のプラグＰＧ２ｂへ流れる。
【0109】
半導体層ＳＭｂの領域ＲＧ２と隣接する領域ＲＧ１ｂの低濃度領域Ｒ１には、電流が流れにくく、電流の主経路とはならないため、電流の主経路は図１０に示される領域Ｒ５で収束される。これは、電流経路の断面積（電流方向に略垂直な断面での面積）が、図１０にされる領域Ｒ５で小さくなることを意味する。その結果、本実施の形態の抵抗素子３は、図１０に示される領域Ｒ５で抵抗素子３の抵抗値を稼ぐことができる。このため、検討例の抵抗素子１０３よりも、本実施の形態の抵抗素子３の方が、抵抗値が大きくなる。なお、領域Ｒ５は、半導体層ＳＭｂの上面と半導体部ＥＰ２ｂの端部Ｅ２とが接する箇所の近傍領域に対応している。
【0110】
また、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１に電流が全く流れなくなるとは限らず、低濃度領域Ｒ１も主経路に比べて低い電流密度で電流が流れる場合もある。その場合でも、半導体層ＳＭｂの領域ＲＧ２よりも領域ＲＧ１ｂの低濃度領域Ｒ１における不純物濃度を低くしたことで、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１に流れる電流は小さくなる。
【0111】
半導体層ＳＭｂの領域ＲＧ１ａおよび半導体部ＥＰ２ａについても、同様の現象が発生する。但し、電流方向は逆であり、半導体部ＥＰ２ａの表面に形成された金属シリサイド層ＭＳから半導体部ＥＰ２ａを通った電流は、主として、半導体部ＥＰ２ａの中濃度領域Ｒ２から、半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１を避けながら半導体層ＳＭｂの領域ＲＧ２（素子部）に向かって流れる。その結果、抵抗素子３の抵抗は大きくなる。
【0112】
また、ここでは、上記プラグＰＧ２ａの電位がプラグＰＧ２ｂの電位よりも高い場合について説明したが、上記プラグＰＧ２ａの電位よりもプラグＰＧ２ｂの電位が高い場合も、抵抗素子３を流れる電流の方向は逆になるが、上記プラグＰＧ２ａの電位がプラグＰＧ２ｂの電位よりも高い場合と同様の上記現象が生じ得る。
【0113】
このように、本実施の形態では、半導体層ＳＭｂと半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）における不純物濃度を工夫することで、抵抗素子３の寸法を変えずに、抵抗素子３の抵抗を大きくすることができる。このため、半導体装置において抵抗素子３を配置するのに要する面積を増大させずに、従って、半導体装置の面積の増大を招かずに、抵抗素子３の抵抗値を大きくすることができる。このため、半導体装置の小型化（小面積化）に有利となる。
【0114】
また、本実施の形態では、半導体層ＳＭｂの領域ＲＧ１ａ，ＲＧ１ｂのそれぞれは、低濃度領域Ｒ１と隣接し、かつ、中濃度領域Ｒ２よりも高い不純物濃度を有する高濃度領域Ｒ３（第１高濃度領域）を更に有している。また、半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれは、高濃度領域Ｒ３上に位置し、かつ、中濃度領域Ｒ２よりも高い不純物濃度を有する高濃度領域Ｒ４（第２高濃度領域）を更に有している。半導体層ＳＭｂの領域ＲＧ１ａの低濃度領域Ｒ１は、半導体層ＳＭｂの領域ＲＧ２と半導体層ＳＭｂの領域ＲＧ１ａの高濃度領域Ｒ３との間に介在している。また、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１は、半導体層ＳＭｂの領域ＲＧ２と半導体層ＳＭｂの領域ＲＧ１ｂの高濃度領域Ｒ３との間に介在している。そして、半導体部ＥＰ２ａの高濃度領域Ｒ４の表面と半導体部ＥＰ２ｂの高濃度領域Ｒ４の表面のそれぞれに、金属シリサイド層ＭＳが形成されている。
【0115】
プラグＰＧ２ａ，ＰＧ２ｂと半導体部ＥＰ２ａ，ＥＰ２ｂとのコンタクト抵抗のばらつき（変動）は、抵抗素子３の抵抗値のばらつき（変動）の要因となり得る。本実施の形態では、半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれに高濃度領域Ｒ４を設け、その高濃度領域Ｒ４の表面に金属シリサイド層ＭＳを形成している。これにより、プラグＰＧ２ａ，ＰＧ２ｂと半導体部ＥＰ２ａ，ＥＰ２ｂとのコンタクト抵抗を低減することができ、プラグＰＧ２ａ，ＰＧ２ｂと半導体部ＥＰ２ａ，ＥＰ２ｂとのコンタクト抵抗のばらつき（変動）を抑制することができる。その結果、抵抗素子３の抵抗値がばらつく（変動する）のを抑制または防止することができ、抵抗素子３の抵抗値が設計値からずれてしまうのを抑制または防止することができる。これにより、抵抗素子３を有する半導体装置の性能を向上させることができる。
【0116】
また、抵抗素子３を構成する各半導体部ＥＰ２ａ，ＥＰ２ｂは、ＭＩＳＦＥＴ２のソース・ドレイン領域（ｐ＋型の半導体領域ＳＤ）を構成する半導体層ＥＰ（各半導体部ＥＰ１ａ，ＥＰ１ｂ）と、同工程でエピタキシャル成長法により形成することができる。また、抵抗素子３を構成する各半導体部ＥＰ２ａ，ＥＰ２ｂの中濃度領域Ｒ３は、ＭＩＳＦＥＴ２用のｐ－型の半導体領域ＥＸを形成するためのイオン注入工程で形成することができる。また、抵抗素子３を構成する各半導体部ＥＰ２ａ，ＥＰ２ｂの高濃度領域Ｒ４と半導体層ＳＭｂの高濃度領域Ｒ３とは、ＭＩＳＦＥＴ２用のｐ＋型の半導体領域ＳＤを形成するためのイオン注入工程で形成することができる。このため、半導体装置の製造工程数を抑制することができ、また、半導体装置の製造コストを抑制することができる。
【0117】
図２８は、抵抗素子３のシート抵抗と半導体層ＳＭｂの領域ＲＧ２の長さＤ１との相関を示すグラフである。図２８のラフの縦軸は、抵抗素子３のシート抵抗に対応している。また、図２８のグラフの横軸は、抵抗素子３を構成する半導体層ＳＭｂの領域ＲＧ２の長さＤ１に対応している。但し、図２８のグラフの縦軸のシート抵抗は、Ｄ１＝５μｍときのシート抵抗で規格化してある。長さＤ１は、ＳＯＩ基板１の主面に略平行で、かつ電流方向に沿った長さであり、図１においては、Ｘ方向の長さ（寸法）に対応している。また、長さＤ１は、半導体部ＥＰ２ａと半導体部ＥＰ２ｂとの間の間隔にも対応している。
【0118】
図２８のグラフからも分かるように、抵抗素子３を構成する半導体層ＳＭｂの領域ＲＧ２の長さＤ１を短くするほど、抵抗素子３のシート抵抗は大きくなる。これは、上述したように半導体層ＳＭｂの領域ＲＧ１ａ，ＲＧ１ｂの低濃度領域Ｒ１に電流が流れにくくなったことによる抵抗増加が、抵抗素子３の全抵抗に占める割合は、上記長さＤ１が短くなるほど、大きくなるためと考えられる。このため、本実施の形態は、上記長さＤ１が短い場合に効果が大きい。上記長さＤ１は、５μｍ以下（すなわちＤ１≦５μｍ）が好ましく、３μｍ以下（すなわちＤ１≦３μｍ）がより好ましく、２μｍ以下（すなわちＤ１≦２μｍ）であれば、更に好ましい。
【0119】
図２９は、抵抗素子３の発熱量と上記長さＤ１との相関を示すグラフである。図２９のグラフの縦軸は、抵抗素子３の発熱量に対応している。また、図２９のグラフの横軸は、抵抗素子３を構成する半導体層ＳＭｂの領域ＲＧ２の長さＤ１に対応している。但し、図２９のグラフの縦軸の発熱量は、Ｄ１＝５μｍときの発熱量で規格化してある。
【0120】
図２９では、上記長さＤ１が７μｍ以上になると、グラフの傾きが増加していることが分かる。このため、上記長さＤ１は、７μｍ以下（すなわちＤ１≦７μｍ）が好ましい。
【0121】
【0122】
図３０（変形例）の場合、半導体部ＥＰ２ｂの端部Ｅ２近傍において、半導体部ＥＰ２ｂとその下の半導体層ＳＭｂとの間に、隙間部ＳＫが形成されている。また、半導体部ＥＰ２ａの端部Ｅ１近傍において、半導体部ＥＰ２ａとその下の半導体層ＳＭｂとの間に、隙間部ＳＫが形成されているが、この構造は、図３０において、符号ＥＰ２ｂを符号ＥＰ２ａに置換し、符号Ｅ２を符号Ｅ１に置換し、符号ＲＧ１ｂを符号ＲＧ１ａに置換した場合の構造に対応している。
【0123】
隙間部ＳＫとは、半導体層ＳＭｂ上方に半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）があるが、その半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ）の下面と半導体層ＳＭｂの上面とが離間している部分である。なお、隙間部ＳＫ内は、上記絶縁膜パターンＺＭＰ２で充填されている。
【0124】
上記図１０の場合は、抵抗素子３に電流を流した場合には、主として、図１０に模式的に示した経路ＹＧ２で電流が流れる。すなわち、半導体層ＳＭｂの領域ＲＧ２を通過した電流は、半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１を避けながら半導体部ＥＰ２ｂの中濃度領域Ｒ２に向かって流れ、半導体部ＥＰ２ｂを通って半導体部ＥＰ２ｂの表面に形成された金属シリサイド層ＭＳに至る。
【0125】
一方、図３０（変形例）の場合は、隙間部ＳＫを電流が横断することはできない。このため、図３０（変形例）の場合は、主として、図３０に模式的に示した経路ＹＧ２で電流が流れる。すなわち、半導体層ＳＭｂの領域ＲＧ２を通過した電流は、隙間部ＳＫを避けて半導体層ＳＭｂの領域ＲＧ１ｂの低濃度領域Ｒ１に一旦入ってから、低濃度領域Ｒ１上の半導体部ＥＰ２ｂの中濃度領域Ｒ２に向かって流れ、半導体部ＥＰ２ｂを通って半導体部ＥＰ２ｂの表面に形成された金属シリサイド層ＭＳに至る。図３０（変形例）の場合は、隙間部ＳＫを設けたことで電流経路が低濃度領域Ｒ１の一部を通過するため、隙間部ＳＫが無い図１０の場合に比べて、抵抗素子３の抵抗値を更に大きくすることができる。このため、図３０（変形例）の場合は、抵抗素子３の寸法を変えずに、抵抗素子３の抵抗値を更に大きくすることができる。このため、図３０の変形例を適用した場合は、半導体装置において抵抗素子３を配置するのに要する面積を増大させずに、従って半導体装置の面積の増大を招かずに、抵抗素子３の抵抗値を更に大きくすることができるため、半導体装置の小型化（小面積化）に更に有利となる。
【0126】
図３０の構造を得るための手法について、図３１～図３３を参照して説明する。図３１～図３３は、本実施の形態の変形例の半導体装置の製造工程中の要部南面図である。図３１は、上記図１５と同じ工程に対応し、図３２は、上記図１６と同じ工程に対応し、図３３は、上記図１７と同じ工程に対応している。
【0127】
変形例の場合は、図３１に示されるように、上記絶縁膜ＺＭ１をエッチングすることにより形成された絶縁膜パターンＺＭＰ１は、外周側面に裾引き部ＳＨを有している。裾引き部ＳＨは、絶縁膜パターンＺＭＰ１の側面の下部が外側に張り出した（突出した）部分である。これは、上記絶縁膜ＺＭ１のエッチング条件を調整することにより、実現することができる。例えば、絶縁膜ＺＭ１をエッチングする際のオーバーエッチング量を少なくする。
【0128】
絶縁膜パターンＺＭＰ１が裾引き部ＳＨを有した状態で上記半導体層ＥＰをエピタキシャル成長法により形成すると、図３２に示されるように、絶縁膜パターンＺＭＰ１の裾引き部ＳＨを覆うように、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）が形成される。その後、上記サイドウォールスペーサＳＷ１と絶縁膜パターンＺＭＰ１をエッチングにより除去すると、図３３に示されるように、半導体部ＥＰ２ｂの端部Ｅ２近傍において、半導体部ＥＰ２ｂとその下の半導体層ＳＭｂとの間に隙間部ＳＫが形成され、また、半導体部ＥＰ２ａの端部Ｅ１近傍において、半導体部ＥＰ２ａとその下の半導体層ＳＭｂとの間に隙間部ＳＫが形成された状態となる。裾引き部ＳＨが存在していた領域が、隙間部ＳＫとなる。その後、上記絶縁膜パターンＺＭＰ２を形成すると、隙間部ＳＫ内は絶縁膜パターンＺＭＰ２で充填される。
【0129】
（実施の形態２）
図３４は、本実施の形態２の半導体装置の要部平面図であり、図３５は、本実施の形態２の半導体装置の要部断面図であり、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図（図３４）および断面図（図３５）が示されている。図３４のＧ－Ｇ線の位置での断面図が、図３５にほぼ対応している。但し、図３５では、簡略化のために、上記絶縁膜Ｌ１，Ｌ２、絶縁膜パターンＺＭＰ２および配線Ｍ１については、図示を省略している。
図３４は、本実施の形態２の半導体装置の要部平面図であり、図３５は、本実施の形態２の半導体装置の要部断面図であり、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図（図３４）および断面図（図３５）が示されている。図３４のＧ－Ｇ線の位置での断面図が、図３５にほぼ対応している。但し、図３５では、簡略化のために、上記絶縁膜Ｌ１，Ｌ２、絶縁膜パターンＺＭＰ２および配線Ｍ１については、図示を省略している。
【0130】
【0131】
本実施の形態２では、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂ上に形成された半導体層ＥＰは、上記半導体部ＥＰ２ａ，ＥＰ２ｂだけでなく、半導体部ＥＰ２ｃを１つ以上有している。図３４および図３５の場合は、半導体部ＥＰ２ｃは２つ設けているが、半導体部ＥＰ２ｃの数は、１つであってもよく、また、３つ以上であってもよい。
【0132】
半導体部ＥＰ２ｃは、半導体層ＳＭｂ上に形成されており、半導体部ＥＰ２ａ，ＥＰ２ｂから離間して、半導体部ＥＰ２ａと半導体部ＥＰ２ｂとの間に配置されている。半導体部ＥＰ２ｃを複数設ける場合は、複数の半導体部ＥＰ２ｃ同士は、互いに離間して配置される。半導体層ＳＭｂおよび半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃの導電型は互いに同じであり、ここではｐ型である。
【0133】
半導体部ＥＰ２ｃを設けたことに伴い、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂは、上記領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ２だけでなく、その上に半導体部ＥＰ２ｃが形成された領域（接続部）ＲＧ３も有している。半導体層ＳＭｂの領域ＲＧ３は、半導体部ＥＰ２ｃの直下に位置する領域であるため、領域ＲＧ３の数と半導体部ＥＰ２ｃの数は、一致している。半導体部ＥＰ２ａと半導体部ＥＰ２ｂとの間に半導体部ＥＰ２ｃが配置されているため、半導体層ＳＭｂにおいて、領域ＲＧ１ａ，ＲＧ１ｂから離間して、領域ＲＧ１ａと領域ＲＧ１ｂとの間に領域ＲＧ３が配置されている。すなわち、半導体層ＳＭｂの領域ＲＧ２（素子部）の途中に領域ＲＧ３が存在している。
【0134】
半導体層ＳＭｂの領域ＲＧ３における不純物濃度（ｐ型不純物濃度）は、半導体層ＳＭｂの領域ＲＧ２における不純物濃度（ｐ型不純物濃度）よりも低い。また、半導体部ＥＰ２ｃにおける不純物濃度（ｐ型不純物濃度）は、半導体層ＳＭｂの領域ＲＧ３における不純物濃度（ｐ型不純物濃度）よりも高い。より特定的には、半導体層ＳＭｂの領域ＲＧ３における不純物濃度（ｐ型不純物濃度）は、上記低濃度領域Ｒ１における不純物濃度（ｐ型不純物濃度）と同じであり、また、半導体部ＥＰ２ｃにおける不純物濃度（ｐ型不純物濃度）は、半導体層ＳＭｂの領域ＲＧ２における不純物濃度（ｐ型不純物濃度）と同じである。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「不純物濃度」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0135】
半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれは、その上にプラグＰＧが配置されてそのプラグＰＧと電気的に接続されているが、半導体部ＥＰ２ｃ上にはプラグＰＧは配置されておらず、半導体部ＥＰ２ｃにプラグＰＧは接続されない。
【0136】
本実施の形態２の半導体装置の他の構成は、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0137】
次に、本実施の形態２の半導体装置の製造工程が、上記実施の形態１の製造工程（図１１～図２６）と相違する点について、図３６～図３９を参照して説明する。図３６～図３９は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記図３５に相当する断面が示されている。
【0138】
図３６は、上記図１７と同じ工程における断面図である。本実施の形態２では、エピタキシャル成長により半導体層ＥＰを形成すると、図３６に示されるように、抵抗素子形成領域１Ｂの半導体層ＳＭｂ上に、半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃが形成される。
【0139】
図３７は、上記図１８と同じ工程における断面図である。本実施の形態２では、上記ｐ－型の半導体領域ＥＸを形成するための上記イオン注入ＩＭ１を行うと、抵抗素子形成領域１Ｂにおいては、半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ）と、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ）で覆われていない領域ＲＧ２とに、ｐ型不純物が注入される。このイオン注入ＩＭ１では、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ）で覆われている各領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ３には、ｐ型不純物は、ほとんど導入されない。イオン注入ＩＭ１を行った段階では、抵抗素子形成領域１Ｂの各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃは、そのほぼ全体が中濃度領域Ｒ２となる。そして、抵抗素子形成領域１Ｂの半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ）で覆われていない領域ＲＧ２は、そのほぼ全体が中濃度領域Ｒ２と同じ不純物濃度となり、抵抗素子形成領域１Ｂの半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ）で覆われている各領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ３は、そのほぼ全体が低濃度領域Ｒ１となる。
【0140】
図３８は、上記図２１と同じ工程における断面図である。本実施の形態２では、半導体部ＥＰ２ｃもフォトレジストパターンＲＰ２で覆われている。ｐ＋型の半導体領域ＳＤを形成するための上記イオン注入ＩＭ２を行うと、抵抗素子形成領域１Ｂにおいて、半導体部ＥＰ２ｃはフォトレジストパターンＲＰ２で覆われているため、半導体部ＥＰ２ｃとその下の半導体層ＳＭｂの領域ＲＧ３にｐ型不純物は注入されない。それ以外については、本実施の形態２も上記実施の形態１の上記図２１の工程と同様である。
【0141】
図３９は、上記図２４と同じ工程における断面図である。本実施の形態２では、半導体部ＥＰ２ｃは絶縁膜パターンＺＭＰ２で覆われる。このため、サリサイド技術により金属シリサイド層ＭＳを形成すると、半導体部ＥＰ２ｃの表面に金属シリサイド層ＭＳは形成されない。それ以外については、本実施の形態２も上記実施の形態１の上記図２４の工程と同様である。
【0142】
本実施の形態２の抵抗素子３の場合は、半導体部ＥＰ２ｃの下に位置する領域ＲＧ３における不純物濃度（ｐ型不純物濃度）は、半導体層ＳＭｂの領域ＲＧ２（半導体層ＥＰで覆われていない領域）における不純物濃度（ｐ型不純物濃度）よりも低い。そして、半導体部ＥＰ２ｃにおける不純物濃度（ｐ型不純物濃度）は、半導体層ＳＭｂの領域ＲＧ３における不純物濃度（ｐ型不純物濃度）よりも高い。具体的には、半導体層ＳＭｂの領域ＲＧ３における不純物濃度（ｐ型不純物濃度）は、半導体層ＳＭｂの領域ＲＧ１ａ，ＲＧ１ｂの低濃度領域Ｒ１における不純物濃度（ｐ型不純物濃度）と同じであり、半導体部ＥＰ２ｃにおける不純物濃度（ｐ型不純物濃度）は、半導体部ＥＰ２ａ，ＥＰ２ｂの中濃度領域Ｒ２における不純物濃度（ｐ型不純物濃度）と同じである。なお、ここで言う「同じ」とは、比較する２つ以上の対象物（ここでは、「不純物濃度」）が実質的に同じであることを意味している。すなわち、比較する２つ以上の対象物が設計上では互いに同じであるが、実際に製造される製品においては、製造バラつきによって、必ずしも互いに同じではないことを意味する。
【0143】
このため、抵抗素子３における半導体部ＥＰ２ｃおよび領域ＲＧ３とその近傍での電流の流れは、次のようになる。すなわち、半導体層ＳＭｂの領域ＲＧ２を通過した電流は、主として、半導体層ＳＭｂの領域ＲＧ３を避けながら半導体部ＥＰ２ｃに向かって流れる。そして、半導体部ＥＰ２ｃを通った電流は、半導体層ＳＭｂの領域ＲＧ３を避けながら半導体層ＳＭｂの領域ＲＧ２に向かって流れ、半導体層ＳＭｂの領域ＲＧ２を通って流れる。その結果、抵抗素子３の抵抗は更に大きくなる。
【0144】
このため、半導体部ＥＰ２ｃおよび領域ＲＧ３を設けなかった場合（上記実施の形態１）に比べて、半導体部ＥＰ２ｃおよび領域ＲＧ３を設けた場合（本実施の形態２）の方が、抵抗素子３の抵抗を、より大きくすることができる。このため、本実施の形態２では、抵抗素子３の寸法を変えずに、抵抗素子３の抵抗値を更に大きくすることができる。このため、半導体装置において抵抗素子３を配置するのに要する面積を増大させずに、従って半導体装置の面積の増大を招かずに、抵抗素子３の抵抗値を更に大きくすることができるため、半導体装置の小型化（小面積化）に更に有利となる。
【0145】
また、半導体部ＥＰ２ｃにプラグＰＧは接続されないため、半導体部ＥＰ２ｃに高濃度領域Ｒ４に相当するものは形成していない。
【0146】
また、上記実施の形態１では、上記長さＤ１は、半導体部ＥＰ２ａと半導体部ＥＰ２ｂとの間の間隔に対応しており、上記長さＤ１は５μｍ以下が好ましかった。
【0147】
本実施の形態２では、半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃの間隔Ｄ２は、５μｍ以下が好ましい。すなわち、本実施の形態２では、半導体部ＥＰ２ｃとその下の領域ＲＧ３とによって、半導体層ＳＭｂの領域ＲＧ２は複数領域に分けられているが、その複数領域のそれぞれの長さ（電流方向に沿った長さであり、ここではＸ方向の長さ）は、５μｍ以下が好ましい。
【0148】
（実施の形態３）
図４０は、本実施の形態３の半導体装置の要部平面図であり、抵抗素子形成領域の平面図が示されている。
図４０は、本実施の形態３の半導体装置の要部平面図であり、抵抗素子形成領域の平面図が示されている。
【0149】
本実施の形態３では、抵抗素子３は複数形成されており、それら複数の抵抗素子３は、配線Ｍ１（図４０に示される配線Ｍ１ａ．Ｍ１ｂ，Ｍ１ｃ，Ｍ１ｄ，Ｍ１ｅ，Ｍ１ｆ）によって直列に接続されている。図４０では、５つの抵抗素子３が直列に接続されている場合を示してあるが、直列に接続する抵抗素子３の数は、変更可能である。図５において、５つの抵抗素子３は、図４０の上から順に抵抗素子３ａ、抵抗素子３ｂ、抵抗素子３ｃ、抵抗素子３ｄおよび抵抗素子３ｅと称することとする。
【0150】
各抵抗素子３ａ，３ｂ，３ｃ，３ｄ，３ｅは、互いに同じ構造を有している。また、各抵抗素子３ａ，３ｂ，３ｃ，３ｄ，３ｅは、上記実施の形態１の抵抗素子３と同じ構造を有している。抵抗素子３ａ，３ｂ，３ｃ，３ｄ，３ｅは、それぞれＸ方向に延在し、かつ、Ｙ方向に並んでいる。抵抗素子３ａの半導体部ＥＰ２ａと抵抗素子３ｂの半導体部ＥＰ２ａとが、プラグＰＧと配線Ｍ１ｃを介して互いに電気的に接続され、抵抗素子３ｂの半導体部ＥＰ２ｂと抵抗素子３ｃの半導体部ＥＰ２ｂとが、プラグＰＧと配線Ｍ１ｄを介して互いに電気的に接続されている。また、抵抗素子３ｃの半導体部ＥＰ２ａと抵抗素子３ｄの半導体部ＥＰ２ａとが、プラグＰＧと配線Ｍ１ｅを介して互いに電気的に接続され、抵抗素子３ｄの半導体部ＥＰ２ｂと抵抗素子３ｅの半導体部ＥＰ２ｂとが、プラグＰＧと配線Ｍ１ｆを介して互いに電気的に接続されている。また、抵抗素子３ａの半導体部ＥＰ２ｂは、プラグＰＧを介して配線Ｍ１ｂと電気的に接続され、抵抗素子３ｅの半導体部ＥＰ２ａは、プラグＰＧを介して配線Ｍ１ａと電気的に接続されている。これにより、配線Ｍ１ｂと配線Ｍ１ａとの間で、抵抗素子３ａと抵抗素子３ｂと抵抗素子３ｃと抵抗素子３ｄと抵抗素子３ｅとが直列に接続され、それら全体により、大きな抵抗値を有する抵抗素子を形成することができる。例えば、配線Ｍ１ａからプラグＰＧを介して抵抗素子３ｅの半導体部ＥＰ２ａに低電圧を印加し、それよりも高い電圧を、配線Ｍ１ｂからプラグＰＧを介して抵抗素子３ａの半導体部ＥＰ２ｂに印加した場合には、配線Ｍ１ｂから抵抗素子３ａ、抵抗素子３ｂ、抵抗素子３ｃ、抵抗素子３ｄおよび抵抗素子３ｅを順に通って配線Ｍ１ａに電流が流れる。
【0151】
【0152】
図４１および図４２のそれぞれには、抵抗素子３ｆと抵抗素子３ｇが示されている。抵抗素子３ｆは、上記実施の形態１の抵抗素子３と同じ構造を有している。このため、抵抗素子３ｆを構成する半導体層ＳＭｂは、単結晶半導体（例えば単結晶シリコン）からなる。
【0153】
本実施の形態４の抵抗素子３ｇは、上記実施の形態１の抵抗素子３と類似した構造を有しており、抵抗素子３ｇは、上記半導体層ＳＭｂと上記半導体部ＥＰ２ａ，ＥＰ２ｂとで構成されている。しかしながら、抵抗素子３ｆとは異なり、抵抗素子３ｇを構成する半導体層ＳＭｂの領域ＲＧ２（半導体層ＥＰで覆われてない領域）は、多結晶半導体（例えば多結晶シリコン）からなる。図４１では、理解を簡単にするために、多結晶半導体からなる半導体層ＳＭｂをドットのハッチングを付して示してある。
【0154】
単結晶からなる半導体層ＳＭｂに対してイオン注入でダメージを与え、それによって単結晶領域を多結晶領域に変えることにより、抵抗素子３ｇの多結晶半導体領域（すなわち半導体層ＳＭｂの領域ＲＧ２）を形成することができる。多結晶化のためのイオン注入では、抵抗素子３ｆはフォトレジストパターンで覆っておけばよい。これにより、抵抗素子３ｆを構成する半導体層ＳＭｂが多結晶化するのを防ぐことができる。
【0155】
図４１の場合は、抵抗素子３ｆと抵抗素子３ｇとが、直列に接続されている。具体的には、抵抗素子３ｆの半導体部ＥＰ２ａと抵抗素子３ｇの半導体部ＥＰ２ａとが、プラグＰＧと配線Ｍ１ｇを介して互いに電気的に接続されている。また、抵抗素子３ｆの半導体部ＥＰ２ｂは、プラグＰＧを介して配線Ｍ１ｂと電気的に接続され、抵抗素子３ｇの半導体部ＥＰ２ｂは、プラグＰＧを介して配線Ｍ１ａと電気的に接続されている。これにより、配線Ｍ１ａと配線Ｍ１ｂとの間で、抵抗素子３ｆと抵抗素子３ｇとが直列に接続される。例えば、配線Ｍ１ａからプラグＰＧを介して抵抗素子３ｇの半導体部ＥＰ２ｂに低電圧を印加し、それにより高い電圧を、配線Ｍ１ａからプラグＰＧを介して抵抗素子３ｆの半導体部ＥＰ２ｂに印加した場合には、配線Ｍ１ｂから抵抗素子３ｆおよび抵抗素子３ｇを順に通って配線Ｍ１ａに電流が流れる。
【0156】
一方、図４２の場合は、抵抗素子３ｆと抵抗素子３ｇとが、並列に接続されている。具体的には、抵抗素子３ｆの半導体部ＥＰ２ａと抵抗素子３ｇの半導体部ＥＰ２ａとが、プラグＰＧと配線Ｍ１ａを介して互いに電気的に接続され、抵抗素子３ｆの半導体部ＥＰ２ｂと抵抗素子３ｇの半導体部ＥＰ２ｂとが、プラグＰＧと配線Ｍ１ｂを介して互いに電気的に接続されている。これにより、配線Ｍ１ａと配線Ｍ１ｂとの間で、抵抗素子３ｆと抵抗素子３ｇとが並列に接続される。例えば、配線Ｍ１ｂからプラグＰＧを介して抵抗素子３ｆ，３ｇのそれぞれの半導体部ＥＰ２ｂに低電圧を印加し、それよりも高い電圧を、配線Ｍ１ａからプラグＰＧを介して抵抗素子３ｆ，３ｇのそれぞれの半導体部ＥＰ２ａに印加した場合には、配線Ｍ１ａから抵抗素子３ｇを通る経路と配線Ｍ１ａから抵抗素子３ｆを通る経路の両方で配線Ｍ１ｂに電流が流れる。
【0157】
図４３は、抵抗素子の抵抗値の温度依存性を示すグラフである。図４３のグラフの横軸は、抵抗素子の温度に対応し、図４３のグラフの縦軸は、抵抗素子の抵抗値に対応している。図４３のグラフの縦軸の抵抗値は、２７℃での抵抗値で規格化してある。また、図４３のグラフでは、抵抗素子３ｆ単独の場合を実線で示し、抵抗素子３ｇ単独の場合を点線で示し、抵抗素子３ｆと抵抗素子３ｇを並列接続した場合（図４２の場合）を一点鎖線で示し、抵抗素子３ｆと抵抗素子３ｇを直列接続した場合（図４１の場合）を二点鎖線で示している。
【0158】
抵抗素子３ｆを構成する半導体層ＳＭｂは、単結晶半導体（例えば単結晶シリコン）からなるため、抵抗素子３ｆの抵抗値は、正の温度依存性を有している。一方、抵抗素子３ｇを構成する半導体層ＳＭｂの領域ＲＧ２は、多結晶半導体（例えば多結晶シリコン）からなるため、抵抗素子３ｇの抵抗値は、負の温度依存性を有している。ここで、正の温度依存性とは、温度が高くなるほど抵抗値が増加する場合に対応し、負の温度依存性とは、温度が高くなるほど抵抗値が低下する場合に対応している。
【0159】
つまり、抵抗素子３ｆと抵抗素子３ｇとは、抵抗値の温度依存性が逆である。これは、単結晶半導体（例えば単結晶シリコン）の抵抗の温度依存性と多結晶半導体（例えば多結晶シリコン）の抵抗の温度依存性とが逆になることに起因している。
【0160】
抵抗素子３ｆと抵抗素子３ｇを直列接続した場合には、抵抗素子３ｆの抵抗の温度依存性と抵抗素子３ｇの抵抗の温度依存性とが互いに打ち消し合うように作用する。このため、図４３のグラフからも分かるように、直列接続された抵抗素子３ｆ，３ｇで構成される抵抗素子の抵抗温度係数は、抵抗素子３ｆ単独の抵抗温度係数や抵抗素子３ｇ単独の抵抗温度係数よりも小さくすることができる。また、図４３のグラフからも分かるように、並列接続された抵抗素子３ｆ，３ｇで構成される抵抗素子の抵抗温度係数（の絶対値）は、抵抗素子３ｆ単独の抵抗温度係数（の絶対値）や抵抗素子３ｇ単独の抵抗温度係数（の絶対値）よりも小さくすることができる。ここで、抵抗温度係数とは、抵抗が温度１℃あたりどのくらいの割合で変化するかを表す係数に対応しており、図４３のグラフの傾きが、抵抗温度係数にほぼ対応している。上述した正の温度依存性は、抵抗温度係数が正の値であることを意味し、また、上述した負の温度依存性は、抵抗温度係数が負の値であることを意味している。
【0161】
本実施の形態４では、抵抗素子３ｆと抵抗素子３ｇを直列接続または並列接続したことにより、抵抗素子全体の抵抗温度係数（の絶対値）を小さくすることができるため、半導体装置の環境温度の変化や、発熱などによる半導体装置の温度変化などに起因して、抵抗素子の抵抗値が変動するのを抑制または防止することができる。これにより、半導体装置の高性能化（温度ドリフト改善）を実現させることができる。また、図４３のグラフからも分かるように、抵抗素子３ｆと抵抗素子３ｇを並列接続した場合よりも直列接続した場合の方が、抵抗素子全体の抵抗温度係数（の絶対値）を更に小さくしやすい。
【0162】
また、単結晶半導体（例えば単結晶シリコン）に比べて、多結晶半導体（例えば多結晶シリコン）は、大電流が流れた時に溶断しやすい。すなわち、単結晶半導体に比べて、多結晶半導体は、溶断電流が小さい。ここで、溶断電流とは、溶断が発生し得る電流の下限値に対応している。このため、多結晶領域を有さない抵抗素子３ｆよりも多結晶領域を有する抵抗素子３ｇの方が、溶断電流が低くなりやすい。
【0163】
このため、本実施の形態４では、抵抗素子３ｇを構成する半導体層ＳＭｂの領域ＲＧ２の幅Ｗ１（Ｙ方向の寸法）は、０．２μｍ以上（Ｗ１≧０．２μｍ）とすることが好ましく、０．２μｍ以上で１．０μｍ以下（１．０μｍ≧Ｗ１≧０．２μｍ）であることがより好ましく、０．５μｍ以上で１．０μｍ以下（１．０μｍ≧Ｗ１≧０．５μｍ）であることが更に好ましい。これにより、多結晶領域を有する抵抗素子３ｇの溶断電流をある程度大きくすることができるため、大電流が流れた時に多結晶領域を有する抵抗素子３ｇが溶断するリスクを低減することができる。従って、半導体装置の信頼性をより向上させることができる。
【0164】
一方、抵抗素子３ｆは、多結晶領域を有していないため、溶断現象は起こりにくい。このため、本実施の形態４では、抵抗素子３ｆを構成する半導体層ＳＭｂの領域ＲＧ２の幅Ｗ２（Ｙ方向の寸法）は、抵抗素子３ｇを構成する半導体層ＳＭｂの領域ＲＧ２の幅Ｗ１より小さくてもよく、０．２μｍ以下も許容される。
【0165】
（実施の形態５）
図４４および図４５は、本実施の形態５の半導体装置の要部平面図（図４４）および要部断面図（図４５）であり、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図および断面図が示されている。図４４のＨ－Ｈ線の位置での断面図が、図４５にほぼ対応している。但し、図４５では、簡略化のために、上記絶縁膜Ｌ１，Ｌ２、絶縁膜パターンＺＭＰ２および配線Ｍ１については、図示を省略している。また、図４４および図４５に示される抵抗素子３を、以下では抵抗素子３ｈと称することとする。
図４４および図４５は、本実施の形態５の半導体装置の要部平面図（図４４）および要部断面図（図４５）であり、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図および断面図が示されている。図４４のＨ－Ｈ線の位置での断面図が、図４５にほぼ対応している。但し、図４５では、簡略化のために、上記絶縁膜Ｌ１，Ｌ２、絶縁膜パターンＺＭＰ２および配線Ｍ１については、図示を省略している。また、図４４および図４５に示される抵抗素子３を、以下では抵抗素子３ｈと称することとする。
【0166】
【0167】
図４４および図４５の場合は、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂ上に形成された半導体層ＥＰは、上記半導体部ＥＰ２ａ，ＥＰ２ｂだけでなく、半導体部ＥＰ２ｄを有している。すなわち、半導体層ＳＭｂ上に、半導体部ＥＰ２ａと半導体部ＥＰ２ｂと半導体部ＥＰ２ｄとが形成されており、半導体部ＥＰ２ａと半導体部ＥＰ２ｂと半導体部ＥＰ２ｄとは互いに離間している。半導体部ＥＰ２ｄは、半導体部ＥＰ２ａ，ＥＰ２ｂから離間して、半導体部ＥＰ２ａと半導体部ＥＰ２ｂとの間に配置されている。
【0168】
半導体部ＥＰ２ｄを設けたことに伴い、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂは、上記領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ２だけでなく、その上に半導体部ＥＰ２ｄが形成された領域（接続部）ＲＧ４も有している。半導体層ＳＭｂの領域ＲＧ４は、半導体部ＥＰ２ｄの直下に位置する領域である。半導体部ＥＰ２ａと半導体部ＥＰ２ｂとの間に半導体部ＥＰ２ｄが配置されているため、半導体層ＳＭｂにおいて、領域ＲＧ１ａ，ＲＧ１ｂから離間して、領域ＲＧ１ａと領域ＲＧ１ｂとの間に領域ＲＧ４が配置されている。すなわち、半導体層ＳＭｂの領域ＲＧ２（素子部）の途中に領域ＲＧ４が存在している。このため、半導体部ＥＰ２ｃとその下の領域ＲＧ４とによって、半導体層ＳＭｂの領域ＲＧ２は２つの領域ＲＧ２ａ，ＲＧ２ｂに分けられている。半導体層ＳＭｂの領域ＲＧ２のうち、領域ＲＧ１ａと領域ＲＧ４との間に位置する部分が、領域ＲＧ２ａに対応し、また、半導体層ＳＭｂの領域ＲＧ２のうち、領域ＲＧ１ｂと領域ＲＧ４との間に位置する部分が、領域ＲＧ２ｂに対応している。
【0169】
半導体層ＳＭｂの領域ＲＧ２のうち、領域ＲＧ１ａと領域ＲＧ４との間に位置する領域ＲＧ２ａ（図４４および図４５においてドットのハッチングを付した領域に対応）は、多結晶半導体（例えば多結晶シリコン）からなる。また、半導体層ＳＭｂの領域ＲＧ２のうち、領域ＲＧ１ｂと領域ＲＧ４との間に位置する領域ＲＧ２ｂは、単結晶半導体（例えば単結晶シリコン）からなる。すなわち、抵抗素子３ｈを構成する半導体層ＳＭｂの領域ＲＧ２（半導体層ＥＰで覆われていない領域）は、多結晶からなる領域ＲＧ２ａと、単結晶からなる領域ＲＧ２ｂとを有しており、領域ＲＧ１ａと領域ＲＧ１ｂとの間で、多結晶からなる領域ＲＧ２ａと、単結晶からなる領域ＲＧ２ｂとが、直列に接続されている。なお、多結晶からなる領域ＲＧ２ａと、単結晶からなる領域ＲＧ２ｂとの間には、半導体部ＥＰ２ｄの下に位置する領域ＲＧ４が介在している。領域ＲＧ４は、単結晶半導体で構成されていても、あるいは、多結晶半導体で構成されていてもよいが、ここでは、領域ＲＧ４は、単結晶半導体（例えば単結晶シリコン）で構成されている。
【0170】
本実施の形態５では、多結晶からなる領域ＲＧ２ａの抵抗は、負の温度依存性を有し、単結晶からなる領域ＲＧ２ｂの抵抗は、正の温度依存性を有している。このため、多結晶からなる領域ＲＧ２ａと、単結晶からなる領域ＲＧ２ｂとは、抵抗値の温度依存性が逆である。その結果、、多結晶からなる領域ＲＧ２ａの抵抗の温度依存性と、単結晶からなる領域ＲＧ２ｂの抵抗の温度依存性とが、互いに打ち消し合うように作用する。これにより、本実施の形態５の抵抗素子３ｈの抵抗温度係数（の絶対値）は、上記実施の形態１の抵抗素子３の抵抗温度係数（の絶対値）よりも小さくすることができる。このため、本実施の形態５の場合も、半導体装置の環境温度の変化や、発熱などによる半導体装置の温度変化などに起因して、抵抗素子の抵抗値が変動するのを抑制または防止することができる。これにより、半導体装置の高性能化（温度ドリフト改善）を実現させることができる。
【0171】
次に、本実施の形態５の半導体装置の製造工程が、上記実施の形態１の製造工程（図１１～図２６）と相違する点について、図４６～図４９を参照して説明する。図４６～図４９は、本実施の形態５の半導体装置の製造工程中の要部断面図であり、上記図４５に相当する断面が示されている。
【0172】
図４６は、上記図１７と同じ工程における断面図である。本実施の形態５では、エピタキシャル成長により半導体層ＥＰを形成すると、図４６に示されるように、抵抗素子形成領域１Ｂの半導体層ＳＭｂ上に、半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｄが形成される。
【0173】
図４７は、上記図１８と同じ工程における断面図である。本実施の形態５では、上記ｐ－型の半導体領域ＥＸを形成するための上記イオン注入ＩＭ１を行うと、抵抗素子形成領域１Ｂにおいては、半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｄ）と、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｄ）で覆われていない各領域ＲＧ２ａ，ＲＧ２ｂとに、ｐ型不純物が注入される。このイオン注入ＩＭ１では、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうちの半導体層ＥＰ（各半導体部ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｄ）で覆われている各領域ＲＧ１ａ，ＲＧ１ｂ，ＲＧ４には、ｐ型不純物は、ほとんど導入されない。
【0174】
図４８は、上記図２１と同じ工程における断面図である。本実施の形態５では、半導体層ＳＭｂの領域ＲＧ２ｂはフォトレジストパターンＲＰ２で覆われているが、半導体層ＳＭｂの領域ＲＧ２ａはフォトレジストパターンＲＰ２で覆われずに露出されていてもよい。ｐ＋型の半導体領域ＳＤを形成するための上記イオン注入ＩＭ２を行うと、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂの領域ＲＧ２ｂは、フォトレジストパターンＲＰ２で覆われているため、ｐ型不純物は注入されないが、半導体層ＳＭｂの領域ＲＧ２ａはフォトレジストパターンＲＰ２で覆われずに露出されているため、ｐ型不純物は注入され得る。
【0175】
図４９の工程は、上記実施の形態では行なわれない工程であり、図４８の工程の後に行われる。本実施の形態５では、図４８の工程（イオン注入ＩＭ２）を行った後、フォトレジストパターンＲＰ２をアッシングなどにより除去してから、抵抗素子形成領域１Ｂの半導体層ＳＭｂおよび半導体層ＥＰ上に、フォトレジストパターンＲＰ３をフォトリソグラフィ技術を用いて形成する。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂの領域ＲＧ２ｂはフォトレジストパターンＲＰ３で覆われるが、半導体層ＳＭｂの領域ＲＧ２ａは、フォトレジストパターンＲＰ３で覆われずに露出される。また、上記ＭＩＳＦＥＴ形成領域１Ａは、フォトレジストパターンＲＰ３で覆われる。
【0176】
フォトレジストパターンＲＰ３の形成後、半導体層ＳＭｂの領域ＲＧ２ａを多結晶化するためのイオン注入ＩＭ３を行う。イオン注入ＩＭ３では、例えば、ゲルマニウム（Ｇｅ）または二フッ化ホウ素（ＢＦ２）をイオン注入する。このイオン注入ＩＭ３によって半導体層ＳＭｂの領域ＲＧ２ａがダメージを受けることで、単結晶シリコンからなる半導体層ＳＭｂの領域ＲＧ２ａは、アモルファス状態となる。その後、フォトレジストパターンＲＰ３を除去してからアニール処理（熱処理）を行うことにより、半導体層ＳＭｂの領域ＲＧ２ａは、アモルファス状態から多結晶状態に移行する。これにより、半導体層ＳＭｂの領域ＲＧ２ａは、多結晶半導体（例えば多結晶シリコン）により構成された状態となる。
【0177】
一方、半導体層ＳＭｂの領域ＲＧ２ｂは、フォトレジストパターンＲＰ３で覆われているため、イオン注入ＩＭ３でダメージを受けることはなく、単結晶状態が維持される。また、上記ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭａ，ＥＰは、フォトレジストパターンＲＰ３で覆われているため、イオン注入ＩＭ３でダメージを受けることはなく、単結晶状態が維持される。
【0178】
その後、本実施の形態５でも、上記絶縁膜パターンＺＭＰ２形成工程や金属シリサイド層ＭＳが行われるが、ここではその説明は省略する。なお、本実施の形態５では、半導体部ＥＰ２ｄは上記絶縁膜パターンＺＭＰ２で覆われるため、サリサイド技術により金属シリサイド層ＭＳを形成すると、半導体部ＥＰ２ｄの表面に金属シリサイド層ＭＳは形成されない。
【0179】
また、上記実施の形態４でも述べたように、単結晶半導体（例えば単結晶シリコン）に比べて、多結晶半導体（例えば多結晶シリコン）は、大電流が流れた時に溶断しやすい。
【0180】
このため、本実施の形態５では、抵抗素子３ｈを構成する半導体層ＳＭｂの領域ＲＧ２ａ（多結晶領域）の幅Ｗ３（Ｙ方向の寸法）は、０．２μｍ以上（Ｗ３≧０．２μｍ）とすることが好ましく、０．２μｍ以上で１．０μｍ以下（１．０μｍ≧Ｗ３≧０．２μｍ）であることがより好ましく、０．５μｍ以上で１．０μｍ以下（１．０μｍ≧Ｗ３≧０．５μｍ）であることが更に好ましい。これにより、抵抗素子３ｈが有する多結晶領域（領域ＲＧ２ａ）の溶断電流をある程度大きくすることができるため、大電流が流れた時に多結晶領域（領域ＲＧ２ａ）が溶断するリスクを低減することができる。従って、半導体装置の信頼性をより向上させることができる。
【0181】
一方、抵抗素子３ｈを構成する半導体層ＳＭｂの領域ＲＧ２ｂは、多結晶ではなく単結晶領域となっているため、溶断現象は起こりにくい。このため、本実施の形態５では、抵抗素子３ｈを構成する半導体層ＳＭｂの領域ＲＧ２ｂの幅Ｗ４（Ｙ方向の寸法）は、抵抗素子３ｈを構成する半導体層ＳＭｂの領域ＲＧ２ａ（多結晶領域）の幅Ｗ３より小さくてもよく、０．２μｍ以下も許容される。しかしながら、抵抗素子３ｈにおいて、半導体層ＳＭｂの領域ＲＧ２ｂの幅Ｗ４が半導体層ＳＭｂの領域ＲＧ２ａ（多結晶領域）の幅Ｗ３と同じであれば、抵抗素子３ｈを形成しやすいという利点を得られる。
【0182】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0183】
１ ＳＯＩ基板
１Ａ ＭＩＳＦＥＴ形成領域
１Ｂ 抵抗素子形成領域
２ ＭＩＳＦＥＴ
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，１０３ 抵抗素子
ＢＸ 絶縁層
ＣＴ，ＣＴ２ａ，ＣＴ２ｂ コンタクトホール
ＣＰ 絶縁膜
Ｅ１，Ｅ２ 端部
ＥＰ 半導体層
ＥＰ１ａ，ＥＰ１ｂ，ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ 半導体部
ＥＸ 半導体領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
Ｌ１，Ｌ２ 絶縁膜
ＬＭ１ 積層体
Ｍ１，Ｍ１ａ，Ｍ１ｂ 配線
ＭＳ 金属シリサイド層
ＰＧ，ＰＧ１ａ，ＰＧ１ｂ，ＰＧ２ａ，ＰＧ２ｂ プラグ
Ｒ１ 低濃度領域
Ｒ２ 中濃度領域
Ｒ３，Ｒ４ 高濃度領域
Ｒ５ 領域
ＲＧ１ａ，ＲＧ１ｂ，ＲＧ１ｃ，ＲＧ２，ＲＧ３，ＲＧ４ 領域
ＲＰ１，ＲＰ２，ＲＰ３ フォトレジストパターン
ＳＢ 半導体基板
ＳＤ 半導体領域
ＳＭ，ＳＭａ，ＳＭｂ 半導体層
ＳＴ 素子分離領域
ＳＴ１ 素子分離溝
ＳＷ１，ＳＷ２ サイドウォールスペーサ
ＹＧ１，ＹＧ２，ＹＧ１０１ 経路
ＺＭ１ 絶縁膜
ＺＭＰ１，ＺＭＰ２ 絶縁膜パターン
１Ａ ＭＩＳＦＥＴ形成領域
１Ｂ 抵抗素子形成領域
２ ＭＩＳＦＥＴ
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ，１０３ 抵抗素子
ＢＸ 絶縁層
ＣＴ，ＣＴ２ａ，ＣＴ２ｂ コンタクトホール
ＣＰ 絶縁膜
Ｅ１，Ｅ２ 端部
ＥＰ 半導体層
ＥＰ１ａ，ＥＰ１ｂ，ＥＰ２ａ，ＥＰ２ｂ，ＥＰ２ｃ 半導体部
ＥＸ 半導体領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
Ｌ１，Ｌ２ 絶縁膜
ＬＭ１ 積層体
Ｍ１，Ｍ１ａ，Ｍ１ｂ 配線
ＭＳ 金属シリサイド層
ＰＧ，ＰＧ１ａ，ＰＧ１ｂ，ＰＧ２ａ，ＰＧ２ｂ プラグ
Ｒ１ 低濃度領域
Ｒ２ 中濃度領域
Ｒ３，Ｒ４ 高濃度領域
Ｒ５ 領域
ＲＧ１ａ，ＲＧ１ｂ，ＲＧ１ｃ，ＲＧ２，ＲＧ３，ＲＧ４ 領域
ＲＰ１，ＲＰ２，ＲＰ３ フォトレジストパターン
ＳＢ 半導体基板
ＳＤ 半導体領域
ＳＭ，ＳＭａ，ＳＭｂ 半導体層
ＳＴ 素子分離領域
ＳＴ１ 素子分離溝
ＳＷ１，ＳＷ２ サイドウォールスペーサ
ＹＧ１，ＹＧ２，ＹＧ１０１ 経路
ＺＭ１ 絶縁膜
ＺＭＰ１，ＺＭＰ２ 絶縁膜パターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】