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特開2024-76375精密な幾何学的形状を有する半導体トランジスタ及びその関連製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024076375
(43)【公開日】2024-06-05
(54)【発明の名称】精密な幾何学的形状を有する半導体トランジスタ及びその関連製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240529BHJP
【ＦＩ】
H01L29/78 301H
H01L29/78 301S
H01L29/78 301P
H01L29/78 301V
H01L29/78 301Z
【審査請求】有
【請求項の数】39
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023198747
(22)【出願日】2023-11-24
(31)【優先権主張番号】63/427,845
(32)【優先日】2022-11-24
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】521531148
【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッド
(74)【代理人】
【識別番号】110002871
【氏名又は名称】弁理士法人坂本国際特許商標事務所
(72)【発明者】
【氏名】盧 超群
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA39
5F140AB05
5F140BA01
5F140BB05
5F140BC15
5F140BD11
5F140BF04
5F140BF10
5F140BF17
5F140BF42
5F140BF43
5F140BG03
5F140BG05
5F140BG08
5F140BH06
5F140BH07
5F140BH15
5F140BH45
5F140BJ10
5F140BJ17
5F140BK29
5F140BK30
5F140CB04
5F140CE07
5F140CE08
(57)【要約】
【課題】精密な幾何学的形状を有する半導体トランジスタの提供。
【解決手段】半導体トランジスタは、元の表面を有する半導体基板と、活性領域と、シャロートレンチアイソレーション領域と、シャロートレンチアイソレーション領域と、活性領域内における第１の導電領域と第２の導電領域と、スペーサとを備える。活性領域は、半導体基板に基づいて形成され、活性領域はフィン構造体を有する。シャロートレンチアイソレーション領域は活性領域を取り囲み、半導体トランジスタのゲート構造体はフィン構造体をまたぐ。スペーサは、ゲート構造体の側壁に接触し、フィン構造体上にある。スペーサの下のフィン構造体の幅は、ゲート構造体の下のフィン構造体の幅よりも広く、フィン構造体は、元の表面に実質的に平行な方向に沿った水平プロファイルを有し、フィン構造体の水平プロファイルは、スペーサの下に丸い角部を含む。
【選択図】図２Ａ
【解決手段】半導体トランジスタは、元の表面を有する半導体基板と、活性領域と、シャロートレンチアイソレーション領域と、シャロートレンチアイソレーション領域と、活性領域内における第１の導電領域と第２の導電領域と、スペーサとを備える。活性領域は、半導体基板に基づいて形成され、活性領域はフィン構造体を有する。シャロートレンチアイソレーション領域は活性領域を取り囲み、半導体トランジスタのゲート構造体はフィン構造体をまたぐ。スペーサは、ゲート構造体の側壁に接触し、フィン構造体上にある。スペーサの下のフィン構造体の幅は、ゲート構造体の下のフィン構造体の幅よりも広く、フィン構造体は、元の表面に実質的に平行な方向に沿った水平プロファイルを有し、フィン構造体の水平プロファイルは、スペーサの下に丸い角部を含む。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
半導体トランジスタであって、
元の表面を有する半導体基板と、
前記半導体基板に基づいて形成された活性領域であって、フィン構造体を有する活性領域と、
前記活性領域を取り囲むシャロートレンチアイソレーション領域と、
前記フィン構造体をまたぐ前記半導体トランジスタのゲート構造体と、
前記活性領域内に位置する前記半導体トランジスタの第１の導電領域及び第２の導電領域と、
前記ゲート構造体の側壁に接触し前記フィン構造体上にあるスペーサとを備え、
前記スペーサの下の前記フィン構造体の幅が、前記ゲート構造体の下の前記フィン構造体の幅よりも広く、前記フィン構造体が、前記元の表面に実質的に平行な方向に沿った水平プロファイルを有し、前記フィン構造体の前記水平プロファイルが、前記スペーサの下に丸い角部を含む、半導体トランジスタ。
元の表面を有する半導体基板と、
前記半導体基板に基づいて形成された活性領域であって、フィン構造体を有する活性領域と、
前記活性領域を取り囲むシャロートレンチアイソレーション領域と、
前記フィン構造体をまたぐ前記半導体トランジスタのゲート構造体と、
前記活性領域内に位置する前記半導体トランジスタの第１の導電領域及び第２の導電領域と、
前記ゲート構造体の側壁に接触し前記フィン構造体上にあるスペーサとを備え、
前記スペーサの下の前記フィン構造体の幅が、前記ゲート構造体の下の前記フィン構造体の幅よりも広く、前記フィン構造体が、前記元の表面に実質的に平行な方向に沿った水平プロファイルを有し、前記フィン構造体の前記水平プロファイルが、前記スペーサの下に丸い角部を含む、半導体トランジスタ。
【請求項2】
前記第１の導電領域がシャロートレンチアイソレーション領域によって制限され、前記第１の導電領域の幅が前記ゲート構造体の下の前記フィン構造体の幅よりも広い、請求項１に記載の半導体トランジスタ。
【請求項3】
前記フィン構造体が、フィン本体とフィン基部とを含み、前記フィン構造体が、前記元の表面に実質的に垂直な方向に沿って垂直プロファイルを有し、前記垂直プロファイルが、前記フィン本体と前記フィン基部との間に階段状移行部又は非段階的移行部を含む、請求項１に記載の半導体トランジスタ。
【請求項4】
前記フィン構造体の前記水平プロファイルが、前記ゲート構造体の下の前記フィン構造体と前記丸い角部との間に別の階段状移行部又は非段階的移行部をさらに設ける、請求項３に記載の半導体トランジスタ。
【請求項5】
前記第１の導電領域が前記フィン構造体の第１の端部に接触し、前記第２の導電領域が前記フィン構造体の第２の端部に接触し、前記第１の導電領域及び前記第２の導電領域が前記フィン構造体から独立している、請求項１に記載の半導体トランジスタ。
【請求項6】
前記シャロートレンチアイソレーション領域の上の前記ゲート構造体の底部が、前記第１の導電領域及び／又は前記第２の導電領域の底部よりも低い、請求項１に記載の半導体トランジスタ。
【請求項7】
前記第１の導電領域又は前記第２の導電領域の少なくとも２つの側面が、金属含有領域に接触する、請求項１に記載の半導体トランジスタ。
【請求項8】
半導体トランジスタであって、
元の表面を有する半導体基板と、
前記半導体基板に基づいて形成された活性領域であって、フィン構造体を有する活性領域と、
前記活性領域を取り囲むシャロートレンチアイソレーション領域と、
前記フィン構造体をまたぎ、前記シャロートレンチアイソレーション領域の第１の部分を覆う前記半導体トランジスタのゲート構造体と、
前記活性領域内に位置する前記半導体トランジスタの第１の導電領域及び第２の導電領域と、
前記ゲート構造体の長手方向に沿った溝と、
前記ゲート構造体の側壁に接触して埋められた内部スペーサであって、前記内部スペーサの幅が前記溝によって制限される内部スペーサとを備え、
前記フィン構造体が、フィン本体とフィン基部とを含み、前記フィン本体が前記ゲート構造体によって覆われており、前記内部スペーサが前記フィン本体の側壁を少なくとも覆う、半導体トランジスタ。
元の表面を有する半導体基板と、
前記半導体基板に基づいて形成された活性領域であって、フィン構造体を有する活性領域と、
前記活性領域を取り囲むシャロートレンチアイソレーション領域と、
前記フィン構造体をまたぎ、前記シャロートレンチアイソレーション領域の第１の部分を覆う前記半導体トランジスタのゲート構造体と、
前記活性領域内に位置する前記半導体トランジスタの第１の導電領域及び第２の導電領域と、
前記ゲート構造体の長手方向に沿った溝と、
前記ゲート構造体の側壁に接触して埋められた内部スペーサであって、前記内部スペーサの幅が前記溝によって制限される内部スペーサとを備え、
前記フィン構造体が、フィン本体とフィン基部とを含み、前記フィン本体が前記ゲート構造体によって覆われており、前記内部スペーサが前記フィン本体の側壁を少なくとも覆う、半導体トランジスタ。
【請求項9】
前記内部スペーサが、前記フィン基部の側壁の部分をさらに覆う、請求項８に記載の半導体トランジスタ。
【請求項10】
前記内部スペーサが、酸化物サブスペーサと、前記酸化物サブスペーサの側壁及び上面を取り囲むＳｉＣＯＨサブスペーサとを含む複合スペーサである、請求項８に記載の半導体トランジスタ。
【請求項11】
前記第１の導電領域又は前記第２の導電領域の少なくとも２つの側面が、金属含有領域に接触する、請求項８に記載の半導体トランジスタ。
【請求項12】
前記ゲート構造体によって覆われている前記シャロートレンチアイソレーション領域の前記第１の部分の上面が、前記ゲート構造体によって覆われていない前記シャロートレンチアイソレーション領域の他の部分の上面よりも低い、請求項８に記載の半導体トランジスタ。
【請求項13】
前記フィン構造体が、前記元の表面に実質的に垂直な方向に沿って垂直プロファイルを有し、前記フィン構造体の前記垂直プロファイルが、第１の階段状移行部又は非段階的移行部を設ける、請求項８に記載の半導体トランジスタ。
【請求項14】
前記第１の階段状移行部又は非段階的移行部が、前記フィン本体と前記フィン基部との間にある、請求項１３に記載の半導体トランジスタ。
【請求項15】
前記フィン構造体が、前記元の表面に実質的に平行な方向に沿って水平プロファイルを有し、前記フィン構造体の前記水平プロファイルが、第２の階段状移行部又は非段階的移行部を設ける、請求項１３に記載の半導体トランジスタ。
【請求項16】
前記第２の階段状移行部又は非段階的移行部が、前記ゲート構造体と前記第１の導電領域との間にある、請求項１５に記載の半導体トランジスタ。
【請求項17】
前記フィン構造体の前記水平プロファイルが、前記ゲート構造体と前記第２の導電領域との間にある第３の階段状移行部又は非段階的移行部をさらに設ける、請求項１６に記載の半導体トランジスタ。
【請求項18】
前記第１の導電領域及び／又は前記第２の導電領域が、前記シャロートレンチアイソレーション領域によって制限される、請求項８に記載の半導体トランジスタ。
【請求項19】
前記シャロートレンチアイソレーション領域の前記第１の部分の上の前記ゲート構造体の底部が、前記第１の導電領域及び／又は前記第２の導電領域の底部よりも低い、請求項８に記載の半導体トランジスタ。
【請求項20】
前記第１の導電領域及び前記第２の導電領域が、前記フィン構造体から独立しており、前記シャロートレンチアイソレーション領域の上にはない、請求項８に記載の半導体トランジスタ。
【請求項21】
半導体トランジスタであって、
元の表面を有する半導体基板と、
前記半導体基板に基づいて形成された活性領域であって、フィン構造体を有する活性領域と、
前記活性領域を取り囲むシャロートレンチアイソレーション領域と、
前記フィン構造体をまたぎ、前記シャロートレンチアイソレーション領域の第１の部分を覆う前記半導体トランジスタのゲート構造体と、
前記活性領域内に位置する前記半導体トランジスタの第１の導電領域及び第２の導電領域と、
前記ゲート構造体の側壁に接触する内部スペーサとを備え、
前記フィン構造体が、フィン本体とフィン基部とを含み、前記フィン本体が前記ゲート構造体によって覆われ、前記内部スペーサが前記フィン本体の側壁を少なくとも覆い、
前記フィン構造体が、前記元の表面に実質的に垂直な方向に沿った垂直プロファイルを有し、前記フィン構造体の前記垂直プロファイルが、第１の階段状移行部又は非段階的移行部を設ける、半導体トランジスタ。
元の表面を有する半導体基板と、
前記半導体基板に基づいて形成された活性領域であって、フィン構造体を有する活性領域と、
前記活性領域を取り囲むシャロートレンチアイソレーション領域と、
前記フィン構造体をまたぎ、前記シャロートレンチアイソレーション領域の第１の部分を覆う前記半導体トランジスタのゲート構造体と、
前記活性領域内に位置する前記半導体トランジスタの第１の導電領域及び第２の導電領域と、
前記ゲート構造体の側壁に接触する内部スペーサとを備え、
前記フィン構造体が、フィン本体とフィン基部とを含み、前記フィン本体が前記ゲート構造体によって覆われ、前記内部スペーサが前記フィン本体の側壁を少なくとも覆い、
前記フィン構造体が、前記元の表面に実質的に垂直な方向に沿った垂直プロファイルを有し、前記フィン構造体の前記垂直プロファイルが、第１の階段状移行部又は非段階的移行部を設ける、半導体トランジスタ。
【請求項22】
前記内部スペーサが、前記フィン基部の側壁の部分をさらに覆う、請求項２１に記載の半導体トランジスタ。
【請求項23】
前記内部スペーサが、酸化物サブスペーサと、前記酸化物サブスペーサの側壁及び上面を取り囲むＳｉＣＯＨサブスペーサとを含む複合スペーサである、請求項２１に記載の半導体トランジスタ。
【請求項24】
前記第１の導電領域又は前記第２の導電領域の少なくとも２つの側面が、金属含有領域に接触する、請求項２１に記載の半導体トランジスタ。
【請求項25】
前記ゲート構造体によって覆われている前記シャロートレンチアイソレーション領域の前記第１の部分の上面が、前記ゲート構造体によって覆われていない前記シャロートレンチアイソレーション領域の他の部分の上面よりも低い、請求項２１に記載の半導体トランジスタ。
【請求項26】
前記第１の階段状移行部又は非段階的移行部が、前記フィン本体と前記フィン基部との間にある、請求項２１に記載の半導体トランジスタ。
【請求項27】
前記フィン構造体が、前記元の表面に実質的に沿った方向に沿って水平プロファイルを有し、前記フィン構造体の前記水平プロファイルが、第２の階段状移行部又は非段階的移行部を設ける、請求項２１に記載の半導体トランジスタ。
【請求項28】
前記第１の導電領域及び／又は前記第２の導電領域が、前記シャロートレンチアイソレーション領域によって制限される、請求項２１に記載の半導体トランジスタ。
【請求項29】
前記シャロートレンチアイソレーション領域の前記第１の部分の上の前記ゲート構造体の底部が、前記第１の導電領域及び／又は前記第２の導電領域の底部よりも低い、請求項２１に記載の半導体トランジスタ。
【請求項30】
前記第１の導電領域及び前記第２の導電領域が、前記フィン構造体から独立しており、前記シャロートレンチアイソレーション領域の上にはない、請求項２１に記載の半導体トランジスタ。
【請求項31】
半導体トランジスタの製造方法であって、
半導体基板に基づいて、フィン本体とフィン基部とを備えるフィン構造体を形成することと、
前記フィン構造体の上にゲート構造体を形成することと、
前記フィン構造体の上にゲートスペーサを形成することと、
前記ゲート構造体内及び前記ゲートスペーサの外側にある前記フィン本体の幅が、前記ゲートスペーサの下の前記フィン本体の前記幅よりも狭くなるように、前記ゲート構造体内の前記フィン本体の幅を制御することとを含み、
前記フィン構造体が、前記元の表面に実質的に平行な方向に沿った水平プロファイルを有し、前記フィン構造体の前記水平プロファイルが、前記ゲートスペーサの下の丸い角部を備える、製造方法。
半導体基板に基づいて、フィン本体とフィン基部とを備えるフィン構造体を形成することと、
前記フィン構造体の上にゲート構造体を形成することと、
前記フィン構造体の上にゲートスペーサを形成することと、
前記ゲート構造体内及び前記ゲートスペーサの外側にある前記フィン本体の幅が、前記ゲートスペーサの下の前記フィン本体の前記幅よりも狭くなるように、前記ゲート構造体内の前記フィン本体の幅を制御することとを含み、
前記フィン構造体が、前記元の表面に実質的に平行な方向に沿った水平プロファイルを有し、前記フィン構造体の前記水平プロファイルが、前記ゲートスペーサの下の丸い角部を備える、製造方法。
【請求項32】
前記フィン構造体を形成する前記ステップが、
パッドカバー層によって前記フィン構造体を画定することと、
前記パッドカバー層に基づいて、第１のエッチングプロセスを用いて前記半導体基板をエッチングして前記フィン本体を形成することと、
前記フィン本体の側壁を覆うようにサイドスペーサ層を形成することと、
前記パッドカバー層及び前記サイドスペーサ層に基づいて、第２のエッチングプロセスを用いて前記半導体基板をさらにエッチングして前記フィン基部を形成することとを含む、請求項３１に記載の製造方法。
パッドカバー層によって前記フィン構造体を画定することと、
前記パッドカバー層に基づいて、第１のエッチングプロセスを用いて前記半導体基板をエッチングして前記フィン本体を形成することと、
前記フィン本体の側壁を覆うようにサイドスペーサ層を形成することと、
前記パッドカバー層及び前記サイドスペーサ層に基づいて、第２のエッチングプロセスを用いて前記半導体基板をさらにエッチングして前記フィン基部を形成することとを含む、請求項３１に記載の製造方法。
【請求項33】
前記ゲート構造体を形成する前記ステップが、
前記フィン構造体を取り囲むようにＳＴＩ領域を形成することであって、前記ＳＴＩ領域の上面が、前記半導体基板の元の表面よりも高いことと、
パターニングされたフォトレジスタンスによって前記ゲート構造体を画定することと、
前記ゲート構造体内の前記ＳＴＩ領域の部分及び前記パッドカバー層の部分を下方にエッチングすることとを含む、請求項３２に記載の製造方法。
前記フィン構造体を取り囲むようにＳＴＩ領域を形成することであって、前記ＳＴＩ領域の上面が、前記半導体基板の元の表面よりも高いことと、
パターニングされたフォトレジスタンスによって前記ゲート構造体を画定することと、
前記ゲート構造体内の前記ＳＴＩ領域の部分及び前記パッドカバー層の部分を下方にエッチングすることとを含む、請求項３２に記載の製造方法。
【請求項34】
前記フィン構造体の上に前記ゲートスペーサを形成する前記ステップが、
前記ゲート構造体の側壁を覆うポリシリコンスペーサを形成することと、
前記ゲート構造体の残りの部分を埋めるようにＴｉＮ層及びタングステン材料を形成することと、
前記ポリシリコンスペーサを除去して前記ゲート構造体内に溝を形成することと、
前記溝内の前記ＳＴＩ領域を下方にエッチングすることと、
前記溝を埋めるように前記ゲートスペーサを形成することと、
前記ＴｉＮ層及び前記タングステン材料を除去することとを含む、請求項３３に記載の製造方法。
前記ゲート構造体の側壁を覆うポリシリコンスペーサを形成することと、
前記ゲート構造体の残りの部分を埋めるようにＴｉＮ層及びタングステン材料を形成することと、
前記ポリシリコンスペーサを除去して前記ゲート構造体内に溝を形成することと、
前記溝内の前記ＳＴＩ領域を下方にエッチングすることと、
前記溝を埋めるように前記ゲートスペーサを形成することと、
前記ＴｉＮ層及び前記タングステン材料を除去することとを含む、請求項３３に記載の製造方法。
【請求項35】
前記ゲート構造体内の前記フィン本体の前記幅を制御する前記ステップが、
前記ゲート構造体内の前記ＳＴＩ領域を下方にエッチングすることと、
前記ゲート構造体内の前記サイドスペーサ層を除去して前記フィン本体の側壁を露出させることと、
前記ゲート構造体内及び前記ゲートスペーサの外側にある前記フィン本体の前記幅が、前記ゲートスペーサの下の前記フィン本体の前記幅よりも狭くなるように、前記フィン本体を水平方向にエッチングすることとを含む、請求項３４に記載の製造方法。
前記ゲート構造体内の前記ＳＴＩ領域を下方にエッチングすることと、
前記ゲート構造体内の前記サイドスペーサ層を除去して前記フィン本体の側壁を露出させることと、
前記ゲート構造体内及び前記ゲートスペーサの外側にある前記フィン本体の前記幅が、前記ゲートスペーサの下の前記フィン本体の前記幅よりも狭くなるように、前記フィン本体を水平方向にエッチングすることとを含む、請求項３４に記載の製造方法。
【請求項36】
前記ゲート構造体内の前記パッドカバー層を除去して前記フィン本体の上面を露出させることと、
前記フィン本体の前記上面及び前記側壁の両方にＥＯＴ（等価酸化膜厚）スペーサを形成することと、
前記ゲート構造体内の前記フィン本体の前記上面及び前記側壁並びに前記フィン基部の前記側壁を覆うようにゲート構造体を形成することとをさらに含み、
前記ゲート構造体が、前記画定されたゲート構造体内において、前記フィン本体、前記フィン基部及び前記ＳＴＩ領域を覆うゲート誘電層とゲート導電層とを備える、請求項３５に記載の製造方法。
前記フィン本体の前記上面及び前記側壁の両方にＥＯＴ（等価酸化膜厚）スペーサを形成することと、
前記ゲート構造体内の前記フィン本体の前記上面及び前記側壁並びに前記フィン基部の前記側壁を覆うようにゲート構造体を形成することとをさらに含み、
前記ゲート構造体が、前記画定されたゲート構造体内において、前記フィン本体、前記フィン基部及び前記ＳＴＩ領域を覆うゲート誘電層とゲート導電層とを備える、請求項３５に記載の製造方法。
【請求項37】
前記画定されたゲート構造体の外側の前記パッドカバー層を除去して前記半導体基板の前記元の表面の第１の部分を露出させることと、
前記元の表面の前記第１の部分に基づいて、前記半導体基板をエッチングして第１のトレンチを形成することと、
前記第１のトレンチに基づいて、前記半導体トランジスタの第１の導電構造体を形成することとをさらに含む、請求項３６に記載の製造方法。
前記元の表面の前記第１の部分に基づいて、前記半導体基板をエッチングして第１のトレンチを形成することと、
前記第１のトレンチに基づいて、前記半導体トランジスタの第１の導電構造体を形成することとをさらに含む、請求項３６に記載の製造方法。
【請求項38】
前記第１の導電構造体を形成する前記ステップが、
前記第１のトレンチの前記表面に基づいて被覆酸化物層を形成することと、
前記被覆酸化物層の部分をエッチングして、前記半導体基板の露出した側壁を形成することと、
前記半導体基板の前記露出した側壁に基づいて、ドープされた半導体構造体を形成することであって、前記ドープされた半導体構造体が前記ＳＴＩ領域によって制限されることと、
前記第１のトレンチを埋め、前記ドープされた半導体構造体に接触するように金属構造を形成することとを含む、請求項３７に記載の製造方法。
前記第１のトレンチの前記表面に基づいて被覆酸化物層を形成することと、
前記被覆酸化物層の部分をエッチングして、前記半導体基板の露出した側壁を形成することと、
前記半導体基板の前記露出した側壁に基づいて、ドープされた半導体構造体を形成することであって、前記ドープされた半導体構造体が前記ＳＴＩ領域によって制限されることと、
前記第１のトレンチを埋め、前記ドープされた半導体構造体に接触するように金属構造を形成することとを含む、請求項３７に記載の製造方法。
【請求項39】
前記ドープされた半導体構造体が、低濃度にドープされた半導体領域と高濃度にドープされた半導体領域とを備える、請求項３８に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２２年１１月２４日に出願された米国仮出願第６３／４２７，８４５号の利益を主張する。本出願の内容は、参照により本明細書に組み込まれる。
本出願は、２０２２年１１月２４日に出願された米国仮出願第６３／４２７，８４５号の利益を主張する。本出願の内容は、参照により本明細書に組み込まれる。
【0002】
本発明は、半導体トランジスタ及びその製造方法に関し、特に、精密で良好に制御された幾何学的形状（例えば、フィン構造、フィン幅、ソース／ドレイン領域、及び／又はソース／ドレイン領域に接続する金属プラグの形状又は寸法）を有し、したがって半導体トランジスタの面積を低減し、フィン構造体の潰れを防止する半導体トランジスタに関する。
【背景技術】
【0003】
２０ｎｍから５ｎｍまでの様々なプロセスノードにおいて最も広く使用されている半導体ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）構造は、いわゆる「ＦｉｎＦＥＴ（フィン電界効果トランジスタ）又はトライドゲートＦＥＴ」である。この種の３Ｄ（３次元）ＦＥＴは、その平面領域の効果的な小型化を可能にし、その性能を高めることができるが、これらの小型化及び性能はムーアの法則を満たすことを要求される。しかしながら、表１は、異なる製造業者の技術による最先端のトランジスタ密度（単位：ミリオントランジスタ／ｍｍ２、ＭＴｒ／ｍｍ２）、及びムーアの法則に従った場合の、製造業者Ａの１６ｎｍノードの半導体トランジスタ密度（２８．８８ＭＴｒ／ｍｍ２）に基づく我々の算出値を示したものであるが、プロセスノードが１６ｎｍから３ｎｍにスケーリングされる一方で、製造業者Ａか製造業者Ｂかに関係なく、単位面積当たりで増加するトランジスタ数がムーアの法則の要求を満たすことがまったくできていないことは明らかである。例えば、表１では、７ｎｍ及び５ｎｍのプロセスノードのトランジスタの数の理想的な目標は、それぞれ１５０．８８ＭＴｒ／ｍｍ２及び２９５．７３ＭＴｒ／ｍｍ２であるが、最先端の製造能力のほとんどにおいて、１ｍｍ２当たりのトランジスタの現実的な数は、あるべき数よりもはるかに少ないことが分かる。表１は以下の通りである。
【0004】
【表1】
【0005】
ＦｉｎＦＥＴの平面領域のスケーリングの有効性を制限する１つの理由は、フィン本体のピッチ（フィン幅＋フィン間隔）のスケーリングによるものである。例えば、最先端のテクノロジノードである１４ｎｍのＦｉｎＦＥＴの断面寸法が図１に示されており、フィン本体は、上部領域が小さく（約２～３ｎｍ）、中央の本体幅が広く（約５～８ｎｍ）、ゲートの底部と同じ高さにあるフィン本体の底部の幅がさらに広く（約９～１３ｎｍ）、かつ、ＳＴＩ（通常は酸化物材料のシャロートレンチ分離）の底部における２つの隣接するＦｉｎＦＥＴ間の距離が非常に広い、風変わりで鋭利な形状を有する。フィン構造体の垂直プロファイルには、小さい上部領域からＳＴＩの底部の非常に広い距離への段階的な移行部がある。したがって、ピッチは、個々の製造業者／工場の能力に応じて約４８ｎｍ、すなわち、個々の製造業者によって宣言された最小特徴部サイズ又はプロセスノードをＦとしたときに約３．５Ｆとなる可能性がある。いくつかの弱点がここで明らかにされる。
【0006】
（１）ＦｉｎＦＥＴの性能及び品質に影響を及ぼす最も重要なパラメータは、確実にフィン本体の幅であるが、最先端のＦｉｎＦＥＴ技術に示されているように、そのばらつきは大きく、精密に制御することは困難である。
【0007】
（２）このフィンの「山」形状は、その一貫性を維持し、また、そのばらつきを最小限に抑えることが非常に困難である。
【0008】
（３）この「山」のために、ＳＴＩの幅と深さの両方を最適化することは困難である。
【0009】
（４）ピッチは、少なくとも３Ｆ～５Ｆを占め、半導体トランジスタの平面領域のスケーリングに支障をきたす。
【0010】
（５）性能及びリークの主要パラメータは、この鋭利な形状のフィンの形状及びサイズに影響され、それらのばらつきを最小限に抑えることは困難である。
【0011】
（６）フィン本体は、スケーリングによって寸法が狭くなるにつれて容易に曲がったり脱落したりする可能性があり、また、より多くのＦｉｎＦＥＴがより大きく複雑なダイ上に製造されなければならないため、この種の「山」フィンの数は著しく増加している。
【発明の概要】
【発明が解決しようとする課題】
【0012】
しかしながら、従来技術では、上記の問題を解決するための優れた技術がないため、単位面積当たりのトランジスタ数を増やし、トランジスタ当たりのコストを減らすというムーアの法則の要求に応えるために、上記の問題をいかに解決するかが課題である。
【課題を解決するための手段】
【0013】
本発明の実施形態は、半導体トランジスタを提供する。半導体トランジスタは、半導体基板と、活性領域と、シャロートレンチアイソレーション領域と、第１の導電領域と、第２の導電領域と、スペーサとを備える。半導体基板は、元の表面を有する。活性領域は、半導体基板に基づいて形成され、活性領域はフィン構造体を有する。シャロートレンチアイソレーション領域は活性領域を取り囲み、半導体トランジスタのゲート構造体はフィン構造体をまたぐ。半導体トランジスタの第１の導電領域及び第２の導電領域は、活性領域内に位置する。スペーサは、ゲート構造体の側壁に接触し、フィン構造体上にある。スペーサの下のフィン構造体の幅は、ゲート構造体の下のフィン構造体の幅よりも広く、フィン構造体は、元の表面に実質的に平行な方向に沿った水平プロファイルを有し、フィン構造体の水平プロファイルは、スペーサの下に丸い角部を含む。
【0014】
本発明の一態様によれば、第１の導電領域はシャロートレンチアイソレーション領域によって制限され、第１の導電領域の幅はゲート構造体の下のフィン構造体の幅よりも広い。
【0015】
本発明の一態様によれば、フィン構造体は、フィン本体とフィン基部とを含み、フィン構造体は、元の表面に実質的に垂直な方向に沿って垂直プロファイルを有し、垂直プロファイルは、フィン本体とフィン基部との間に階段状移行部又は非段階的移行部を含む。
【0016】
本発明の一態様によれば、フィン構造体の水平プロファイルは、ゲート構造体の下のフィン構造体と丸い角部との間に別の階段状移行部又は非段階的移行部をさらに設ける。
【0017】
本発明の一態様によれば、第１の導電領域はフィン構造体の第１の端部に接触し、第２の導電領域はフィン構造体の第２の端部に接触し、第１の導電領域及び第２の導電領域はフィン構造体から独立している。
【0018】
本発明の一態様によれば、シャロートレンチアイソレーション領域の上のゲート構造体の底部は、第１の導電領域及び／又は第２の導電領域の底部よりも低い。
【0019】
本発明の一態様によれば、第１の導電領域又は第２の導電領域の少なくとも２つの側面は、金属含有領域に接触する。
【0020】
本発明の別の実施形態は、半導体トランジスタを提供する。半導体トランジスタは、半導体基板と、活性領域と、シャロートレンチアイソレーション領域と、ゲート構造体と、第１の導電領域と、第２の導電領域と、溝と、内部スペーサとを備える。半導体基板は、元の表面を有する。活性領域は、半導体基板に基づいて形成され、活性領域はフィン構造体を有する。シャロートレンチアイソレーション領域は、活性領域を取り囲む。半導体トランジスタのゲート構造体は、フィン構造体をまたぎ、シャロートレンチアイソレーション領域の第１の部分を覆う。半導体トランジスタの第１の導電領域及び第２の導電領域は、活性領域内に位置する。溝は、ゲート構造体の長手方向に沿う。内部スペーサは、ゲート構造体の側壁との接触部に埋められ、内部スペーサの幅は溝によって制限される。フィン構造体は、フィン本体とフィン基部とを含み、フィン本体はゲート構造体によって覆われ、スペーサは少なくともフィン本体の側壁を覆う。
【0021】
本発明の一態様によれば、スペーサは、フィン基部の側壁の部分をさらに覆う。
【0022】
本発明の一態様によれば、スペーサは、酸化物サブスペーサと、酸化物サブスペーサの側壁及び上面を取り囲むＳｉＣＯＨサブスペーサとを含む複合スペーサである。
【0023】
本発明の一態様によれば、第１の導電領域又は第２の導電領域の少なくとも２つの側面は、金属含有領域に接触する。
【0024】
本発明の一態様によれば、ゲート構造体によって覆われているシャロートレンチアイソレーション領域の第１の部分の上面は、ゲート構造体によって覆われていないシャロートレンチアイソレーション領域の他の部分の上面よりも低い。
【0025】
本発明の一態様によれば、フィン構造体は、元の表面に実質的に垂直な方向に沿って垂直プロファイルを有し、フィン構造体の垂直プロファイルは、第１の階段状移行部又は非段階的移行部を設ける。
【0026】
本発明の一態様によれば、第１の階段状移行部又は非段階的移行部は、フィン本体とフィン基部との間にある。
【0027】
本発明の一態様によれば、フィン構造体は、元の表面に実質的に沿った方向に沿って水平プロファイルを有し、フィン構造体の水平プロファイルは、第２の階段状移行部又は非段階的移行部を設ける。
【0028】
本発明の一態様によれば、第２の階段状移行部又は非段階的移行部は、ゲート構造体と第１の導電領域との間にある。
【0029】
本発明の一態様によれば、フィン構造体の水平プロファイルは、ゲート構造体と第２の導電領域との間にある第３の階段状移行部又は非段階的移行部をさらに設ける。
【0030】
本発明の一態様によれば、第１の導電領域及び／又は第２の導電領域は、シャロートレンチアイソレーション領域によって制限される。
【0031】
本発明の一態様によれば、シャロートレンチアイソレーション領域の第１の部分の上にあるゲート構造体の底部は、第１の導電領域及び／又は第２の導電領域の底部よりも低い。
【0032】
本発明の一態様によれば、第１の導電領域及び第２の導電領域は、フィン構造体から独立しており、シャロートレンチアイソレーション領域の上にはない。
【0033】
本発明の別の実施形態は、半導体トランジスタを提供する。半導体トランジスタは、半導体基板と、活性領域と、シャロートレンチアイソレーション領域と、ゲート構造体と、第１の導電領域と、第２の導電領域と、内部スペーサとを備える。半導体基板は、元の表面を有する。活性領域は、半導体基板に基づいて形成され、活性領域はフィン構造体を有する。シャロートレンチアイソレーション領域は、活性領域を取り囲む。半導体トランジスタのゲート構造体は、フィン構造体をまたぎ、シャロートレンチアイソレーション領域の第１の部分を覆う。半導体トランジスタの第１の導電領域及び第２の導電領域は、活性領域内に位置する。内部スペーサは、ゲート構造体の側壁に接触する。フィン構造体は、フィン本体とフィン基部とを含み、フィン本体はゲート構造体によって覆われ、スペーサは少なくともフィン本体の側壁を覆う。フィン構造体は、元の表面に実質的に垂直な方向に沿って垂直プロファイルを有し、フィン構造体の垂直プロファイルは、第１の階段状移行部又は非段階的移行部を設ける。
【0034】
本発明の一態様によれば、スペーサは、フィン基部の側壁の部分をさらに覆う。
【0035】
本発明の一態様によれば、スペーサは、酸化物サブスペーサと、酸化物サブスペーサの側壁及び上面を取り囲むＳｉＣＯＨサブスペーサとを含む複合スペーサである。
【0036】
本発明の一態様によれば、第１の導電領域又は第２の導電領域の少なくとも２つの側面は、金属含有領域に接触する。
【0037】
本発明の一態様によれば、ゲート構造体によって覆われているシャロートレンチアイソレーション領域の第１の部分の上面は、ゲート構造体によって覆われていないシャロートレンチアイソレーション領域の他の部分の上面よりも低い。
【0038】
本発明の一態様によれば、第１の階段状移行部又は非段階的移行部は、フィン本体とフィン基部との間にある。
【0039】
本発明の一態様によれば、フィン構造体は、元の表面に実質的に沿った方向に沿って水平プロファイルを有し、フィン構造体の水平プロファイルは、第２の階段状移行部又は非段階的移行部を設ける。
【0040】
本発明の一態様によれば、第１の導電領域及び／又は第２の導電領域は、シャロートレンチアイソレーション領域によって制限される。
【0041】
本発明の一態様によれば、シャロートレンチアイソレーション領域の第１の部分の上にあるゲート構造体の底部は、第１の導電領域及び／又は第２の導電領域の底部よりも低い。
【0042】
本発明の一態様によれば、第１の導電領域及び第２の導電領域は、フィン構造体から独立しており、シャロートレンチアイソレーション領域の上にはない。
【0043】
本発明の別の実施形態は、製造方法を提供する。製造方法は、半導体基板に基づいて、フィン本体とフィン基部とを含むフィン構造体を形成することと、フィン構造体の上にゲート構造体を形成することと、フィン構造体の上にゲートスペーサを形成することと、ゲート構造体内及びゲートスペーサの外側にあるフィン本体の幅が、ゲートスペーサの下のフィン本体の幅よりも狭くなるように、ゲート構造体内のフィン本体の幅を制御することとを含み、フィン構造体は、元の表面に実質的に平行な方向に沿った水平プロファイルを有し、フィン構造体の水平プロファイルは、ゲートスペーサの下に丸い角部を含む。
【0044】
本発明の一態様によれば、フィン構造体を形成するステップは、パッドカバー層によってフィン構造体を画定することと、パッドカバー層に基づいて、第１のエッチングプロセスを用いて半導体基板をエッチングしてフィン本体を形成することと、フィン本体の側壁を覆うようにサイドスペーサ層を形成することと、パッドカバー層及びスペーサ層に基づいて、第２のエッチングプロセスを用いて半導体基板をさらにエッチングしてフィン基部を形成することとを含む。
【0045】
本発明の一態様によれば、ゲート構造体を形成するステップは、フィン構造体を取り囲むようにＳＴＩ領域を形成することであって、ＳＴＩ領域の上面が、半導体基板の元の表面よりも高いことと、パターニングされたフォトレジスタンスによってゲート構造体を画定することと、ゲート構造体内のＳＴＩ領域の部分及びパッドカバー層の部分を下方にエッチングすることとを含む。
【0046】
本発明の一態様によれば、フィン構造体の上にゲートスペーサを形成するステップは、ゲート構造体の側壁を覆うポリシリコンスペーサを形成することと、ゲート構造体の残りの部分を埋めるようにＴｉＮ層及びタングステン材料を形成することと、ポリシリコンスペーサを除去してゲート構造体内に溝を形成することと、溝内のＳＴＩ領域を下方にエッチングすることと、溝を埋めるようにゲートスペーサを形成することと、ＴｉＮ層及びタングステン材料を除去することとを含む。
【0047】
本発明の一態様によれば、ゲート構造体内のフィン本体の幅を制御するステップは、ゲート構造体内のＳＴＩ領域を下方にエッチングすることと、ゲート構造体内のサイドスペーサ層を除去してフィン本体の側壁を露出させることと、ゲート構造体内及びゲートスペーサの外側にあるフィン本体の幅がゲートスペーサの下のフィン本体の幅よりも狭くなるように、フィン本体を水平方向にエッチングすることとを含む。
【0048】
本発明の一態様によれば、製造方法は、ゲート構造体内のパッドカバー層を除去してフィン本体の上面を露出させることと、フィン本体の上面及び側壁の両方にＥＯＴ（等価酸化膜厚）スペーサを形成することと、フィン本体の上面及び側壁並びにフィン基部の側壁をゲート構造体内に覆うようにゲート構造体を形成することとをさらに含み、ゲート構造体は、画定されたゲート構造体内において、フィン本体、フィン基部及びＳＴＩ領域を覆うゲート誘電層及びゲート導電層を含む。
【0049】
本発明の一態様によれば、製造方法は、画定されたゲート構造体の外側のパッドカバー層を除去して半導体基板の元の表面の第１の部分を露出させることと、元の表面の第１の部分に基づいて、半導体基板をエッチングして第１のトレンチを形成することと、第１のトレンチに基づいて、半導体トランジスタの第１の導電構造体を形成することとを含む。
【0050】
本発明の一態様によれば、第１の導電構造体を形成するステップは、第１のトレンチの表面に基づいて、被覆酸化物層を形成することと、被覆酸化物層の部分をエッチングして半導体基板の露出した側壁を形成することと、半導体基板の露出した側壁に基づいてドープされた半導体構造体を形成することであって、ドープされた半導体構造体はＳＴＩ領域によって制限されることと、第１のトレンチを埋め、ドープされた半導体構造体に接触する金属構造体を形成することとを含む。
【0051】
本発明の一態様によれば、ドープされた半導体構造体は、低濃度にドープされた半導体領域と高濃度にドープされた半導体領域とを含む。
【0052】
本発明のこれら及び他の目的は、様々な図及び図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかになるであろう。
【図面の簡単な説明】
【0053】
【図1】最先端のテクノロジノードである１４ｎｍに基づく従来のＦｉｎＦＥＴの断面図を示す図である。
【図2A】本発明の一実施形態に係る半導体トランジスタの製造方法を示すフローチャートである。
【図3】半導体基板に基づいて、フィン本体とフィン基部とを有するフィン構造体を形成する様子を示す図である。
【図4】半導体基板に基づいて、フィン本体とフィン基部とを有するフィン構造体を形成する様子を示す図である。
【図5】フィン構造体の上のゲート領域を画定する様子を示す図である。
【図6】フィン構造体の上のゲート領域を画定する様子を示す図である。
【図7】フィン構造体の上のゲート領域を画定する様子を示す図である。
【図8】フィン構造体の上のゲート領域を画定する様子を示す図である。
【図9】フィン構造体の上のゲート領域を画定する様子を示す図である。
【図10】フィン構造体の上のゲート領域を画定する様子を示す図である。
【図11】ゲート領域内のフィン構造体を薄化する様子を示す図である。
【図12】ゲート領域内のフィン構造体を薄化する様子を示す図である。
【図13】ゲート領域内のゲート構造体を形成する様子を示す図である。
【図14】ソース領域及びドレイン領域を形成する様子を示す図である。
【図15】ソース領域及びドレイン領域を形成する様子を示す図である。
【図16】ソース領域及びドレイン領域を形成する様子を示す図である。
【図17】ソース領域及びドレイン領域を形成する様子を示す図である。
【図18】本発明の他の実施形態に係る、薄化されないフィン構造体を有する半導体トランジスタを示す図である。
【図19】本発明の他の実施形態に係る、薄化されないフィン構造体を有する半導体トランジスタを示す図である。
【図20】本発明の他の実施形態に係る、薄化されないフィン構造体を有する半導体トランジスタを示す図である。
【発明を実施するための形態】
【0054】
本発明は、上述の問題を改善又は排除して、より精密なフィン幅とともにより小さいフィンピッチを有することができる新しい３Ｄ ＦＥＴ構造を達成し、したがって、半導体トランジスタの平面を縮小して、単位面積当たりのトランジスタを増やし、トランジスタ当たりのコストを減らすというムーアの法則の要求に近づくための新しい製造方法及びその発明原理を開示する。新しいＦｉｎＦＥＴ又はトリゲートＦＥＴは、ＲＢ－ＦｉｎＦＥＴ又はＲＢ－トリゲートＦＥＴ（ＲＢ：矩形体）と呼ばれ、これは図２Ａに記載された製造方法によって達成することができる。詳細のステップは以下の通りである。
【0055】
ステップ１０：開始する。
【0056】
ステップ２０：半導体基板に基づいて、フィン本体とフィン基部とを有するフィン構造体を形成する。
【0057】
ステップ３０：フィン構造体の上にゲート領域を画定する。
【0058】
ステップ４０：ゲート領域内のフィン構造体を薄化する。
【0059】
ステップ５０：ゲート領域内にゲート構造体を形成する。
【0060】
ステップ６０：ソース領域及びドレイン領域を形成する。
【0061】
ステップ７０：終了する。
【0062】
【0063】
ステップ１０２：カバー層（図３に示すパッド酸化物層２０４及びパッド窒化物層２０６を有する複合層など）によって活性領域を画定する。
【0064】
ステップ１０４：カバー層に基づいて、第１のエッチングプロセスを用いて半導体基板をエッチングして、フィン構造体のフィン本体を形成する（図３）。
【0065】
ステップ１０６：フィン本体の側壁を覆うようにスペーサ層（酸化物スペーサ－１ ２０８と窒化物スペーサ－１ ２１０との複合層など）を形成する（図３）。
【0066】
ステップ１０８：カバー層及びスペーサ層に基づいて、第２のエッチングプロセスによって半導体基板をさらにエッチングし、フィン構造体のフィン基部を形成する（図４）。
【0067】
【0068】
ステップ１１０：フィン構造体を取り囲むようにシャロートレンチアイソレーション（ＳＴＩ）領域２１２を形成する（図５）。
【0069】
ステップ１１２：酸化物－２層６０２及びフォトレジスト層６０４を含むパターニングされたフォトレジスタンスによって、活性領域及びＳＴＩ領域２１２にわたるゲート領域を画定する（図６）。
【0070】
ステップ１１４：ゲート領域内において、フォトレジスト層６０４を除去し、スペーサ７０２を形成し、ＴｉＮ層７０４及び厚いタングステン層７０６を堆積させる（図７）。
【0071】
ステップ１１６：スペーサ７０２を除去して溝８０２を形成し、溝８０２内のＳＴＩ領域２１２を下方にエッチングし、酸化物－２層６０２を除去する（図８）。
【0072】
ステップ１１８：溝８０２内の薄いパッド窒化物層を除去し、薄いＳｉＣＯＨ層９０２を堆積させ、薄い酸化物層９０４を堆積させ、次いでＣＭＰ技術を用いてＳｉＣＯＨ層９０２、酸化物層９０４、ＳＴＩ領域２１２、及びＴｉＮ層７０４／Ｗ層７０６を研磨する（図９）。
【0073】
ステップ１２０：酸化物層９０４（又は複合ディープサイドウォールスペーサ）の上部をエッチングし、ＳｉＣＯＨ層１２０２を堆積させ、ＣＭＰ技術を用いてＳｉＣＯＨ層１２０２を研磨し、次いでＴｉＮ層７０４／Ｗ層７０６を除去する（図１０）。
【0074】
【0075】
ステップ１２２：ゲート領域内における周囲のＳＴＩ酸化物領域を下方にエッチングし、ゲート領域内の酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０をエッチング除去してフィン本体の側壁を露出させ、フィン本体を目標の幅（図１１）まで水平方向にエッチングする。
【0076】
ステップ１２４：内部応力ディープスペーサのＳｉＣＯＨ層９０２の一部を等方性エッチングし、ゲート領域内の薄いパッド窒化物層及びパッド酸化物層２０４を除去する（図１２）。
【0077】
【0078】
ステップ１２６：ゲート領域内の薄いフィン本体の上にゲート誘電層１３０２を形成する（図１３）。
【0079】
ステップ１２８：ゲート誘電層１３０２の上にゲート導電層１３０４を形成する（図１３）。
【0080】
ステップ１３０：ゲート導電層１３０４の上にゲートキャップ層１３０６を形成する（図１３）。
【0081】
【0082】
ステップ１３２：ゲート構造体の外側のカバー層を除去する（図１４）。
【0083】
ステップ１３４：ＯＳＳの露出部分に基づいて、半導体基板をエッチングして、２つのトレンチ１５０２を形成する（図１５）。
【0084】
ステップ１３６：酸化物－３層１５０４を熱成長させる（図１５）。
【0085】
ステップ１３８：窒化物層１６０２を形成する（図１６）。
【0086】
ステップ１４０：酸化物－３層１５０４の部分をエッチング除去する（図１６）。
【0087】
ステップ１４２：シャロートレンチ１５０２内において、ｎ型低濃度ドープドレイン（ＬＤＤ）１７０２を形成し、ｎ＋ドープソース領域１７０４及びｎ＋ドープドレイン領域１７０６を形成し、ＴｉＮ層１７０８及びタングステンプラグ１７１０を含む金属接触部を形成する（図１７）。
【0088】
良好に設計された、ドープされたｐ型ウェル２０２で開始し、ｐ型ウェル２０２はｐ型基板２００内に設置され（本発明の別の実施形態では、ｐ型ウェル２０２で開始するのではなく、ｐ型基板２００で開始することもできる）、また、一例では、ｐ型基板２００は５×１０１５ドーパント／ｃｍ３に近い濃度を有し、ｐ型基板電圧（通常は接地されている、すなわち０Ｖ）をＦｉｎＦＥＴの本体の大部分にわたって供給することができる。
【0089】
ステップ１０２において、図３（ａ）に示すように、ＯＳＳ（元のシリコン表面）上にパッド酸化物層２０４を熱成長させ、パッド酸化物層２０４上にパッド窒化物層２０６を堆積させる。次に、フォトリソグラフィ技術を用いて、ＦｉｎＦＥＴのフィン本体が割り当てられる活性領域を画定する。
【0090】
ステップ１０４において、図３（ａ）に示すように、パッド窒化物層２０６に基づいて、第１のエッチングプロセスは、異方性エッチング技術を用いて活性領域からパッド窒化物層２０６及びパッド酸化物層２０４を除去し、次いで、第１のディグエッチング（反応性イオンエッチング、ＲＩＥなど）を用いてシリコンを掘り込み、ｐ型ウェル２０２の深さ約５０ｎｍのシリコン内に形成されたトレンチを生成することを含む。本発明の一実施形態では、図３（ｂ）に示すＹ方向に沿った活性領域上のパッド窒化物層２０６の幅は、Ｆ＝５ｎｍのプロセスノードにおいて９ｎｍであり、２つの活性領域間の空間は９ｎｍであり、その結果ピッチは１８ｎｍ＝３．６Ｆとなる。本発明の他の実施形態では、Ｙ方向に沿った活性領域上のパッド窒化物層２０６の幅は、Ｆ＝１２ｎｍのプロセスノードにおいて１２ｎｍであり得、２つの活性領域間の空間は１２ｎｍであり、その結果ピッチは２４ｎｍ＝２Ｆとなる。前述の数字は例示目的のために列挙されており、本発明はそれらの寸法に限定されない。
【0091】
次に、ステップ１０６において、図３（ａ）に示すように、露出したシリコン側壁に沿って熱酸化処理を行い、フィン本体の外側に薄い酸化物スペーサ１ ２０８を垂直に形成し、酸化物スペーサ１ ２０８の外側に窒化物スペーサ１ ２１０を垂直に形成する。酸化物スペーサ－１ ２０８及び窒化物スペーサ－１ ２１０は、フィン本体の構造体を保護することができる。一例では、酸化物スペーサ－１ ２０８は非常に薄く、フィン幅にほとんど影響を与えないことに留意されたい。また、図３（ｂ）は、図３（ａ）に対応する上面図であり、図３（ａ）は、図３（ｂ）に示すＸ方向の切断線に沿った断面図であり、図３（ｃ）は、図３（ｂ）に示すＹ方向の切断線に沿った断面図である。
【0092】
次に、ステップ１０８において、図４（ａ）に示すように、パッド窒化物層２０６及び窒化物スペーサ１ ２１０をマスクとして、異方性エッチング技術（すなわち、第２のディグエッチング）を使用してｐ型ウェル２０２のシリコン（シリコンの深さ１００ｎｍなど）を除去して深いトレンチを形成し、深いトレンチのＯＳＳの上部からの深さが約１５０～２００ｎｍになるようにする。また、図４（ｂ）は、図４（ａ）に対応する上面図であり、図４（ａ）は、図４（ｂ）に示すＸ方向の切断線に沿った断面図であり、図４（ｃ）は、図４（ｂ）に示すＹ方向の切断線に沿った断面図である。図４（ｃ）に示すように、酸化物スペーサ－１ ２０８及び窒化物スペーサ－１ ２１０が存在するため、フィン構造体の（ＯＳＳに実質的に垂直な方向（Ｚ軸）に沿った）垂直プロファイルは、第１のディグエッチングによって形成されたフィン構造体の部分と第２のディグエッチングによって形成されたフィン構造体の部分との間に階段状移行部を有する。これはまた、異なるエッチングプロセスによって形成された非段階的移行部であり得る。
【0093】
次に、ステップ１１０において、図５（ａ）に示すように、深いトレンチを埋めるのに十分な厚さの酸化物の層を堆積させる。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、パッド窒化物層２０６の上部の上に余分に堆積した酸化物を除去してシャロートレンチアイソレーション（ＳＴＩ）２１２（又はＳＴＩ領域－１又は単にＳＴＩ－１と呼ばれる）を形成し、ＳＴＩ領域２１２の上面は、例えばパッド窒化物層２０６の上部までの高さであり、ＯＳＳよりも高い。また、図５（ｂ）は、図５（ａ）に対応する上面図であり、図５（ａ）は、図５（ｂ）に示すＸ方向の切断線に沿った断面図であり、図５（ｃ）は、図５（ｂ）に示すＹ方向の切断線に沿った断面図である。
【0094】
酸化物スペーサ－１ ２０８、窒化物スペーサ－１ ２１０及びＳＴＩ領域２１２を介して、第１のディグエッチング及び第２のディグエッチング（図４（ｃ）参照）によって形成されたフィン構造体が良好に保護される。従来のＦｉｎＦＥＴでは、１回のみのエッチングでフィン構造体が形成され、フィン本体が台形状（図１参照）に見えるため、フィン本体の幅を制御することが難しく、フィン本体が潰れやすい。本発明による複数のシリコンディグエッチング（すなわち、第１のディグエッチング及び第２のディグエッチング）及び保護プロセスによって、エッチングプロセス中のフィン構造体の潰れを防止することができ、フィン構造体の形状は、特に第１のディグエッチングによって形成されたフィン構造体の部分において矩形状である。
【0095】
以下では、狭いフィン本体を有するＲＢ構造体を形成する方法について説明する。ステップ１１２において、図６（ａ）に示すように、酸化物－２層６０２を堆積させ、次いでフォトリソグラフィ技術を用いて、フォトレジスト層６０４によって保護されていないゲート領域を画定する。次に、フォトレジスト層６０４を保護マスクとして、ゲート領域内の酸化物－２層６０２をエッチング除去し、次いでゲート領域内のパッド窒化物層２０６を薄くする（薄いパッド窒化物層と呼ぶ）。ゲート領域内のＳＴＩ領域２１２もエッチングされ、薄いパッド窒化物層の上部までの、エッチングされたＳＴＩ領域の底部の深さまで除去される（エッチングされたＳＴＩ領域は薄いＳＴＩ－１と呼ばれる）。また、図６（ｂ）は、図６（ａ）に対応する上面図であり、図６（ａ）は、図６（ｂ）に示すＸ方向の切断線に沿った断面図であり、図６（ｃ）は、図６（ｂ）に示すＹ方向の切断線に沿った断面図である。
【0096】
次に、ステップ１１４において、図７（ａ）に示すように、フォトレジスト層６０４を除去する。パッド窒化物層２０６／ＳＴＩ領域２１２の元の高さから薄いパッド窒化物層及び薄いＳＴＩ－１の両方までの高低差により、スペーサ７０２（例えば、厚さ７～８ｎｍの真性アモルファスシリコン（又はポリシリコン）スペーサ）をパッド窒化物層２０６の両側に形成する（すなわち、真性アモルファスシリコンの薄層をゲート領域の内側に堆積させ、次いで、異方性エッチング技術を用いて真性アモルファスシリコンをエッチングしてスペーサ７０２を形成する）。次に、薄いパッド窒化物層の上面の上に十分に厚いＴｉＮ層７０４及びタングステン（Ｗ）層７０６を堆積させ、次いでＣＭＰ技術を用いて、スペーサ７０２が露出するまでＴｉＮ層７０４及びタングステン層７０６を研磨する。また、図７（ｂ）は、図７（ａ）に対応する上面図であり、図７（ａ）は、図７（ｂ）に示すＸ方向の切断線に沿った断面図である。
【0097】
次に、ステップ１１６において、図８（ａ）に示すように、異方性エッチング技術を用いてスペーサ７０２を除去することにより、ＴｉＮ層７０４とパッド窒化物層２０６との間に溝８０２が形成され、溝８０２の底部は、ゲートの長手方向（図６（ｂ）に示すＹ方向の切断線の方向を参照できる）に沿って、ゲート領域内の薄いＳＴＩ－１及び活性領域内のシリコンの部分の上の薄いパッド窒化物層のそれぞれの上に位置する。その後、異方性エッチング技術を用いて、溝８０２内（ただし活性領域の外側）のＳＴＩ領域２１２を、フィン本体の深さよりも深い距離（例えば、約６０ｎｍの深さ）まで除去する。酸化物－２層６０２は、ステップ１１６で除去することもできる。また、図８（ｂ）は、図８（ａ）に対応する上面図であり、図８（ａ）は、図８（ｂ）に示すＸ方向の切断線に沿った断面図であり、図８（ｃ）は、図８（ｂ）に示すＸ１方向の切断線に沿った断面図である。
【0098】
次に、ステップ１１８において、図９（ａ）に示すように、パッド酸化物層２０４が露出するまで、溝８０２内の薄いパッド窒化物層を除去する。パッド酸化物層２０４はＯＳＳの上にある。次に、溝８０２内の２つの縁部に入るが溝８０２を隠すのに十分な厚さではないＳｉＣＯＨ層９０２を堆積させる（例えば、約２ｎｍの厚さであるため、約４ｎｍの幅で空の溝が残る）。
【0099】
次に、図９（ａ）に示すように、酸化物層９０４を堆積させて空の溝を完全に埋める。その後、ＣＭＰ技術を用いて、パッド窒化物層２０６、ＳＴＩ領域２１２、及びＴｉＮ層７０４／Ｗ層７０６の上のＳｉＣＯＨ層９０２／酸化物層９０４を研磨する。ＳｉＣＯＨ層９０２及び酸化物層９０４（例えば、２ｎｍのＳｉＣＯＨ層＋中央の４ｎｍの酸化物層＋２ｎｍのＳｉＣＯＨ層）は、フィン本体の深さを取り囲み、溝８０２内のＯＳＳ及び深いフィン形状の両方の上のパッド酸化物層２０４の上部に位置するように、ＯＳＳの下方に複合ディープサイドウォールスペーサを形成する。そのような複合ディープサイドウォールスペーサは応力をもたらすことができ、内部応力ディープスペーサと呼ぶことができる。また、図９（ｂ）は、図９（ａ）に対応する上面図であり、図９（ａ）は、図９（ｂ）に示すＸ方向の切断線に沿った断面図であり、図９（ｃ）は、図９（ｂ）に示すＸ１方向の切断線に沿った断面図である。
【0100】
その後、ステップ１２０において、図１０（ａ）に示すように、異方性エッチング技術を用いて、酸化物層９０４（又は複合ディープサイドウォールスペーサ）の上部（例えば、約５ｎｍ厚）を下方にエッチングして、複合ディープサイドウォールスペーサの上に溝を残す。次に、ＳｉＣＯＨ層１２０２（例えば、厚さ２ｎｍ）を堆積させ、複合ディープサイドウォールスペーサ上の上部溝を完全に埋める。次に、ＣＭＰ技術を用いて、ＴｉＮ層７０４／Ｗ層７０６の上部、ＳｉＣＯＨ層１２０２の上部、及びパッド窒化物層２０６の上部が平坦面になるまで、ＳｉＣＯＨ層１２０２の上部を除去する。
【0101】
次に、ＴｉＮ層７０４／Ｗ層７０６を除去して、上面図からの露出領域（図１０（ｂ）に示す）が、ゲート領域内の薄いパッド窒化物層、ゲート領域内における周囲の低い酸化物領域（すなわち、ＳＴＩ領域２１２）、及びＳｉＣＯＨキャップ（すなわち、ＳｉＣＯＨ層１２０２）を有する内部応力ディープスペーサを示すようにする。また、図１０（ｂ）は、図１０（ａ）に対応する上面図であり、図１０（ａ）は、図１０（ｂ）に示すＸ方向の切断線に沿った断面図である。
【0102】
オプション１：フィンの薄化あり
次に、ステップ１２２において、図１１（ａ）に示すように、ゲート領域内における周囲のＳＴＩ酸化物領域（すなわち、ＳＴＩ領域２１２）を、その上面が約６０ｎｍのＯＳＳの下になるまで下方にエッチングして、酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０によって覆われたフィン本体を露出させ、フィン基部も同様となるようにする。
次に、ステップ１２２において、図１１（ａ）に示すように、ゲート領域内における周囲のＳＴＩ酸化物領域（すなわち、ＳＴＩ領域２１２）を、その上面が約６０ｎｍのＯＳＳの下になるまで下方にエッチングして、酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０によって覆われたフィン本体を露出させ、フィン基部も同様となるようにする。
【0103】
次に、図１１（ｃ）に示すように、ゲート領域内の酸化物スペーサ１ ２０８／窒化物スペーサ１ ２１０をエッチング除去し、フィン本体の側壁を露出させる。２つの内部応力ディープスペーサの間のフィン本体／フィン基部の露出したシリコンを除去するための水平方向エッチング技術を実行して、フィン本体を目標の幅に薄化する（例えば、ゲート領域内のフィン本体の残りの水平方向幅が約６ｎｍに狭まるように、片側約３ｎｍずつシリコンを水平方向に除去する。ただし、他の活性領域（ゲート領域の外側）のパッド窒化物層２０６／パッド酸化物層２０４の下のフィン本体の幅は約１２ｎｍのままとする）。したがって、ゲート領域内のフィン本体が薄化されても、活性領域の２つの端部に水平方向に延在する残りのフィン本体は、依然として酸化物スペーサ－１ ２０８、窒化物スペーサ－１ ２１０及びＳＴＩ領域－１によって保護されており、フィン基部も同様である。このため、薄化されたフィン本体の潰れを効果的に防止することができる。また、図１１（ｂ）は、図１１（ａ）に対応する上面図であり、図１１（ａ）は、図１１（ｂ）に示すＸ１方向の切断線に沿った断面図であり、図１１（ｃ）は、図１１（ｂ）に示すＹ方向の切断線に沿った断面図である。また、図１１（ｂ）に示すＸ方向の切断線に沿った断面図は、図１０（ａ）を参照することができる。
【0104】
次に、ステップ１２４において、図１２（ａ）に示すように、内部応力ディープスペーサのＳｉＣＯＨ層９０２の部分を約１～２ｎｍ等方性エッチングし、その下のシリコン領域を露出させる。内部応力ディープスペーサのＳｉＣＯＨ層９０２の下及び周囲のシリコンは除去されてもよく、図１２（ｂ）の円Ａによってマークされるように、最終的にはＳｉＣＯＨ層９０２の厚さ程度の丸い角部（例えば、フィンの薄化効果により、約２ｎｍ＝３ｎｍの６６％）になることに留意されたい。さらに、フィン構造体の（Ｘ方向に沿った）水平プロファイルは、図１２（ｂ）の円Ｂによってマークされるように、丸い角部の後に階段状移行部又は非段階的移行部をさらに設ける。次に、狭いフィン構造体の上部の上の薄いパッド窒化物層及びパッド酸化物層２０４を除去する（例えば、半導体トランジスタ本体のフィン構造体の約６ｎｍの幅）。また、図１２（ｂ）は図１２（ａ）に対応する上面図であり、図１２（ａ）は図１２（ｂ）に示すＸ方向の切断線に沿った断面図であり、図１２（ｃ）は図１２（ｂ）に示すＹ１方向の切断線に沿った断面図であり、図１２（ｄ）は図１２（ｂ）に示すＹ２方向の切断線に沿った断面図であり、図１２（ｃ）はゲート領域に対応し、図１２（ｄ）はソース領域／ドレイン領域に対応する。
【0105】
その後、フィン構造体の上部及び側壁の両方に、ＨＫ材料などのＥＯＴ（等価酸化物厚さ）約１．２ｎｍを形成する。ＥＯＴは、薄いフィン本体が露出している程度の深さで、前述した丸い角部の領域にも形成される。したがって、チャネル領域は、狭いフィン構造体の両側にあり、複合ディープサイドウォールスペーサの下で広いフィン領域までの小さな丸い延長部を有する。ＥＯＴ上の上面から狭いフィン構造体のチャネル領域及び本体領域に向かって、ＬＤＤ（低濃度ドープドレイン）ｎ型ドープが形成されるまで、シリコン本体はすべてｐ基板である。したがって、薄いＥＯＴは存在せず、ゲート領域とドレイン／ソース領域との間に形成される余分なゲート－ドレイン／ソース容量もない。ＬＤＤ領域の縁部をゲート領域に形成する適切な設計により、ゲートとドレイン／ソース領域との間のアンダーラップ又はオーバーラップのいずれかの懸念が少なくなる。
【0106】
次に、ステップ１２６において、図１３（ａ）に示すように、ゲート領域内にゲート誘電層１３０２（例えば、Ｈｉ－ｋ／酸化物ゲート誘電体材料）を形成する。その後、ステップ１２８において、図１３（ａ）に示すように、ゲート導電材料（例えば、Ｎ＋ポリシリコン）１３０４を堆積させ、次いでゲート導電材料１３０４にＣＭＰ／エッチバックを施す。その後、ステップ１３０において、図１３（ａ）に示すように、ゲートキャップ層１３０６の窒化物層１３０６２及びハードマスク酸化物（ＨＭ＿酸化物）層１３０６４を堆積させ、次いで、ＨＭ＿酸化物層１３０６４の上部がパッド窒化物層２０６と揃うように、ＨＭ＿酸化物層１３０６４及び窒化物層１３０６２にＣＭＰを施すが、ゲート誘電層１３０２、ゲート導電材料１３０４、及びゲートキャップ層１３０６はゲート構造体として機能する。また、図１３（ｂ）は、図１３（ａ）に対応する上面図であり、図１３（ａ）は、図１３（ｂ）に示すＸ方向の切断線に沿った断面図であり、図１３（ｃ）は、図１３（ｂ）に示すＹ方向の切断線に沿った断面図である。
【0107】
以下、ソース／ドレイン領域を形成する例について説明する。ステップ１３２において、図１４（ａ）に示すように、ゲート構造体の外側のカバー層（パッド窒化物層２０６及びパッド酸化物層２０４）を除去してシリコン表面を露出させるが、ＳＴＩ領域２１２及びＨＭ＿酸化物層１３０６４の一部も除去してもよい。（図１４（ｂ）に示すＸ方向に沿った）ＳＴＩ領域２１２の上部はＯＳＳよりも高く、そのような高いＳＴＩ領域２１２は、後述する選択成長によるソース／ドレイン領域の形成を制限するのに役立ち得ることに留意されたい。また、図１４（ｂ）は、図１４（ａ）に対応する上面図であり、図１４（ａ）は、図１４（ｂ）に示すＸ方向の切断線に沿った断面図である。
【0108】
次に、ステップ１３４において、図１５（ａ）に示すように、一部の露出したシリコンをエッチング除去して、ソース／ドレイン領域のためのシャロートレンチ１５０２（例えば約８０ｎｍの深さ）を形成する。
【0109】
次に、ステップ１３６において、図１５（ａ）に示すように、酸化－３プロセスと呼ばれる熱酸化プロセスを用いて、酸化物－３層１５０４（半導体トランジスタ本体の垂直側壁に侵入する酸化物－３Ｖ層１５０４２（鋭利な結晶配向＜１１０＞を想定）と、ソース／ドレイン領域に対応するシャロートレンチ１５０２の底部の上の酸化物－３Ｂ層１５０４４の両方を含む）を成長させるが、酸化－３プロセスは、ソース／ドレイン領域の幅が酸化－３プロセスの影響をあまり受けないようにこれらの壁上でほとんど酸化物（すなわち、酸化物－３層１５０４）を成長させず、図１５（ａ）に示すように、酸化物－３Ｖ層１５０４２及び酸化物－３Ｂ層１５０４４並びに以降の図の厚さは例示目的のためにのみ示されており、その幾何学的形状はこれらの図に示されているＳＴＩ領域２１２の寸法に比例しない。例えば、酸化物－３Ｖ層１５０４２及び酸化物－３Ｂ層１５０４４の厚さは約１０～２０ｎｍであるが、ＳＴＩ領域２１２の垂直高さは約１５０～２００ｎｍとすることができる。しかし、酸化－３プロセスを設計して、精密に制御された熱酸化温度、タイミング及び成長速度において酸化物－３Ｖ層１５０４２の厚さを非常に正確に制御できるようにすることは、非常に重要である。良好に画定されたシリコン表面の上の熱酸化により、酸化物－３Ｖ層１５０４２の厚さの４０％が半導体トランジスタ本体の垂直壁内の露出した＜１１０＞シリコン表面の厚さから除去され、酸化物－３Ｖ層１５０４２の厚さの残り６０％が半導体トランジスタ本体の垂直壁の外側の追加分としてカウントされることになるはずである。また、図１５（ｂ）は、図１５（ａ）に対応する上面図であり、図１５（ａ）は、図１５（ｂ）に示すＸ方向の切断線に沿った断面図である。
【0110】
次に、ステップ１３８において、図１６（ａ）に示すように、ＣＶＤ窒化物堆積を用いて、次いでエッチバックを施して、酸化物－３Ｂ層１５０４４の上に窒化物層１６０２を形成する。（本発明の別の実施形態では、任意選択として、タングステンをさらに堆積させてエッチバックを施し、窒化物層１６０２の上にタングステン層を形成する。次に、ＴｉＮを堆積及びエッチバックして、タングステン層の上にＴｉＮ層を形成し、ＴｉＮ層の上部がＯＳＳよりも約２０～４０ｎｍ低くなるようにする）。
【0111】
次に、ステップ１４０において、図１６（ａ）に示すように、酸化物－３層１５０４、特に酸化物－３Ｖ層１５０４２をエッチングするエッチングプロセスを実行して、シリコン領域の結晶配向＜１１０＞を露出させるが、露出した結晶配向＜１１０＞シリコンの幅は、ゲート下のフィン本体の幅（約６ｎｍ）よりも大きい約９ｎｍであり得る。また、図１６（ｂ）は、図１６（ａ）に対応する上面図であり、図１６（ａ）は、図１６（ｂ）に示すＸ方向の切断線に沿った断面図である。
【0112】
その後、ステップ１４２において、図１７（ａ）に示すように、選択成長技術（選択エピタキシ成長（ＳＥＧ）技術など）を用いて、シリコン領域の露出した結晶配向＜１１０＞からｎ型ＬＤＤ１７０２、ｎ＋ドープソース領域１７０４、及びｎ＋ドープドレイン領域１７０６をそれぞれ形成する。ｎ型ＬＤＤ１７０２とｐ型ウェル２０２のｐ型基板材料との間の界面が狭いチャネル領域に近くなるように、成長したｎ型ＬＤＤ１７０２及び／又はｎ＋ドープソース領域１７０４及びｎ＋ドープドレイン領域１７０６をアニールすることが可能である。言及すると、すべてのチャネル、ドレイン及びソース領域を形成するためのイオン注入は必要とされず、これらの領域を形成する重衝撃による損傷を取り除くために高温及び長時間の熱アニールは必要とされない。さらに、ＳＴＩ領域２１２の上面はＯＳＳよりも高いため、ｎ型ＬＤＤ１７０２、ｎ＋ドープソース領域１７０４、及びｎ＋ドープドレイン領域１７０６は、ＳＴＩ領域の上に成長することなく、高いＳＴＩ領域２１２によって制限され、良好に成長した＜１１０＞結晶シリコン構造体を有する。
【0113】
最後に、ＴｉＮ層１７０８、次いでタングステンプラグ１７１０を堆積させ、ソース／ドレイン領域に対応するシャロートレンチ１５０２を埋め、金属接触部を形成する。したがって、金属接触部は、コンタクトホールを形成するための追加のフォトリソグラフィプロセスを用いることなく、ｎ＋ドープドレイン領域１７０６に対して自己整合される。この時点で、ｎ＋ドープソース領域１７０４及びｎ＋ドープドレイン領域１７０６の高さは約４０～５０ｎｍであり、ｎ＋ドープソース領域１７０４及びｎ＋ドープドレイン領域１７０６は、ＴｉＮ層１７０８及びタングステンプラグ１７１０によって少なくとも２つの側面（上面及び最も横側の側壁）が取り囲まれているため、接触抵抗は劇的に低減される。さらに、ゲート領域に対応するＳＴＩ領域２１２がＯＳＳの上部から約６０～８０ｎｍ下方にエッチングされるので、（ＳＴＩ領域２１２の上の）ゲート構造体の底部（図１１（ｂ）を参照することができる）は、ｎ＋ドープソース領域１７０４及びｎ＋ドープドレイン領域１７０６の底部よりも約１０～２０ｎｍ低くすることができ、Ｉｏｆｆも低減することができる。また、図１７（ｂ）は図１７（ａ）に対応する上面図であり、図１７（ａ）は図１７（ｂ）に示すＸ方向の切断線に沿った断面図であり、図１７（ｃ）は図１７（ｂ）に示すＹ１方向の切断線に沿った断面図であり、図１７（ｄ）は図１７（ｂ）に示すＹ２方向の切断線に沿った断面図であり、図１７（ｃ）はゲート領域に対応し、図１７（ｄ）はｎ＋ドープドレイン領域１７０６に対応する。さらに、ゲート領域内のフィン本体の幅はより狭く（例えば、図１７（ｃ）に示すように６ｎｍ）、ｎ＋ドープソース領域１７０４（ｎ＋ドープドレイン領域１７０６）の幅はより広い（例えば、図１７（ｄ）に示すように１２ｎｍ）ことが明らかである。ｎ＋ドープソース領域１７０４（ｎ＋ドープドレイン領域１７０６）の幅はゲート領域内のフィン本体の幅よりも広いため、ｎ＋ドープソース領域１７０４（ｎ＋ドープドレイン領域１７０６）の抵抗は許容可能な範囲内に制御することができ、ｎ＋ドープソース領域１７０４（ｎ＋ドープドレイン領域１７０６）の幅が広いことは金属接触にも役立つ。
【0114】
上述の実施形態では、ｎ＋ドープソース領域１７０４／ｎ＋ドープドレイン領域１７０６の形成前に最初にゲート構造体が形成されるが、本発明において「ゲート－最後」プロセスを困難なく実行することができ、ここで詳述する必要がないことは周知である。
【0115】
オプション２：フィンの薄化なし
上述のプロセス、特に内部応力ディープスペーサは、薄化なしのフィン構造体に適用することができる。上述の図１０に続いて、ゲート領域内における周囲の低い酸化物領域を、（図１８（ａ）に示すように）その上面が約６０ｎｍのＯＳＳの下になるまで下方にエッチングして、酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０によって覆われたフィン本体が露出し、フィン基部の一部になるようにする。次に、酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０をエッチング除去し、（図１８（ｃ）に示すように）フィン本体の側壁を露出させる。また、図１８（ｂ）は、図１８（ａ）に対応する上面図であり、図１８（ａ）は、図１８（ｂ）に示すＸ１方向の切断線に沿った断面図であり、図１８（ｃ）は、図１８（ｂ）に示すＹ方向の切断線に沿った断面図である。さらに、図１８（ｂ）に示すように、Ｘ方向の切断線に沿った断面図は、図１０（ａ）を参照することができるため、簡略化のためこれ以上の説明は省略する。
上述のプロセス、特に内部応力ディープスペーサは、薄化なしのフィン構造体に適用することができる。上述の図１０に続いて、ゲート領域内における周囲の低い酸化物領域を、（図１８（ａ）に示すように）その上面が約６０ｎｍのＯＳＳの下になるまで下方にエッチングして、酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０によって覆われたフィン本体が露出し、フィン基部の一部になるようにする。次に、酸化物スペーサ－１ ２０８／窒化物スペーサ－１ ２１０をエッチング除去し、（図１８（ｃ）に示すように）フィン本体の側壁を露出させる。また、図１８（ｂ）は、図１８（ａ）に対応する上面図であり、図１８（ａ）は、図１８（ｂ）に示すＸ１方向の切断線に沿った断面図であり、図１８（ｃ）は、図１８（ｂ）に示すＹ方向の切断線に沿った断面図である。さらに、図１８（ｂ）に示すように、Ｘ方向の切断線に沿った断面図は、図１０（ａ）を参照することができるため、簡略化のためこれ以上の説明は省略する。
【0116】
次に、図１９（ｂ）に示すように、狭いフィン構造体の上部の上の薄いパッド窒化物層及びパッド酸化物層２０４を除去する（例えば、半導体トランジスタ本体のフィンの約６ｎｍの幅）。また、図１９（ｂ）は、図１９（ａ）に対応する上面図であり、図１９（ａ）は、図１９（ｂ）に示すＹ方向の切断線に沿った断面図であり、図１９（ｃ）は、図１９（ｂ）に示すＹ２方向の切断線に沿った断面図である。さらに、図１９（ｂ）に示すように、Ｘ方向の切断線に沿った断面図は、図１２（ａ）を参照することができるため、簡略化のためこれ以上の説明は省略する。
【0117】
その後、図２０（ａ）に示すように、画定されたゲート領域内にゲート誘電層２００２（例えば、Ｈｉ－ｋ／酸化物ゲート誘電体材料）が形成され、ゲート導電材料（例えば、Ｎ＋ポリシリコン）２００４を堆積させ、次いでゲート導電材料２００４にＣＭＰ／エッチバックを施す。その後、ゲートキャップ層２００６の窒化物層２００６２及びハードマスク酸化物（ＨＭ＿酸化物）層２００６４を堆積させ、次いで、ＨＭ＿酸化物層２００６４の上部がパッド窒化物層２０６とそろうように、窒化物層２００６２及びハードマスク酸化物層２００６４にＣＭＰを施す。また、図２０（ｂ）は、図２０（ａ）に対応する上面図であり、図２０（ａ）は、図２０（ｂ）に示すＸ方向の切断線に沿った断面図であり、図２０（ｃ）は、図２０（ｂ）に示すＹ方向の切断線に沿った断面図である。ソース／ドレイン領域を形成する以降のプロセスについては、図１４、図１５、図１６、図１７で説明したプロセスと同様であるため、図示を省略する。
【0118】
要約すると、フィン本体の幅が精密かつ基部が頑丈な３Ｄトランジスタ構造が開示される。スケーリングによって寸法が狭くなっても、フィン本体は頑丈で、容易に曲げられないものであり得る。さらに、新しい３Ｄ ＦＥＴ構造体は、形成中にソース／ドレイン領域が良好に制限されるため、フィンピッチを小さくすることができ、したがって、半導体トランジスタの面積を減少させて、単位面積当たりのトランジスタが多くなり、トランジスタ当たりのコストが低くなるというムーアの法則からの要求を満足できる状態に近づくようになる。ドープされたソース及びドレインが少なくとも３つの側面でタングステン層に取り囲まれているため、ソース／ドレイン領域と金属プラグとの接触抵抗も低くなる。さらに、フィン構造体の垂直プロファイル（Ｚ方向）は階段状移行部を有し、フィン本体領域は矩形状である。チャネル領域又はゲート領域内のフィン本体の幅は、前述のフィンの薄化酸化によって良好に制御され、したがって、チャネル領域内には、狭い本体幅（チャネルとしてのフィン本体、例えば６ｎｍ）と、ソース／ドレイン領域のために確保される他方の広い本体幅（Ｓ／Ｄとしてのフィン本体、例えば９ｎｍ）とがある。したがって、本発明のフィン本体の水平プロファイル（Ｘ方向）も、階段状移行部を有する。
【0119】
従来のＦｉｎＦＥＴ構造と比較して、本発明による提案されたＦｉｎＦＥＴ構造は、以下の利点を有する。
【0120】
（１）内部応力ディープスペーサが溝内に形成又は充填され、内部応力ディープスペーサの幅が溝の幅によって制限される。
【0121】
（２）従来のＦｉｎＦＥＴ構造では、フィン本体の形状や寸法を制御することが困難であった。しかしながら、本発明に係るゲート構造体では、フィン本体の寸法や形状が良好に制御される。ゲート構造体内のフィン本体の幅は、水平エッチングプロセスによって良好に制御される（例えば、フィン本体の幅は、テクノロジノードが１０ｎｍを超えている一方で、３～６ｎｍ以内に容易に制御可能である）。さらに、ゲート構造体内のフィン本体の深さも、図４（ｃ）で述べた第１のディグエッチングによって容易に制御される。したがって、ゲート構造体内の本発明のフィン本体は、Ｙ方向プロファイルにおいて長方形状であり得、Ｘ方向プロファイルにおいては、薄化されたフィン本体とソース／ドレイン領域との間に丸い角部が存在する。
【0122】
（３）従来のＦｉｎＦＥＴ構造におけるフィン構造体は、特にテクノロジノードが１０ｎｍ以下まで下がった場合に容易に潰れる。それにもかかわらず、本発明では、フィン本体及びフィン基部は別々のエッチングステップによって形成又は画定され、したがって、ゲート領域内のフィン本体が薄化されても、活性領域の２つの端部において水平方向に延在する残りのフィン本体は、依然として酸化物スペーサ－１、窒化物スペーサ－１及びＳＴＩ領域によって保護されており、潰れることはほとんどない。さらに、フィン本体の下のフィン基部は、ＳＴＩ領域によって完全に取り囲まれており、フィン基部は頑丈な基部になっている。
【0123】
（４）従来のＦｉｎＦＥＴの結晶構造及びソース／ドレイン領域の寸法（イオン注入又は選択成長によるものにかかわらず）を制御することは困難である。一方、本発明では、ｎ型ＬＤＤ並びにｎ＋ドープソース領域及びドレイン領域は、＜１１０＞結晶構造に基づいて選択成長するだけである。さらに、ＳＴＩ領域の上部がＯＳＳよりも高いため、選択成長するｎ型ＬＤＤ及びｎ＋にドープされたソース及びドレイン領域は、ＳＴＩ領域の上に成長することなく、高いＳＴＩ領域によって制限される。
【0124】
（５）本発明では、ソース／ドレイン領域の幅がゲート領域内のフィン本体の幅よりも広いため、ソース／ドレイン領域の抵抗を許容範囲内に制御することができ、ソース／ドレイン領域の幅が広いことにより金属接触にも役立つ。
【0125】
（６）ゲート領域とドレイン／ソース領域との間に形成される余分なゲート－Ｄ／Ｓ容量がない。ｎ型ＬＤＤ領域の縁部をゲート領域に形成する適切な設計により、ゲートとドレイン／ソース領域との間のアンダーラップ又はオーバーラップのいずれかの懸念が少なくなる。
【0126】
本発明を実施形態を参照して例示及び説明したが、本発明は開示された実施形態に限定されるものではなく、逆に、添付の特許請求の範囲の趣旨及び範囲内に含まれる様々な修正及び同等の構成を網羅することを意図していることを理解されたい。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【外国語明細書】