特開 2024-76686 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024076686

(43)【公開日】2024-06-06

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H02M 7/48 20070101AFI20240530BHJP

   H01L 25/07 20060101ALI20240530BHJP

【ＦＩ】

H02M7/48 Z

H01L25/04 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022188366

(22)【出願日】2022-11-25

(71)【出願人】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】林 慧

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA21

5H770DA44

5H770JA19X

5H770PA22

5H770PA42

5H770QA01

5H770QA05

5H770QA08

5H770QA22

(57)【要約】

【課題】スイッチング速度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、回路基板と、前記回路基板に実装されたディスクリート型の第１スイッチング素子と、前記回路基板に実装されたディスクリート型の第２スイッチング素子と、を有し、前記第１スイッチング素子は、第１トランジスタと、前記第１トランジスタに接続された第１主端子および第２主端子と、を有し、前記第２スイッチング素子は、第２トランジスタと、前記第２トランジスタに接続された第３主端子および第４主端子と、を有し、前記第１主端子から前記第２主端子に電流が流れ、前記第３主端子から前記第４主端子に電流が流れ、前記第１スイッチング素子は第１面を備え、前記第２スイッチング素子は第２面を備え、前記第１面と前記第２面とが向かい合い、前記第１面に垂直な方向からの平面視で、前記第２主端子は、前記第１主端子の第１の側にあり、前記第４主端子は、前記第３主端子の前記第１の側とは反対の第２の側にある。
【選択図】図９

【特許請求の範囲】

【請求項1】

回路基板と、
前記回路基板に実装されたディスクリート型の第１スイッチング素子と、
前記回路基板に実装されたディスクリート型の第２スイッチング素子と、
を有し、
前記第１スイッチング素子は、
第１トランジスタと、
前記第１トランジスタに接続された第１主端子および第２主端子と、
を有し、
前記第２スイッチング素子は、
第２トランジスタと、
前記第２トランジスタに接続された第３主端子および第４主端子と、
を有し、
前記第１主端子から前記第２主端子に電流が流れ、
前記第３主端子から前記第４主端子に電流が流れ、
前記第１スイッチング素子は第１面を備え、
前記第２スイッチング素子は第２面を備え、
前記第１面と前記第２面とが向かい合い、
前記第１面に垂直な方向からの平面視で、
前記第２主端子は、前記第１主端子の第１の側にあり、
前記第４主端子は、前記第３主端子の前記第１の側とは反対の第２の側にある、
半導体装置。

【請求項2】

前記第１面に垂直な方向からの平面視で、
前記第３主端子は前記第１主端子よりも前記第２主端子に近く、
前記第１主端子は前記第３主端子よりも前記第４主端子に近い、
請求項１に記載の半導体装置。

【請求項3】

前記第１面に垂直な方向からの平面視で、
前記第１主端子の位置と前記第４主端子の位置とが重なり、
前記第２主端子の位置と前記第３主端子の位置とが重なる、
請求項１に記載の半導体装置。

【請求項4】

前記第１主端子と前記第４主端子との間に接続されたコンデンサを有する、
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２主端子と前記第３主端子とが接続されている、
請求項４に記載の半導体装置。

【請求項6】

前記第１主端子と前記第３主端子とが接続され、
前記第２主端子と前記第４主端子とが接続されている、
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項7】

前記第１スイッチング素子を冷却する第１冷却器と、
前記第２スイッチング素子を冷却する第２冷却器と、
を有する、
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項8】

前記第１冷却器と前記第２スイッチング素子との間に前記第１スイッチング素子があり、
前記第２冷却器と前記第１スイッチング素子との間に前記第２スイッチング素子がある、
請求項７に記載の半導体装置。

【請求項9】

前記回路基板に実装された第１制御素子と、
前記回路基板に実装された第２制御素子と、
を有し、
前記第１スイッチング素子は、前記第１トランジスタおよび前記第１制御素子に接続された第１制御端子を有し、
前記第２スイッチング素子は、前記第２トランジスタおよび前記第２制御素子に接続された第２制御端子を有する、
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項10】

前記第１面および前記第２面は、前記回路基板に垂直である、
請求項１から請求項３のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

トランジスタを含むディスクリート型のスイッチング素子を複数有する半導体装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１８／１８５８０５号

【発明の概要】

【発明が解決しようとする課題】

【0004】

近時、半導体装置に対して更なるスイッチング速度の向上が要請されている。

【0005】

本開示は、スイッチング速度を向上できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、回路基板と、前記回路基板に実装されたディスクリート型の第１スイッチング素子と、前記回路基板に実装されたディスクリート型の第２スイッチング素子と、を有し、前記第１スイッチング素子は、第１トランジスタと、前記第１トランジスタに接続された第１主端子および第２主端子と、を有し、前記第２スイッチング素子は、第２トランジスタと、前記第２トランジスタに接続された第３主端子および第４主端子と、を有し、前記第１主端子から前記第２主端子に電流が流れ、前記第３主端子から前記第４主端子に電流が流れ、前記第１スイッチング素子は第１面を備え、前記第２スイッチング素子は第２面を備え、前記第１面と前記第２面とが向かい合い、前記第１面に垂直な方向からの平面視で、前記第２主端子は、前記第１主端子の第１の側にあり、前記第４主端子は、前記第３主端子の前記第１の側とは反対の第２の側にある。

【発明の効果】

【0007】

本開示によれば、磁束を打ち消し合うことで寄生インダクタンスを低減し、寄生インダクタンスの低減に伴ってスイッチング速度を向上できる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１実施形態に係る半導体装置を示す斜視図である。

【図2】図２は、第１実施形態に係る半導体装置を示す断面図である。

【図3】図３は、第１実施形態に係る半導体装置を示す模式図である。

【図4】図４は、第１スイッチング素子を示す模式図である。

【図5】図５は、第２スイッチング素子を示す模式図である。

【図6】図６は、第１実施形態に係る半導体装置を示す回路図である。

【図7】図７は、第２実施形態に係る半導体装置を示す斜視図である。

【図8】図８は、第２実施形態に係る半導体装置を示す断面図である。

【図9】図９は、第２実施形態に係る半導体装置を示す模式図である。

【図10】図１０は、第３実施形態に係る半導体装置を示す斜視図である。

【図11】図１１は、第３実施形態に係る半導体装置を示す模式図である。

【図12】図１２は、第３実施形態に係る半導体装置を示す回路図である。

【図13】図１３は、第４実施形態に係る半導体装置を示す斜視図である。

【図14】図１４は、第４実施形態に係る半導体装置を示す模式図である。

【図15】図１５は、第４実施形態に係る半導体装置を示す回路図である。

【発明を実施するための形態】

【0009】

実施するための形態について、以下に説明する。

【0010】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"－"（バー）を数字の上に付すことによって表現されるが、本開示では数字の前に負の符号を付している。また、以下の説明では、ＸＹＺ直交座標系を用いるが、当該座標系は、説明のために定めるものであって、半導体装置の姿勢について限定するものではない。また、任意の点からみて、＋Ｚ側を上方、上側または上ということがあり、－Ｚ側を下方、下側または下ということがある。

【0011】

〔１〕 本開示の一態様に係る半導体装置は、回路基板と、前記回路基板に実装されたディスクリート型の第１スイッチング素子と、前記回路基板に実装されたディスクリート型の第２スイッチング素子と、を有し、前記第１スイッチング素子は、第１トランジスタと、前記第１トランジスタに接続された第１主端子および第２主端子と、を有し、前記第２スイッチング素子は、第２トランジスタと、前記第２トランジスタに接続された第３主端子および第４主端子と、を有し、前記第１主端子から前記第２主端子に電流が流れ、前記第３主端子から前記第４主端子に電流が流れ、前記第１スイッチング素子は第１面を備え、前記第２スイッチング素子は第２面を備え、前記第１面と前記第２面とが向かい合い、前記第１面に垂直な方向からの平面視で、前記第２主端子は、前記第１主端子の第１の側にあり、前記第４主端子は、前記第３主端子の前記第１の側とは反対の第２の側にある。

【0012】

スイッチング動作時に、第１スイッチング素子において、第１主端子から第１トランジスタを経由して第２主端子に電流が流れ、第２スイッチング素子においては、第３主端子から第２トランジスタを経由して第４主端子に電流が流れる。このとき、平面視で、第２主端子が第１主端子の第１の側にあり、第４主端子が第３主端子の第１の側とは反対の第２の側にあるため、第１スイッチング素子に生じる磁束の向きと、第２スイッチング素子に生じる磁束の向きとが逆になる。従って、これらの磁束が互いに打ち消し合い、寄生インダクタンスが低減される。このため、半導体装置のスイッチング動作の速度を向上できる。

【0013】

〔２〕 〔１〕において、前記第１面に垂直な方向からの平面視で、前記第３主端子は前記第１主端子よりも前記第２主端子に近く、前記第１主端子は前記第３主端子よりも前記第４主端子に近くてもよい。この場合、第１スイッチング素子に生じる磁束と第２スイッチング素子に生じる磁束とがより互いに打ち消し合いやすい。

【0014】

〔３〕 〔１〕において、前記第１面に垂直な方向からの平面視で、前記第１主端子の位置と前記第４主端子の位置とが重なり、前記第２主端子の位置と前記第３主端子の位置とが重なってもよい。この場合、第１スイッチング素子に生じる磁束と第２スイッチング素子に生じる磁束とがより一層互いに打ち消し合いやすい。

【0015】

〔４〕 〔１〕から〔３〕のいずれかにおいて、前記第１主端子と前記第４主端子との間に接続されたコンデンサを有してもよい。この場合、コンデンサがスナバコンデンサとして機能し、リンギングを抑制できる。

【0016】

〔５〕 〔４〕において、前記第２主端子と前記第３主端子とが接続されていてもよい。この場合、第１スイッチング素子と第２スイッチング素子とが直列に接続され、例えば、第１スイッチング素子を上アームに含み、第２スイッチング素子を下アームに含むハーフブリッジ回路を構成できる。

【0017】

〔６〕 〔１〕から〔３〕のいずれかにおいて、前記第１主端子と前記第３主端子とが接続され、前記第２主端子と前記第４主端子とが接続されていてもよい。この場合、第１スイッチング素子と第２スイッチング素子とが並列に接続され、例えば、第１スイッチング素子および第２スイッチング素子を、ハーフブリッジ回路の上アームまたは下アームに用いることができる。

【0018】

〔７〕 〔１〕から〔６〕のいずれかにおいて、前記第１スイッチング素子を冷却する第１冷却器と、前記第２スイッチング素子を冷却する第２冷却器と、を有してもよい。この場合、第１スイッチング素子および第２スイッチング素子の過度な温度上昇を抑制し、安定して動作させやすい。

【0019】

〔８〕 〔７〕において、前記第１冷却器と前記第２スイッチング素子との間に前記第１スイッチング素子があり、前記第２冷却器と前記第１スイッチング素子との間に前記第２スイッチング素子があってもよい。この場合、第１スイッチング素子および第２スイッチング素子を互いに近接して配置でき、磁束を打ち消しやすい。

【0020】

〔９〕 〔１〕から〔８〕のいずれかにおいて、前記回路基板に実装された第１制御素子と、前記回路基板に実装された第２制御素子と、を有し、前記第１スイッチング素子は、前記第１トランジスタおよび前記第１制御素子に接続された第１制御端子を有し、前記第２スイッチング素子は、前記第２トランジスタおよび前記第２制御素子に接続された第２制御端子を有してもよい。この場合、第１制御素子により第１スイッチング素子の動作を制御でき、第２制御素子により第２スイッチング素子の動作を制御できる。

【0021】

〔１０〕 〔１〕から〔９〕のいずれかにおいて、前記第１面および前記第２面は、前記回路基板に垂直であってもよい。この場合、ディスクリート型の第１スイッチング素子および第２スイッチング素子を狭い範囲内に配置しやすい。

【0022】

［本開示の実施形態］
（第１実施形態）
第１実施形態について説明する。第１実施形態は半導体装置に関する。第１実施形態は、例えば電力変換装置のハーフブリッジ回路に用いられる。図１は、第１実施形態に係る半導体装置を示す斜視図である。図２は、第１実施形態に係る半導体装置を示す断面図である。図３は、第１実施形態に係る半導体装置を示す模式図である。図４は、第１スイッチング素子を示す模式図である。図５は、第２スイッチング素子を示す模式図である。図２は、図３中のII-II線に沿った断面図に相当する。

【0023】

図１から図３に示すように、第１実施形態に係る半導体装置１は、主として、回路基板１１と、ディスクリート型の第１スイッチング素子１００と、ディスクリート型の第２スイッチング素子２００とを有する。半導体装置１は、更に、コンデンサ２１と、第１冷却器１６１と、第２冷却器２６１と、第１ゲートドライバ１６２と、第２ゲートドライバ２６２とを有する。

【0024】

図４に示すように、第１スイッチング素子１００は、主として、ドレイン端子１１１（Ｄ）と、ソース端子１１２（Ｓ）と、ゲート端子１１３（Ｇ）と、ダイパッド１１４と、第１トランジスタ１１０と、複数のソースワイヤ１４２と、ゲートワイヤ１４３と、封止樹脂１５０とを有する。図４では、封止樹脂１５０を透視している。ダイパッド１１４は、ＹＺ面に平行な金属板から構成されており、Ｙ軸方向に平行な２辺およびＺ軸方向に平行な２辺を備えた矩形状の平面形状を有する。ドレイン端子１１１は、ＹＺ面に平行な金属板から構成されており、Ｚ軸方向に平行な長辺を備えた矩形状の平面形状を有する。ドレイン端子１１１は、ダイパッド１１４の－Ｚ側の辺の中心部につながっている。ドレイン端子１１１は、例えばダイパッド１１４と一体に構成されている。ソース端子１１２は、ＹＺ面に平行な金属板から構成されており、Ｚ軸方向に平行な長辺を備えた矩形状の平面形状を有する。ソース端子１１２は、ドレイン端子１１１およびダイパッド１１４から離れている。ソース端子１１２は、ドレイン端子１１１の＋Ｙ側３１かつダイパッド１１４の－Ｚ側にある。ゲート端子１１３は、ＹＺ面に平行な金属板から構成されており、Ｚ軸方向に平行な長辺を備えた矩形状の平面形状を有する。ゲート端子１１３は、ドレイン端子１１１およびダイパッド１１４から離れている。ゲート端子１１３は、ドレイン端子１１１の－Ｙ側３１かつダイパッド１１４の－Ｚ側にある。ドレイン端子１１１は第１主端子の一例であり、ソース端子１１２は第２主端子の一例であり、ゲート端子１１３は第１制御端子の一例である。＋Ｙ側３１は第１の側の一例である。

【0025】

第１トランジスタ１１０は、例えばＭＯＳ（metal-oxide-semiconductor）型電界効果トランジスタ（field effect transistor：ＦＥＴ）である。第１トランジスタ１１０は、例えば直方体状の立体形状を有しており、ダイパッド１１４の＋Ｘ側の面に搭載されている。第１トランジスタ１１０は、－Ｘ側の面にドレインパッド（図示せず）を有し、＋Ｘ側の面に、ソースパッド１３２と、ゲートパッド１３３とを有する。ドレインパッドは導電性接合材（図示せず）によりダイパッド１１４に接続されている。ソースパッド１３２は複数のソースワイヤ１４２によりソース端子１１２に接続されている。ゲートパッド１３３はゲートワイヤ１４３によりゲート端子１１３に接続されている。

【0026】

封止樹脂１５０は、第１トランジスタ１１０と、複数のソースワイヤ１４２と、ゲートワイヤ１４３と、ダイパッド１１４と、ドレイン端子１１１の一部分と、ソース端子１１２の一部分と、ゲート端子１１３の一部分とを封止する。第１スイッチング素子１００は＋Ｘ側に第１面１２０を有する。封止樹脂１５０が第１面１２０を構成する。

【0027】

図５に示すように、第２スイッチング素子２００は、主として、ドレイン端子２１１（Ｄ）と、ソース端子２１２（Ｓ）と、ゲート端子２１３（Ｇ）と、ダイパッド２１４と、第２トランジスタ２１０と、複数のソースワイヤ２４２と、ゲートワイヤ２４３と、封止樹脂２５０とを有する。図５では、封止樹脂２５０を透視している。ダイパッド２１４は、ＹＺ面に平行な金属板から構成されており、Ｙ軸方向に平行な２辺およびＺ軸方向に平行な２辺を備えた矩形状の平面形状を有する。ドレイン端子２１１は、ＹＺ面に平行な金属板から構成されており、Ｚ軸方向に平行な長辺を備えた矩形状の平面形状を有する。ドレイン端子２１１は、ダイパッド２１４の－Ｚ側の辺の中心部につながっている。ドレイン端子２１１は、例えばダイパッド２１４と一体に構成されている。ソース端子２１２は、ＹＺ面に平行な金属板から構成されており、Ｚ軸方向に平行な長辺を備えた矩形状の平面形状を有する。ソース端子２１２は、ドレイン端子２１１およびダイパッド２１４から離れている。ソース端子２１２は、ドレイン端子２１１の－Ｙ側３２かつダイパッド２１４の－Ｚ側にある。ゲート端子２１３は、ＹＺ面に平行な金属板から構成されており、Ｚ軸方向に平行な長辺を備えた矩形状の平面形状を有する。ゲート端子２１３は、ドレイン端子２１１およびダイパッド２１４から離れている。ゲート端子２１３は、ドレイン端子２１１の＋Ｙ側３１かつダイパッド２１４の－Ｚ側にある。ドレイン端子２１１は第３主端子の一例であり、ソース端子２１２は第４主端子の一例であり、ゲート端子２１３は第２制御端子の一例である。－Ｙ側３２は第２の側の一例である。

【0028】

第２トランジスタ２１０は、例えばＭＯＳ型ＦＥＴである。第２トランジスタ２１０は、例えば直方体状の立体形状を有しており、ダイパッド２１４の－Ｘ側の面に搭載されている。第２トランジスタ２１０は、＋Ｘ側の面にドレインパッド（図示せず）を有し、－Ｘ側の面に、ソースパッド２３２と、ゲートパッド２３３とを有する。ドレインパッドは導電性接合材（図示せず）によりダイパッド２１４に接続されている。ソースパッド２３２は複数のソースワイヤ２４２によりソース端子２１２に接続されている。ゲートパッド２３３はゲートワイヤ２４３によりゲート端子２１３に接続されている。

【0029】

封止樹脂２５０は、第２トランジスタ２１０と、複数のソースワイヤ２４２と、ゲートワイヤ２４３と、ダイパッド２１４と、ドレイン端子２１１の一部分と、ソース端子２１２の一部分と、ゲート端子２１３の一部分とを封止する。第２スイッチング素子２００は－Ｘ側に第２面２２０を有する。封止樹脂１５０が第１面１２０を構成する。

【0030】

回路基板１１は、ドレイン端子１１１が接続される端子と、ソース端子１１２が接続される端子と、ゲート端子１１３が接続される端子と、ドレイン端子２１１が接続される端子と、ソース端子２１２が接続される端子と、ゲート端子２１３が接続される端子とを有する。図１および図３に示すように、第１スイッチング素子１００は、ソース端子１１２がドレイン端子１１１の＋Ｙ側３１に位置し、ゲート端子１１３がドレイン端子１１１の－Ｙ側３２に位置するようにして、回路基板１１に実装されている。第２スイッチング素子２００は、ソース端子２１２がドレイン端子２１１の－Ｙ側３２に位置し、ゲート端子２１３がドレイン端子２１１の＋Ｙ側３１に位置するようにして、回路基板１１に実装されている。そして、第１スイッチング素子１００の第１面１２０と第２スイッチング素子２００の第２面２２０とが向かい合っている。第１面１２０および第２面２２０は回路基板１１に垂直である。より詳細には、第１面１２０および第２面２２０は回路基板１１の＋Ｚ側の主面１１Ａに垂直である。

【0031】

半導体装置１では、図２および図３に示すように、第１スイッチング素子１００のゲート端子１１３と第２スイッチング素子２００のソース端子２１２とが、ＺＸ面に平行な平面内にあり、ソース端子２１２がゲート端子１１３の＋Ｘ側にある。第１スイッチング素子１００のドレイン端子１１１と第２スイッチング素子２００のドレイン端子２１１とが、ＺＸ面に平行な他の平面内にあり、ドレイン端子２１１がドレイン端子１１１の＋Ｘ側にある。第１スイッチング素子１００のソース端子１１２と第２スイッチング素子２００のゲート端子２１３とが、ＺＸ面に平行な更に他の平面内にあり、ゲート端子２１３がソース端子１１２の＋Ｘ側にある。

【0032】

このように、第１面１２０に垂直な方向からの平面視で、ソース端子１１２はドレイン端子１１１の＋Ｙ側３１にあり、ソース端子２１２はドレイン端子２１１の＋Ｙ側３１とは反対の－Ｙ側３２にある。

【0033】

第１冷却器１６１は、第１スイッチング素子１００の－Ｘ側の面に取り付けられている。第１冷却器１６１は回路基板１１から離れている。第１冷却器１６１は、例えばねじ止めにより第１スイッチング素子１００に固定されている。第２冷却器２６１は、第２スイッチング素子２００の＋Ｘ側の面に取り付けられている。第２冷却器２６１は回路基板１１から離れている。第２冷却器２６１は、例えばねじ止めにより第２スイッチング素子２００に固定されている。すなわち、第１冷却器１６１と第２スイッチング素子２００との間に第１スイッチング素子１００があり、第２冷却器２６１と第１スイッチング素子１００との間に第２スイッチング素子２００がある。第１冷却器１６１は第１スイッチング素子１００を冷却し、第２冷却器２６１は第２スイッチング素子２００を冷却する。

【0034】

第１ゲートドライバ１６２および第２ゲートドライバ２６２は、回路基板１１の＋Ｚ側の主面１１Ａに実装されている。例えば、第１ゲートドライバ１６２は第１冷却器１６１の－Ｚ側にあり、第２ゲートドライバ２６２は第２冷却器２６１の－Ｚ側にある。第１ゲートドライバ１６２は第１制御素子の一例であり、第２ゲートドライバ２６２は第２制御素子の一例である。

【0035】

コンデンサ２１は、回路基板１１の－Ｚ側の主面１１Ｂに実装されている。コンデンサ２１は、回路基板１１の＋Ｚ側の主面１１Ａに垂直な方向からの平面視で、第１スイッチング素子１００と第２スイッチング素子２００との間にある。コンデンサ２１は、後述のように、第１スイッチング素子１００のドレイン端子１１１と第２スイッチング素子２００のソース端子２１２との間に接続されている。

【0036】

ここで、第１実施形態に係る半導体装置１の回路構成について説明する。第１実施形態に係る半導体装置１はハーフブリッジ回路を構成する。図６は、第１実施形態に係る半導体装置を示す回路図である。なお、図６に示す回路は、回路基板１１に形成された配線を含む。

【0037】

図６に示すように、第１トランジスタ１１０のドレイン端子１１１がＰ端子５１に接続され、第２トランジスタ２１０のソース端子２１２がＮ端子５２に接続されている。つまり、Ｐ端子５１とＮ端子５２との間に第１トランジスタ１１０および第２トランジスタ２１０が直列に接続されている。第１トランジスタ１１０のソース端子１１２および第２トランジスタ２１０のドレイン端子２１１がＯ端子５３に接続されている。コンデンサ２１がドレイン端子１１１とソース端子２１２との間に接続されている。第１トランジスタ１１０が還流ダイオード１１８を含んでもよく、第２トランジスタ２１０が還流ダイオード２１８を含んでもよい。第１トランジスタ１１０のゲート端子１１３に第１ゲートドライバ１６２が接続され、第２トランジスタ２１０のゲート端子２１３に第２ゲートドライバ２６２が接続されている。

【0038】

第１実施形態では、第１ゲートドライバ１６２により第１スイッチング素子１００が制御され、第２ゲートドライバ２６２により第２スイッチング素子２００が制御される。そして、スイッチング動作時に、第１スイッチング素子１００において、図４に示すように、ドレイン端子１１１から第１トランジスタ１１０を経由してソース端子１１２に電流Ｉ１が流れる。この結果、図３および図４に示すように、電流Ｉ１のパワーループの内側に－Ｘ側を向く磁束Ｈ１が発生する。また、第２スイッチング素子２００においては、図５に示すように、ドレイン端子２１１から第２トランジスタ２１０を経由してソース端子２１２に電流Ｉ２が流れる。この結果、図３および図４に示すように、電流Ｉ２のパワーループの内側に＋Ｘ側を向く磁束Ｈ２が発生する。従って、Ｘ軸に沿う方向で、磁束Ｈ１と磁束Ｈ２とが打ち消し合い、パワーループインダクタンスが低減される。このため、スイッチング動作の速度を向上できる。

【0039】

ドレイン端子１１１とソース端子２１２との間にコンデンサ２１が接続されている。このため、コンデンサ２１がスナバコンデンサとして機能し、リンギングを抑制できる。

【0040】

第１冷却器１６１および第２冷却器２６１が設けられている。このため、第１スイッチング素子１００および第２スイッチング素子２００の過度な温度上昇を抑制し、安定して動作させやすい。また、第１冷却器１６１と第２スイッチング素子２００との間に第１スイッチング素子１００があり、第２冷却器２６１と第１スイッチング素子１００との間に第２スイッチング素子２００がある。このため、第１スイッチング素子１００および第２スイッチング素子２００を互いに近接して配置でき、磁束を打ち消しやすい。

【0041】

第１面１２０および第２面２２０が回路基板１１に垂直である。このため、ディスクリート型の第１スイッチング素子１００および第２スイッチング素子２００を狭い範囲内に配置しやすい。つまり、省スペース化に好適である。

【0042】

（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１スイッチング素子１００および第２スイッチング素子２００の配置の点で第１実施形態と相違する。図７は、第２実施形態に係る半導体装置を示す斜視図である。図８は、第２実施形態に係る半導体装置を示す断面図である。図９は、第２実施形態に係る半導体装置を示す模式図である。図８は、図９中のVIII-VIII線に沿った断面図に相当する。

【0043】

第２実施形態に係る半導体装置２でも、図７および図９に示すように、第１スイッチング素子１００は、ソース端子１１２がドレイン端子１１１の＋Ｙ側３１に位置し、ゲート端子１１３がドレイン端子１１１の－Ｙ側３２に位置するようにして、回路基板１１に実装されている。第２スイッチング素子２００は、ソース端子２１２がドレイン端子２１１の－Ｙ側３２に位置し、ゲート端子２１３がドレイン端子２１１の＋Ｙ側３１に位置するようにして、回路基板１１に実装されている。そして、第１スイッチング素子１００の第１面１２０と第２スイッチング素子２００の第２面２２０とが向かい合っている。

【0044】

図８および図９に示すように、半導体装置２では、回路基板１１に設けられた端子の位置が半導体装置１とは相違しており、第１スイッチング素子１００のドレイン端子１１１と第２スイッチング素子２００のソース端子２１２とが、ＺＸ面に平行な平面内にあり、ソース端子２１２がドレイン端子１１１の＋Ｘ側にある。第１スイッチング素子１００のソース端子１１２と第２スイッチング素子２００のドレイン端子２１１とが、ＺＸ面に平行な他の平面内にあり、ドレイン端子２１１がソース端子１１２の＋Ｘ側にある。

【0045】

このように、半導体装置２では、第１面１２０に垂直な方向からの平面視で、ドレイン端子２１１はドレイン端子１１１よりもソース端子１１２に近く、ドレイン端子１１１はドレイン端子２１１よりもソース端子２１２に近い。より具体的には、第１面１２０に垂直な方向からの平面視で、ドレイン端子１１１の位置とソース端子２１２の位置とが重なり、ソース端子１１２の位置とドレイン端子２１１の位置とが重なっている。

【0046】

第２実施形態の他の構成は第１実施形態と同一である。

【0047】

第２実施形態でも、第１ゲートドライバ１６２により第１スイッチング素子１００が制御され、第２ゲートドライバ２６２により第２スイッチング素子２００が制御される。そして、スイッチング動作時に、図９に示すように、電流Ｉ１（図４参照）のパワーループの内側に－Ｘ側を向く磁束Ｈ１が発生し、電流Ｉ２（図５参照）のパワーループの内側に＋Ｘ側を向く磁束Ｈ２が発生する。第２実施形態では、第１実施形態と比べて、Ｙ軸方向での磁束Ｈ１の位置と磁束Ｈ２の位置との一致度が高い。従って、磁束Ｈ１と磁束Ｈ２とがより打ち消し合い、パワーループインダクタンスがより低減される。このため、スイッチング動作の速度をより向上できる。

【0048】

（第３実施形態）
第３実施形態について説明する。第３実施形態は半導体装置に関する。第３実施形態は、例えばハーフブリッジ回路の上アームに用いられる。図１０は、第３実施形態に係る半導体装置を示す斜視図である。図１１は、第３実施形態に係る半導体装置を示す模式図である。

【0049】

図１０および図１１に示すように、第３実施形態に係る半導体装置３は、主として、回路基板１３と、ディスクリート型の第１スイッチング素子３００と、ディスクリート型の第２スイッチング素子４００とを有する。半導体装置３は、更に、第１冷却器３６１と、第２冷却器４６１と、第１ゲートドライバ３６２と、第２ゲートドライバ４６２とを有する。

【0050】

第１スイッチング素子３００は第１スイッチング素子１００と同一の構成を備え、第２スイッチング素子４００は第２スイッチング素子２００と同一の構成を備える。

【0051】

回路基板１３は、回路基板１１と同じく、ドレイン端子１１１が接続される端子と、ソース端子１１２が接続される端子と、ゲート端子１１３が接続される端子と、ドレイン端子２１１が接続される端子と、ソース端子２１２が接続される端子と、ゲート端子２１３が接続される端子とを有する。図１１に示すように、第１スイッチング素子３００は、ソース端子１１２がドレイン端子１１１の＋Ｙ側３１に位置し、ゲート端子１１３がドレイン端子１１１の－Ｙ側３２に位置するようにして、回路基板１３に実装されている。第２スイッチング素子４００は、ソース端子２１２がドレイン端子２１１の－Ｙ側３２に位置し、ゲート端子２１３がドレイン端子２１１の＋Ｙ側３１に位置するようにして、回路基板１３に実装されている。そして、第１スイッチング素子３００の第１面１２０と第２スイッチング素子４００の第２面２２０とが向かい合っている。第１面１２０および第２面２２０は回路基板１３に垂直である。より詳細には、第１面１２０および第２面２２０は回路基板１３の＋Ｚ側の主面１３Ａに垂直である。

【0052】

図１１に示すように、半導体装置３では、第１スイッチング素子３００のドレイン端子１１１と第２スイッチング素子４００のソース端子２１２とが、ＺＸ面に平行な平面内にあり、ソース端子２１２がドレイン端子１１１の＋Ｘ側にある。第１スイッチング素子３００のソース端子１１２と第２スイッチング素子４００のドレイン端子２１１とが、ＺＸ面に平行な他の平面内にあり、ドレイン端子２１１がソース端子１１２の＋Ｘ側にある。

【0053】

第１冷却器３６１は、第１スイッチング素子３００の－Ｘ側の面に取り付けられている。第１冷却器３６１は回路基板１３から離れている。第１冷却器３６１は、例えばねじ止めにより第１スイッチング素子３００に固定されている。第２冷却器４６１は、第２スイッチング素子４００の＋Ｘ側の面に取り付けられている。第２冷却器４６１は回路基板１３から離れている。第２冷却器４６１は、例えばねじ止めにより第２スイッチング素子４００に固定されている。すなわち、第１冷却器３６１と第２スイッチング素子４００との間に第１スイッチング素子３００があり、第２冷却器４６１と第１スイッチング素子３００との間に第２スイッチング素子４００がある。第１冷却器３６１は第１スイッチング素子３００を冷却し、第２冷却器４６１は第２スイッチング素子４００を冷却する。

【0054】

第１ゲートドライバ３６２および第２ゲートドライバ４６２は、回路基板１３の＋Ｚ側の主面１３Ａに実装されている。例えば、第１ゲートドライバ３６２は第１冷却器３６１の－Ｚ側にあり、第２ゲートドライバ４６２は第２冷却器４６１の－Ｚ側にある。第１ゲートドライバ３６２は第１制御素子の一例であり、第２ゲートドライバ４６２は第２制御素子の一例である。

【0055】

ここで、第３実施形態に係る半導体装置３の回路構成について説明する。第３実施形態に係る半導体装置３はハーフブリッジ回路の上アームを構成する。図１２は、第３実施形態に係る半導体装置を示す回路図である。なお、図１２に示す回路は、回路基板１３に形成された配線を含む。

【0056】

図１２に示すように、第１トランジスタ１１０のドレイン端子１１１および第２トランジスタ２１０のドレイン端子２１１がＰ端子５１に接続されている。第１トランジスタ１１０のソース端子１１２および第２トランジスタ２１０のソース端子２１２がＯ端子５３に接続されている。つまり、Ｐ端子５１とＯ端子５３との間に第１トランジスタ１１０および第２トランジスタ２１０が並列に接続されている。第１トランジスタ１１０のゲート端子１１３に第１ゲートドライバ３６２が接続され、第２トランジスタ２１０のゲート端子２１３に第２ゲートドライバ４６２が接続されている。

【0057】

第３実施形態では、第１ゲートドライバ３６２により第１スイッチング素子３００が制御され、第２ゲートドライバ４６２により第２スイッチング素子４００が制御される。そして、スイッチング動作時に、第１スイッチング素子３００において、ドレイン端子１１１から第１トランジスタ１１０を経由してソース端子１１２に電流Ｉ１（図４参照）が流れる。この結果、図１１に示すように、電流Ｉ１のパワーループの内側に－Ｘ側を向く磁束Ｈ１が発生する。また、第２スイッチング素子４００においては、ドレイン端子２１１から第２トランジスタ２１０を経由してソース端子２１２に電流Ｉ２（図５参照）が流れる。この結果、図１１に示すように、電流Ｉ２のパワーループの内側に＋Ｘ側を向く磁束Ｈ２が発生する。従って、第２実施形態と同じく、Ｘ軸に沿う方向で、磁束Ｈ１と磁束Ｈ２とが打ち消し合い、パワーループインダクタンスが低減される。このため、スイッチング動作の速度を向上できる。

【0058】

（第４実施形態）
第４実施形態について説明する。第４実施形態は半導体装置に関する。第４実施形態は、例えばハーフブリッジ回路の下アームに用いられる。図１３は、第４実施形態に係る半導体装置を示す斜視図である。図１４は、第４実施形態に係る半導体装置を示す模式図である。

【0059】

図１３および図１４に示すように、第４実施形態に係る半導体装置４は、主として、回路基板１４と、ディスクリート型の第１スイッチング素子５００と、ディスクリート型の第２スイッチング素子６００とを有する。半導体装置４は、更に、第１冷却器５６１と、第２冷却器６６１と、第１ゲートドライバ５６２と、第２ゲートドライバ６６２とを有する。

【0060】

第１スイッチング素子５００は第１スイッチング素子１００と同一の構成を備え、第２スイッチング素子６００は第２スイッチング素子２００と同一の構成を備える。

【0061】

回路基板１４は、回路基板１１と同じく、ドレイン端子１１１が接続される端子と、ソース端子１１２が接続される端子と、ゲート端子１１３が接続される端子と、ドレイン端子２１１が接続される端子と、ソース端子２１２が接続される端子と、ゲート端子２１３が接続される端子とを有する。図１４に示すように、第１スイッチング素子５００は、ソース端子１１２がドレイン端子１１１の＋Ｙ側３１に位置し、ゲート端子１１３がドレイン端子１１１の－Ｙ側３２に位置するようにして、回路基板１４に実装されている。第２スイッチング素子６００は、ソース端子２１２がドレイン端子２１１の－Ｙ側３２に位置し、ゲート端子２１３がドレイン端子２１１の＋Ｙ側３１に位置するようにして、回路基板１４に実装されている。そして、第１スイッチング素子５００の第１面１２０と第２スイッチング素子６００の第２面２２０とが向かい合っている。第１面１２０および第２面２２０は回路基板１４に垂直である。より詳細には、第１面１２０および第２面２２０は回路基板１４の＋Ｚ側の主面１４Ａに垂直である。

【0062】

図１４に示すように、半導体装置４では、第１スイッチング素子５００のドレイン端子１１１と第２スイッチング素子６００のソース端子２１２とが、ＺＸ面に平行な平面内にあり、ソース端子２１２がドレイン端子１１１の＋Ｘ側にある。第１スイッチング素子５００のソース端子１１２と第２スイッチング素子６００のドレイン端子２１１とが、ＺＸ面に平行な他の平面内にあり、ドレイン端子２１１がソース端子１１２の＋Ｘ側にある。

【0063】

第１冷却器５６１は、第１スイッチング素子５００の－Ｘ側の面に取り付けられている。第１冷却器５６１は回路基板１４から離れている。第１冷却器５６１は、例えばねじ止めにより第１スイッチング素子５００に固定されている。第２冷却器６６１は、第２スイッチング素子６００の＋Ｘ側の面に取り付けられている。第２冷却器６６１は回路基板１４から離れている。第２冷却器６６１は、例えばねじ止めにより第２スイッチング素子６００に固定されている。すなわち、第１冷却器５６１と第２スイッチング素子６００との間に第１スイッチング素子５００があり、第２冷却器６６１と第１スイッチング素子５００との間に第２スイッチング素子６００がある。第１冷却器５６１は第１スイッチング素子５００を冷却し、第２冷却器６６１は第２スイッチング素子６００を冷却する。

【0064】

第１ゲートドライバ５６２および第２ゲートドライバ６６２は、回路基板１４の＋Ｚ側の主面１４Ａに実装されている。例えば、第１ゲートドライバ５６２は第１冷却器５６１の－Ｚ側にあり、第２ゲートドライバ６６２は第２冷却器６６１の－Ｚ側にある。第１ゲートドライバ５６２は第１制御素子の一例であり、第２ゲートドライバ６６２は第２制御素子の一例である。

【0065】

ここで、第４実施形態に係る半導体装置４の回路構成について説明する。第４実施形態に係る半導体装置４はハーフブリッジ回路の下アームを構成する。図１５は、第４実施形態に係る半導体装置を示す回路図である。なお、図１５に示す回路は、回路基板１４に形成された配線を含む。

【0066】

図１５に示すように、第１トランジスタ１１０のドレイン端子１１１および第２トランジスタ２１０のドレイン端子２１１がＯ端子５３に接続されている。第１トランジスタ１１０のソース端子１１２および第２トランジスタ２１０のソース端子２１２がＮ端子５２に接続されている。つまり、Ｏ端子５３とＮ端子５２との間に第１トランジスタ１１０および第２トランジスタ２１０が並列に接続されている。第１トランジスタ１１０のゲート端子１１３に第１ゲートドライバ５６２が接続され、第２トランジスタ２１０のゲート端子２１３に第２ゲートドライバ６６２が接続されている。

【0067】

第４実施形態では、第１ゲートドライバ５６２により第１スイッチング素子５００が制御され、第２ゲートドライバ６６２により第２スイッチング素子６００が制御される。そして、スイッチング動作時に、第１スイッチング素子５００において、ドレイン端子１１１から第１トランジスタ１１０を経由してソース端子１１２に電流Ｉ１（図４参照）が流れる。この結果、図１４に示すように、電流Ｉ１のパワーループの内側に－Ｘ側を向く磁束Ｈ１が発生する。また、第２スイッチング素子４００においては、ドレイン端子２１１から第２トランジスタ２１０を経由してソース端子２１２に電流Ｉ２（図５参照）が流れる。この結果、図１４に示すように、電流Ｉ２のパワーループの内側に＋Ｘ側を向く磁束Ｈ２が発生する。従って、第２実施形態と同じく、Ｘ軸に沿う方向で、磁束Ｈ１と磁束Ｈ２とが打ち消し合い、パワーループインダクタンスが低減される。このため、スイッチング動作の速度を向上できる。

【0068】

第３実施形態に係る半導体装置３と第４実施形態に係る半導体装置４とを組み合わせることで、ハーフブリッジ回路を構成してもよい。

【0069】

本開示において、第１トランジスタおよび第２トランジスタとして、絶縁ゲート型バイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）が用いられてもよい。ＩＧＢＴが用いられる場合、コレクタに接続される端子が第１主端子または第３主端子の一例であり、エミッタに接続される端子が第２主端子または第４主端子の一例である。

【0070】

第１スイッチング素子および第２スイッチング素子が実装された第１回路基板とは別に、第１ゲートドライバ（第１制御素子）が実装された第２回路基板と、第２ゲートドライバ（第２制御素子）が実装された第３回路基板とが用いられてもよい。この場合、第１回路基板、第２回路基板および第３回路基板をまとめて一つの回路基板とみなすことができる。

【0071】

以上、実施形態について詳述したが、本開示は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。

【符号の説明】

【0072】

１、２、３、４ 半導体装置
１１、１３、１４ 回路基板
１１Ａ、１１Ｂ、１３Ａ、１４Ａ 主面
２１ コンデンサ
３１ ＋Ｙ側（第１の側）
３２ －Ｙ側（第２の側）
５１ Ｐ端子
５２ Ｎ端子
５３ Ｏ端子
１００、３００、５００ 第１スイッチング素子
１１０ 第１トランジスタ
１１１ ドレイン端子（第１主端子）
１１２ ソース端子（第２主端子）
１１３ ゲート端子（第１制御端子）
１１４ ダイパッド
１１８ 還流ダイオード
１２０ 第１面
１３２ ソースパッド
１３３ ゲートパッド
１４２ ソースワイヤ
１４３ ゲートワイヤ
１５０ 封止樹脂
１６１、３６１、５６１ 第１冷却器
１６２、３６２、５６２ 第１ゲートドライバ（第１制御素子）
２００、４００、６００ 第２スイッチング素子
２１０ 第２トランジスタ
２１１ ドレイン端子（第３主端子）
２１２ ソース端子（第４主端子）
２１３ ゲート端子（第２制御端子）
２１４ ダイパッド
２１８ 還流ダイオード
２２０ 第２面
２３２ ソースパッド
２３３ ゲートパッド
２４２ ソースワイヤ
２４３ ゲートワイヤ
２５０ 封止樹脂
２６１、４６１、６６１ 第２冷却器
２６２、４６２、６６２ 第２ゲートドライバ（第２制御素子）
Ｈ１、Ｈ２ 磁束
Ｉ１、Ｉ２ 電流

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】