特開 2024-76993 多層及び多機能パッシベーションを有するＳＩＣベースの電子デバイス、及び電子デバイスを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024076993

(43)【公開日】2024-06-06

(54)【発明の名称】多層及び多機能パッシベーションを有するＳＩＣベースの電子デバイス、及び電子デバイスを製造する方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20240530BHJP

   H01L 29/861 20060101ALI20240530BHJP

   H01L 29/06 20060101ALI20240530BHJP

   H01L 29/47 20060101ALI20240530BHJP

【ＦＩ】

H01L29/86 301F

H01L29/86 301D

H01L29/91 F

H01L29/91 K

H01L29/86 301E

H01L29/06 301G

H01L29/06 301V

H01L29/48 D

H01L29/48 F

H01L29/48 E

H01L29/48 M

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023196838

(22)【出願日】2023-11-20

(31)【優先権主張番号】102022000024396

(32)【優先日】2022-11-25

(33)【優先権主張国・地域又は機関】IT

(31)【優先権主張番号】18/505,569

(32)【優先日】2023-11-09

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】312014443

【氏名又は名称】エスティーマイクロエレクトロニクス インターナショナル エヌ．ブイ．

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(74)【代理人】

【識別番号】100126480

【弁理士】

【氏名又は名称】佐藤 睦

(72)【発明者】

【氏名】ベロッキ，ガブリエル

(72)【発明者】

【氏名】ラスクナ，シモーネ

(72)【発明者】

【氏名】プグリージ，ヴァレリア

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104BB01

4M104BB02

4M104BB04

4M104BB05

4M104BB14

4M104CC01

4M104CC03

4M104EE06

4M104EE16

4M104EE18

(57)【要約】

【課題】 電子デバイスのパッシベーション層の密着性を向上させることである。
【解決手段】 電子デバイスであって、シリコンカーバイド基板を含む固体本体であって、基板上に電子デバイスの電気的端子を更に含む、固体本体と、電気的端子上の、第１の材料のパッシベーション層と、パッシベーション層及び固体本体に結合された第１の密着改善層であって、第１の材料に対する密着の予め定められた特性を有する第２の材料のものであり、パッシベーション層及び固体本体を一緒に接合するように構成されている、第１の密着改善層と、を備える、電子デバイス。

【特許請求の範囲】

【請求項1】

電子デバイスであって、
固体本体であって前記固体本体上に前記電子デバイスの電気的端子を含む固体本体と、
前記電気的端子上の、第１の材料のパッシベーション層であって、上面と、前記固体本体に面する下面と、前記上面を前記下面に接続する側面とを有する、パッシベーション層と、
前記パッシベーション層及び前記固体本体に結合された第１の密着改善層であって、前記第１の材料に対する密着の選択された特性を有する第２の材料を含み、前記パッシベーション層及び前記固体本体を一緒に接合するように構成されている、第１の密着改善層と、を備える、電子デバイス。

【請求項2】

前記第１の密着改善層は、前記固体本体と前記パッシベーション層との間に延在しており、前記パッシベーション層に直接接触している、請求項１に記載の電子デバイス。

【請求項3】

前記第１の密着改善層は、前記パッシベーション層の前記上面上、前記パッシベーション層の前記側面上、及び前記パッシベーション層の前記側面に対して横方向の前記固体本体上に、連続的に延在する、請求項１に記載の電子デバイス。

【請求項4】

第２の密着改善層を更に備え、前記第２の密着改善層は、前記パッシベーション層の前記上面上、前記パッシベーション層の前記側面上、及び前記パッシベーション層の前記側面に対して横方向の前記固体本体上に、連続的に延在する、請求項２に記載の電子デバイス。

【請求項5】

前記第１の密着改善層は、前記パッシベーション層の前記下面に、かつ前記パッシベーション層の前記側面に対して横方向の前記固体本体上に延在しており、
第２の密着改善層を更に備え、前記第２の密着改善層は、前記パッシベーション層の前記上面上、前記パッシベーション層の前記側面上、及び前記パッシベーション層の前記側面に対して横方向の前記第１の密着改善層上に、連続的に延在する、る、請求項２に記載の電子デバイス。

【請求項6】

前記パッシベーション層を通過し、前記第１の密着改善層及び前記第２の密着改善層に物理的に結合された１つ以上の結合構造体を更に備える、請求項４に記載の電子デバイス。

【請求項7】

前記１つ以上の結合構造体は、前記第２の密着改善層と同じ材料の柱である、請求項６に記載の電子デバイス。

【請求項8】

前記パッシベーション層の前記上面は、１つ以上の窪み又は粗い部分を有する、請求項３に記載の電子デバイス。

【請求項9】

前記固体本体は、シリコンカーバイドの半導体本体と、前記半導体本体の表面上の絶縁層と、を備え、前記電気的端子は、一部において前記半導体本体の前記表面上に延在しており、かつ一部において前記絶縁層上に延在しており、
前記パッシベーション層は、前記電気的端子及び前記絶縁層を完全に覆っており、前記第１の密着改善層は、前記電気的端子と前記絶縁層とに直接接触して延在しており、前記電気的端子との間の第１の界面と、前記パッシベーション層と前記絶縁層との間の第２の界面とを形成している、請求項１に記載の電子デバイス。

【請求項10】

アンカー素子を更に備え、前記アンカー素子は、前記パッシベーション層から前記絶縁層に向かって突出しており、かつ前記第１の密着改善層の開口部を完全に通って延在しており、第１の前記絶縁層内で終端する、請求項９に記載の電子デバイス。

【請求項11】

電子デバイスを製造するための方法であって、
固体本体内に複数のオーミックコンタクトを形成することと、
前記固体本体上に、前記複数のオーミックコンタクトに結合された前記電子デバイスの電気的端子を形成することと、
前記電気的端子上に、第１の材料のパッシベーション層を形成することであって、前記パッシベーション層は、第１の面と、前記固体本体に面する前記第１の面に対向する第２の面と、前記第１の面を前記第２の面に結合する複数の側面とを有する、パッシベーション層を形成することと、
前記パッシベーション層及び前記固体本体に直接結合された第１の密着改善層を形成することと、
を含み、
前記第１の密着改善層は、前記第１の材料に対する密着の選択された特性を有する第２の材料のものであり、前記パッシベーション層及び前記固体本体を一緒に接合するように構成されている、方法。

【請求項12】

第２の密着改善層を形成することを更に含み、前記第２の密着改善層は、前記パッシベーション層の前記第１の面上、前記パッシベーション層の前記複数の側面上、及び前記パッシベーション層の前記複数の側面に対して横方向の前記固体本体上に、連続的に延在する、請求項１１に記載の方法。

【請求項13】

前記パッシベーション層の前記材料は、ポリマー材料を含む、請求項１１に記載の方法。

【請求項14】

前記パッシベーション層を通過し、前記第１の密着改善層及び前記第２の密着改善層に物理的に結合された１つ以上の結合構造体を形成することを更に含む、請求項１２に記載の方法。

【請求項15】

前記１つ以上の結合構造体を前記形成することが、前記第２の密着改善層を前記形成することと同時に実施され、ＣＶＤ又はＡＬＤ堆積工程を含む、請求項１４に記載の方法。

【請求項16】

前記第１の密着改善層は、ＡＬＤ技法により形成される、請求項１１に記載の方法。

【請求項17】

デバイスであって、
第１の方向において第２の面に対向する第１の面を有する基板と、
前記基板の前記第１の面内の複数のオーミックコンタクトであって、前記第１の方向を横断する第２の方向に沿って互いに離隔されている、複数のオーミックコンタクトと、
前記基板の前記第１の面上の絶縁層であって、前記複数のオーミックコンタクトから前記第２の方向に沿って離隔されている、絶縁層と、
前記基板の前記第１の面上の導電層であって、第２の面に対向する第１の面を有し、前記導電層の前記第２の面は、前記複数のオーミックコンタクトに直接結合されており、前記第２の方向に沿って前記絶縁層を部分的に覆っている、導電層と、
前記導電層の前記第１の面に結合されたパッシベーション層と、
前記パッシベーション層と前記導電層の前記第１の面との間に結合された第１のカプセル化層と、を備える、デバイス。

【請求項18】

前記第１のカプセル化層は、前記導電層、前記絶縁層、及び前記基板の前記第１の面に直接結合されている、請求項１７に記載のデバイス。

【請求項19】

第２のカプセル化層を備え、前記第２のカプセル化層は、前記パッシベーション層の第１の側壁、前記パッシベーション層の第２の側壁、前記パッシベーション層の第１の面、及び前記第１のカプセル化層に直接結合されている、請求項１８に記載のデバイス。

【請求項20】

前記基板の前記第１の面と同一平面上にある前記基板内のエッジ終端領域を備え、前記絶縁層が前記第１の方向に沿って前記エッジ終端領域を部分的に覆っている、請求項１７に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電子デバイス及び電子デバイスを製造する方法に関するものであり、特に、電子デバイスのパッシベーション層に１つ以上の密着改善層が設けられたものである。

【背景技術】

【0002】

関連技術の説明
シリコンカーバイド（Silicon Carbide、ＳｉＣ）は、半導体産業において、特にダイオード又はトランジスタなどのような電子部品の製造、特に電力応用で大きな関心を集めている。

【0003】

異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）のシリコンカーバイド基板に形成された電子デバイスは、低出力抵抗、低リーク電流、高温動作時の耐性、及び高周波動作時の耐性など、数多くの利点を有する。

【0004】

しかしながら、ＳｉＣベースの電子デバイスの開発及び製造は、（そのような電子デバイスに含まれ、例えば、電子デバイスのＳｉＣ半導体本体上に延在する）パッシベーション層の電気的及び機械的特性などの要因によって制限される。特に、電子デバイスの高い動作温度に耐え、高い絶縁耐力、例えば４００ｋＶ／ｍｍを超える絶縁耐力を有するポリマー材料（例えばポリイミド）を用いてパッシベーション層を形成することが既知である。詳細には、ポリマー材料の高い絶縁耐力は、パッシベーション層が高電界に耐えることを保証するので、電位差が大きくても破壊又は穿孔（「電気絶縁破壊」）することなく、導電性になることはない。

【0005】

しかし、ポリマー材料は熱膨張係数（coefficient of thermal expansion、ＣＴＥ）が高く（例えば、ポリベンゾビスオキサゾール材料「ＰＩＸ」はＣＴＥ＝４３ｅ^－６ １／Ｋ）、熱膨張係数が低い（ＣＴＥ＝３．８ｅ－６ １／Ｋ）ＳｉＣに対してパッシベーション層の密着性の問題を引き起こす。

【0006】

特に、パッシベーション層とＳｉＣとの間のそのような密着性の問題は、熱サイクル試験（例えば、約－５０℃～約＋１５０℃の間で実施される）中に、又は電子デバイスの使用中に、電子デバイスが高い熱膨張にさらされる（例えば、約２００℃以上の動作温度差にさらされる）場合に生じ得る。パッシベーション層とＳｉＣとの間のＣＴＥの大きな差に起因して、このように大きな熱膨張は、パッシベーション層とＳｉＣとの間の界面において機械的応力を発生させ、これは、ＳｉＣ半導体本体に対するパッシベーション層の（少なくとも部分的な）層間剥離につながる可能性がある。

【0007】

この層間剥離が十分に拡張してしまった場合（例えば、パッシベーション層のいかなる部分も、異なる電位に設定された電子デバイスの２つのメタライゼーションの間に挟まれず、したがって、２つのメタライゼーションは空気によってのみ互いに分離されるような場合）は、放電が当該界面で発生し、同じ電子デバイスの損傷につながる可能性がある。特に、電子デバイスが逆バイアス条件で使用されるとき、耐えられる電圧差が大きい（例えば１０００Ｖ以上）ため、電子デバイスを損傷するリスクが増加する。

【0008】

この問題に対する既知の解決策は、互いに異なる材料の複数の誘電体層（例えば、互いに連続する窒化シリコン、酸化シリコン及びポリアミド）を使用することを含み、ＳｉＣ半導体本体との界面における機械的応力を制限するための多層パッシベーションを形成することである。

【発明の概要】

【0009】

本開示によれば、電子デバイス及び電子デバイスの製造方法が提供される。電子デバイスは、第１の材料の電気的端子上にパッシベーション層を備える。また、電子デバイスは、パッシベーション層及び固体本体に結合され、第１の材料に対する密着の選択された特性を有する第２の材料のものであり、パッシベーション層及び固体本体を一緒に接合するように構成された第１の密着改善層を備える。

【図面の簡単な説明】

【0010】

本開示のより良い理解のために、好ましい実施形態が、純粋に非限定的な例として、添付の図面を参照してここで説明される。

【図1】既知のタイプの電子デバイスを示す断面図である。

【図2】本開示の一実施形態による、電子デバイスを示す断面図である。

【図3】本開示の別の実施形態による、電子デバイスを示す断面図である。

【図4】本開示の別の実施形態による、電子デバイスを示す断面図である。

【図5】本開示の別の実施形態による、電子デバイスを示す断面図である。

【図6】本開示の別の実施形態による、電子デバイスを示す断面図である。

【図7】本開示の別の実施形態による、電子デバイスを示す断面図である。

【図8】本開示のそれぞれの実施形態による、それぞれの電子デバイスを示す断面図である。

【発明を実施するための形態】

【0011】

図１は、軸Ｘ、Ｙ、Ｚの直交（３軸）基準系における側断面図で、既知のタイプの電子デバイス（ここでは例示的に「ジャンクションバリアショットキー」ダイオード（Junction Barrier Schottky、ＪＢＳ））１の一部を示す。

【0012】

ＪＢＳデバイス１は、表面３ｂに対向する表面３ａを備えるＮ型ＳｉＣの半導体本体３を備える。半導体本体は、例えば、基板と、基板上にエピタキシャル成長され、Ｎ型であり、それぞれのドーピング濃度値を有する１つ以上の領域とを含む。ＪＢＳデバイス１はまた、半導体本体３内に複数のジャンクションバリア（junction-barrier、ＪＢ）素子９を備え、ＪＢ素子９は、上面３ａに面し、各々が、半導体本体３内に注入されたＰ型のそれぞれの領域と、半導体本体３の上面３ａのレベルでの注入領域上のオーミックコンタクトとを含む。ＪＢＳデバイス１は、上面３ａ上に延在し、それぞれのオーミックコンタクトを介してジャンクションバリア素子９と電気的に接触する第１のメタライゼーション８を更に備える。ＪＢＳデバイス１は、ＪＢ素子９を完全に取り囲むエッジ終端領域１０（又はガードリング）、特にＰ型注入領域を更に備える。

【0013】

ショットキーダイオード１２は、アノードメタライゼーション８と半導体本体３との間の界面に形成され、ここで半導体－金属ショットキージャンクションが形成される。ＪＢ素子９及びショットキーダイオード１２を含むＭＰＳデバイス１の領域（すなわち、ガードリング１０内に含まれる領域）は、ＪＢＳデバイス１の活性領域４である。

【0014】

ＪＢＳデバイス１は、下面３ｂ上に延在する第２のメタライゼーション６を更に備える。第１及び第２のメタライゼーション８、６は、それぞれ、ＪＢＳデバイス１の使用中にバイアス可能なアノード及びカソード電気的端子を形成する。

【0015】

電気的受動領域１６は、エッジ終端領域１０の外側に延在する。

【0016】

絶縁材料又は誘電体材料、特に酸化シリコン（ＳｉＯ_２）の絶縁層１８は、エッジ終端領域１０の上方に部分的に延在する。

【0017】

第１のメタライゼーション８は、エッジ終端領域１０の絶縁層１８によって覆われていない一部分と電気的に接触しており、また絶縁層１８の上方に部分的に延在している。ここでは窒化シリコン（ＳｉＮ）の界面層２０が、第１のメタライゼーション８及び絶縁層１８の上方に延在する。更に、ＪＢＳデバイス１は、界面層２０の上方に延在する、特にポリイミドのパッシベーション層２２を備える。換言すれば、界面層２０は、パッシベーション層２２と下地層、ここでは第１のメタライゼーション８及び絶縁層１８との間の界面として働く。界面層２０は省略してもよい。しかしながら、本出願人は、界面層２０が、下地層とパッシベーション層２２との密着を改善することを検証した。

【0018】

例えばベークライトなどの樹脂の保護層２４は、パッシベーション層２２の上方に延在して、パッケージ（図示せず）に挿入されたときにＪＢＳデバイス１を保護する。

【0019】

しかしながら、界面層２０は、上述したように、下地層とパッシベーション層２２との密着を改善するが、ＪＢＳデバイス１の使用又は熱的若しくは熱機械的試験のいくつかの臨界条件で、（試験によって発生する応力に起因して）界面層２０からのパッシベーション層２２の層間剥離又は部分的な分離を引き起こす可能性がある。これは、特に、高い使用温度（例えば、１５０℃以上）及び／又は高い熱膨張（例えば、２００℃以上）による応力の条件下で発生する。この影響は、ＪＢＳ１デバイスを構造的に脆弱にすることに加えて、ＪＢＳ１デバイスの電気的動作に影響を及ぼす望ましくない放電の発生に寄与する要因であり得る。実際に、本出願人は、組立処理後の熱機械的又は機械的応力処理の条件によっては、厚さ全体にわたって１つ以上の局所的な亀裂を有することを検証しており、これは界面層２０が、第１の金属層８において、そのような放電の発生を引き起こすからである。このような問題は、電子デバイス１が逆バイアス条件下で高熱膨張や高電圧差を受けると、より顕著になる。

【0020】

したがって、前述の問題を克服する利点を実感した。

【0021】

図２は、図１の軸Ｘ、Ｙ、Ｚの同じ直交（三軸）基準系における側断面図において、本開示の一態様による電子デバイス５０を示す。特に、デバイス５０は、図１を参照して説明したものと同様に、ＪＢＳダイオードである。しかしながら、本開示は、このデバイスに限定されず、他のタイプの電子デバイス、特に、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＰＳ、ショットキーダイオード、ＰＮダイオード、ＰｉＮダイオードなどのパワーデバイスへの用途も見出される。

【0022】

電子デバイス５０は、図２を参照しながら以下に説明する要素を備える。

【0023】

Ｎ型又はＰ型ＳｉＣ（以下、非限定ではあるがＮ型のみを参照する）の半導体本体５３（例えば、基板５３′及び任意選択的にその上に成長させた１つ以上のエピタキシャル層５３”を含む）は、Ｚ軸の方向に沿って後面５３ｂに対向する前面５３ａを備える。半導体本体５３は、図２に示す例では、電子デバイス５０のドリフト層として機能するエピタキシャル層５３’’をその上に成長させた基板５３’を含み、いずれもＮ型ＳｉＣ（特に４Ｈ－ＳｉＣであるが、これに限定されず、２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、及び６Ｈ－ＳｉＣなどの他のポリタイプが使用されてもよい）である。例えば、基板５３’は、１・１０^１９ａｔ／ｃｍ^３～１・１０^２２ａｔ／ｃｍ^３に含まれるＮ型ドーパント濃度を有し、表面５３ａと５３ｂとの間でＺ軸に沿って測定された、３００μｍ～４５０μｍに含まれ、特に約３６０μｍに等しい厚さを有する。ドリフト層５３’’は、それぞれのドーパント濃度が基板のドーパント濃度より低く、厚さが例えば５～１５μｍである。

【0024】

オーミックコンタクト層５６（例えば、ニッケルシリサイド）は、後面５３ｂ上に延在し、メタライゼーション５７、この例では、例えば、Ｔｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕのカソードメタライゼーションが、オーミックコンタクト領域５６上に延在する。

【0025】

１つ以上のＰ型ドープ領域５９’が、半導体本体５３内（特にドリフト層内）に延在し、上面５３ａに面している。各ドープ領域５９’は、各ドープ領域５９’がそれぞれのジャンクションバリア（ＪＢ）素子５９を形成するように、それぞれのオーミックコンタクト（図示せず、既知のタイプのもの）を収容する。エッジ終端領域又はガードリング６０、特に更なるＰ型ドープ領域は、ドリフト層内に延在し、上面５３ａに面し、ＪＢ素子５９を（平面図において、軸Ｘ及びＹによって画定されるＸＹ平面上で）完全に囲む。エッジ終端領域６０は省略されてもよい。

【0026】

絶縁層６１（絶縁材料又は誘電体材料、例えば、酸化シリコン、ＴＥＯＳ）は、ＪＢ素子５９を（ＸＹ平面上で見て）完全に取り囲むように、かつガードリング６０（存在する場合）と部分的に重なるように、上面５３ａ上に延在する。

【0027】

この例では例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕのアノードメタライゼーションであるメタライゼーション５８は、絶縁層６１によって外部に区切られた上面５３ａの一部分（すなわち、ＪＢ素子５９／活性領域５４の部分）上、及び部分的に絶縁層６１上に延在する。

【0028】

ポリイミド（例えば、ＰＩＸ）などのポリマー材料のパッシベーション層６９は、アノードメタライゼーション５８上及び絶縁層６１上に延在する。

【0029】

パッシベーション層６９は、代替的に、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＴｉＮ、ＺｎＯ、ＡＺＯ、ＧＺＯの中からの材料であってもよい。

【0030】

パッシベーション層６９は、上側６９ａと、Ｚ軸の方向に沿って上側６９ａに対向する下側６９ｂと、上側６９ａと下側６９ｂとを接続する側方部分６９ｃとによって区切られる。

【0031】

１つ以上のショットキーダイオード６２が、ドープ領域５９’に対して横方向に、半導体本体５３とアノードメタライゼーション５８との間の界面に形成される。特に、ショットキージャンクション（半導体－金属）は、アノードメタライゼーション５８のそれぞれの部分と直接電気的に接触する半導体層５３の部分によって形成される。

【0032】

更に、それぞれのドープ領域５９’内に延在する各オーミックコンタクトは、それを収容するドープ領域５９’の電気抵抗値よりも低い電気抵抗値を有する電気接続を提供する。したがって、ＪＢ素子５９は、Ｐ－ｉ－Ｎダイオードである。

【0033】

ＪＢ素子５９及びショットキーダイオード６２を含む電子デバイス５０の領域（すなわち、ガードリング６０によって区切られた領域）は、電子デバイス５０の活性領域５４である。

【0034】

活性領域５４の外側にすなわち、エッジ終端領域６０を越えて、半導体本体５３の側面５３ｃが存在し、例えば、上面５３ａに実質的に直交して延在する。側面５３ｃは、複数の電子デバイス５０が設けられたＳｉＣウェハのダイシング又は個片化工程の後に形成される。ダイシング工程は、電子デバイス５０を同じウェハの別のデバイス５０から分離する機能を有する。ダイシングは、電子デバイス５０が得られるＳｉＣウェハのスクライブライン（図示せず）で行われる。このスクライブラインは、ＸＹ平面において、活性領域５４、ガードリング６０及び絶縁層６１の間隔をあけて囲む。

【0035】

例えばベークライトなどの樹脂の保護層７４は、パッシベーション層６９の上方に延在して、パッケージ（図示せず）に挿入されたときに電子デバイス５０を保護する。

【0036】

本開示の一態様によれば、パッシベーション層６９は、パッシベーション層６９の下方及びパッシベーション層６９の上方に延在するカプセル化構造体８２によって少なくとも一部が覆われる。カプセル化構造体は、電子デバイス５０の残りの部分に対するパッシベーション層６９の密着を改善する機能を有し、したがって、以下では、カプセル化構造体及びカプセル化構造体を形成する層は、それぞれ「密着改善構造体」又は「密着改善層」とも呼ばれる。

【0037】

カプセル化構造体８２は、特に、アノードメタライゼーション５８及び絶縁層６１の上方に（特に、アノードメタライゼーション５８及び絶縁層６１と直接接触して）、かつパッシベーション層６９の下方に（特に、パッシベーション層６９と直接接触して）延在する第１の部分８２ａ（第１のカプセル化層又は第１の密着改善層）を備える。換言すれば、第１のカプセル化層８２ａは、パッシベーション層６９と下地層、ここではメタライゼーション５８及び絶縁層６１との間の界面として働く。

【0038】

一実施形態（図２）では、第１のカプセル化層８２ａは、パッシベーション層６９の下側６９ｂの延在部全体にわたって延在する。特に、第１のカプセル化層８２ａは、パッシベーション層６９の下側６９ｂに相当する延在部よりも大きい延在部を有する（すなわち、第１のカプセル化層８２ａは、側方部分６９ｃを越えて延在する）。

【0039】

カプセル化構造体８２は、第１のカプセル化層８２ａに到達して接触するまで、パッシベーション層６９の上側６９ａ上及び側方部分６９ｃ上に延在する第２の部分８２ｂ（第２のカプセル化層又は第２の密着改善層）を更に備え、第１のカプセル化層は側方部分６９ｃを越えて突出する。このようにして、第１のカプセル化層８２ａと第２のカプセル化層８２ｂとの間の接触領域７０は、第１のカプセル化層８２ａと第２のカプセル化層８２ｂとの間に物理的結合要素を提供し、第２のカプセル化層８２ｂを第１のカプセル化層８２ａに接合するように構成されることにより、起こり得るパッシベーション層６９の剥離を未然に防ぐ。

【0040】

第１のカプセル化層８２ａと第２のカプセル化層８２ｂは、スクライブラインを収容するための専用の領域には延在しない。

【0041】

図３に示される更なる実施形態では（図２の要素と共通の要素は同じ参照番号で識別され、更に説明されない）、第１のカプセル化層８２ａは、パッシベーション層６９の下側６９ｂの延在部全体にわたって延在し、特に、パッシベーション層６９の下側６９ｂに相当する延在部に等しい延在部を有する（すなわち、第１のカプセル化層８２ａは側方部分６９ｃを超えて延在しない）。第２のカプセル化層８２ｂは、パッシベーション層６９上だけでなく、図３の右側に表示される半導体本体５３の上面５３ａ上、及び図３の左側に表示されるメタライゼーション５８上にも延在し、それぞれの結合領域７２を形成する。結合領域７２は、第２のカプセル化層８２ｂと下地層（基板５３ｃ／メタライゼーション５８の上面）との間のそれぞれの接触部分７２ａと、第２のカプセル化層８２ｂと第１のカプセル化層８２ａとの間のそれぞれの横方向の接触部分７２ｂとを備える。このようにして、パッシベーション層６９はカプセル化されるので、起こり得るパッシベーション層６９の剥離を未然に防ぐ。

【0042】

以下で説明する態様は、本開示の全ての実施形態、特に、上述した図２並びに図３の実施形態、及び以下で説明する図４～図６の実施形態に適用される。

【0043】

本開示の一態様によれば、カプセル化構造体８２は、中断することなく（継ぎ目なく）かつ界面なしにパッシベーション層６９の周りに延在する。この場合、第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂの両方は同じ材料である。この実施形態では、製造工程の終了時に、第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂは単一の本体を形成する。

【0044】

本開示の更なる態様では、第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂは、互いに異なるそれぞれの材料である。

【0045】

一般に、第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂの材料は、パッシベーション層６９の層間剥離及び／又は分離を防止するために、パッシベーション層６９の材料及び下地層（ここでは層５８及び６１）に対する所定の密着特性を有するように構成される。第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂは、パッシベーション層６９のクラックを防止するための保護層としても機能する。

【0046】

前述の目的のための材料は、酸化アルミニウム（又はアルミナ）Ａｌ_２Ｏ_３及び酸化ハフニウムＨｆ_２Ｏ_３が含まれ、とりわけ、パッシベーション層６９が、ポリイミド、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＴｉＮ、ＺｎＯ、ＡＺＯ、ＧＺＯの中からの材料である場合である。

【0047】

本出願人は、ＡＬＤ（Atomic Layer Deposition、原子層堆積）技術による堆積が、本開示の目的に適した密着及び保護の特性を有するカプセル化層８２ａ、８２ｂを形成するのに有効であることを検証した。カプセル化層８２ａ、８２ｂは、例えば、８ｎｍ～１００ｎｍ、特に１０ｎｍ～５０ｎｍの厚さを有する。

【0048】

本開示の一態様では、第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂはいずれもＡｌ_２Ｏ_３である。

【0049】

本開示の更なる態様では、第１のカプセル化層８２ａ及び第２のカプセル化層８２ｂはいずれもＨｆ_２Ｏ_３である。

【0050】

本開示の更なる態様では、第１のカプセル化層８２ａはＡｌ_２Ｏ_３であり、第２のカプセル化層８２ｂはＨｆ_２Ｏ_３である。

【0051】

本開示の更なる態様では、第１のカプセル化層８２ａはＨｆ_２Ｏ_３であり、第２のカプセル化層８２ｂはＡｌ_２Ｏ_３である。

【0052】

パッシベーション層６９に使用される材料に応じて、パッシベーション層６９への密着特性を有する他の材料が選択されてもよいことは明らかである。

【0053】

前述の密着特性に加えて、本出願人は、Ｈｆ_２Ｏ_３及びＡｌ_２Ｏ_３が湿度バリア特性を有することを検証した。

【0054】

図４は、更なる実施形態を示す。図２及び図３に共通の要素は、同じ参照番号で示され、更に説明されない。図４は図３に示したタイプの結合領域７２を示しているが、図４の実施形態はこの態様に限定されないことに留意されたい。実際、図２に参照番号７０で示すタイプの結合領域は、図４の実施形態にも同様に適用することができる。

【0055】

図４に示す実施形態では、第２のカプセル化層８２ｂとパッシベーション層６９との間に１つ以上のアンカー素子８４が形成される。図４を参照すると、各アンカー素子８４は、パッシベーション層６９を貫通して形成された開口部又は窪み８６を通って延在する。開口部８６は、設計段階中に自由に選択された形状、例えば、円形、楕円形、一般的な多角形、又は不規則な形状を有する。

【0056】

各アンカー素子８４は、開口部８６の形状に従い、パッシベーション層６９への第２のカプセル化層８２ｂの接合（密着）を更に改善させるためのものである。したがって、それぞれのアンカー素子８４を収容する空洞８６は、アンカー素子８４の形状に対して相補的な形状を有する。換言すれば、各アンカー素子８４は、それを収容する空洞を完全に充填する。

【0057】

各アンカー素子８４は、第２のカプセル化層８２ｂと同じ材料であるため、第２のカプセル化層８２ｂと一体構造であり、すなわちモノリシック構造体を形成する。各アンカー素子８４は、例えば、第２のカプセル化層８２ｂの材料を形成（堆積）する工程中に、第２のカプセル化層８２ｂと同時に形成される。

【0058】

開口部８６は、パッシベーション層６９の上面の一般的な粗さ又は粒度によって置き換えられてもよい。

【0059】

前述したように、本出願人は、本開示の目的のための密着特性が、一実施形態において、第２のカプセル化層８２ｂのＡＬＤ堆積によって得られる可能性があることを検証した。しかしながら、図４の場合には、アンカー素子８４の存在自体が上述の密着特性を得るのに十分であるので、他のタイプの堆積、例えばＣＶＤ堆積を使用してもよい。

【0060】

図５（図２～図４と共通の要素は同じ参照番号を有し、更に説明されない）は、物理アンカー８８がパッシベーション層６９と半導体本体５３との間に形成されている、更なる実施形態を示す。図５のアンカー８８は、前述した実施形態のいずれにも適用することができる。アンカー素子８８は、パッシベーション層６９から（特に、Ｚ軸の方向に沿って）突出し、第１のカプセル化層８２ａを貫通して、絶縁層６１の内部を半導体本体５３の上面５３ａに達するまで延在する。アンカー素子８８は、パッシベーション層６９を絶縁層６１に固定し、接合する。アンカー素子８８は、パッシベーション層６９と一体であり、特に、同じパッシベーション層６９の延長部である。したがって、アンカー素子８８は、中断することなく（継ぎ目なく）かつ界面なしにパッシベーション層６９から延在し、パッシベーション層６９と同じ材料である。換言すれば、アンカー素子８８及びパッシベーション層６９は、単一の又はモノリシックな本体を形成する。アンカー素子８２は、カプセル化層８２ａを貫通して形成された貫通孔内に延在し、貫通孔を充填する。この貫通孔は、設計工程中に自由に選択された形状、例えば、円形、楕円形、又は多角形の形状を有し、Ｘ軸に沿った直径は、数マイクロメートルに等しく、例えば２～５μｍに等しい。アンカー素子８８は、活性領域５４の外側、特にエッジ終端領域６０の外側に形成される。換言すれば、アンカー素子８８は、エッジ終端領域６０と側面５３ｃとの間に介在する。エッジ終端領域６０が存在しない場合、アンカー素子８８は、デバイスの電気的に受動的な領域において、活性領域５４の外側、すなわち、活性領域５４と側面５３ｃとの間に形成される。アンカー素子８８は、パッシベーション層６９を絶縁層６１に接合するようにパターニングされ、パッシベーション層６９の密着を更に改善し、パッシベーション層６９の層間剥離及び／又は分離を防止及び／又は回避するためのものである。特に、アンカー素子８８は、パッシベーション層６９と絶縁層６１とを互いに結合して一体化するように、絶縁層６１内に延在するハウジング又は空洞内に収容されて嵌合される。アンカー素子８８を収容する空洞は、アンカー素子８８の形状に対して相補的な形状を有する。換言すれば、アンカー素子８８は、それを収容する空洞を完全に充填する。

【0061】

図６（図２～図５と共通の要素は同じ参照番号を有し、更に説明されない）は、１つ以上のアンカー素子９２が、Ｚ軸に沿って厚さ全体にわたってパッシベーション層６９を横断するそれぞれの１つ以上のトレンチ９４内に延在する更なる実施形態を示す。この実施形態では、アンカー素子９２は、第１のカプセル化層８２ａを第２のカプセル化層８２ｂに接続する。

【0062】

この実施形態では、トレンチ９４は、パッシベーション層６９をエッチングする工程によって形成され、次いで、アンカー素子９２は、第２のカプセル化層８２ｂを形成する工程中に、第２のカプセル化層８２ｂを形成するために使用されるのと同じ材料でこれらのトレンチ９４を充填することによって形成される。トレンチ９４のＺ軸に沿った延長が許容される場合、アンカー素子９２及び第２のカプセル化層８２ｂは、ＡＬＤ堆積によって同時に形成される。代替的に、ＣＶＤ堆積を使用して、トレンチ９４を充填し、アンカー素子９２を形成し、同時に第２のカプセル化層８２ｂを形成してもよい。

【0063】

この実施形態の非限定的な態様によれば、パッシベーション層６９の厚さは、パッシベーション層６９の延在部全体に沿って均一でない可能性がある（典型的には均一でない）ので、そのようなトレンチ９４及び相対するアンカー素子９２は、パッシベーション層６９の（Ｚ軸に沿った）より薄い部分に形成されてもよい。

【0064】

図６に示されるタイプのアンカー素子は、それ自体明白な様式で、前述の実施形態のいずれかにおいて実装されてもよい。

【0065】

第１のカプセル化層８２ａと第２のカプセル化層８２ｂとの間のアンカー素子９２は、第１のカプセル化層８２ａと第２のカプセル化層８２ｂとの間にそれぞれの物理的結合要素を提供し、第２のカプセル化層８２ｂを第１のカプセル化層８２ａに接合するように構成され、パッシベーション層６９をカプセル化することにより、パッシベーション層６９の起こり得る剥離を未然に防ぐ。

【0066】

図７の実施形態は、図６に基づく（図６と共通の要素は同じ参照番号を有し、更に説明されない）。図７の実施形態では、図２又は図３の接続領域７０又は７２が省略されている。換言すれば、第２のカプセル化層は、パッシベーション層６９の側壁６９ｃ上に延在しないか、又は側壁６９ｃ上に一部にのみ延在する。

【0067】

図７は、本開示の更なる態様による、電子デバイス１００の更なる実施形態を示す。

【0068】

図７は、図１～図６の軸Ｘ、Ｙ、Ｚの同じ直交（３軸）基準系における側断面図で、電子デバイス１００を示す。特に、デバイス１００は、図１～図６を参照して説明したものと同様に、ＪＢＳダイオードである。しかしながら、図７の実施形態は、このＪＢＳデバイスに限定されず、他のタイプの電子デバイス、特に、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＰＳ、ショットキーダイオード、ＰＮダイオード、ＰｉＮダイオードなどのパワーデバイスへの用途も見出される。

【0069】

電子デバイス１００は、以下で説明する要素を備え、図２～図６の実施形態に共通の要素は、同じ参照番号で識別される。

【0070】

Ｎ型又はＰ型ＳｉＣ（以下、非限定ではあるがＮ型のみを参照する）の半導体本体５３（例えば、基板５３′及び任意選択的にその上に成長させた１つ以上のエピタキシャル層５３”を含む）は、Ｚ軸の方向に沿って後面５３ｂに対向する前面５３ａを備える。半導体本体５３は、電子デバイス１００のドリフト層として機能するエピタキシャル層５３’‘をその上に成長させた基板５３’を含み、いずれもＮ型ＳｉＣ（特に４Ｈ－ＳｉＣであるが、これに限定されず、２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、及び６Ｈ－ＳｉＣなどの他のポリタイプが使用されてもよい）である。例えば、基板５３’は、１・１０^１９ａｔ／ｃｍ^３～１・１０^２２ａｔ／ｃｍ^３に含まれるＮ型ドーパント濃度を有し、表面５３ａと５３ｂとの間でＺ軸に沿って測定された、３００μｍ～４５０μｍに含まれ、特に約３６０μｍに等しい厚さを有する。ドリフト層５３’‘は、それぞれのドーパント濃度が基板のドーパント濃度より低く、厚さが例えば５～１５μｍである。

【0071】

オーミックコンタクト層５６（例えば、ニッケルシリサイド）は、後面５３ｂ上に延在し、メタライゼーション５７、この例では、例えば、Ｔｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕのカソードメタライゼーションが、オーミックコンタクト領域５６上に延在する。

【0072】

１つ以上のＰ型ドープ領域５９’が、半導体本体５３内（特にドリフト層内）に延在し、上面５３ａに面している。各ドープ領域５９’は、各ドープ領域５９’がそれぞれのジャンクションバリア（ＪＢ）素子５９を形成するように、それぞれのオーミックコンタクト（図示せず、既知のタイプのもの）を収容する。エッジ終端領域又はガードリング６０、特に更なるＰ型ドープ領域は、ドリフト層内に延在し、上面５３ａに面し、ＪＢ素子５９を（平面図において、軸Ｘ及びＹによって画定されるＸＹ平面上で）完全に囲む。エッジ終端領域６０は省略されてもよい。

【0073】

絶縁層６１（絶縁材料又は誘電体材料、例えば、酸化シリコン、ＴＥＯＳ）は、ＪＢ素子５９を（ＸＹ平面上で見て）完全に取り囲むように、かつガードリング６０（存在する場合）と部分的に重なるように、上面５３ａ上に延在する。

【0074】

この例では例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕのアノードメタライゼーションであるメタライゼーション５８は、絶縁層６１によって外部に区切られた上面５３ａの一部分（すなわち、ＪＢ素子５９／活性領域５４の部分）上、及び部分的に絶縁層６１上に延在する。

【0075】

ポリイミド（例えば、ＰＩＸ）などのポリマー材料のパッシベーション層６９は、アノードメタライゼーション５８上及び絶縁層６１上に延在する。パッシベーション層６９は、上側６９ａと、Ｚ軸方向に沿って上側６９ａに対向する下側６９ｂと、上側６９ａを下側６９ｂに接続する側方部分６９ｃとによって区切られている。

【0076】

１つ以上のショットキーダイオード６２が、ドープ領域５９’に対して横方向に、半導体本体５３とアノードメタライゼーション５８との間の界面に形成される。特に、ショットキージャンクション（半導体－金属）は、アノードメタライゼーション５８のそれぞれの部分と直接電気的に接触する半導体層５３の部分によって形成される。

【0077】

更に、それぞれのドープ領域５９’内に延在する各オーミックコンタクトは、それを収容するドープ領域５９’の電気抵抗値よりも低い電気抵抗値を有する電気接続を提供する。したがって、ＪＢ素子５９は、Ｐ－ｉ－Ｎダイオードである。

【0078】

ＪＢ素子５９及びショットキーダイオード６２を含む電子デバイス１００の領域（すなわち、ガードリング６０によって区切られた領域）は、電子デバイス１００の活性領域５４である。

【0079】

活性領域５４の外側にすなわち、エッジ終端領域６０を越えて、半導体本体５３の側面５３ｃが存在し、例えば、上面５３ａに実質的に直交して延在する。側面５３ｃは、複数の電子デバイス１００が設けられたＳｉＣウェハのダイシング又は個片化工程の後に形成される。ダイシング工程は、電子デバイス１００を同じウェハの別のデバイス１００から分離する機能を有する。ダイシングは、電子デバイス１００が得られるＳｉＣウェハのスクライブライン（図示せず）で行われる。このスクライブラインは、ＸＹ平面において、活性領域５４、ガードリング６０及び絶縁層６１の間隔をあけて囲む。

【0080】

例えばベークライトなどの樹脂の保護層７４は、パッシベーション層６９の上方に延在して、パッケージ（図示せず）に挿入されたときに電子デバイス５０を保護する。

【0081】

本開示の一態様によれば、界面層１０２は、パッシベーション層６９と下にあるメタライゼーション５８及び絶縁層６１との間に連続的に延在する。特に、界面層１０２は、一方の側でアノードメタライゼーション５８及び絶縁層６１と直接接触し、それに対向する側でパッシベーション層６９と直接接触する。

【0082】

界面層１０２は、少なくともパッシベーション層６９の下側６９ｂの延在部全体にわたって延在する。界面層１０２は、スクライブラインを収容するための専用領域には延在しない。

【0083】

本開示の一態様によれば、界面層１０２の材料は、パッシベーション層６９の層間剥離及び／又は分離を防止するために、パッシベーション層６９の材料及び層５８並びに層６１に対する所定の密着特性を有するように構成される。この目的のための材料は、酸化アルミニウム（又はアルミナ）Ａｌ_２Ｏ_３及び酸化ハフニウムＨｆ_２Ｏ_３を含む。本出願人は、ＡＬＤ（原子層堆積）技術による堆積が、本開示の目的に適した密着及び保護の特性を有するカプセル化層８２ａ、８２ｂを形成するのに有効であることを検証した。界面層１０２は、例えば、８ｎｍ～１００ｎｍ、特に１０ｎｍ～５０ｎｍに含まれる厚さを有する。前述の密着特性に加えて、本出願人は、Ｈｆ_２Ｏ_３又はＡｌ_２Ｏ_３の界面層１０２が湿度バリア特性を有することを検証した。

【0084】

アンカー素子８８は、図５を参照して説明したように、図７の実施形態において、それ自体明白な様式で実装されてもよく、したがって、更に説明しない。

【0085】

図８は、本開示の更なる態様による、電子デバイス１１０の更なる実施形態を示す。

【0086】

図８は、図１～図７の軸Ｘ、Ｙ、Ｚの同じ直交（３軸）基準系における側断面図で、電子デバイス１１０を示す。特に、デバイス１１０は、図１～図７を参照して説明したものと同様に、ＪＢＳダイオードである。しかしながら、図８の実施形態は、このＪＢＳデバイスに限定されず、他のタイプの電子デバイス、特に、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＰＳ、ショットキーダイオード、ＰＮダイオード、ＰｉＮダイオードなどのパワーデバイスへの用途も見出される。

【0087】

電子デバイス１１０は、以下で説明する要素を備え、図２～図６の実施形態に共通の要素は、同じ参照番号で識別される。

【0088】

Ｎ型又はＰ型ＳｉＣ（以下、非限定ではあるがＮ型のみを参照する）の半導体本体５３（例えば、基板５３′及び任意選択的にその上に成長させた１つ以上のエピタキシャル層５３”を含む）は、Ｚ軸の方向に沿って後面５３ｂに対向する前面５３ａを備える。半導体本体５３は、電子デバイス１１０のドリフト層として機能するエピタキシャル層５３’‘をその上に成長させた基板５３’を含み、いずれもＮ型ＳｉＣ（特に４Ｈ－ＳｉＣであるが、これに限定されず、２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、及び６Ｈ－ＳｉＣなどの他のポリタイプが使用されてもよい）である。例えば、基板５３’は、１・１０^１９ａｔ／ｃｍ^３～１・１０^２２ａｔ／ｃｍ^３に含まれるＮ型ドーパント濃度を有し、表面５３ａと５３ｂとの間でＺ軸に沿って測定された、３００μｍ～４５０μｍに含まれ、特に約３６０μｍに等しい厚さを有する。ドリフト層５３’’は、それぞれのドーパント濃度が基板のドーパント濃度より低く、厚さが例えば５～１５μｍである。

【0089】

オーミックコンタクト層５６（例えば、ニッケルシリサイド）は、後面５３ｂ上に延在し、メタライゼーション５７、この例では、例えば、Ｔｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕのカソードメタライゼーションが、オーミックコンタクト領域５６上に延在する。

【0090】

１つ以上のＰ型ドープ領域５９’が、半導体本体５３内（特にドリフト層内）に延在し、上面５３ａに面している。各ドープ領域５９’は、各ドープ領域５９’がそれぞれのジャンクションバリア（ＪＢ）素子５９を形成するように、それぞれのオーミックコンタクト（図示せず、既知のタイプのもの）を収容する。エッジ終端領域又はガードリング６０、特に更なるＰ型ドープ領域は、ドリフト層内に延在し、上面５３ａに面し、ＪＢ素子５９を（平面図において、軸Ｘ及びＹによって画定されるＸＹ平面上で）完全に囲む。エッジ終端領域６０は省略されてもよい。

【0091】

絶縁層６１（絶縁材料又は誘電体材料、例えば、酸化シリコン、ＴＥＯＳ）は、ＪＢ素子５９を（ＸＹ平面上で見て）完全に取り囲むように、かつガードリング６０（存在する場合）と部分的に重なるように、上面５３ａ上に延在する。

【0092】

この例では例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕのアノードメタライゼーションであるメタライゼーション５８は、絶縁層６１によって外部に区切られた上面５３ａの一部分（すなわち、ＪＢ素子５９／活性領域５４の部分）上、及び部分的に絶縁層６１上に延在する。

【0093】

ポリイミド（例えば、ＰＩＸ）などのポリマー材料のパッシベーション層６９は、アノードメタライゼーション５８上及び絶縁層６１上に延在する。パッシベーション層６９は、上側６９ａと、Ｚ軸方向に沿って上側６９ａに対向する下側６９ｂと、上側６９ａを下側６９ｂに接続する側方部分６９ｃとによって区切られている。

【0094】

ここでは窒化シリコン（ＳｉＮ）である界面層６３は、アノードメタライゼーション５８及び絶縁層６１の上方に、かつパッシベーション層６９の下方に延在している。換言すれば、界面層６３は、パッシベーション層６９と下地層、ここではメタライゼーション５８と絶縁層６１との間の界面として働き、上にあるパッシベーション層６９の密着を可能にする。

【0095】

１つ以上のショットキーダイオード６２が、ドープ領域５９’に対して横方向に、半導体本体５３とアノードメタライゼーション５８との間の界面に形成される。特に、ショットキージャンクション（半導体－金属）は、アノードメタライゼーション５８のそれぞれの部分と直接電気的に接触する半導体層５３の部分によって形成される。

【0096】

更に、それぞれのドープ領域５９’内に延在する各オーミックコンタクトは、それを収容するドープ領域５９’の電気抵抗値よりも低い電気抵抗値を有する電気接続を提供する。したがって、ＪＢ素子５９は、Ｐ－ｉ－Ｎダイオードである。

【0097】

ＪＢ素子５９及びショットキーダイオード６２を含む電子デバイス１００の領域（すなわち、ガードリング６０によって区切られた領域）は、電子デバイス１１０の活性領域５４である。

【0098】

活性領域５４の外側にすなわち、エッジ終端領域６０を越えて、半導体本体５３の側面５３ｃが存在し、例えば、上面５３ａに実質的に直交して延在する。側面５３ｃは、複数の電子デバイス１１０が設けられたＳｉＣウェハのダイシング又は個片化工程の後に形成される。ダイシング工程は、電子デバイス１１０を同じウェハの別のデバイス１１０から分離する機能を有する。ダイシングは、電子デバイス１１０が得られるＳｉＣウェハのスクライブライン（図示せず）で行われる。このスクライブラインは、ＸＹ平面において、活性領域５４、ガードリング６０及び絶縁層６１の間隔をあけて囲む。

【0099】

例えばベークライトなどの樹脂の保護層７４は、パッシベーション層６９の上方に延在して、パッケージ（図示せず）に挿入されたときに電子デバイス１１０を保護する。

【0100】

本開示によれば、電子デバイス１１０は、パッシベーション層６９の上側６９ａ上及び側方部分６９ｃ上に延在している被覆層又はキャップ層１１２を更に備え、被覆層又はキャップ層１１２は、図８の右側に表示される半導体本体５３の上面５３ａに達して接触するまで延在し、かつ図８の左側に表示されるメタライゼーション５８上に延在し、それぞれの結合領域１１４を形成する。このようにして、結合領域１１４は、キャップ層１１２と、パッシベーション層６９に対して横方向にある下地層との間にそれぞれの物理的結合要素を提供し、パッシベーション層６９を所定の位置に接合又は維持することにより、パッシベーション層６９の起こり得る分離又は層間剥離を未然に防ぐ。

【0101】

界面層１１２は、スクライブラインを収容するための専用領域には延在しない。

【0102】

キャップ層１１２の材料は、結合領域１１４におけるパッシベーション層６９及び下地層（ここでは層５８及び５３”）への材料への所定の密着特性を有するように構成される。

【0103】

前述の目的のための材料は、酸化アルミニウム（又はアルミナ）Ａｌ_２Ｏ_３及び酸化ハフニウムＨｆ_２Ｏ_３が含まれ、とりわけ、パッシベーション層６９が、ポリイミド、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＴｉＮ、ＺｎＯ、ＡＺＯ、ＧＺＯの中からの材料である場合である。

【0104】

本出願人は、ＡＬＤ（原子層堆積）技術による堆積が、本開示の目的に適した密着及び保護の特性を有するキャップ層１１２を形成するのに有効であることを検証した。キャップ層１１２は、例えば、８ｎｍ～１００ｎｍ、特に１０ｎｍ～５０ｎｍに含まれる厚さを有する。

【0105】

前述の密着特性に加えて、本出願人は、Ｈｆ_２Ｏ_３又はＡｌ_２Ｏ_３のキャップ層１１２が湿度バリア特性を有することを検証した。

【0106】

それ自体が明白な様式であり、したがって更に説明しないが、図８の実施形態では、図４を参照して説明したそれぞれの素子８４及び／又は図５を参照して説明したアンカー素子８８を有する窪み８６を実装することが可能である。

【0107】

本開示に従って行われる本開示の特徴の検討から、本開示がもたらす利点は明らかである。

【0108】

特に、説明した１つ以上の密着改善層は、デバイスの残りの部分へのパッシベーション層６９の密着を改善し、剥離現象を防止する。したがって、ポリマー材料でパッシベーション層６９を形成することが可能であり、（パッシベーション層６９の高い絶縁耐力に起因して）電子デバイス５０、１００の高い電気的性能を保証し、同時に、パッシベーション層６９の起こり得る剥離（例えば、電子デバイス５０、１００の熱サイクル又は使用サイクルの後に起こる）に関連する構造上の問題を排除する。

【0109】

その結果、異なる電位に設定されたメタライゼーション間（例えば、ＥＱＲメタライゼーションとアノードメタライゼーション５８との間）の放電の結果として電子デバイス５０、１００を損傷するリスクが回避される。したがって、特に高い熱膨張にさらされ、逆バイアス条件で動作するときに、電子デバイス５０、１００の信頼性が向上する。

【0110】

説明した製造工程は、出発材料（ＳｉＣ）に起因する制限なしに、ＳｉＣウェハから出発して、それぞれの密着改善素子を含む電子デバイス５０及び１００をそれぞれ製造することを可能にする。

【0111】

最後に、添付の特許請求の範囲において定義される本開示の範囲から逸脱することなく、本明細書において記載及び図示される本開示に対して修正及び変形が行われ得ることが明らかである。

【0112】

特に、本開示は、出発基板材料としてＳｉＣを明示的に参照して説明してきたが、本開示は、例えばシリコン、ＧａＮなどの他の半導体材料の基板に基づくデバイスにも適用される。

【0113】

電子デバイス（５０、１００、１１０）は、固体本体（５３、５８、６１）であって、固体本体（５３）上に電子デバイスの電気的端子（５８）を含む、固体本体（５３、５８、６１）と、電気的端子（５８）上の、第１の材料のパッシベーション層（６９）とを含むものとして要約され得、また、パッシベーション層（６９）及び固体本体（５３）に結合されており、第１の材料に対する密着の予め定められた又は選択された特性を有する第２の材料のものであり、パッシベーション層（６９）及び固体本体（５３）を一緒に接合するように構成された第１の密着改善層（８２、１０２、１１２）を含むことを特徴とする。

【0114】

第２の材料は、Ａｌ_２Ｏ_３及びＨｆ_２Ｏ_３のうちのいずれかであり得る。

【0115】

第１の密着改善層（８２ａ、１０２、１１２）は、パッシベーション層（６９）と直接接触して、固体本体（５３、５８、６１）とパッシベーション層（６９）との間に延在し得る。

【0116】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第１の密着改善層（８２、１０２、１１２）は、パッシベーション層（６９）の上面（６９ａ）上、パッシベーション層（６９）の側面（６９ｃ）上、及びパッシベーション層（６９）の当該側面（６９ｃ）に対して横方向の固体本体（５３、５８、６１）上に、連続的に延在し得る。

【0117】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第２の密着改善層（８２ｂ）を更に含み得、第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の上面（６９ａ）上、パッシベーション層（６９）の側面（６９ｃ）上、及びパッシベーション層（６９）の当該側面（６９ｃ）に対して横方向の固体本体（５３、５８、６１）上に、連続的に延在し得る。

【0118】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第１の密着改善層（８２ａ）は、パッシベーション層（６９）の下面（６９ｂ）に、かつパッシベーション層（６９）の側面（６９ｃ）に対して横方向の固体本体上に延在し、第２の密着改善層（８２ｂ）を更に含み得、第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の上面（６９ａ）上、パッシベーション層（６９）の側面（６９ｃ）上、及びパッシベーション層（６９）の側面（６９ｃ）に対して横方向の第１の密着改善層（８２、１０２、１１２）上に、連続的に延在し得る。

【0119】

第１及び第２の密着改善層（８２ａ、８２ｂ）は、Ａｌ_２Ｏ_３及びＨｆ_２Ｏ_３の中から、同じ材料又は異なる材料であり得る。

【0120】

電子デバイスは、パッシベーション層（６９）を通過し、第１の密着改善層（８２ａ）及び第２の密着改善層（８２ｂ）に物理的に結合された１つ以上の結合構造体（９２、９４）を更に含み得る。

【0121】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第２の密着改善層（８２ｂ）を更に含み得、第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の上面（６９ａ）上に、かつパッシベーション層（６９）の側面（６９ｃ）上に少なくとも部分的に、連続的に延在し得、当該第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の当該側面（６９ｃ）に対して横方向の固体本体（５３、５８、６１）上には存在せず、パッシベーション層（６９）を通過し、第１の密着改善層（８２ａ）及び第２の密着改善層（８２ｂ）に物理的に結合された１つ以上の結合構造体（９２、９４）を更に含み得る。

【0122】

１つ以上の結合構造体（９２、９４）は、第２の密着改善層（８２ｂ）と同じ材料の柱であり得る。

【0123】

パッシベーション層（６９）の上面（６９ａ）は、１つ以上の窪み（８６）又は粗い部分を有し得る。

【0124】

固体本体は、シリコンカーバイドの半導体本体（５３）と、半導体本体（５３）の表面（５３ａ）上の絶縁層（６１）とを含み得、電気的端子（５８）は、一部において半導体本体（５３）の表面（５３ａ）上に延在し、かつ一部において絶縁層（６１）上に延在しており、当該パッシベーション層は、電気的端子（５８）及び絶縁層（６１）を完全に覆い、当該第１の密着改善層（８２ａ）は、電気的端子（５８）と絶縁層（６１）とに直接接触して延在し、電気的端子（５８）との間の第１の界面と、パッシベーション層（６９）と絶縁層（６１）との間の第２の界面とを形成する。

【0125】

電子デバイスは、パッシベーション層（６９）から絶縁層（６１）に向かって突出し、第１の密着改善層（８２ａ）の開口部を完全に通って延在し、第１の絶縁層（６１）内で終端するアンカー素子（８８）を更に含み得る。

【0126】

パッシベーション層（６９）の材料は、ポリマー材料を含み得る。

【0127】

群から選択される電子デバイスは、ショットキーダイオード、ＰｉＮダイオード、ＰＮダイオード、ＭＰＳデバイス、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、パワーデバイスを含み得る。

【0128】

電子デバイス（５０、１００、１１０）を製造するための方法であって、方法は、固体本体（５３、５８、６１）を提供する工程であって、固体本体（５３）上に電子デバイスの電気的端子（５８）を含む、固体本体（５３、５８、６１）を提供する工程と、電気的端子（５８）上に第１の材料のパッシベーション層（６９）を形成する工程と、を含むものして要約され得、また、第１の密着改善層（８２、１０２、１１２）をパッシベーション層（６９）及び固体本体（５３）に結合する工程を含み、第１の密着改善層（８２、１０２、１１２）は、第１の材料に対する密着の予め定められた又は選択された特性を有する第２の材料のものであり、パッシベーション層（６９）及び固体本体（５３）を一緒に接合するように構成されていることを特徴とする。

【0129】

第１の密着改善層（８２、１０２、１１２）は、Ａｌ_２Ｏ_３及びＨｆ_２Ｏ_３の中から選択された材料であり得る。

【0130】

第１の密着改善層（８２ａ、１０２、１１２）は、パッシベーション層（６９）を形成する工程の前に固体本体（５３、５８、６１）上に形成されてもよく、当該パッシベーション層は、第１の密着改善層と直接接触して形成される。

【0131】

パッシベーション層（６９）は、上面（６９ａ）と、固体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第１の密着改善層（８２、１０２、１１２）は、パッシベーション層（６９）の上面（６９ａ）上、パッシベーション層（６９）の側面（６９ｃ）上、及びパッシベーション層（６９）の当該側面（６９ｃ）に対して横方向の固体本体（５３、５８、６１）上に、連続的に延在し得る。

【0132】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第２の密着改善層（８２ｂ）を形成する工程を更に含み得、第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の上面（６９ａ）上、パッシベーション層（６９）の側面（６９ｃ）上、及びパッシベーション層（６９）の当該側面（６９ｃ）に対して横方向の固体本体（５３、５８、６１）上に、連続的に延在している。

【0133】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第１の密着改善層（８２ａ）は、パッシベーション層（６９）の側面（６９ｃ）に対して横方向の固体本体上に更に延在しており、本方法は、第２の密着改善層（８２ｂ）を形成する工程を更に含み得、第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の上面（６９ａ）上、パッシベーション層（６９）の側面（６９ｃ）上、及びパッシベーション層（６９）の側面（６９ｃ）に対して横方向の第１の密着改善層（８２、１０２、１１２）上に延在する。

【0134】

第１及び第２の密着改善層（８２ａ、８２ｂ）は、Ａｌ_２Ｏ_３及びＨｆ_２Ｏ_３の中から、同じ材料又は異なる材料であり得る。

【0135】

本方法は、パッシベーション層（６９）の上面（６９ａ）上に、１つ以上の窪み（８６）又は粗い部分を形成する工程を更に含み得る。

【0136】

パッシベーション層（６９）の材料は、ポリマー材料を含み得る。

【0137】

本方法は、パッシベーション層（６９）を通過し、第１の密着改善層（８２ａ）及び第２の密着改善層（８２ｂ）に物理的に結合された１つ以上の結合構造体（９２、９４）を形成する工程を更に含み得る。

【0138】

パッシベーション層（６９）は、上面（６９ａ）と、固体本体に面する下面（６９ｂ）と、上面（６９ａ）を下面（６９ｂ）に接続する側面（６９ｃ）とを有し得、第２の密着改善層（８２ｂ）を形成することを更に含み得、第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の上面（６９ａ）上に、かつパッシベーション層（６９）の側面（６９ｃ）上に少なくとも部分的に、連続的に延在しており、当該第２の密着改善層（８２ｂ）は、パッシベーション層（６９）の当該側面（６９ｃ）に対して横方向の固体本体（５３、５８、６１）上には存在せず、パッシベーション層（６９）を通過し、第１の密着改善層（８２ａ）及び第２の密着改善層（８２ｂ）に物理的に結合された１つ以上の結合構造体（９２、９４）を形成する工程を更に含み得る。

【0139】

当該１つ以上の結合構造体（９２、９４）を形成する工程は、第２の密着改善層（８２ｂ）を形成する工程と同時に実行されてもよく、ＣＶＤ又はＡＬＤ堆積工程を含み得る。

【0140】

第１の密着改善層（８２ａ）は、ＡＬＤ技法によって形成され得る。

【0141】

第２の密着改善層（８２ｂ）は、ＡＬＤ技法によって形成され得る。

【0142】

上記で説明した様々な実施形態を組み合わせて、更なる実施形態を提供することができる。実施形態の態様は、必要に応じて、様々な特許、出願、及び刊行物の概念を採用するように変更して、更なる実施形態を提供することができる。

【0143】

これらの変更は、上記の詳細な説明に照らして実施形態に対して行うことができる。一般に、以下の特許請求の範囲において、使用される用語は、特許請求の範囲を本明細書及び特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに全ての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されるものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【外国語明細書】