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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024077215
(43)【公開日】2024-06-07
(54)【発明の名称】メモリシステムおよび制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20240531BHJP
G06F 12/02 20060101ALI20240531BHJP
【ＦＩ】
G06F12/00 560B
G06F12/02 570A
G06F12/00 597U
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022189156
(22)【出願日】2022-11-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】金子 晃之
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AB26
5B160CB01
(57)【要約】
【課題】細かい粒度のアクセスに対応可能なメモリシステムを実現する。
【解決手段】メモリシステムのメモリコントローラは、論理アドレスそれぞれと不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理する。メモリコントローラは、管理サイズを有する論理的に連続するデータがライトバッファに格納されているか否かを判定する。論理的に連続するデータの一部がライトバッファに格納されていない場合、メモリコントローラは、ライトバッファに格納されていない不足データに対応する論理アドレスを特定し、ホストのキャッシュにアクセスするための要求であって不足データに対応する論理アドレスを指定する要求を、ホストに送信する。
【選択図】図２
【解決手段】メモリシステムのメモリコントローラは、論理アドレスそれぞれと不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理する。メモリコントローラは、管理サイズを有する論理的に連続するデータがライトバッファに格納されているか否かを判定する。論理的に連続するデータの一部がライトバッファに格納されていない場合、メモリコントローラは、ライトバッファに格納されていない不足データに対応する論理アドレスを特定し、ホストのキャッシュにアクセスするための要求であって不足データに対応する論理アドレスを指定する要求を、ホストに送信する。
【選択図】図２
【特許請求の範囲】
【請求項1】
キャッシュを含むホストに接続可能なメモリシステムであって、
不揮発性メモリと、
ライトバッファと、
論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと前記不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、前記ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理するように構成されたメモリコントローラと、を具備し、
前記メモリコントローラは、
前記不揮発性メモリに書き込まれるべき前記第１のサイズを有するデータに対応する論理アドレスを指定するライト要求と、前記データと、を前記ホストから受信したことに応じ、前記受信したデータを前記ライトバッファに格納し、
前記不揮発性メモリに対する書き込み処理を実行する際、前記管理サイズを有する論理的に連続するデータが前記ライトバッファに格納されているか否かを判定し、
前記論理的に連続するデータの一部が前記ライトバッファに格納されていない場合、前記論理的に連続するデータの前記一部である不足データに対応する論理アドレスを特定し、
前記ホストの前記キャッシュにアクセスするための要求であって前記不足データに対応する前記論理アドレスを指定する要求を、前記ホストに送信し、
前記不足データを前記ホストから受信したことに応じ、前記受信した不足データを前記ライトバッファに格納し、
前記ライトバッファに格納された、前記受信した不足データを含む前記論理的に連続するデータを、前記不揮発性メモリに書き込むように構成されている、
メモリシステム。
不揮発性メモリと、
ライトバッファと、
論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと前記不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、前記ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理するように構成されたメモリコントローラと、を具備し、
前記メモリコントローラは、
前記不揮発性メモリに書き込まれるべき前記第１のサイズを有するデータに対応する論理アドレスを指定するライト要求と、前記データと、を前記ホストから受信したことに応じ、前記受信したデータを前記ライトバッファに格納し、
前記不揮発性メモリに対する書き込み処理を実行する際、前記管理サイズを有する論理的に連続するデータが前記ライトバッファに格納されているか否かを判定し、
前記論理的に連続するデータの一部が前記ライトバッファに格納されていない場合、前記論理的に連続するデータの前記一部である不足データに対応する論理アドレスを特定し、
前記ホストの前記キャッシュにアクセスするための要求であって前記不足データに対応する前記論理アドレスを指定する要求を、前記ホストに送信し、
前記不足データを前記ホストから受信したことに応じ、前記受信した不足データを前記ライトバッファに格納し、
前記ライトバッファに格納された、前記受信した不足データを含む前記論理的に連続するデータを、前記不揮発性メモリに書き込むように構成されている、
メモリシステム。
【請求項2】
前記メモリコントローラは、
前記受信した不足データを含む前記論理的に連続するデータを、前記論理的に連続するデータに対応する第１の論理アドレス範囲の先頭の論理アドレスに割り当てられた第１の物理アドレスによって示される前記不揮発性メモリの記憶領域に書き込み、
前記第１の論理アドレス範囲の前記先頭の論理アドレスに前記第１の物理アドレスが関連付けられるように前記論理物理アドレス変換テーブルを更新するように構成されている、
請求項１に記載のメモリシステム。
前記受信した不足データを含む前記論理的に連続するデータを、前記論理的に連続するデータに対応する第１の論理アドレス範囲の先頭の論理アドレスに割り当てられた第１の物理アドレスによって示される前記不揮発性メモリの記憶領域に書き込み、
前記第１の論理アドレス範囲の前記先頭の論理アドレスに前記第１の物理アドレスが関連付けられるように前記論理物理アドレス変換テーブルを更新するように構成されている、
請求項１に記載のメモリシステム。
【請求項3】
前記ライトバッファは、前記管理サイズを有するデータをそれぞれが格納可能な複数のエントリを含み、
前記メモリコントローラは、
前記ライトバッファの空きエントリの個数が第１の閾値以下になったことに応じ、前記複数のエントリのうちの一つのエントリを、前記不揮発性メモリに書き込まれるべきデータが格納されている対象エントリとして選択し、
前記管理サイズを有する前記論理的に連続するデータが前記対象エントリに格納されているか否かを判定するように構成されている、
請求項１に記載のメモリシステム。
前記メモリコントローラは、
前記ライトバッファの空きエントリの個数が第１の閾値以下になったことに応じ、前記複数のエントリのうちの一つのエントリを、前記不揮発性メモリに書き込まれるべきデータが格納されている対象エントリとして選択し、
前記管理サイズを有する前記論理的に連続するデータが前記対象エントリに格納されているか否かを判定するように構成されている、
請求項１に記載のメモリシステム。
【請求項4】
前記メモリコントローラは、
前記管理サイズに対する前記不足データの割合が第２の閾値以下であるか否かを判定し、
前記管理サイズに対する前記不足データの割合が前記第２の閾値以下である場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記管理サイズに対する前記不足データの割合が前記第２の閾値よりも大きい場合、前記不足データを前記不揮発性メモリから読み出すように構成されている
請求項１に記載のメモリシステム。
前記管理サイズに対する前記不足データの割合が第２の閾値以下であるか否かを判定し、
前記管理サイズに対する前記不足データの割合が前記第２の閾値以下である場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記管理サイズに対する前記不足データの割合が前記第２の閾値よりも大きい場合、前記不足データを前記不揮発性メモリから読み出すように構成されている
請求項１に記載のメモリシステム。
【請求項5】
前記メモリコントローラは、
一定時間内に前記メモリシステムと前記ホストとの間で転送されるデータの転送量の合計が第３の閾値以下であるか否かを判定し、
前記転送量の合計が前記第３の閾値以下である場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記転送量の合計が前記第３の閾値を上回っている場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項１に記載のメモリシステム。
一定時間内に前記メモリシステムと前記ホストとの間で転送されるデータの転送量の合計が第３の閾値以下であるか否かを判定し、
前記転送量の合計が前記第３の閾値以下である場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記転送量の合計が前記第３の閾値を上回っている場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項１に記載のメモリシステム。
【請求項6】
前記ライトバッファは、前記管理サイズを有するデータをそれぞれが格納可能な複数のエントリを含み、
前記メモリコントローラは、
前記転送量の合計が前記第３の閾値を上回っている場合、
前記複数のエントリのうちの使用中のエントリの割合を示す前記ライトバッファの使用率が第４の閾値以下である否かを判定し、
前記ライトバッファの使用率が前記第４の閾値以下である間に前記転送量の合計が前記第４の閾値以下に低下した場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記ライトバッファの使用率が前記第４の閾値以下である間に前記転送量の合計が前記第４の閾値以下に低下しなかった場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項５に記載のメモリシステム。
前記メモリコントローラは、
前記転送量の合計が前記第３の閾値を上回っている場合、
前記複数のエントリのうちの使用中のエントリの割合を示す前記ライトバッファの使用率が第４の閾値以下である否かを判定し、
前記ライトバッファの使用率が前記第４の閾値以下である間に前記転送量の合計が前記第４の閾値以下に低下した場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記ライトバッファの使用率が前記第４の閾値以下である間に前記転送量の合計が前記第４の閾値以下に低下しなかった場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項５に記載のメモリシステム。
【請求項7】
前記メモリコントローラは、
前記メモリコントローラが保持している前記不揮発性メモリに対する要求の個数が第５の閾値以上であるか否か、および前記不揮発性メモリにおいて処理中の要求の個数が第６の閾値以上であるか否かを判定し、
前記メモリコントローラが保持している前記要求の個数が前記第５の閾値以上である、または前記不揮発性メモリにおいて処理中の前記要求の個数が前記第６の閾値以上である場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記メモリコントローラが保持している前記要求の個数が前記第５の閾値未満であり、且つ前記不揮発性メモリにおいて処理中の前記要求の個数が前記第６の閾値未満である場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項１に記載のメモリシステム。
前記メモリコントローラが保持している前記不揮発性メモリに対する要求の個数が第５の閾値以上であるか否か、および前記不揮発性メモリにおいて処理中の要求の個数が第６の閾値以上であるか否かを判定し、
前記メモリコントローラが保持している前記要求の個数が前記第５の閾値以上である、または前記不揮発性メモリにおいて処理中の前記要求の個数が前記第６の閾値以上である場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記メモリコントローラが保持している前記要求の個数が前記第５の閾値未満であり、且つ前記不揮発性メモリにおいて処理中の前記要求の個数が前記第６の閾値未満である場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項１に記載のメモリシステム。
【請求項8】
前記メモリコントローラは、
前記ホストから受信されるリード要求それぞれに基づいて前記不揮発性メモリから読み出されたデータの各々に対応する論理アドレスを、リード履歴テーブルを使用して管理し、
前記不足データに対応する論理アドレスが前記リード履歴テーブルに格納されているか否かを判定し、
前記不足データに対応する前記論理アドレスが前記リード履歴テーブルに格納されている場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記不足データに対応する前記論理アドレスが前記リード履歴テーブルに格納されていない場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項１に記載のメモリシステム。
前記ホストから受信されるリード要求それぞれに基づいて前記不揮発性メモリから読み出されたデータの各々に対応する論理アドレスを、リード履歴テーブルを使用して管理し、
前記不足データに対応する論理アドレスが前記リード履歴テーブルに格納されているか否かを判定し、
前記不足データに対応する前記論理アドレスが前記リード履歴テーブルに格納されている場合、前記キャッシュにアクセスするための前記要求を前記ホストに送信し、
前記不足データに対応する前記論理アドレスが前記リード履歴テーブルに格納されていない場合、前記不足データを前記不揮発性メモリから読み出すように構成されている、
請求項１に記載のメモリシステム。
【請求項9】
請求項１に記載のメモリシステムと、
前記メモリシステムから読み出されたリードデータと前記メモリシステムに書き戻されるべきライトデータとをキャッシュするように構成されたキャッシュを含むホストと、を具備し、
前記キャッシュは、
前記第１のサイズを有するデータをそれぞれが格納可能な複数のキャッシュラインを含み、
前記ホストは、
前記メモリシステムにデータを書き込むためのライト要求を前記メモリシステムに送信し、
前記キャッシュにアクセスするための前記要求を前記メモリシステムから受信したことに応じ、
前記受信した要求によって指定された前記論理アドレスに対応する前記不足データが前記キャッシュに格納されているか否かを判定し、
前記不足データが前記キャッシュに格納されている場合、前記不足データを前記メモリシステムに転送するように構成されている、
情報処理システム。
前記メモリシステムから読み出されたリードデータと前記メモリシステムに書き戻されるべきライトデータとをキャッシュするように構成されたキャッシュを含むホストと、を具備し、
前記キャッシュは、
前記第１のサイズを有するデータをそれぞれが格納可能な複数のキャッシュラインを含み、
前記ホストは、
前記メモリシステムにデータを書き込むためのライト要求を前記メモリシステムに送信し、
前記キャッシュにアクセスするための前記要求を前記メモリシステムから受信したことに応じ、
前記受信した要求によって指定された前記論理アドレスに対応する前記不足データが前記キャッシュに格納されているか否かを判定し、
前記不足データが前記キャッシュに格納されている場合、前記不足データを前記メモリシステムに転送するように構成されている、
情報処理システム。
【請求項10】
不揮発性メモリを含むメモリシステムを制御する制御方法であって、
論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと前記不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理することと、
前記不揮発性メモリに書き込まれるべき前記第１のサイズを有するデータに対応する論理アドレスを指定するライト要求と、前記データと、を前記ホストから受信したことに応じ、前記受信したデータを前記メモリシステムのライトバッファに格納することと、
前記不揮発性メモリに対する書き込み処理を実行する際、前記管理サイズを有する論理的に連続するデータが前記ライトバッファに格納されているか否かを判定することと、
前記論理的に連続するデータの一部が前記ライトバッファに格納されていない場合、前記論理的に連続するデータの前記一部である不足データに対応する論理アドレスを特定することと、
前記ホストのキャッシュにアクセスするための要求であって前記不足データに対応する前記論理アドレスを指定する要求を、前記ホストに送信することと、
前記不足データを前記ホストから受信したことに応じ、前記受信した不足データを前記ライトバッファに格納することと、
前記ライトバッファに格納された、前記受信した不足データを含む前記論理的に連続するデータを、前記不揮発性メモリに書き込むことと、を具備する、
制御方法。
論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと前記不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理することと、
前記不揮発性メモリに書き込まれるべき前記第１のサイズを有するデータに対応する論理アドレスを指定するライト要求と、前記データと、を前記ホストから受信したことに応じ、前記受信したデータを前記メモリシステムのライトバッファに格納することと、
前記不揮発性メモリに対する書き込み処理を実行する際、前記管理サイズを有する論理的に連続するデータが前記ライトバッファに格納されているか否かを判定することと、
前記論理的に連続するデータの一部が前記ライトバッファに格納されていない場合、前記論理的に連続するデータの前記一部である不足データに対応する論理アドレスを特定することと、
前記ホストのキャッシュにアクセスするための要求であって前記不足データに対応する前記論理アドレスを指定する要求を、前記ホストに送信することと、
前記不足データを前記ホストから受信したことに応じ、前記受信した不足データを前記ライトバッファに格納することと、
前記ライトバッファに格納された、前記受信した不足データを含む前記論理的に連続するデータを、前記不揮発性メモリに書き込むことと、を具備する、
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを制御する技術に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。メモリシステムにおいては、ホストがメモリシステムに対してアクセスする際に用いる論理アドレスそれぞれと不揮発性メモリの物理アドレスそれぞれとの間の対応関係は、所定の管理サイズの単位で管理される。
【0003】
ホストによるメモリシステムへのアクセスがメモリシステムにおける管理サイズよりも小さいサイズの単位で実行される場合には、管理サイズに満たないサイズを有するライトデータを含む管理サイズ分のデータを不揮発性メモリから読み出す動作と、読み出したデータとライトデータとを使用して管理サイズ分のライトデータを生成する動作と、生成したライトデータを不揮発性メモリに書き込む動作と、を含むリードモデファイライト動作を実行することが必要となる。
【0004】
しかしながら、このようなリードモデファイライト動作は、メモリシステムの性能を低下させる要因となる。
【0005】
このため、ホストによって実行される細かい粒度のアクセスに対応可能な新たな技術の実現が必要とされている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第５１７８８５７号公報
【特許文献2】特許第４７７３３４２号公報
【特許文献3】米国特許第８５７８１２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の一実施形態が解決しようとする課題は、細かい粒度のアクセスに対応可能なメモリシステムおよび制御方法を提供することである。
【課題を解決するための手段】
【0008】
実施形態によれば、メモリシステムは、キャッシュを含むホストに接続可能である。メモリシステムは、不揮発性メモリと、ライトバッファと、メモリコントローラとを具備する。前記メモリコントローラは、論理物理アドレス変換テーブルを使用して、論理アドレスそれぞれと前記不揮発性メモリの物理アドレスそれぞれとの間の対応関係を、前記ホストによってアクセスされるデータの粒度である第１のサイズよりも大きい管理サイズの単位で管理するように構成されている。前記メモリコントローラは、前記不揮発性メモリに書き込まれるべき前記第１のサイズを有するデータに対応する論理アドレスを指定するライト要求と、前記データと、を前記ホストから受信したことに応じ、前記受信したデータを前記ライトバッファに格納する。前記メモリコントローラは、前記不揮発性メモリに対する書き込み処理を実行する際、前記管理サイズを有する論理的に連続するデータが前記ライトバッファに格納されているか否かを判定する。前記メモリコントローラは、前記論理的に連続するデータの一部が前記ライトバッファに格納されていない場合、前記論理的に連続するデータの前記一部である不足データに対応する論理アドレスを特定する。前記メモリコントローラは、前記ホストの前記キャッシュにアクセスするための要求であって前記不足データに対応する前記論理アドレスを指定する要求を、前記ホストに送信する。前記メモリコントローラは、前記不足データを前記ホストから受信したことに応じ、前記受信した不足データを前記ライトバッファに格納する。前記メモリコントローラは、前記ライトバッファに格納された、前記受信した不足データを含む前記論理的に連続するデータを、前記不揮発性メモリに書き込む。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】第１実施形態に係るメモリシステムに含まれるメモリコントローラおよび不揮発性メモリの各々の構成例を示すブロック図。
【図3】第１実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュチップの構成例を示すブロック図。
【図4】ホストのキャッシュの構成例を示すブロック図。
【図5】キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の初期状態の例を示す図。
【図6】第１実施形態に係るメモリシステムへのライト後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図7】第１実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリへのプログラム後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図8】キャッシュ、ライトバッファ、ルックアップテーブル、ＮＡＮＤ型フラッシュメモリの各々の初期状態の例を示す図。
【図9】第１実施形態に係るメモリシステムへの部分ライト後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図10】第１実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリからの不足データのリード後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図11】第１実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリへのプログラム後における、キャッシュ、ライトバッファ、ルックアップテーブル、ＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図12】キャッシュから第１実施形態に係るメモリシステムへの残存データのライト後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図13】第１実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリからの不足データのリード後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図14】第１実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリへの２回目のプログラム後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図15】第１実施形態に係るメモリシステムへの部分ライト後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図16】第１実施形態に係るメモリシステムにおいて実行されるキャッシュへの問い合わせと、追加ライト後における、キャッシュ、ライトバッファ、ルックアップテーブル、およびＮＡＮＤ型フラッシュメモリの各々の状態の例を示す図。
【図17】キャッシュへの問い合わせを使用しない場合に、第１実施形態に係るメモリシステムにおいて実行される処理の手順を示すシーケンス図。
【図18】不足データがキャッシュに保持されていた場合に、第１実施形態に係るメモリシステムにおいて実行される処理の手順を示すシーケンス図。
【図19】不足データがキャッシュに保持されていなかった場合に、第１実施形態に係るメモリシステムにおいて実行される処理の手順を示すシーケンス図。
【図20】第１実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャート。
【図21】第２実施形態に係るメモリシステムにおけるライトバッファの状態の例を示す図。
【図22】第２実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャート。
【図23】第３実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャート。
【図24】第３実施形態に係るメモリシステムにおけるライトバッファの使用率の例を示す図。
【図25】第３実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の別の例を示すフローチャート。
【図26】第４実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャート。
【図27】第５実施形態に係るメモリシステムに含まれるメモリコントローラおよび不揮発性メモリの各々の構成例を示すブロック図。
【図28】第５実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャート。
【発明を実施するための形態】
【0010】
以下、図面を参照して、実施形態を説明する。
【0011】
（第１実施形態）
図１は、第１実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステム３とを含む。ホスト２と、メモリシステム３とは、メモリバス４を介して接続可能である。メモリバス４を介したホスト２とメモリシステム３との間の相互接続は、例えば、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ ＬｉｎｋＴＭ（ＣＸＬＴＭ）規格に準拠して実行され得る。ＣＸＬは、ホストのｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ（ＣＰＵ）と、デバイスとの間を相互接続するためのインタフェース規格である。ＣＸＬ規格に準拠したインタフェースでは、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）規格に準拠したバスが、メモリバス４として使用される。なお、メモリシステム３は、ＣＸＬ規格に準拠したインタフェースに限らず、他の規格に準拠したインタフェースを介してホスト２に接続されてもよい。
図１は、第１実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステム３とを含む。ホスト２と、メモリシステム３とは、メモリバス４を介して接続可能である。メモリバス４を介したホスト２とメモリシステム３との間の相互接続は、例えば、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ ＬｉｎｋＴＭ（ＣＸＬＴＭ）規格に準拠して実行され得る。ＣＸＬは、ホストのｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ（ＣＰＵ）と、デバイスとの間を相互接続するためのインタフェース規格である。ＣＸＬ規格に準拠したインタフェースでは、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）規格に準拠したバスが、メモリバス４として使用される。なお、メモリシステム３は、ＣＸＬ規格に準拠したインタフェースに限らず、他の規格に準拠したインタフェースを介してホスト２に接続されてもよい。
【0012】
ホスト２は、情報処理装置である。ホスト２は、例えば、サーバコンピュータ、またはパーソナルコンピュータである。ホスト２は、メモリバス４を介してメモリシステム３にアクセスする。具体的には、ホスト２は、データを書き込むためのライト要求であるストアコマンドを、メモリバス４を通じてメモリシステム３に送信する。また、ホスト２は、データを読み出すためのリード要求であるロードコマンドを、メモリバス４を通じてメモリシステム３に送信する。ホスト２とメモリシステム３とがＣＸＬ規格に準拠したインタフェースを介して接続されるケースでは、ストアコマンドおよびロードコマンドは、ＣＸＬ規格で規定されたＣＸＬ．ｍｅｍリクエストを用いてそれぞれ実現される。
【0013】
ホスト２は、一つ以上のＣＰＵを含む。図１では、ホスト２が２つのＣＰＵ、つまりＣＰＵ２１－１、ＣＰＵ２１－２を含む場合が例として示されている。また、ホスト２は、キャッシュ２２と、インターコネクト、ブリッジ、ルートコンプレックスのようなハードウェアインタフェース２３と、主記憶装置（ＤＲＡＭ）２４と、を含む。キャッシュ２２は、ＤＲＡＭ２４に格納されたデータの一部およびメモリシステム３に格納されたデータの一部を記憶するように構成されたハードウェアである。より詳しくは、キャッシュ２２は、メモリシステム３から読み出されたリードデータと、ＤＲＡＭ２４から読み出されたリードデータと、メモリシステム３に書き込まれるべきライトデータと、ＤＲＡＭ２４に書き込まれるべきライトデータと、をキャッシュする、つまり、一時保存するよう構成され得る。キャッシュ２２は、キャッシュ２２を制御するキャッシュコントローラと、データを記憶するメモリと、を含み得る。キャッシュ２２は、ＣＰＵ２１－１とＣＰＵ２１－２とによって共有される。以降の説明では、キャッシュ２２は、ホストキャッシュ２２とも称される。ハードウェアインタフェース２３は、ＤＲＡＭ２４が接続されるポートと、メモリバス４を介してメモリシステム３が接続されるポートとを含む。ＤＲＡＭ２４が接続されるポートは、例えば、ＤＩＭＭ（ｄｕａｌ ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）インタフェース回路によって実現される。メモリシステム３が接続されるポートは、例えば、ＣＸＬインタフェース回路によって実現される。
【0014】
ＣＰＵ２１－１およびＣＰＵ２１－２の各々は、ＤＲＡＭ２４にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、ホスト２に接続された図示しないストレージデバイスから、ＤＲＡＭ２４にロードされてもよい。ホストソフトウェアは、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラムなどを含む。ＣＰＵ２１－１およびＣＰＵ２１－２の各々は、仮想記憶機能を有している。ＣＰＵ２１－１およびＣＰＵ２１－２の各々のメモリ管理ユニットは、アプリケーションプログラムによって使用される仮想アドレスを、物理アドレス（ホスト物理アドレス）に変換する。ＣＰＵ２１－１およびＣＰＵ２１－２の各々は、ホスト物理アドレスを使用して、ＤＲＡＭ２４およびメモリシステム３にアクセスし得る。ＤＲＡＭ２４へのアクセスは、ＤＲＡＭ２４に割り当てられたメモリアドレス空間を使用して実行される。ＤＲＡＭ２４に割り当てられたメモリアドレス空間は、ホスト２のメモリアドレス空間の一部分である。また、メモリシステム３へのアクセスは、メモリシステム３に割り当てられたメモリアドレス空間を使用して実行される。メモリシステム３に割り当てられたメモリアドレス空間は、ホスト２のメモリアドレス空間の他の一部である。
【0015】
メモリシステム３は、不揮発性メモリを備えたメモリデバイスである。メモリシステム３は、メモリバス４を介して、ホスト２に接続可能である。メモリシステム３は、ホスト２のＤＲＡＭ２４と同じく、キャッシュ２２を介して、ＣＰＵ２１－１およびＣＰＵ２１－２の各々から小さな単位（例えば６４Ｂ（ｂｙｔｅ））で直接的にリード／ライトアクセスされる。これにより、メモリシステム３は、いわゆるメモリ拡張（Ｍｅｍｏｒｙ Ｅｘｐａｎｓｉｏｎ）デバイスとして動作する。つまり、メモリシステム３は、４ＫｉＢ等の大きな単位でＮＶＭｅ／ＳＡＴＡ等のストレージプロトコルを介してアクセスされるソリッドステートドライブ（ＳＳＤ）とは異なるデバイスである。メモリシステム３は、例えば、ＣＸＬ規格で規定されたタイプ３メモリデバイスとして実現され得る。なお、メモリシステム３とホスト２との間を接続するインタフェースは必ずしもＣＸＬインタフェースである必要はなく、メモリシステム３は、例えば、ＤＲＡＭ２４と同じく、ＤＩＭＭインタフェースポートに接続されるメモリデバイスとして実現されてもよい。いずれのケースにおいても、メモリシステム３に格納されているデータは、ＤＲＡＭ２４に格納されているデータと同様に、キャッシュ２２にキャッシュされる。以下では、ホスト２によってアクセスされるデータの粒度は、アクセス粒度とも称される。また、以下では、メモリシステム３がＣＸＬインタフェースを介してホスト２に接続される場合を、例として説明する。
【0016】
メモリシステム３は、メモリコントローラ３１と、不揮発性メモリ３２とを含む。
【0017】
メモリコントローラ３１は、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような半導体回路である。メモリコントローラ３１は、不揮発性メモリ３２に対するデータの書き込みおよび読み出しを制御する。また、メモリコントローラ３１は、メモリバス４を介して、ホスト２との通信を実行する。メモリコントローラ３１は、６４Ｂのような細かいアクセス粒度に対応可能に構成されている。
【0018】
不揮発性メモリ３２は、不揮発性半導体メモリである。不揮発性メモリ３２は、例えば、ＮＡＮＤ型フラッシュメモリである。なお、不揮発性メモリ３２は、ＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）等によって実現されていてもよい。以下では、不揮発性メモリ３２がＮＡＮＤ型フラッシュメモリによって実現されている場合を主として説明する。このため、以下では、不揮発性メモリ３２をＮＡＮＤフラッシュ３２と称する。
【0019】
ＮＡＮＤフラッシュ３２は、例えば、３次元構造のフラッシュメモリである。ＮＡＮＤフラッシュ３２のメモリセルアレイは、複数のプレーンに分割されている。ＮＡＮＤフラッシュ３２は、プレーン毎に複数のブロックを含む。複数のブロックの各々は、データ消去動作の単位である。複数のブロックの各々は、複数のページを含む。複数のページの各々は、同一ワード線に接続された複数のメモリセルを含む。複数のページの各々は、データプログラム動作およびデータ読み出し動作の単位である。データプログラム動作は、ＮＡＮＤフラッシュ３２にデータを書き込むための動作である。ＮＡＮＤフラッシュ３２にデータを書き込むことは、ＮＡＮＤフラッシュ３２にデータをプログラムするとも称される。データ読み出し動作は、ＮＡＮＤフラッシュ３２からデータを読み出す動作である。
【0020】
次に、メモリコントローラ３１によって実行される機能について説明する。メモリコントローラ３１は、ＮＡＮＤフラッシュ３２に記憶されたデータの管理およびＮＡＮＤフラッシュ３２に含まれるブロックの管理を実行する。
【0021】
データの管理は、論理アドレスそれぞれとＮＡＮＤフラッシュ３２の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理を含む。メモリコントローラ３１は、論理物理アドレス変換テーブル（Ｌ２Ｐテーブル）を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を所定の管理サイズの単位で管理する。Ｌ２Ｐテーブルは、ルックアップテーブル（ＬＵＴ）とも称される。論理アドレスは、メモリシステム３にアクセスするためにホスト２（ＣＰＵ２１－１、２１－２）によって使用されるアドレスである。ホスト２からメモリバス４に出力されるホスト物理アドレスが、論理アドレスとして使用される。物理アドレスは、ＮＡＮＤフラッシュ３２に含まれる個々の記憶領域（以下、物理記憶領域と称する）を示すアドレスである。物理アドレスは、例えば、ブロックアドレスと、ページアドレスと、ページ内オフセットアドレスと、の組み合わせによって表される。あるいは、物理アドレスは、プレーン識別子と、ブロックアドレスと、ページアドレスと、ページ内オフセットアドレスと、の組み合わせによって、表される。なお、ＮＡＮＤフラッシュ３２が複数のＮＡＮＤフラッシュチップを含む構成である場合には、物理アドレスは、例えば、チャンネル番号と、バンク番号と、プレーン識別子と、ブロックアドレスと、ページアドレスと、ページ内オフセットアドレスと、の組み合わせによって表されてもよい。
【0022】
ＮＡＮＤフラッシュ３２においては、ブロック内のページへのデータの書き込みは、このブロックの１プログラム／イレーズサイクル当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の物理記憶領域に新たなデータを直接上書きすることはできない。このため、既に物理記憶領域に書き込まれているデータを更新する場合には、メモリコントローラ３１は、そのブロック（または別のブロック）内の未書き込みページ（空きページ）に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、メモリコントローラ３１は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶領域ではなく、別の物理記憶領域に書き込む。そして、メモリコントローラ３１は、論理物理アドレス変換テーブルを更新して、この論理アドレスに、この別の物理記憶領域を示す物理アドレスを関連付ける。
【0023】
ＮＡＮＤフラッシュ３２に含まれるブロックの管理は、不良ブロック（バッドブロック）の管理と、ウェアレベリングと、ガベージコレクション（ＧＣ）とを含む。
【0024】
ＧＣは、フリーブロックの個数を増やすための動作である。フリーブロックとは、有効データを含まないブロックを意味する。メモリコントローラ３１は、各ブロックの状態（フリーブロック、アクティブブロック、書き込み済みページ、空きページ、有効データの量、無効データの量、等）を管理する。ＧＣ動作においては、メモリコントローラ３１は、有効データと無効データとが混在する幾つかのブロックをＧＣソースブロックとして選択する。ＧＣソースブロックは、コピー元ブロックまたは移動元ブロックとも称される。メモリコントローラ３１は、ＧＣソースブロックに含まれる有効データをＧＣデスティネーションブロック（例えば、フリーブロック）にコピーする。ＧＣデスティネーションブロックは、コピー先ブロックまたは移動先ブロックとも称される。ここで、有効データとは、論理アドレスに関連付けられているデータを意味する。論理アドレスに最新データとして関連付けられているデータは有効データであり、後にホスト２からリードされる可能性がある。無効データとは、どの論理アドレスにも関連付けられていないデータを意味する。どの論理アドレスにも関連付けられていないデータは、もはやホスト２からリードされる可能性が無いデータである。ＧＣソースブロックからＧＣデスティネーションブロックに有効データをコピーすると、メモリコントローラ３１は、論理物理アドレス変換テーブルを更新して、コピーされた有効データの論理アドレスそれぞれにコピー先の物理アドレスをマッピングする。有効データが別のブロックにコピーされることによって無効データのみになったブロックは、フリーブロックとして解放される。これによって、このブロックは、このブロックに対するデータ消去動作が実行された後にデータの書き込みに再利用することが可能となる。
【0025】
次に、メモリシステム３におけるメモリコントローラ３１およびＮＡＮＤフラッシュ３２の各々の構成を説明する。図２は、メモリコントローラ３１およびＮＡＮＤフラッシュ３２の各々の構成例を示すブロック図である。
【0026】
メモリコントローラ３１は、ＣＸＬインタフェース３１１、リードコントローラ３１２、ルックアップテーブル（ＬＵＴ）３１３、ライトコントローラ３１４、ＧＣコントローラ３１５、およびＮＡＮＤフラッシュインタフェース３１６を含む。
【0027】
ＣＸＬインタフェース３１１は、ホスト２との通信を実行するホストインタフェース回路である。ＣＸＬインタフェース３１１は、ＣＸＬ規格に準拠したリクエスト（リード要求、ライト要求、等）を、ホスト２から受信する。リード要求を使用したメモリシステム３へのリードアクセスは、例えば、６４Ｂ単位で実行される。つまり、ホスト２によってリードアクセスされるデータの粒度は、６４Ｂである。同様に、ライト要求を使用したメモリシステム３へのライトアクセスも、例えば、６４Ｂ単位で実行される。つまり、ホスト２によってライトアクセスされるデータの粒度も、６４Ｂである。
【0028】
リードコントローラ３１２は、ＮＡＮＤフラッシュ３２からデータを読み出すための読み出し処理を実行する回路である。リードコントローラ３１２は、ＣＸＬインタフェース３１１を介してホスト２から受信されたリード要求それぞれに基づいて、読み出し処理を実行する。各リード要求は、読み出し対象データに対応する論理アドレスを指定するパラメータを含む。どのリード要求によって指定される読み出し対象データも同じサイズ（例えば６４Ｂ）を有している。
【0029】
ＬＵＴ３１３は、論理物理アドレス変換テーブルとして使用される。ＬＵＴ３１３は、マッピング情報を保持する。マッピング情報は、メモリシステム３にアクセスするためにホスト２によって使用される論理アドレス（ＬＡ）それぞれとＮＡＮＤフラッシュ３２の物理アドレス（ＰＡ）それぞれとの間の対応関係を示す情報である。メモリコントローラ３１は、ＬＵＴ３１３を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を、管理サイズの単位で管理する。管理サイズは、ＬＵＴ３１３を使用して実行される論理物理アドレス変換の単位である。管理サイズは、アクセス粒度（ここでは６４Ｂ）よりも大きいサイズに設定されている。アクセス粒度よりも大きな管理サイズを使用する理由の一つは、ＬＵＴ３１３のテーブルサイズを削減することである。
【0030】
例えば、メモリシステム３が１ＴＢの容量を持つ場合を想定する。管理サイズが６４Ｂである場合には、ＬＵＴ３１３に必要なエントリの数は、１ＴＢ／６４Ｂ＝１６Ｇから、１６Ｇ個である。物理アドレスが４バイトによって表される場合、ＬＵＴ３１３の各エントリのサイズは、４Ｂである。したがって、ＬＵＴ３１３のテーブルサイズは、６４ＧＢ（＝１６Ｇ×４Ｂ）である。
【0031】
一方、２５６Ｂの管理サイズを使用した場合には、１ＴＢ／２５６Ｂ＝４Ｇから、ＬＵＴ３１３に必要なエントリの数は、４Ｇ個である。物理アドレスが４バイトによって表される場合、ＬＵＴ３１３の各エントリのサイズは、４Ｂである。したがって、ＬＵＴ３１３のテーブルサイズは、１６ＧＢ（＝４ＧＢ×４Ｂ）である。このように、大きな管理サイズ（例えば２５６Ｂ）を使用することにより、ＬＵＴ３１３のテーブルサイズを大幅に削減できる。以下では、管理サイズが２５６Ｂである場合を想定する。この場合、ＬＵＴ３１３は、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を、２５６Ｂに対応する論理アドレス範囲毎に管理する。したがって、ＬＵＴ３１３は、論理アドレス０、論理アドレス２５６、論理アドレス５１２、…のように２５６Ｂの刻みで連続する複数の論理アドレスにそれぞれ対応する複数のエントリを含む。以下では、論理アドレスはＬＡとも称され、物理アドレスはＰＡとも称される。
【0032】
図２では、ＬＵＴ３１３に含まれる複数のエントリのうち、ＬＡ０×０００１＿００００に対応するエントリと、ＬＡ０×０００１＿０１００に対応するエントリと、ＬＡ０×０００１＿０２００に対応するエントリと、ＬＡ０×０００１＿０３００に対応するエントリと、が例として示されている。ここで「０×」は、対応するアドレスが１６進表記であることを表している。
【0033】
図２において、ＬＡ０×０００１＿００００に対応するエントリには、ＰＡ０×１２３４＿５６００が格納されている。このことは、連続した論理アドレスに対応する２５６Ｂのデータ、つまり、論理的に連続する２５６Ｂのデータが、ＰＡ０×１２３４＿５６００によって示される物理記憶領域に記憶されていることを表している。すなわち、２５６個のＬＡである０×０００１＿００００～０×０００１＿００ＦＦに対応する２５６Ｂのデータが、ＰＡ０×１２３４＿５６００によって示される物理記憶領域に記憶されていることを表している。ＰＡ０×１２３４＿５６００によって示される物理記憶領域は、２５６Ｂのサイズを有する物理的に連続する記憶領域である。
【0034】
また、ＬＡ０×０００１＿０１００に対応するエントリには、ＰＡ０×３３３３＿００００が格納されている。このことは、論理的に連続する２５６Ｂのデータ、つまり２５６個のＬＡである０×０００１＿０１００～０×０００１＿０１ＦＦに対応する２５６Ｂのデータが、ＰＡ０×３３３３＿００００によって示される物理記憶領域に記憶されていることを表している。ＰＡ０×３３３３＿００００によって示される物理記憶領域は、２５６Ｂのサイズを有する物理的に連続する記憶領域である。
【0035】
また、ＬＡ０×０００１＿０２００に対応するエントリには、ＰＡ０×００２２＿２２００が格納されている。このことは、論理的に連続する２５６Ｂのデータ、つまり２５６個のＬＡである０×０００１＿０２００～０×０００１＿０２ＦＦに対応する２５６Ｂのデータが、ＰＡ０×００２２＿２２００によって示される物理記憶領域に記憶されていることを表している。ＰＡ０×００２２＿２２００によって示される物理記憶領域は、２５６Ｂのサイズを有する物理的に連続する記憶領域である。
【0036】
また、ＬＡ０×０００１０３００に対応するエントリには、ＰＡ０×５５５５ＡＡ００が格納されている。このことは、論理的に連続する２５６Ｂのデータ、つまり２５６個のＬＡである０×０００１＿０３００～０×０００１＿０３ＦＦに対応する２５６Ｂのデータが、ＰＡ０×５５５５ＡＡ００によって示される物理記憶領域に記憶されていることを表している。ＰＡ０×５５５５＿ＡＡ００によって示される物理記憶領域は、２５６Ｂのサイズを有する物理的に連続する記憶領域である。
【0037】
なお、ＬＵＴ３１３は、ＬＡそれぞれとＰＡそれぞれとの間の対応関係を管理するテーブルに加え、このテーブルを参照および更新する制御回路を含んでいてもよい。
【0038】
ライトコントローラ３１４は、ＮＡＮＤフラッシュ３２にデータを書き込むための書き込み処理を実行する回路である。ライトコントローラ３１４は、ＣＸＬインタフェース３１１を介して、ホスト２から受信されたライト要求それぞれに基づいて、書き込み処理を実行する。各ライト要求は、６４Ｂのライトデータの書き込み先のＬＡを指定するパラメータと、６４Ｂのライトデータと、を含む。
【0039】
ＧＣコントローラ３１５は、ガベージコレクションを実行する回路である。ＧＣコントローラ３１５は、例えば、フリーブロックの個数が閾値以下になったことに応じて、ガベージコレクションを開始する。ＧＣコントローラ３１５は、空きページプール３１５１を含む。空きページプール３１５１は、ＮＡＮＤフラッシュ３２に含まれるページのうち、空きページ（フリーページ）を管理するリストである。空きページは、新たなデータの書き込みに利用可能なページである。有効データを含まないブロックであるフリーブロックに含まれるページの各々は、空きページとして管理される。また、書き込み先ブロックとして使用中のブロックに含まれるページのうち、まだデータが書き込まれていないページも空きページとして管理される。
【0040】
ＮＡＮＤフラッシュインタフェース３１６は、ＮＡＮＤフラッシュ３２を制御するメモリインタフェース回路である。ＮＡＮＤフラッシュインタフェース３１６は、リードコントローラ３１２の制御の下、ＮＡＮＤフラッシュ３２からデータを読み出すためのリード要求（ＮＡＮＤリードコマンド）をＮＡＮＤフラッシュ３２に送信する。また、ＮＡＮＤフラッシュインタフェース３１６は、ライトコントローラ３１４の制御の下、ＮＡＮＤフラッシュ３２にデータを書き込むためのプログラム要求（ＮＡＮＤプログラムコマンド）と、ライトデータと、をＮＡＮＤフラッシュ３２に送信する。ＮＡＮＤフラッシュ３２に対するデータの読み出しおよび書き込みの単位は、原理的には、論理物理アドレス変換の管理サイズ以上であればよい。つまり、ＮＡＮＤフラッシュ３２のページサイズは、論理物理アドレス変換の管理サイズと同じか、あるいはこの管理サイズの２以上の整数倍であればよい。
【0041】
ライトコントローラ３１４は、ライトバッファ３１４１と、ホストキャッシュ問い合わせ部３１４２とを含む。
【0042】
ライトバッファ３１４１は、ＮＡＮＤフラッシュ３２に書き込まれるべきデータが一時的に格納される記憶領域である。ライトバッファ３１４１は、複数のエントリを有する。ライトバッファ３１４１の各エントリは、論理的に連続する２５６Ｂのデータを格納するために使用される。
【0043】
ホストキャッシュ問い合わせ部３１４２は、ＣＸＬインタフェース３１１を介して、ホスト２のホストキャッシュ２２に対してデータ問い合わせを実行する。管理サイズ（２５６Ｂ）を有する論理的に連続するデータの一部がライトバッファ３１４１に格納されていない場合、ホストキャッシュ問い合わせ部３１４２は、ライトバッファ３１４１に格納されていない一部のデータである不足データに対応するＬＡを指定する要求（ホストキャッシュ問い合わせ要求、または単に問い合わせ要求とも云う）を、ＣＸＬインタフェース３１１を介してホスト２に送信する。このホストキャッシュ問い合わせ要求は、ホストキャッシュ２２へアクセスするための要求である。
【0044】
例えば、ＮＡＮＤフラッシュ３２に対するデータ書き込み処理を実行する際、ライトコントローラ３１４は、論理的に連続するデータの全てがライトバッファ３１４１に格納されているか否かを判定する。この論理的に連続するデータは、管理サイズ内の連続する複数のＬＡにそれぞれ対応する複数のデータの集合である。この論理的に連続するデータの総サイズは、管理サイズに等しい。したがって、管理サイズに等しいサイズを有する論理的に連続するデータは、管理サイズを有する論理的に連続するデータとも称する。この論理的に連続するデータの一部がライトバッファ３１４１に格納されていない場合、ライトコントローラ３１４は、この一部のデータである不足データに対応するＬＡを特定する。そして、ライトコントローラ３１４は、ホストキャッシュ問い合わせ部３１４２を使用して、問い合わせ要求をホスト２に送信する。この問い合わせ要求によって指定されたＬＡに対応する６４Ｂのデータがホストキャッシュ２２内のあるキャッシュラインに格納されている場合、ホスト２は、このキャッシュラインに格納されている６４Ｂデータをメモリシステム３に転送する。
【0045】
このように、ホストキャッシュ問い合わせ部３１４２を使用して不足データの問い合わせ要求をホストに送信することによって、ライトコントローラ３１４は、不足データを、ホストキャッシュ２２から取得することができる。したがって、ライトコントローラ３１４は、ＮＡＮＤフラッシュ３２から不足データを読み出すための処理を行うことなく、管理サイズを有する論理的に連続するデータをＮＡＮＤフラッシュ３２に書き込むことができる。
【0046】
ここで、ホストキャッシュ問い合わせ処理の例について説明する。例えば、ライトコントローラ３１４が、ライトバッファ３１４１のあるエントリに格納されているデータをＮＡＮＤフラッシュ３２に書き込むことを決定した場合を想定する。この場合、このエントリに格納されているデータに対応するＬＡ範囲が書き込み先のＬＡ範囲として決定される。
【0047】
ライトコントローラ３１４は、書き込み先のＬＡ範囲に属し且つ６４Ｂの刻みで連続する４つのＬＡにそれぞれ対応する４つの６４Ｂデータの全てがこのエントリに格納されているか否かを判定する。例えば、４つの６４Ｂデータのうちの一つの６４Ｂデータがこのエントリに格納されていない場合、ライトコントローラ３１４は、このエントリに格納されていないデータである６４Ｂの不足データに対応するＬＡを特定する。そして、ライトコントローラ３１４は、ホストキャッシュ問い合わせ部３１４２を使用して、このエントリに格納されていない６４Ｂの不足データに対応するＬＡを指定する問い合わせ要求をホスト２に送信する。この問い合わせ要求によって指定されたＬＡに対応する６４Ｂのデータがホストキャッシュ２２内のあるキャッシュラインに格納されている場合、ホスト２は、このキャッシュラインに格納されている６４Ｂデータをメモリシステム３に転送する。
【0048】
不足データをホスト２から受信した場合、ライトコントローラ３１４は、受信した不足データをライトバッファ３１４１のこのエントリに格納する。そして、このエントリに、２５６Ｂのサイズを有する論理的に連続するデータの全てが揃うと、ライトコントローラ３１４は、この論理的に連続するデータを、書き込み先のＬＡ範囲の先頭ＬＡに割り当てられたＰＡによって示される物理記憶領域に、４つの６４Ｂデータを含む論理的に連続する２５６Ｂのデータを書き込む。
【0049】
なお、４つの６４Ｂデータのうちの２つの６４Ｂデータがライトバッファ３１４１に格納されていない場合には、ホストキャッシュ問い合わせ部３１４２は、まず、ライトバッファ３１４１に格納されていない最初の６４Ｂデータに対応する問い合わせ要求をホスト２に送信する。そして、最初の６４Ｂデータがホスト２から転送されると、ホストキャッシュ問い合わせ部３１４２は、ライトバッファ３１４１格納されていない次の６４Ｂデータに対応する問い合わせ要求をホスト２に送信する。このようにして、４つの６４Ｂデータの全てがライトバッファ３１４１に揃うと、ライトコントローラ３１４は、書き込み先のＬＡ範囲の先頭ＬＡに割り当てられたＰＡによって示される物理記憶領域に、４つの６４Ｂデータを含む論理的に連続する２５６Ｂのデータを書き込む。
【0050】
不足データがホストキャッシュ２２に存在しない場合は、ライトコントローラ３１４は、不足データをＮＡＮＤフラッシュ３２から取得する。
【0051】
ホストキャッシュ問い合わせは、例えば、ＣＸＬ規格で規定されるＣＸＬ．ｃａｃｈｅプロトコルを用いて実行される。ＣＸＬ．ｃａｃｈｅプロトコルは、キャッシュ操作を実行するためのプロトコルである。ＣＸＬ．ｃａｃｈｅプロトコルは、アクセラレータのようなデバイス用のプロトコルである。メモリ拡張デバイスは、ＣＸＬ．ｃａｃｈｅプロトコルではなく、メモリアクセスのためのプロトコルであるＣＸＬ．ｍｅｍプロトコルを使用する。しかし、メモリシステム３は、ホストキャッシュ問い合わせを実行するために、ＣＸＬ．ｍｅｍプロトコルとＣＸＬ．ｃａｃｈｅプロトコルの双方を使用する。なお、ホストキャッシュ問い合わせは、ＣＸＬ．ｃａｃｈｅプロトコルに限らず、ＰＣＩｅのような他のインタフース用のプロトコルを使用して実現してもよい。
【0052】
ホストキャッシュ問い合わせをＣＸＬ．ｃａｃｈｅプロトコルを用いて実行するケースにおいては、問い合わせ要求は、例えば、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈ、またはＣＸＬ．ｃａｃｈｅ ＲｄＣｕｒｒである。
【0053】
ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈは、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈによって指定されたアドレス（ＬＡ）に対応する６４Ｂのダーティデータをホストキャッシュ２２からメモリシステム３に書き戻すことを要求するフラッシュ（ｆｌｕｓｈ）要求である。ダーティデータは、メモリシステム３にまだ反映されていない更新済みデータである。ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈによって指定されたＬＡに対応する６４Ｂのダーティデータがホストキャッシュ２２のあるキャッシュラインに格納されている場合、この６４Ｂのダーティデータがキャッシュラインからメモリシステム３に転送される（書き戻し）。そして、この６４Ｂのダーティデータが格納されていたホストキャッシュ２２のキャッシュラインに対応するバリッドフラグは、無効を示す値に変更される。これにより、このキャッシュラインに格納されている６４Ｂのデータは、無効化される。
【0054】
ＣＸＬ．ｃａｃｈｅ ＲｄＣｕｒｒは、ＣＸＬ．ｃａｃｈｅ ＲｄＣｕｒｒによって指定されたアドレス（ＬＡ）に対応する６４Ｂのデータをホストキャッシュ２２からリードするためのキャッシュリード要求である。ＣＸＬ．ｃａｃｈｅ ＲｄＣｕｒｒによって指定されたＬＡによって指定された６４Ｂのデータがホストキャッシュ２２のあるキャッシュラインに格納されている場合、たとえこの６４Ｂのデータがクリーンデータであっても、この６４Ｂのデータがキャッシュラインからメモリシステム３に転送される。クリーンデータは、メモリシステム３に既に反映されているデータである。この６４Ｂのデータが格納されているホストキャッシュ２２のキャッシュラインに対応するバリッドフラグは、有効を示す値に維持される。
【0055】
ＮＡＮＤフラッシュ３２は、複数のＮＡＮＤフラッシュチップ３２１－０、３２１－１、３２１－２、３２１－３、…を含む。ＮＡＮＤフラッシュ３２は、例えば、１２個のＮＡＮＤフラッシュチップを含む。１２個のＮＡＮＤフラッシュチップそれぞれは、互いに独立して動作可能である。例えば、３個のＮＡＮＤフラッシュチップ３２１－０は、チャンネルｃｈ０を介してＮＡＮＤフラッシュインタフェース３１６に接続されている。３個のＮＡＮＤフラッシュチップ３２１－１は、チャンネルｃｈ１を介してＮＡＮＤフラッシュインタフェース３１６に接続されている。３個のＮＡＮＤフラッシュチップ３２１－２は、チャンネルｃｈ２を介してＮＡＮＤフラッシュインタフェース３１６に接続されている。また、３個のＮＡＮＤフラッシュチップ３２１－３は、チャンネルｃｈ３を介してＮＡＮＤフラッシュインタフェース３１６に接続されている。この場合、ＮＡＮＤフラッシュインタフェース３１６は、４本のチャンネルｃｈ０～ｃｈ３を介して、１２個のＮＡＮＤフラッシュチップを並列にアクセスすることができる。ここで、各チャンネルに接続されている３個のＮＡＮＤフラッシュチップがそれぞれ異なるバンクに含まれている場合、ＮＡＮＤフラッシュインタフェース３１６は、バンクインタリーブによって、チャンネルごとに３個のＮＡＮＤフラッシュチップを並列にアクセスしてもよい。これにより、ＮＡＮＤフラッシュインタフェース３１６は、最大で１２個のＮＡＮＤフラッシュチップにデータを並列に書き込むことができる（並列書き込み数＝１２）。
【0056】
次に、ＮＡＮＤフラッシュ３２からデータを読み出すための読み出し処理を説明する。まず、ＣＸＬインタフェース３１１は、ホスト２からリード要求を受信する。受信したリード要求は、リード対象データに対応するＬＡを指定する。リード対象データのサイズは、６４Ｂである。リード要求によって指定されるＬＡは、リード対象データに対応する連続する６４個のＬＡのうちの先頭のＬＡである。
【0057】
リードコントローラ３１２は、受信されたリード要求によって指定されるＬＡに対応するＰＡをＬＵＴ３１３から取得する。この場合、リードコントローラ３１２は、受信されたリード要求によって指定されるＬＡに対応するＰＡをＬＵＴ３１３（ＬＵＴ３１３内の制御回路）に問い合わせることによって、受信されたリード要求によって指定されるＬＡに対応するＰＡをＬＵＴ３１３から取得してもよい。
【0058】
リードコントローラ３１２は、取得したＰＡに基づいて、ＮＡＮＤフラッシュインタフェース３１６を介してＮＡＮＤフラッシュ３２からデータを読み出す。この場合、リードコントローラ３１２は、取得したＰＡを指定するＮＡＮＤリードコマンドを、ＮＡＮＤフラッシュインタフェース３１６に発行する。ＮＡＮＤフラッシュインタフェース３１６は、発行されたＮＡＮＤリードコマンドをＮＡＮＤフラッシュ３２に送信する。これにより、ＮＡＮＤフラッシュ３２からデータが読み出される。ＮＡＮＤフラッシュ３２からのデータの読み出しは、２５６Ｂまたはそれ以上のサイズの単位で実行される。
【0059】
リードコントローラ３１２は、ＮＡＮＤフラッシュ３２から読み出されたデータから６４Ｂのリード対象データを抽出し、抽出した６４Ｂのリード対象データを、ＣＸＬインタフェース３１１を介して、ホスト２に送信する。
【0060】
次に、ＮＡＮＤフラッシュ３２にデータを書き込むための書き込み処理を説明する。まず、ＣＸＬインタフェース３１１は、ホスト２からライト要求とライトデータとを受信する。受信したライト要求は、ライトデータに対応するＬＡを指定する。ライトデータのサイズは、６４Ｂである。ライト要求によって指定されるＬＡは、ライトデータに対応する連続する６４個のＬＡのうちの先頭のＬＡである。
【0061】
ライトコントローラ３１４は、受信されたライトデータをライトバッファ３１４１に格納する。ここで、ライトバッファ３１４１の一つのエントリには、論理的に連続する２５６Ｂのデータが格納され得る。つまり、ライトコントローラ３１４は、２５６ＢのあるＬＡ範囲に属する４つの６４Ｂデータがライトバッファ３１４１の同じエントリに格納されるように、受信されたライトデータを、ライトバッファ３１４１の複数のエントリのうちの一つのエントリに格納する。例えば、受信された６４Ｂデータと同じ２５６ＢのＬＡ範囲に属している別の６４Ｂデータがライトバッファ３１４１のあるエントリに既に格納されている場合には、ライトコントローラ３１４は、受信した６４Ｂデータを、このエントリに格納する。
【0062】
そして、例えば、ライトバッファ３１４１の空きエントリの個数が閾値以下になったことに応じ、ライトコントローラ３１４は、ライトバッファ３１４１の複数のエントリから、データが格納されているエントリを選択し、選択したエントリに格納されているデータをＮＡＮＤフラッシュ３２に書き込むことを決定する。
【0063】
ここでは、説明を簡単にするために、選択したエントリに２５６Ｂのデータの全てが格納されている場合を想定する。ライトコントローラ３１４は、データの書き込みに利用可能なＮＡＮＤフラッシュ３２内の物理記憶領域を決定する。次いで、ライトコントローラ３１４は、決定した物理記憶領域を示すＰＡが、選択したエントリに格納されている２５６Ｂのデータに対応するＬＡ範囲のうちの先頭のＬＡに割り当てられるように、ＬＵＴ３１３を更新する。この場合、ライトコントローラ３１４は、まず、データの書き込みに利用可能な物理記憶領域を確保するようにＬＵＴ３１３（ＬＵＴ３１３内の制御回路）に対して確保要求を送信することによって、データの書き込みに利用可能な物理記憶領域を示すＰＡをＬＵＴ３１３から取得してもよい。また、ＬＵＴ３１３（ＬＵＴ３１３内の制御回路）は、物理記憶領域の確保要求に応じ、空きページプール３１５１によって管理されている空きページのリストに基づいて、物理記憶領域を確保してもよい。そして、ライトコントローラ３１４は、更新要求をＬＵＴ３１３に送信することによって、確保された物理記憶領域を示すＰＡが、選択したエントリに格納されている２５６Ｂのデータに対応するＬＡ範囲のうちの先頭のＬＡに割り当てられるように、ＬＵＴ３１３を更新してもよい。
【0064】
この後、ライトコントローラ３１４は、ＮＡＮＤフラッシュ３２内の確保された物理記憶領域に、選択したエントリに格納されている２５６Ｂのデータを書き込む。この場合、ライトコントローラ３１４は、物理記憶領域を示すＰＡを指定するＮＡＮＤプログラムコマンドをＮＡＮＤフラッシュインタフェース３１６に発行する。ＮＡＮＤフラッシュインタフェース３１６は、発行されたＮＡＮＤプログラムコマンドと、２５６Ｂのデータと、をＮＡＮＤフラッシュ３２に送信する。これにより、２５６Ｂのデータが、ＰＡによって示される物理記憶領域に書き込まれる。
【0065】
なお、ＮＡＮＤフラッシュ３２に対するデータの書き込みは、２５６Ｂまたはそれ以上のサイズの単位で実行される。たとえば、ＮＡＮＤフラッシュ３２のページサイズが２５６Ｂである場合には、ＮＡＮＤフラッシュ３２に対するデータの書き込みは、２５６Ｂのデータの単位で実行される。また、ページサイズが４ＫｉＢである場合には、ＮＡＮＤフラッシュ３２に対するデータの書き込みは、４ＫｉＢのデータの単位で実行される。この場合、４ＫｉＢのデータの書き込みは、ライトバッファ３１４１の１６個のエントリに、２５６Ｂ×１６個のデータがそれぞれ揃った後に実行されてもよい。
【0066】
次に、ＮＡＮＤフラッシュチップの構成例について説明する。図３は、第１実施形態に係るメモリシステムに含まれるＮＡＮＤフラッシュチップの構成例を示すブロック図である。
【0067】
ＮＡＮＤフラッシュチップ３２１－０は、複数のプレーンを含むマルチプレーン構成を有している。ＮＡＮＤフラッシュチップ３２１－０のメモリセルアレイは、例えば１６プレーン（プレーン＃０～＃１５）に分割されていてもよい。プレーン＃０～＃１５の各々は、複数のブロックＢＬＫ＃０～ＢＬＫ＃（ｘ－１）を含む。ブロックＢＬＫ＃０～ＢＬＫ＃（ｘ－１）の各々は、複数のページ（Ｐ＃０～Ｐ＃（ｙ－１））を含む。ページは、物理ページとも称される。ページＰ＃０～Ｐ＃（ｙ－１）の各々のサイズ（ページサイズ）は、例えば、２５６Ｂまたはそれ以上のサイズである。フラッシュダイ＃０は、８個のプレーンにデータを同時に書き込むマルチプレーンモードで動作可能である。ここでは、ＮＡＮＤフラッシュチップ３２１－０の構成について説明したが、他のＮＡＮＤフラッシュチップの各々も、ＮＡＮＤフラッシュチップ３２１－０と同じ構成を有している。
【0068】
次に、ホストキャッシュ２２の構成例について説明する。図４は、ホストのキャッシュの構成例を示すブロック図である。ホストキャッシュ２２は、ダイレクトマップキャッシュ、セットアソシアティブキャッシュ、フルアソシアティブキャッシュのいずによって実現されていてもよい。図４では、ホストキャッシュ２２がダイレクトマップキャッシュとして実現されており、ホストキャッシュ２２のキャッシュラインサイズが６４Ｂであり、ホストキャッシュ２２の容量が６４ＫＢである場合が示されている。
【0069】
ホストキャッシュ２２は、１０２４本のキャッシュラインを含む。各キャッシュラインに格納されるデータ（Ｄａｔａ）は、６４Ｂのデータである。図４では、図示の簡単のため、各キャッシュラインに格納されるＤａｔａとして、４Ｂデータが図示されている。また、キャッシュライン毎に、バリッドビット（Ｖ）、ダーティビット（Ｄ）、タグ（Ｔａｇ）を含む。
【0070】
メモリシステム３にアクセスするために使用されるホスト２の論理アドレス空間が３２ビットの論理アドレスで表される場合、３２ビットの論理アドレスのうちの下位の６ビットが６４Ｂデータのオフセットとして使用される。また、３２ビットの論理アドレスのうちの中位の１０ビットがインデックスとして使用される。また、３２ビットの論理アドレスのうちの上位の１６ビットがタグとして使用される。
【0071】
ホストキャッシュ２２の１０２４本のキャッシュラインには、１対１の対応関係で１０２４個のインデックス０×０００～０×３ＦＦがそれぞれ対応付けられている。ある６４Ｂデータが格納されるべきキャッシュラインは、この６４Ｂデータに対応する論理アドレスの中位の１０ビットの値によって一意に決定される。
【0072】
バリッドビットは、対応するキャッシュラインが有効であるか否かを示すビットである。バリッドビットが１である場合、バリッドビットは、このキャッシュラインが有効なデータを格納していることを示す。また、バリッドビットが０である場合、バリッドビットは、このキャッシュラインが有効なデータを格納していないことを示す。
【0073】
ダーティビットは、対応するキャッシュラインに格納されているデータがダーティデータであるか否かを示すビットである。ダーティデータは、メモリシステム３にまだ反映されていない更新済みデータである。そのため、ダーティデータがキャッシュラインから追い出される際には、このダーティデータをメモリシステム３に書き戻すことが必要とされる。ダーティデータではないデータは、クリーンデータと称される。ダーティビットが１である場合、ダーティビットは、このキャッシュラインに格納されているデータがダーティデータであることを示す。ダーティビットが０である場合、ダーティビットは、このキャッシュラインに格納されているデータがクリーンデータであることを示す。
【0074】
タグは、６４Ｂの刻みで連続する論理アドレスのうちのどの論理アドレスに対応する６４Ｂデータが対応するキャッシュラインに格納されているかを示す。タグとインデックスとの組み合わせによって、キャッシュラインに格納されている６４Ｂデータに対応する論理アドレスを一意に識別することができる。
【0075】
図４において、４つのインデックス０×２００～０×２０３が割り当てられた４つのキャッシュラインにそれぞれ対応する４つのタグは、同じ値を有している（０×１０００）。したがって、これら４つのキャッシュラインには、論理的に連続する４つの６４Ｂデータ（つまり論理的に連続する２５６Ｂデータ）が格納されている。この論理的に連続する２５６Ｂデータに対応する先頭のＬＡは、タグ（０×１０００）によって表される上位１６ｂｉｔと、インデックス（０×２００）によって表される中位１０ｂｉｔと、６ｂｉｔのオフセットと、を含む３２ｂｉｔの２進数によって表される。タグ０×１０００を１０進数で表すと、１×１６３＝１×２１２である。そのため、タグに対応する上位１６ｂｉｔを表す２進数のうちの１３桁目のみが１であることを表す。そして、インデックス０×２００を１０進数で表すと、２×１６２＝１×２９である。そのため、インデックスに対応する中位１０ｂｉｔを表す２進数のうちの１０桁目のみが１であることを表す。そのため、３２桁の２進数によって表されるＬＡは、２９桁目と、１６桁目のみが１である２進数となる。この２進数を１０進数で表すと、１×２２８＋１×２１５＝１×１６７＋８×１６３となる。この１０進数を１６進数に変換すると、１×１６７＋８×１６３＝０×１０００＿８０００となる。よって、この論理的に連続する２５６Ｂデータに対応する先頭のＬＡは、０×１０００＿８０００である。つまり、ＬＡ０×１０００＿８０００に対応するデータから論理的に連続する２５６Ｂデータは、０×１０００８０００～０×１０００８０ＦＦのＬＡ範囲に対応する。
【0076】
４つのインデックス０×２００～０×２０３が割り当てられた４つのキャッシュラインの各々において、バリッドビットは１に設定され、ダーティビットも１に設定されている。このため、これら４つのキャッシュラインに格納された論理的に連続する２５６Ｂデータは、有効且つダーティなデータである。この状態で、例えば、インデックス０×２００が割り当てられたキャッシュラインの競合が起きた際、このキャッシュラインに既に格納されている６４Ｂデータを追い出すことが必要となる。追い出し対象の６４Ｂデータは、ＬＡ０×１０００＿８０００～０×１０００＿８０３Ｆに対応するデータである。この追い出し対象の６４Ｂデータがダーティである場合、ホスト２は、ＬＡ０×１０００＿８０００を指定するライト要求をメモリシステム３に発行することによって、この追い出し対象の６４Ｂデータをメモリシステム３に書き戻す。なお、アプリケーション等からキャッシュフラッシュ要求が発行された場合も、キャッシュフラッシュ要求によって指定された６４Ｂデータをメモリシステム３に書き戻す処理が実行される。
【0077】
次に、メモリシステム３における書き込み処理について説明する。まず、図５、図６、および図７を参照して、論理的に連続する２５６Ｂのデータがライトバッファに揃っている場合の書き込み処理について説明する。図５は、ホストキャッシュ、ライトバッファ、ＬＵＴ、およびＮＡＮＤフラッシュの各々の初期状態の例を示す図である。
【0078】
ホストキャッシュ２２は、図４で説明した構成と同様であり、複数のキャッシュラインのうちの４つのキャッシュラインに対応する構成だけが図示されている。
【0079】
ライトバッファ３１４１は、複数のエントリを有する。ライトバッファ３１４１の各エントリは、データと、セクタバリッドとを格納する。各エントリに格納されるデータは、例えば、論理的に連続する２５６Ｂのデータである。各エントリは、セクタ０（Ｓｅｃｔｏｒ０）、セクタ１（Ｓｅｃｔｏｒ１）、セクタ２（Ｓｅｃｔｏｒ２）、およびセクタ３（Ｓｅｃｔｏｒ３）を有する。例えば、セクタ０には、エントリに格納されるべき論理的に連続する２５６Ｂのデータのうちの先頭の６４Ｂデータが格納される。セクタ１には、セクタ０に格納されるべき６４Ｂデータに論理的に後続する６４Ｂデータが格納される。セクタ２には、セクタ１に格納されるべき６４Ｂデータに論理的に後続する６４Ｂデータが格納される。セクタ３には、セクタ２に格納されるべき６４Ｂデータに論理的に後続し、且つ２５６Ｂのデータのうちの末尾の６４Ｂデータが格納される。
【0080】
セクタバリッドは、同じエントリに含まれる４つのセクタにそれぞれ対応する４つのビットを含むビットマップデータである。セクタバリッドの各ビットは、対応するセクタに格納されているデータが有効データであるか否かを示す。例えば、有効データを格納しているセクタに対応するビットは、「１」を示す。また、有効データを格納していないセクタに対応するビットは、「０」を示す。そのため、例えば、セクタ０およびセクタ１が有効データを格納しており、セクタ２およびセクタ３が有効データを格納していない場合、セクタバリッドは、「０ｂ００１１」となる。
【0081】
ＬＵＴ３１３は、管理サイズ（ここでは、２５６Ｂ）毎に、ＬＡそれぞれとＰＡそれぞれとの間の対応関係を管理する。
【0082】
ＮＡＮＤフラッシュ３２は、ＰＡによって示される物理記憶領域に、データを記憶する。一つのＰＡに対応する物理記憶領域は、２５６Ｂのデータを記憶することができる記憶領域である。
【0083】
図５は、メモリシステム３が実行する書き込み処理における初期状態の、ホストキャッシュ２２、ライトバッファ３１４１、ＬＵＴ３１３、およびＮＡＮＤフラッシュ３２を示す。
【0084】
初期状態では、ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦに対応する論理的に連続する２５６Ｂのデータが、有効且つダーティなデータとしてホストキャッシュ２２に格納されている。この２５６Ｂのデータは、ＮＡＮＤフラッシュ３２のＰＡ０×１２３４００００から読み出された後に更新されたダーティデータである。
【0085】
この２５６Ｂデータは、４つの６４Ｂデータ、つまり、ＬＡ０×１０００＿８０００～０×１０００＿８０３Ｆに対応する６４Ｂデータと、ＬＡ０×１０００＿８０４０～０×１０００＿８０７Ｆに対応する６４Ｂデータと、ＬＡ０×１０００＿８０８０～０×１０００＿８０ＢＦに対応する６４Ｂデータと、ＬＡ０×１０００＿８０Ｃ０～０×１０００＿８０ＦＦに対応する６４Ｂデータと、を含む。
【0086】
インデックス０×２００に対応するキャッシュラインに格納されている６４Ｂデータ（ここでは「０×１１１１１１１１１」として図示）は、４つの６４Ｂデータのうちの１番目の６４Ｂデータである。１番目の６４Ｂデータは、ＬＡ０×１０００＿８０００～０×１０００＿８０３Ｆに対応するデータである。
【0087】
インデックス０×２０１に対応するキャッシュラインに格納されている６４Ｂデータ（ここでは「０×２２２２２２２２」として図示）は、４つの６４Ｂデータのうちの２番目の６４Ｂデータである。２番目の６４Ｂデータは、ＬＡ０×１０００＿８０４０～０×１０００＿８０７Ｆに対応するデータである。
【0088】
インデックス０×２０２に対応するキャッシュラインに格納されている６４Ｂデータ（ここでは「０×３３３３３３３３」として図示）は、４つの６４Ｂデータのうちの３番目の６４Ｂデータである。３番目の６４Ｂデータは、ＬＡ０×１０００＿８０８０～０×１０００＿８０ＢＦに対応するデータである。
【0089】
インデックス０×２０３に対応するキャッシュラインに格納されている６４Ｂデータ（ここでは「０×４４４４４４４４」として図示）は、４つの６４Ｂデータのうちの４番目の６４Ｂデータである。４番目の６４Ｂデータは、ＬＡ０×１０００＿８０Ｃ０～０×１０００＿８０ＦＦに対応するデータである。
【0090】
初期状態のライトバッファ３１４１には、いずれのデータも記憶されていない。
【0091】
初期状態のＬＵＴ３１３において、ＬＡ０×１０００＿８０００に対応するエントリには、ＰＡ０×１２３４００００が格納されている。
【0092】
初期状態のＮＡＮＤフラッシュ３２において、ＰＡ０×１２３４００００によって示される物理記憶領域には、ＬＡ０×１０００＿８０００に対応する古い２５６Ｂのデータ（ここでは「０×８８８８８８８８＿７７７７７７７７＿６６６６６６６６＿５５５５５５５５」として図示）が記憶されている。
【0093】
次に、ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂのデータがホストキャッシュ２２の４つのキャッシュラインから追い出されて、メモリシステム３にライトされた場合を想定する。図６は、第１実施形態に係るメモリシステムへのライト後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0094】
ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂのデータがホストキャッシュ２２から追い出されて、メモリシステム３に書き込まれると、インデックス０×２００～０×２０３に対応する４つのキャッシュラインの各々に対応するバリッドビットは、無効を示す「０」に変更される。バリッドビットが「０」に変更されると、対応するキャッシュラインは、無効化される。無効化されたキャッシュラインに対応するダーティビットの値は、もはや参照されない状態であるドントケアの状態となる。
【0095】
追い出された２５６Ｂのデータに含まれる４つの６４Ｂデータ、つまり「０×１１１１１１１１」、「０×２２２２２２２２」、「０×３３３３３３３３」、および「０×４４４４４４４４」は、ライトバッファ３１４１の例えば１番目のエントリに格納される。ライトバッファ３１４１の１番目のエントリにおいて、１番目の６４Ｂデータ「０×１１１１１１１１」はセクタ０に格納され、２番目の６４Ｂデータ「０×２２２２２２２２」はセクタ１に格納され、３番目の６４Ｂデータ「０×３３３３３３３３」はセクタ２に格納され、４番目の６４Ｂデータ「０×４４４４４４４４」はセクタ３に格納される。そして、１番目のエントリに対応するセクタバリッドは、０ｂ１１１１に設定される。
【0096】
なお、ここでは、インデックス０×２００～０×２０３に対応する４つのキャッシュラインの各々に格納されている６４Ｂデータを無効化する場合を例として説明したが、これらキャッシュラインの各々に６４Ｂデータを有効データとして維持するケースにおいては、これらキャッシュラインの各々に対応するバリッドビットが「１」に維持された状態で、これらキャッシュラインの各々に対応するダーティビットが「０」に設定される。
【0097】
次に、メモリシステム３は、ライトバッファ３１４１に格納されているデータをＮＡＮＤフラッシュ３２に書き込む。図７は、第１実施形態に係るメモリシステムのＮＡＮＤフラッシュへのプログラム後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0098】
例えばライトバッファ３１４１の空きエントリの個数が閾値以下に低下した場合、メモリシステム３は、ライトバッファ３１４１の複数のエントリのうちの一つのエントリに格納されているデータを、ＮＡＮＤフラッシュ３２に書き込むことを決定する。メモリコントローラ３１は、ライトバッファ３１４１の複数のエントリのうちの一つのエントリを、ＮＡＮＤフラッシュ３２に書き込まれるべきデータを格納しているプログラム動作（データ書き込み動作）の対象エントリとして選択する。ここでは、ライトバッファ３１４１の１番目のエントリがプログラム動作の対象エントリとして選択された場合を想定する。
【0099】
メモリコントローラ３１は、ライトバッファ３１４１の１番目のエントリに格納されている２５６Ｂデータ（０×４４４４４４４４、３３３３３３３３、２２２２２２２２、１１１１１１１１）を、ＬＡ範囲（ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦ）に対応する以前の２５６Ｂデータ（０×８８８８８８８８、７７７７７７７７、６６６６６６６６、５５５５５５５５）が記憶されている物理記憶領域とは異なるＮＡＮＤフラッシュ３２内の別の物理記憶領域、例えばＰＡ０×１２３４０００２によって示されるＮＡＮＤフラッシュ３２内の物理記憶領域に書き込む。ＰＡ０×１２３４０００２は、ＬＡ範囲（ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦ）のうちの先頭のＬＡ０×１０００＿８０００に割り当てられた新たな物理アドレスである。
【0100】
そして、メモリコントローラ３１は、ＬＡ０×１０００＿８０００にＰＡ０×１２３４０００２が関連付けられるようにＬＵＴ３１３を更新する。この場合、メモリコントローラ３１は、ＬＡ０×１０００＿８０００に対応するＬＵＴ３１３のエントリを更新して、ＬＡ０×１０００＿８０００に対応付けられたＰＡを、ＰＡ０×１２３４００００からＰＡ０×１２３４０００２に変更する。なお、ＬＵＴ３１３を更新する動作が実行された後に、２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む動作が実行されてもよい。
【0101】
２５６ＢデータがＮＡＮＤフラッシュ３２に書き込まれることによって、ライトバッファ３１４１の１番目のエントリは、空きエントリになる。
【0102】
ここでは、論理物理アドレス変換の管理サイズである２５６Ｂのデータが同時にホストキャッシュ２２から追い出される理想的なシチュエーションについて説明した。しかし、管理サイズがアクセス粒度よりも大きい場合には、必ずしも管理サイズのデータが同時にホストキャッシュ２２から追い出されることは保証されない。この場合、ライトバッファ３１４１には、論理的に連続する２５６Ｂデータのうちの一部のデータだけが格納される場合がある。
【0103】
次に、管理サイズのデータがライトバッファ３１４１に揃っていない場合における書き込み処理について説明する。ここでは、ホスト問い合わせを利用しない場合を想定する。
【0104】
【0105】
次に、キャッシュライン競合によって、ＬＡ０×１０００＿８０００～０×１０００＿８０ＢＦに対応する１９２Ｂのデータたけがホストキャッシュ２２の３つのキャッシュラインから追い出されて、メモリシステム３にライト（部分ライト）された場合を想定する。図９は、第１実施形態に係るメモリシステムへの部分ライト後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0106】
ＬＡ０×１０００＿８０００～０×１０００＿８０ＢＦに対応する１９２Ｂのデータがホストキャッシュ２２から追い出されて、メモリシステム３に書き込まれると、インデックス０×２００～０×２０２に対応する３つのキャッシュラインの各々に対応するバリッドビットは、無効を示す「０」に設定される。インデックス０×２０３に対応するキャッシュラインに格納されているデータ、つまりＬＡ０×１０００＿８０Ｃ０～０×１０００８０ＦＦのデータは、有効且つダーティなデータとしてホストキャッシュ２２上に残存する。
【0107】
１９２Ｂのデータに含まれる３つの６４Ｂデータ、つまり「０×１１１１１１１１」、「０×２２２２２２２２」、および「０×３３３３３３３３」は、ライトバッファ３１４１の例えば１番目のエントリに格納される。ライトバッファ３１４１の１番目のエントリにおいて、１番目の６４Ｂデータ「０×１１１１１１１１」はセクタ０に格納され、２番目の６４Ｂデータ「０×２２２２２２２２」はセクタ１に格納され、３番目の６４Ｂデータ「０×３３３３３３３３」はセクタ２に格納される。１番目のエントリのセクタ３は、空き状態に維持される。そして、１番目のエントリに対応するセクタバリッドは、０ｂ０１１１に設定される。
【0108】
次に、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２から不足データを読み出す。図１０は、第１実施形態に係るメモリシステムのＮＡＮＤフラッシュからの不足データのリード後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0109】
ここで、メモリコントローラ３１は、ライトバッファ３１４１の１番目のエントリを、プログラム動作の対象エントリとして選択する。
【0110】
そして、対象エントリ（１番目のエントリ）のセクタ３にデータが格納されていないことを確認すると、メモリコントローラ３１は、セクタ３に格納されるべき６４Ｂデータに対応するＬＡであるＬＡ０×１０００＿８０Ｃ０を、不足データに対応するＬＡとして特定する。メモリコントローラ３１は、特定したＬＡ０×１０００＿８０Ｃ０に対応する不足データをＮＡＮＤフラッシュ３２から読み出し、対象エントリのセクタ３に格納する。この場合、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２からＬＡ０×１０００＿８０００に対応する更新前の２５６Ｂデータ（「０×８８８８８８８８」、「０×７７７７７７７７」、「０×６６６６６６６６」、「０×５５５５５５５５」）を少なくとも読み出す。この読み出しは、ＬＡ０×１０００＿８０００に対応するＰＡ０×１２３４００００に基づいて実行される。
【0111】
これにより、対象エントリのセクタ３には、更新前のデータである０×８８８８８８８８が格納される。そして、セクタバリッドは、０ｂ１１１１に設定される。
【0112】
次に、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２にデータを書き込む。図１１は、第１実施形態に係るメモリシステムのＮＡＮＤフラッシュへのプログラム後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0113】
ライトバッファ３１４１の対象エントリ（１番目のエントリ）に管理サイズのデータが揃うと、メモリコントローラ３１は、ライトバッファ３１４１の１番目のエントリに格納されている２５６Ｂデータ（０×８８８８８８８８、３３３３３３３３、２２２２２２２２、１１１１１１１１）を、ＬＡ範囲（ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦ）に対応する以前の２５６Ｂデータ（０×８８８８８８８８、７７７７７７７７、６６６６６６６６、５５５５５５５５）が記憶されている物理記憶領域とは異なるＮＡＮＤフラッシュ３２内の別の物理記憶領域、例えばＰＡ０×１２３４０００２によって示されるＮＡＮＤフラッシュ３２内の物理記憶領域に書き込む。ＰＡ０×１２３４０００２は、ＬＡ範囲（ＬＡ０×１０００＿８０００～０×１０００＿８０ＦＦ）のうちの先頭のＬＡ０×１０００＿８０００に割り当てられた新たな物理アドレスである。
【0114】
そして、メモリコントローラ３１は、ＬＡ０×１０００＿８０００に対応するＬＵＴ３１３のエントリを更新して、ＬＡ０×１０００＿８０００に対応付けられたＰＡを、ＰＡ０×１２３４００００からＰＡ０×１２３４０００２に変更する。なお、ＬＵＴ３１３を更新する動作が実行された後に、２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む動作が実行されてもよい。
【0115】
２５６ＢデータがＮＡＮＤフラッシュ３２に書き込まれることによって、ライトバッファ３１４１の１番目のエントリは、空きエントリになる。そして、ＮＡＮＤフラッシュ３２のＰＡ０×１２３４０００２によって示される物理記憶領域には、更新後の１９２Ｂデータと更新前の６４Ｂデータとが混在している２５６Ｂデータ（０×８８８８８８８８＿３３３３３３３３＿２２２２２２２２＿１１１１１１１１）が記憶される。
【0116】
このとき、ホストキャッシュ２２のインデックス０×２０３に対応するキャッシュラインには、更新後のデータである０×４４４４４４４４（残存データとも称する）が格納されている。この残存データは、ホスト２の動作に応じて後に追い出され得る。
【0117】
そして、ホストキャッシュ２２に格納されていた残存データが追い出されると、残存データは、メモリシステム３に書き込まれる。図１２は、キャッシュから第１実施形態に係るメモリシステムへの残存データのライト後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0118】
ＬＡ０×１０００＿８０Ｃ０に対応する６４Ｂの残存データがホストキャッシュ２２から追い出されて、メモリシステム３に書き込まれると、インデックス０×２０３に対応するキャッシュラインに対応するバリッドビットは、無効を示す「０」に設定される。追い出された６４Ｂデータ、つまり「０×４４４４４４４４」は、ライトバッファ３１４１の一つのエントリ（例えば２番目のエントリ）のセクタ３に格納される。２番目のエントリの他のセクタには、有効なデータが格納されていないため、２番目のエントリのセクタバリッドは、０ｂ１０００に設定される。
【0119】
次に、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２から不足データを読み出す。図１３は、第１実施形態に係るメモリシステムのＮＡＮＤフラッシュからの不足データのリード後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0120】
ここでは、ライトバッファ３１４１の２番目のエントリがプログラム動作の対象エントリとして選択された場合を想定する。
【0121】
対象エントリ（２番目のエントリ）のセクタ０～セクタ２の各々にデータが格納されていないことを確認すると、メモリコントローラ３１は、ＬＡ０×１０００＿８０００、ＬＡ０×１０００＿８０４０、ＬＡ０×１０００＿８０８０を、３つの不足データにそれぞれ対応するＬＡとして特定する。メモリコントローラ３１は、特定したＬＡ０×１０００＿８０００、ＬＡ０×１０００＿８０４０、ＬＡ０×１０００＿８０８０にそれぞれ対応する３つの６４ＢデータをＮＡＮＤフラッシュ３２から読み出し、対象エントリのセクタ０、セクタ１、セクタ２にそれぞれに格納する。この場合、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２からＬＡ０×１０００＿８０００に対応する２５６Ｂデータ（「０×８８８８８８８８」、「０×３３３３３３３３」、「０×２２２２２２２２」、「０×１１１１１１１１」）を少なくとも読み出す。これらデータは、１回目のプログラム動作でＮＡＮＤフラッシュ３２に書き込まれたデータである。これらデータの読み出しは、ＬＡ０×１０００＿８０００に対応するＰＡ０ｘ１２３４０００２に基づいて実行される。
【0122】
これにより、対象エントリのセクタ０には、データ０×１１１１１１１１が格納され、対象エントリのセクタ１には、データ０×２２２２２２２２が格納され、対象エントリのセクタ２には、データ０×３３３３３３３３が格納される。そして、対象エントリのセクタバリッドは、０ｂ１１１１に設定される。
【0123】
次に、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２にデータを書き込む。図１４は、第１実施形態に係るメモリシステムのＮＡＮＤフラッシュへの２回目のプログラム後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0124】
ライトバッファ３１４１の対象エントリ（２番目のエントリ）に管理サイズのデータが揃うと、メモリコントローラ３１は、ライトバッファ３１４１の２番目のエントリに格納されている２５６Ｂデータ（０×４４４４４４４４、３３３３３３３３、２２２２２２２２、１１１１１１１１）を、古い２５６Ｂデータ（０×８８８８８８８８、３３３３３３３３、２２２２２２２２、１１１１１１１１）が書き込まれた物理記憶領域とは異なるＮＡＮＤフラッシュ３２内の別の物理記憶領域、例えばＰＡ０×１２３４０００３によって示されるＮＡＮＤフラッシュ３２内の物理記憶領域に書き込む。
【0125】
そして、メモリコントローラ３１は、ＬＡ０×１０００＿８０００に対応するＬＵＴ３１３のエントリを再び更新して、ＬＡ０×１０００＿８０００に対応付けられたＰＡを、ＰＡ０×１２３４０００２からＰＡ０×１２３４０００３に変更する。なお、ＬＵＴ３１３を更新する動作が実行された後に、２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む動作が実行されてもよい。
【0126】
このように、ホストキャッシュ２２に格納されているデータが部分的に追い出されると、ＮＡＮＤフラッシュ３２に対する不足データのリード動作が２回実行され、また、ＮＡＮＤフラッシュ３２に対するプログラム動作が２回実行される。このオーバーヘッドは、メモリシステム３の性能を低下させることになる。例えば、リード回数が増加することは、ＮＡＮＤフラッシュ３２のスループットを低下させる要因となり、プログラム回数が増えることは、ＮＡＮＤフラッシュ３２のエンデュランスを低下させる要因となる。
【0127】
なお、ホストキャッシュ２２からの追い出しを適切なタイミングでコントロールすることは以下の理由で現実的ではない。
【0128】
ホストキャッシュ２２上でのデータの更新と、ホストキャッシュ２２からのデータの追い出しとは、互いに異なるタイミングで実行される。なぜなら、ホストキャッシュ２２上でのデータの更新は、ホスト２上で実行されるアプリケーションによるデータ書き換えによって起こり、一方、追い出しはキャッシュラインの競合時に起こるからである。キャッシュラインの競合は、データを更新したアプリケーションに起因するとは限らず、異なるアプリケーションに起因する場合もある。また、複数のＣＰＵによってホストキャッシュ２２が共有される場合は、異なるＣＰＵによってそれぞれ実行された異なるアプリケーションによりキャッシュライン競合が発生する場合も多い。
【0129】
ホスト２上で実行されるアプリケーションが適切なタイミングでキャッシュフラッシュ命令を発行する（例えば２５６Ｂ書き込み毎にキャッシュフラッシュ命令を発行する）ことでホストキャッシュ２２からの追い出しをコントロールする、という方法を使用することもできる。しかしながら、論理物理アドレス変換の単位であるＬＵＴ３１３の管理サイズはメモリ拡張デバイス毎に異なることも想定され、適切なタイミングでキャッシュフラッシュ命令を発行するように全てのアプリケーションを修正することは実際には困難である。
【0130】
したがって、メモリシステム３は、対象エントリに管理サイズのデータが格納されていない場合、ホストキャッシュ２２に対して不足データを問い合わせる動作を実行することによってオーバーヘッドを低減する。
【0131】
次に、不足データの問い合わせを伴う書き込み処理について説明する。図１５は、第１実施形態に係るメモリシステムへの部分ライト後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0132】
図１５に示されるホストキャッシュ２２、ライトバッファ３１４１、ＬＵＴ３１３、およびＮＡＮＤフラッシュ３２の各々の状態は、図９で説明したホストキャッシュ２２、ライトバッファ３１４１、ＬＵＴ３１３、およびＮＡＮＤフラッシュ３２の各々の状態と同じである。
【0133】
次いで、メモリコントローラ３１は、ホストキャッシュ２２に対する問い合わせと、書き込み動作を実行する。図１６は、第１実施形態に係るメモリシステムにおいて実行されるキャッシュへの問い合わせと、追加ライト後における、キャッシュと、ライトバッファと、ルックアップテーブルと、ＮＡＮＤフラッシュとの状態の例を示す図である。
【0134】
まず、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２に書き込まれるべきデータを格納している、プログラム動作の対象エントリとして、ライトバッファ３１４１の１番目のエントリを選択する。
【0135】
そして、対象エントリ（１番目のエントリ）のセクタ３に有効なデータが格納されていないことを確認すると、メモリコントローラ３１は、セクタ３に格納されるべき不足データに対応するＬＡ（ここではＬＡ０×１０００＿８０Ｃ０）を特定し、特定したＬＡ０×１０００＿８０Ｃ０をホストキャッシュ問い合わせ部３１４２に通知する（２ａ）。
【0136】
ホストキャッシュ問い合わせ部３１４２は、にＬＡ０×１０００＿８０Ｃ０を指定する要求である問い合わせ要求をホスト２に送信することで、ホストキャッシュ２２からメモリシステム３に不足データを転送するように、ホスト２に要求する（２ｂ）。この場合、ホストキャッシュ問い合わせ部３１４２は、例えば、０×１０００＿８０Ｃ０を指定するＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈを、問い合わせ要求としてホスト２に送信する。問い合わせ要求を受信したホストキャッシュ２２は、指定されたＬＡ０×１０００＿８０Ｃ０に対応するデータがホストキャッシュ２２に格納されているか否かを判定する。
【0137】
指定されたＬＡ０×１０００＿８０Ｃ０に対応するデータがホストキャッシュ２２に格納されている場合、ホスト２は、指定されたＬＡ０×１０００＿８０Ｃ０に対応するデータをホストキャッシュ２２からメモリシステム３に転送する（２ｃ）。ＬＡ０×１０００＿８０Ｃ０に対応するデータは、インデックス０×２０３に対応するキャッシュラインに格納されている。このため、インデックス０×２０３に対応するキャッシュラインに格納されているデータがメモリシステム３に転送される。メモリコントローラ３１は、ホストキャッシュ２２から転送されたＬＡ０×１０００＿８０Ｃ０に対応するデータをライトバッファ３１４１の１番目のエントリのセクタ３に格納する。ホストキャッシュ２２のインデックス０×２０３に対応するキャッシュラインのバリッドビットは、０に設定される。そして、ライトバッファ３１４１の１番目のエントリのセクタバリッドは、０ｂ１１１１に設定される。
【0138】
これにより、ライトバッファ３１４１の１番目のエントリには、管理サイズのデータが揃う。次いで、メモリコントローラ３１は、図８で説明したＮＡＮＤフラッシュ３２へのプログラム動作と同じ動作を実行することができる。
【0139】
図１６では、ホストキャッシュ問い合わせ部３１４２によって送信された問い合わせ要求がＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈである場合について図示されている。そのため、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈによって指定されたＬＡに対応するデータがフラッシュ（ｆｌｕｓｈ）される。つまり、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈによって指定されたＬＡに対応するデータは、メモリシステム３に書き戻されると共に、無効化される。したがって、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈによって指定されたＬＡに対応するデータを保持していたインデックス０×２０３に対応するキャッシュラインに対応するバリッドビットは、０に設定される。
【0140】
次に、メモリコントローラ３１がホストキャッシュ２２への問い合わせを実行しない場合における書き込み処理の手順について説明する。図１７は、キャッシュへの問い合わせを使用しない場合に、第１実施形態に係るメモリシステムにおいて実行される処理の手順を示すシーケンス図である。
【0141】
まず、ホスト２は、メモリコントローラ３１に対して、０×１０００＿８０００を指定するライト要求を送信する（ステップＳ１０１）。ここで送信されるライト要求は、例えば、ＣＸＬ規格で規定されたＣＸＬ．ｍｅｍ ＭｅｍＷｒである。ＣＸＬ．ｍｅｍ ＭｅｍＷｒは、ＣＸＬ．ｍｅｍ ＭｅｍＷｒよって指定されたアドレス（ここでは０×１０００＿８０００）への６４Ｂデータの書き込みを要求するライトアクセス要求である。ライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）を受信したメモリコントローラ３１は、ライト要求と共に受信した６４Ｂデータをライトバッファ３１４１の複数のエントリのうちの一つのエントリに格納する。
【0142】
さらに、ホスト２は、メモリコントローラ３１に対して、０×１０００＿８０４０を指定するライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）を送信する（ステップＳ１０２）。０×１０００＿８０４０は、ステップＳ１０１で受信したＣＸＬ．ｍｅｍ ＭｅｍＷｒが指定する０×１０００＿８０００と同じ２５６ＢのＬＡ範囲（０×１０００＿８０００～０×１０００＿８０ＦＦ）に属する。そのため、０×１０００＿８０４０を指定するＣＸＬ．ｍｅｍ ＭｅｍＷｒを受信したメモリコントローラ３１は、ステップＳ１０１で受信された６４Ｂデータが格納されたライトバッファ３１４１のエントリと同じエントリに、ステップＳ１０２でＣＸＬ．ｍｅｍ ＭｅｍＷｒと共に受信した６４Ｂデータを格納する。
【0143】
またさらに、ホスト２は、メモリコントローラ３１に対して、０×１０００＿８０８０を指定するライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）を送信する（ステップＳ１０３）。０×１０００＿８０８０もまた、ステップＳ１０１で受信したＣＸＬ．ｍｅｍ ＭｅｍＷｒが指定する０×１０００＿８０００と同じ２５６ＢのＬＡ範囲（０×１０００＿８０００～０×１０００＿８０ＦＦ）に属する。そのため、０×１０００＿８０８０を指定するＣＸＬ．ｍｅｍ ＭｅｍＷｒを受信したメモリコントローラ３１は、ステップＳ１０１で受信された６４Ｂデータが格納されたライトバッファ３１４１のエントリと同じエントリに、ステップＳ１０３でＣＸＬ．ｍｅｍ ＭｅｍＷｒと共に受信した６４Ｂデータを格納する。
【0144】
次いで、メモリコントローラ３１は、ライトバッファ３１４１のあるエントリに格納されているデータ（ここでは、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータ）をＮＡＮＤフラッシュ３２へプログラムすることを決定する（ステップＳ１０４）。
【0145】
メモリコントローラ３１は、不足データがあるか否かを判定する（ステップＳ１０５）。つまり、メモリコントローラ３１は、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する全てのデータが、ライトバッファ３１４１に格納されているか否かを判定する。ここでは、０×１０００＿８０Ｃ０に対応する６４Ｂデータがライトバッファ３１４１に格納されていない。したがって、メモリコントローラ３１は、０×１０００＿８０Ｃ０を、不足データに対応するＬＡとして特定する。
【0146】
メモリコントローラ３１は、不足データに対応するＬＡに割り当てられたＰＡに基づいて、ＮＡＮＤフラッシュ３２から不足データを読み出す（ステップＳ１０６）。メモリコントローラ３１は、読み出した不足データをライトバッファ３１４１に格納する。これにより、ステップＳ１０４でプログラムすることが決定された０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータの全てが、ライトバッファ３１４１上に揃う。
【0147】
メモリコントローラ３１は、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む（ステップＳ１０７）。
【0148】
その後、ホスト２は、メモリコントローラ３１に対して、０×１０００＿８０Ｃ０を指定するライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）を送信する（ステップＳ１０８）。ステップＳ１０８で送信されたライト要求は、０×１０００＿８０Ｃ０を指定する。ライト要求を受信したメモリコントローラ３１は、ライト要求と共に受信したデータをライトバッファ３１４１の複数のエントリのうちの一つのエントリに格納する。
【0149】
次いで、メモリコントローラ３１は、ライトバッファ３１４１のあるエントリに格納されているデータ（ここでは、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータ）をＮＡＮＤフラッシュ３２へプログラムすることを決定する（ステップＳ１０９）。
【0150】
メモリコントローラ３１は、不足データがあるか否かを判定する（ステップＳ１１０）。つまり、メモリコントローラ３１は、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する全てのデータが、ライトバッファ３１４１に格納されているか否かを判定する。ここでは、０×１０００＿８０００～０×１０００＿８０ＢＦに対応する１９２Ｂデータがライトバッファ３１４１に格納されていない。したがって、メモリコントローラ３１は、０×１０００＿８０００～０×１０００＿８０ＢＦに対応する１９２Ｂデータが不足データであると判定する。
【0151】
メモリコントローラ３１は、ＮＡＮＤフラッシュ３２から不足データを読み出す（ステップＳ１１１）。メモリコントローラ３１は、読み出した不足データをライトバッファ３１４１に格納する。これにより、ステップＳ１０９でプログラムすることが決定された０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータの全てがライトバッファ３１４１上に揃う。
【0152】
メモリコントローラ３１は、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む（ステップＳ１１２）。
【0153】
次に、ホスト２への問い合わせを伴う書き込み処理について説明する。ここでは、不足データがホストキャッシュ２２に保持されていた場合を想定する。図１８は、不足データがキャッシュに保持されていた場合に、第１実施形態に係るメモリシステムにおいて実行される処理の手順を示すシーケンス図である。
【0154】
ホスト２およびメモリコントローラ３１は、ステップＳ１０１～Ｓ１０５と同様の動作を実行する（ステップＳ２０１～Ｓ２０５）。ステップＳ２０５で、メモリコントローラ３１は、不足データに対応するＬＡ（ここでは、０×１０００＿８０Ｃ０）を特定する。
【0155】
メモリコントローラ３１は、ホストキャッシュ２２にアクセスするための要求であって不足データに対応するＬＡ（ここでは、０×１０００＿８０Ｃ０）を指定する要求をホスト２に送信することによって、指定されたＬＡに対応するデータをホストキャッシュ２２からメモリシステム３に転送するようにホスト２に要求する（ステップＳ２０６）。ここで送信される要求は、例えば、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈである。
【0156】
要求を受信したことに応じて、ホスト２は、受信した要求によって指定された０×１０００＿８０Ｃ０に対応するデータが、ホストキャッシュ２２に格納されているか否かを判定する（ステップＳ２０７）。ここでは、指定された０×１０００＿８０Ｃ０に対応するデータが、ホストキャッシュ２２に格納されている場合について説明する。
【0157】
ホスト２は、０×１０００＿８０Ｃ０に対応するデータを書き込むためのライト要求をメモリコントローラ３１に送信する（ステップＳ２０８）。ここで送信されるライト要求は、例えば、ＣＸＬ．ｍｅｍ ＭｅｍＷｒである。このＣＸＬ．ｍｅｍ ＭｅｍＷｒは、０×１０００＿８０Ｃ０を指定する。ホスト２は、ライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）と共に、不足データ（つまり０×１０００＿８０Ｃ０に対応する６４Ｂデータ）をメモリコントローラ３１に送信する。
【0158】
そして、ホスト２は、ステップＳ２０６で受信した要求に対する処理の完了を示す応答である完了応答をメモリコントローラ３１に送信する（ステップＳ２０９）。この完了応答は、例えば、ＣＸＬ規格で規定されたＣＸＬ．ｍｅｍ ＭｅｍＲｄＦｗｄである。
【0159】
メモリコントローラ３１は、ステップＳ２０４でプログラムすることが決定された２５６Ｂデータに不足データがあるか否かを判定する（ステップＳ２１０）。ステップＳ２０８でライト要求と共に受信したデータによって、ライトバッファ３１４１上に０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータの全てが揃っている。そのため、メモリコントローラ３１は、不足データはないと判定する。
【0160】
そして、メモリコントローラ３１は、ステップＳ２０４でプログラムすることが決定された２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む（ステップＳ２１１）。ステップＳ２１１では、メモリコントローラ３１は、０×１０００＿８０００に割り当てられたＰＡによって示されるＮＡＮＤフラッシュ３２内の物理記憶領域に、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータを書き込む。
【0161】
次に、不足データがホストキャッシュ２２に格納されていない場合における書き込み処理について説明する。図１９は、不足データがキャッシュに保持されていなかった場合に、第１実施形態に係るメモリシステムにおいて実行される処理の手順を示すシーケンス図である。
【0162】
ホスト２およびメモリコントローラ３１は、ステップＳ１０１～Ｓ１０５と同様の動作を実行する（ステップＳ３０１～Ｓ３０５）。ステップＳ３０５で、メモリコントローラ３１は、不足データに対応するＬＡ（ここでは、０×１０００＿８０Ｃ０）を特定する。
【0163】
メモリコントローラ３１は、ホストキャッシュ２２にアクセスするための要求であって不足データに対応するＬＡ（ここでは、０×１０００＿８０Ｃ０）を指定する要求をホスト２に送信することによって、指定されたＬＡに対応するデータをホストキャッシュ２２からメモリシステム３に転送するようにホスト２に要求する（ステップＳ３０６）。送信される要求は、例えば、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈである。
【0164】
要求を受信したことに応じて、ホスト２は、受信した要求によって指定された０×１０００＿８０Ｃ０に対応するデータが、ホストキャッシュ２２に格納されているか否かを判定する（ステップＳ３０７）。ここでは、指定された０×１０００＿８０Ｃ０に対応するデータが、ホストキャッシュ２２に格納されていない場合について説明する。
【0165】
ホスト２は、ライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）をメモリシステム３に送信せずに、ステップＳ３０６で受信した要求に対する処理の完了を示す応答である完了応答をメモリコントローラ３１に送信する（ステップＳ３０８）。この完了応答は、例えば、ＣＸＬ．ｍｅｍ ＭｅｍＲｄＦｗｄである。メモリコントローラ３１は、不足データのＬＡを指定するライト要求（ＣＸＬ．ｍｅｍ ＭｅｍＷｒ）を受信せずに、完了応答を受信したことによって、不足データがホストキャッシュ２２に格納されていないことを認識する。
【0166】
メモリコントローラ３１は、ステップＳ３０４でプログラムすることが決定された２５６Ｂデータに不足データがあるか否かを判定する（ステップＳ３０９）。メモリコントローラ３１は、ステップＳ３０６で送信した要求が指定するＬＡに対応するデータをホスト２から受信していない。そのため、ライトバッファ３１４１上に０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータは揃っていないため、メモリコントローラ３１は、不足データが有ると判定する。
【0167】
メモリコントローラ３１は、ＮＡＮＤフラッシュ３２から不足データを読み出す（ステップＳ３１０）。この場合、メモリコントローラ３１は、０×１０００＿８０Ｃ０に対応するデータをＮＡＮＤフラッシュ３２から読み出し、ライトバッファ３１４１に格納する。これにより、ステップＳ３０４で決定された２５６Ｂデータの全てが、ライトバッファ３１４１上に揃う。
【0168】
メモリコントローラ３１は、ステップＳ３０４でプログラムすることが決定された２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む（ステップＳ３１１）。ステップＳ３１１では、メモリコントローラ３１は、０×１０００＿８０００に割り当てられたＰＡによって示されるＮＡＮＤフラッシュ３２内の物理記憶領域に、０×１０００＿８０００～０×１０００＿８０ＦＦに対応する２５６Ｂデータを書き込む。
【0169】
次に、書き込み処理の手順について説明する。図２０は、第１実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャートである。
【0170】
まず、メモリコントローラ３１は、ライトバッファ３１４１の複数のエントリのうち、ＮＡＮＤフラッシュ３２にプログラムすべきデータを格納している対象エントリを決定する（ステップＳ４０１）。対象エントリの決定方法は、例えばライトバッファの空きエントリ数が特定の閾値を下回った場合に、最も書き込まれた時刻が古いものを選択する等の方法が考えられるが、特に限定は行わない。
【0171】
メモリコントローラ３１は、ステップＳ４０１で決定された対象エントリに不足データがあるか否かを判定する（ステップＳ４０２）。
【0172】
対象エントリに不足データが無い場合（ステップＳ４０２でＮｏ）、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ４０３）。
【0173】
対象エントリに不足データが有る場合（ステップＳ４０２でＹｅｓ）、メモリコントローラ３１は、不足データをホストキャッシュ２２に要求する（ステップＳ４０４）。ここで、メモリコントローラ３１は、不足データに対応するＬＡを指定する要求をホスト２に送信することによって、ホストキャッシュ２２からメモリシステム３に不足データを転送するようにホスト２に要求する。
【0174】
メモリコントローラ３１は、ホストキャッシュ２２から不足データを受信したか否かを判定する（ステップＳ４０５）。換言すれば、ホストキャッシュ２２に不足データが格納されていた場合、メモリコントローラ３１は、ホストキャッシュ２２に格納されている不足データをホスト２から受信することができる。また、ホストキャッシュ２２に不足データが格納されていない場合、メモリコントローラ３１は、不足データをホスト２から受信することができない。この場合、メモリコントローラ３１は、不足データをホスト２から受信する前に、ホスト２から完了応答を受信する。
【0175】
ホストキャッシュ２２から不足データを受信しなかった場合（ステップＳ４０５でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ４０６）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0176】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ４０３）。
【0177】
また、ホストキャッシュ２２から不足データを受信した場合（ステップＳ４０５でＹｅｓ）、メモリコントローラ３１は、受信した不足データを対象エントリに格納する（ステップＳ４０７）。これにより、対象エントリに不足データはなくなる。
【0178】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ４０３）。
【0179】
以上説明したように、第１実施形態に係るメモリシステム３においては、書き込み処理の際に、不足データをホスト２に問い合わせる動作を実行する。不足データがホストキャッシュ２２に格納されていた場合、メモリコントローラ３１は、ホストキャッシュ２２から転送される不足データを使用して、ＮＡＮＤフラッシュ３２へのプログラム動作を実行する。これにより、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２に対するリード動作を必要とせずに、不足データを取得することができる。これにより、メモリシステム３は、ホスト２からの細かい粒度のアクセスによって生じる、不足データに対処することができる。
【0180】
しかし、不足データをホストキャッシュ２２が保持していない場合は、ホストキャッシュ２２への問い合わせがオーバーヘッドとなり、ホスト２とメモリシステム３との間のインタフェースの帯域幅を無駄に消費してしまう場合があり得る。そのため、ホストキャッシュ２２への問い合わせを効率良く実行することが好ましい。以下、ホストキャッシュ２２への問い合わせを効率良く実行するための幾つかの構成の例を第２～第５実施形態として説明する。
【0181】
（第２実施形態）
第２実施形態に係るメモリシステム３のメモリコントローラ３１は、書き込み処理の際に、不足データの割合を参照し、ホスト２に対する不足データの問い合わせを実行するか否かを判定する。
第２実施形態に係るメモリシステム３のメモリコントローラ３１は、書き込み処理の際に、不足データの割合を参照し、ホスト２に対する不足データの問い合わせを実行するか否かを判定する。
【0182】
次に、ホスト問い合わせの際に、プログラム対象データのうちの不足データの割合を参照する場合について説明する。図２１は、第２実施形態に係るメモリシステムにおけるライトバッファの状態の例を示す図である。
【0183】
第２実施形態に係るメモリシステム３のメモリコントローラ３１は、書き込み処理に際して、ライトバッファ３１４１の対象エントリにおける不足率を参照する。不足率は、１つのエントリに格納されるデータに対する不足データの割合である。ここでは、ホスト２からメモリシステム３へのアクセスの粒度が６４Ｂであり、１つのエントリに格納されるデータの総サイズが２５６Ｂであり、エントリ内の各セクタに格納されるデータのサイズが６４Ｂである場合を想定する。
【0184】
ライトバッファ３１４１の１番目のエントリにおいて、セクタ０は有効なデータを格納しておらず、セクタ１はデータ０×３３３３３３３３を格納しており、セクタ２はデータ０×２２２２２２２２を格納しており、セクタ３はデータ０×１１１１１１１１を格納している。１番目のエントリのセクタバリッドは、０ｂ１１１０に設定されている。不足データは、セクタ０に格納されるべきデータである。そのため、不足データの総サイズは、６４Ｂである。よって、１番目のエントリの不足率は、２５％（＝６４Ｂ／２５６Ｂ）になる。
【0185】
また、ライトバッファ３１４１の２番目のエントリにおいて、セクタ０はデータ０×５５５５５５５５を格納しており、セクタ１は有効なデータを格納しておらず、セクタ２はデータ０×４４４４４４４４を格納しており、セクタ３は有効なデータを格納していない。２番目のエントリのセクタバリッドは、０ｂ０１０１に設定されている。不足データは、セクタ１に格納されるべきデータと、セクタ３に格納されるべきデータである。そのため、不足データの総サイズは、１２８Ｂである。よって、２番目のエントリの不足率は、５０％（＝１２８Ｂ／２５６Ｂ）である。
【0186】
またさらに、ライトバッファ３１４１の３番目のエントリにおいて、セクタ０はデータ０×６６６６６６６６を格納しており、セクタ１、セクタ２、およびセクタ３は有効なデータを格納していない。３番目のエントリのセクタバリッドは、０ｂ０００１に設定されている。不足データは、セクタ１、セクタ２、およびセクタ３に格納されるべきデータである。そのため、不足データの総サイズは、１９２Ｂである。よって、３番目のエントリの不足率は、７５％（＝１９２Ｂ／２５６Ｂ）である。
【0187】
ここで、ホスト問い合わせを伴う書き込み処理において、１番目のエントリが対象エントリとして選択された場合を想定する。メモリコントローラ３１は、セクタ０に格納されるべきデータに対応するＬＡを指定する要求をホスト２に送信する。
【0188】
ホストキャッシュ２２にセクタ０に格納されるべきデータが格納されている場合には、メモリコントローラ３１は、セクタ０に格納されるべき不足データをホスト２から受信できる。メモリコントローラ３１は、ホスト２から受信した不足データをセクタ０に格納する。そして、メモリコントローラ３１は、１番目のエントリに格納されている２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む。これにより、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２からの不足データの読み出しを実行せずに、書き込み処理を完了することができる。
【0189】
一方、ホストキャッシュ２２に不足データが格納されていない場合には、メモリコントローラ３１は、ホスト２から不足データを受信することができない。そのため、メモリコントローラ３１は、セクタ０に格納されるべきデータをＮＡＮＤフラッシュ３２から読み出す。そして、メモリコントローラ３１は、読み出した不足データをセクタ０に格納する。メモリコントローラ３１は、１番目のエントリに格納されているデータをＮＡＮＤフラッシュ３２に書き込む。
【0190】
また、ホスト問い合わせを伴う書き込み処理において、２番目のエントリが対象エントリとして選択された場合を想定する。ホスト２とメモリシステム３との間のアクセスの粒度は６４Ｂであるため、メモリコントローラ３１は、セクタ１に格納されるべきデータに対応するＬＡを指定する第１の要求と、セクタ３に格納されるべきデータに対応するＬＡを指定する第２の要求とをホスト２に送信する。
【0191】
セクタ１に格納されるべきデータと、セクタ３に格納されるべきデータの両方がホストキャッシュ２２に格納されている場合には、メモリコントローラ３１は、ホスト２から受信した不足データを、セクタ１およびセクタ３のそれぞれに格納する。そして、メモリコントローラ３１は、２番目のエントリに格納されている２５６ＢデータをＮＡＮＤフラッシュ３２に書き込む。これにより、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２からのデータの読み出しを実行せずに、書き込み処理を完了できる。
【0192】
一方、２番目のエントリのセクタ１に格納されるべきデータと、セクタ３に格納されるべきデータとのうちの少なくとも一方がホストキャッシュ２２に格納されていない場合には、メモリコントローラ３１は、ホスト問い合わせによって不足データをホスト２から受信することによって、２番目のエントリに格納されるべき２５６Ｂデータを揃えることができない。そのため、メモリコントローラ３１は、ホストキャッシュ２２に格納されていなかった不足データをＮＡＮＤフラッシュ３２から読み出し、２番目のエントリに格納する。このように、メモリコントローラ３１は、不足データのうちの少なくとも一部がホストキャッシュ２２上に格納されていない場合には、ＮＡＮＤフラッシュ３２から不足データを読み出すことが必要となる。このとき、ＮＡＮＤフラッシュ３２から不足データを読み出す際には、２５６Ｂまたはそれ以上のサイズの単位でデータがＮＡＮＤフラッシュ３２から読み出されるので、不足データの全てを同時にＮＡＮＤフラッシュ３２から読み出すことができる。そのため、不足データの一部がホストキャッシュ２２上に格納されていなかった場合には、ホスト問い合わせを実行することによって、書き込み処理にかかる時間が延びることになる。
【0193】
またさらに、３番目のエントリが対象エントリとして選択された場合も同様に、不足データの全てがホストキャッシュ２２に格納されている場合には、ホスト問い合わせを実行することによって、ＮＡＮＤフラッシュ３２からの不足データの読み出しを実行せずに書き込み処理を完了することができる。一方、不足データのうちの少なくとも一部が、ライトバッファ３１４１に格納されていない場合には、ＮＡＮＤフラッシュ３２から不足データを読み出すことが必要になる。
【0194】
このように、不足率が高い場合には、不足データが全てホストキャッシュ２２に格納されている可能性が低くなる。そのため、たとえホスト問い合わせを実行しても、ＮＡＮＤフラッシュ３２から不足データを読み出すことが必要とされる可能性が高くなる。また、メモリコントローラ３１は、６４Ｂデータごとにホスト２に対して要求を送信することから、不足率が高いほど、発行される要求の数が増加する。
【0195】
したがって、第２実施形態に係るメモリシステム３のメモリコントローラ３１は、対象エントリの不足率が閾値（例えば、第２の閾値と称される）以下である場合にのみ、ホスト問い合わせを実行する。例えば、第２の閾値が２５％に設定されている場合を想定する。図２１における１番目のエントリが対象エントリとして選択された場合には、メモリコントローラ３１は、ホスト問い合わせを実行する。また、２番目あるいは３番目のエントリが選択された場合には、メモリコントローラ３１は、ホスト問い合わせを実行しない。また、第２の閾値が５０％に設定されているケースでは、図２１における１番目のエントリまたは２番目のエントリが対象エントリとして選択された場合には、メモリコントローラ３１は、ホスト問い合わせを実行する。また、３番目のエントリが選択された場合には、メモリコントローラ３１は、ホスト問い合わせを実行しない。
【0196】
このように、メモリコントローラ３１は、管理サイズに対する不足データの割合が第２の閾値以下である場合、不足データに対応するＬＡを指定する要求（例えば、ＣＸＬ．ｃａｃｈｅ ＣＬＦｌｕｓｈ、またはＣＸＬ．ｃａｃｈｅ ＲｄＣｕｒｒ）をホスト２に送信することによって、不足データをホストキャッシュ２２からメモリシステム３に転送するようにホスト２に要求する。管理サイズに対する不足データの割合が第２の閾値よりも大きい場合、メモリコントローラ３１は、ホスト問い合わせを実行せずに、不足データをＮＡＮＤフラッシュ３２から読み出す。
【0197】
次に、対象エントリの不足率を参照する書き込み処理について説明する。図２２は、第２実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャートである。
【0198】
まず、メモリコントローラ３１は、ライトバッファ３１４１のエントリのうち、ＮＡＮＤフラッシュ３２にプログラムすべきデータを格納している対象エントリを決定する（ステップＳ５０１）。
【0199】
メモリコントローラ３１は、ステップＳ５０１で決定された対象エントリに不足データがあるか否かを判定する（ステップＳ５０２）。
【0200】
対象エントリに不足データが無い場合（ステップＳ５０２でＮｏ）、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ５０３）。
【0201】
対象エントリに不足データが有る場合（ステップＳ５０２でＹｅｓ）、メモリコントローラ３１は、対象エントリにおける不足データの割合が閾値以下であるか否かを判定する（ステップＳ５０４）。
【0202】
不足データの割合が閾値よりも大きい場合（ステップＳ５０４でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ５０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0203】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ５０３）。
【0204】
また、不足データの割合が閾値以下である場合（ステップＳ５０４でＹｅｓ）、メモリコントローラ３１は、不足データをホストキャッシュ２２に要求する（ステップＳ５０６）。ここで、メモリコントローラ３１は、不足データに対応するＬＡを指定する要求をホスト２に送信する。
【0205】
メモリコントローラ３１は、ホストキャッシュ２２から読み出された不足データを受信したか否かを判定する（ステップＳ５０７）。換言すれば、ホストキャッシュ２２に不足データが格納されていた場合、メモリコントローラ３１は、ホストキャッシュ２２に格納されている不足データをホスト２から受信することができる。また、ホストキャッシュ２２に不足データが格納されていない場合、メモリコントローラ３１は、不足データをホスト２から受信することができない。この場合、メモリコントローラ３１は、不足データをホスト２から受信する前に、ホスト２から完了応答を受信する。
【0206】
ホストキャッシュ２２から不足データを受信しなかった場合（ステップＳ５０７でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ５０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0207】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ５０３）。
【0208】
また、ホストキャッシュ２２から不足データを受信した場合（ステップＳ５０７でＹｅｓ）、メモリコントローラ３１は、受信した不足データを対象エントリに格納する（ステップＳ５０８）。これにより、対象エントリに不足データはなくなる。
【0209】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ５０３）。
【0210】
以上説明したように、第２実施形態に係るメモリシステム３のメモリコントローラ３１は、書き込み処理の際に、対象エントリにおける不足データの割合が閾値以下であるか否かを判定する。メモリコントローラ３１は、不足データの割合が閾値以下である場合に、不足データに対応するＬＡを指定する要求をホスト２に送信することによって、不足データをホストキャッシュ２２からメモリシステム３に転送するようにホスト２に要求する。また、メモリコントローラ３１は、不足データの割合が閾値以上である場合には、ホスト問い合わせを実行せずに、不足データをＮＡＮＤフラッシュ３２から読み出す。
【0211】
このように、メモリコントローラ３１は、不足データの割合が低い場合にのみホスト問い合わせを実行することによって、ホスト２とメモリシステム３との間の帯域幅を無駄に消費することを避けることができる。
【0212】
（第３実施形態）
次に、第３実施形態に係るメモリシステム３について説明する。書き込み処理におけるホスト問い合わせに際して発行される要求は、ホスト２とメモリシステム３との間の帯域幅（以降、ＣＸＬインタフェース３１１の帯域幅と称する）を使用する。そのため、ＣＸＬインタフェース３１１の帯域幅の使用率が高いときに、ホスト問い合わせを実行すると、ホスト２からのリード／要求に基づくリード／ライト処理の性能低下を招き得る。
次に、第３実施形態に係るメモリシステム３について説明する。書き込み処理におけるホスト問い合わせに際して発行される要求は、ホスト２とメモリシステム３との間の帯域幅（以降、ＣＸＬインタフェース３１１の帯域幅と称する）を使用する。そのため、ＣＸＬインタフェース３１１の帯域幅の使用率が高いときに、ホスト問い合わせを実行すると、ホスト２からのリード／要求に基づくリード／ライト処理の性能低下を招き得る。
【0213】
そのため、第３実施形態に係るメモリシステム３においては、ＣＸＬインタフェース３１１の帯域幅の使用率を参照して、ホスト問い合わせを実行するか否かを判定する。図２３は、第３実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャートである。
【0214】
まず、メモリコントローラ３１は、ライトバッファ３１４１のエントリのうち、ＮＡＮＤフラッシュ３２にプログラムすべきデータを格納している対象エントリを決定する（ステップＳ６０１）。
【0215】
メモリコントローラ３１は、ステップＳ６０１で決定された対象エントリに不足データがあるか否かを判定する（ステップＳ６０２）。
【0216】
対象エントリに不足データが無い場合（ステップＳ６０２でＮｏ）、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ６０３）。
【0217】
対象エントリに不足データが有る場合（ステップＳ６０２でＹｅｓ）、メモリコントローラ３１は、ＣＸＬインタフェース３１１の帯域幅に余裕があるか否かを判定する（ステップＳ６０４）。ここで、メモリコントローラ３１は、一定時間の間にホスト２からアクセスされた回数を示すアクセス回数が閾値（例えば、第３の閾値と称される）以下であるか否かを判定する。アクセス回数が第３の閾値以下である場合は、メモリコントローラ３１は、ＣＸＬインタフェース３１１の帯域幅に余裕があると認識する。アクセス回数は、一定時間の間に、ホスト２から受信されたリード要求の個数とライト要求の個数との総数（以下、リード／ライト要求の個数とも称する）によって表すことができる。つまり、各リード／ライト要求によって転送されるデータのサイズは固定サイズ（ここでは６４Ｂ）であるため、アクセス回数、つまりリード／ライト要求の個数、のみによって、ＣＸＬインタフェース３１１の帯域幅の使用率を求めることができる。アクセス回数をカウントする手法はＣＸＬインタフェースを用いる場合の一例であり、帯域幅の使用率の算出方法については手法を問わない。例えば、一定時間内にホスト２とメモリシステム３との間で転送されるデータの転送量の合計を閾値と比較することによって、ＣＸＬインタフェース３１１の帯域幅に余裕があるか否かを判定してもよい。
【0218】
ＣＸＬインタフェース３１１の帯域幅に余裕がない場合、つまりアクセス回数が第３の閾値を上回っている場合（ステップＳ６０４でＮｏ）、メモリコントローラ３１は、ホスト問い合わせを行わずに、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ６０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0219】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ６０３）。
【0220】
また、ＣＸＬインタフェース３１１の帯域幅に余裕がある場合、つまりアクセス回数が第３の閾値以下である場合（ステップＳ６０４でＹｅｓ）、メモリコントローラ３１は、不足データをホストキャッシュ２２に要求する（ステップＳ６０６）。ここで、メモリコントローラ３１は、不足データに対応するＬＡを指定する要求をホスト２に送信する。
【0221】
メモリコントローラ３１は、ホストキャッシュ２２から読み出された不足データを受信したか否かを判定する（ステップＳ６０７）。換言すれば、ホストキャッシュ２２に不足データが格納されていた場合、メモリコントローラ３１は、不足データをホスト２から受信することができる。また、ホストキャッシュ２２に不足データが格納されていない場合、メモリコントローラ３１は、不足データをホスト２から受信することができない。この場合、メモリコントローラ３１は、不足データを受信する前に、ホスト２から完了応答を受信する。
【0222】
ホストキャッシュ２２から不足データを受信しなかった場合（ステップＳ６０７でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ６０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0223】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ６０３）。
【0224】
また、ホストキャッシュ２２から不足データを受信した場合（ステップＳ６０７でＹｅｓ）、メモリコントローラ３１は、受信した不足データを対象エントリに格納する（ステップＳ６０８）。これにより、対象エントリに不足データはなくなる。
【0225】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ６０３）。
【0226】
ここで、ＣＸＬインタフェース３１１の帯域幅の使用率に加えて、ライトバッファ３１４１の使用率も参照する場合について説明する。図２４は、第３実施形態に係るメモリシステムにおけるライトバッファの使用率の例を示す図である。図２４では、説明を簡単にするために、ライトバッファ３１４１が有するエントリの個数が４つである場合が図示されている。ここで、ライトバッファ３１４１の使用率は、ライトバッファ３１４１に含まれる複数のエントリのうちの使用中のエントリの割合である。
【0227】
図２４の（Ａ）は、使用率が７５％のライトバッファ３１４１を示す。
【0228】
１番目のエントリは、使用中のエントリである。１番目のエントリのセクタ０は、有効なデータを格納していない。１番目のエントリのセクタ１は、データ０×３３３３３３３３を格納している。１番目のエントリのセクタ２は、データ０×２２２２２２２２を格納している。１番目のエントリのセクタ３は、データ０×１１１１１１１１を格納している。そのため、１番目のエントリのセクタバリッドは、０ｂ１１１０に設定されている。
【0229】
２番目のエントリは、使用中のエントリである。２番目のエントリのセクタ０は、データ０×５５５５５５５５を格納している。２番目のエントリのセクタ１は、有効なデータを格納していない。２番目のエントリのセクタ２は、データ０×４４４４４４４４を格納している。２番目のエントリのセクタ３は、有効なデータを格納していない。そのため、２番目のエントリのセクタバリッドは、０ｂ０１０１に設定されている。
【0230】
３番目のエントリは、使用中のエントリである。３番目のエントリのセクタ０は、データ０×６６６６６６６６を格納している。３番目のエントリのセクタ１は、有効なデータを格納していない。３番目のエントリのセクタ２は、有効なデータを格納していない。３番目のエントリのセクタ３は、有効なデータを格納していない。そのため、３番目のエントリのセクタバリッドは、０ｂ０００１に設定されている。
【0231】
４番目のエントリは、空きエントリである。そのため、４番目のエントリのいずれのセクタも、有効なデータを格納していない。
【0232】
このように、図２４の（Ａ）のライトバッファ３１４１は、４つのエントリのうちの３つのエントリが使用中であるため、使用率が７５％である。
【0233】
図２４の（Ｂ）は、使用率が２５％のライトバッファ３１４１を示す。
【0234】
１番目のエントリは、空きエントリである。そのため、１番目のエントリのいずれのセクタも有効なデータを格納していない。
【0235】
２番目のエントリは、空きエントリである。そのため、２番目のエントリのいずれのセクタも有効なデータを格納していない。
【0236】
３番目のエントリは、使用中のエントリである。３番目のエントリのセクタ０は、データ０×６６６６６６６６を格納している。３番目のエントリのセクタ１は、有効なデータを格納していない。３番目のエントリのセクタ２は、データ０×８８８８８８８８を格納している。３番目のエントリのセクタ３は、有効なデータを格納していない。そのため、３番目のエントリのセクタバリッドは、０ｂ０１０１に設定されている。
【0237】
４番目のエントリは、空きエントリである。そのため、４番目のエントリのいずれのセクタも有効なデータを格納していない。
【0238】
第３実施形態に係るメモリシステム３において、メモリコントローラ３１は、ＣＸＬインタフェース３１１の帯域幅に余裕がない場合には、ホスト問い合わせを実行しないが、ライトバッファ３１４１の使用率が低い場合には、書き込み処理を実行するまでの時間に猶予がある。これは、後続のライト要求に対応する新たなデータを、ライトバッファ３１４１の空きエントリに格納することができるためである。
【0239】
例えば、メモリコントローラ３１は、ライトバッファ３１４１の使用率が５０％以下の場合に、ライトバッファ３１４１の空きエントリ量に余裕があると判定してもよい。
【0240】
次に、ＣＸＬインタフェース３１１の帯域と、ライトバッファ３１４１の使用率とを参照する場合の書き込み処理について説明する。図２５は、第３実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の別の例を示すフローチャートである。
【0241】
まず、メモリコントローラ３１は、ライトバッファ３１４１のエントリのうち、ＮＡＮＤフラッシュ３２にプログラムすべきデータを格納している対象エントリを決定する（ステップＳ７０１）。
【0242】
メモリコントローラ３１は、ステップＳ７０１で決定された対象エントリに不足データがあるか否かを判定する（ステップＳ７０２）。
【0243】
対象エントリに不足データが無い場合（ステップＳ７０２でＮｏ）、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ７０３）。
【0244】
対象エントリに不足データが有る場合（ステップＳ７０２でＹｅｓ）、メモリコントローラ３１は、ＣＸＬインタフェース３１１の帯域幅に余裕があるか否かを判定する（ステップＳ７０４）。
【0245】
ＣＸＬインタフェース３１１の帯域に余裕がない場合（ステップＳ７０４でＮｏ）、メモリコントローラ３１は、ライトバッファ３１４１の空きエントリ量に余裕があるか否かを判定する（ステップＳ７０５）。ここで、メモリコントローラ３１は、例えば、ライトバッファ３１４１の使用率が閾値（第４の閾値と称される）以下であるか否かを判定することによって、ライトバッファ３１４１の空きエントリ量に余裕があるか否かを判定する。ライトバッファ３１４１の使用率は、ライトバッファ３１４１のエントリの総数に対する空きエントリの個数の割合によって表される。
【0246】
ライトバッファ３１４１の空きエントリ量に余裕がある場合（ステップＳ７０５でＹｅｓ）、メモリコントローラ３１は、所定の時間待機した後、再度ＣＸＬインタフェース３１１の帯域幅に余裕があるか否かを判定する（ステップＳ７０４）。つまり、メモリコントローラ３１は、ライトバッファ３１４１の空きエントリ量に余裕がある間は、ＣＸＬインタフェース３１１の帯域幅に余裕ができるまでプログラム動作を遅らせる。ライトバッファ３１４１の空きエントリ量に余裕がある間に、アクセス回数の低下によってＣＸＬインタフェース３１１の帯域幅に余裕ができた場合には、メモリコントローラ３１は、ホスト問い合わせを実行する。
【0247】
すなわち、ライトバッファ３１４１の空きエントリ量に余裕がない場合（ステップＳ７０５でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ７０６）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0248】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ７０３）。
【0249】
また、ＣＸＬインタフェース３１１の帯域幅に余裕がある場合（ステップＳ７０４でＹｅｓ）、メモリコントローラ３１は、不足データをホストキャッシュ２２に要求する（ステップＳ７０７）。ここで、メモリコントローラ３１は、不足データに対応するＬＡを指定する要求をホスト２に送信する。
【0250】
メモリコントローラ３１は、ホストキャッシュ２２から読み出された不足データを受信したか否かを判定する（ステップＳ７０８）。換言すれば、ホストキャッシュ２２に不足データが格納されていた場合、メモリコントローラ３１は、不足データをホスト２から受信することができる。また、ホストキャッシュ２２に不足データが格納されていない場合、メモリコントローラ３１は、不足データをホスト２から受信することができない。この場合、メモリコントローラ３１は、不足データを受信する前に、ホスト２から完了応答を受信する。
【0251】
ホストキャッシュ２２から不足データを受信しない場合（ステップＳ７０８でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ７０６）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0252】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ７０３）。
【0253】
また、ホストキャッシュ２２から不足データを受信した場合（ステップＳ７０８でＹｅｓ）、メモリコントローラ３１は、受信した不足データを対象エントリに格納する（ステップＳ７０９）。これにより、対象エントリに不足データはなくなる。
【0254】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ７０３）。
【0255】
以上説明したように、第３実施形態に係るメモリシステム３のメモリコントローラ３１は、書き込み処理の際に、ＣＸＬインタフェース３１１の帯域幅に余裕があるか否かを判定する。メモリコントローラ３１は、一定時間の間のアクセス回数が閾値以下である場合に、不足データに対応するＬＡを指定する要求をホスト２に送信することによって、不足データをホストキャッシュ２２からメモリシステム３に転送するようにホスト２に要求する。また、メモリシステム３１は、アクセス回数が閾値を上回っている場合には、ホスト問い合わせを実行しない。
【0256】
これにより、ＣＸＬインタフェース３１１の帯域幅における使用率が高い状態で、ホスト問い合わせが実行されることによって、ホスト２からのリード／ライト要求に基づくリード／ライト処理の性能低下を招くことを回避することができる。
【0257】
また、第３実施形態に係るメモリシステム３のメモリコントローラ３１は、アクセス回数が閾値を上回っている場合に、ライトバッファ３１４１の空きエントリ量に余裕があるか否かを判定する。ライトバッファ３１４１の空きエントリ量に余裕がある間、つまりライトバッファ３１４１の使用率が閾値以下である場合には、一定時間待機する。その後、メモリコントローラ３１は、再度ＣＸＬインタフェース３１１の帯域幅に余裕があるか否かを判定する。そして、ライトバッファ３１４１の空きエントリ量に余裕がある間に、アクセス回数の低下によってＣＸＬインタフェース３１１の帯域幅に余裕ができた場合には、メモリコントローラ３１は、ホスト問い合わせを実行する。
【0258】
このように、ライトバッファ３１４１の使用率に余裕がある間、メモリコントローラ３１は、書き込み処理を遅らせることによって、ＣＸＬインタフェース３１１の帯域の使用率が下がることを待つことができる。
【0259】
（第４実施形態）
ＮＡＮＤフラッシュ３２から不足データを読み出す場合、ホスト２からのリード／ライト要求に基づいてＮＡＮＤフラッシュ３２に対するデータの読み出しまたは書き込みを行う場合と同様に、メモリコントローラ３１とＮＡＮＤフラッシュ３２との間の帯域幅（以下、ＮＡＮＤフラッシュインタフェース３１６の帯域幅と称する）と、ＮＡＮＤフラッシュ３２（ＮＡＮＤフラッシュチップ３２１）内の処理リソースと、が使用される。以下では、メモリコントローラ３１とＮＡＮＤフラッシュ３２との間の帯域幅は、ＮＡＮＤフラッシュインタフェース３１６の帯域幅と称する。ＮＡＮＤフラッシュチップ３２１内の処理リソースは、データ書き込み動作、データ読み出し動作およびデータ消去動作に必要なＮＡＮＤフラッシュチップ３２１内のリソース、例えば、データバッファ、アドレスデコーダ、センスアンプ、シーケンサのような回路である。
ＮＡＮＤフラッシュ３２から不足データを読み出す場合、ホスト２からのリード／ライト要求に基づいてＮＡＮＤフラッシュ３２に対するデータの読み出しまたは書き込みを行う場合と同様に、メモリコントローラ３１とＮＡＮＤフラッシュ３２との間の帯域幅（以下、ＮＡＮＤフラッシュインタフェース３１６の帯域幅と称する）と、ＮＡＮＤフラッシュ３２（ＮＡＮＤフラッシュチップ３２１）内の処理リソースと、が使用される。以下では、メモリコントローラ３１とＮＡＮＤフラッシュ３２との間の帯域幅は、ＮＡＮＤフラッシュインタフェース３１６の帯域幅と称する。ＮＡＮＤフラッシュチップ３２１内の処理リソースは、データ書き込み動作、データ読み出し動作およびデータ消去動作に必要なＮＡＮＤフラッシュチップ３２１内のリソース、例えば、データバッファ、アドレスデコーダ、センスアンプ、シーケンサのような回路である。
【0260】
ホスト２からのリード／ライト要求に基づくＮＡＮＤフラッシュ３２に対するデータの読み出しまたは書き込みによってＮＡＮＤフラッシュインタフェースの帯域幅またはＮＡＮＤフラッシュチップ３２１内の処理リソースのいずれかに余裕がない状態で、不足データをＮＡＮＤフラッシュ３２から読み出す処理を実行すると、ホスト２からのリード／ライト要求に基づくリード／ライト処理の性能低下を引き起こし得る。一方、ＮＡＮＤフラッシュインタフェース３１６の帯域幅と、ＮＡＮＤフラッシュチップ３２１の処理リソースの双方に余裕がある状態でＮＡＮＤフラッシュ３２からの不足データの読み出しを実行しても、ホスト２からのリード／ライト要求に基づくリード／ライト処理の性能に影響を及ぼすことはない。
【0261】
これらのことから、第４実施形態に係るメモリシステム３では、不足データの読み出しに際して、ＮＡＮＤフラッシュインタフェースの帯域幅の余裕度と、ＮＡＮＤフラッシュチップ３２１の処理リソースの余裕度を参照する。余裕度は、例えば以下の値を用いて、判断できる。
ＮＡＮＤフラッシュチップ３２１へ発行待ちの要求の個数
ＮＡＮＤフラッシュチップ３２１へ発行済みの要求のうち、ＮＡＮＤフラッシュチップ３２１による処理が完了していない要求の個数
ここで、ＮＡＮＤフラッシュチップ３２１に対する要求は、プログラム要求（ＮＡＮＤプログラムコマンド）、リード要求（ＮＡＮＤリードコマンド）、等を含む。
ＮＡＮＤフラッシュチップ３２１へ発行待ちの要求の個数
ＮＡＮＤフラッシュチップ３２１へ発行済みの要求のうち、ＮＡＮＤフラッシュチップ３２１による処理が完了していない要求の個数
ここで、ＮＡＮＤフラッシュチップ３２１に対する要求は、プログラム要求（ＮＡＮＤプログラムコマンド）、リード要求（ＮＡＮＤリードコマンド）、等を含む。
【0262】
ＮＡＮＤフラッシュチップ３２１へ発行待ちの要求の個数、つまりＮＡＮＤフラッシュインタフェース３１６に保持されているＮＡＮＤフラッシュ３２への要求の個数、が閾値以下である場合、ＮＡＮＤフラッシュインタフェース３１６の帯域幅に余裕があると判定できる。また、ＮＡＮＤフラッシュチップ３２１へ発行済みの要求のうち、ＮＡＮＤフラッシュチップ３２１による処理が完了していない要求の個数、つまりＮＡＮＤフラッシュ３２において処理中の要求の個数、が閾値以下である場合、ＮＡＮＤフラッシュチップ３２１の処理リソースに余裕があると判定できる。
【0263】
図２６は、第４実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャートである。
【0264】
まず、メモリコントローラ３１は、ライトバッファ３１４１のエントリのうち、ＮＡＮＤフラッシュ３２にプログラムすべきデータを格納している対象エントリを決定する（ステップＳ８０１）。
【0265】
メモリコントローラ３１は、ステップＳ８０１で決定された対象エントリに不足データがあるか否かを判定する（ステップＳ８０２）。
【0266】
対象エントリに不足データが無い場合（ステップＳ８０２でＮｏ）、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ８０３）。
【0267】
対象エントリに不足データが有る場合（ステップＳ８０２でＹｅｓ）、メモリコントローラ３１は、ＮＡＮＤフラッシュインタフェース３１６の帯域幅とＮＡＮＤフラッシュチップ３２１の処理リソースとの双方に余裕があるか否かを判定する（ステップＳ８０４）。ここで、メモリコントローラ３１は、ＮＡＮＤフラッシュインタフェース３１６が保持しているＮＡＮＤフラッシュ３２に対する要求（プログラム要求、リード要求）の個数が閾値（例えば、第５の閾値と称される）未満である場合、ＮＡＮＤフラッシュインタフェース３１６の帯域幅に余裕があると判定する。また、メモリコントローラ３１は、ＮＡＮＤフラッシュ３２において処理中の要求が閾値（例えば、第６の閾値と称される）未満である場合、ＮＡＮＤフラッシュチップ３２１の処理リソースに余裕があると判定する。ＮＡＮＤフラッシュインタフェース３１６の帯域幅またはＮＡＮＤフラッシュチップ３２１の処理リソースのいずれかに余裕がない場合、メモリコントローラ３１は、ステップＳ８０４でＮｏと判定する。また、ＮＡＮＤフラッシュインタフェース３１６の帯域幅、およびＮＡＮＤフラッシュチップ３２１の処理リソースの双方に余裕がある場合、メモリコントローラ３１は、ステップＳ８０４でＹｅｓと判定する。
【0268】
ＮＡＮＤフラッシュインタフェース３１６の帯域幅およびＮＡＮＤフラッシュチップ３２１の処理リソースの双方に余裕がある場合（ステップＳ８０４でＹｅｓ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ８０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0269】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ８０３）。
【0270】
また、ＮＡＮＤフラッシュインタフェース３１６の帯域幅、またはＮＡＮＤフラッシュチップ３２１の処理リソースのいずれかに余裕がない場合（ステップＳ８０４でＮｏ）、メモリコントローラ３１は、不足データをホストキャッシュ２２に要求する（ステップＳ８０６）。ここで、メモリコントローラ３１は、不足データに対応するＬＡを指定する要求をホスト２に送信する。
【0271】
メモリコントローラ３１は、ホストキャッシュ２２から読み出された不足データを受信したか否かを判定する（ステップＳ８０７）。換言すれば、ホストキャッシュ２２に不足データが格納されていた場合、メモリコントローラ３１は、不足データをホスト２から受信することができる。また、ホストキャッシュ２２に不足データが格納されていない場合、メモリコントローラ３１は、不足データをホスト２から受信することができない。この場合、メモリコントローラ３１は、不足データを受信する前に、ホスト２から完了応答を受信する。
【0272】
ホストキャッシュ２２から不足データを受信しなかった場合（ステップＳ８０７でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ８０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0273】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ８０３）。
【0274】
また、ホストキャッシュ２２から不足データを受信した場合（ステップＳ８０７でＹｅｓ）、メモリコントローラ３１は、受信した不足データを対象エントリに格納する（ステップＳ８０８）。これにより、対象エントリに不足データはなくなる。
【0275】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ８０３）。
【0276】
以上説明したように、第４実施形態に係るメモリシステム３のメモリコントローラ３１は、書き込み処理の際に、ＮＡＮＤフラッシュインタフェース３１６の帯域幅とＮＡＮＤフラッシュチップ３２１の処理リソースの双方に余裕があるか否かを参照する。メモリコントローラ３１は、ＮＡＮＤフラッシュインタフェース３１６の帯域幅とＮＡＮＤフラッシュチップ３２１の処理リソースの双方に余裕がある場合には、ホスト問い合わせを実行せずに、不足データをＮＡＮＤフラッシュ３２から読み出す。また、ＮＡＮＤフラッシュインタフェース３１６の帯域幅またはＮＡＮＤフラッシュチップ３２１の処理リソースのいずれかに余裕がない場合には、メモリコントローラ３１は、ホスト問い合わせを実行する。
【0277】
ＮＡＮＤフラッシュインタフェース３１６の帯域幅とＮＡＮＤフラッシュチップ３２１の処理リソースの双方に余裕がある場合には、ＮＡＮＤフラッシュ３２から不足データを読み出しても、メモリシステム３の処理性能に対して影響を及ぼさない。そのため、メモリコントローラ３１は、メモリシステム３の状況に応じて、ホスト問い合わせを実行するか否かを判断することができる。
【0278】
（第５実施形態）
ホスト２において実行されるアプリケーションプログラムは、メモリシステム３上のデータを読み出し、読み出したデータに対する演算を実行し、演算が実行されたデータをメモリシステム３に書き戻す、という動作を行う場合が多い。つまり、ホストキャッシュ２２上で書き替えられるデータは、メモリシステム３から事前にリードされている可能性が高い。
ホスト２において実行されるアプリケーションプログラムは、メモリシステム３上のデータを読み出し、読み出したデータに対する演算を実行し、演算が実行されたデータをメモリシステム３に書き戻す、という動作を行う場合が多い。つまり、ホストキャッシュ２２上で書き替えられるデータは、メモリシステム３から事前にリードされている可能性が高い。
【0279】
このことから、第５実施形態に係るメモリシステム３のメモリコントローラ３１は、リードされたデータに対応する論理アドレスを記憶する。そして、不足データに対応する論理アドレスが、メモリコントローラ３１が記憶している論理アドレスと一致する場合に、ホスト問い合わせを実行する。
【0280】
まず、第５実施形態に係るメモリシステム３の構成について説明する。図２７は、第５実施形態に係るメモリシステムに含まれるメモリコントローラおよび不揮発性メモリの各々の構成例を示すブロック図である。ここでは、図２を参照して説明した第１実施形態に係るメモリシステム３と異なる箇所に注目して説明する。
【0281】
リードコントローラ３１２は、リード履歴テーブル３１２１を含む。リード履歴テーブル３１２１は、ホスト２から受信されるリード要求それぞれに基づいてＮＡＮＤフラッシュ３２から読み出されたデータの各々に対応する論理アドレスを保持するテーブルである。リード履歴テーブル３１２１は、ホスト２からのリード要求それぞれに基づいてＮＡＮＤフラッシュ３２から最近読み出された所定の個数の論理アドレスを保持する。リード履歴テーブル３１２１が保持することができる論理アドレスの個数は、例えば、ホストキャッシュ２２のサイズに基づいて決定され得る。ホストキャッシュ２２の容量が１２８ＭＢである場合には、ホストキャッシュ２２の容量（１２８ＭＢ）をアクセス粒度（６４Ｂ）で除した商である２Ｍ個（＝１２８ＭＢ／６４Ｂ）の論理アドレスを保持することで、ホストキャッシュ２２が不足データを保持しているかどうかを高い確率で推定することができる。
【0282】
リードコントローラ３１２は、ホスト２から受信したリード要求それぞれに基づいてＮＡＮＤフラッシュ３２から読み出されたデータ（６４Ｂデータ）の各々に対応するＬＡをリード履歴テーブル３１２１に格納する。また、ライトコントローラ３１４が不足データに対応する論理アドレス特定すると、ホストキャッシュ問い合わせ部３１４２は、不足データに対応する論理アドレスがリード履歴テーブル３１２１に格納されているか否かを判定する。リード履歴テーブルには例えばＣｏｕｎｔｉｎｇ Ｂｌｏｏｍ Ｆｉｌｔｅｒ
などの手法が使用され得る。リード履歴テーブルに格納する際は、論理アドレスをハッシュ化して対応するメモリ位置に格納する。不足データに対応する論理アドレスをリード履歴テーブル３１２１から探索する際には、論理アドレスをハッシュ化して対応するメモリ位置を参照し、有効データであればヒットと判断する。ホストキャッシュへの問合せ判断の必要が生じる度に、前述のとおり２Ｍ個の論理アドレスと逐次比較していくのは計算量の観点から非現実的である。このためＢｌｏｏｍ Ｆｉｌｔｅｒのような偽陽性を許容するが計算量を削減する手法が必要となる。Ｂｌｏｏｍ Ｆｉｌｔｅｒでは偽陽性が許容されているが、その場合でも、ホストキャッシュ２２においてヒットミスが生じるのみである。つまり、ホスト問い合わせは、ホストキャッシュ２２が不足データを保持していないケースを許容しているので、Ｂｌｏｏｍ Ｆｉｌｔｅｒの偽陽性による問題は生じない。
などの手法が使用され得る。リード履歴テーブルに格納する際は、論理アドレスをハッシュ化して対応するメモリ位置に格納する。不足データに対応する論理アドレスをリード履歴テーブル３１２１から探索する際には、論理アドレスをハッシュ化して対応するメモリ位置を参照し、有効データであればヒットと判断する。ホストキャッシュへの問合せ判断の必要が生じる度に、前述のとおり２Ｍ個の論理アドレスと逐次比較していくのは計算量の観点から非現実的である。このためＢｌｏｏｍ Ｆｉｌｔｅｒのような偽陽性を許容するが計算量を削減する手法が必要となる。Ｂｌｏｏｍ Ｆｉｌｔｅｒでは偽陽性が許容されているが、その場合でも、ホストキャッシュ２２においてヒットミスが生じるのみである。つまり、ホスト問い合わせは、ホストキャッシュ２２が不足データを保持していないケースを許容しているので、Ｂｌｏｏｍ Ｆｉｌｔｅｒの偽陽性による問題は生じない。
【0283】
次に、リード履歴テーブル３１２１を参照する書き込み処理について説明する。図２８は、第５実施形態に係るメモリシステムにおいて実行される書き込み処理の手順の例を示すフローチャートである。
【0284】
まず、メモリコントローラ３１は、ライトバッファ３１４１のエントリのうち、ＮＡＮＤフラッシュ３２にプログラムすべきデータを格納している対象エントリを決定する（ステップＳ９０１）。
【0285】
メモリコントローラ３１は、ステップＳ９０１で決定された対象エントリに不足データがあるか否かを判定する（ステップＳ９０２）。
【0286】
対象エントリに不足データが無い場合（ステップＳ９０２でＮｏ）、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ９０３）。
【0287】
対象エントリに不足データが有る場合（ステップＳ９０２でＹｅｓ）、メモリコントローラ３１は、不足データに対応する論理アドレスがリード履歴テーブル３１２１に格納されているか否かを判定する（ステップＳ９０４）。
【0288】
不足データに対応する論理アドレスがリード履歴テーブル３１２１に格納されていない場合（ステップＳ９０４でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ９０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0289】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ９０３）。
【0290】
また、不足データに対応する論理アドレスがリード履歴テーブル３１２１に格納されている場合（ステップＳ９０４でＹｅｓ）、メモリコントローラ３１は、不足データをホストキャッシュ２２に要求する（ステップＳ９０６）。ここで、メモリコントローラ３１は、不足データに対応する論理アドレスを指定する要求をホスト２に送信する。
【0291】
メモリコントローラ３１は、ホストキャッシュ２２から読み出された不足データを受信したか否かを判定する（ステップＳ９０７）。換言すれば、ホストキャッシュ２２に不足データが格納されていた場合、メモリコントローラ３１は、不足データをホスト２から受信することができる。また、ホストキャッシュ２２に不足データが格納されていない場合、メモリコントローラ３１は、不足データをホスト２から受信することができない。この場合、メモリコントローラ３１は、不足データを受信する前に、ホスト２から完了応答を受信する。
【0292】
ホストキャッシュ２２から不足データを受信しない場合（ステップＳ９０７でＮｏ）、メモリコントローラ３１は、不足データをＮＡＮＤフラッシュ３２から読み出す（ステップＳ８０５）。メモリコントローラ３１は、読み出した不足データを対象エントリに格納する。これにより、対象エントリに不足データはなくなる。
【0293】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ９０３）。
【0294】
また、ホストキャッシュ２２から不足データを受信した場合（ステップＳ９０７でＹｅｓ）、メモリコントローラ３１は、受信した不足データを対象エントリに格納する（ステップＳ９０８）。これにより、対象エントリに不足データはなくなる。
【0295】
そして、メモリコントローラ３１は、対象エントリに格納されているデータをＮＡＮＤフラッシュ３２へプログラムする（ステップＳ９０３）。
【0296】
以上説明したように、第５実施形態に係るメモリシステム３のメモリコントローラ３１は、ホスト２から受信されたリードコマンドによって指定された論理アドレスを、リード履歴テーブル３１２１を使用して記憶する。そして、メモリコントローラ３１は、不足データに対応する論理アドレスがリード履歴テーブル３１２１に記憶されているか否かを判定する。不足データに対応する論理アドレスがリード履歴テーブル３１２１に記憶されている場合に、メモリコントローラ３１は、ホスト問い合わせを実行する。
【0297】
これにより、メモリコントローラ３１は、ホストキャッシュ２２に不足データが格納されている可能性が高い場合に、ホスト問い合わせを実行することができる。また、メモリコントローラ３１は、ホストキャッシュ２２に不足データが格納されている可能性が低い場合に、ホスト問い合わせを実行することを避ける。メモリコントローラ３１は、ホスト問い合わせによって不足データを取得することができずに、ホスト問い合わせが余計な動作となり、書き込み処理に要する時間が延びることを避けることができる。
【0298】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0299】
１…情報処理システム、２…ホスト、３…メモリシステム、４…メモリバス、２１－１…ＣＰＵ、２１－２…ＣＰＵ、２２…キャッシュ、２３…ハードウェアインタフェース、２４…ＤＲＡＭ、３１…メモリコントローラ、３２…不揮発性メモリ、３１１…ＣＸＬインタフェース、３１２…リードコントローラ、３１３…ルックアップテーブル、３１４…ライトコントローラ、３１５…ＧＣコントローラ、３１６…ＮＡＮＤフラッシュインタフェース、３１４１…ライトバッファ、３１４２…ホストキャッシュ問い合わせ部、３１５１…空きページプール。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】