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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024077416
(43)【公開日】2024-06-07
(54)【発明の名称】オシレータ回路、タイマー回路
(51)【国際特許分類】
H03K 3/02 20060101AFI20240531BHJP
H03K 3/354 20060101ALI20240531BHJP
H03K 4/502 20060101ALI20240531BHJP
【ＦＩ】
H03K3/02 P
H03K3/354 Z
H03K4/502
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022189504
(22)【出願日】2022-11-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】横山 伸之
【テーマコード（参考）】
5J300
【Ｆターム（参考）】
5J300AA01
5J300AA02
5J300AA06
5J300AA14
5J300AA17
5J300AA26
5J300BB01
5J300CC03
5J300DD02
5J300DD14
5J300DD15
(57)【要約】
【課題】精度を改善したオシレータを提供する。
【解決手段】第１キャパシタＣ１、第２キャパシタＣ２、第１抵抗Ｒ１それぞれの第１端は接地される。カレントミラー回路１２０は、定電流源１１０と接続された入力ノードＩＮを有し、第１出力ノードＯＵＴ１から定電流Ｉｃの所定倍の電流量の第１電流Ｉ１を出力し、第２出力ノードＯＵＴ２から第１電流Ｉ１と同じ量の第２電流Ｉ２を出力する。第１スイッチＳＷ１は、第１出力ノードＯＵＴ１と第１キャパシタＣ１の第２端の間に接続され、第２スイッチＳＷ２は、第１出力ノードＯＵＴ１と第１抵抗Ｒ１の第２端の間に接続される。第３スイッチＳＷ３は、第２出力ノードＯＵＴ２と第１抵抗Ｒ１の第２端の間に接続され、第４スイッチＳＷ４は、第２出力ノードＯＵＴ２と第２キャパシタの第２端の間に接続される。比較回路１３０は、第１出力ノードＯＵＴ１の電圧Ｖ１と第２出力ノードＯＵＴ２の電圧Ｖ２とを比較する。
【選択図】図１
【解決手段】第１キャパシタＣ１、第２キャパシタＣ２、第１抵抗Ｒ１それぞれの第１端は接地される。カレントミラー回路１２０は、定電流源１１０と接続された入力ノードＩＮを有し、第１出力ノードＯＵＴ１から定電流Ｉｃの所定倍の電流量の第１電流Ｉ１を出力し、第２出力ノードＯＵＴ２から第１電流Ｉ１と同じ量の第２電流Ｉ２を出力する。第１スイッチＳＷ１は、第１出力ノードＯＵＴ１と第１キャパシタＣ１の第２端の間に接続され、第２スイッチＳＷ２は、第１出力ノードＯＵＴ１と第１抵抗Ｒ１の第２端の間に接続される。第３スイッチＳＷ３は、第２出力ノードＯＵＴ２と第１抵抗Ｒ１の第２端の間に接続され、第４スイッチＳＷ４は、第２出力ノードＯＵＴ２と第２キャパシタの第２端の間に接続される。比較回路１３０は、第１出力ノードＯＵＴ１の電圧Ｖ１と第２出力ノードＯＵＴ２の電圧Ｖ２とを比較する。
【選択図】図１
【特許請求の範囲】
【請求項1】
定電流を生成する定電流源と、
第１端が接地された第１キャパシタと、
第１端が接地された第２キャパシタと、
第１端が接地された第１抵抗と、
前記定電流源と接続された入力ノードを有し、第１出力ノードから前記定電流の所定倍の電流量の第１電流を出力し、第２出力ノードから前記第１電流と同じ量の第２電流を出力するカレントミラー回路と、
前記カレントミラー回路の前記第１出力ノードと前記第１キャパシタの第２端の間に接続された第１スイッチと、
前記カレントミラー回路の前記第１出力ノードと前記第１抵抗の第２端の間に接続された第２スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第１抵抗の前記第２端の間に接続された第３スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第２キャパシタの第２端の間に接続された第４スイッチと、
前記カレントミラー回路の前記第１出力ノードの電圧と前記カレントミラー回路の前記第２出力ノードの電圧とを比較する比較回路と、
前記比較回路の出力にもとづいて、前記第１スイッチおよび前記第３スイッチがオンである第１状態と、前記第２スイッチおよび前記第４スイッチがオンである第２状態と、を切りかえるロジック回路と、
前記比較回路の出力と同期して、前記第１キャパシタの電荷と前記第２キャパシタの電荷を初期化するリセット回路と、
を備える、オシレータ回路。
第１端が接地された第１キャパシタと、
第１端が接地された第２キャパシタと、
第１端が接地された第１抵抗と、
前記定電流源と接続された入力ノードを有し、第１出力ノードから前記定電流の所定倍の電流量の第１電流を出力し、第２出力ノードから前記第１電流と同じ量の第２電流を出力するカレントミラー回路と、
前記カレントミラー回路の前記第１出力ノードと前記第１キャパシタの第２端の間に接続された第１スイッチと、
前記カレントミラー回路の前記第１出力ノードと前記第１抵抗の第２端の間に接続された第２スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第１抵抗の前記第２端の間に接続された第３スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第２キャパシタの第２端の間に接続された第４スイッチと、
前記カレントミラー回路の前記第１出力ノードの電圧と前記カレントミラー回路の前記第２出力ノードの電圧とを比較する比較回路と、
前記比較回路の出力にもとづいて、前記第１スイッチおよび前記第３スイッチがオンである第１状態と、前記第２スイッチおよび前記第４スイッチがオンである第２状態と、を切りかえるロジック回路と、
前記比較回路の出力と同期して、前記第１キャパシタの電荷と前記第２キャパシタの電荷を初期化するリセット回路と、
を備える、オシレータ回路。
【請求項2】
前記リセット回路は、
前記第１キャパシタと並列に接続された第５スイッチと、
前記第２キャパシタと並列に接続された第６スイッチと、
を含み、
前記ロジック回路は、前記第２状態において前記第５スイッチをオンし、前記第１状態において前記第６スイッチをオンする、請求項１に記載のオシレータ回路。
前記第１キャパシタと並列に接続された第５スイッチと、
前記第２キャパシタと並列に接続された第６スイッチと、
を含み、
前記ロジック回路は、前記第２状態において前記第５スイッチをオンし、前記第１状態において前記第６スイッチをオンする、請求項１に記載のオシレータ回路。
【請求項3】
前記第１抵抗と並列に接続された第３キャパシタをさらに備える、請求項１に記載のオシレータ回路。
【請求項4】
前記電流源は、
第１端が接地された第２抵抗と、
前記第２抵抗の第２端と前記カレントミラー回路の前記入力ノードの間に接続された第１トランジスタと、
非反転入力ノードに基準電圧を受け、反転入力ノードが前記第２抵抗の前記第２端と接続されたオペアンプと、
を含む、請求項１から３のいずれかに記載のオシレータ回路。
第１端が接地された第２抵抗と、
前記第２抵抗の第２端と前記カレントミラー回路の前記入力ノードの間に接続された第１トランジスタと、
非反転入力ノードに基準電圧を受け、反転入力ノードが前記第２抵抗の前記第２端と接続されたオペアンプと、
を含む、請求項１から３のいずれかに記載のオシレータ回路。
【請求項5】
前記第１抵抗および前記第２抵抗は、同じ素子構造を有する、請求項４に記載のオシレータ回路。
【請求項6】
前記第１抵抗および前記第２抵抗はそれぞれ、
直列に接続される第１極性の温度特性を有する第１抵抗要素および第２極性の温度特性を有する第２抵抗要素と、
前記第２抵抗要素と並列に接続される前記第１極性の温度特性を有する第３抵抗要素と、
を含む、請求項５に記載のオシレータ回路。
直列に接続される第１極性の温度特性を有する第１抵抗要素および第２極性の温度特性を有する第２抵抗要素と、
前記第２抵抗要素と並列に接続される前記第１極性の温度特性を有する第３抵抗要素と、
を含む、請求項５に記載のオシレータ回路。
【請求項7】
前記第１抵抗および前記第２抵抗はそれぞれ、
直列に接続された、第１極性の温度特性を有する第１抵抗要素、第２抵抗要素、第３抵抗要素および第２極性の温度依存性を有する第４抵抗要素と、
前記第２極性の温度特性を有し、前記第２抵抗要素と並列に接続された第５抵抗要素と、
前記第２極性の温度特性を有し、前記第３抵抗要素と並列に接続された第６抵抗要素と、
を含む、請求項５に記載のオシレータ回路。
直列に接続された、第１極性の温度特性を有する第１抵抗要素、第２抵抗要素、第３抵抗要素および第２極性の温度依存性を有する第４抵抗要素と、
前記第２極性の温度特性を有し、前記第２抵抗要素と並列に接続された第５抵抗要素と、
前記第２極性の温度特性を有し、前記第３抵抗要素と並列に接続された第６抵抗要素と、
を含む、請求項５に記載のオシレータ回路。
【請求項8】
前記カレントミラー回路は、
ソースが電源ラインと接続され、ゲートおよびドレインが前記入力ノードと接続された第１ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第１出力ノードと接続された第２ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第２出力ノードと接続された第３ＰＭＯＳトランジスタと、
を含む、請求項１から３のいずれかに記載のオシレータ回路。
ソースが電源ラインと接続され、ゲートおよびドレインが前記入力ノードと接続された第１ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第１出力ノードと接続された第２ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第２出力ノードと接続された第３ＰＭＯＳトランジスタと、
を含む、請求項１から３のいずれかに記載のオシレータ回路。
【請求項9】
前記カレントミラー回路は、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタそれぞれのドレインと、前記入力ノード、前記第１出力ノード、前記第２出力ノードそれぞれとの接続関係を時分割で切り替え可能に構成される、請求項８に記載のオシレータ回路。
【請求項10】
前記カレントミラー回路は、前記接続関係を巡回的に切り替える、請求項９に記載のオシレータ回路。
【請求項11】
前記カレントミラー回路は、前記接続関係をランダムに切り替える、請求項９に記載のオシレータ回路。
【請求項12】
前記定電流源は、ＰＴＡＴ（Proportional to Absolute Temperature）電流源である、請求項１から３のいずれかに記載のオシレータ回路。
【請求項13】
前記ロジック回路は、インバータを含む、請求項１から３のいずれかに記載のオシレータ回路。
【請求項14】
ひとつの半導体基板に一体集積化される、請求項１から３のいずれかに記載のオシレータ回路。
【請求項15】
請求項１から３のいずれかに記載のオシレータ回路と、
前記オシレータ回路が生成するクロック信号をカウントするカウンタと、
を備える、タイマー回路。
前記オシレータ回路が生成するクロック信号をカウントするカウンタと、
を備える、タイマー回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、オシレータに関する。
【背景技術】
【0002】
半導体集積回路には、タイマー回路を備えるものがある。タイマー回路は、基準クロックを生成するオシレータと、オシレータが生成するクロック信号をカウントするカウンタ回路で構成されるのが一般的である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６５０４７７９号
【非特許文献】
【0004】
【非特許文献1】Paidimarri, Arun; Griffith, Danielle; Wang, Alice; Chandrakasan, Anantha P.; Burra, Gangadhar、"A 120nW 18.5kHz RC oscillator with comparator offset cancellation for ±0.25% temperature stability", https://dspace.mit.edu/handle/1721.1/92830
【非特許文献2】B. Robert Gregoire and Un-Ku Moon, "Process-Independent Resistor Temperature-Coefficients using Series/Paralled and Parallel Series Compsite Resistors", 1-4244-0921-7/07 $25.00 2007 IEEE
【発明の概要】
【発明が解決しようとする課題】
【0005】
タイマー回路の精度は、オシレータの発振周波数のばらつきおよび変動の影響を受ける。
【0006】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、精度を改善したオシレータの提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様は、オシレータ回路に関する。オシレータ回路は、定電流を生成する定電流源と、第１端が接地された第１キャパシタと、第１端が接地された第２キャパシタと、第１端が接地された第１抵抗と、定電流源と接続された入力ノードを有し、第１出力ノードから定電流の所定倍の電流量の第１電流を出力し、第２出力ノードから第１電流と同じ量の第２電流を出力するカレントミラー回路と、カレントミラー回路の第１出力ノードと第１キャパシタの第２端の間に接続された第１スイッチと、カレントミラー回路の第１出力ノードと第１抵抗の第２端の間に接続された第２スイッチと、カレントミラー回路の第２出力ノードと第１抵抗の第２端の間に接続された第３スイッチと、カレントミラー回路の第２出力ノードと第２キャパシタの第２端の間に接続された第４スイッチと、カレントミラー回路の第１出力ノードの電圧とカレントミラー回路の第２出力ノードの電圧とを比較する比較回路と、比較回路の出力にもとづいて、第１スイッチおよび第３スイッチがオンである第１状態と、第２スイッチおよび第４スイッチがオンである第２状態と、を切りかえるロジック回路と、比較回路の出力と同期して、第１キャパシタの電荷と第２キャパシタの電荷を初期化するリセット回路と、を備える。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、オシレータの精度を改善できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係るオシレータ回路は、定電流を生成する定電流源と、第１端が接地された第１キャパシタと、第１端が接地された第２キャパシタと、第１端が接地された第１抵抗と、定電流源と接続された入力ノードを有し、第１出力ノードから定電流の所定倍の電流量の第１電流を出力し、第２出力ノードから第１電流と同じ量の第２電流を出力するカレントミラー回路と、カレントミラー回路の第１出力ノードと第１キャパシタの第２端の間に接続された第１スイッチと、カレントミラー回路の第１出力ノードと第１抵抗の第２端の間に接続された第２スイッチと、カレントミラー回路の第２出力ノードと第１抵抗の第２端の間に接続された第３スイッチと、カレントミラー回路の第２出力ノードと第２キャパシタの第２端の間に接続された第４スイッチと、カレントミラー回路の第１出力ノードの電圧とカレントミラー回路の第２出力ノードの電圧とを比較する比較回路と、比較回路の出力にもとづいて、第１スイッチおよび第３スイッチがオンである第１状態と、第２スイッチおよび第４スイッチがオンである第２状態と、を切りかえるロジック回路と、比較回路の出力と同期して第１キャパシタの電荷と第２キャパシタの電荷を初期化するリセット回路と、を備える。
【0013】
この構成によると、電圧比較回路が、オフセット電圧を有する場合に、オフセット電圧の影響が、第１状態と第２状態とで、逆向きに発生する。そのため、第１状態の長さと、第２状態の長さの合計であるクロック信号の周期（周波数）は、オフセット電圧の影響を受けない。その結果、温度変動によってオフセット電圧が変化し、あるいはオフセット電圧がプロセスばらつきを持つ場合においても、クロック信号の周期（周波数）の変動、ばらつきを抑制することができる。
【0014】
一実施形態において、リセット回路は、第１キャパシタと並列に接続された第５スイッチと、第２キャパシタと並列に接続された第６スイッチと、を含んでもよい。ロジック回路は、第２状態において第５スイッチをオンし、第１状態において第６スイッチをオンしてもよい。
【0015】
一実施形態において、オシレータ回路は、第１抵抗と並列に接続された第３キャパシタをさらに備えてもよい。
【0016】
一実施形態において、電流源は、第１端が接地された第２抵抗と、第２抵抗の第２端とカレントミラー回路の入力ノードの間に接続された第１トランジスタと、非反転入力ノードに基準電圧を受け、反転入力ノードが第２抵抗の第２端と接続されたオペアンプと、を含んでもよい。
【0017】
一実施形態において、第１抵抗および第２抵抗は、同じ素子構造を有してもよい。
【0018】
一実施形態において、第１抵抗および第２抵抗はそれぞれ、直列に接続される第１極性の温度特性を有する第１抵抗要素および第２極性の温度特性を有する第２抵抗要素と、第２抵抗要素と並列に接続される第１極性の温度特性を有する第３抵抗要素と、を含んでもよい。
【0019】
一実施形態において、第１抵抗および第２抵抗はそれぞれ、直列に接続される第１極性の温度特性を有する第１抵抗要素、第２抵抗要素、第３抵抗要素および第２極性の温度依存性を有する第４抵抗と、第２極性の温度特性を有し、第２抵抗要素と並列に接続された第５抵抗要素と、第２極性の温度特性を有し、第３抵抗要素と並列に接続された第６抵抗要素と、を含んでもよい。
【0020】
一実施形態において、カレントミラー回路は、ソースが電源ラインと接続され、ゲートおよびドレインが入力ノードと接続された第１ＰＭＯＳトランジスタと、ソースが電源ラインと接続され、ゲートが入力ノードと接続され、ドレインが第１出力ノードと接続された第２ＰＭＯＳトランジスタと、ソースが電源ラインと接続され、ゲートが入力ノードと接続され、ドレインが第２出力ノードと接続された第３ＰＭＯＳトランジスタと、を含んでもよい。
【0021】
一実施形態において、カレントミラー回路は、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタそれぞれのドレインと、入力ノード、第１出力ノード、第２出力ノードそれぞれとの接続関係を時分割で切り替え可能に構成される。これにより、ランダムテレグラフノイズ（ＲＴＮ）の影響を抑制できる。
【0022】
一実施形態において、カレントミラー回路は、接続関係を巡回的に切り替えてもよい。
【0023】
一実施形態においてカレントミラー回路は、接続関係をランダムに切り替えてもよい。
【0024】
一実施形態において、定電流源は、ＰＴＡＴ（Proportional to Absolute Temperature）電流源であってもよい。
【0025】
一実施形態において、ロジック回路は、インバータを含んでもよい。インバータの入力信号と出力信号を、第１状態と第２状態に対応付けることにより、第１スイッチ～第４スイッチの制御信号を生成できる。
【0026】
一実施形態において、オシレータ回路は、ひとつの半導体基板に一体集積化されてもよい。
【0027】
一実施形態に係るタイマー回路は、オシレータ回路と、オシレータ回路が生成するクロック信号をカウントするカウンタと、を備えてもよい。
【0028】
一実施形態において、オシレータ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0029】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0030】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0031】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0032】
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
【0033】
図１は、実施形態に係るオシレータ回路１００のブロック図である。オシレータ回路１００は、定電流源１１０、カレントミラー回路１２０、比較回路１３０、ロジック回路１４０、リセット回路１５０、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第１抵抗Ｒ１、第１スイッチＳＷ１～第４スイッチＳＷ４を備える。
【0034】
定電流源１１０は、定電流Ｉｃを生成する。第１キャパシタＣ１、第２キャパシタＣ２および第１抵抗Ｒ１それぞれの第１端は接地される。第３キャパシタＣ３は、第１抵抗Ｒ１と並列に接続される。第３キャパシタＣ３を設けることで、第１抵抗Ｒ１に発生する電圧降下（基準電圧Ｖｒ）の変動を抑制できる。なお、第３キャパシタＣ３は省略してもよい。定電流源１１０は、絶対温度に比例した電流Ｉｃを生成するＰＴＡＴ（Proportional To Absolute Temperature）電流源を用いることができる。
【0035】
カレントミラー回路１２０は、定電流源１１０と接続された入力ノードＩＮを有し、第１出力ノードＯＵＴ１から定電流Ｉｃの所定倍の電流量の第１電流Ｉ１を出力し、第２出力ノードＯＵＴ２から第１電流Ｉ１と同じ量の第２電流Ｉ２を出力する。
【0036】
第１スイッチＳＷ１は、カレントミラー回路１２０の第１出力ノードＯＵＴ１と第１キャパシタＣ１の第２端の間に接続される。第２スイッチＳＷ２は、カレントミラー回路１２０の第１出力ノードＯＵＴ１と第１抵抗Ｒ１の第２端の間に接続される。第３スイッチＳＷ３は、カレントミラー回路１２０の第２出力ノードＯＵＴ２と第１抵抗Ｒ１の第２端の間に接続される。第４スイッチＳＷ４は、カレントミラー回路１２０の第２出力ノードＯＵＴ２と第２キャパシタＣ２の第２端の間に接続される。
【0037】
比較回路１３０は、カレントミラー回路１２０の第１出力ノードＯＵＴ１に発生する第１電圧Ｖ１とカレントミラー回路１２０の第２出力ノードＯＵＴ２に発生する第２電圧Ｖ２とを比較する。
【0038】
ロジック回路１４０は、比較回路１３０の出力にもとづいて、第１スイッチＳＷ１および第３スイッチＳＷ３がオンである第１状態φ１と、第２スイッチＳＷ２および第４スイッチＳＷ４がオンである第２状態φ２と、を切りかえる。オシレータ回路１００の出力であるクロック信号ＣＬＫは、比較回路１３０の出力にもとづいている。
【0039】
たとえば比較回路１３０は、電圧コンパレータ１３２およびシュミットバッファ１３４を含む。電圧コンパレータ１３２の非反転入力ノード（＋）には、第１電圧Ｖ１が入力され、反転入力ノード（－）には第２電圧Ｖ２が入力される。シュミットバッファ１３４は、電圧コンパレータ１３２の出力を受け、クロック信号ＣＫＬを生成する。シュミットバッファ１３４は省略してもよい。
【0040】
ロジック回路１４０は、比較回路１３０が生成するクロック信号ＣＬＫを受け、クロック信号ＣＬＫと同期して、第１スイッチＳＷ１～第４スイッチＳＷ４およびリセット回路１５０を制御する。具体的にはロジック回路１４０は、クロック信号ＣＬＫが第１レベル（たとえばハイ）であるときを第１状態φ１、クロック信号ＣＬＫが第２レベル（たとえばロー）であるときを第２状態φ２として、第１スイッチＳＷ１～第４スイッチＳＷ４およびリセット回路１５０を制御する。
【0041】
ロジック回路１４０は、第１状態φ１において、第１スイッチＳＷ１および第３スイッチＳＷ３をオン状態、第２スイッチＳＷ２および第４スイッチＳＷ４をオフ状態とし、第２状態φ２において、第２スイッチＳＷ２および第４スイッチＳＷ４をオン状態とし、第１スイッチＳＷ１および第３スイッチＳＷ３をオフ状態とする。
【0042】
またロジック回路１４０は、クロック信号ＣＬＫと同期して、第１キャパシタＣ１の電荷と第２キャパシタＣ２の電荷を初期化する。具体的には、第１状態φ１において、第２キャパシタＣ２の電荷を初期化し、第２状態φ２において、第１キャパシタＣ１の電荷を初期化する。リセット回路１５０は、第１キャパシタＣ１と並列に接続された第５スイッチＳＷ５と、第２キャパシタＣ２と並列に接続された第６スイッチＳＷ６を含む。ロジック回路１４０は、第１状態φ１において、第６スイッチＳＷ６をオン状態とし、第２状態φ２において第５スイッチＳＷ５をオン状態とする。
【0043】
【0044】
第１スイッチＳＷ１～第６スイッチＳＷ６は、ＮチャンネルＭＯＳＦＥＴで構成される。
【0045】
カレントミラー回路１２０は、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＰＭＯＳトランジスタＭＰ３を含む。第１ＰＭＯＳトランジスタＭＰ１は、ソースが電源ラインと接続され、ゲートおよびドレインが入力ノードＩＮと接続される。第２ＰＭＯＳトランジスタＭＰ２は、ソースが電源ラインと接続され、ゲートが入力ノードＩＮと接続され、ドレインが第１出力ノードＯＵＴ１と接続される。第３ＰＭＯＳトランジスタＭＰ３は、ソースが電源ラインと接続され、ゲートが入力ノードＩＮと接続され、ドレインが第２出力ノードＯＵＴ２と接続される。
【0046】
ロジック回路１４０は、インバータ１４２，１４４を含む。インバータ１４２の出力信号は、第１状態φ１においてハイとなり、インバータ１４２の入力信号は、第２状態φ２においてハイとなる。インバータ１４２の出力信号は、第１スイッチＳＷ１、第３スイッチＳＷ３、第６スイッチＳＷ６であるＮＭＯＳトランジスタのゲートに供給される。インバータ１４２の入力信号は、第２スイッチＳＷ２、第４スイッチＳＷ４、第５スイッチ＋ＳＷ５であるＮＭＯＳトランジスタのゲートに供給される。
【0047】
以上がオシレータ回路１００の構成である。続いてその動作を説明する。
【0048】
【0049】
第１状態φ１では、第１抵抗Ｒ１に電流Ｉ２が供給され、Ｖ２＝Ｉ２×Ｒ１となる。電圧Ｖ１は、Ｉ１×ｔ／Ｃ１にしたがって時間とともに上昇する。電圧コンパレータ１３２のオフセット電圧Ｖｏｓの影響により、電圧Ｖ１が、Ｖｔｈ＝Ｖ２－Ｖｏｓまで上昇すると、電圧コンパレータ１３２の出力が変化し、第２状態φ２に遷移する。
【0050】
第２状態φ２では、第１抵抗Ｒ１に電流Ｉ１が供給され、Ｖ１＝Ｉ１×Ｒ１となる。電圧Ｖ２は、Ｉ２×ｔ／Ｃ２にしたがって上昇する。電圧コンパレータ１３２のオフセット電圧Ｖｏｓの影響により、電圧Ｖ２が、Ｖｔｈ＝Ｖ１＋Ｖｏｓまで上昇すると、電圧コンパレータ１３２の出力が変化し、第１状態φ１に遷移する。
【0051】
以上がオシレータ回路１００の動作である。このオシレータ回路１００では、第１状態φ１において、電圧コンパレータ１３２の非反転入力ノード（＋）の電圧Ｖ１は、傾斜電圧となり、反転入力ノード（－）の電圧Ｖ２は、基準電圧となる。反対に、第２状態φ２において、電圧コンパレータ１３２の非反転入力ノード（＋）の電圧Ｖ１は、基準電圧となり、反転入力ノード（－）の電圧Ｖ２は、傾斜電圧となる。
【0052】
そのため、第１状態φ１と第２状態φ２とで、オフセット電圧Ｖｏｓの極性が反転することとなる。Ｉ１＝Ｉ２＝Ｉ、Ｃ１＝Ｃ２＝Ｃとするとき、第１状態の長さｔφ１は、
ｔφ１＝ＲＣ－Ｃ×Ｖｏｓ／Ｉ
ｔφ２＝ＲＣ＋Ｃ×Ｖｏｓ／Ｉ
となる。ここでは比較回路１３０の応答遅延を無視している。クロック信号ＣＬＫの１周期ｔｐは、
ｔｐ＝ｔφ１＋ｔφ２＝２×ＲＣ
となるから、電圧コンパレータ１３２の入力オフセット電圧Ｖｏｓの影響を低減できる。これにより、入力オフセット電圧Ｖｏｓがばらついたり、温度によって変動したりした場合にも、クロック信号ＣＬＫの周期（すなわち周波数）のばらつき、変動を抑制することができる。
ｔφ１＝ＲＣ－Ｃ×Ｖｏｓ／Ｉ
ｔφ２＝ＲＣ＋Ｃ×Ｖｏｓ／Ｉ
となる。ここでは比較回路１３０の応答遅延を無視している。クロック信号ＣＬＫの１周期ｔｐは、
ｔｐ＝ｔφ１＋ｔφ２＝２×ＲＣ
となるから、電圧コンパレータ１３２の入力オフセット電圧Ｖｏｓの影響を低減できる。これにより、入力オフセット電圧Ｖｏｓがばらついたり、温度によって変動したりした場合にも、クロック信号ＣＬＫの周期（すなわち周波数）のばらつき、変動を抑制することができる。
【0053】
続いてオシレータ回路１００の具体的な構成例を説明する。
【0054】
図４は、比較回路１３０の構成例を示す回路図である。電圧コンパレータ１３２は、差動増幅器１３２Ａと、出力段１３２Ｂの２段構成を有する。前段の差動増幅器１３２Ａは、差動対を形成するＰＭＯトランジスタＭＰ１１，ＭＰ１２と、テイル電流源を形成するＰＭＯＳトランジスタＭＰ１３と、カレントミラー回路負荷を形成するＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含む。出力段１３２Ｂは、ＰＭＯＳトランジスタＭＰ１４と、ＮＭＯＳトランジスタＭＮ１３を含む。
【0055】
シュミットバッファ１３４は、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２およびインバータＩＮＶ２１を含む。ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１は、インバータを構成している。ＰＭＯＳトランジスタＭＰ２２は、ＰＭＯＳトランジスタＭＰ２１と並列に接続され、ＮＭＯＳトランジスタＭＮ２２は、ＮＭＯＳトランジスタＭＮ２１と並列に接続される。トランジスタＭＰ２２およびＭＮ２２のゲートには、インバータＩＮＶ２１の出力信号が入力される。以上が比較回路１３０の構成である。
【0056】
図５は、定電流源１１０の構成例を示す回路図である。第２抵抗Ｒ２の第１端は接地される。ＮＭＯＳトランジスタである第１トランジスタＭ１のソースは、第２抵抗Ｒ２の第２端と接続される。オペアンプＯＡ１の非反転入力ノード（＋）には基準電圧ＶＢが入力され、反転入力ノード（－）は第１トランジスタＭ１のソースと接続される。
トランジスタＭ１に流れる電流Ｉｃは、
Ｉｃ＝ＶＢ／Ｒ２
で表される。
トランジスタＭ１に流れる電流Ｉｃは、
Ｉｃ＝ＶＢ／Ｒ２
で表される。
【0057】
電圧源１１２は、基準電圧ＶＡを生成する。オペアンプＯＡ２はバッファを構成しており、基準電圧ＶＡを抵抗分圧回路１１４に印加する。抵抗分圧回路１１４は、抵抗Ｒ３１，Ｒ３２を含み、基準電圧ＶＡを分圧し、基準電圧ＶＢを生成する。
【0058】
抵抗分圧回路１１４の抵抗Ｒ３１，Ｒ３２は、ポリシリコン抵抗で構成することができる。
【0059】
【0060】
図６は、第１抵抗Ｒ１および第２抵抗Ｒ２の第１構成例を示す回路図である。第１抵抗Ｒ１は、第１抵抗要素Ｒｅ１、第２抵抗要素Ｒｅ２、第３抵抗要素Ｒｅ３を有する。第１抵抗要素Ｒｅ１と第２抵抗要素Ｒｅ２は直列に接続され、第３抵抗要素Ｒｅ３は、第２抵抗要素Ｒｅ２と並列に接続されている。図６の抵抗の構成を直並列型と称する。第２抵抗Ｒ２も、第１抵抗Ｒ１と同様に構成できる。
【0061】
第１抵抗要素Ｒｅ１および第２抵抗要素Ｒｅ２は、第１極性の温度依存性（たとえば負の温度特性）を有し、第３抵抗要素Ｒｅ３は、第２極性の温度依存性（たとえば正の温度特性）を有する。
【0062】
第１抵抗要素Ｒｅ１，第２抵抗要素Ｒｅ２、第３抵抗要素Ｒｅ３それぞれの抵抗値を、αＲＢ、ＲＢ、ＲＡとする。αは係数である。
【0063】
ＲＡの一次温度係数をＴＣＡ、ＲＢの一次温度係数をＴＣＢとする。また第１抵抗Ｒ１全体の１次の温度係数をＴＣＴとする。ＴＣＴはゼロが設計値となる。
ＴＣＡ＝１／ＲＡ×∂ＲＡ／∂Ｔ
ＴＣＢ＝１／ＲＢ×∂ＲＢ／∂Ｔ
ＴＣＡ＝１／ＲＡ×∂ＲＡ／∂Ｔ
ＴＣＢ＝１／ＲＢ×∂ＲＢ／∂Ｔ
【0064】
第１抵抗要素Ｒｅ１，第２抵抗要素Ｒｅ２、第３抵抗要素Ｒｅ３それぞれ抵抗値αＲＢ、ＲＢ、ＲＡは、以下の式で表される。
αＲＢ＝（ＴＣＡ－ＴＣＴ）／（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）
ＲＢ＝｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）２－（ＴＣＡ－ＴＣＴ）２｝／｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）（ＴＣＡ－ＴＣＴ）
ＲＡ＝｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）２－（ＴＣＡ－ＴＣＴ）２｝／｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）２
αＲＢ＝（ＴＣＡ－ＴＣＴ）／（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）
ＲＢ＝｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）２－（ＴＣＡ－ＴＣＴ）２｝／｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）（ＴＣＡ－ＴＣＴ）
ＲＡ＝｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）２－（ＴＣＡ－ＴＣＴ）２｝／｛（ＴＣＡ＋ＴＣＴ－２×ＴＣＢ）２
【0065】
【0066】
直列型の場合、第１抵抗要素Ｒｅ１、第２抵抗要素Ｒｅ２それぞれの抵抗値であるＲＡＳ、ＲＢＳは、以下の式で表される。
ＲＡＳ＝（ＴＣＢ－ＴＣＴ）／（ＴＣＢ－ＴＣＡ）
ＲＢＳ＝（ＴＣＴ－ＴＣＡ）／（ＴＣＢ－ＴＣＡ）
ＲＡＳ＝（ＴＣＢ－ＴＣＴ）／（ＴＣＢ－ＴＣＡ）
ＲＢＳ＝（ＴＣＴ－ＴＣＡ）／（ＴＣＢ－ＴＣＡ）
【0067】
並列型の場合、第３抵抗要素Ｒｅ３、第２抵抗要素Ｒｅ２それぞれの抵抗値であるＲＡＰ、ＲＢＰは、以下の式で表される。
ＲＡＰ＝（ＴＣＡ－ＴＣＢ）／（ＴＣＴ－ＴＣＢ）
ＲＢＰ＝（ＴＣＡ－ＴＣＢ）／（ＴＣＡ－ＴＣＴ）
ＲＡＰ＝（ＴＣＡ－ＴＣＢ）／（ＴＣＴ－ＴＣＢ）
ＲＢＰ＝（ＴＣＡ－ＴＣＢ）／（ＴＣＡ－ＴＣＴ）
【0068】
直並列型の抵抗では、ＲＡ，ＲＢのばらつきにかかわらず、並列型や直列型に比べて、抵抗値の変化を抑制できる。そして第１抵抗Ｒ１と第２抵抗Ｒ２は同じ温度依存性をもつこととなる。第１抵抗Ｒ１に発生する基準電圧Ｖｒは、Ｉ１×Ｒ１＝Ｉ２×Ｒ１であり、Ｉ１，Ｉ２はそれぞれ、第２抵抗Ｒ２に反比例する。したがって、基準電圧Ｖｒは温度依存性をもたなくなり、発振周波数の温度依存性を小さくできる。
【0069】
図８は、第１抵抗Ｒ１および第２抵抗Ｒ２の第２構成例を示す回路図である。第１抵抗Ｒ１、第２抵抗Ｒ２はそれぞれ、第１抵抗要素Ｒｅ１～第６抵抗要素Ｒｅ６を有する。第１抵抗要素Ｒｅ１～第３抵抗要素Ｒｅ３および第４抵抗要素Ｒｅ４は、直列に接続される。第５抵抗要素Ｒｅ５は第２抵抗要素Ｒｅ２と並列に接続されており、第６抵抗要素Ｒｅ６は、第３抵抗要素Ｒｅ３と並列に接続される。第１抵抗要素Ｒｅ１、第２抵抗要素Ｒｅ２、第３抵抗要素Ｒｅ３は、第１極性の温度依存性を有し、第４抵抗要素Ｒｅ４、第５抵抗要素Ｒｅ５、第６抵抗要素Ｒｅ６は、第２極性の温度依存性を有する。
【0070】
上述のようにカレントミラー回路１２０は、ＭＯＳトランジスタを利用して構成される。このようなカレントミラー回路では、ゲート酸化膜の欠陥にキャリアがトラップされることにより電流がゆらぐ現象（ランダムテレグラフノイズＲＴＮ）が発生する。ＲＴＮは、発振周波数の揺らぎの原因となる。ＲＴＮの影響を低減したカレントミラー回路１２０について説明する。
【0071】
図９は、カレントミラー回路１２０の構成例を示す回路図である。カレントミラー回路１２０は、第１ＰＭＯＳトランジスタＭＰ１～第３ＰＭＯＳトランジスタＭＰ３およびスイッチマトリクス１２２を含む。この例では、各ＰＭＯＳトランジスタは、２個のＰＭＯＳトランジスタを縦積みした構成となっている。
【0072】
スイッチマトリクス１２２は、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＰＭＯＳトランジスタＭＰ３それぞれのドレインと、入力ノードＩＮ、第１出力ノードＯＵＴ１、第２出力ノードＯＵＴ２それぞれとの接続関係を、時分割で切り替え可能に構成される。
【0073】
具体的にはスイッチマトリクス１２２は、複数のスイッチＳ１０～Ｓ１２、Ｓ２０～Ｓ２２、Ｓ３０～Ｓ３２を備える。スイッチＳｘｙのｘ（＝１，２，３）は、トランジスタＭＰｘと接続されることを表す。スイッチＳｘｙのｙ（＝０，１，２）は、接続される入力端子あるいは出力端子を表しており、ｙ＝０は入力端子ＩＮを表し、ｙ＝１は第１出力端子ＯＵＴ１を表し、ｙ＝２は第２出力端子ＯＵＴ２を表す。
【0074】
たとえばカレントミラー回路１２０は、３つの状態φａ～φｃが切り替え可能である。
φａ： Ｓ１０，Ｓ２１，Ｓ３２：ＯＮ
Ｓ１１，Ｓ２２，Ｓ３０：ＯＦＦ
Ｓ１２，Ｓ２０，Ｓ３１：ＯＦＦ
φｂ： Ｓ１０，Ｓ２１，Ｓ３２：ＯＦＦ
Ｓ１１，Ｓ２２，Ｓ３０：ＯＮ
Ｓ１２，Ｓ２０，Ｓ３１：ＯＦＦ
φｃ： Ｓ１０，Ｓ２１，Ｓ３２：ＯＦＦ
Ｓ１１，Ｓ２２，Ｓ３０：ＯＦＦ
Ｓ１２，Ｓ２０，Ｓ３１：ＯＮ
φａ： Ｓ１０，Ｓ２１，Ｓ３２：ＯＮ
Ｓ１１，Ｓ２２，Ｓ３０：ＯＦＦ
Ｓ１２，Ｓ２０，Ｓ３１：ＯＦＦ
φｂ： Ｓ１０，Ｓ２１，Ｓ３２：ＯＦＦ
Ｓ１１，Ｓ２２，Ｓ３０：ＯＮ
Ｓ１２，Ｓ２０，Ｓ３１：ＯＦＦ
φｃ： Ｓ１０，Ｓ２１，Ｓ３２：ＯＦＦ
Ｓ１１，Ｓ２２，Ｓ３０：ＯＦＦ
Ｓ１２，Ｓ２０，Ｓ３１：ＯＮ
【0075】
第１状態φａでは、第１ＰＭＯＳトランジスタＭＰ１は入力端子ＩＮと接続され、第２ＰＭＯＳトランジスタＭＰ２は第１出力端子ＯＵＴ１と接続され、第３ＰＭＯＳトランジスタＭＰ３は第２出力端子ＯＵＴ２と接続される。
【0076】
第２状態φｂでは、第１ＰＭＯＳトランジスタＭＰ１は第１出力端子ＯＵＴ１と接続され、第２ＰＭＯＳトランジスタＭＰ２は第２出力端子ＯＵＴ２と接続され、第３ＰＭＯＳトランジスタＭＰ３は入力端子ＩＮと接続される。
【0077】
第３状態φｃでは、第１ＰＭＯＳトランジスタＭＰ１は第１出力端子ＯＵＴ１と接続され、第２ＰＭＯＳトランジスタＭＰ２は第２出力端子ＯＵＴ２と接続され、第３ＰＭＯＳトランジスタＭＰ３は入力端子ＩＮと接続される。
【0078】
たとえば、複数の第１状態φａ～第３状態φｃを巡回的に切り替えてもよい。あるいは、擬似ランダム信号（ＰＲＢＳ：Pseudo-Random Binary Sequence））を利用して、複数の第１状態φａ～第３状態φｃをランダムに切り替えてもよい。
【0079】
このカレントミラー回路１２０によれば、３個のトランジスタＭＰ１～ＭＰ３を時分割で入れ替えるチョッピング制御により、ＲＴＮの影響を低減できる。これにより、電流Ｉ１，Ｉ２の変動を抑制でき、発振周波数をさらに安定なものにできる。
【0080】
なお、３状態φａ～φｃを切り替え可能なスイッチマトリクス１２２の構成は、図９のそれに限定されない。
【0081】
また図９の例では、３状態を切り換えることとしたが、３個のトランジスタＭＰ１～ＭＰ３と、３個の端子ＩＮ，ＯＵＴ１，ＯＵＴ２の接続の組み合わせは全部で６通り存在する。したがって、６個の状態を切り替えできるように、スイッチマトリクス１２２を構成してもよい。
【0082】
続いてオシレータ回路１００の用途を説明する。オシレータ回路１００は、タイマー回路２００に用いることができ、特に、数時間より長い時間を正確に測定することが求められる長時間タイマー回路に好適である。
【0083】
図１０は、タイマー回路２００のブロック図である。タイマー回路２００は、オシレータ回路１００およびカウンタ回路２１０を備える。オシレータ回路１００は、クロック信号ＣＬＫを生成する。カウンタ回路２１０は、クロック信号ＣＬＫをカウントし、カウント値が設定値ＳＥＴに達すると、タイムアップ信号ＴＩＭＥ＿ＵＰをアサートする。周波数の安定性が高いオシレータ回路１００を利用することにより、タイマー回路２００は、設定値ＳＥＴに応じた時間を正確に測定することができる。
【0084】
図１１は、システム１のブロック図である。システム１は、ホストコントローラ２、各種機能ブロック４、ＲＴＣ機能を備える半導体集積回路１０を備える。
【0085】
ホストコントローラ２は、たとえばソフトウェアを実行するマイクロコントローラで実装され、システム１全体を統括的に制御する。機能ブロック４は、ホストコントローラ２の制御下で、それぞれに固有の処理を実行する。半導体集積回路１０も同様に、ホストコントローラ２の制御下で、それ固有の処理を実行する。
【0086】
ホストコントローラ２は、スタンバイモードへのトリガとなるイベントを検出すると、各種機能ブロック４および半導体集積回路１０に、スタンバイモードへの移行を指示する。この指示に応答して、各種機能ブロック４は、動作を停止し、待機状態となる。
【0087】
半導体集積回路１０は、インタフェース回路１２、機能回路１４、タイマー回路２００を備える。インタフェース回路１２は、ホストコントローラ２と通信可能であり、たとえばＩ２Ｃ（Inter IC）インタフェースや、ＳＰＩ（Serial Peripheral Interface）が例示される。インタフェース回路１２がホストコントローラ２からスタンバイモードへの移行指示を受けると、機能回路１４の動作が停止し、タイマー回路２００が動作を開始する。タイマー回路２００の設定値は、ホストコントローラ２が、半導体集積回路１０に供給してもよい。
【0088】
半導体集積回路１０の種類や用途は特に限定されないが、たとえば電源管理（ＰＭ：Power Management）ＩＣであってもよい。半導体集積回路１０がＰＭＩＣである場合、機能回路１４は、ＤＣ／ＤＣコンバータやリニアレギュレータなどの複数チャンネルの電源回路、それらを制御するシーケンサなどを含む。
【0089】
ホストコントローラ２は、半導体集積回路１０をスタンバイモードに移行させた後、自分自身も、消費電力が小さいスタンバイモード（スリープ状態ともいう）に移行する。
【0090】
タイマー回路２００が、設定値ＳＥＴに応じた時間の経過を測定すると、タイムアップ信号ＴＩＭＥ＿ＵＰがアサートされる。このタイムアップ信号ＴＩＭＥ＿ＵＰのアサートに応答して、半導体集積回路１０は、ホストコントローラ２に対して、再起動を指示するウェイクアップ信号ＷＵを供給する。ウェイクアップ信号ＷＵは割り込み信号であってもよい。ホストコントローラ２は、ウェイクアップ信号ＷＵに応答して、スタンバイモードから通常モードに復帰する。
【0091】
続いてオシレータ回路１００の構成や動作の変形例を説明する。
【0092】
（変形例１）
第５スイッチＳＷ５、第６スイッチＳＷ６の制御は、実施形態で説明したものに限定されない。第５スイッチＳＷ５は、少なくとも第１状態φ１に遷移する直前にオンすればよく、第６スイッチＳＷ６は、少なくとも第２状態φ２に遷移する直前にオンすればよい。
第５スイッチＳＷ５、第６スイッチＳＷ６の制御は、実施形態で説明したものに限定されない。第５スイッチＳＷ５は、少なくとも第１状態φ１に遷移する直前にオンすればよく、第６スイッチＳＷ６は、少なくとも第２状態φ２に遷移する直前にオンすればよい。
【0093】
（変形例２）
ロジック回路１４０の構成は、図２に示したそれに限定されない。たとえばクロック信号ＣＬＫを、第１スイッチＳＷ１，第３スイッチＳＷ３、第６スイッチＳＷ６のゲートに供給してもよい。その場合、インバータ１４２は省略してもよい。
ロジック回路１４０の構成は、図２に示したそれに限定されない。たとえばクロック信号ＣＬＫを、第１スイッチＳＷ１，第３スイッチＳＷ３、第６スイッチＳＷ６のゲートに供給してもよい。その場合、インバータ１４２は省略してもよい。
【0094】
（付記）
本開示には、以下の技術が開示される。
本開示には、以下の技術が開示される。
【0095】
（項目１）
定電流を生成する定電流源と、
第１端が接地された第１キャパシタと、
第１端が接地された第２キャパシタと、
第１端が接地された第１抵抗と、
前記定電流源と接続された入力ノードを有し、第１出力ノードから前記定電流の所定倍の電流量の第１電流を出力し、第２出力ノードから前記第１電流と同じ量の第２電流を出力するカレントミラー回路と、
前記カレントミラー回路の前記第１出力ノードと前記第１キャパシタの第２端の間に接続された第１スイッチと、
前記カレントミラー回路の前記第１出力ノードと前記第１抵抗の第２端の間に接続された第２スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第１抵抗の前記第２端の間に接続された第３スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第２キャパシタの第２端の間に接続された第４スイッチと、
前記カレントミラー回路の前記第１出力ノードの電圧と前記カレントミラー回路の前記第２出力ノードの電圧とを比較する比較回路と、
前記比較回路の出力にもとづいて、前記第１スイッチおよび前記第３スイッチがオンである第１状態と、前記第２スイッチおよび前記第４スイッチがオンである第２状態と、を切りかえるロジック回路と、
前記比較回路の出力と同期して、前記第１キャパシタの電荷と前記第２キャパシタの電荷を初期化するリセット回路と、
を備える、オシレータ回路。
定電流を生成する定電流源と、
第１端が接地された第１キャパシタと、
第１端が接地された第２キャパシタと、
第１端が接地された第１抵抗と、
前記定電流源と接続された入力ノードを有し、第１出力ノードから前記定電流の所定倍の電流量の第１電流を出力し、第２出力ノードから前記第１電流と同じ量の第２電流を出力するカレントミラー回路と、
前記カレントミラー回路の前記第１出力ノードと前記第１キャパシタの第２端の間に接続された第１スイッチと、
前記カレントミラー回路の前記第１出力ノードと前記第１抵抗の第２端の間に接続された第２スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第１抵抗の前記第２端の間に接続された第３スイッチと、
前記カレントミラー回路の前記第２出力ノードと前記第２キャパシタの第２端の間に接続された第４スイッチと、
前記カレントミラー回路の前記第１出力ノードの電圧と前記カレントミラー回路の前記第２出力ノードの電圧とを比較する比較回路と、
前記比較回路の出力にもとづいて、前記第１スイッチおよび前記第３スイッチがオンである第１状態と、前記第２スイッチおよび前記第４スイッチがオンである第２状態と、を切りかえるロジック回路と、
前記比較回路の出力と同期して、前記第１キャパシタの電荷と前記第２キャパシタの電荷を初期化するリセット回路と、
を備える、オシレータ回路。
【0096】
（項目２）
前記リセット回路は、
前記第１キャパシタと並列に接続された第５スイッチと、
前記第２キャパシタと並列に接続された第６スイッチと、
を含み、
前記ロジック回路は、前記第２状態において前記第５スイッチをオンし、前記第１状態において前記第６スイッチをオンする、項目１に記載のオシレータ回路。
前記リセット回路は、
前記第１キャパシタと並列に接続された第５スイッチと、
前記第２キャパシタと並列に接続された第６スイッチと、
を含み、
前記ロジック回路は、前記第２状態において前記第５スイッチをオンし、前記第１状態において前記第６スイッチをオンする、項目１に記載のオシレータ回路。
【0097】
（項目３）
前記第１抵抗と並列に接続された第３キャパシタをさらに備える、項目１に記載のオシレータ回路。
前記第１抵抗と並列に接続された第３キャパシタをさらに備える、項目１に記載のオシレータ回路。
【0098】
（項目４）
前記電流源は、
第１端が接地された第２抵抗と、
前記第２抵抗の第２端と前記カレントミラー回路の前記入力ノードの間に接続された第１トランジスタと、
非反転入力ノードに基準電圧を受け、反転入力ノードが前記第２抵抗の前記第２端と接続されたオペアンプと、
を含む、項目１から３のいずれかに記載のオシレータ回路。
前記電流源は、
第１端が接地された第２抵抗と、
前記第２抵抗の第２端と前記カレントミラー回路の前記入力ノードの間に接続された第１トランジスタと、
非反転入力ノードに基準電圧を受け、反転入力ノードが前記第２抵抗の前記第２端と接続されたオペアンプと、
を含む、項目１から３のいずれかに記載のオシレータ回路。
【0099】
（項目５）
前記第１抵抗および前記第２抵抗は、同じ素子構造を有する、項目４に記載のオシレータ回路。
前記第１抵抗および前記第２抵抗は、同じ素子構造を有する、項目４に記載のオシレータ回路。
【0100】
（項目６）
前記第１抵抗および前記第２抵抗はそれぞれ、
直列に接続される第１極性の温度特性を有する第１抵抗要素および第２極性の温度特性を有する第２抵抗要素と、
前記第２抵抗要素と並列に接続される前記第１極性の温度特性を有する第３抵抗要素と、
を含む、項目５に記載のオシレータ回路。
前記第１抵抗および前記第２抵抗はそれぞれ、
直列に接続される第１極性の温度特性を有する第１抵抗要素および第２極性の温度特性を有する第２抵抗要素と、
前記第２抵抗要素と並列に接続される前記第１極性の温度特性を有する第３抵抗要素と、
を含む、項目５に記載のオシレータ回路。
【0101】
（項目７）
前記第１抵抗および前記第２抵抗はそれぞれ、
直列に接続された、第１極性の温度特性を有する第１抵抗要素、第２抵抗要素、第３抵抗要素および第２極性の温度依存性を有する第４抵抗要素と、
前記第２極性の温度特性を有し、前記第２抵抗要素と並列に接続された第５抵抗要素と、
前記第２極性の温度特性を有し、前記第３抵抗要素と並列に接続された第６抵抗要素と、
を含む、項目５に記載のオシレータ回路。
前記第１抵抗および前記第２抵抗はそれぞれ、
直列に接続された、第１極性の温度特性を有する第１抵抗要素、第２抵抗要素、第３抵抗要素および第２極性の温度依存性を有する第４抵抗要素と、
前記第２極性の温度特性を有し、前記第２抵抗要素と並列に接続された第５抵抗要素と、
前記第２極性の温度特性を有し、前記第３抵抗要素と並列に接続された第６抵抗要素と、
を含む、項目５に記載のオシレータ回路。
【0102】
（項目８）
前記カレントミラー回路は、
ソースが電源ラインと接続され、ゲートおよびドレインが前記入力ノードと接続された第１ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第１出力ノードと接続された第２ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第２出力ノードと接続された第３ＰＭＯＳトランジスタと、
を含む、項目１から７のいずれかに記載のオシレータ回路。
前記カレントミラー回路は、
ソースが電源ラインと接続され、ゲートおよびドレインが前記入力ノードと接続された第１ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第１出力ノードと接続された第２ＰＭＯＳトランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記入力ノードと接続され、ドレインが前記第２出力ノードと接続された第３ＰＭＯＳトランジスタと、
を含む、項目１から７のいずれかに記載のオシレータ回路。
【0103】
（項目９）
前記カレントミラー回路は、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタそれぞれのドレインと、前記入力ノード、前記第１出力ノード、前記第２出力ノードそれぞれとの接続関係を時分割で切り替え可能に構成される、項目８に記載のオシレータ回路。
前記カレントミラー回路は、前記第１ＰＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタそれぞれのドレインと、前記入力ノード、前記第１出力ノード、前記第２出力ノードそれぞれとの接続関係を時分割で切り替え可能に構成される、項目８に記載のオシレータ回路。
【0104】
（項目１０）
前記カレントミラー回路は、前記接続関係を巡回的に切り替える、項目９に記載のオシレータ回路。
前記カレントミラー回路は、前記接続関係を巡回的に切り替える、項目９に記載のオシレータ回路。
【0105】
（項目１１）
前記カレントミラー回路は、前記接続関係をランダムに切り替える、項目９に記載のオシレータ回路。
前記カレントミラー回路は、前記接続関係をランダムに切り替える、項目９に記載のオシレータ回路。
【0106】
（項目１２）
前記定電流源は、ＰＴＡＴ（Proportional to Absolute Temperature）電流源である、項目１から１１のいずれかに記載のオシレータ回路。
前記定電流源は、ＰＴＡＴ（Proportional to Absolute Temperature）電流源である、項目１から１１のいずれかに記載のオシレータ回路。
【0107】
（項目１３）
前記ロジック回路は、インバータを含む、項目１から１２のいずれかに記載のオシレータ回路。
前記ロジック回路は、インバータを含む、項目１から１２のいずれかに記載のオシレータ回路。
【0108】
（項目１４）
ひとつの半導体基板に一体集積化される、項目１から１３のいずれかに記載のオシレータ回路。
ひとつの半導体基板に一体集積化される、項目１から１３のいずれかに記載のオシレータ回路。
【0109】
（項目１５）
項目１から１４のいずれかに記載のオシレータ回路と、
前記オシレータ回路が生成するクロック信号をカウントするカウンタと、
を備える、タイマー回路。
項目１から１４のいずれかに記載のオシレータ回路と、
前記オシレータ回路が生成するクロック信号をカウントするカウンタと、
を備える、タイマー回路。
【0110】
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【符号の説明】
【0111】
１ システム
２ ホストコントローラ
４ 機能ブロック
１０ 半導体集積回路
１２ インタフェース回路
１４ 機能回路
１００ オシレータ回路
１１０ 定電流源
１２０ カレントミラー回路
ＩＮ 入力ノード
ＯＵＴ１ 第１出力ノード
ＯＵＴ２ 第２出力ノード
ＭＰ１ 第１ＰＭＯＳトランジスタ
ＭＰ２ 第２ＰＭＯＳトランジスタ
ＭＰ３ 第３ＰＭＯＳトランジスタ
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｃ３ 第３キャパシタ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷ５ 第５スイッチ
ＳＷ６ 第６スイッチ
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｖｒ 基準電圧
１３０ 比較回路
１３２ 電圧コンパレータ
１３４ シュミットバッファ
１４０ ロジック回路
１４２，１４４ インバータ
１５０ リセット回路
２ ホストコントローラ
４ 機能ブロック
１０ 半導体集積回路
１２ インタフェース回路
１４ 機能回路
１００ オシレータ回路
１１０ 定電流源
１２０ カレントミラー回路
ＩＮ 入力ノード
ＯＵＴ１ 第１出力ノード
ＯＵＴ２ 第２出力ノード
ＭＰ１ 第１ＰＭＯＳトランジスタ
ＭＰ２ 第２ＰＭＯＳトランジスタ
ＭＰ３ 第３ＰＭＯＳトランジスタ
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｃ３ 第３キャパシタ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷ５ 第５スイッチ
ＳＷ６ 第６スイッチ
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｖｒ 基準電圧
１３０ 比較回路
１３２ 電圧コンパレータ
１３４ シュミットバッファ
１４０ ロジック回路
１４２，１４４ インバータ
１５０ リセット回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】