特開 2024-77426 プロセッサ及びプロセッサの制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024077426

(43)【公開日】2024-06-07

(54)【発明の名称】プロセッサ及びプロセッサの制御方法

(51)【国際特許分類】

   G06F 9/30 20180101AFI20240531BHJP

   G06F 9/312 20180101ALI20240531BHJP

   G06F 9/34 20180101ALI20240531BHJP

【ＦＩ】

G06F9/30 330D

G06F9/312 L

G06F9/34 350A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022189518

(22)【出願日】2022-11-28

(71)【出願人】

【識別番号】515130201

【氏名又は名称】株式会社Ｐｒｅｆｅｒｒｅｄ Ｎｅｔｗｏｒｋｓ

(71)【出願人】

【識別番号】504150450

【氏名又は名称】国立大学法人神戸大学

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】田形 健二

(72)【発明者】

【氏名】宮下 晴信

(72)【発明者】

【氏名】牧野 淳一郎

【テーマコード（参考）】

5B033

【Ｆターム（参考）】

5B033AA10

5B033BC00

5B033DB00

(57)【要約】

【課題】レジスタとアクセスレイテンシが一定でないメモリとの間でデータが移動される場合に、データの移動とデータが移動されるレジスタを使用する演算とをコアを使用する同期させる。
【解決手段】プロセッサは、演算命令を実行する演算器と、前記演算器で使用するデータを保持するレジスタと、データ移動命令に基づいて、第１メモリと前記レジスタとの間でデータを移動し、データの移動の完了情報を出力するデータ移動制御回路と、前記データ移動命令と前記データ移動命令に対応する演算命令とを含む命令列を受信し、前記データ移動命令を前記データ移動制御回路に出力し、前記完了情報の出力後に演算命令を前記演算器に発行する命令分配回路と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

演算命令を実行する演算器と、
前記演算器で使用するデータを保持するレジスタと、
データ移動命令に基づいて、第１メモリと前記レジスタとの間でデータを移動し、データの移動の完了情報を出力するデータ移動制御回路と、
前記データ移動命令と前記データ移動命令に対応する演算命令とを含む命令列を受信し、前記データ移動命令を前記データ移動制御回路に出力し、前記完了情報の出力後に前記演算命令を前記演算器に発行する命令分配回路と、
を有するプロセッサ。

【請求項2】

前記命令分配回路が受信する命令列は、互いに対応する前記データ移動命令とウェイト命令と前記演算命令とを含み、
前記命令分配回路は、前記ウェイト命令に続く１以上の前記演算命令の前記演算器への発行を、対応する前記完了情報が出力されるまで抑止する、
請求項１に記載のプロセッサ。

【請求項3】

前記命令分配回路は、前記データ移動命令と前記ウェイト命令との間にある演算命令を抑止することなく前記演算器に発行する、
請求項２に記載のプロセッサ。

【請求項4】

前記データ移動命令及び前記ウェイト命令は、前記データ移動命令及び前記ウェイト命令を対応付ける識別情報を含む、
請求項２に記載のプロセッサ。

【請求項5】

アクセスレイテンシが一定の第２メモリを有し、
前記第１メモリはアクセスレイテンシが一定ではなく、
前記データ移動制御回路は、前記データ移動命令に基づいて、前記第１メモリ又は前記第２メモリに対するデータの移動を制御し、
前記データ移動命令は、前記第１メモリと前記レジスタとの間でデータを移動する命令、前記第２メモリと前記レジスタとの間でデータを移動する命令、又は、前記第１メモリと前記第２メモリとの間でデータを移動する命令のいずれかである、
請求項１ないし請求項４のいずれか１項に記載のプロセッサ。

【請求項6】

ネットワークとの通信を制御するネットワークインタフェースを有し、
前記第１メモリはアクセスレイテンシが一定ではなく、
前記第１メモリは、前記ネットワークに配置される
請求項１ないし請求項４のいずれか１項に記載のプロセッサ。

【請求項7】

前記データ移動命令は、データの移動量を示す移動量情報を含む
請求項１ないし請求項４のいずれか１項に記載のプロセッサ。

【請求項8】

前記完了情報の受信に基づいて、前記完了情報に対応する演算命令の発行を許可する許可情報を前記命令分配回路に出力するデータ移動同期回路を有し、
前記命令分配回路は、前記許可情報の受信に基づいて前記許可情報に対応する演算命令を前記演算器に発行する、
請求項１ないし請求項４のいずれか１項に記載のプロセッサ。

【請求項9】

演算命令を実行する演算器と、前記演算器で使用するデータを保持するレジスタとを有するプロセッサの制御方法であって、
前記プロセッサが有するデータ移動制御回路が、データ移動命令に基づいて、第１メモリと前記レジスタとの間でデータを移動し、データの移動の完了情報を出力し、
前記プロセッサが有する命令分配回路が、前記データ移動命令と前記データ移動命令に対応する演算命令とを含む命令列を受信し、前記データ移動命令を前記データ移動制御回路に出力し、前記完了情報の出力後に演算命令を前記演算器に発行する
プロセッサの制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、プロセッサ及びプロセッサの制御方法に関する。

【背景技術】

【0002】

例えば、プロセッサは、ロード命令等のデータ移動命令に基づいてメモリから読み出したデータをレジスタに格納する。プロセッサは、レジスタに格納したデータを使用して演算命令に基づく演算を実行し、演算結果をレジスタに格納する。演算結果を保持しておく場合、又は、演算結果を他のプロセッサ又は他のプロセッサのコアで使用する場合、演算結果は、データ移動命令によりレジスタからメモリ等に待避される。

【0003】

アクセスレイテンシが一定のメモリに保持されたデータをレジスタに読み出して演算を実行する場合、データ移動命令の発行から演算命令の発行までに必要なサイクル数は一定である。このため、命令をコンパイルするコンパイラは、データ移動命令と演算命令との間で同期が取れる命令列を生成可能である。

【0004】

一方、アクセスレイテンシが一定でないメモリに保持されたデータをレジスタに読み出して演算を実行する場合、データ移動命令の発行から演算命令の発行までに必要なサイクル数は、データ移動命令の発行毎に異なるおそれがある。この場合、コンパイラは、データ移動命令と演算命令との間で同期が取れる命令列を生成できない。

【0005】

例えば、データを移動するＤＭＡ（Direct Memory Access）機能を起動する命令と、データの移動の完了を検出する命令とを、演算命令とともに命令列に記述することで、命令を実行するコアは、データの移動と演算の実行との同期を取ることができる。しかしながら、コアが実行する命令により同期を取る場合、演算の処理性能が低下する。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示では、アクセスレイテンシが一定でないメモリに対するデータ移動命令と、データが移動されるレジスタを使用する演算命令とをコアを使用することなく同期させる。

【課題を解決するための手段】

【0007】

本発明の実施形態のプロセッサは、演算命令を実行する演算器と、前記演算器で使用するデータを保持するレジスタと、データ移動命令に基づいて、第１メモリと前記レジスタとの間でデータを移動し、データの移動の完了情報を出力するデータ移動制御回路と、前記データ移動命令と前記データ移動命令に対応する演算命令とを含む命令列を受信し、前記データ移動命令を前記データ移動制御回路に出力し、前記完了情報の出力後に前記演算命令を前記演算器に発行する命令分配回路と、を有する。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態におけるプロセッサの構成の一例を示すブロック図である。

【図2】図１のプロセッサ及び外部メモリが搭載されるボードの一例を示すブロック図である。

【図3】図１のプロセッサが実行する命令列の例を示す図である。

【図4】図１のプロセッサが実行する命令列の別の例を示す図である。

【図5】他のプロセッサによるデータ移動命令と演算命令との同期制御の例を示す図である。

【図6】図１に示したプロセッサが搭載される計算機のハードウェア構成の一例を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。特に限定されないが、以下で説明するプロセッサは、サーバ等のコンピュータに搭載され、プログラム（命令）を実行することで、ディープニューラルネットワークの訓練又は推論において畳み込み演算等を実行する。なお、以下で説明するプロセッサは、科学技術計算などに使用されてもよい。

【0010】

図１は、本発明の一実施形態におけるプロセッサの構成の一例を示すブロック図である。図１に示すプロセッサ１００は、図示しないサーバ等のボードに外部メモリ２００とともに搭載されてもよい。外部メモリ２００は、アクセスレイテンシが一定でない第１メモリの一例である。ボードには、複数のプロセッサ１００が搭載されてもよい。この場合、外部メモリ２００は、複数のプロセッサ１００毎に設けられてもよく、複数のプロセッサ１００に共通に設けられてもよい。プロセッサ１００は、ボードを介してホストシステム３００に接続される。

【0011】

プロセッサ１００は、例えば、ＳＩＭＤ（Single Instruction Multiple Data）型プロセッサ又はＳＩＭＴ（Single Instruction Multiple Threads）型プロセッサでもよい。プロセッサ１００は、外部インタフェース回路１０１、命令供給回路１０２、命令分配回路１０３、ＮｏＣ（Network on Chip）１０４、データ移動同期回路１０５、ネットワークインタフェース１０６、共有メモリ１０７、メモリコントローラ１０８及び複数のコア１１０を有する。各コア１１０は、演算器１１１、レジスタファイル１１２、ローカルメモリ１１３及びＮｏＣインタフェース１１４を有してもよい。

【0012】

外部インタフェース回路１０１は、例えば、ＰＣＩｅ（Peripheral Component Interconnect express）バス等を介してホストシステム３００に接続され、ホストシステム３００との間での通信を制御してもよい。外部インタフェース回路１０１は、ホストシステム３００から供給される命令列ＩＳを命令供給回路１０２に出力してもよい。

【0013】

命令供給回路１０２は、外部インタフェース回路１０１を介してホストシステム３００のメインメモリ３１０に保持されている命令列ＩＳを読み込んでもよく、読み込んだ命令列ＩＳを命令分配回路１０３に供給してもよい。例えば、命令列ＩＳは、データ移動命令ｍｖと、加算命令又は乗算命令等の演算命令ｅｘと、後述するウェイト命令ｗａｉｔとを含む。

【0014】

命令分配回路１０３は、命令供給回路１０２から受ける命令列ＩＳに含まれる命令からデータ移動命令ｍｖ及びウェイト命令ｗａｉｔと、演算命令ｅｘとを分割してもよい。命令分配回路１０３は、識別情報であるタグｔａｇ＃を含むデータ移動命令ｍｖ及びウェイト命令ｗａｉｔをＮｏＣ１０４に供給してもよい。命令分配回路１０３は、命令供給回路１０２から受信した演算命令ｅｘの演算器１１１への発行を、データ移動同期回路１０５から許可を受けるまで抑止してもよい。

【0015】

後述するように、データ移動命令ｍｖと演算命令ｅｘとは、タグｔａｇ＃により相互に対応付けられてもよい。タグｔａｇ＃を使用することで、図３及び図４で説明するように、複数のデータ移動命令ｍｖが混在する場合にも、データ移動命令ｍｖに基づくデータの移動と、データの移動に対応して実行される演算とをそれぞれ同期させることができる。

【0016】

例えば、命令分配回路１０３は、データ移動命令ｍｖをＮｏＣ１０４に供給した後、データ移動命令ｍｖに対応するタグｔａｇ＃をデータ移動同期回路１０５から受けるまで、供給したデータ移動命令ｍｖに対応する演算命令ｅｘの演算器１１１への供給を抑止する。

【0017】

ＮｏＣ１０４は、命令分配回路１０３から受けるデータ移動命令ｍｖに基づいて、共有メモリ１０７、外部メモリ２００又はネットワークと、ローカルメモリ１１３又はレジスタファイル１１２との間でデータ転送を行ってもよい。このように、データ移動命令ｍｖは、コア１１０を介さずに実行されてもよい。ＮｏＣ１０４は、データ移動制御回路の一例である。

【0018】

ＮｏＣ１０４は、データ移動命令ｍｖ毎に、データ移動命令ｍｖに基づくデータの移動が完了した場合、データ移動命令ｍｖに対応するタグｔａｇ＃をデータ移動同期回路１０５に出力してもよい。ＮｏＣ１０４からデータ移動同期回路１０５に出力されるタグｔａｇ＃は、データ移動の完了を示す完了情報の一例である。なお、ＮｏＣ１０４は、データの移動の完了に基づいて、タグｔａｇ＃を含むデータ移動完了通知をデータ移動同期回路１０５に出力してもよい。

【0019】

データ移動同期回路１０５は、ＮｏＣ１０４からタグｔａｇ＃を受けるまで、データ移動命令ｍｖに対応するタグｔａｇ＃の命令分配回路１０３への出力を抑止してもよい。データ移動同期回路１０５は、ＮｏＣ１０４からタグｔａｇ＃を受けた場合、受けたタグｔａｇ＃を命令分配回路１０３に出力してもよい。

【0020】

データ移動同期回路１０５から命令分配回路１０３に出力されるタグｔａｇ＃は、タグｔａｇ＃に対応する演算命令ｅｘの演算器１１１への発行を許可する許可情報の一例である。なお、データ移動同期回路１０５は、ＮｏＣ１０４から受信するタグｔａｇ＃に基づいて、タグｔａｇ＃を含む演算の開始指示を命令分配回路１０３に出力してもよい。

【0021】

命令分配回路１０３は、データ移動同期回路１０５からのタグｔａｇ＃の受信に基づいて、タグｔａｇ＃に対応する演算命令ｅｘを複数のコア１１０に同時に発行してもよい。例えば、命令分配回路１０３は、タグｔａｇ＃が付加されたウェイト命令ｗａｉｔに続く演算命令ｅｘをタグｔａｇ＃に対応する演算命令ｅｘと判断する。複数のコア１１０の演算器１１１は、受信した演算命令ｅｘを並列に実行してもよい。これにより、例えば、複数の演算器１１１を使用してＳＩＭＤ演算が実行されてもよい。このように、プロセッサ１００は、コア１１０を使用することなく、データ移動命令ｍｖによるデータの移動と演算命令ｅｘの実行とを同期させることができる。また、命令分配回路１０３は、データ移動同期回路１０５からのタグｔａｇ＃の受信に基づいて、タグｔａｇ＃に対応する演算命令ｅｘを一つのコア１１０に同時に発行するモードを備えていてもよい。なお、データ移動同期回路１０５の機能を命令分配回路１０３に持たせ、命令分配回路１０３をプロセッサ１００から取り除き、ＮｏＣ１０４から命令分配回路１０３にタグｔａｇ＃を直接出力してもよい。

【0022】

ネットワークインタフェース１０６は、プロセッサ１００をネットワークに接続してもよい。データ移動命令ｍｖに含まれる移動元のアドレス又は移動先のアドレスが、ネットワークに配置される図示しないメモリの記憶領域を示す場合、ＮｏＣ１０４は、ネットワークインタフェース１０６を介してネットワークにメモリアクセス要求を出力してもよい。ネットワークインタフェース１０６によるネットワークに接続されるメモリのアクセスは、固定のサイクル数でなく、メモリアクセス時間は一定でない。このため、ＮｏＣ１０４は、ネットワークインタフェース１０６に発行したメモリアクセス要求の応答がいつ戻ってくるかを予測できない。

【0023】

共有メモリ１０７は、例えば、ＳＲＡＭ（Static Random Access Memory）であり、演算器１１１で使用するデータ及び演算器１１１の演算結果等を保持可能である。なお、共有メモリ１０７のアクセスレイテンシ（リードレイテンシ及びライトレイテンシ）は、一定（固定のサイクル数）である。ＮｏＣ１０４は、共有メモリ１０７にアクセスする場合、共有メモリ１０７にメモリアクセス要求を出力してもよい。共有メモリ１０７は、第２メモリの一例である。

【0024】

共有メモリ１０７のリードレイテンシは、ＮｏＣ１０４が読み出しアクセスコマンドを共有メモリ１０７に出力してから、読み出しアクセスコマンドに対応するデータを共有メモリ１０７から受信するまでのサイクル数である。共有メモリ１０７のライトレイテンシは、ＮｏＣ１０４が書き込みアクセスコマンドを共有メモリ１０７に出力してから、書き込みアクセスコマンドに対応するデータが共有メモリ１０７に書き込まれるまでのサイクル数である。

【0025】

なお、共有メモリ１０７のアクセスレイテンシは一定であるが、例えば、ＮｏＣ１０４がバックグラウンドで外部メモリ２００のアクセス処理を行っている場合、共有メモリ１０７のメモリアクセスが待たされる場合がある。このため、プロセッサ１００は、共有メモリ１０７にアクセスするデータ移動命令ｍｖを実行する場合にも、タグｔａｇ＃を使用したデータ移動命令ｍｖと演算命令ｅｘとの同期制御を行ってもよい。

【0026】

メモリコントローラ１０８は、外部メモリ２００のアクセスを制御してもよい。特に限定されないが、例えば、外部メモリ２００は、ＤＲＡＭ（Dynamic Random Access Memory）である。なお、外部メモリ２００は、フラッシュメモリ等の電気的に書き換え可能な不揮発性メモリでもよく、データを磁気又は抵抗値により記憶する記憶装置でもよい。

【0027】

例えば、メモリコントローラ１０８は、ＮｏＣ１０４から受信するメモリアクセス要求を保持するキューを有し、キューに保持したメモリアクセス要求を外部メモリ２００に順次発行する。このため、ＮｏＣ１０４がメモリアクセス要求を出力してからメモリアクセス要求に対応するデータをメモリコントローラ１０８から受信するまでの時間（メモリアクセス時間）は一定ではない。

【0028】

以下では、外部メモリ２００のリードレイテンシは、ＮｏＣ１０４が読み出しアクセス要求をメモリコントローラ１０８に出力してから、読み出しアクセス要求に対応するデータをメモリコントローラ１０８から受信するまでのサイクル数であるとする。外部メモリ２００のライトレイテンシは、ＮｏＣ１０４が書き込みアクセス要求をメモリコントローラ１０８に出力してから、書き込みアクセス要求に対応するデータが外部メモリ２００に書き込まれるまでのサイクル数であるとする。

【0029】

複数のコア１１０の各演算器１１１は、命令分配回路１０３から供給される演算命令ｅｘに従い、レジスタファイル１１２から演算対象のデータを読み出してもよい。各演算器１１１は、読み出したデータを使用して演算を行い、演算結果データをレジスタファイル１１２に格納してもよい。特に限定されないが、演算器１１１は、例えば、ＡＬＵ（Arithmetic Logic Unit）及びＦＰＵ（Floating Point Unit）の一方又は両方を有する。また、演算器１１１は、加算器及び乗算器等の複数種の演算回路を含んでもよい。

【0030】

レジスタファイル１１２は、演算器１１１で使用する複数のレジスタを有してもよい。複数のレジスタの各々には、レジスタ番号又はアドレスが割り当てられ、各レジスタは、レジスタ番号又はアドレスにより識別されてもよい。

【0031】

ローカルメモリ１１３は、例えば、ＳＲＡＭであり、演算器１１１で使用するデータ及び演算器１１１の演算結果等を、レジスタファイル１１２を介して保持可能である。ローカルメモリ１１３のアクセスレイテンシは一定（固定のサイクル数）であり、メモリアクセス時間は同じである。

【0032】

ＮｏＣインタフェース１１４は、レジスタファイル１１２又はローカルメモリ１１３と、ＮｏＣ１０４との間でのデータの移動を制御してもよい。

【0033】

図２は、図１のプロセッサ１００及び外部メモリ２００が搭載されるボードの一例を示すブロック図である。図２に示すボード４００には、図１のプロセッサ１００と外部メモリ２００とが搭載されてもよい。なお、複数のボード４００がサーバ等のコンピュータに搭載され、複数のボード４００に搭載される複数のプロセッサ１００の複数のコア１１０が、１つのデータ転送命令を共通に実行し、１つの演算命令を共通に実行してもよい。

【0034】

プロセッサ１００は、制御部１２０と、複数の第２ブロック１４０と、複数の第２ブロック１４０に共通に接続された第３メモリ１５１とを有してもよい。制御部１２０は、複数の第２ブロック１４０に共通に設けられ、プロセッサ１００全体を制御してもよい。

【0035】

制御部１２０は、図１の外部インタフェース回路１０１、命令供給回路１０２、命令分配回路１０３、ＮｏＣ１０４、データ移動同期回路１０５、ネットワークインタフェース１０６及びメモリコントローラ１０８を有してもよい。例えば、ホストシステム３００は、命令列及び命令の実行に使用するデータを外部メモリ２００に格納してもよく、各コア１１０による演算結果を外部メモリ２００から取得してもよい。

【0036】

第３メモリ１５１は、バスＢＵＳを介して外部メモリ２００に接続されてもよい。各第２ブロック１４０は、複数の第１ブロック１３０と、複数の第１ブロック１３０に共通に接続された第２メモリ１４１とを有してもよい。各第１ブロック１３０は、複数のコア１１０と、複数のコア１１０に共通に接続された第１メモリ１３１とを有してもよい。このように、プロセッサ１００は、外部メモリ２００とコア１１０との間に、階層化された第３メモリ１５１、第２メモリ１４１及び第１メモリ１３１を有してもよい。なお、第３メモリ１５１、第２メモリ１４１及び第１メモリ１３１は、図１の共有メモリ１０７として使用されてもよい。

【0037】

図３及び図４は、図１のプロセッサ１００が実行する命令列ＩＳの例を示す図である。図３及び図４に示す命令列ＩＳは、コンパイラ等で予め生成された後、ホストシステム３００のメインメモリ３１０に格納されてもよい。そして、命令供給回路１０２がメインメモリ３１０から命令列ＩＳを読み込んでもよく、読み込んだ命令列ＩＳを命令分配回路１０３に供給することで、命令列ＩＳに含まれる命令が順次処理されてもよい。命令列ＩＳに含まれる命令を順次処理することでプロセッサ１００の制御方法が実現されてもよい。

【0038】

図３及び図４に示す例では、単一のデータを移動するデータ移動命令ｍｖと、記憶領域のアドレスが連続するデータを移動するデータ移動命令ｍｖとが示される。特に限定されないが、例えば、単一のデータは４バイト又は８バイト等であり、レジスタファイル１１２の各レジスタのサイズに対応する。

【0039】

命令列ＩＳに含まれる命令において、符号ｍｖは、データ移動命令ｍｖを示し、符号ｗａｉｔは、データ移動命令ｍｖの完了を待つウェイト命令を示す。符号ａｄｄは、加算命令を示し、符号ｍｕｌｔは、乗算命令を示す。符号＜－は、データ又は演算結果が、右の要素から左の要素に移動することを示す。なお、図３及び図４では、演算命令ｅｘとして加算命令ａｄｄ及び乗算命令ｍｕｌｔが実行される例が示されるが、他の演算命令ｅｘとして例えば減算命令や除算命令が実行されてもよい。

【0040】

符号ａｄｒは、アドレスを示し、符号ｒは、レジスタファイル１１２のレジスタを示し、符号ｒｅｇは、レジスタファイル１１２を示す。例えば、各レジスタｒのサイズは、４バイト又は８バイト等である。符号ｍｅｍは、外部メモリ２００を示し、符号ｓｍは、共有メモリ１０７を示す。符号ｌｍは、ローカルメモリ１１３を示す。符号ｌｅｎは、データの移動量（例えば、バイト数）を示す移動量情報である。

【0041】

命令列ＩＳ１では、外部メモリ２００からレジスタｒ０に移動されるデータを使用して加算命令ａｄｄが実行される。命令列ＩＳ１では、まず、タグｔａｇ＃＝０１が割り当てられたデータ移動命令ｍｖ及びウェイト命令ｗａｉｔと、加算命令ａｄｄ及び乗算命令ｍｕｌｔとが命令供給回路１０２から命令分配回路１０３に順次供給されてもよい。

【0042】

すなわち、データ移動命令ｍｖと、データ移動命令ｍｖにより移動されたデータを使用する演算命令ｅｘとは、ウェイト命令ｗａｉｔを挟んで記述される。あるいは、後述する命令列ＩＳ５に示すように、データ移動命令ｍｖと、データ移動命令ｍｖによりデータが待避されたレジスタを使用する演算命令ｅｘとは、ウェイト命令ｗａｉｔを挟んで記述される。データ移動命令ｍｖと、データ移動命令ｍｖに対応する演算命令ｅｘとがウェイト命令ｗａｉｔを挟んで記述される点は、図３及び図４に示す他の命令列でも同様である。

【0043】

命令分配回路１０３は、データ移動命令ｍｖ及びウェイト命令ｗａｉｔをＮｏＣ１０４に供給してもよい。命令分配回路１０３は、ウェイト命令ｗａｉｔに続いて受けた加算命令ａｄｄ及び乗算命令ｍｕｌｔ命令を、タグｔａｇ＃＝０１に対応する演算命令として扱ってもよい。この時点で、命令分配回路１０３は、データ移動同期回路１０５からタグｔａｇ＃＝０１を受けていないため、加算命令ａｄｄ及び乗算命令ｍｕｌｔ命令の演算器１１１への発行を抑止する。

【0044】

ＮｏＣ１０４は、データ移動命令ｍｖを実行し、外部メモリ２００においてアドレスａｄｒ０が割り当てられた記憶領域からレジスタｒ０にデータを移動するメモリアクセスを開始してもよい。また、ＮｏＣ１０４は、ウェイト命令ｗａｉｔ（ｔａｇ＃＝０１）を受けたため、タグｔａｇ＃＝０１が割り当てられたデータ移動命令ｍｖの実行が完了するまで、タグｔａｇ＃＝０１をデータ移動同期回路１０５に出力しなくてもよい。

【0045】

この後、ＮｏＣ１０４は、外部メモリ２００から読み出したデータを、ＮｏＣインタフェース１１４を介してレジスタｒ０に格納することで、データの移動を完了してもよい。ＮｏＣ１０４は、データの移動の完了に基づいて、タグｔａｇ＃＝０１をデータ移動同期回路１０５に出力してもよい。データ移動同期回路１０５は、受信したタグｔａｇ＃＝０１を命令分配回路１０３に出力してもよい。

【0046】

命令分配回路１０３は、受信したタグｔａｇ＃＝０１に対応するウェイト命令ｗａｉｔ（ｔａｇ＃０１）を検索してもよく、検索したウェイト命令ｗａｉｔ（ｔａｇ＃０１）に続く加算命令ａｄｄ及び乗算命令ｍｕｌｔ命令を演算器１１１に順次発行してもよい。

【0047】

例えば、命令分配回路１０３は、ウェイト命令ｗａｉｔに続く１つの演算命令ｅｘ又はウェイト命令ｗａｉｔに続く複数の連続する演算命令ｅｘを演算器１１１に順次発行する。換言すれば、命令分配回路１０３は、ウェイト命令ｗａｉｔと次のデータ移動命令ｍｖとの間にある演算命令ｅｘ、又は、ウェイト命令ｗａｉｔと次のウェイト命令ｗａｉｔとの間にある演算命令ｅｘを演算器１１１に発行してもよい。そして、外部メモリ２００からレジスタｒ０に移動されたデータを使用して加算命令ａｄｄが実行され、この後、乗算命令ｍｕｌｔが実行されてもよい。

【0048】

命令列ＩＳ１の加算命令ａｄｄでは、レジスタｒ０に保持されたデータとレジスタｒ１に保持された命令とが加算され、加算結果がレジスタｒ２に格納されてもよい。命令列ＩＳ１の乗算命令ｍｕｌｔでは、レジスタｒ３に保持されたデータとレジスタｒ４に保持されたデータとが乗算され、乗算結果がレジスタｒ５に格納されてもよい。

【0049】

命令列ＩＳ１では、ウェイト命令ｗａｉｔを使用してデータ移動同期回路１０５によりデータの移動の完了を待った後、レジスタｒ０に移動されたデータを使用して加算命令ａｄｄを実行することができる。このため、リードレイテンシが一定でない外部メモリ２００から読み出すデータを使用して加算命令ａｄｄを実行する場合にも、プロセッサ１００の誤動作を抑止することができる。

【0050】

命令列ＩＳ２では、外部メモリ２００からレジスタファイル１１２に移動される複数のデータを使用して加算命令ａｄｄが実行されてもよい。命令列ＩＳ１と同じ処理については、詳細な説明は省略する。なお、命令列ＩＳ２、ＩＳ４、ＩＳ６、ＩＳ８、ＩＳ１０、ＩＳ１２では、１０２４バイトのデータを移動する例が示されるが、データの移動量は、１０２４バイトに限定されない。

【0051】

命令列ＩＳ２では、まず、外部メモリ２００のアドレスａｄｒ０が割り当てられた記憶領域を先頭とする１０２４バイトのデータを、レジスタファイル１１２のアドレスａｄｒ０が割り当てられたレジスタから順に移動するデータ移動命令ｍｖ（ｔａｇ＃＝０１）が、命令供給回路１０２から命令分配回路１０３に供給されてもよい。この後、ウェイト命令ｗａｉｔ（ｔａｇ＃＝０１）と、加算命令ａｄｄ及び乗算命令ｍｕｌｔとが命令供給回路１０２から命令分配回路１０３に順次供給されてもよい。

【0052】

命令分配回路１０３は、命令列ＩＳ１と同様に、データ移動命令ｍｖ及びウェイト命令ｗａｉｔをＮｏＣ１０４に供給し、データ移動同期回路１０５からタグｔａｇ＃＝０１を受けるまで加算命令ａｄｄ及び乗算命令ｍｕｌｔ命令を演算器１１１に発行しなくてもよい。

【0053】

ＮｏＣ１０４は、データ移動命令ｍｖを実行し、外部メモリ２００のアドレスａｄｒ０から１０２４バイトのデータを読み出すメモリアクセスを開始してもよい。ＮｏＣ１０４は、タグｔａｇ＃＝０１が割り当てられたデータ移動命令ｍｖによるデータのレジスタへの移動の完了に基づいてタグｔａｇ＃＝０１をデータ移動同期回路１０５に出力してもよい。

【0054】

データ移動同期回路１０５は、タグｔａｇ＃＝０１を受信した場合、受信したタグｔａｇ＃＝０１を命令分配回路１０３に出力してもよい。命令分配回路１０３は、受信したタグｔａｇ＃＝０１に対応するウェイト命令ｗａｉｔ（ｔａｇ＃０１）を検索し、検索したウェイト命令ｗａｉｔ（ｔａｇ＃０１）に続く加算命令ａｄｄ及び乗算命令ｍｕｌｔ命令を演算器１１１に順次発行してもよい。そして、外部メモリ２００からレジスタｒ０に移動された１０２４バイトのデータを使用して加算命令ａｄｄが実行されてもよく、この後、乗算命令ｍｕｌｔが実行されてもよい。

【0055】

命令列ＩＳ２の加算命令ａｄｄでは、アドレスａｄｒ０が割り当てられたレジスタを先頭とする１０２４バイトのデータと、アドレスａｄｒ１が割り当てられたレジスタを先頭とする１０２４バイトのデータとが加算される。加算結果は、アドレスａｄｒ２が割り当てられたレジスタを先頭とする１０２４バイトの領域に格納されてもよい。

【0056】

命令列ＩＳ２の乗算命令ｍｕｌｔでは、アドレスａｄｒ３が割り当てられたレジスタを先頭とする１０２４バイトのデータと、アドレスａｄｒ４が割り当てられたレジスタを先頭とする１０２４バイトのデータとが乗算される。乗算結果は、アドレスａｄｒ５が割り当てられたレジスタを先頭とする１０２４バイトの領域に格納されてもよい。

【0057】

命令列ＩＳ２では、ウェイト命令ｗａｉｔを使用してデータ移動同期回路１０５により１０２４バイトのデータの移動の完了を待った後、レジスタに格納されたデータを使用して加算命令ａｄｄを実行することができる。このため、リードレイテンシが一定でない外部メモリ２００から読み出す複数のデータを使用して加算命令ａｄｄを実行する場合にも、プロセッサ１００を誤動作せずに動作させることができる。

【0058】

命令列ＩＳ３では、共有メモリ１０７からレジスタｒ０に移動されるデータを使用して加算命令ａｄｄが実行される。命令列ＩＳ１と同じ処理については、詳細な説明は省略する。命令列ＩＳ３は、データ移動命令ｍｖにより共有メモリ１０７からレジスタｒ０にデータが移動されることを除き、命令列ＩＳ１と同じである。

【0059】

共有メモリ１０７のアクセスレイテンシは、一定であるが、外部メモリ２００のアクセスと競合する場合、共有メモリ１０７のアクセスが待たされる場合がある。このため、アクセスレイテンシが一定の共有メモリ１０７にリードアクセスする場合にも、データ移動命令ｍｖと、データ移動命令ｍｖで移動されるデータを使用する演算命令（この例では、加算命令ａｄｄ）との間に、ウェイト命令ｗａｉｔが挿入されてもよい。

【0060】

これにより、データ移動命令ｍｖにより共有メモリ１０７からレジスタｒ０へのデータの移動が完了された後に、レジスタｒ０に格納されたデータを使用して加算命令ａｄｄを実行する場合にも、プロセッサ１００を誤動作させずに動作させることができる。

【0061】

命令列ＩＳ４では、共有メモリ１０７からレジスタファイル１１２に移動される１０２４バイトのデータを使用して加算命令が実行される。命令列ＩＳ２と同じ処理については、詳細な説明は省略する。命令列ＩＳ４は、データ移動命令ｍｖにより共有メモリ１０７からレジスタにデータが移動されることを除き、命令列ＩＳ２と同じである。命令列ＩＳ４では、外部メモリ２００のアクセスにより共有メモリ１０７のリードアクセスが待たされる場合、プロセッサ１００を誤動作させずに動作させることができる。

【0062】

命令列ＩＳ５では、レジスタｒ２から共有メモリ１０７にデータが退避された後に、レジスタｒ２に加算結果を格納する加算命令ａｄｄが実行される。命令列ＩＳ１と同じ処理については、詳細な説明は省略する。命令列ＩＳ５は、データ移動命令ｍｖによりレジスタｒ２から共有メモリ１０７にデータが移動されることを除き、命令列ＩＳ１と同じである。

【0063】

命令列ＩＳ５のデータ移動命令ｍｖにおいても、外部メモリ２００のアクセスと競合する場合、共有メモリ１０７のアクセスが待たされる場合がある。このため、メモリアクセス時間が一定の共有メモリ１０７にライトアクセスする場合にも、データ移動命令ｍｖと、データを待避するレジスタに演算結果を格納する演算命令（この例では、加算命令ａｄｄ）との間に、ウェイト命令ｗａｉｔが挿入されてもよい。

【0064】

これにより、データ移動命令ｍｖによりレジスタｒ２から共有メモリ１０７へのデータの待避が完了された後、データを待避したレジスタｒ２に加算結果を格納する加算命令ａｄｄを実行する場合、待避するデータの破壊を抑止することができる。この結果、プロセッサ１００を誤動作させずに動作させることができる。

【0065】

命令列ＩＳ６では、レジスタから共有メモリ１０７に１０２４バイトのデータが退避された後に、データを待避したレジスタに加算結果を格納する加算命令ａｄｄが実行される。命令列ＩＳ２、ＩＳ５と同じ処理については、詳細な説明は省略する。命令列ＩＳ６は、データ移動命令ｍｖによりレジスタから共有メモリ１０７に複数のデータが移動されることを除き、命令列ＩＳ２と同じである。

【0066】

命令列ＩＳ６では、データ移動命令ｍｖによりレジスタから共有メモリ１０７への複数のデータの待避が完了された後、データを待避したレジスタに加算結果を格納する加算命令ａｄｄを実行する場合、待避するデータの破壊を抑止することができる。この結果、プロセッサ１００を誤動作せずに動作させることができる。

【0067】

なお、命令列ＩＳ５及び命令列ＩＳ６は、レジスタから共有メモリ１０７にデータが退避されるデータ移動命令ｍｖの代わりに、レジスタから外部メモリ２００にデータを待避するデータ移動命令を含んでもよい。この場合にも、データ移動命令ｍｖと加算命令ａｄｄとを同期させることができ、待避するデータの破壊を抑止することができる。

【0068】

図４の命令列ＩＳ７では、図３の命令列ＩＳ５のデータ移動命令ｍｖ（ｔａｇ＃０１）とウェイト命令ｗａｉｔ（ｔａｇ＃０１）との間に、乗算命令ｍｕｌｔとデータ移動命令ｍｖ（ｔａｇ＃０２）とが挿入される。また、６行目の乗算命令ｍｕｌｔの後に、ウェイト命令ｗａｉｔ（ｔａｇ＃０２）と加算命令ａｄｄとが追加される。命令列ＩＳ５と同じ処理については、詳細な説明は省略する。

【0069】

１行目のデータ移動命令ｍｖ（ｔａｇ＃０１）によりデータが移動されるレジスタｒ２と、２行目の乗算命令ｍｕｌｔで使用するレジスタｒ３、ｒ４、ｒ５との間にデータの依存性はない。また、１行目のデータ移動命令ｍｖ（ｔａｇ＃０１）によりデータが移動されるレジスタｒ２と、３行目のデータ移動命令ｍｖ（ｔａｇ＃０２）によりデータが移動されるレジスタｒ３との間にデータの依存性はない。

【0070】

２行目の乗算命令ｍｕｌｔでは、レジスタｒ３に保持されたデータとレジスタｒ４に保持されたデータとが乗算され、乗算結果がレジスタｒ５に格納される。３行目のデータ移動命令ｍｖ（ｔａｇ＃０２）では、レジスタｒ３に保持されたデータが、共有メモリ１０７のアドレスａｄｒ１が割り当てられた記憶領域に移動される。

【0071】

なお、３行目のデータ移動命令ｍｖ（ｔａｇ＃０２）、７行目のウェイト命令ｗａｉｔ（ｔａｇ＃０２）及び８行目の加算命令ａｄｄによるプロセッサ１００の動作は、図３の命令列ＩＳ５の動作と同様に実行されてもよい。また、データ移動命令ｍｖ（ｔａｇ＃０２）とウェイト命令ｗａｉｔ（ｔａｇ＃０２）との間に、データの依存性のない他のウェイト命令ｗａｉｔ及び演算命令ｅｘを挿入することができる。

【0072】

このように、着目するデータ移動命令ｍｖにより移動されるデータとの間でデータの依存性のない演算命令ｅｘ、他のデータ移動命令ｍｖ及び他のウェイト命令ｗａｉｔの１つ又は複数を、着目するデータ移動命令ｍｖとウェイト命令ｗａｉｔとの間に挿入することができる。これにより、待避するデータの破壊を抑止しながら、データの移動効率及び演算命令ｅｘの実行効率を向上することができ、プロセッサ１００の処理性能を向上することができる。

【0073】

命令列ＩＳ８では、図３の命令列ＩＳ６のデータ移動命令ｍｖ（ｔａｇ＃０１）とウェイト命令ｗａｉｔ（ｔａｇ＃０１）との間に、乗算命令ｍｕｌｔと、レジスタから１０２４バイトのデータを共有メモリ１０７に移動するデータ移動命令ｍｖ（ｔａｇ＃＝０２）が挿入される。また、６行目の乗算命令ｍｕｌｔの後に、ウェイト命令ｗａｉｔ（ｔａｇ＃０２）と、加算命令ａｄｄとが追加される。命令列ＩＳ６、ＩＳ７と同じ処理については、詳細な説明は省略する。

【0074】

１行目のデータ移動命令ｍｖ（ｔａｇ＃０１）によりデータが移動されるレジスタと、２行目の乗算命令ｍｕｌｔで使用するレジスタとの間にデータの依存性はない。また、１行目のデータ移動命令ｍｖ（ｔａｇ＃０１）によりデータが移動されるレジスタと、３行目のデータ移動命令ｍｖ（ｔａｇ＃０２）によりデータが移動されるレジスタとの間にデータの依存性はない。

【0075】

２行目の乗算命令ｍｕｌｔでは、アドレスａｄｒ３が割り当てられたレジスタを先頭とする１０２４バイトのデータと、アドレスａｄｒ４が割り当てられたレジスタを先頭とする１０２４バイトのデータとが乗算される。乗算結果は、アドレスａｄｒ５が割り当てられたレジスタを先頭とする１０２４バイトの領域に格納される。３行目のデータ移動命令ｍｖ（ｔａｇ＃０２）では、アドレスａｄｒ３が割り当てられたレジスタを先頭とする１０２４バイトのデータが、共有メモリ１０７のアドレスａｄｒ２を先頭とする記憶領域に移動される。

【0076】

なお、３行目のデータ移動命令ｍｖ（ｔａｇ＃０２）、７行目のウェイト命令ｗａｉｔ（ｔａｇ＃０２）及び８行目の加算命令ａｄｄによるプロセッサ１００の動作は、図３の命令列ＩＳ６の動作と同様に実行されてもよい。また、データ移動命令ｍｖ（ｔａｇ＃０２）とウェイト命令ｗａｉｔ（ｔａｇ＃０２）との間に、データの依存性のない他のウェイト命令ｗａｉｔ及び演算命令ｅｘを挿入することができる。

【0077】

このように、命令列ＩＳ８においても、着目するデータ移動命令ｍｖにより移動されるデータとの間でデータの依存性のない演算命令ｅｘ、他のデータ移動命令ｍｖ及び他のウェイト命令ｗａｉｔの１つ又は複数を、着目するデータ移動命令ｍｖとウェイト命令ｗａｉｔとの間に挿入することができる。これにより、待避するデータの破壊を抑止しながら、データの移動効率及び演算命令ｅｘの実行効率を向上することができ、プロセッサ１００の処理性能を向上することができる。

【0078】

命令列ＩＳ９では、レジスタｒ２に保持されたデータが、共有メモリ１０７を経由して外部メモリ２００のアドレスａｄｒ０が割り当てられた記憶領域に移動される。例えば、命令列ＩＳ９では、レジスタｒ２から共有メモリ１０７にデータを移動するデータ移動命令ｍｖ（ｔａｇ＃０１）の完了に同期して、移動したデータを共有メモリ１０７から外部メモリ２００に移動するデータ移動命令ｍｖが実行される。

【0079】

データ移動命令ｍｖ（ｔａｇ＃０１）及びウェイト命令ｗａｉｔ（ｔａｇ＃０１）は、図３の命令列ＩＳ５のデータ移動命令ｍｖ（ｔａｇ＃０１）及びウェイト命令ｗａｉｔ（ｔａｇ＃０１）と同じである。

【0080】

なお、レジスタｒ２に保持されたデータの外部メモリ２００への移動は、共有メモリ１０７ではなくローカルメモリ１１３を経由して行われてもよい。また、１番目のデータ移動命令ｍｖにより、外部メモリ２００から共有メモリ１０７にデータが移動され、３番目のデータ移動命令ｍｖにより、共有メモリ１０７からレジスタｒ２にデータが移動されてもよい。１番目のデータ移動命令ｍｖにより、外部メモリ２００からローカルメモリ１１３にデータが移動され、３番目のデータ移動命令ｍｖにより、ローカルメモリ１１３からレジスタｒ２にデータが移動されてもよい。

【0081】

このように、２つのデータ移動命令ｍｖの間でデータの依存性があり、データの移動元又は移動先にアクセスレイテンシが一定でない外部メモリ２００等を含む場合、ウェイト命令ｗａｉｔを挿入することで、２つのデータ移動命令ｍｖによるデータの移動を同期させることができる。

【0082】

さらに、１行目のデータ移動命令ｍｖ（ｔａｇ＃０１）でレジスタｒ２からローカルメモリ１１３へのデータの移動が行われ、３行目のデータ移動命令ｍｖでローカルメモリ１１３から共有メモリ１０７へのデータの移動が行われてもよい。また、１行目のデータ移動命令ｍｖ（ｔａｇ＃０１）で共有メモリ１０７からローカルメモリ１１３へのデータの移動が行われ、３行目のデータ移動命令ｍｖでローカルメモリ１１３からレジスタｒ２へのデータの移動が行われてもよい。これにより、バックグラウンドで外部メモリ２００に対してデータが移動されている場合にも、プロセッサ１００を誤動作させることなくデータの移動を行うことができる。

【0083】

命令列ＩＳ１０では、アドレスａｄｒ２が割り当てられたレジスタを先頭とする１０２４バイトのデータが、共有メモリ１０７を経由して、外部メモリ２００のアドレスａｄｒ０を先頭とする記憶領域に移動される。例えば、命令列ＩＳ１０では、アドレスａｄｒ２が割り当てられたレジスタを先頭とする１０２４バイトのデータを共有メモリ１０７に移動するデータ移動命令ｍｖ（ｔａｇ＃０１）の完了に同期して、移動したデータを共有メモリ１０７から外部メモリ２００に移動するデータ移動命令ｍｖが実行される。

【0084】

データ移動命令ｍｖ（ｔａｇ＃０１）及びウェイト命令ｗａｉｔ（ｔａｇ＃０１）は、図３の命令列ＩＳ６のデータ移動命令ｍｖ（ｔａｇ＃０１）及びウェイト命令ｗａｉｔ（ｔａｇ＃０１）と同じである。

【0085】

なお、１番目のデータ移動命令ｍｖにより、外部メモリ２００から共有メモリ１０７にデータが移動され、３番目のデータ移動命令ｍｖにより、共有メモリ１０７からレジスタｒ２にデータが移動されてもよい。また、命令列ＩＳ９での説明と同様に、データの移動は、レジスタ、ローカルメモリ１１３及び外部メモリ２００の間で行われてもよく、レジスタ、ローカルメモリ１１３及び共有メモリ１０７の間で行われてもよい。

【0086】

命令列ＩＳ１０においても、２つのデータ移動命令ｍｖの間でデータの依存性があり、データの移動元又は移動先にアクセスレイテンシが一定でない外部メモリ２００等を含む場合、ウェイト命令ｗａｉｔを挿入することで、２つのデータ移動命令ｍｖによるデータの移動を同期させることができる。あるいは、２つのデータ移動命令ｍｖの間でデータの依存性があり、外部メモリ２００に対するバックグラウンドでのデータの移動の影響を受ける可能性がある場合にも、ウェイト命令ｗａｉｔを挿入することで、２つのデータ移動命令ｍｖによるデータの移動を同期させることができる。

【0087】

命令列ＩＳ１１は、図３の命令列ＩＳ３のデータ移動命令ｍｖ（ｔａｇ＃０１）とウェイト命令ｗａｉｔ（ｔａｇ＃０１）との間に、加算命令ａｄｄが挿入されることを除き、命令列ＩＳ３と同じである。例えば、データ移動命令ｍｖ（ｔａｇ＃０１）による共有メモリ１０７からレジスタｒ０にデータの移動が開始されるまでの最小サイクル数が分かっている場合、最小サイクル数が経過する前に、データが格納される前のレジスタｒ０を使用して演算を実行することができる。

【0088】

これにより、レジスタｒ０にデータを移動するデータ移動命令ｍｖ（ｔａｇ＃０１）を、データを移動する前にレジスタｒ０に保持されているデータを使用する加算命令ａｄｄより前に実行することができる。なお、データが移動されるまでにかかる最小サイクル数は、プロセッサ１００及びプロセッサ１００を含むシステムのアーキテクチャにより決めることができる。

【0089】

命令列ＩＳ１１では、命令分配回路１０３は、ＮｏＣ１０４にデータ移動命令ｍｖ（ｔａｇ＃０１）を供給した後、ウェイト命令ｗａｉｔ（ｔａｇ＃０１）より前に記述された加算命令ａｄｄを演算器１１１に供給する。そして、演算器１１１は、データ移動命令ｍｖ（ｔａｇ＃０１）により共有メモリ１０７からレジスタｒ０にデータが移動される前に、レジスタｒ０に保持されたデータを使用して加算を実行する。

【0090】

これにより、データの移動を加算命令ａｄｄの実行のバックグラウンドで行うことができ、データの移動と演算の実行とを同期させながら、データの移動にかかるレイテンシを隠蔽することができる。この結果、プロセッサ１００の処理性能を向上することができる。なお、データ移動命令ｍｖ（ｔａｇ＃０１）は、外部メモリ２００からレジスタｒ０にデータを移動させる命令でもよい。

【0091】

これに対して、他のプロセッサでは、例えば、レジスタｒ０にデータを移動するロード命令等のデータ移動命令は、レジスタｒ０に保持されたデータを使用する演算命令より後に実行する必要がある。これは、データ移動命令を演算命令より先に実行すると、演算命令で使用するレジスタにデータが上書きされ、プロセッサが誤動作するためである。このため、他のプロセッサの処理性能は、プロセッサ１００の処理性能より低くなる。

【0092】

命令列ＩＳ１２では、図３の命令列ＩＳ４のデータ移動命令ｍｖ（ｔａｇ＃０１）とウェイト命令ｗａｉｔ（ｔａｇ＃０１）との間に、加算命令ａｄｄが挿入されることを除き、命令列ＩＳ４と同じである。命令列ＩＳ１１と同様に、データ移動命令ｍｖ（ｔａｇ＃０１）による共有メモリ１０７からレジスタに１０２４バイトのデータの移動が開始されるまでの最小サイクル数が分かっている場合、最小サイクル数が経過する前に、データが格納される前のレジスタを使用して演算を実行することができる。

【0093】

命令列ＩＳ１２においても命令ＩＳ１１と同様に、命令分配回路１０３は、ＮｏＣ１０４にデータ移動命令ｍｖ（ｔａｇ＃０１）を供給した後、ウェイト命令ｗａｉｔ（ｔａｇ＃０１）より前に記述された加算命令ａｄｄを演算器１１１に供給する。そして、演算器１１１は、データ移動命令ｍｖ（ｔａｇ＃０１）により共有メモリ１０７からの最初のデータがレジスタに格納する前に、データの格納対象のレジスタに保持されたデータを使用して加算を実行する。

【0094】

これにより、複数のデータの移動を加算命令ａｄｄの実行のバックグラウンドで行うことができ、データの移動と演算の実行とを同期させながら、複数のデータの移動にかかるレイテンシを隠蔽することができる。この結果、プロセッサ１００の処理性能を向上することができる。なお、データ移動命令ｍｖ（ｔａｇ＃０１）は、外部メモリ２００からレジスタに複数のデータを移動させる命令でもよい。

【0095】

なお、図３及び図４に示す命令列ＩＳでは、共有メモリ１０７又は外部メモリ２００に対するデータ移動命令ｍｖが供給されるが、ネットワークに対するデータ移動命令ｍｖが供給されてもよい。すなわち、図３及び図４に示す命令列ＩＳに含まれる"ｍｅｍ．ａｄｒ０"、"ｓｍ．ａｄｒ０"、"ｓｍ．ａｄｒ１"の代わりに、それぞれ"ｎｗ．ａｄｒ０"、"ｎｗ．ａｄｒ０"、"ｎｗ．ａｄｒ１"が記述されてもよい。符号ｎｗは、ネットワークを示す。この場合にも、上述した各命令列ＩＳ１－ＩＳ１２の効果と同様の効果を得ることができる。

【0096】

図５は、他のプロセッサによるデータ移動命令と演算命令との同期制御の例を示す図である。図５において、符号ｌｄは、ロード命令を示し、符号ｓｔは、ストア命令を示す。

【0097】

図５に示す同期制御の例１では、プロセッサのコアは、例えば、外部メモリのアドレスａｄｒ０が割り当てられた記憶領域からレジスタｒ０にデータを読み出すロード命令ｌｄを実行する。ロード命令ｌｄは、データ移動命令として機能する。次に、コアは、例えば、コアに搭載される同期制御回路を使用して、ロード命令ｌｄによるデータの移動の完了を待つ。そして、同期制御回路によるデータの移動の完了の検出に基づいて、レジスタｒ０に格納されたデータを使用して加算命令ａｄｄを実行する。

【0098】

図５に示す同期制御の例２では、コアは、例えば、アドレスａｄｒ１が割り当てられたレジスタに保持されたデータを、アドレスａｄｒ０が割り当てられたＤＭＡ転送用のレジスタｄｍａｒｅｇに格納するストア命令ｓｔを実行する。例えば、レジスタｄｍａｒｅｇに格納されるデータは、ＤＭＡ転送のソースアドレス、ディスティネーションアドレス及びデータ転送サイズを含む。

【0099】

プロセッサに搭載されるＤＭＡコントローラは、レジスタｄｍａｒｅｇに格納された情報にしたがってＤＭＡ転送（すなわちデータの移動）を実行し、例えば、外部メモリからレジスタｒ０にデータを転送する。このように、ストア命令ｓｔは、ＤＭＡ転送を起動するデータ移動命令として機能する。

【0100】

ＤＭＡコントローラは、ＤＭＡ転送の完了時に図示しないレジスタｄｍａｅｎｄをセットする。コアは、例えば、レジスタｄｍａｅｎｄをポーリングするロード命令ｌｄを、データの移動の完了を検出する命令として繰り返し実行する。そして、コアは、レジスタｄｍａｅｎｄのセットをポーリングすることで、ＤＭＡ転送の完了を検出する。なお、ＤＭＡコントローラは、ＤＭＡ転送の完了時に割り込みを発行し、コアは割り込みに基づいて、ＤＭＡ転送の完了を検出してもよい。そして、コアは、ＤＭＡ転送の完了の検出に基づいて、レジスタｒ０に格納されたデータを使用して加算命令ａｄｄを実行する。

【0101】

このように、他のプロセッサでは、データ移動命令と演算命令との同期制御は、プロセッサのコアに搭載されるハードウェア又はコアが実行するソフトウェアにより行われる。そして、データ移動命令と演算命令とは、リードレイテンシが一定でない外部メモリからレジスタｒ０へのデータの転送タイミングに応じて、別々の命令シーケンスで実行され、ポーリング又は割り込み等の手法を使用して互いに同期される。

【0102】

また、この種の他のプロセッサは、アウトオブオーダによる命令のスケジューリング機能、レジスタリネーミング又はマルチスレッディング機能等を有する場合がある。これら機能により、データ移動命令を発行後、演算命令を実行するまでに発生する空きのサイクルを抑制し、処理性能を向上することができるが、コアの回路規模が増大する。

【0103】

以上、この実施形態では、プロセッサ１００は、アクセスレイテンシが一定でない外部メモリ２００等と、演算に使用するレジスタとの間でデータを移動する場合に、データ移動命令ｍｖに基づくデータの移動と、データの移動に対応して実行される演算とを同期させることができる。

【0104】

この際、プロセッサ１００は、データ移動命令ｍｖの実行と演算命令ｅｘの実行とを、コア１１０を使用することなく同期させることができる。例えば、コア１１０は、割り込み処理等によりデータ移動の完了を待つ処理を行わなくてもよい。したがって、コア１１０に負荷をかけることなく、アクセスレイテンシが一定でない外部メモリ２００等に対するデータ移動命令ｍｖの実行と演算命令ｅｘの実行とを同期させることができ、プロセッサ１００の演算の処理性能を向上することができる。また、移動するデータを保持するバッファをコア１１０に設けなくてよいため、コア１１０の回路規模の増大を抑制することができる。回路規模の削減効果は、プロセッサ１００に搭載されるコア１１０の数が多いほど大きい。

【0105】

互いに同期させるデータ移動命令ｍｖと演算命令ｅｘとの間にウェイト命令ｗａｉｔが挿入されるため、命令分配回路１０３は、データの移動の完了と同期させるために発行を抑止する演算命令ｅｘを容易に判断できる。また、データ移動命令ｍｖと同期させる複数の演算命令ｅｘの各々にタグｔａｇ＃を付加しなくてよいため、命令列ＩＳの記述を簡易にでき、命令列ＩＳの記述のミスを抑制することができる。

【0106】

命令列ＩＳ７、ＩＳ８、ＩＳ１１、ＩＳ１２に示したように、プロセッサ１００は、データ移動命令ｍｖとウェイト命令ｗａｉｔとの間に挿入されたデータの依存性のない演算命令を抑止することなく実行可能である。これにより、データ移動命令ｍｖによるデータの移動が完了するまでに、同期の対象でない演算命令ｅｘを実行することができる。

【0107】

この結果、演算器１１１の演算の実行効率を向上することができ、プロセッサ１００の処理性能を向上することができる。この際、プロセッサ１００は、命令スケジューリング機能、レジスタリネーミング又はマルチスレッディング機能等を持つことなく、演算の処理性能を向上することができる。換言すれば、コア１１０の回路規模を増大することなく、演算の処理性能を向上することができる。

【0108】

データ移動命令ｍｖとウェイト命令ｗａｉｔとに共通のタグｔａｇ＃が付加されるため、命令分配回路１０３は、データ移動命令ｍｖとウェイト命令ｗａｉｔに続く演算命令ｅｘとが、同期の対象であることを容易に判断できる。例えば、命令列ＩＳ７、ＳＩ８に示したように、同期の対象のデータ移動命令ｍｖと演算命令ｅｘとの間に、別のデータ移動命令ｍｖが記述されている場合にも、命令分配回路１０３は、同期の対象のデータ移動命令ｍｖと演算命令ｅｘとを容易に判断することができる。

【0109】

命令列ＩＳ１１、ＩＳ１２に示したように、プロセッサ１００は、データ移動命令ｍｖによるデータの移動が開始されるまでの間に、データが移動される前のレジスタを使用して演算命令ｅｘを実行することができる。これにより、データの移動を演算命令ｅｘの実行のバックグラウンドで行うことができ、データの移動にかかるレイテンシを隠蔽することができる。この結果、プロセッサ１００の処理性能を向上することができる。

【0110】

また、ＮｏＣ１０４によりアクセスされる共有メモリ１０７に対するデータ移動命令ｍｖと、データ移動命令ｍｖと同期させる演算命令ｅｘとの間にウェイト命令ｗａｉｔが挿入される。このため、外部メモリ２００のアクセスと競合して共有メモリ１０７のアクセスが待たされる場合にも、共有メモリ１０７に対するデータ移動命令ｍｖと演算命令ｅｘとを同期させることができる。

【0111】

命令列ＩＳ２、ＩＳ４、ＩＳ６、ＩＳ８、ＩＳ１０、ＩＳ１２に示したように、データ移動命令ｍｖにデータの移動量を示す移動量情報ｌｅｎが付加されるため、プロセッサ１００は、多量のデータを移動する場合にも、データ移動命令ｍｖの実行と演算命令ｅｘの実行とを同期させることができる。

【0112】

図６は、図１に示したプロセッサ１００が搭載される計算機のハードウェア構成の一例を示すブロック図である。図６では、計算機は、一例として、プロセッサ１００と、主記憶装置３０（メモリ）と、補助記憶装置４０（メモリ）と、ネットワークインタフェース５０と、デバイスインタフェース６０と、を備え、これらがバス５１０を介して接続されたコンピュータ５００として実現されてもよい。例えば、主記憶装置３０は、図１に示した外部メモリ２００でもよい。

【0113】

図６のコンピュータ５００は、各構成要素を一つ備えているが、同じ構成要素を複数備えていてもよい。また、図６では、１台のコンピュータ５００が示されているが、ソフトウェアが複数台のコンピュータにインストールされて、当該複数台のコンピュータそれぞれがソフトウェアの同一の又は異なる一部の処理を実行してもよい。この場合、コンピュータそれぞれがネットワークインタフェース５０等を介して通信して処理を実行する分散コンピューティングの形態であってもよい。つまり、１又は複数の記憶装置に記憶された命令を１台又は複数台のコンピュータ５００が実行することで機能を実現するシステムが構成されてもよい。また、端末から送信された情報をクラウド上に設けられた１台又は複数台のコンピュータ５００で処理し、この処理結果を端末に送信するような構成であってもよい。

【0114】

各種演算は、コンピュータ５００に搭載される１又は複数のプロセッサ１００を用いて、又はネットワークを介した複数台のコンピュータ５００を用いて、並列処理で実行されてもよい。また、各種演算が、プロセッサ１００内に複数ある演算コアに振り分けられて、並列処理で実行されてもよい。また、本開示の処理、手段等の一部又は全部は、ネットワークを介してコンピュータ５００と通信可能なクラウド上に設けられたプロセッサ及び記憶装置の少なくとも一方により実現されてもよい。このように、前述した実施形態における各装置は、１台又は複数台のコンピュータによる並列コンピューティングの形態であってもよい。

【0115】

プロセッサ１００は、少なくともコンピュータの制御又は演算のいずれかを行う電子回路（処理回路、Processing circuit、Processing circuitry、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、ＡＳＩＣ等）であってもよい。また、プロセッサ１００は、汎用プロセッサ、特定の演算を実行するために設計された専用の処理回路又は汎用プロセッサと専用の処理回路との両方を含む半導体装置のいずれであってもよい。また、プロセッサ１００は、光回路を含むものであってもよいし、量子コンピューティングに基づく演算機能を含むものであってもよい。

【0116】

プロセッサ１００は、コンピュータ５００の内部構成の各装置等から入力されたデータやソフトウェアに基づいて演算処理を行ってもよく、演算結果や制御信号を各装置等に出力してもよい。プロセッサ１００は、コンピュータ５００のＯＳ（Operating System）や、アプリケーション等を実行することにより、コンピュータ５００を構成する各構成要素を制御してもよい。

【0117】

主記憶装置３０は、プロセッサ１００が実行する命令及び各種データ等を記憶してもよく、主記憶装置３０に記憶された情報がプロセッサ１００により読み出されてもよい。補助記憶装置４０は、主記憶装置３０以外の記憶装置である。なお、これらの記憶装置は、電子情報を格納可能な任意の電子部品を意味するものとし、半導体のメモリでもよい。半導体のメモリは、揮発性メモリ又は不揮発性メモリのいずれでもよい。コンピュータ５００において各種データ等を保存するための記憶装置は、主記憶装置３０又は補助記憶装置４０により実現されてもよく、プロセッサ１００に内蔵される内蔵メモリにより実現されてもよい。

【0118】

コンピュータ５００が、少なくとも１つの記憶装置（メモリ）と、この少なくとも１つの記憶装置に接続（結合）される少なくとも１つのプロセッサ１００で構成される場合、記憶装置１つに対して、少なくとも１つのプロセッサ１００が接続されてもよい。また、１つのプロセッサ１００に対して、少なくとも１つの記憶装置が接続されてもよい。また、複数のプロセッサ１００のうち少なくとも１つのプロセッサ１００が、複数の記憶装置のうち少なくとも１つの記憶装置に接続される構成を含んでもよい。また、複数台のコンピュータ５００に含まれる記憶装置とプロセッサ１００によって、この構成が実現されてもよい。さらに、記憶装置がプロセッサ１００と一体になっている構成（例えば、Ｌ１キャッシュ、Ｌ２キャッシュを含むキャッシュメモリ）を含んでもよい。

【0119】

ネットワークインタフェース５０は、無線又は有線により、通信ネットワーク６００に接続するためのインタフェースである。ネットワークインタフェース５０は、既存の通信規格に適合したもの等、適切なインタフェースを用いればよい。ネットワークインタフェース５０により、通信ネットワーク６００を介して接続された外部装置７１０と情報のやり取りが行われてもよい。なお、通信ネットワーク６００は、ＷＡＮ（Wide Area Network）、ＬＡＮ（Local Area Network）、ＰＡＮ（Personal Area Network）等の何れか又はそれらの組み合わせであってもよく、コンピュータ５００と外部装置７１０との間で情報のやり取りが行われるものであればよい。ＷＡＮの一例としてインターネット等があり、ＬＡＮの一例としてＩＥＥＥ８０２．１１やイーサネット（登録商標）等があり、ＰＡＮの一例としてＢｌｕｅｔｏｏｔｈ（登録商標）やＮＦＣ（Near Field Communication）等がある。

【0120】

デバイスインタフェース６０は、外部装置７２０と直接接続するＵＳＢ等のインタフェースである。

【0121】

外部装置７１０はコンピュータ５００とネットワークを介して接続されている装置である。外部装置７２０はコンピュータ５００と直接接続されている装置である。

【0122】

外部装置７１０又は外部装置７２０は、一例として、入力装置であってもよい。入力装置は、例えば、カメラ、マイクロフォン、モーションキャプチャ、各種センサ、キーボード、マウス、タッチパネル等のデバイスであり、取得した情報をコンピュータ５００に与える。また、パーソナルコンピュータ、タブレット端末、スマートフォン等の入力部とメモリとプロセッサを備えるデバイスであってもよい。

【0123】

また、外部装置７１０又は外部装置７２０は、一例として、出力装置でもよい。出力装置は、例えば、ＬＣＤ（Liquid Crystal Display）、有機ＥＬ（Electro Luminescence）パネル等の表示装置であってもよいし、音声等を出力するスピーカ等であってもよい。また、パーソナルコンピュータ、タブレット端末又はスマートフォン等の出力部とメモリとプロセッサを備えるデバイスであってもよい。

【0124】

また、外部装置７１０又は外部装置７２０は、記憶装置（メモリ）であってもよい。例えば、外部装置７１０はネットワークストレージ等であってもよく、外部装置７２０はＨＤＤ等のストレージであってもよい。

【0125】

また、外部装置７１０又は外部装置７２０は、コンピュータ５００の構成要素の一部の機能を有する装置でもよい。つまり、コンピュータ５００は、外部装置７１０又は外部装置７２０に処理結果の一部又は全部を送信してもよいし、外部装置７１０又は外部装置７２０から処理結果の一部又は全部を受信してもよい。

【0126】

本明細書（請求項を含む）において、「ａ、ｂ及びｃの少なくとも１つ（一方）」又は「ａ、ｂ又はｃの少なくとも１つ（一方）」の表現（同様な表現を含む）が用いられる場合は、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ又はａ－ｂ－ｃのいずれかを含む。また、ａ－ａ、ａ－ｂ－ｂ、ａ－ａ－ｂ－ｂ－ｃ－ｃ等のように、いずれかの要素について複数のインスタンスを含んでもよい。さらに、ａ－ｂ－ｃ－ｄのようにｄを有する等、列挙された要素（ａ、ｂ及びｃ）以外の他の要素を加えることも含む。

【0127】

本明細書（請求項を含む）において、「データを入力として／を用いて／データに基づいて／に従って／に応じて」等の表現（同様な表現を含む）が用いられる場合は、特に断りがない場合、データそのものを用いる場合や、データに何らかの処理を行ったもの（例えば、ノイズ加算したもの、正規化したもの、データから抽出した特徴量、データの中間表現等）を用いる場合を含む。また、「データを入力として／を用いて／データに基づいて／に従って／に応じて」何らかの結果が得られる旨が記載されている場合（同様な表現を含む）、特に断りがない場合、当該データのみに基づいて当該結果が得られる場合や、当該データ以外の他のデータ、要因、条件及び／又は状態にも影響を受けて当該結果が得られる場合を含む。また、「データを出力する」旨が記載されている場合（同様な表現を含む）、特に断りがない場合、データそのものを出力として用いる場合や、データに何らかの処理を行ったもの（例えば、ノイズ加算したもの、正規化したもの、データから抽出した特徴量、各種データの中間表現等）を出力として用いる場合を含む。

【0128】

本明細書（請求項を含む）において、「接続される（connected）」及び「結合される（coupled）」との用語が用いられる場合は、直接的な接続／結合、間接的な接続／結合、電気的（electrically）な接続／結合、通信的（communicatively）な接続／結合、機能的（operatively）な接続／結合、物理的（physically）な接続／結合等のいずれをも含む非限定的な用語として意図される。当該用語は、当該用語が用いられた文脈に応じて適宜解釈されるべきであるが、意図的に或いは当然に排除されるのではない接続／結合形態は、当該用語に含まれるものして非限定的に解釈されるべきである。

【0129】

本明細書（請求項を含む）において、「ＡがＢするよう構成される（A configured to B）」との表現が用いられる場合は、要素Ａの物理的構造が、動作Ｂを実行可能な構成を有するとともに、要素Ａの恒常的（permanent）又は一時的（temporary）な設定（setting/configuration）が、動作Ｂを実際に実行するように設定（configured/set）されていることを含んでよい。例えば、要素Ａが汎用プロセッサである場合、当該プロセッサが動作Ｂを実行可能なハードウェア構成を有するとともに、恒常的（permanent）又は一時的（temporary）なプログラム（命令）の設定により、動作Ｂを実際に実行するように設定（configured）されていればよい。また、要素Ａが専用プロセッサ、専用演算回路等である場合、制御用命令及びデータが実際に付属しているか否かとは無関係に、当該プロセッサの回路的構造等が動作Ｂを実際に実行するように構築（implemented）されていればよい。

【0130】

本明細書（請求項を含む）において、含有又は所有を意味する用語（例えば、「含む（comprising/including）」、「有する（having）」等）が用いられる場合は、当該用語の目的語により示される対象物以外の物を含有又は所有する場合を含む、open-endedな用語として意図される。これらの含有又は所有を意味する用語の目的語が数量を指定しない又は単数を示唆する表現（a又はanを冠詞とする表現）である場合は、当該表現は特定の数に限定されないものとして解釈されるべきである。

【0131】

本明細書（請求項を含む）において、ある箇所において「１つ又は複数（one or more）」、「少なくとも１つ（at least one）」等の表現が用いられ、他の箇所において数量を指定しない又は単数を示唆する表現（a又はanを冠詞とする表現）が用いられているとしても、後者の表現が「１つ」を意味することを意図しない。一般に、数量を指定しない又は単数を示唆する表現（a又はanを冠詞とする表現）は、必ずしも特定の数に限定されないものとして解釈されるべきである。

【0132】

本明細書において、ある実施形態の有する特定の構成について特定の効果（advantage/result）が得られる旨が記載されている場合、別段の理由がない限り、当該構成を有する他の１つ又は複数の実施形態についても当該効果が得られると理解されるべきである。但し、当該効果の有無は、一般に種々の要因、条件及び／又は状態に依存し、当該構成により必ず当該効果が得られるものではないと理解されるべきである。当該効果は、種々の要因、条件及び／又は状態が満たされたときに実施形態に記載の当該構成により得られるものに過ぎず、当該構成又は類似の構成を規定したクレームに係る発明において、当該効果が必ずしも得られるものではない。

【0133】

本明細書（請求項を含む）において、複数のハードウェアが所定の処理を行う場合、各ハードウェアが協働して所定の処理を行ってもよいし、一部のハードウェアが所定の処理の全てを行ってもよい。また、一部のハードウェアが所定の処理の一部を行い、別のハードウェアが所定の処理の残りを行ってもよい。本明細書（請求項を含む）において、「１又は複数のハードウェアが第１の処理を行い、前記１又は複数のハードウェアが第２の処理を行う」等の表現（同様な表現を含む）が用いられている場合、第１の処理を行うハードウェアと第２の処理を行うハードウェアは同じものであってもよいし、異なるものであってもよい。つまり、第１の処理を行うハードウェア及び第２の処理を行うハードウェアが、前記１又は複数のハードウェアに含まれていればよい。なお、ハードウェアは、電子回路、電子回路を含む装置等を含んでよい。

【0134】

本明細書（請求項を含む）において、複数の記憶装置（メモリ）がデータの記憶を行う場合、複数の記憶装置のうち個々の記憶装置は、データの一部のみを記憶してもよいし、データの全体を記憶してもよい。また、複数の記憶装置のうち一部の記憶装置がデータを記憶する構成を含んでもよい。

【0135】

以上、本開示の実施形態について詳述したが、本開示は上記した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲において、種々の追加、変更、置き換え、部分的削除等が可能である。例えば、前述した実施形態において、数値又は数式を説明に用いている場合、これらは例示的な目的で示されたものであり、本開示の範囲を限定するものではない。また、実施形態で示した各動作の順序も例示的なものであり、本開示の範囲を限定するものではない。

【符号の説明】

【0136】

３０ 主記憶装置
４０ 補助記憶装置
５０ ネットワークインタフェース
６０ デバイスインタフェース
１００ プロセッサ
１０１ 外部インタフェース回路
１０２ 命令供給回路
１０３ 命令分配回路
１０４ ＮｏＣ
１０５ データ移動同期回路
１０６ ネットワークインタフェース
１０７ 共有メモリ
１０８ メモリコントローラ
１１０ コア
１１１ 演算器
１１２ レジスタファイル
１１３ ローカルメモリ
１１４ ＮｏＣインタフェース
１２０ 制御部
１３０ 第１ブロック
１３１ 第１メモリ
１４０ 第２ブロック
１４１ 第２メモリ
１５１ 第３メモリ
２００ 外部メモリ
３００ ホストシステム
３１０ メインメモリ
４００ ボード
５００ コンピュータ
５１０ バス
６００ 通信ネットワーク
７１０、７２０ 外部装置
ＢＵＳ バス
ＥＮ イネーブル情報
ｅｘ 演算命令
ＩＳ 命令列
ｍｖ データ移動命令
ｔａｇ＃ タグ
ｗａｉｔ ウェイト命令

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】