特開 2024-77588 薄膜トランジスタ基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024077588

(43)【公開日】2024-06-07

(54)【発明の名称】薄膜トランジスタ基板

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240531BHJP

   H01L 21/8234 20060101ALI20240531BHJP

   H01L 27/088 20060101ALI20240531BHJP

   H10K 59/124 20230101ALI20240531BHJP

   G09F 9/30 20060101ALI20240531BHJP

   H10K 59/121 20230101ALI20240531BHJP

【ＦＩ】

H01L29/78 613Z

H01L29/78 618B

H01L29/78 612C

H01L27/06 102A

H01L27/088 331E

H10K59/124

G09F9/30 338

G09F9/30 348A

H10K59/121

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023138878

(22)【出願日】2023-08-29

(31)【優先権主張番号】P 2022189398

(32)【優先日】2022-11-28

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】521515757

【氏名又は名称】厦門天馬顕示科技有限公司

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】竹知 和重

【テーマコード（参考）】

3K107

5C094

5F048

5F110

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC14

3K107CC45

3K107DD14

3K107EE04

3K107FF14

3K107FF15

3K107HH05

5C094AA43

5C094BA03

5C094BA27

5C094CA19

5C094FB01

5C094FB02

5C094FB14

5C094FB15

5F048AC01

5F048AC10

5F048BA14

5F048BA16

5F048BA19

5F048BB09

5F048BB11

5F048BB12

5F048BF02

5F048BF07

5F110AA09

5F110AA16

5F110BB02

5F110CC02

5F110DD01

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5F110DD13

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5F110DD17

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE24

5F110EE30

5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG02

5F110GG13

5F110HJ01

5F110HJ13

5F110HJ18

5F110HL03

5F110HL04

5F110HL07

5F110HL12

5F110NN03

5F110NN23

5F110NN24

5F110NN27

5F110NN73

5F110NN78

5F110QQ08

5F110QQ11

5F110QQ19

(57)【要約】

【課題】薄膜トランジスタ基板にＴＦＴを効果的に組み込む。
【解決手段】薄膜トランジスタ基板は、第１絶縁膜と、第１絶縁膜よりも上に形成された第２絶縁膜と、第１薄膜トランジスタと、第２薄膜トランジスタと、容量素子とを含む。
第１薄膜トランジスタは、トップゲート電極と、第１絶縁膜上に形成された第１半導体領域と、を含む。第２薄膜トランジスタは、第２絶縁膜上に形成された第２半導体領域を含む。容量素子は、トップゲート電極の少なくとも一部と、第２半導体領域と同一の半導体層における、トップゲート電極の少なくとも一部と絶縁膜を挟んで重なる、低抵抗半導体領域と、を含む。
【選択図】図４Ａ

【特許請求の範囲】

【請求項1】

薄膜トランジスタ基板であって、
第１絶縁膜と、
前記第１絶縁膜よりも上に形成された第２絶縁膜と、
第１薄膜トランジスタと、
第２薄膜トランジスタと、
容量素子と、
を含み、
前記第１薄膜トランジスタは、トップゲート電極と、前記第１絶縁膜上に形成された第１半導体領域と、を含み、
前記第２薄膜トランジスタは、前記第２絶縁膜上に形成された第２半導体領域を含み、
前記容量素子は、前記トップゲート電極の少なくとも一部と、前記第２半導体領域と同一の半導体層において前記トップゲート電極の少なくとも一部と絶縁膜を挟んで重なる領域を含む第１低抵抗半導体領域と、を含む、
薄膜トランジスタ基板。

【請求項2】

請求項１に記載の薄膜トランジスタ基板であって、
前記第２半導体領域及び前記第１低抵抗半導体領域は、酸化物半導体で構成されている、
薄膜トランジスタ基板。

【請求項3】

請求項２に記載の薄膜トランジスタ基板であって、
前記第１半導体領域は、酸化物半導体で構成されている、
薄膜トランジスタ基板。

【請求項4】

請求項１に記載の薄膜トランジスタ基板であって、
前記第１半導体領域はポリシリコンで構成され、
前記第２半導体領域及び前記第１低抵抗半導体領域は、酸化物半導体で構成されている、
薄膜トランジスタ基板。

【請求項5】

請求項１に記載の薄膜トランジスタ基板であって、
前記第１半導体領域においてチャネル領域に隣接する第２低抵抗半導体領域と、前記第２半導体領域においてチャネル領域に隣接する第３低抵抗半導体領域とは、コンタクト部を介して接続されている、
薄膜トランジスタ基板。

【請求項6】

請求項５に記載の薄膜トランジスタ基板であって、
前記コンタクト部は、
前記第３低抵抗半導体領域に含まれ、
前記第２絶縁膜を貫通して前記第２低抵抗半導体領域に直接接続されている、
薄膜トランジスタ基板。

【請求項7】

請求項１に記載の薄膜トランジスタ基板であって、
前記第１薄膜トランジスタの前記トップゲート電極と前記第２半導体領域においてチャネル領域に隣接する第４低抵抗半導体領域とが接続されている、
薄膜トランジスタ基板。

【請求項8】

請求項７に記載の薄膜トランジスタ基板であって、
前記第１低抵抗半導体領域は、コンタクト部をさらに含み、
前記コンタクト部は、前記第２絶縁膜を貫通して前記第１半導体領域においてチャネル領域に隣接する第５低抵抗半導体領域と直接接続されている、
薄膜トランジスタ基板。

【請求項9】

請求項６に記載の薄膜トランジスタ基板であって、
前記第２低抵抗半導体領域において前記コンタクト部と接触している部分の不純物濃度は、前記接触している部分の外側の部分の不純物濃度より高い、
薄膜トランジスタ基板。

【請求項10】

請求項８に記載の薄膜トランジスタ基板であって、
前記第５低抵抗半導体領域において前記コンタクト部と接触している部分の不純物濃度は、前記接触している部分の外側の部分の不純物濃度より高い、
薄膜トランジスタ基板。

【請求項11】

請求項１に記載の薄膜トランジスタ基板であって、
前記第１低抵抗半導体領域は、ヘリウム、アルゴン、水素、ボロン、リンの少なくとも一つの元素を含む、
薄膜トランジスタ基板。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、薄膜トランジスタ基板に関する。

【背景技術】

【0002】

液晶表示パネルやＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等の表示装置及びその他の装置において、ＩＧＺＯ（Ｉｎｄｉｕｍ－Ｇａｌｉｕｍ－Ｚｉｎｃ－Ｏｘｉｄｅ）などの酸化物半導体薄膜トランジスタ（ＴＦＴ）が利用されている。酸化物半導体ＴＦＴは、リーク電流が少ないため、装置の消費電力を低減することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願第２０２１／００１３２４５号

【特許文献2】米国特許出願第２０１５／０１０２３０３号

【発明の概要】

【発明が解決しようとする課題】

【0004】

薄膜トランジスタ基板に対して、製造の効率化が求められている。

【課題を解決するための手段】

【0005】

本開示の一態様の薄膜トランジスタ基板は、第１絶縁膜と、前記第１絶縁膜よりも上に形成された第２絶縁膜と、第１薄膜トランジスタと、第２薄膜トランジスタと、容量素子とを含む。前記第１薄膜トランジスタは、トップゲート電極と、前記第１絶縁膜上に形成された第１半導体領域とを含む。前記第２薄膜トランジスタは、前記第２絶縁膜上に形成された第２半導体領域を含む。前記容量素子は、前記トップゲート電極の少なくとも一部と、前記第２半導体領域と同一の半導体層における、前記トップゲート電極の少なくとも一部と絶縁膜を挟んで重なる、低抵抗半導体領域とを含む。

【発明の効果】

【0006】

本開示の一態様によれば、薄膜トランジスタ基板にＴＦＴを効果的に組み込むことができる。

【図面の簡単な説明】

【0007】

【図1】本明細書の一実施形態に係る、ＯＬＥＤ表示装置の構成例を示す。

【図2】本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。

【図3】図２に示す画素回路から抽出された一部の構成要素を示す。

【図4A】図３に示す回路素子のデバイス構造を模式的に示す断面図である。

【図4B】図３に示す回路素子の他のデバイス構造を模式的に示す断面図である。

【図5】図４Ａに示されるいくつかの構成要素を示す平面図である。

【図6】図２に示す画素回路から抽出された一部の構成要素を示す。

【図7A】図６に示す回路素子のデバイス構造を模式的に示す断面図である。

【図7B】図６に示す回路素子の他のデバイス構造を模式的に示す断面図である。

【図8】図７Ａに示されるいくつかの構成要素を示す平面図である。

【図9】薄膜トランジスタ回路の他の構成例を示す。

【図10】図９のトランジスタ及びブートストラップ容量の構成を模式的に示す平面図である。

【図11】薄膜トランジスタ回路の他の構成例を示す。

【図12】図１１に示す回路素子のデバイス構造を模式的に示す断面図である。

【図13】図１２に示されるいくつかの構成要素を示す平面図である。

【発明を実施するための形態】

【0008】

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。共通構成のバリエーションは、同一符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

【0009】

以下において、本開示の、薄膜トランジスタ基板（ＴＦＴ基板）の構成について説明する。本明細書の一実施形態のＴＦＴ基板は様々な装置に適用することができ、例えば、センサ装置や表示装置に適用することができる。

【0010】

本明細書の一実施形態は、ＴＦＴの半導体領域と同一層の低抵抗半導体領域を、他の回路素子の電極として使用する。本明細書の一実施形態は、低抵抗半導体領域を容量素子の一つの電極として使用する。これにより、薄膜トランジスタ基板の効率的な構造及び製造が可能となる。ＴＦＴの半導体領域及び低抵抗半導体領域は、酸化物半導体領域及び低抵抗酸化物半導体領域であってもよい。

【0011】

ＴＦＴの半導体領域は、ソース／ドレイン領域及びそれらの間のチャネル領域を含む。ソース／ドレイン領域は、それぞれ、面内方向でチャネル領域と接触している。チャネル領域の抵抗は、ソース／ドレイン領域の抵抗より高い。ソース／ドレイン領域は、半導体領域においてチャネル領域に隣接する低抵抗領域である。ソース／ドレイン領域は、ソース領域とドレイン領域の総称である。ソース／ドレイン領域は、チャネル領域を流されるキャリアの方向によって、ソース領域又はドレイン領域となり得る。ソース／ドレイン領域が二つのＴＦＴに共有されている構成において、そのソース／ドレイン領域は、一方のＴＦＴのソース領域であり、他方のＴＦＴのドレイン領域であり得る。

【0012】

図１は、本明細書の一実施形態に係る、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置１の構成例を示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子及びＴＦＴが形成されるＴＦＴ基板１０と、ＯＬＥＤ素子を封止する封止基板２０と、ＴＦＴ基板と封止基板とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。

【0013】

ＴＦＴ基板１０の表示領域２５の外側の周囲に、走査ドライバ３１、３２、保護回路３３、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。走査ドライバ３１、３２、保護回路３３は、ＴＦＴ基板に形成された周辺回路である。周辺回路内の各種回路の数は、設計に依存して変化し得る。ドライバＩＣ３４は、フレキシブルプリントサーキット３５を介して外部装置に接続され得る。

【0014】

例えば、走査ドライバ３１はＴＦＴ基板１０の走査線を駆動し、走査ドライバ３２は、制御線を駆動して、各画素の発光期間を制御したり、各画素に基準電位を与えたりする。保護回路３３は、画素回路内の素子の静電気による破損を防ぐ。ドライバＩＣ３４は、走査ドライバ３１、３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。

【0015】

図２は、本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。画素回路は、ゲート、ソースおよびドレインを持った６つのトランジスタ（ＴＦＴ）Ｔ１～Ｔ６を含む。全てのトランジスタＴ１～Ｔ６はＮ型の酸化物半導体ＴＦＴである。トランジスタＴ２、トランジスタＴ３、トランジスタＴ４、トランジスタＴ５、トランジスタＴ６は、それぞれ、スイッチトランジスタである。

【0016】

トランジスタＴ１は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＴ１のドレインは、正電源電位ＶＤＤを伝送する電源線に、トランジスタＴ５を介して、接続されている。駆動トランジスタＴ１は、電源線からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量素子Ｃｓｔが保持する電圧に応じて制御する。保持容量素子Ｃｓｔは、書き込まれた電圧を、１フレーム期間を通じて保持する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源からの負電源電位ＶＥＥを伝送する電源線に接続されている。

【0017】

保持容量素子Ｃｓｔは、駆動トランジスタＴ１のゲートと、駆動トランジスタＴ１のソース又はＯＬＥＤ素子Ｅ１のアノードとの間に接続されている。保持容量素子Ｃｓｔは、駆動トランジスタＴ１のゲートとソースとの間の電圧を保持する。

【0018】

トランジスタＴ５はＯＬＥＤ素子Ｅ１への駆動電流の供給及びそれによる発光のＯＮ／ＯＦＦを制御する、発光制御スイッチトランジスタである。トランジスタＴ５のソースが駆動トランジスタＴ１のドレインに接続されている。トランジスタＴ５のゲートは発光制御信号Ｅｍを伝送する制御信号線に接続され、トランジスタＴ５は、走査ドライバからの発光制御信号Ｅｍにより制御される。

【0019】

トランジスタＴ６は、ＯＬＥＤ素子Ｅ１のアノードへの基準電位Ｖｒｅｆ２の供給のために動作する。トランジスタＴ６のソース／ドレインの一端は基準電位Ｖｒｅｆ２を伝送する電源線に接続され、他端はＯＬＥＤ素子Ｅ１のアノードに接続されている。基準電位Ｖｒｅｆ２は、例えばカソード負電源電位ＶＥＥと同電位でもよい。

【0020】

トランジスタＴ６のゲートは選択信号Ｓ２を伝送する制御信号線に接続され、トランジスタＴ６は、選択信号Ｓ２により制御される。トランジスタＴ６は、走査ドライバ３１からの選択信号Ｓ２によりＯＮにされると、基準電位Ｖｒｅｆ２を、ＯＬＥＤ素子Ｅ１のアノードへ与える。

【0021】

トランジスタＴ２は、駆動トランジスタＴ１の閾値補正（閾値補償）を行うための電圧を保持容量素子Ｃｓｔに書き込むためのスイッチトランジスタである。トランジスタＴ２のソース及びドレインは、駆動トランジスタＴ１のゲート及びドレインを接続する。そのため、トランジスタＴ２がＯＮであるとき、駆動トランジスタＴ１はダイオード接続の状態にある。

【0022】

トランジスタＴ４は、駆動トランジスタＴ１の閾値補償を行うための電圧を保持容量素子Ｃｓｔに書き込むために使われる。トランジスタＴ４は、保持容量素子Ｃｓｔへの基準電位Ｖｒｅｆ１の供給の有無を制御する。トランジスタＴ４のソース／ドレインの一端は基準電位Ｖｒｅｆ１を伝送する電源線に接続され、他端は容量素子Ｃｓｔ及びトランジスタＴ１のゲートに接続されている。トランジスタＴ４のゲートは選択信号Ｓ１を伝送する制御信号線に接続され、トランジスタＴ４は、走査ドライバ３１からゲートに入力される選択信号Ｓ１により制御される。

【0023】

トランジスタＴ３は、データ信号Ｖｄａｔａを供給する画素回路を選択し、保持容量素子Ｃｓｔにデータ信号Ｖｄａｔａを書き込むためのスイッチトランジスタである。トランジスタＴ３のソース／ドレインの一端は、保持容量素子Ｃｓｔ及びＯＬＥＤ素子Ｅ１のアノードに接続され、他端はデータ信号Ｖｄａｔａを伝送するデータ線に接続されている。

【0024】

トランジスタＴ３のゲートは、走査ドライバ３１からの選択信号Ｓ２を伝送する制御信号線に接続されている。トランジスタＴ３、Ｔ６及びＴ２は、選択信号Ｓ２により制御される。画素回路において、選択信号Ｓ２は、保持容量素子Ｃｓｔへのデータ信号Ｖｄａｔａの供給を制御する選択信号である。

【0025】

なお、図２は、画素回路の一例を示すに過ぎず、本開示の特徴は、他の回路構成の画素回路に適用することができる。

【0026】

図３は、図２に示す画素回路から抽出された一部の構成要素を示す。具体的には、図３は、駆動トランジスタＴ１、駆動トランジスタＴ１のドレインとゲートそれぞれにソース／ドレインが接続されているスイッチトランジスタＴ２、保持容量素子Ｃｓｔ、そしてＯＬＥＤ素子Ｅ１を示す。

【0027】

図４Ａは、図３に示す回路素子のデバイス構造を模式的に示す断面図である。第１酸化物半導体ＴＦＴ１７０は、駆動トランジスタＴ１であり、第２酸化物半導体ＴＦＴ１３０はスイッチトランジスタＴ２である。容量素子Ｃ１は保持容量素子Ｃｓｔである。アノード電極１６３は、ＯＬＥＤ素子Ｅ１のアノード電極である。図４Ａにおいて、アノード電極１６３上の多重層有機発光膜及びカソード電極は省略されている。例えば、容量Ｃ１の容量を決める面積は、トップゲート電極１７１の面積の半分以上であってよい。また、トップゲート電極１７１の面積の半分以上が低抵抗酸化物半導体領域１５１と平面視において重なるように、容量素子Ｃを構成することができる。

【0028】

樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板１１３上に、第１酸化物半導体ＴＦＴ１７０及び第２酸化物半導体ＴＦＴ１３０が形成されている。以下において、接触して積層されている二つの層（界面を形成する二つの層）において、絶縁基板１１３により近い層が下側の層であり、絶縁基板１１３からより遠い層が上側の層である。

【0029】

第１酸化物半導体ＴＦＴ１７０の酸化物半導体領域１７２と、第２酸化物半導体ＴＦＴ１３０の酸化物半導体領域１３２とは、異なる特性又は共通の特性を有している。本例において、第１酸化物半導体領域の移動度は、第２酸化物半導体領域の移動度より小さい。また、第２酸化物半導領域のバンドギャップは、第１酸化物半導体領域のバンドギャップより小さい。

【0030】

第１酸化物半導体領域１７２に適用可能な酸化物半導体材料は、例えば、ＩＧＺＯ、ＧａＺｎＯ、ＩＧＯを含む。第２酸化物半導体領域１３２に適用可能な酸化物半導体材料は、例えば、ＩＴＺＯ、ＩＧＺＴＯ、Ｉｎ－Ｚｎ－Ｔｉ－Ｏ、Ｉｎ－Ｗ－Ｚ－Ｏを含む。第１酸化物半導体領域１７２と第２酸化物半導体領域１３２とは、同一の元素種類で構成される、例えばＩＧＺＯであり、元素組成比が異なっていてもよい。なお、第１酸化物半導体領域１７２と第２酸化物半導体領域１３２とは、同一の元素種類の同一元素組成比の材料で構成されていてもよい。

【0031】

第１酸化物半導体領域１７２は、絶縁膜１１５上に接触して形成されている。第２酸化物半導体領域１３２は、絶縁膜１１９上に接触して形成されている。絶縁膜１１９は、絶縁膜１１５より上層に位置する。第１酸化物半導体領域１７２は、第２酸化物半導体領域１３２より下層に位置する。第１酸化物半導体領域１７２及び第２酸化物半導体領域１３２は、それぞれ、一つの半導体膜の一部又は全部である。

【0032】

図２の構成例において、第１酸化物半導体領域１７２の全部は、絶縁膜１１５上に接触して形成されている。また、第２酸化物半導体領域１３２の全部は、絶縁膜１１９上に接触して形成されている。

【0033】

絶縁膜１１５と絶縁膜１１９との間の位置に、絶縁膜１１７が存在している。絶縁膜１１７は、酸化物半導体領域１７２及び絶縁膜１１５の上に接触して形成されている。絶縁膜１１７は、酸化物半導体領域１７２の少なくとも一部を覆い、絶縁膜１１５の少なくとも一部を覆う。絶縁膜１１９の一部は、絶縁膜１１７上に接触して形成されている。

【0034】

第１酸化物半導体ＴＦＴ１７０は、第１酸化物半導体領域１７２と、第１酸化物半導体領域１７２より上層のトップゲート電極１７１と、積層方向においてトップゲート電極１７１と第１酸化物半導体領域１７２との間に存在するゲート絶縁膜を含む。ゲート絶縁膜は、絶縁膜１１７の一部である。ゲート絶縁膜は、トップゲート電極１７１の下面及び酸化物半導体領域１７２の上面それぞれに接触して挟まれている。トップゲート電極１７１は、絶縁膜１１９に覆われている。絶縁膜１１９の一部は、トップゲート電極１７１上に接触して形成されている。第１酸化物半導体ＴＦＴ１７０は、トップゲート電極１７１に加えて、ボトムゲート電極を含んでもよい。

【0035】

第１酸化物半導体領域１７２は、二つのソース／ドレイン領域１７４、１７５と、ソース／ドレイン領域１７４、１７５の間のチャネル領域１７３とを含む。ソース／ドレイン領域１７４、１７５はそれぞれ異なる低抵抗領域含まれ、チャネル領域１７３は高抵抗領域に含まれる。チャネル領域１７３は、積層方向において、ゲート絶縁膜を挟んで、トップゲート電極１７１に覆われている。

【0036】

第２酸化物半導体ＴＦＴ１３０は、第２酸化物半導体領域１３２と、第２酸化物半導体領域１３２より上層のトップゲート電極１３１と、積層方向においてトップゲート電極１３１と第２酸化物半導体領域１３２との間に存在するゲート絶縁膜を含む。ゲート絶縁膜は、絶縁膜１２１の一部である。ゲート絶縁膜は、トップゲート電極１３１の下面及び第２酸化物半導体領域１３２の上面それぞれに接触して挟まれている。第２酸化物半導体ＴＦＴ１３０は、トップゲート電極１３１に代えて又は加えて、ボトムゲート電極を含んでもよい。

【0037】

絶縁膜１２１は、絶縁膜１１９より上層に位置し、絶縁膜１２２は、絶縁膜１２１より上層に位置する。絶縁膜１１９と絶縁膜１２２との間の位置に、絶縁膜１２１が存在している。絶縁膜１２１は、酸化物半導体領域１３２及び絶縁膜１１９の上に接触して形成されている。絶縁膜１２１は、第２酸化物半導体領域１３２の少なくとも一部を覆い、絶縁膜１１９の少なくとも一部を覆う。絶縁膜１２１の一部は、絶縁膜１１９上に接触して形成されている。

【0038】

トップゲート電極１３１は、絶縁膜１２２に覆われている。絶縁膜１２２の一部は、トップゲート電極１３１上に接触して形成されている。絶縁膜１２２の一部は、絶縁膜１２１上に接触して形成されている。導体からなるソース／ドレイン電極１８５は、絶縁膜１２２及び１２１を貫通してソース／ドレイン領域１３５の上面に接触するコンタクト部１８６を含む。

【0039】

第２酸化物半導体領域１３２は、二つのソース／ドレイン領域１３４、１３５と、ソース／ドレイン領域１３４、１３５の間のチャネル領域１３３とを含む。ソース／ドレイン領域１３４、１３５はそれぞれ異なる低抵抗領域含まれ、チャネル領域１３３は高抵抗領域に含まれる。チャネル領域１３３は、積層方向において、ゲート絶縁膜を挟んで、トップゲート電極１３１に覆われている。

【0040】

導体からなる相互接続部１８７は、第１酸化物半導体ＴＦＴのソース／ドレイン領域１７５と、第２酸化物半導体ＴＦＴのソース／ドレイン領域１３４とを相互接続する。相互接続部１８７は、絶縁膜１２２、１２１、１１９及び１１７を貫通して、ソース／ドレイン領域１７５の上面と接触するコンタクト部１８８を含む。相互接続部１８７は、さらに、絶縁膜１２２及び１２１を貫通して、ソース／ドレイン領域１３４の上面と接触するコンタクト部１８９を含む。コンタクト部１８８を含む相互接続部１８７の一部は、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン電極である。コンタクト部１８９を含む相互接続部１８７の一部は、第２酸化物半導体ＴＦＴ１３０のソース／ドレイン電極である。

【0041】

容量素子Ｃ１は、低抵抗酸化物半導体領域１５１と、第１酸化物半導体ＴＦＴ１７０のトップゲート電極１７１との間に構成されている。低抵抗酸化物半導体領域１５１は、トップゲート電極１７１より上層に位置し、それらの間に絶縁膜１１７の一部が存在する。絶縁膜１１７は、低抵抗酸化物半導体領域１５１及びトップゲート電極１７１の上面に接触している。

【0042】

低抵抗酸化物半導体領域１５１は、第２酸化物半導体領域１３２と同一の酸化物半導体層に含まれ、第２酸化物半導体領域１３２から分離されている。これにより、効率的な製造が可能となる。低抵抗酸化物半導体領域１５１は、第２酸化物半導体領域１３２と同一酸化物半導体材料で構成されている。低抵抗酸化物半導体領域１５１の少なくとも一部は、絶縁膜１１９上に接触して存在し、例えば、全部が絶縁膜１１９上に接触して存在する。本例において、低抵抗酸化物半導体領域１５１は、第２酸化物半導体領域１３２から物理的に分離して、絶縁膜１１９上に形成されている。

【0043】

低抵抗酸化物半導体領域１５１は、低抵抗領域１３４、１３５と同時に形成することができる。例えば、高抵抗の酸化物半導体層のパターンを形成し、プラズマにさらす又は不純物イオンの注入によって低抵抗化することで、低抵抗領域１３４、１３５、１５１が形成され得る。プラズマの例としてはヘリウムプラズマ、アルゴンプラズマ、水素プラズマなどが挙げられる。また不純物イオンとしては、ボロンやリンなどが挙げられる。これらの場合、低抵抗領域１５１は、酸化物半導体を構成する元素に加えて（例えば、ＩＧＺＯの場合Ｉｎ、Ｇａ、Ｚｎ、Ｏに加えて）、ヘリウム、アルゴン、水素、ボロン、リンの不純物元素の少なくとも一つを含むことができる。

【0044】

図４の回路図を参照して説明したように、保持容量素子Ｃｓｔの一端は、トランジスタＴ１のゲート及びトランジスタＴ２のソース／ドレインと接続され、それらは同電位である。図４Ａでは示していないが、第１酸化物半導体ＴＦＴのトップゲート電極１７１は、第２酸化物半導体ＴＦＴ１３０のソース／ドレイン領域１３５と物理的に接続される。この点は、図５を参照して後述する。

【0045】

図２又は３の回路図を参照して説明したように、保持容量素子Ｃｓｔの一端は、駆動トランジスタＴ１のソースに接続されている。導体からなる相互接続部１８１は、低抵抗酸化物半導体領域１５１と、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７４とを相互接続する。相互接続部１８１は、絶縁膜１２２、１２１、１１９及び１１７を貫通して、ソース／ドレイン領域１７４の上面と接触するコンタクト部１８２を含む。相互接続部１８１は、さらに、絶縁膜１２２及び１２１を貫通して、低抵抗酸化物半導体領域１５１の上面と接触するコンタクト部１８３を含む。コンタクト部１８２を含む相互接続部１８１の一部は、第１酸化物半導体領域１７０のソース／ドレイン電極である。

【0046】

相互接続部１８１、１８７、ソース／ドレイン電極１８５、絶縁膜１２２上に、平坦化膜１６１が存在する。平坦化膜１６１は、アクリルやポリイミドなど、平坦性に優れた塗布型の有機膜で構成され得る。平坦化膜１６１上に接触して、アノード電極１６３が存在する。

【0047】

アノード電極１６３は、平坦化膜１６１を貫通するコンタクト部１６５を介して相互接続部１８１と接続されている。アノード電極１６３は、ＩＴＯと、反射率の高いアルミニウムや銀のような金属材料との積層膜が用いることができる。

【0048】

アノード電極１６３上には、画素定義層１６７が形成されている。画素定義層１６７には、アクリルやポリイミドなどの有機膜を用いることができる。画素定義層１６７の開口内でアノード電極１６３の一部が露出し、この上に、不図示の多重層有機膜及びカソード電極が積層される。有機膜は、供給された電流により発光する。画素それぞれのカソード電極は、一つの導電膜の一部であり、共通のカソード電源電位が供給される。カソード電極は、例えば、ＩＴＯで形成できる。

【0049】

絶縁基板１１３は、例えば、ガラス又は可撓性若しくは不撓性の樹脂で構成され得る。樹脂の例はポリイミドである。絶縁膜１１５は、例えば、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）、又はこれらの多重層で形成することができる。

【0050】

酸化物半導体領域１７２は、例えば、ＩＧＺＯ、ＧａＺｎＯ、又はＩＧＯで構成され得る。低抵抗領域は、例えば、酸化物半導体膜の当該領域に、トップゲート電極１７１をマスクとして（自己整合）、絶縁膜１１７を介して不純物イオン（例えばボロンイオン）を注入することで形成することができる。これにより、ΔＬを小さくすることができ、ＴＦＴの小型化に有利である。なお、酸化物半導体膜の低抵抗領域は、ポリシリコン膜と比較して平坦かつ粒界が少ないので、酸化物半導体ＴＦＴのより良好な特性を得ることができる。低抵抗領域は、当該領域をＨｅプラズマにさらして形成することもできる。

【0051】

一部が第１酸化物半導体ＴＦＴ１７０のゲート絶縁膜を構成する絶縁膜１１７は、例えば、シリコン窒化物、シリコン酸化物、又はこれらの多重層で形成することができる。トップゲート電極１７１の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ、Ｔａ、Ｃｒ、Ｔｉ等の単層又は積層或いはこれらの合金が使用される。トップゲート電極１７１を覆う絶縁膜１１９は、例えば、シリコン窒化物、シリコン酸化物、又はこれらの多重層で形成することができる。

【0052】

絶縁膜１１９上に接触して存在する酸化物半導体領域１３２及び低抵抗酸化物半導体領域１５１は、例えば、ＩＴＺＯ、ＩＧＺＴＯ、Ｉｎ－Ｚｎ－Ｔｉ－Ｏ、又はＩｎ－Ｗ－Ｚ－Ｏで構成され得る。酸化物半導体領域１３２の低抵抗領域１３４、１３５は、例えば、酸化物半導体膜の当該領域に、トップゲート電極１３１をマスクとして（自己整合）、絶縁膜１２１を介して不純物イオン（例えばボロンイオン）を注入することで形成することができる。低抵抗酸化物半導体領域１５１は、低抵抗領域１３４、１３５と同時に形成され得る。これにより、ΔＬを小さくすることができ、ＴＦＴの小型化に有利である。なお、低抵抗領域は、当該領域をＨｅプラズマにさらして形成することもできる。酸化物半導体膜の低抵抗領域は、ポリシリコン膜と比較して平坦かつ粒界が少ないので、酸化物半導体ＴＦＴのより良好な特性を得ることができる。

【0053】

一部が第２酸化物半導体ＴＦＴ１３０のゲート絶縁膜を構成する絶縁膜１２１は、例えば、シリコン窒化物、シリコン酸化物、又はこれらの多重層で形成することができる。トップゲート電極１３１の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ、Ｔａ、Ｃｒ、Ｔｉ等の単層又は積層或いはこれらの合金が使用される。トップゲート電極１３１を覆う絶縁膜１２２は、例えば、シリコン窒化物、シリコン酸化物、又はこれらの多重層で形成することができる。

【0054】

導体部１８１、１８７、１８５は、例えば、同一材料で同時形成することができる。導体部１８１、１８７、１８５は、例えば、Ｔｉ／Ａｌ／ＴｉやＭｏ／Ａｌ／Ｍｏ等の積層構造を有することができる。導体部１８１、１８７、１８５は、単層構造を有してもよく、上記金属材料と異なる金属材料で構成されてもよい。

【0055】

図５は、図４Ａに示されるいくつかの構成要素を示す平面図である。第１酸化物半導体ＴＦＴ１７０のトップゲート電極１７１は破線で示されており、同様の破線で示す導体膜３０１の一部であり、チャネル領域１７３（図５で不図示）と重なる部分である。導体膜３０１と低抵抗酸化物半導体領域１５１とは、図４Ａに示す絶縁膜１１９を挟み、これらによって容量素子Ｃ１が構成されている。

【0056】

図５の例において、導体膜３０１の全域は、平面視において、低抵抗酸化物半導体領域１５１に覆われている。導体膜３０１の一部は、平面視において、低抵抗酸化物半導体領域１５１の外側に延出していてもよい。また、図５において、トップゲート電極１７１の全域は、平面視において、低抵抗酸化物半導体領域１５１の一部と重なっている。他の例において、トップゲート電極１７１の一部のみが、低抵抗酸化物半導体領域１５１と対向していてもよい。これらの点は、後述する図８の構成において同様である。

【0057】

導体膜３０１は、相互接続部３０４によって、第２酸化物半導体ＴＦＴ１３０のソース／ドレイン領域１３５と接続されている。相互接続部３０４は、ソース／ドレイン電極１８５，コンタクト部１８６に加えて、コンタクト部１９１を含む。コンタクト部１９１は、絶縁膜１２２、１２１、絶縁膜１１９を貫通する。低抵抗酸化物半導体領域１５１の凹部の端面とコンタクト部１９１との間には絶縁膜１２１が存在する。

【0058】

導体膜３０２の一部であって、第２酸化物半導体ＴＦＴ１３０のチャネル領域１３３と重なる部分がトップゲート電極１３１を構成する。酸化物半導体の低抵抗領域３０３の一部が、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７５を構成している。また、酸化物半導体の低抵抗領域３０５の一部が、第２酸化物半導体ＴＦＴ１３０のソース／ドレイン領域１３５を構成している。図４Ａを参照して説明したように、コンタクト部１８８、１８９を含む相互接続部１８７を介して、ソース／ドレイン領域１３４、１７５が接続されている。

【0059】

図４Ａでは、導体からなる相互接続部１８７を用いた構成を示す。これと異なり、図４Ｂに示すように、導体からなる相互接続部１８７を用いずに、コンタクト部１３６を使用して、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７５と、第２酸化物半導体ＴＦＴのソース／ドレイン領域１３４とを接続することも可能である。

【0060】

コンタクト部１３６は、第２酸化物半導体ＴＦＴ１３０の第２酸化物半導体領域１３２における、低抵抗領域に含まれている。ソース／ドレイン領域１３４及びコンタクト部１３６は、チャネル領域１３３に隣接する低抵抗領域に含まれている。コンタクト部１３６は、ソース／ドレイン領域１３４の一部と見なしてもよい。

【0061】

コンタクト部１３６は、絶縁膜１１９及び１１７を貫通して、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７５の上面に接触し、直接接続されている。ソース／ドレイン領域１７５は、第１酸化物半導体ＴＦＴ１７０のチャネル領域１７３に隣接する低抵抗領域に含まれている。ソース／ドレイン領域１７５においてコンタクト部１３６と接触する部分は、不純物イオンが２回注入される。１回目は、ゲート電極１７１をマスクとして不純物イオンが注入される時で、２回目は、ゲート電極１３１をマスクとして不純物イオンが注入される時である。

【0062】

従って、ソース／ドレイン領域１７５においてコンタクト部１３６と接触する部分（領域）の不純物濃度は、その外側のコンタクト部１３６と接しない部分の不純物濃度よりも高くなる。このように、コンタクト部１３６と接する部分には高濃度の不純物イオンが注入され低抵抗されるため、コンタクト抵抗が低くなるという効果がある。

【0063】

導体からなる相互接続部１８１に関しても同様の変更が可能である。つまり、導体からなる相互接続部１８１を用いずに、コンタクト部１５２を使用して、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７２と、低抵抗酸化物半導体領域１５１とを接続することも可能である。

【0064】

コンタクト部１５２は、低抵抗酸化物半導体領域１５１に含まれている。コンタクト部１５２は、絶縁膜１１９及び１１７を貫通して、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７２の上面に接触し、直接接続されている。ソース／ドレイン領域１７２は、第１酸化物半導体ＴＦＴ１７０のチャネル領域１７３に隣接する低抵抗領域に含まれている。ソース／ドレイン領域１７２においてコンタクト部１５２と接触する部分は、不純物イオンが２回注入される。１回目は、ゲート電極１７１をマスクとして不純物イオンが注入される時で、２回目は、ゲート電極１３１をマスクとして不純物イオンが注入される時である。

【0065】

従って、ソース／ドレイン領域１７２においてコンタクト部１５２と接触する部分（領域）の不純物濃度は、その外側のコンタクト部１５２と接しない部分の不純物濃度よりも高くなる。このように、コンタクト部１５２と接する部分には高濃度の不純物イオンが注入され低抵抗されるため、コンタクト抵抗が低くなるという効果がある。

【0066】

アノード電極１６３は、平坦化膜１６１及び絶縁膜１２２、１２１を貫通するコンタクト部１６６を含み、コンタクト部１６６は、低抵抗酸化物半導体領域１５１の上面と接触し、直接接続されている。このように、アノード電極１６３は、コンタクト部１６６によって低抵抗酸化物半導体領域１５１に接続されている。

【0067】

アノード電極１６３と領域１５１とが直接接続される。アノード電極１６３は、ＩＴＯと、反射率の高いアルミニウムや銀のような金属材料との積層膜が用いられるため、この直接接続部はＩＴＯと低抵抗酸化物半導体領域１５１とが接する構造となる。ＩＴＯと低抵抗酸化物半導体とはお互いに類似した物性を有するので、良好なコンタクト特性が得られる。

【0068】

図４Ｂでは、ソース／ドレイン電極１８５とアノード電極１６３が異なる２層での金属で形成されている。他の例において、アノード電極をソース／ドレイン電極と同一の層の金属で形成することも可能である。この場合、プロセス行程を削減でき、低コスト化に有効である。また、図４Ａに比べて、図４Ｂではコンタクトホールの数が少なく省面積化できるので、ＯＬＥＤパネルの高精細化にも有利である。

【0069】

図６は、図２に示す画素回路から抽出された一部の構成要素を示す。具体的には、図６は、駆動トランジスタＴ１、駆動トランジスタＴ１のゲートにソース／ドレインが接続されているスイッチトランジスタＴ４、保持容量素子Ｃｓｔ、そしてＯＬＥＤ素子Ｅ１を示す。図３の構成との相違は、スイッチトランジスタＴ４のソース／ドレインと駆動トランジスタＴ１のソース／ドレインとは接続されていない点である。

【0070】

図７Ａは、図６に示す回路素子のデバイス構造を模式的に示す断面図である。第１酸化物半導体ＴＦＴ１７０は、駆動トランジスタＴ１であり、第２酸化物半導体ＴＦＴ１４０はスイッチトランジスタＴ４である。アノード電極１６３は、ＯＬＥＤ素子Ｅ１のアノード電極である。以下においては、図４Ａに示す構成例との相違を主に説明する。

【0071】

第２酸化物半導体ＴＦＴ１４０は、図４Ａに示す第２酸化物半導体ＴＦＴ１３０のトップゲート電極１３１に代えて、トップゲート電極１４１を含む。また、チャネル領域１３３、ソース／ドレイン領域１３４、１３５に代えて、チャネル領域１４３、ソース／ドレイン領域１４４、１４５を含む。これらは、それぞれ、酸化物半導体領域１４２の一部である。また、ソース／ドレイン電極２１５がソース／ドレイン電極１８５に代えて存在し、ソース／ドレイン電極２１１が相互接続部１８７に代えて存在する。第２酸化物半導体ＴＦＴ１４０は、トップゲート電極１４１に代えて又は加えて、ボトムゲート電極を含んでもよい。

【0072】

ソース／ドレイン電極２１５は、絶縁膜１２２、１２１を貫通するコンタクト部２１６を含む。コンタクト部２１６は、ソース／ドレイン領域１４５の上面に接触する。ソース／ドレイン電極２１１は、絶縁膜１２２、１２１を貫通するコンタクト部２１２を含む。コンタクト部２１２は、ソース／ドレイン領域１４４の上面に接触する。第２酸化物半導体ＴＦＴ１４０の構成要素に対して、それぞれ、第２酸化物半導体ＴＦＴ１３０の対応要素と同様の材料及び製造方法を適用し得る。

【0073】

例えば、低抵抗酸化物半導体領域１５１は、酸化物半導体領域１４２と同一の酸化物半導体層に含まれる。低抵抗酸化物半導体領域１５１は、低抵抗領域１４４、１４５と同一材料で構成され得る。これらは、同一の成膜、パターニング、低抵抗化処理によって同時に形成され得る。

【0074】

図８は、図７Ａに示されるいくつかの構成要素を示す平面図である。第１酸化物半導体ＴＦＴ１７０のトップゲート電極１７１は破線で示されており、同様の破線で示す導体膜３０１の一部であり、その一部はチャネル領域１７３（図８で不図示）と重なる。導体膜３０１と低抵抗酸化物半導体領域１５１とは、図７Ａに示す絶縁膜１１９を挟み、これらによって容量素子Ｃ１が構成されている。

【0075】

導体膜３０１は、相互接続部３５４によって、第２酸化物半導体ＴＦＴ１４０のソース／ドレイン領域１４５と接続されている。相互接続部３５４は、ソース／ドレイン電極２１５、コンタクト部２１６に加えて、コンタクト部２２１を含む。コンタクト部２２１は、絶縁膜１２２、１２１、絶縁膜１１９を貫通する。低抵抗酸化物半導体領域１５１の端面とコンタクト部２２１との間には絶縁膜１２１が存在する。

【0076】

導体膜３５２の一部であって、第２酸化物半導体ＴＦＴ１４０のチャネル領域１４３と重なる部分がトップゲート電極１４１を構成する。酸化物半導体の低抵抗領域３２５の一部が、第２酸化物半導体ＴＦＴ１４０のソース／ドレイン領域１４５を構成している。

【0077】

図７Ａでは、導体からなる相互接続部１８１を用いた構造を示す。他の例として、図７Ｂに示すように、導体からなる相互接続部１８１を用いずにコンタクト部１５２を使用して、第１酸化物半導体ＴＦＴ１７０のソース／ドレイン領域１７２と、低抵抗酸化物半導体領域１５１とを接続することも可能である。図７Ｂのコンタクト部１５２の構成及び効果は、図４Ｂを参照した説明の構造は、図４Ｂを参照して説明した通りである。

【0078】

また、アノード電極１６３は、平坦化膜１６１及び絶縁膜１２２、１２１を貫通するコンタクト部１６６を含み、コンタクト部１６６は、低抵抗酸化物半導体領域１５１の上面と接触し、直接接続されている。このように、アノード電極１６３は、コンタクト部１６６によって低抵抗酸化物半導体領域１５１に接続されている。コンタクト部１６６の構成及び効果は、図４Ｂを参照して説明した通りである。

【0079】

図９は、薄膜トランジスタ回路の他の構成例を示す。図９は、シフトレジスタの１段に含まれる回路の一部を示す。シフトレジスタは、例えば、走査ドライバ３１や３２に組み込まれ得る。シフトレジスタは、Ｎ型トランジスタＳＴ１からＳＴ４、及び、容量素子Ｃｂ１を含む。電位ＶＧＨは、高電源電位であり、電位ＶＧＬは低電源電位である。信号ＳＴは、スタートパルス又は前段からの出力である。信号ＯＵＴ１は、出力である。信号ＯＵＴ２は次段からの出力を帰還させる信号である。信号ＣＫはクロック信号であり、信号ＸＣＫは反転クロック信号である。

【0080】

図９に示す回路において、トランジスタＳＴ１は、主に負ゲートバイアスが印加されるトランジスタである。トランジスタＳＴ２からＳＴ４は主に正ゲートバイアスが印加されるトランジスタである。容量素子Ｃｂ１は、ブートストラップ容量素子である。

【0081】

図７Ａを参照したトランジスタ及び容量素子の説明が、トランジスタＳＴ１、ＳＴ２及び容量素子Ｃｂ１に対して適用され得る。具体的には、第１酸化物半導体ＴＦＴ１７０はトランジスタＳＴ１に、第２酸化物半導体ＴＦＴ１４０はトランジスタＳＴ２に、容量素子Ｃ１は、ブートストラップ容量素子Ｃｂ１に対応する。ただし、ＯＬＥＤ素子Ｅ１のためのアノード電極１６３や画素定義層１６７は除かれる。

【0082】

図１０は、図９のトランジスタＳＴ１、ＳＴ２及びブートストラップ容量素子Ｃｂ１にそれぞれ対応する、図７Ａに示す酸化物半導体ＴＦＴ１７０、１４０及び容量素子Ｃ１の構成を模式的に示す平面図である。図８に示す構成例と同一の符号の構成要素は、共通の構成要素を示す。図１０と図８の間において、共通の構成要素は異なる形状を有し得る。

【0083】

ブートストラップ容量素子Ｃｂ１に対応する容量素子Ｃ１は、低抵抗酸化物半導体領域１５１と、第１酸化物半導体ＴＦＴ１７０のトップゲート電極１７１（図１０で不図示）を含む導体膜５０１の一部との間に構成されている。相互接続部３５４は、コンタクト部５２１を介して導体膜５０１と接続されている。コンタクト部５２１は、低抵抗酸化物半導体領域１５１の外側に存在し、絶縁膜１２２、１２１、１１９を貫通して導体膜５０１の上面と接触している。導体膜５０１の全域が、積層方向において低抵抗酸化物半導体領域１５１と対向してもよい。

【0084】

ブートストラップ容量素子Ｃｂ１の一方電極を、第２酸化物半導体領域１３２と同一酸化物半導体層の低抵抗酸化物半導体領域１５１で構成することで、シフトレジスタの回路面積を小さくすることができる。

【0085】

なお、図２から図１０を参照して説明した構成それぞれにおいて、第１酸化物半導体ＴＦＴ及び第２酸化物半導体ＴＦＴの半導体領域を、酸化物半導体と異なる半導体材料、例えば、ポリシリコンで構成することができる。

【0086】

図１１は、薄膜トランジスタ回路の他の構成例を示す。図１１は、駆動トランジスタとしてＰ型トランジスタを使用する画素回路の一部の構成要素を示す。具体的には、図１１は、Ｐ型駆動トランジスタＴ１１、駆動トランジスタＴ１１のゲートとドレインとの間に接続されているＮ型スイッチトランジスタＴ１２、駆動トランジスタＴ１１のゲートとソースとの間に保持容量素子Ｃｓｔ２を示す。画素回路の全体は、例えば、図２に示す画素回路構成において、トランジスタＴ１、Ｔ２及び保持容量素子Ｃｓｔをそれぞれ、トランジスタＴ１１、Ｔ１２及び保持容量素子Ｃｓｔ２に入れ替えた構成を有する。

【0087】

図１２は、図１１に示す回路素子のデバイス構造を模式的に示す断面図である。ポリシリコンＴＦＴ５７０は、駆動トランジスタＴ１１であり、第２酸化物半導体ＴＦＴ１３０はスイッチトランジスタＴ１２である。容量素子Ｃ５は保持容量素子Ｃｓｔ２である。以下において、図４Ａに示す構成例との相違を主に説明する。

【0088】

図１２に示す構成例において、図４Ａに示す構成例と比較して、第１酸化物半導体ＴＦＴ１７０が、低温ポリシリコンＴＦＴ５７０に置き換えられている。また、アノード電極１６３がアノード電極５６３に置き換えられている。アノード電極５６３は、コンタクト部５６５を含み、コンタクト部５６５は、絶縁膜１６１を貫通して、相互接続部１８７の上面に接触している。

【0089】

低温ポリシリコンＴＦＴ５７０は、ポリシリコン領域５７２と、ポリシリコン領域５７２より上層のトップゲート電極５７１と、積層方向においてトップゲート電極５７１とポリシリコン領域５７２との間に存在するゲート絶縁膜を含む。ゲート絶縁膜は、絶縁膜１１７の一部である。ゲート絶縁膜は、トップゲート電極５７１の下面及びポリシリコン領域５７２の上面それぞれに接触して挟まれている。トップゲート電極５７１は、絶縁膜１１９に覆われている。絶縁膜１１９の一部は、トップゲート電極５７１上に接触して形成されている。なお、低温ポリシリコンＴＦＴ５７０は、トップゲート電極５７１に加えてボトムゲート電極を含んでもよい。

【0090】

ポリシリコン領域５７２は、ソース／ドレイン領域５７４、５７５と、ソース／ドレイン領域５７４、５７５の間のチャネル領域５７３とを含む。ソース／ドレイン領域５７４、５７５はチャネル領域５７３より低抵抗である。ソース／ドレイン領域５７４、５７５はそれぞれ異なる低抵抗領域に含まれ、チャネル領域５７３は高抵抗領域に含まれる。チャネル領域５７３は、積層方向において、ゲート絶縁膜を挟んで、トップゲート電極５７１に覆われている。

【0091】

容量素子Ｃ５は、低抵抗酸化物半導体領域１５１と、低温ポリシリコンＴＦＴ５７０のトップゲート電極５７１との間に構成されている。低抵抗酸化物半導体領域１５１は、トップゲート電極５７１より上層に位置し、それらに間に絶縁膜１１９の一部が存在する。絶縁膜１１９は、低抵抗酸化物半導体領域１５１及びトップゲート電極５７１の上面に接触している。

【0092】

トップゲート電極５７１の材料は、トップゲート電極１７１の説明が適用され得る。ポリシリコン領域５７２は、ポリシリコンで構成されている。アモルファスシリコン膜をレーザアニールして、低温ポリシリコン膜を形成することができる。ソース／ドレイン領域５７４、５７５は、例えば、トップゲート電極５７１をマスクとして、絶縁膜１１７を介して不純物イオンを注入することで形成することができる。

【0093】

図１３は、図１２に示されるいくつかの構成要素を示す平面図である。低温ポリシリコンＴＦＴ５７０のトップゲート電極５７１は破線で示されており、同様の破線で示す導体膜５９１の一部である。その一部は、導体膜５９１のチャネル領域５７３（図１３で不図示）と重なる領域である。図１３の例において、チャネル領域はカーブしている部分を含む。酸化物半導体ＴＦＴ及び低温ポリシリコンＴＦＴのチャネル領域は、直線状、曲線状又はこれらを組み合わせたような様々な形状を有することができる。

【0094】

導体膜５９１と低抵抗酸化物半導体領域１５１とは、図１２に示す絶縁膜１１９を挟み、これらによって容量素子Ｃ５が構成されている。導体膜５９１は、相互接続部５９４によって、第２酸化物半導体ＴＦＴ１３０のソース／ドレイン領域１３５と接続されている。図１３の例において、導体膜５９１の全域が、積層方向において、低抵抗酸化物半導体領域１５１と対向している。他の例において、導体膜５９１又はトップゲート電極５７１の一部が、低抵抗酸化物半導体領域１５１の外側に存在してもよい。

【0095】

相互接続部５９４は、ソース／ドレイン電極１８５、コンタクト部１８６に加えて、コンタクト部５９２を含む。コンタクト部５９２は、絶縁膜１２２、１２１、絶縁膜１１９を貫通して、導体膜５９１の上面と接触する。低抵抗酸化物半導体領域１５１の開口の端面とコンタクト部５９２との間には絶縁膜１２１が存在する。導体膜５９１の一部は、低抵抗酸化物半導体領域１５１と、平面視において重ならず、その外側に存在してもよい。例えば、コンタクト部５９２は、低抵抗酸化物半導体領域１５１の外側で導体膜５９１と接触してもよい。

【0096】

ポリシリコン膜の低抵抗領域５９３の一部が、低温ポリシリコンＴＦＴ５７０のソース／ドレイン領域５７５を構成している。図１２を参照して説明したように、コンタクト部１８８、１８９を含む相互接続部１８７を介して、ソース／ドレイン領域１３４、５７５が接続されている。

【0097】

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

【符号の説明】

【0098】

１３０、１４０、１７０ 酸化物半導体ＴＦＴ、５７０ 低温ポリシリコンＴＦＴ、１１３ 絶縁基板、１１５、１１７、１１９、１２１、１２２ 絶縁膜、１３１、１７１、１４１、５７１ ゲート電極、１３２、１７２、１４２ 酸化物半導体領域、１３３、１７３ チャネル領域、１３４、１３５、１７４、１７５ ソース／ドレイン領域、Ｃｓｔ 保持容量素子、Ｃ１、Ｃ５ 容量素子、Ｅ１ ＯＬＥＤ素子、Ｔ１～Ｔ６、ＳＴ１～ＳＴ４、Ｔ１２、Ｔ１１ トランジスタ

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】