特開2024-778 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ 東芝メモリ株式会社の特許一覧

特開2024-778半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10A
10B
10C
10D
10E
10F
10G
10H
10I
10J
10K
10L
10M
10N
10O
10P
11
12A
12B
12C
12D
12E
12F
12G
12H
12I
12J
12K
12L
12M
12N
12O
12P
13A
13B
13C
13D
13E
13F
13G
13H
13I
13J
13K
13L
13M
13N
13O
13P
14
15
16
17

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000778

(43)【公開日】2024-01-09

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H10B 43/50 20230101AFI20231226BHJP

H10B 43/27 20230101ALI20231226BHJP

H01L 21/336 20060101ALI20231226BHJP

H01L 21/768 20060101ALI20231226BHJP

【ＦＩ】

H01L27/11575

H01L27/11582

H01L29/78 371

H01L21/90 B

H01L21/90 A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022099675

(22)【出願日】2022-06-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】山本諒太郎

(72)【発明者】

【氏名】清水公志郎

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033JJ19

5F033KK19

5F033NN12

5F033NN19

5F033NN33

5F033QQ09

5F033QQ10

5F033QQ13

5F033QQ21

5F033QQ23

5F033QQ24

5F033QQ35

5F033QQ38

5F033QQ39

5F033RR04

5F033RR06

5F033SS04

5F033TT02

5F033TT07

5F033VV16

5F083EP18

5F083EP23

5F083EP33

5F083EP76

5F083GA09

5F083GA10

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083LA16

5F083LA21

5F083MA06

5F083MA16

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】ワード線に対するコンタクト領域の面積を低減することが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、第１の方向に互いに離間して積層された複数の第１の導電層２１ａを含む第１の積層部分２０ａであって、階段状の第１の端部を有する第１の階段部分２０ａｓを含む第１の積層部分と、第１の積層部分の上層側に設けられ且つ第１の方向に互いに離間して積層された複数の第２の導電層２１ｂを含む第２の積層部分２０ｂであって、第１の階段部分の上方に位置し且つ階段状の第２の端部を有する第２の階段部分２０ｂｓを含む第２の積層部分とを含む積層体２０と、積層体内を第１の方向に延伸する半導体層を含むピラー構造と、第２の階段部分を貫通し、複数の第１の導電層の１つの部分であって第１の階段部分に含まれる部分に接続された第１のコンタクト６１と、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１の方向に互いに離間して積層された複数の第１の導電層を含む第１の積層部分であって、階段状の第１の端部を有する第１の階段部分を含む第１の積層部分と、前記第１の積層部分の上層側に設けられ且つ前記第１の方向に互いに離間して積層された複数の第２の導電層を含む第２の積層部分であって、前記第１の階段部分の上方に位置し且つ階段状の第２の端部を有する第２の階段部分を含む第２の積層部分と、を含む積層体と、
前記積層体内を前記第１の方向に延伸する半導体層を含むピラー構造と、
前記第２の階段部分を貫通し、前記複数の第１の導電層の１つの部分であって前記第１の階段部分に含まれる部分に接続された第１のコンタクトと、
を備えることを特徴とする半導体記憶装置。

【請求項2】

前記複数の第２の導電層の１つの部分であって前記第２の階段部分に含まれる部分に接続された第２のコンタクトをさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

前記第１のコンタクトは、前記複数の第２の導電層の前記１つを貫通する
ことを特徴とする請求項２に記載の半導体記憶装置。

【請求項4】

前記第１の積層部分は、階段状の第３の端部を有する第３の階段部分をさらに含み、
前記第２の積層部分は、前記第３の階段部分の上方に位置し且つ階段状の第４の端部を有する第４の階段部分をさらに含み、
前記複数の第２の導電層の１つの部分であって前記第４の階段部分に含まれる部分に接続された第２のコンタクトをさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。

【請求項5】

前記階段状の第１の端部は、複数の第１の立ち上がり部と、前記複数の第１の立ち上がり部の中の最上の第１の立ち上がり部を除いた前記複数の第１の立ち上がり部の上端から前記第１の方向に垂直な平面に対して略平行に延伸する複数の第１のテラス部とによって規定され、
前記階段状の第２の端部は、複数の第２の立ち上がり部と、前記複数の第２の立ち上がり部の中の最上の第２の立ち上がり部を除いた前記複数の第２の立ち上がり部の上端から前記第１の方向に垂直な平面に対して略平行に延伸する複数の第２のテラス部とによって規定され、
前記第１の方向から見て、前記複数の第１の立ち上がり部の位置と前記複数の第２の立ち上がり部の位置とは互いにずれている
ことを特徴とする請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体基板上に複数のメモリセルが積層された３次元型のＮＡＮＤ型不揮発性メモリでは、複数のワード線に対するコンタクト領域（階段領域）の面積を低減することが望まれている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１４８０７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ワード線に対するコンタクト領域（階段領域）の面積を低減することが可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、第１の方向に互いに離間して積層された複数の第１の導電層を含む第１の積層部分であって、階段状の第１の端部を有する第１の階段部分を含む第１の積層部分と、前記第１の積層部分の上層側に設けられ且つ前記第１の方向に互いに離間して積層された複数の第２の導電層を含む第２の積層部分であって、前記第１の階段部分の上方に位置し且つ階段状の第２の端部を有する第２の階段部分を含む第２の積層部分と、を含む積層体と、前記積層体内を前記第１の方向に延伸する半導体層を含むピラー構造と、前記第２の階段部分を貫通し、前記複数の第１の導電層の１つの部分であって前記第１の階段部分に含まれる部分に接続された第１のコンタクトと、を備える。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体記憶装置の全体的な配置構成を模式的に示した図である。

【図2】第１の実施形態に係る半導体記憶装置のメモリ領域の構成を模式的に示した平面パターン図である。

【図3】第１の実施形態に係る半導体記憶装置のメモリ領域の構成を模式的に示した断面図である。

【図4】第１の実施形態に係る半導体記憶装置の階段領域の構成を模式的に示した平面パターン図である。

【図5】第１の実施形態に係る半導体記憶装置の階段領域の構成を模式的に示した断面図である。

【図6】第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。

【図7】第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。

【図8】第１の実施形態に係る半導体記憶装置のコンタクトを含む領域の詳細な構成を模式的に示した断面図である。

【図9】第１の実施形態に係る半導体記憶装置のコンタクトを含む領域の詳細な構成を模式的に示した断面図である。

【図10A】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10B】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10C】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10D】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10E】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10F】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10G】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10H】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10I】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10J】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10K】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10L】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10M】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10N】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10O】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図10P】第１の実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した断面図である。

【図11】第１の実施形態に係る半導体記憶装置の第１の製造方法によって得られる階段領域の構成を模式的に示した平面パターン図である。

【図12A】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12B】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12C】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12D】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12E】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12F】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12G】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12H】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12I】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12J】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12K】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12L】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12M】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12N】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12O】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図12P】第１の実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した断面図である。

【図13A】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13B】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13C】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13D】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13E】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13F】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13G】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13H】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13I】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13J】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13K】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13L】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13M】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13N】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13O】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図13P】第１の実施形態に係る半導体記憶装置の第３の製造方法の一部を模式的に示した断面図である。

【図14】第１の実施形態に係る半導体記憶装置の変形例における階段領域の構成を模式的に示した平面パターン図である。

【図15】第２の実施形態に係る半導体記憶装置の全体的な配置構成を模式的に示した図である。

【図16】第２の実施形態に係る半導体記憶装置の階段領域の構成を模式的に示した平面パターン図である。

【図17】第２の実施形態に係る半導体記憶装置の階段領域の構成を模式的に示した断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

（第１の実施形態）
図１は、第１の実施形態に係る不揮発性の半導体記憶装置の全体的な配置構成を模式的に示した図である。なお、図に示したＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交する方向である。

【0009】

図１に示した半導体記憶装置はメモリ領域１００及び階段領域２００を含んでおり、メモリ領域１００及び階段領域２００は同一の半導体基板上に設けられている。

【0010】

メモリ領域１００には、３次元構造を有するＮＡＮＤ型の不揮発性メモリセルアレイが設けられている。具体的には、半導体基板上に複数のＮＡＮＤストリングが設けられている。各ＮＡＮＤストリングは、半導体基板に対して垂直な方向（Ｚ方向）に配列された複数のメモリセル及び複数の選択トランジスタによって構成されている。

【0011】

階段領域２００は、メモリ領域１００に隣接して設けられている。後述するように、階段領域２００には、メモリ領域１００に信号を供給するための複数のコンタクトが設けられている。

【0012】

図２はメモリ領域１００の構成を模式的に示した平面パターン図であり、図３はメモリ領域１００の構成を模式的に示した断面図である。図４は階段領域２００の構成を模式的に示した平面パターン図であり、図５は階段領域２００の構成を模式的に示した断面図である。

【0013】

メモリ領域１００及び階段領域２００では、半導体基板１０上に、積層体２０、複数のピラー構造３０ａ、複数のピラー構造３０ｂ、複数の区画構造４０ａ、複数の区画構造４０ｂ、絶縁領域５０、並びに複数のコンタクト６１及び６２が設けられている。

【0014】

積層体２０は、第１の積層部分２０ａと、第２の積層部分２０ｂと、中間部分２０ｃとを含んでいる。

【0015】

第１の積層部分２０ａは、Ｚ方向に互いに離間して積層された複数の導電層２１ａを含んでいる。具体的には、第１の積層部分２０ａは、Ｚ方向に交互に積層された複数の導電層２１ａ及び複数の絶縁層２２ａを含んでいる。

【0016】

第２の積層部分２０ｂは、第１の積層部分２０ａの上層側に設けられ、Ｚ方向に互いに離間して積層された複数の導電層２１ｂを含んでいる。具体的には、第２の積層部分２０ｂは、Ｚ方向に交互に積層された複数の導電層２１ｂ及び複数の絶縁層２２ｂを含んでいる。

【0017】

なお、以下の説明では、導電層２１ａ及び導電層２１ｂを単に導電層２１と呼ぶこともあり、絶縁層２２ａ及び絶縁層２２ｂを単に絶縁層２２と呼ぶこともある。

【0018】

各導電層２１は、ＮＡＮＤストリングに対するワード線又は選択ゲート線として機能する。各絶縁層２２は、隣接する導電層２１間を絶縁する機能を有している。導電層２１はタングステン等の金属材料で形成されており、絶縁層２２はシリコン酸化物等の絶縁材料で形成されている。

【0019】

複数の導電層２１ａのうち、最下層の導電層２１ａを含む下層側の１以上の導電層２１ａは下部選択ゲート線として機能し、上層側に設けられた複数の導電層２１ａはワード線として機能する。また、複数の導電層２１ｂのうち、最上層の導電層２１ｂを含む上層側の１以上の導電層２１ｂは上部選択ゲート線として機能し、下層側に設けられた複数の導電層２１ｂはワード線として機能する。

【0020】

中間部分２０ｃは、第１の積層部分２０ａと第２の積層部分２０ｂとの間に位置し、絶縁材料で形成されている。

【0021】

第１の積層部分２０ａは、階段状の第１の端部を有する第１の階段部分２０ａｓを含んでいる。階段状の第１の端部は、複数の立ち上がり部２０ａｒと、最上の立ち上がり部を除いた複数の立ち上がり部２０ａｒの上端からＸＹ平面（Ｚ方向に対して垂直な平面）に対して略平行に延伸する複数のテラス部２０ａｔとによって規定される。第１の階段部分２０ａｓは、第１の積層部分２０ａのうち階段状の第１の端部の直下に位置する部分に対応する。

【0022】

第２の積層部分２０ｂは、第１の階段部分２０ａｓの上方に位置し且つ階段状の第２の端部を有する第２の階段部分２０ｂｓを含んでいる。階段状の第２の端部は、複数の立ち上がり部２０ｂｒと、最上の立ち上がり部を除いた複数の立ち上がり部２０ｂｒの上端からＸＹ平面（Ｚ方向に対して垂直な平面）に対して略平行に延伸する複数のテラス部２０ｂｔとによって規定される。第２の階段部分２０ｂｓは、第２の積層部分２０ｂのうち階段状の第２の端部の直下に位置する部分に対応する。

【0023】

Ｚ方向から見て、第１の階段部分２０ａｓのパターンと第２の階段部分２０ｂｓのパターンとは互いにずれている。すなわち、Ｚ方向から見て、複数の立ち上がり部２０ａｒの位置と複数の立ち上がり部２０ｂｒの位置とはＸ方向で互いにずれている。立ち上がり部２０ａｒのＸ方向のピッチと立ち上がり部２０ｂｒのＸ方向のピッチとは互いに略等しく、立ち上がり部２０ａｒの位置と立ち上がり部２０ｂｒの位置とはＸ方向で略半ピッチずれている。

【0024】

なお、本明細書では、テラス部（テラス面）２０ａｔ及びテラス部（テラス面）２０ｂｔが向いた方向を上方向と規定する。

【0025】

複数のピラー構造３０ａは、メモリ領域１００に設けられている。ピラー構造３０ａのそれぞれは、積層体２０内をＺ方向に延伸し、Ｚ方向に延伸する半導体層及び半導体層の側面を囲む電荷蓄積層を含んでいる。

【0026】

ピラー構造３０ａは複数の導電層２１及び複数の絶縁層２２に囲まれており、ピラー構造３０ａとピラー構造３０ａを囲む複数の導電層２１とによってＮＡＮＤストリングが形成される。より具体的には、ワード線として機能する導電層２１と、ピラー構造３０ａのワード線として機能する導電層２１に囲まれた部分とによってメモリセルが形成される。また、選択ゲート線として機能する導電層２１と、ピラー構造３０ａの選択ゲート線として機能する導電層２１に囲まれた部分とによって選択トランジスタが形成される。

【0027】

図６及び図７は、導電層２１とピラー構造３０ａとによって形成されるメモリセル部の詳細な構成を模式的に示した断面図である。図６はＺ方向に対して平行な方向の断面図であり、図７はＺ方向に対して垂直な方向の断面図である。

【0028】

ピラー構造３０ａは、半導体層３１、トンネル絶縁層３２、電荷蓄積層３３、ブロック絶縁層３４及びコア絶縁層３５を含んでいる。半導体層３１、トンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４はいずれも円筒状の形状を有し、コア絶縁層３５は円柱状の形状を有している。具体的には、半導体層３１がコア絶縁層３５の側面を囲み、トンネル絶縁層３２が半導体層３１の側面を囲み、電荷蓄積層３３がトンネル絶縁層３２の側面を囲み、ブロック絶縁層３４が電荷蓄積層３３の側面を囲んでいる。

【0029】

例えば、半導体層３１はシリコンで形成され、トンネル絶縁層３２はシリコン酸化物で形成され、電荷蓄積層３３はシリコン窒化物で形成され、ブロック絶縁層３４はシリコン酸化物で形成され、コア絶縁層３５はシリコン酸化物で形成されている。

【0030】

複数のピラー構造３０ｂは、階段領域２００に設けられている。ピラー構造３０ｂのそれぞれは、積層体２０及び積層体２０を覆う絶縁領域５０内をＺ方向に延伸している。ピラー構造３０ｂの基本的な構造は、図６及び図７に示したピラー構造３０ａの構造と同じである。ピラー構造３０ｂは、後述するリプレース処理の際に、階段領域２００の積層体２０を支える機能を有している。なお、ピラー構造３０ｂは、円柱状のシリコン酸化物の単体で形成することも可能である。

【0031】

複数の区画構造４０ａは、メモリ領域１００に設けられている。区画構造４０ａのそれぞれは積層体２０内をＸ方向及びＺ方向に延伸しており、複数の区画構造４０ａによって積層体２０がＹ方向で複数の部分に分断されている。区画構造４０ａによって分断された積層体２０の各部分は、例えば、データの消去単位となる１つのブロックを形成する。

【0032】

複数の区画構造４０ｂは、階段領域２００に設けられている。区画構造４０ｂのそれぞれは、メモリ領域１００に設けられた対応する区画構造４０ａから延伸しており、区画構造４０ｂそれぞれの基本的な構造は、メモリ領域１００に設けられた区画構造４０ａの構造と同じである。すなわち、区画構造４０ｂのそれぞれは、積層体２０内をＸ方向及びＺ方向に延伸している。

【0033】

絶縁領域５０は、シリコン酸化物及びシリコン窒化物等の絶縁材料で形成され、積層体２０を覆っている。

【0034】

複数のコンタクト６１は、導電材料で形成され、第１の積層部分２０ａに含まれる複数の導電層２１ａに接続されている。最下層の導電層２１ａに接続されたコンタクト６１を除く複数のコンタクト６１は、第２の階段部分２０ｂｓを貫通して、最下層の導電層２１ａを除く複数の導電層２１ａに接続されている。また、最上層の導電層２１ａに接続されたコンタクト６１を除く複数のコンタクト６１は、導電層２１ａの第１の階段部分２０ａｓに含まれる部分に接続されている。したがって、最下層の導電層２１ａに接続されたコンタクト６１及び最上層の導電層２１ａに接続されたコンタクト６１を除く複数のコンタクト６１は、第２の階段部分２０ｂｓを貫通して、導電層２１ａの第１の階段部分２０ａｓに含まれる部分に接続されている。

【0035】

複数のコンタクト６２は、導電材料で形成され、第２の積層部分２０ｂに含まれる複数の導電層２１ｂに接続されている。最上層の導電層２１ｂに接続されたコンタクト６２を除く複数のコンタクト６２は、導電層２１ｂの第２の階段部分２０ｂｓに含まれる部分に接続されている。

【0036】

図４及び図５に示すように、コンタクト６１は、最上層の導電層２１ｂを除いて、コンタクト６２が接続された導電層２１ｂを貫通している。すなわち、コンタクト６１は、最上のテラス部２０ｂｔを除いて、コンタクト６２が接続されたテラス部２０ｂｔを貫通している。また、Ｚ方向から見て、コンタクト６１及びコンタクト６２はＸ方向に延伸する同一ライン上に交互に配置されている。

【0037】

すでに述べたように、階段領域２００には複数のピラー構造３０ｂも設けられている。ピラー構造３０ｂは、第１の階段部分２０ａｓ及び第２の階段部分２０ｂｓを貫通している。図４に示すように、複数のピラー構造３０ｂは、コンタクト６１及びコンタクト６２が配列された中央のライン上に加えて、コンタクト６１及び６２が配列されていない２つのライン（中央のラインを挟む２つのライン）上に配列されている。

【0038】

図８及び図９は、コンタクト６１を含む領域の詳細な構成を模式的に示した断面図である。図８はＺ方向に対して平行な方向の断面図であり、図９はＺ方向に対して垂直な方向の断面図である。

【0039】

コンタクト６１は、第２の積層部分２０ｂに含まれる導電層２１ｂとは電気的に絶縁される。そのため、導電材料で形成されたコンタクト６１の側面を囲むように絶縁材料で形成された絶縁部分６３が設けられている。絶縁部分６３によって、コンタクト６１と導電層２１ｂとが電気的に絶縁される。

【0040】

以上のように、本実施形態では、第１の階段部分２０ａｓの上方に第２の階段部分２０ｂｓが設けられており、コンタクト６１が第２の階段部分２０ｂｓを貫通して第１の階段部分２０ａｓの導電層２１ａに接続されている。そのため、階段領域２００の面積を減少させることが可能である。

【0041】

また、コンタクト６２が第２の階段部分２０ｂｓの導電層２１ｂに接続されており、コンタクト６２が接続された導電層２１ｂをコンタクト６１が貫通しているため、効果的に階段領域２００の面積を減少させることが可能となる。

【0042】

また、本実施形態では、Ｚ方向から見て、第１の階段部分２０ａｓのパターンと第２の階段部分２０ｂｓのパターンとがＸ方向で互いにずれている。したがって、Ｘ方向のずれ量を調整することで、テラス部２０ａｔの中央（Ｘ方向の中央）にコンタクト６１を位置させ、テラス部２０ｂｔの中央（Ｘ方向の中央）にコンタクト６２を位置させることも可能である。

【0043】

次に、本実施形態に係る不揮発性の半導体記憶装置の製造方法を説明する。

【0044】

図１０Ａ～図１０Ｐは、本実施形態の第１の製造方法を模式的に示した断面図である。また、図１１は、本実施形態の第１の製造方法によって得られる階段領域の構成を模式的に示した平面パターン図である。

【0045】

まず、図１０Ａに示すように、階段状の端部を含んで絶縁層２２ａ及び犠牲層２３ａが交互に積層された予備的な第１の積層部分２０ａｐを形成する。絶縁層２２ａにはシリコン酸化物が用いられ、犠牲層２３ａにはシリコン窒化物が用いられる。続いて、予備的な第１の積層部分２０ａｐを覆うように、ｄＴＥＯＳシリコン酸化物を用いた絶縁領域５０を形成する。なお、絶縁領域５０には図５に示した中間部分２０ｃも含まれているものとする。

【0046】

次に、図１０Ｂに示すように、絶縁領域５０、絶縁層２２ａ及び犠牲層２３ａを貫通する下層ピラー構造３０Ｌを形成する。

【0047】

なお、図１０Ｂでは、便宜上、１つの下層ピラー構造３０Ｌのみを図示しているが、実際には複数の下層ピラー構造３０Ｌが形成される。また、図１０Ｃ以降の図では、ピラー構造の図示は省略されている。後述する第２の製造方法及び第３の製造方法についても同様である。

【0048】

次に、図１０Ｃの工程を行う。なお、図１０Ｃ以降の工程では、図１０Ｂの破線から左側の領域を図示する。図１０Ｃの工程では、リプレース処理を行う。具体的には、犠牲層２３ａを除去して空隙を形成した後、空隙をタングステン等の金属材料で埋めて導電層２１ａを形成する。これにより、導電層２１ａ及び絶縁層２２ａが交互に積層された第１の積層部分２０ａが形成される。

【0049】

次に、図１０Ｄに示すように、絶縁領域５０上にマスクパターン７１を形成する。

【0050】

次に、図１０Ｅに示すように、マスクパターン７１をマスクとして用いて絶縁領域５０をエッチングし、導電層２１ａに達するホール７２を形成する。さらに、マスクパターン７１を除去する。

【0051】

次に、図１０Ｆに示すように、ホール７２をタングステン等の金属材料で埋めてコンタクト６１の下部分６１Ｌを形成する。

【0052】

次に、図１０Ｇに示すように、図１０Ｆの工程で得られた構造上に、階段状の端部を含んで絶縁層２２ｂ及び犠牲層２３ｂが交互に積層された予備的な第２の積層部分２０ｂｐを形成する。絶縁層２２ｂにはシリコン酸化物が用いられ、犠牲層２３ｂにはシリコン窒化物が用いられる。続いて、予備的な第２の積層部分２０ｂｐを覆うように、ｄＴＥＯＳシリコン酸化物を用いた絶縁領域５０を形成する。

【0053】

次に、図１０Ｈに示すように、絶縁領域５０上にマスクパターン７３を形成する。

【0054】

次に、図１０Ｉに示すように、マスクパターン７３をマスクとして用いて、絶縁層２２ｂ、犠牲層２３ｂ、絶縁領域５０をエッチングし、コンタクト６１の下部分６１Ｌに達するホール７４を形成する。

【0055】

次に、図１０Ｊに示すように、ホール７４をシリコン酸化物等の絶縁材料で埋めて絶縁材料層７５を形成する。

【0056】

なお、図１０Ｈ～図１０Ｊの工程は、図１０Ｂの下層ピラー構造３０Ｌに接続される上層ピラー構造の形成プロセスと統合することも可能である。

【0057】

次に、図１０Ｋに示すように、リプレース処理を行う。具体的には、犠牲層２３ｂを除去して空隙を形成した後、空隙をタングステン等の金属材料で埋めて導電層２１ｂを形成する。これにより、導電層２１ｂ及び絶縁層２２ｂが交互に積層された第２の積層部分２０ｂが形成される。

【0058】

次に、図１０Ｌに示すように、図１０Ｋの工程で得られた構造上にマスクパターン７６を形成する。

【0059】

次に、図１０Ｍに示すように、マスクパターン７６をマスクとして用いて、絶縁領域５０及び絶縁材料層７５をエッチングする。これにより、コンタクトの下部分６１Ｌに達するホール７７ａ及び導電層２１ｂに達するホール７７ｂが形成される。さらに、マスクパターン７６を除去する。

【0060】

次に、図１０Ｎに示すように、図１０Ｍの工程で得られた構造上に、シリコン酸化物等の絶縁材料を用いた絶縁材料層７８を形成する。

【0061】

次に、図１０Ｏに示すように、ＲＩＥによって絶縁材料層７８を部分的に除去する。これにより、コンタクトの下部分６１Ｌの上面の一部が露出し、導電層２１ｂの上面の一部が露出する。その結果、ホール７７ａの内側面に沿って、絶縁材料層７５及び絶縁材料層７８で形成された絶縁部分６３が得られる。また、ホール７７ｂの内側面に沿って、絶縁材料層７８で形成された絶縁部分６４が得られる。

【0062】

次に、図１０Ｐに示すように、図１０Ｏの工程で得られたホール７７ａ及び７７ｂをタングステン等の金属材料で埋める。これにより、図１０Ｏの工程で得られたホール７７ａ内にコンタクト６１の上部分６１Ｕが形成され、図１０Ｏの工程で得られたホール７７ｂ内にコンタクト６２が形成される。このようにして、コンタクト６１の下部分６１Ｌ及び上部分６１Ｕを含むコンタクト６１が得られる。

【0063】

本製造方法で得られた構造では、コンタクト６１が下部分６１Ｌ及び上部分６１Ｕを含んでいる。下部分６１Ｌと上部分６１Ｕとは別々の工程で形成されるため、上部分６１の側面と下部分６１Ｌの側面との境界には段差が存在する。また、上部分６１Ｕを下部分６１Ｌ上に確実に形成するため、Ｚ方向から見て、上部分６１Ｕのパターンが下部分６１Ｌのパターンの内側に位置しており、上部分６１ＵのＸＹ平面での面積が下部分６１ＬのＸＹ平面での面積よりも小さくなっている。より具体的には、上部分６１Ｕと下部分６１Ｌとの境界面において、上部分６１Ｕのパターンが下部分６１Ｌのパターンの内側に位置しており、上部分６１Ｕの面積が下部分６１Ｌの面積よりも小さくなっている。

【0064】

本製造方法で得られた構造も、基本的な構造は上述した実施形態の構造と同様であり、コンタクト６１は第２の階段部分２０ｂｓを貫通して第１の階段部分２０ａｓの導電層２１ａに接続され、コンタクト６２は第２の階段部分２０ｂｓの導電層２１ｂに接続されている。したがって、上述した実施形態と同様に、階段領域２００の面積を減少させることが可能である。

【0065】

なお、上述した製造方法によって得られた構造では、図１１の平面パターン図に示されるように、Ｚ方向から見て、複数の立ち上がり部２０ａｒの位置と複数の立ち上がり部２０ｂｒの位置とはＸ方向で略一致している。すなわち、Ｚ方向から見て、第１の階段部分２０ａｓのパターンと第２の階段部分２０ｂｓのパターンとは略一致している。

【0066】

このように、複数の立ち上がり部２０ａｒの位置と複数の立ち上がり部２０ｂｒの位置とがＸ方向で略一致している場合にも、上述した実施形態と同様に、階段領域２００の面積を減少させることが可能である。

【0067】

なお、上述した製造方法と同様の製造方法によって、図４及び図５に示すように、Ｚ方向から見て、複数の立ち上がり部２０ａｒの位置と複数の立ち上がり部２０ｂｒの位置とがＸ方向で互いにずれている構造を形成することも可能である。

【0068】

図１２Ａ～図１２Ｐは、本実施形態の第２の製造方法を模式的に示した断面図である。

【0069】

図１２Ａの工程は、図１０Ａの工程と同様であり、絶縁層２２ａ及び犠牲層２３ａが交互に積層された予備的な第１の積層部分２０ａｐを形成し、予備的な第１の積層部分２０ａｐを覆うように絶縁領域５０を形成する。

【0070】

図１２Ｂの工程は、図１０Ｂの工程と同様であり、絶縁領域５０、絶縁層２２ａ及び犠牲層２３ａを貫通する下層ピラー構造３０Ｌを形成する。

【0071】

次に、図１２Ｃの工程を行う。なお、図１２Ｃ以降の工程では、図１２Ｂの破線から左側の領域を図示する。図１２Ｃの工程では、絶縁領域５０上にマスクパターン８１を形成する。

【0072】

次に、図１２Ｄに示すように、マスクパターン８１をマスクとして用いて絶縁領域５０をエッチングし、第１の積層部分２０ａｐの階段状の端部には到達しない絶縁領域５０内の任意の深さまでホール８２を形成する。さらに、マスクパターン８１を除去する。

【0073】

次に、図１２Ｅに示すように、ホール８２をアモルファスシリコン等の犠牲材料で埋めて犠牲部分８３を形成する。

【0074】

次に、図１２Ｆの工程を行う。図１２Ｆの基本的な工程は、図１０Ｇの工程と同様であり、図１２Ｅの工程で得られた構造上に、絶縁層２２ｂ及び犠牲層２３ｂが交互に積層された予備的な第２の積層部分２０ｂｐを形成し、予備的な第２の積層部分２０ｂｐを覆うように絶縁領域５０を形成する。

【0075】

次に、図１２Ｇに示すように、絶縁領域５０上にマスクパターン８４を形成する。

【0076】

次に、図１２Ｈに示すように、マスクパターン８４をマスクとして用いて、絶縁層２２ｂ、犠牲層２３ｂ及び絶縁領域５０をエッチングし、犠牲部分８３に達するホール８５ａを形成する。さらに、マスクパターン８４を除去する。

【0077】

次に、図１２Ｉに示すように、犠牲部分８３を除去して、ホール８５ｂを形成する。

【0078】

次に、図１２Ｊに示すように、ホール８５ｂをシリコン酸化物等の絶縁材料で埋めて絶縁材料層８６を形成する。

【0079】

なお、図１２Ｇ～図１２Ｊの工程は、図１２Ｂの下層ピラー構造３０Ｌに接続される上層ピラー構造の形成プロセスと統合することも可能である。また、図１２Ｂの下層ピラー構造３０Ｌをアモルファスシリコン等の犠牲材料で形成しておけば、例えば、図１２Ｉの工程で犠牲材料が除去され、図１２Ｊの工程でシリコン酸化物等の絶縁材料で埋め戻される。これにより、シリコン酸化物等の単体の上下ピラー構造を得ることも可能である。

【0080】

次に、図１２Ｋに示すように、リプレース処理を行う。これにより、導電層２１ａ及び絶縁層２２ａが交互に積層された第１の積層部分２０ａと、導電層２１ｂ及び絶縁層２２ｂが交互に積層された第２の積層部分２０ｂが形成される。

【0081】

次に、図１２Ｌに示すように、図１２Ｋの工程で得られた構造上にマスクパターン８７を形成する。

【0082】

次に、図１２Ｍに示すように、マスクパターン８７をマスクとして用いて、絶縁領域５０及び絶縁材料層８６をエッチングする。これにより、導電層２１ａに達するホール８８ａ及び導電層２１ｂに達するホール８８ｂが形成される。さらに、マスクパターン８７を除去する。

【0083】

次に、図１２Ｎに示すように、図１２Ｍの工程で得られた構造上に、シリコン酸化物等の絶縁材料を用いた絶縁材料層８９を形成する。

【0084】

次に、図１２Ｏに示すように、ＲＩＥによって絶縁材料層８９を部分的に除去する。これにより、導電層２１ａの上面の一部が露出し、導電層２１ｂの上面の一部が露出する。その結果、ホール８８ａの内側面に沿って、絶縁材料層８６及び絶縁材料層８９で形成された絶縁部分６３が得られる。また、ホール８８ｂの内側面に沿って、絶縁材料層８９で形成された絶縁部分６４が得られる。

【0085】

次に、図１２Ｐに示すように、図１２Ｏの工程で得られたホール８８ａ及び８８ｂをタングステン等の金属材料で埋める。これにより、図１２Ｏの工程で得られたホール８８ａ内にコンタクト６１が形成され、図１２Ｏの工程で得られたホール８８ｂ内にコンタクト６２が形成される。

【0086】

本製造方法では、図１２Ｍの工程で、絶縁領域５０の上面から導電層２１ａに達するホール８８ａが形成される。そのため、コンタクト６１の側面には段差が形成されず、コンタクト６１の側面は連続的に形成されている。

【0087】

本製造方法で得られた構造も、基本的な構造は上述した実施形態の構造と同様であり、上述した実施形態と同様に階段領域２００の面積を減少させることが可能である。

【0088】

なお、本製造方法で得られた構造でも、図１１に示した平面パターン図と同様に、Ｚ方向から見て、複数の立ち上がり部２０ａｒの位置と複数の立ち上がり部２０ｂｒの位置とがＸ方向で略一致しているが、本製造方法と同様の製造方法によって、図４及び図５に示すように、Ｚ方向から見て、複数の立ち上がり部２０ａｒの位置と複数の立ち上がり部２０ｂｒの位置とがＸ方向で互いにずれている構造を形成することも可能である。

【0089】

図１３Ａ～図１３Ｐは、本実施形態の第３の製造方法を模式的に示した断面図である。

【0090】

図１３Ａの工程は、図１０Ａの工程と同様であり、絶縁層２２ａ及び犠牲層２３ａが交互に積層された予備的な第１の積層部分２０ａｐを形成し、予備的な第１の積層部分２０ａｐを覆うように絶縁領域５０を形成する。

【0091】

図１３Ｂの工程は、図１０Ｂの工程と同様であり、絶縁領域５０、絶縁層２２ａ及び犠牲層２３ａを貫通する下層ピラー構造３０Ｌを形成する。

【0092】

次に、図１３Ｃの工程を行う。なお、図１３Ｃ以降の工程では、図１３Ｂの破線から左側の領域を図示する。図１３Ｃの工程では、絶縁領域５０上にマスクパターン９１を形成する。

【0093】

次に、図１３Ｄに示すように、マスクパターン９１をマスクとして用いて絶縁領域５０をエッチングし、犠牲層２３ａに達するホール９２を形成する。さらに、マスクパターン９１を除去する。

【0094】

次に、図１３Ｅに示すように、ホール９２をアモルファスシリコン等の犠牲材料で埋めて犠牲部分９３を形成する。

【0095】

次に、図１３Ｆの工程を行う。図１３Ｆの基本的な工程は、図１０Ｇの工程と同様であり、図１３Ｅの工程で得られた構造上に、絶縁層２２ｂ及び犠牲層２３ｂが交互に積層された予備的な第２の積層部分２０ｂｐを形成し、予備的な第２の積層部分２０ｂｐを覆うように絶縁領域５０を形成する。

【0096】

次に、図１３Ｇに示すように、絶縁領域５０上にマスクパターン９４を形成する。

【0097】

次に、図１３Ｈに示すように、マスクパターン９４をマスクとして用いて、絶縁層２２ｂ、犠牲層２３ｂ及び絶縁領域５０をエッチングし、犠牲部分９３に達するホール９５を形成する。さらに、マスクパターン９４を除去する。

【0098】

次に、図１３Ｉに示すように、ホール９５をシリコン酸化物等の絶縁材料で埋めて絶縁材料層９６を形成する。

【0099】

なお、図１３Ｇ～図１３Ｉの工程は、図１３Ｂの下層ピラー構造３０Ｌに接続される上層ピラー構造の形成プロセスと統合することも可能である。

【0100】

次に、図１３Ｊに示すように、リプレース処理を行う。これにより、導電層２１ａ及び絶縁層２２ａが交互に積層された第１の積層部分２０ａと、導電層２１ｂ及び絶縁層２２ｂが交互に積層された第２の積層部分２０ｂが形成される。

【0101】

次に、図１３Ｋに示すように、図１３Ｊの工程で得られた構造上にマスクパターン９７を形成する。

【0102】

次に、図１３Ｌに示すように、マスクパターン９７をマスクとして用いて、絶縁領域５０及び絶縁材料層９６をエッチングする。これにより、犠牲部分９３に達するホール９８ａ及び導電層２１ｂに達するホール９８ｂが形成される。さらに、マスクパターン９７を除去する。

【0103】

次に、図１３Ｍに示すように、犠牲部分９３を除去する。これにより、導電層２１ａに達するホール９８ｃが形成される。

【0104】

次に、図１３Ｎに示すように、図１３Ｍの工程で得られた構造上に、シリコン酸化物等の絶縁材料を用いた絶縁材料層９９を形成する。

【0105】

次に、図１３Ｏに示すように、ＲＩＥによって絶縁材料層９９を部分的に除去する。これにより、導電層２１ａの上面の一部が露出し、導電層２１ｂの上面の一部が露出する。その結果、ホール９８ｃの内側面に沿って、絶縁材料層９６及び絶縁材料層９９で形成された絶縁部分６３が得られる。また、ホール９８ｂの内側面に沿って、絶縁材料層９９で形成された絶縁部分６４が得られる。

【0106】

次に、図１３Ｐに示すように、図１３Ｏの工程で得られたホール９８ｃ及び９８ｂをタングステン等の金属材料で埋める。これにより、図１３Ｏの工程で得られたホール９８ｃ内にコンタクト６１が形成され、図１３Ｏの工程で得られたホール９８ｂ内にコンタクト６２が形成される。

【0107】

本製造方法で得られた構造では、コンタクト６１が下部分６１Ｌ及び上部分６１Ｕを含んでいる。下部分６１Ｌは犠牲部分９３に対応した位置に形成され、上部分６１Ｕは絶縁材料層９６（図１３Ｉの絶縁材料層９６）に対応した位置に形成される。犠牲部分９３と絶縁材料層９６とは別々の工程で形成されるため、下部分６１Ｌの側面と上部分６１Ｕの側面との境界には段差が存在する。また、上部分６１Ｕを下部分６１Ｌ上に確実に形成するため、Ｚ方向から見て、上部分６１Ｕのパターンが下部分６１Ｌのパターンの内側に位置しており、上部分６１ＵのＸＹ平面での面積が下部分６１ＬのＸＹ平面での面積よりも小さくなっている。より具体的には、上部分６１Ｕと下部分６１Ｌとの境界面において、上部分６１Ｕのパターンが下部分６１Ｌのパターンの内側に位置しており、上部分６１Ｕの面積が下部分６１Ｌの面積よりも小さくなっている。

【0108】

【0109】

【0110】

次に、本実施形態の変形例について説明する。

【0111】

本変形例の基本的な構成は、上述した実施形態の構成と同様である。すなわち、コンタクト６１は、第２の階段部分２０ｂｓを貫通して第１の階段部分２０ａｓの導電層２１ａに接続され、コンタクト６２は、第２の階段部分２０ｂｓの導電層２１ｂに接続されている。

【0112】

図１４は、本実施形態の変形例における階段領域２００の構成を模式的に示した平面パターン図である。

【0113】

上述した実施形態では、図４に示すように、Ｚ方向から見て、コンタクト６１及びコンタクト６２はＸ方向に延伸する１つのライン上に配置されていた。本変形例では、図１４に示すように、Ｚ方向から見て、コンタクト６１及びコンタクト６２が、Ｘ方向に延伸し且つＹ方向で隣接する２つのライン上に配置されている。Ｚ方向から見て、コンタクト６１及びコンタクト６２は、各ライン上で交互に配置されている。

【0114】

また、本変形例では、第１の階段部分２０ａｓの立ち上がり部２０ａｒと第２の階段部分２０ｂｓの立ち上がり部２０ｂｒとのＸ方向のずれ量が調整され、その結果、Ｚ方向から見て、第１の階段部分２０ａｓのテラス部２０ａｔの中央（Ｘ方向の中央）にコンタクト６１が配置され、第２の階段部分２０ｂｓのテラス部２０ｂｔの中央（Ｘ方向の中央）にコンタクト６２が配置されている。

【0115】

このように、本変形例では、コンタクト６１及びコンタクト６２がＹ方向で隣接する２つライン上に配置されている。そのため、Ｙ方向から見て、コンタクト６１のパターンとコンタクト６２のパターンとが互いにオーバーラップし、コンタクト６１のパターンとピラー構造３０ｂのパターンとが互いにオーバーラップし、コンタクト６２のパターンとピラー構造３０ｂのパターンとが互いにオーバーラップするように、コンタクト６１、コンタクト６２及びピラー構造３０ｂを配置させることができる。したがって、コンタクト６１及びコンタクト６２が配置された２つのラインをトータルで見た場合、コンタクト６１のＸ方向のピッチ及びコンタクト６２のＸ方向のピッチを小さくすることができる。したがって、階段領域２００のＸ方向の長さをより短くすることができ、階段領域２００の面積をより減少させることも可能である。

【0116】

また、本変形例では、第１の階段部分２０ａｓのテラス部２０ａｔの中央（Ｘ方向の中央）にコンタクト６１が配置され、第２の階段部分２０ｂｓのテラス部２０ｂｔの中央（Ｘ方向の中央）にコンタクト６２が配置されている。そのため、コンタクト６１をテラス部２０ａｔ上で確実に導電層２１ａに接続することが可能であり、コンタクト６２をテラス部２０ｂｔ上で確実に導電層２１ｂに接続することが可能である。

【0117】

（第２の実施形態）
次に、第２の実施形態に係る不揮発性の半導体記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0118】

図１５は、第２の実施形態に係る不揮発性の半導体記憶装置の全体的な配置構成を模式的に示した図である。

【0119】

図１５に示すように、本実施形態では、メモリ領域１００の両側に階段領域２１０及び２２０が設けられている。

【0120】

図１６は階段領域２１０及び２２０の構成を模式的に示した平面パターン図であり、図１７は階段領域２１０及び２２０の構成を模式的に示した断面図である。

【0121】

階段領域２１０には第１の階段部分２０ａｓ及び第２の階段部分２０ｂｓが含まれ、階段領域２２０には第３の階段部分２０ｃｓ及び第３の階段部分２０ｃｓの上方に位置する第４の階段部分２０ｄｓが含まれている。別の観点から見ると、第１の積層部分２０ａには、Ｘ方向の両側に第１の階段部分２０ａｓ及び第３の階段部分２０ｃｓが含まれ、第２の積層部分２０ｂには、Ｘ方向の両側に第２の階段部分２０ｂｓ及び第４の階段部分２０ｄｓが含まれている。第１の階段部分２０ａｓ及び第２の階段部分２０ｂｓと同様に、第３の階段部分２０ｃｓ及び第４の階段部分２０ｄｓはそれぞれ、階段状の端部を有している。

【0122】

本実施形態では、第１の階段部分２０ａｓの導電層２１ａにコンタクト６１が接続されており、第４の階段部分２０ｄｓの導電層２１ｂにコンタクト６２が接続されている。すなわち、コンタクト６１は、第２の階段部分２０ｂｓを貫通して、第１の階段部分２０ａｓの導電層２１ａに接続されている。

【0123】

また、本実施形態では、Ｚ方向から見て、第１の階段部分２０ａｓのパターンと第２の階段部分２０ｂｓのパターンとは互いに略一致しており、第３の階段部分２０ｃｓのパターンと第４の階段部分２０ｄｓのパターンとは互いに略一致している。すなわち、Ｚ方向から見て、階段領域２１０及び階段領域２２０のいずれにおいても、第１の積層部分２０ａで階段状の端部を形成している複数の立ち上がり部２０ａｒの位置と、第２の積層部分２０ｂで階段状の端部を形成している複数の立ち上がり部２０ｂｒの位置とは、互いに略一致している。

【0124】

また、本実施形態では、Ｚ方向から見て、コンタクト６１はテラス部２０ａｔの中央（Ｘ方向の中央）に配置され、コンタクト６２はテラス部２０ｂｔの中央（Ｘ方向の中央）に配置されている。

【0125】

以上のように、本実施形態でも、第１の実施形態と同様に、第１の階段部分２０ａｓの上方に第２の階段部分２０ｂｓが設けられており、コンタクト６１が第２の階段部分２０ｂｓを貫通して第１の階段部分２０ａｓの導電層２１ａに接続されている。また、コンタクト６２は、第１の階段部分２０ａｓ及び第２の階段部分２０ｂｓを含む階段領域２１０とは異なる階段領域２２０に含まれる第４の階段部分２０ｄｓに接続されている。したがって、本実施形態では、階段領域２１０及び階段領域２２０それぞれの面積を減少させることが可能である。

【0126】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0127】

１０…半導体基板２０…積層体
２０ａ…第１の積層部分２０ａｐ…予備的な第１の積層部分
２０ｂ…第２の積層部分２０ｂｐ…予備的な第２の積層部分
２０ｃ…中間部分
２０ａｓ…第１の階段部分２０ｂｓ…第２の階段部分
２０ｃｓ…第３の階段部分２０ｄｓ…第４の階段部分
２０ａｒ、２０ｂｒ…立ち上がり部２０ａｔ、２０ｂｔ…テラス部
２１ａ…導電層（第１の導電層）２１ｂ…導電層（第２の導電層）
２２ａ、２２ｂ…絶縁層２３ａ、２３ｂ…犠牲層
３０ａ、３０ｂ…ピラー構造３０Ｌ…下層ピラー構造
３１…半導体層３２…トンネル絶縁層３３…電荷蓄積層
３４…ブロック絶縁層３５…コア絶縁層
４０ａ、４０ｂ…区画構造５０…絶縁領域
６１…コンタクト（第１のコンタクト）
６１Ｌ…コンタクトの下部分６１Ｕ…コンタクトの上部分
６２…コンタクト（第２のコンタクト）６３、６４…絶縁部分
７１、７３、７６…マスクパターン７２、７４、７７ａ、７７ｂ…ホール
７５、７８…絶縁材料層
８１、８４、８７…マスクパターン
８２、８５ａ、８５ｂ、８８ａ、８８ｂ…ホール
８３…犠牲部分８６、８９…絶縁材料層
９１、９４、９７…マスクパターン９２、９５、９８ａ、９８ｂ、９８ｃ…ホール
９３…犠牲部分９６、９９…絶縁材料層
１００…メモリ領域２００、２１０、２２０…階段領域

【図1】