特開 2024-78029 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024078029

(43)【公開日】2024-06-10

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240603BHJP

   H01L 29/786 20060101ALI20240603BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 626A

H01L29/78 617K

H01L29/78 616T

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022190332

(22)【出願日】2022-11-29

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100090387

【弁理士】

【氏名又は名称】布施 行夫

(74)【代理人】

【識別番号】100090398

【弁理士】

【氏名又は名称】大渕 美千栄

(74)【代理人】

【識別番号】100148323

【弁理士】

【氏名又は名称】川▲崎▼ 通

(74)【代理人】

【識別番号】100168860

【弁理士】

【氏名又は名称】松本 充史

(72)【発明者】

【氏名】仮屋園 広宣

【テーマコード（参考）】

5F110

5F140

【Ｆターム（参考）】

5F110AA30

5F110CC09

5F110DD01

5F110DD04

5F110DD05

5F110EE22

5F110GG04

5F110GG42

5F110HK02

5F110HK03

5F110HM01

5F110HM12

5F110NN23

5F110NN27

5F110NN36

5F140AA00

5F140AC36

5F140BA01

5F140BA06

5F140BA10

5F140BB04

5F140BC13

5F140BE09

5F140BE10

5F140BF04

5F140BF54

5F140BG27

5F140BG28

5F140BH30

5F140BH47

5F140BJ05

5F140BJ25

5F140CC03

5F140CC10

5F140CC11

5F140CC12

5F140CC16

(57)【要約】      （修正有）

【課題】異なる動作電圧に応じた耐圧を有する半導体装置を提供する。
【解決手段】半導体装置１００は、ソース部３０と、ドレイン部３４と、チャネル形成領域３２と、ゲート電極５０と、ドレイン部に接続された第１配線６０と、第１配線と離隔し、ドレイン部に接続された第２配線６２と、第１配線を介してドレイン部と電気的に接続された第１端子と、第２配線を介してドレイン部と電気的に接続された第２端子と、を有する。第１配線のドレイン部との第１接触領域６１と、チャネル形成領域と、の間の距離Ｄ１は、第２配線のドレイン部との第２接触領域６３と、チャネル形成領域と、の間の距離Ｄ２よりもより小さく、第１端子に所定の電圧が印加された場合、第２端子は、電気的にフローティングであり、第２端子に所定の電圧が印加された場合、第１端子は、電気的にフローティングである。
【選択図】図１

【特許請求の範囲】

【請求項1】

ソース部と、
ドレイン部と、
前記ソース部と前記ドレイン部との間のチャネル形成領域と、
前記チャネル形成領域の電流を制御するゲート電極と、
前記ドレイン部に接続された第１配線と、
前記第１配線と離隔し、前記ドレイン部に接続された第２配線と、
前記第１配線を介して前記ドレイン部と電気的に接続された第１端子と、
前記第２配線を介して前記ドレイン部と電気的に接続された第２端子と、
を有し、
前記第１配線の前記ドレイン部との第１接触領域と、前記チャネル形成領域と、の間の距離は、前記第２配線の前記ドレイン部との第２接触領域と、前記チャネル形成領域と、の間の距離よりもより小さく、
前記第１端子に所定の電圧が印加された場合、前記第２端子は、電気的にフローティングであり、
前記第２端子に所定の電圧が印加された場合、前記第１端子は、電気的にフローティングである、半導体装置。

【請求項2】

請求項１において、
基板と、
前記基板から突出した柱状部と、
を有し、
前記柱状部は、前記ソース部、前記チャネル形成領域、および前記ドレイン部を有し、
前記ソース部、前記チャネル形成領域、および前記ドレイン部は、前記柱状部の突出方向に並び、
前記第１接触領域および前記第２接触領域は、前記柱状部の側面と接触している、半導体装置。

【請求項3】

請求項２において、
前記ゲート電極は、前記チャネル形成領域を囲んでいる、半導体装置。

【請求項4】

請求項２において、
前記第１接触領域は、前記ドレイン部を囲み、
前記第２接触領域は、前記ドレイン部を囲んでいる、半導体装置。

【請求項5】

請求項１において、
基板を有し、
前記基板は、 前記ソース部、前記チャネル形成領域、および前記ドレイン部を有する、半導体装置。

【請求項6】

請求項１ないし５のいずれか１項において、
パワーデバイスである、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置として、集積化に優れたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が知られている。例えば特許文献１には、高耐圧の横型拡散ＭＯＳＦＥＴが記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－７３４１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のようなＦＥＴは、動作電圧に応じた耐圧を有することが望まれている。そのため、異なる動作電圧でＦＥＴを動作させる場合には、異なる耐圧を有する複数のＦＥＴを用意する必要があった。

【課題を解決するための手段】

【0005】

本発明に係る半導体装置の一態様は、
ソース部と、
ドレイン部と、
前記ソース部と前記ドレイン部との間のチャネル形成領域と、
前記チャネル形成領域の電流を制御するゲート電極と、
前記ドレイン部に接続された第１配線と、
前記第１配線と離隔し、前記ドレイン部に接続された第２配線と、
前記第１配線を介して前記ドレイン部と電気的に接続された第１端子と、
前記第２配線を介して前記ドレイン部と電気的に接続された第２端子と、
を有し、
前記第１配線の前記ドレイン部との第１接触領域と、前記チャネル形成領域と、の間の距離は、前記第２配線の前記ドレイン部との第２接触領域と、前記チャネル形成領域と、の間の距離よりもより小さく、
前記第１端子に所定の電圧が印加された場合、前記第２端子は、電気的にフローティングであり、
前記第２端子に所定の電圧が印加された場合、前記第１端子は、電気的にフローティングである。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を模式的に示す断面図。

【図2】第１実施形態に係る半導体装置を模式的に示す断面図。

【図3】第１実施形態に係る半導体装置を模式的に示す平面図。

【図4】第１実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【図5】第２実施形態に係る半導体装置を模式的に示す断面図。

【図6】第２実施形態に係る半導体装置の製造工程を模式的に示す断面図。

【発明を実施するための形態】

【0007】

以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に
説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0008】

１． 第１実施形態
１．１． 半導体装置
１．１．１． 構成
まず、第１実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、第１実施形態に係る半導体装置１００を模式的に示す断面図である。図２は、第１実施形態に係る半導体装置１００を模式的に示す図１のＩＩ－ＩＩ線断面図である。図３は、第１実施形態に係る半導体装置１００を模式的に示す平面図である。なお、図１～図３では、互いに直交する３軸として、Ｘ軸、Ｙ軸、およびＺ軸を図示している。

【0009】

半導体装置１００は、図１～図３に示すように、例えば、基板１０と、柱状部２０と、絶縁層４０，４２，４４，４６，４８と、ゲート電極５０と、配線６０，６２，６４，６６，６８と、端子７０，７２，７４，７６，７８と、を含む。半導体装置１００は、縦型の電界効果トランジスター（ＦＥＴ）である。なお、便宜上、図３では、配線６０，６２，６４，６６，６８および端子７０，７２，７４，７６，７８以外の部材の図示を省略している。

【0010】

基板１０は、例えば、シリコン基板、ゲルマニウム基板、サファイア基板、ダイヤモンド基板、ＩＩ－ＶＩ族やＩＩＩ－Ｖ族などの化合物半導体基板である。基板１０は、導電性を有していてもよい。

【0011】

柱状部２０は、基板１０上に設けられている。柱状部２０は、基板１０から上方に突出した柱状の形状を有している。図示の例では、柱状部２０の突出方向は、Ｚ軸方向である。柱状部２０は、例えば、ナノコラム、ナノワイヤー、ナノロッド、ナノピラーとも呼ばれる。柱状部２０の平面形状は、例えば、六角形や四角形などの多角形、円である。図２に示す例では、柱状部２０の平面形状は、円である。柱状部２０の材質は、半導体材料である。柱状部２０の材質は、例えば、ＧａＮである。

【0012】

柱状部２０の径は、例えば、５０ｎｍ以上５００ｎｍ以下であり、好ましくは１００ｎｍ以上３００ｎｍ以下である。柱状部２０の径を５００ｎｍ以下とすることによって、高品質な結晶の柱状部２０を得ることができる。

【0013】

なお、「柱状部２０の径」とは、柱状部２０の平面形状が円の場合は、直径であり、柱状部２０の平面形状が円ではない形状の場合は、最小包含円の直径である。例えば、柱状部２０の径は、柱状部２０の平面形状が多角形の場合、該多角形を内部に含む最小の円の直径であり、柱状部２０の平面形状が楕円の場合、該楕円を内部に含む最小の円の直径である。

【0014】

柱状部２０は、例えば、複数設けられている。柱状部２０が複数設けられることにより、半導体装置１００は、大電流化を図ることができ、パワーデバイスとして、好適に用いられる。複数の柱状部２０は、互いに離隔している。隣り合う柱状部２０の間隔は、例えば、１０ｎｍ以上１μｍ以下であり、好ましくは１００ｎｍ以上８００ｎｍ以下であり、より好ましくは４００ｎｍ以上６００ｎｍ以下である。複数の柱状部２０は、Ｚ軸方向からみて、例えば、所定の方向に所定のピッチで配列されている。複数の柱状部２０は、例えば、正三角格子状、正方格子状に配列されている。図２に示す例では、複数の柱状部２０は、例えば、正方三角格子状に配列されている。

【0015】

なお、「柱状部２０のピッチ」とは、所定の方向に隣り合う柱状部２０の中心間の距離である。「柱状部２０の中心」とは、柱状部２０の平面形状が円の場合は、該円の中心であり、柱状部２０の平面形状が円ではない形状の場合は、最小包含円の中心である。例えば、柱状部２０の中心は、柱状部２０の平面形状が多角形の場合、該多角形を内部に含む最小の円の中心であり、柱状部２０の平面形状が楕円の場合、該楕円を内部に含む最小の円の中心である。

【0016】

柱状部２０は、図１に示すように、ソース部３０と、チャネル形成領域３２と、ドレイン部３４と、を有している。図示の例では、ソース部３０、チャネル形成領域３２、およびドレイン部３４は、Ｚ軸方向に並んでいる。

【0017】

ソース部３０は、基板１０上に設けられている。ソース部３０は、基板１０とチャネル形成領域３２との間に設けられている。ソース部３０の材質は、例えば、ｎ電型の半導体である。ソース部３０の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮである。

【0018】

チャネル形成領域３２は、ソース部３０上に設けられている。チャネル形成領域３２は、ソース部３０とドレイン部３４との間に設けられている。チャネル形成領域３２の材質は、例えば、ｐ型の半導体である。チャネル形成領域３２の材質は、例えば、Ｍｇがドープされたｐ型のＧａＮである。チャネル形成領域３２には、ゲート電極５０に所定の電圧が印加されることにより、チャネルが形成される。チャネル形成領域３２には、例えば、Ｎチャネルが形成される。

【0019】

ドレイン部３４は、チャネル形成領域３２上に設けられている。ドレイン部３４は、チャネル形成領域３２と第３ドレイン配線６４との間に設けられている。図示の例では、Ｚ軸方向において、ドレイン部３４の大きさは、ソース部３０の大きさ、およびチャネル形成領域３２の大きさよりも大きい。ドレイン部３４の材質は、例えば、ｎ型の半導体である。ドレイン部３４の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮである。

【0020】

第１絶縁層４０は、基板１０上に設けられている。第１絶縁層４０は、基板１０と第２絶縁層４２との間、および基板１０とゲート電極５０との間に設けられている。第１絶縁層４０は、Ｚ軸方向からみて、ソース部３０を囲んでいる。第１絶縁層４０は、隣り合う柱状部２０の間に設けられている。第１絶縁層４０は、例えば、ＳＯＧ（spin on glass）層、酸化シリコン層、ポリイミド層である。

【0021】

第２絶縁層４２は、柱状部２０の側面２２に設けられている。第２絶縁層４２は、側面２２を構成するチャネル形成領域３２に接している。側面２２は、例えば、ｍ面である。第２絶縁層４２は、第１絶縁層４０上に設けられている。第２絶縁層４２は、第１絶縁層４０と第３絶縁層４４との間に設けられている。第２絶縁層４２は、Ｚ軸方向からみて、チャネル形成領域３２を囲んでいる。第２絶縁層４２は、チャネル形成領域３２とゲート電極５０との間に設けられている。第２絶縁層４２は、例えば、酸化シリコン層である。第２絶縁層４２は、ゲート絶縁層である。

【0022】

ゲート電極５０は、第１絶縁層４０上に設けられている。ゲート電極５０は、第１絶縁層４０と第３絶縁層４４との間に設けられている。ゲート電極５０は、第２絶縁層４２に接している。ゲート電極５０は、Ｚ軸方向からみて、第２絶縁層４２を囲んでいる。ゲート電極５０は、Ｚ軸方向からみて、チャネル形成領域３２を囲んでいる。ゲート電極５０は、隣り合う柱状部２０の間に設けられている。ゲート電極５０の材質は、例えば、リンやボロンなどの不純物がドーピングされたポリシリコン、金属である。ゲート電極５０は、チャネル形成領域３２の電流を制御する。半導体装置１００は、ＧＡＡ（Gate All Around）構造を有している。

【0023】

第３絶縁層４４は、第２絶縁層４２上およびゲート電極５０上に設けられている。第３絶縁層４４は、第２絶縁層４２と第１ドレイン配線６０との間、およびゲート電極５０と第１ドレイン配線６０との間に設けられている。第３絶縁層４４は、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第３絶縁層４４は、隣り合う柱状部２０の間に設けられている。第３絶縁層４４の材質は、例えば、第１絶縁層４０と同じである。

【0024】

第１ドレイン配線６０は、第３絶縁層４４上に設けられている。第１ドレイン配線６０は、第３絶縁層４４と第４絶縁層４６との間に設けられている。第１ドレイン配線６０は、図２に示すように、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第１ドレイン配線６０は、隣り合う柱状部２０の間に設けられている。第１ドレイン配線６０の材質は、例えば、アルミニウム、銅である。なお、第１ドレイン配線６０の材質は、導電性の材料であれば、金属以外であってもよい。

【0025】

第１ドレイン配線６０は、ドレイン部３４に接続されている。第１ドレイン配線６０は、第１ドレイン配線６０の第１接触領域６１において、ドレイン部３４に接触している。第１接触領域６１は、柱状部２０の側面２２と接触している。第１接触領域６１は、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第１ドレイン配線６０は、ドレイン部３４の周囲に沿って、ドレイン部３４に接している。柱状部２０は、第１ドレイン配線６０を貫通している。

【0026】

第４絶縁層４６は、第１ドレイン配線６０上に設けられている。第４絶縁層４６は、第１ドレイン配線６０と第２ドレイン配線６２との間に設けられている。第４絶縁層４６は、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第４絶縁層４６は、隣り合う柱状部２０の間に設けられている。第４絶縁層４６の材質は、例えば、第１絶縁層４０と同じである。

【0027】

第２ドレイン配線６２は、第４絶縁層４６上に設けられている。第２ドレイン配線６２は、第４絶縁層４６と第５絶縁層４８との間に設けられている。第２ドレイン配線６２は、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第２ドレイン配線６２は、隣り合う柱状部２０の間に設けられている。第２ドレイン配線６２の材質は、例えば、第１ドレイン配線６０と同じである。

【0028】

第２ドレイン配線６２は、第１ドレイン配線６０と離隔している。第２ドレイン配線６２は、ドレイン部３４に接続されている。第２ドレイン配線６２は、第２ドレイン配線６２の第２接触領域６３において、ドレイン部３４に接触している。第２接触領域６３は、柱状部２０の側面２２と接触している。第２接触領域６３は、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第２ドレイン配線６２は、ドレイン部３４の周囲に沿って、ドレイン部３４に接している。柱状部２０は、第２ドレイン配線６２を貫通している。

【0029】

第５絶縁層４８は、第２ドレイン配線６２上に設けられている。第５絶縁層４８は、第２ドレイン配線６２と第３ドレイン配線６４との間に設けられている。第５絶縁層４８は、Ｚ軸方向からみて、ドレイン部３４を囲んでいる。第５絶縁層４８は、隣り合う柱状部２０の間に設けられている。第５絶縁層４８の材質は、例えば、第１絶縁層４０と同じである。

【0030】

第３ドレイン配線６４は、柱状部２０上および第５絶縁層４８上に設けられている。第３ドレイン配線６４は、ドレイン配線６０，６２と離隔している。図示の例では、柱状部２０の上面と、第５絶縁層４８の上面とは、面一である。これにより、第３ドレイン配線６４の平坦性を向上させることができる。なお、図示はしないが、柱状部２０は、第３ド
レイン配線６４に食い込んで設けられていてもよい。これにより、第３ドレイン配線６４と柱状部２０との接触面積を大きくすることができる。

【0031】

第３ドレイン配線６４は、ドレイン部３４との第３接触領域６５を有している。第３接触領域６５の形状は、柱状部２０の上面の形状と同じである。第３接触領域６５は、柱状部２０の上面と接している。第３ドレイン配線６４の材質は、例えば、第１ドレイン配線６０と同じである。

【0032】

第１ドレイン配線６０のドレイン部３４との第１接触領域６１と、チャネル形成領域３２と、の間の距離Ｄ１は、第２ドレイン配線６２のドレイン部３４との第２接触領域６３と、チャネル形成領域３２と、の間の距離Ｄ２よりも小さい。距離Ｄ２は、第３ドレイン配線６４のドレイン部３４との第３接触領域６５と、チャネル形成領域３２と、の間の距離Ｄ３よりも小さい。距離Ｄ１，Ｄ２，Ｄ３は、例えば、ＳＥＭ（Scanning Electron Microscope）、ＴＥＭ（Transmission Electron Microscope）を用いて測定される。第１接触領域６１、第２接触領域６３、および第３接触領域６５は、Ｚ軸方向に並んでいる。

【0033】

ソース端子７０は、図３に示すように、ソース配線６６に接続されている。ソース端子７０は、ソース配線６６を介して、ソース部３０と電気的に接続されている。ソース配線６６の材質は、アルミニウム、銅などの金属であってもよいし、基板１０が導電性を有している場合、基板１０がソース配線６６を構成していてもよい。

【0034】

ゲート端子７２は、ゲート電極５０に接続されている。ゲート端子７２は、ゲート配線６８を介して、ゲート電極５０と電気的に接続されている。ゲート配線６８の材質は、例えば、第１ドレイン配線６０と同じである。

【0035】

第１ドレイン端子７４は、第１ドレイン配線６０に接続されている。第１ドレイン端子７４は、第１ドレイン配線６０を介して、ドレイン部３４と電気的に接続されている。

【0036】

第２ドレイン端子７６は、第２ドレイン配線６２に接続されている。第２ドレイン端子７６は、第２ドレイン配線６２を介して、ドレイン部３４と電気的に接続されている。第２ドレイン端子７６は、第１ドレイン端子７４と離隔して設けられている。

【0037】

第３ドレイン端子７８は、第３ドレイン配線６４に接続されている。第３ドレイン端子７８は、第３ドレイン配線６４を介して、ドレイン部３４と電気的に接続されている。第３ドレイン端子７８は、ドレイン端子７４，７６と離隔して設けられている。

【0038】

端子７０，７２，７４，７６，７８は、例えば、アルミニウム、銅である。端子７０，７２，７４，７６，７８の材質は、例えば、パッケージ基板１２に設けられている。パッケージ基板１２は、基板１０と一体に設けられていてもよい。

【0039】

１．１．２． 動作
半導体装置１００の動作電圧が第１値未満の場合、ユーザーは、第１ドレイン端子７４に所定の電圧を印加し、ドレイン端子７６，７８には、電圧を印加しない。第１ドレイン端子７４に所定の電圧が印加された場合、ドレイン端子７６，７８は、電気的にフローティングである。第１ドレイン端子７４に所定の電圧が印加された場合、半導体装置１００の耐圧は、特に限定されないが、例えば、１００Ｖである。

【0040】

半導体装置１００の動作電圧が第１値以上第２値未満の場合、ユーザーは、第２ドレイン端子７６に所定の電圧を印加し、ドレイン端子７４，７８には、電圧を印加しない。第２ドレイン端子７６に所定の電圧が印加された場合、ドレイン端子７４，７８は、電気的
にフローティングである。距離Ｄ２は、距離Ｄ１よりも大きいため、第２ドレイン端子７６に所定の電圧が印加された場合、半導体装置１００は、第１ドレイン端子７４に所定の電圧が印加された場合よりも大きな耐圧を有する。第２値は、第１値よりも大きな値である。第２ドレイン端子７６に所定の電圧が印加された場合、半導体装置１００の耐圧は、特に限定されないが、例えば、５００Ｖである。

【0041】

半導体装置１００の動作電圧が第２値以上の場合、ユーザーは、第３ドレイン端子７８に所定の電圧を印加し、ドレイン端子７４，７６には、電圧を印加しない。第３ドレイン端子７８に所定の電圧が印加された場合、ドレイン端子７４，７６は、電気的にフローティングである。距離Ｄ３は、距離Ｄ２よりも大きいため、第３ドレイン端子７８に所定の電圧が印加された場合、半導体装置１００は、第２ドレイン端子７６に所定の電圧が印加された場合よりも大きな耐圧を有する。第３ドレイン端子７８に所定の電圧が印加された場合、半導体装置１００の耐圧は、特に限定されないが、例えば、１０００Ｖである。

【0042】

このように、半導体装置１００では、複数のドレイン端子７４，７６，７８のうちの１つだけによってドレイン部３４に電圧が印加され、複数のドレイン端子７４，７６，７８のうちの２つ以上によってドレイン部３４に同時に電圧が印加されない。複数のドレイン端子７４，７６，７８のうちの１つだけによってドレイン部３４に電圧が印加される場合、ソース端子７０によってソース部３０に電圧が印加され、ゲート端子７２によってゲート電極５０に電圧が印加される。

【0043】

なお、上記では、ソース部３０およびドレイン部３４がｎ型であり、チャネル形成領域３２がｐ型であり、チャネル形成領域３２にＮチャネルが形成される例について説明したが、ソース部３０およびドレイン部３４がｐ型であり、チャネル形成領域３２がｎ型であり、チャネル形成領域３２にＰチャネルが形成されてもよい。

【0044】

また、半導体装置１００は、ＧＡＡ構造を有するため、ソース部３０およびドレイン部３４を高濃度のｎ型とし、チャネル形成領域３２を低濃度のｎ型とし、チャネル形成領域３２にＮチャネルが形成されてもよい。また、ソース部３０およびドレイン部３４を高濃度のｐ型とし、チャネル形成領域３２を低濃度のｐ型とし、チャネル形成領域３２にＰチャネルが形成されてもよい。

【0045】

また、ドレイン配線およびドレイン端子の数は、特に限定されない。半導体装置１００は、例えば、第４ドレイン配線および第４ドレイン端子を有していてもよいし、第３ドレイン配線６４および第３ドレイン端子７８を有していなくてもよい。

【0046】

また、柱状部２０は、円柱、正六角柱、正四角柱に限定されず、例えば、Ｙ軸方向の長さがＸ軸方向に比べて十分に大きい形状を有していてもよい。

【0047】

また、上記では、柱状部２０の材質がＩＩＩ－Ｖ族半導体であるＧａＮである例について説明したが、柱状部２０の材質は、ＧａＮ以外のＩＩＩ－Ｖ族化合物半導体であってもよいし、ＩＩ－ＶＩ族化合物半導体であってもよい。または、柱状部２０の材質は、シリコンであってもよし、ゲルマニウムであってもよいし、ダイヤモンドであってもよい。ただし、半導体装置１００を高周波デバイスとして用いる場合は、柱状部２０の材質は、ＩＩＩ族窒化物半導体であることが好ましい。

【0048】

半導体装置１００は、例えば、電力変換器に用いられるパワーデバイスであり、インバーター、充電器、昇圧器、降圧器、ＤＣ（Direct Current）／ＤＣコンバーター、電気飛行機、電気自動車などに適用される。なお、半導体装置１００は、パワーデバイスではなく、高周波デバイスなどとして用いられてもよい。

【0049】

１．１．３． 作用効果
半導体装置１００では、ドレイン部３４に接続された第１配線としての第１ドレイン配線６０と、第１ドレイン配線６０と離隔し、ドレイン部３４に接続された第２配線としての第２ドレイン配線６２と、を有する。さらに、半導体装置１００は、第１ドレイン配線６０を介してドレイン部３４と電気的に接続された第１端子としての第１ドレイン端子７４と、第２ドレイン配線６２を介してドレイン部３４と電気的に接続された第２端子としての第２ドレイン端子７６と、を有する。第１ドレイン配線６０のドレイン部３４との第１接触領域６１と、チャネル形成領域３２と、の間の距離Ｄ１は、第２ドレイン配線６２のドレイン部３４との第２接触領域６３と、チャネル形成領域３２と、の間の距離Ｄ２よりもより小さい。第１ドレイン端子７４に所定の電圧が印加された場合、第２ドレイン端子７６は、電気的にフローティングであり、第２ドレイン端子７６に所定の電圧が印加された場合、第１ドレイン端子７４は、電気的にフローティングである。

【0050】

そのため、半導体装置１００では、第１ドレイン端子７４に所定の電圧が印加された場合と、第２ドレイン端子７６に所定の電圧が印加された場合と、で耐圧を変化させることができる。これにより、動作電圧が所定値未満の場合、第１ドレイン端子７４に所定の電圧を印加して、第２ドレイン端子７６を電気的にフローティングとし、動作電圧が所定値以上の場合、第２ドレイン端子７６に所定の電圧を印加して、第１ドレイン端子７４を電気的にフローティングとすることができる。したがって、１つのＦＥＴで、異なる動作電圧に応じた耐圧を有することができる。よって、管理する製品の種類が減少し、在庫管理が効率化される。

【0051】

例えば、ＦＥＴが動作電圧に応じた耐圧を有しておらず、耐圧が動作電圧より大きすぎると、オン抵抗が高くなってしまう。一方、耐圧が動作電圧より小さいと、ＦＥＴがショートしてしまう。

【0052】

半導体装置１００では、基板１０と、基板１０から突出した柱状部２０有する。柱状部２０は、ソース部３０、チャネル形成領域３２、およびドレイン部３４を有する。ソース部３０、チャネル形成領域３２、およびドレイン部３４は、柱状部２０の突出方向に並んでいる。第１接触領域６１および第２接触領域６３は、柱状部２０の側面２２と接触している。そのため、半導体装置１００では、ドレイン部３４に接続されるドレイン配線を２つ設けても、例えば基板にソース部、チャネル形成領域、およびドレイン部を設ける横型のＦＥＴに比べて、基板１０の面積が大きくならず、小型化を図ることができる。

【0053】

半導体装置１００では、ゲート電極５０は、チャネル形成領域３２を囲んでいる。そのため、半導体装置１００では、チャネル形成領域３２を完全に空乏化でき、電流制御性を高めることができる。

【0054】

半導体装置１００では、第１接触領域６１は、ドレイン部３４を囲み、第２接触領域６３は、ドレイン部３４を囲んでいる。そのため、半導体装置１００では、ドレイン部３４に均一性よく電流を注入することができる。

【0055】

１．２． 半導体装置の製造方法
次に、第１実施形態に係る半導体装置１００の製造方法について、図面を参照しながら説明する。図４は、第１実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。

【0056】

図４に示すように、基板１０上に、柱状部２０を形成する。具体的には、まず基板１０上に、所定形状の図示せぬマスク層を形成する。マスク層は、例えば、ＣＶＤ（Chemical
Vapor Deposition）法、電子ビーム蒸着法、スパッタ法によって形成される。次に、マスク層マスクとして、基板１０上に、柱状部２０をエピタキシャル成長させる。エピタキシャル成長させる方法としては、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法などが挙げられる。柱状部２０の結晶成長は、所定の不純物をドーピングさせながら行われる。本工程により、ソース部３０、チャネル形成領域３２、およびドレイン部３４を有する柱状部２０を形成することができる。

【0057】

図１に示すように、基板１０上に、第１絶縁層４０を形成する。第１絶縁層４０は、例えば、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、スピンコート法によって形成される。

【0058】

次に、第１絶縁層４０上であって、チャネル形成領域３２の周囲に、第２絶縁層４２を形成する。第２絶縁層４２は、例えば、ＣＶＤ法、ＡＬＤ法、熱酸化法によって形成される。

【0059】

次に、第１絶縁層４０上であって、第２絶縁層４２の周囲に、ゲート電極５０を形成する。ゲート電極５０は、例えば、ＣＶＤ法、スパッタ法、真空蒸着法によって形成される。

【0060】

次に、第２絶縁層４２上およびゲート電極５０上に、第３絶縁層４４を形成する。第３絶縁層４４は、例えば、第１絶縁層４０と同じ方法で形成される。

【0061】

次に、第３絶縁層４４上に、第１ドレイン配線６０を形成する。第１ドレイン配線６０は、例えば、ＣＶＤ法、スパッタ法、真空蒸着法によって形成される。

【0062】

次に、第１ドレイン配線６０上に、第４絶縁層４６を形成する。第４絶縁層４６は、例えば、第１絶縁層４０と同じ方法で形成される。

【0063】

次に、第４絶縁層４６上に、第２ドレイン配線６２を形成する。第２ドレイン配線６２は、例えば、第１ドレイン配線６０と同じ方法で形成される。

【0064】

次に、第２ドレイン配線６２上に、第５絶縁層４８を形成する。第５絶縁層４８は、例えば、第１絶縁層４０と同じ方法で形成される。

【0065】

次に、第５絶縁層４８上に、第３ドレイン配線６４を形成する。第３ドレイン配線６４は、例えば、第１ドレイン配線６０と同じ方法で形成される。

【0066】

図３に示すように、ソース端子７０とソース部３０とを、ソース配線６６を介して電気的に接続する。次に、ゲート端子７２とチャネル形成領域３２とを、ゲート配線６８を介して電気的に接続する。次に、第１ドレイン端子７４とドレイン部３４とを、第１ドレイン配線６０を介して電気的に接続する。次に、第２ドレイン端子７６とドレイン部３４とを、第２ドレイン配線６２を介して電気的に接続する。次に、第３ドレイン端子７８とドレイン部３４とを、第３ドレイン配線６４を介して電気的に接続する。

【0067】

なお、配線６６，６８および端子７０，７２，７４，７６は、所定の方法で形成される。また、端子７０，７２，７４，７６，７８と、ソース部３０、チャネル形成領域３２、ドレイン部３４と、の電気的な接続の順序は、特に限定されない。

【0068】

以上の工程により、半導体装置１００を製造することができる。

【0069】

２． 第２実施形態
２．１． 半導体装置
次に、第２実施形態に係る半導体装置について、図面を参照しながら説明する。図５は、第２実施形態に係る半導体装置２００を模式的に示す断面図である。以下、第２実施形態に係る半導体装置２００において、上述した第１実施形態に係る半導体装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。

【0070】

上述した半導体装置１００では、図１に示すように、柱状部２０は、ソース部３０、チャネル形成領域３２、およびドレイン部３４を有していた。

【0071】

これに対し、半導体装置２００では、基板１０は、ソース部３０、チャネル形成領域３２、およびドレイン部３４を有している。半導体装置２００では、柱状部２０は、設けられていない。半導体装置２００は、例えば、横型のＦＥＴである。

【0072】

基板１０は、支持基板１４を有している。支持基板１４の材質は、ｐ型の半導体である。ソース部３０、チャネル形成領域３２、およびドレイン部３４は、支持基板１４に設けられている。図示の例では、ソース部３０、チャネル形成領域３２、およびドレイン部３４は、Ｘ軸方向に並んでいる。Ｘ軸方向において、ドレイン部３４の大きさは、ソース部３０の大きさ、およびチャネル形成領域３２の大きさよりも大きい。

【0073】

ゲート絶縁層である第２絶縁層４２は、チャネル形成領域３２上に設けられている。ゲート電極５０は、第２絶縁層４２上に設けられている。配線６０，６２，６４，６６，６８は、ワイヤーボンディングであってもよい。接触領域６１，６３，６５は、基板１０の上面と接触している。

【0074】

半導体装置２００では、基板１０を有し、基板１０は、ソース部３０、チャネル形成領域３２、およびドレイン部３４を有している。そのため、半導体装置２００では、基板１０に不純物をドーピングすることによって、ソース部３０およびドレイン部３４を形成することができる。

【0075】

２．２． 半導体装置の製造方法
次に、第２実施形態に係る半導体装置２００の製造方法について、図面を参照しながら説明する。図６は、第２実施形態に係る半導体装置２００の製造工程を模式的に示す断面図である。以下、第２実施形態に係る半導体装置２００の製造方法において、上述した第１実施形態に係る半導体装置１００の製造方法の例と異なる点について説明し、同様の点については説明を省略する。

【0076】

図６に示すように、基板１０上に絶縁層４２を形成する。次に、絶縁層４２上にゲート電極５０を形成する。

【0077】

図５に示すように、基板１０に不純物をドーピングして、ソース部３０およびドレイン部３４を形成する。ドーピングは、例えば、イオン注入によって行われる。次に、配線６０，６２，６４，６６，６８および端子７０，７２，７４，７６，７８を形成する。

【0078】

以上の工程により、半導体装置２００を製造することができる。

【0079】

なお、本発明に係る半導体装置は、ゲート電極のＹ軸方向の大きさがゲート電極のＸ軸方向の大きさよりも十分に大きく、ゲート電極がチャネル形成領域を包むように設けられ
たＦｉｎＦＥＴであってもよい。

【0080】

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

【0081】

本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

【0082】

上述した実施形態および変形例から以下の内容が導き出される。

【0083】

半導体装置の一態様は、
ソース部と、
ドレイン部と、
前記ソース部と前記ドレイン部との間のチャネル形成領域と、
前記チャネル形成領域の電流を制御するゲート電極と、
前記ドレイン部に接続された第１配線と、
前記第１配線と離隔し、前記ドレイン部に接続された第２配線と、
前記第１配線を介して前記ドレイン部と電気的に接続された第１端子と、
前記第２配線を介して前記ドレイン部と電気的に接続された第２端子と、
を有し、
前記第１配線の前記ドレイン部との第１接触領域と、前記チャネル形成領域と、の間の距離は、前記第２配線の前記ドレイン部との第２接触領域と、前記チャネル形成領域と、の間の距離よりもより小さく、
前記第１端子に所定の電圧が印加された場合、前記第２端子は、電気的にフローティングであり、
前記第２端子に所定の電圧が印加された場合、前記第１端子は、電気的にフローティングである。

【0084】

このような半導体装置によれば、異なる動作電圧に応じた耐圧を有することができる。

【0085】

前記半導体装置の一態様において、
基板と、
前記基板から突出した柱状部と、
を有し、
前記柱状部は、前記ソース部、前記チャネル形成領域、および前記ドレイン部を有し、
前記ソース部、前記チャネル形成領域、および前記ドレイン部は、前記柱状部の突出方向に並び、
前記第１接触領域および前記第２接触領域は、前記柱状部の側面と接触していてもよい。

【0086】

このような半導体装置によれば、小型化を図ることができる。

【0087】

前記半導体装置の一態様において、
前記ゲート電極は、前記チャネル形成領域を囲んでいてもよい。

【0088】

このような半導体装置によれば、チャネル形成領域を完全に空乏化でき、電流制御性を
高めることができる。

【0089】

前記半導体装置の一態様において、
前記第１接触領域は、前記ドレイン部を囲み、
前記第２接触領域は、前記ドレイン部を囲んでいてもよい。

【0090】

このような半導体装置によれば、ドレイン部に均一性よく電流を注入することができる。

【0091】

前記半導体装置の一態様において、
基板を有し、
前記基板は、 前記ソース部、前記チャネル形成領域、および前記ドレイン部を有してもよい。

【0092】

このような半導体装置によれば、基板に不純物をドーピングすることによって、ソース部およびドレイン部を形成することができる。

【0093】

前記半導体装置の一態様において、
パワーデバイスであってもよい。

【符号の説明】

【0094】

２…ＦＥＴ、１０…基板、１２…パッケージ基板、１４…支持基板、２０…柱状部、２２…側面、３０…ソース部、３２…チャネル形成領域、３４…ドレイン部、４０…第１絶縁層、４２…第２絶縁層、４４…第３絶縁層、４６…第４絶縁層、４８…第５絶縁層、５０…ゲート電極、６０…第１ドレイン配線、６１…第１接触領域、６２…第２ドレイン配線、６３…第２接触領域、６４…第３ドレイン配線、６５…第３接触領域、７０…ソース端子、７２…ゲート端子、７４…第１ドレイン端子、７６…第２ドレイン端子、７８…第３ドレイン端子、１００，２００…半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】