▶ サムソン エレクトロ−メカニックス カンパニーリミテッド．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024078365
(43)【公開日】2024-06-10
(54)【発明の名称】プリント回路基板
(51)【国際特許分類】
H05K 3/46 20060101AFI20240603BHJP
H01L 23/12 20060101ALI20240603BHJP
【ＦＩ】
H05K3/46 N
H05K3/46 B
H01L23/12 Q
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023023230
(22)【出願日】2023-02-17
(31)【優先権主張番号】10-2022-0163065
(32)【優先日】2022-11-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】崔 載 雄
(72)【発明者】
【氏名】辛 在 浩
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA32
5E316AA38
5E316AA43
5E316BB02
5E316BB03
5E316BB04
5E316BB06
5E316CC04
5E316CC05
5E316CC09
5E316CC10
5E316CC31
5E316CC32
5E316CC33
5E316CC34
5E316CC37
5E316CC38
5E316CC39
5E316DD23
5E316DD24
5E316EE31
5E316FF05
5E316FF07
5E316FF08
5E316FF09
5E316GG15
5E316GG17
5E316GG28
5E316HH06
5E316HH26
5E316JJ02
5E316JJ03
(57)【要約】
【課題】最外層だけでなく、内層の回路も埋め込みトレース構造で形成し、微細なライン／スペース及び微細なビアを実現することができるプリント回路基板を提供する。
【解決手段】本発明によるプリント回路基板は、複数の凹部をそれぞれ有する複数の絶縁層と、複数の絶縁層のそれぞれの複数の凹部を充填する複数の導体パターン層と、互いに独立して複数の凹部の内の一つと接続され、互いに独立して複数の絶縁層の内の少なくとも２つを貫通する第１ビア部及び第２ビア部と、第１及び第２ビア部をそれぞれ充填し、互いに独立して複数の導体パターン層の内の２つを電気的に接続する第１ビア導体及び第２ビア導体と、を有し、断面上において、第１ビア導体の平均幅は、第２ビア導体の平均幅よりも大きい。
【選択図】図３
【解決手段】本発明によるプリント回路基板は、複数の凹部をそれぞれ有する複数の絶縁層と、複数の絶縁層のそれぞれの複数の凹部を充填する複数の導体パターン層と、互いに独立して複数の凹部の内の一つと接続され、互いに独立して複数の絶縁層の内の少なくとも２つを貫通する第１ビア部及び第２ビア部と、第１及び第２ビア部をそれぞれ充填し、互いに独立して複数の導体パターン層の内の２つを電気的に接続する第１ビア導体及び第２ビア導体と、を有し、断面上において、第１ビア導体の平均幅は、第２ビア導体の平均幅よりも大きい。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数の凹部をそれぞれ有する複数の絶縁層と、
前記複数の絶縁層のそれぞれの複数の凹部を充填する複数の導体パターン層と、
互いに独立して前記複数の凹部の内の一つと接続され、互いに独立して前記複数の絶縁層の内の少なくとも２つを貫通する第１ビア部及び第２ビア部と、
前記第１及び第２ビア部をそれぞれ充填し、互いに独立して前記複数の導体パターン層の内の２つを電気的に接続する第１ビア導体及び第２ビア導体と、を有し、
断面上において、前記第１ビア導体の平均幅は、前記第２ビア導体の平均幅よりも大きいことを特徴とするプリント回路基板。
前記複数の絶縁層のそれぞれの複数の凹部を充填する複数の導体パターン層と、
互いに独立して前記複数の凹部の内の一つと接続され、互いに独立して前記複数の絶縁層の内の少なくとも２つを貫通する第１ビア部及び第２ビア部と、
前記第１及び第２ビア部をそれぞれ充填し、互いに独立して前記複数の導体パターン層の内の２つを電気的に接続する第１ビア導体及び第２ビア導体と、を有し、
断面上において、前記第１ビア導体の平均幅は、前記第２ビア導体の平均幅よりも大きいことを特徴とするプリント回路基板。
【請求項2】
前記複数の導体パターン層の内の前記第１ビア導体と接続される２つは、前記第１ビア導体と接続されるパワーパターンをそれぞれ含み、
前記複数の導体パターン層の内の前記第２ビア導体と接続される２つは、前記第２ビア導体と接続される信号パターンをそれぞれ含むことを特徴とする請求項１に記載のプリント回路基板。
前記複数の導体パターン層の内の前記第２ビア導体と接続される２つは、前記第２ビア導体と接続される信号パターンをそれぞれ含むことを特徴とする請求項１に記載のプリント回路基板。
【請求項3】
前記複数の導体パターン層のそれぞれの上面は、前記複数の絶縁層のそれぞれの上面と実質的に同一平面上に位置することを特徴とする請求項１に記載のプリント回路基板。
【請求項4】
前記複数の導体パターン層のそれぞれの下面は、角が丸みを帯びた形態であることを特徴とする請求項３に記載のプリント回路基板。
【請求項5】
前記複数の絶縁層の内の少なくとも一つは、互いに異なる深さの複数の凹部を含むことを特徴とする請求項１に記載のプリント回路基板。
【請求項6】
前記複数の導体パターン層のそれぞれは、前記複数の凹部のそれぞれの内壁を覆う第１金属層と、
前記第１金属層上に配置されて前記複数の凹部のそれぞれを充填する第２金属層と、を含むことを特徴とする請求項１に記載のプリント回路基板。
前記第１金属層上に配置されて前記複数の凹部のそれぞれを充填する第２金属層と、を含むことを特徴とする請求項１に記載のプリント回路基板。
【請求項7】
前記第１金属層は、無電解めっき層及びスパッタリング層の内の少なくとも一つを含み、
前記第２金属層は、電解めっき層を含むことを特徴とする請求項６に記載のプリント回路基板。
前記第２金属層は、電解めっき層を含むことを特徴とする請求項６に記載のプリント回路基板。
【請求項8】
前記プリント回路基板は、ビルドアップ部を含むコアレス型の基板であり、
前記ビルドアップ部は、前記複数の絶縁層と、前記複数の導体パターン層と、前記第１及び第２ビア部と、前記第１及び第２ビア導体と、を含むことを特徴とする請求項１に記載のプリント回路基板。
前記ビルドアップ部は、前記複数の絶縁層と、前記複数の導体パターン層と、前記第１及び第２ビア部と、前記第１及び第２ビア導体と、を含むことを特徴とする請求項１に記載のプリント回路基板。
【請求項9】
前記コアレス型の基板は、前記第１方向を基準として前記ビルドアップ部の上側及び下側にそれぞれ配置される第１及び第２レジスト層と、
前記第１方向を基準として前記第１レジスト層の上側にそれぞれ実装され、前記ビルドアップ部とそれぞれ電気的に接続される複数の半導体チップと、
前記第１方向を基準として前記第２レジスト層の下側に実装され、前記ビルドアップ部と電気的に接続される受動部品と、
前記第１方向を基準として前記第２レジスト層の下側に配置され、前記ビルドアップ部とそれぞれ電気的に接続される複数の接続部材と、をさらに含むことを特徴とする請求項８に記載のプリント回路基板。
前記第１方向を基準として前記第１レジスト層の上側にそれぞれ実装され、前記ビルドアップ部とそれぞれ電気的に接続される複数の半導体チップと、
前記第１方向を基準として前記第２レジスト層の下側に実装され、前記ビルドアップ部と電気的に接続される受動部品と、
前記第１方向を基準として前記第２レジスト層の下側に配置され、前記ビルドアップ部とそれぞれ電気的に接続される複数の接続部材と、をさらに含むことを特徴とする請求項８に記載のプリント回路基板。
【請求項10】
前記プリント回路基板は、コア部と、前記第１方向を基準として前記コア部の上側及び下側にそれぞれ配置される第１ビルドアップ部及び第２ビルドアップ部を含むコア型の基板であり、
前記第１及び第２ビルドアップ部の内の少なくとも一つは、前記複数の絶縁層と、前記複数の導体パターン層と、前記第１及び第２ビア部と、前記第１及び第２ビア導体と、を含むことを特徴とする請求項１に記載のプリント回路基板。
前記第１及び第２ビルドアップ部の内の少なくとも一つは、前記複数の絶縁層と、前記複数の導体パターン層と、前記第１及び第２ビア部と、前記第１及び第２ビア導体と、を含むことを特徴とする請求項１に記載のプリント回路基板。
【請求項11】
前記コア型の基板は、前記第１方向を基準として前記第１ビルドアップ部上に配置される第３ビルドアップ部をさらに含み、
前記第３ビルドアップ部に含まれる導体パターン層は、前記第１及び第２ビルドアップ部のそれぞれに含まれる導体パターン層よりも配線密度が高いことを特徴とする請求項１０に記載のプリント回路基板。
前記第３ビルドアップ部に含まれる導体パターン層は、前記第１及び第２ビルドアップ部のそれぞれに含まれる導体パターン層よりも配線密度が高いことを特徴とする請求項１０に記載のプリント回路基板。
【請求項12】
前記コア型の基板は、前記第１方向を基準として前記第３ビルドアップ部の上側に配置される第１レジスト層と、
前記第１方向を基準として前記第２ビルドアップ部の下側に配置される第２レジスト層と、
前記第１方向を基準として前記第１レジスト層の上側にそれぞれ実装され、前記第３ビルドアップ部を介して互いに電気的に接続される複数の半導体チップと、
前記第１方向を基準として前記第２レジスト層の下側に配置され、前記第２ビルドアップ部とそれぞれ電気的に接続される複数の接続部材と、をさらに含むことを特徴とする請求項１１に記載のプリント回路基板。
前記第１方向を基準として前記第２ビルドアップ部の下側に配置される第２レジスト層と、
前記第１方向を基準として前記第１レジスト層の上側にそれぞれ実装され、前記第３ビルドアップ部を介して互いに電気的に接続される複数の半導体チップと、
前記第１方向を基準として前記第２レジスト層の下側に配置され、前記第２ビルドアップ部とそれぞれ電気的に接続される複数の接続部材と、をさらに含むことを特徴とする請求項１１に記載のプリント回路基板。
【請求項13】
複数の第１凹部と、複数の第２凹部と、複数の第３凹部と、をそれぞれ有し、第１方向に積層された第１絶縁層、第２絶縁層、及び第３絶縁層と、
前記複数の第１～第３凹部をそれぞれ充填する第１導体パターン層、第２導体パターン層、及び第３導体パターン層と、
前記複数の第３凹部の内の互いに異なる一つから前記第１導体パターン層の互いに異なる一部まで前記第２及び第３絶縁層をそれぞれ貫通する第１及び第２ビア部と、
前記第１及び第２ビア部をそれぞれ充填し、互いに異なる位置で前記第１導体パターン層と前記第３導体パターン層とを電気的に接続する第１及び第２ビア導体と、を有し、
前記第１方向を基準として互いに同一のレベル（ｌｅｖｅｌ）において、前記第１方向と垂直な第２方向への前記第１ビア部の幅は、前記第２ビア部の幅よりも大きいことを特徴とするプリント回路基板。
前記複数の第１～第３凹部をそれぞれ充填する第１導体パターン層、第２導体パターン層、及び第３導体パターン層と、
前記複数の第３凹部の内の互いに異なる一つから前記第１導体パターン層の互いに異なる一部まで前記第２及び第３絶縁層をそれぞれ貫通する第１及び第２ビア部と、
前記第１及び第２ビア部をそれぞれ充填し、互いに異なる位置で前記第１導体パターン層と前記第３導体パターン層とを電気的に接続する第１及び第２ビア導体と、を有し、
前記第１方向を基準として互いに同一のレベル（ｌｅｖｅｌ）において、前記第１方向と垂直な第２方向への前記第１ビア部の幅は、前記第２ビア部の幅よりも大きいことを特徴とするプリント回路基板。
【請求項14】
前記第１及び第３導体パターン層は、それぞれパワーパターンと信号パターンとを含み、
前記第１ビア導体は、前記第１及び第３導体パターン層のそれぞれのパワーパターンを電気的に接続し、
前記第２ビア導体は、前記第１及び第３導体パターン層のそれぞれの信号パターンを電気的に接続することを特徴とする請求項１３に記載のプリント回路基板。
前記第１ビア導体は、前記第１及び第３導体パターン層のそれぞれのパワーパターンを電気的に接続し、
前記第２ビア導体は、前記第１及び第３導体パターン層のそれぞれの信号パターンを電気的に接続することを特徴とする請求項１３に記載のプリント回路基板。
【請求項15】
前記複数の第３凹部の内の一つから前記第２導体パターン層の一部まで前記第３絶縁層を貫通する第３ビア部と、
前記複数の第２凹部の内の一つから前記第１導体パターン層の一部まで前記第２絶縁層を貫通する第４ビア部と、
前記第３ビア部を充填し、前記第２導体パターン層と前記第３導体パターン層とを電気的に接続する第３ビア導体と、
前記第４ビア部を充填し、前記第１導体パターン層と前記第２導体パターン層とを電気的に接続する第４ビア導体と、をさらに含むことを特徴とする請求項１３に記載のプリント回路基板。
前記複数の第２凹部の内の一つから前記第１導体パターン層の一部まで前記第２絶縁層を貫通する第４ビア部と、
前記第３ビア部を充填し、前記第２導体パターン層と前記第３導体パターン層とを電気的に接続する第３ビア導体と、
前記第４ビア部を充填し、前記第１導体パターン層と前記第２導体パターン層とを電気的に接続する第４ビア導体と、をさらに含むことを特徴とする請求項１３に記載のプリント回路基板。
【請求項16】
複数の第４凹部を有し、前記第１方向を基準として前記第１絶縁層の下側に積層される第４絶縁層と、
前記複数の第４凹部を充填する第４導体パターン層と、
前記複数の第１凹部の内の一つから前記第４導体パターン層の一部まで前記第１絶縁層を貫通する第５ビア部と、
前記第５ビア部を充填し、前記第１導体パターン層と前記第４導体パターン層とを電気的に接続する第５ビア導体と、をさらに含むことを特徴とする請求項１３に記載のプリント回路基板。
前記複数の第４凹部を充填する第４導体パターン層と、
前記複数の第１凹部の内の一つから前記第４導体パターン層の一部まで前記第１絶縁層を貫通する第５ビア部と、
前記第５ビア部を充填し、前記第１導体パターン層と前記第４導体パターン層とを電気的に接続する第５ビア導体と、をさらに含むことを特徴とする請求項１３に記載のプリント回路基板。
【請求項17】
複数の第５凹部を有し、前記第１方向を基準として前記第１絶縁層と前記第２絶縁層との間又は前記第２絶縁層と第３絶縁層との間に配置される第５絶縁層と、
前記複数の第５凹部を充填する第５導体パターン層と、をさらに含み、
前記第１及び第２ビア部は、それぞれ前記第５絶縁層をさらに貫通することを特徴とする請求項１３に記載のプリント回路基板。
前記複数の第５凹部を充填する第５導体パターン層と、をさらに含み、
前記第１及び第２ビア部は、それぞれ前記第５絶縁層をさらに貫通することを特徴とする請求項１３に記載のプリント回路基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はプリント回路基板に関し、特に、微細なライン／スペース及び微細なビアを実現することができるプリント回路基板に関する。
【背景技術】
【0002】
半導体の仕様の高スペック化に伴い、ダイのサイズが大きくなっており、ダイのサイズが大きくなる場合、コストも高くなるため、コスト削減のためにチップレットの使用量が増加した。
したがって、ダイとダイの相互接続のための技術が求められている。
したがって、ダイとダイの相互接続のための技術が求められている。
【0003】
一方、ダイとダイの接続時には、ファインライン／スペースを有する回路が必要であり、かつ高周波における信号の損失を最小化するために回路の表面粗さが小さい必要がある。
このような項目をすべて改善できるパッケージ基板構造の開発が求められている。
このような項目をすべて改善できるパッケージ基板構造の開発が求められている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００１－１０２７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来のプリント回路基板における課題に鑑みてなされたものであって、本発明の目的は、最外層だけでなく、内層の回路も埋め込みトレース構造で形成し、微細なライン／スペース及び微細なビアを実現することができるプリント回路基板を提供することである。
【0006】
また、本発明の他の目的は、回路の表面粗さを小さくして高周波における信号の損失を最小化することができるプリント回路基板を提供することにある。
また、本発明の他の目的は、回路パターンの厚さを多様に調整することができ、インピーダンス管理の観点から容易なプリント回路基板を提供することにある。
また、本発明の他の目的は、ビアの深さと幅を多様に形成してデザイン自由度を改善することができるプリント回路基板を提供することにある。
また、本発明の他の目的は、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）及びＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の性能の改善が可能なプリント回路基板を提供することにある。
また、本発明の他の目的は、回路パターンの厚さを多様に調整することができ、インピーダンス管理の観点から容易なプリント回路基板を提供することにある。
また、本発明の他の目的は、ビアの深さと幅を多様に形成してデザイン自由度を改善することができるプリント回路基板を提供することにある。
また、本発明の他の目的は、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）及びＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の性能の改善が可能なプリント回路基板を提供することにある。
【課題を解決するための手段】
【0007】
本発明を通じて提案する様々な解決手段のうち一つは、それぞれの絶縁層にレーザ加工等を用いて様々な深さと幅の凹部を形成し、かつ様々な深さと幅のビア部を形成し、めっきにより凹部とビア部を充填した後、平坦化工程を行って導体パターン層及びビアパターンを形成することである。
【0008】
上記目的を達成するためになされた本発明によるプリント回路基板は、複数の凹部をそれぞれ有する複数の絶縁層と、前記複数の絶縁層のそれぞれの複数の凹部を充填する複数の導体パターン層と、互いに独立して前記複数の凹部の内の一つと接続され、互いに独立して前記複数の絶縁層の内の少なくとも２つを貫通する第１ビア部及び第２ビア部と、前記第１及び第２ビア部をそれぞれ充填し、互いに独立して前記複数の導体パターン層の内の２つを電気的に接続する第１ビア導体及び第２ビア導体と、を有し、断面上において、前記第１ビア導体の平均幅は、前記第２ビア導体の平均幅よりも大きいことを特徴とする。
【0009】
また、上記目的を達成するためになされた本発明によるプリント回路基板は、複数の第１凹部と、複数の第２凹部と、複数の第３凹部と、をそれぞれ有し、第１方向に積層された第１絶縁層、第２絶縁層、及び第３絶縁層と、前記複数の第１～第３凹部をそれぞれ充填する第１導体パターン層、第２導体パターン層、及び第３導体パターン層と、前記複数の第３凹部の内の互いに異なる一つから前記第１導体パターン層の互いに異なる一部まで前記第２及び第３絶縁層をそれぞれ貫通する第１及び第２ビア部と、前記第１及び第２ビア部をそれぞれ充填し、互いに異なる位置で前記第１導体パターン層と前記第３導体パターン層とを電気的に接続する第１及び第２ビア導体と、を有し、前記第１方向を基準として互いに同一のレベル（ｌｅｖｅｌ）において、前記第１方向と垂直な第２方向への前記第１ビア部の幅は、前記第２ビア部の幅よりも大きいことを特徴とする。
【発明の効果】
【0010】
本発明に係るプリント回路基板によれば、最外層だけでなく、内層の回路も埋め込みトレース構造で形成して微細なライン／スペース及び微細なビアを実現することができるプリント回路基板を提供することができる。
【0011】
また、回路の表面粗さを小さくして高周波における信号の損失を最小化することができるプリント回路基板を提供することができる。
また、回路パターンの厚さを多様に調整することができ、インピーダンス管理の観点から容易なプリント回路基板を提供することができる。
また、ビアの深さと幅を多様に形成してデザイン自由度を改善することができるプリント回路基板を提供することができる。
また、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）及びＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の性能の改善が可能なプリント回路基板を提供することができる。
また、回路パターンの厚さを多様に調整することができ、インピーダンス管理の観点から容易なプリント回路基板を提供することができる。
また、ビアの深さと幅を多様に形成してデザイン自由度を改善することができるプリント回路基板を提供することができる。
また、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）及びＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の性能の改善が可能なプリント回路基板を提供することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態による電子機器システムの概略構成の例を示すブロック図である。
【図2】本発明の実施形態による電子機器の一例を概略的に示す斜視図である。
【図3】本発明の実施形態によるプリント回路基板の概略構成の一例を示す断面図である。
【図5】エッチングを用いて導体回路を形成する場合の導体回路の表面粗さと、本発明によって導体回路を形成する場合の導体回路の表面粗さとを比較するためのイメージ図である。
【図6】本発明の他の実施形態によるプリント回路基板の概略構成の一例を示す断面図である。
【発明を実施するための形態】
【0013】
次に、本発明に係るプリント回路基板を実施するための形態の具体例を図面を参照しながら説明する。
以下、添付の図面を参照して本発明について説明する。
図面における要素の形状及び大きさなどは、より明確な説明のために誇張又は縮小し得る。
以下、添付の図面を参照して本発明について説明する。
図面における要素の形状及び大きさなどは、より明確な説明のために誇張又は縮小し得る。
【0014】
＜電子機器＞
図１は、本発明の実施形態による電子機器システムの概略構成の例を示すブロック図である。
図１を参照すると、電子機器１０００は、メインボード１０１０を収容する。
メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に接続されている。
これらは、後述する他の電子部品とも結合されて様々な信号ライン１０９０を形成する。
図１は、本発明の実施形態による電子機器システムの概略構成の例を示すブロック図である。
図１を参照すると、電子機器１０００は、メインボード１０１０を収容する。
メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に接続されている。
これらは、後述する他の電子部品とも結合されて様々な信号ライン１０９０を形成する。
【0015】
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップ、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップ、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の異なる形態のチップ関連電子部品が含まれ得ることは言うまでもない。
また、これらのチップ関連部品１０２０を互いに組み合わせてもよいことは勿論である。
チップ関連部品１０２０は、上述したチップや電子部品を含むパッケージの形態であってもよい。
また、これらのチップ関連部品１０２０を互いに組み合わせてもよいことは勿論である。
チップ関連部品１０２０は、上述したチップや電子部品を含むパッケージの形態であってもよい。
【0016】
ネットワーク関連部品１０３０としては、Ｗｉ－Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の異なる多数の無線又は有線標準やプロトコルの内の任意のものが含まれ得る。
また、ネットワーク関連部品１０３０をチップ関連部品１０２０と併せて互いに組み合わせてもよいことは言うまでもない。
また、ネットワーク関連部品１０３０をチップ関連部品１０２０と併せて互いに組み合わせてもよいことは言うまでもない。
【0017】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルタ、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれる。
但し、これらに限定されるものではなく、これら以外にも、その他の異なる様々な用途のために使用されるチップ部品形態の受動素子などが含まれ得る。
また、その他の部品１０４０をチップ関連部品１０２０及び／又はネットワーク関連部品１０３０と互いに組み合わせてもよいことは言うまでもない。
但し、これらに限定されるものではなく、これら以外にも、その他の異なる様々な用途のために使用されるチップ部品形態の受動素子などが含まれ得る。
また、その他の部品１０４０をチップ関連部品１０２０及び／又はネットワーク関連部品１０３０と互いに組み合わせてもよいことは言うまでもない。
【0018】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に接続されても又はされなくてもよい他の電子部品を含むことができる。
他の電子部品の例としては、カメラモジュール１０５０、アンテナモジュール１０６０、ディスプレイ１０７０、バッテリ１０８０などがある。
但し、これらに限定されるものではなく、オーディオコーデック、ビデオコーデック、電力増幅器、羅針盤、加速度計、ジャイロスコープ、スピーカー、大容量記憶装置（例えば、ハードディスクドライブ）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）などであってもよい。
これら以外にも、電子機器１０００の種類に応じて様々な用途のために使用されるその他の電子部品などが含まれてもよいことは言うまでもない。
他の電子部品の例としては、カメラモジュール１０５０、アンテナモジュール１０６０、ディスプレイ１０７０、バッテリ１０８０などがある。
但し、これらに限定されるものではなく、オーディオコーデック、ビデオコーデック、電力増幅器、羅針盤、加速度計、ジャイロスコープ、スピーカー、大容量記憶装置（例えば、ハードディスクドライブ）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）などであってもよい。
これら以外にも、電子機器１０００の種類に応じて様々な用途のために使用されるその他の電子部品などが含まれてもよいことは言うまでもない。
【0019】
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニタ（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビ（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであり得る。
但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
【0020】
図２は、本発明の実施形態による電子機器の一例を概略的に示す斜視図である。
図２を参照すると、電子機器は、例えば、スマートフォン１１００であり得る。
スマートフォン１１００の内部には、マザーボード１１１０が収容されており、このようなマザーボード１１１０には、様々な部品１１２０が物理的及び／又は電気的に接続されている。
図２を参照すると、電子機器は、例えば、スマートフォン１１００であり得る。
スマートフォン１１００の内部には、マザーボード１１１０が収容されており、このようなマザーボード１１１０には、様々な部品１１２０が物理的及び／又は電気的に接続されている。
【0021】
また、カメラモジュール１１３０及び／又はスピーカー１１４０のようにマザーボード１１１０に物理的及び／又は電気的に接続されても又はされなくてもよい他の部品が内部に収容されている。
部品１１２０の内の一部は、上述したチップ関連部品であってもよく、例えば、部品パッケージ１１２１であってもよいが、これに限定されるものではない。
部品パッケージ１１２１は、能動部品及び／又は受動部品を含む電子部品が表面実装配置されたプリント回路基板の形態であってもよい。
あるいは、部品パッケージ１１２１は、能動部品及び／又は受動部品が内蔵されたプリント回路基板の形態であってもよい。
一方、電子機器は必ずしもスマートフォン１１００に限定されるものではなく、上述したように他の電子機器であってもよいことは言うまでもない。
部品１１２０の内の一部は、上述したチップ関連部品であってもよく、例えば、部品パッケージ１１２１であってもよいが、これに限定されるものではない。
部品パッケージ１１２１は、能動部品及び／又は受動部品を含む電子部品が表面実装配置されたプリント回路基板の形態であってもよい。
あるいは、部品パッケージ１１２１は、能動部品及び／又は受動部品が内蔵されたプリント回路基板の形態であってもよい。
一方、電子機器は必ずしもスマートフォン１１００に限定されるものではなく、上述したように他の電子機器であってもよいことは言うまでもない。
【0022】
＜プリント回路基板＞
図３は、プリント回路基板の一例を概略的に示す断面図である。
図３を参照すると、本発明の実施形態によるプリント回路基板１００は、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）をそれぞれ有し、第１方向に積層された第１～第３絶縁層（１１１、１１２、１１３）、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）をそれぞれ充填する第１～第３導体パターン層（１２１、１２２、１２３）、複数の第３凹部ｈ３の内の互いに異なる一つから第１導体パターン層１２１の互いに異なる一部まで第２及び第３絶縁層（１１２、１１３）をそれぞれ貫通する第１及び第２ビア部（ｖ１、ｖ２）、並びに第１及び第２ビア部（ｖ１、ｖ２）をそれぞれ充填し、互いに異なる位置で第１及び第３導体パターン層（１２１、１２３）を電気的に接続する第１及び第２ビア導体（１３１、１３２）を含む。
このように、本発明の実施形態によるプリント回路基板１００は、それぞれの絶縁層に凹部を形成した後、導体で充填して導体パターン層を形成する構造を有するため、最外層だけでなく、内層の回路も埋め込みトレース構造で形成して微細なライン／スペース及び微細なビアを実現することができる。
図３は、プリント回路基板の一例を概略的に示す断面図である。
図３を参照すると、本発明の実施形態によるプリント回路基板１００は、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）をそれぞれ有し、第１方向に積層された第１～第３絶縁層（１１１、１１２、１１３）、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）をそれぞれ充填する第１～第３導体パターン層（１２１、１２２、１２３）、複数の第３凹部ｈ３の内の互いに異なる一つから第１導体パターン層１２１の互いに異なる一部まで第２及び第３絶縁層（１１２、１１３）をそれぞれ貫通する第１及び第２ビア部（ｖ１、ｖ２）、並びに第１及び第２ビア部（ｖ１、ｖ２）をそれぞれ充填し、互いに異なる位置で第１及び第３導体パターン層（１２１、１２３）を電気的に接続する第１及び第２ビア導体（１３１、１３２）を含む。
このように、本発明の実施形態によるプリント回路基板１００は、それぞれの絶縁層に凹部を形成した後、導体で充填して導体パターン層を形成する構造を有するため、最外層だけでなく、内層の回路も埋め込みトレース構造で形成して微細なライン／スペース及び微細なビアを実現することができる。
【0023】
一方、第１～第３導体パターン層（１２１、１２２、１２３）のそれぞれの上面は、第１～第３絶縁層（１１１、１１２、１１３）のそれぞれの上面と実質的に同一平面上に位置する。
また、第１～第３導体パターン層（１２１、１２２、１２３）のそれぞれの下面は、角が丸みを帯びた形態を有する。
このように、本発明の実施形態によるプリント回路基板１００は、エッチングなしに導体パターン層を形成し、導体パターン層のそれぞれの表面が、表面粗さがほとんどないスムーズな形態を有することができ、スキン効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）現象で信号経路が短くなり、高周波における信号の損失を最小化することができ、かつ、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）特性の改善効果を有することができる。
また、第１～第３導体パターン層（１２１、１２２、１２３）のそれぞれの下面は、角が丸みを帯びた形態を有する。
このように、本発明の実施形態によるプリント回路基板１００は、エッチングなしに導体パターン層を形成し、導体パターン層のそれぞれの表面が、表面粗さがほとんどないスムーズな形態を有することができ、スキン効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）現象で信号経路が短くなり、高周波における信号の損失を最小化することができ、かつ、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）特性の改善効果を有することができる。
【0024】
また、複数の第１凹部ｈ１、複数の第２凹部ｈ２、及び／又は複数の第３凹部ｈ３は、それぞれ互いに異なる深さの複数の凹部を含む。
例えば、複数の第２凹部ｈ２は、互いに異なる深さ（ｄ１、ｄ２）を有する導体パターン層１２２を含む。
凹部の深さは、凹部の断面上における幅が広くなるほど、大きくなるが、これに限定されるものではない。
このように、本発明の実施形態によるプリント回路基板１００は、回路パターンの厚さを多様に調整することができ、インピーダンス管理の観点から容易であり、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の改善効果を有することができる。
例えば、複数の第２凹部ｈ２は、互いに異なる深さ（ｄ１、ｄ２）を有する導体パターン層１２２を含む。
凹部の深さは、凹部の断面上における幅が広くなるほど、大きくなるが、これに限定されるものではない。
このように、本発明の実施形態によるプリント回路基板１００は、回路パターンの厚さを多様に調整することができ、インピーダンス管理の観点から容易であり、ＰＩ（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）の改善効果を有することができる。
【0025】
一方、第１ビア導体１３１は、第１及び第３導体パターン層（１２１、１２３）のそれぞれのパワーパターンと電気的に接続され、第２ビア導体１３２は、第１及び第３導体パターン層（１２１、１２３）のそれぞれの信号パターンと電気的に接続される。
このとき、第１方向を基準として互いに同一のレベル（ｌｅｖｅｌ）において、例えば、第１方向と垂直な第２方向への任意の仮想線を描いたとき、仮想の線と接する地点において、第１ビア導体１３１が充填される第１ビア部ｖ１の幅は、第２ビア導体１３２が充填される第２ビア部ｖ２の幅より大きい。
このように、本発明の実施形態によるプリント回路基板１００は、ビアの深さと幅を多様に形成してデザイン自由度を改善することができる。
例えば、第１ビア導体１３１は、シームレスビア（Ｓｅａｍｌｅｓｓ Ｖｉａ）の形態を有すると同時に、広い幅を形成して放熱効果及びインダクタンスの観点からＰＩ特性を向上させることができる。
また、第２ビア導体１３２は、シームレスビア（Ｓｅａｍｌｅｓｓ Ｖｉａ）の形態を有しながらも微細に形成してＳＩ特性を向上させることができる。
このとき、第１方向を基準として互いに同一のレベル（ｌｅｖｅｌ）において、例えば、第１方向と垂直な第２方向への任意の仮想線を描いたとき、仮想の線と接する地点において、第１ビア導体１３１が充填される第１ビア部ｖ１の幅は、第２ビア導体１３２が充填される第２ビア部ｖ２の幅より大きい。
このように、本発明の実施形態によるプリント回路基板１００は、ビアの深さと幅を多様に形成してデザイン自由度を改善することができる。
例えば、第１ビア導体１３１は、シームレスビア（Ｓｅａｍｌｅｓｓ Ｖｉａ）の形態を有すると同時に、広い幅を形成して放熱効果及びインダクタンスの観点からＰＩ特性を向上させることができる。
また、第２ビア導体１３２は、シームレスビア（Ｓｅａｍｌｅｓｓ Ｖｉａ）の形態を有しながらも微細に形成してＳＩ特性を向上させることができる。
【0026】
また、第１及び第２ビア部（ｖ１、ｖ２）は、互いに独立して形成される。
例えば、プリント回路基板１００がより多層である場合において、第１及び第２ビア部（ｖ１、ｖ２）は、互いに独立してそれぞれの絶縁層の複数の凹部の内の一つと接続され、互いに独立して複数の絶縁層の内の少なくとも２つを貫通する。
すなわち、図に示す形態だけでなく、他の形態では第１及び第２ビア部（ｖ１、ｖ２）が独立して形成されてもよい。
例えば、第１ビア部ｖ１は、３つの絶縁層を貫通するが、第２ビア部ｖ２は、２つの絶縁層のみを貫通することができる。
例えば、プリント回路基板１００がより多層である場合において、第１及び第２ビア部（ｖ１、ｖ２）は、互いに独立してそれぞれの絶縁層の複数の凹部の内の一つと接続され、互いに独立して複数の絶縁層の内の少なくとも２つを貫通する。
すなわち、図に示す形態だけでなく、他の形態では第１及び第２ビア部（ｖ１、ｖ２）が独立して形成されてもよい。
例えば、第１ビア部ｖ１は、３つの絶縁層を貫通するが、第２ビア部ｖ２は、２つの絶縁層のみを貫通することができる。
【0027】
また、第１ビア部ｖ１と第２ビア部ｖ２の貫通開始位置が互いに異なる層であってもよい。
すなわち、第１及び第２ビア導体（１３１、１３２）は、互いに独立して複数の導体パターン層の内の２つを電気的に接続する。
この場合、第１及び第２ビア導体（１３１、１３２）は、断面上における平均幅が異なってもよく、例えば、第１ビア導体１３１の平均幅が、第２ビア導体１３２の平均幅より大きくてもよい。
平均幅は、断面上における任意の５地点での幅を計算した後、平均値を求めて導出する。
なお、複数の導体パターン層の内の第１ビア導体１３１と接続される２つは、第１ビア導体１３１と接続されるパワーパターンをそれぞれ含み、複数の導体パターン層の内の第２ビア導体１３２と接続される２つは、第２ビア導体１３２と接続される信号パターンをそれぞれ含む。
このように、本発明の実施形態によるプリント回路基板１００は、より多層である場合でも、上述したデザイン自由度の改善効果などを有することができる。
すなわち、第１及び第２ビア導体（１３１、１３２）は、互いに独立して複数の導体パターン層の内の２つを電気的に接続する。
この場合、第１及び第２ビア導体（１３１、１３２）は、断面上における平均幅が異なってもよく、例えば、第１ビア導体１３１の平均幅が、第２ビア導体１３２の平均幅より大きくてもよい。
平均幅は、断面上における任意の５地点での幅を計算した後、平均値を求めて導出する。
なお、複数の導体パターン層の内の第１ビア導体１３１と接続される２つは、第１ビア導体１３１と接続されるパワーパターンをそれぞれ含み、複数の導体パターン層の内の第２ビア導体１３２と接続される２つは、第２ビア導体１３２と接続される信号パターンをそれぞれ含む。
このように、本発明の実施形態によるプリント回路基板１００は、より多層である場合でも、上述したデザイン自由度の改善効果などを有することができる。
【0028】
また、第１～第３導体パターン層（１２１、１２２、１２３）は、それぞれ複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）のそれぞれの内壁を覆う第１金属層Ｍ１と、第１金属層Ｍ１上に配置され、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）をそれぞれ充填する第２金属層Ｍ２とを含む。
第１金属層Ｍ１は、シード層であり得、例えば、無電解めっき層及び／又はスパッタリング層である。
第２金属層Ｍ２は、めっき層であり得、例えば、電解めっき層である。
第１及び第２金属層（Ｍ１、Ｍ２）は、それぞれ銅（Ｃｕ）を含み、かつ互いに境界が区分される。
第１金属層Ｍ１は、第２金属層Ｍ２よりも薄い、実質的に一定の厚さで複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）のそれぞれの内壁を覆い、第２金属層Ｍ２は、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）のそれぞれを実質的に完全に充填する。
第１及び第２ビア導体（１３１、１３２）も同様の形態で第１及び第２金属層（Ｍ１、Ｍ２）を含む。
このように、第１～第３導体パターン層（１２１、１２２、１２３）は、最外層だけでなく、内層の回路も埋め込みトレース構造で形成し、微細なライン／スペース及び微細なビアを実現することができる。
第１金属層Ｍ１は、シード層であり得、例えば、無電解めっき層及び／又はスパッタリング層である。
第２金属層Ｍ２は、めっき層であり得、例えば、電解めっき層である。
第１及び第２金属層（Ｍ１、Ｍ２）は、それぞれ銅（Ｃｕ）を含み、かつ互いに境界が区分される。
第１金属層Ｍ１は、第２金属層Ｍ２よりも薄い、実質的に一定の厚さで複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）のそれぞれの内壁を覆い、第２金属層Ｍ２は、複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）のそれぞれを実質的に完全に充填する。
第１及び第２ビア導体（１３１、１３２）も同様の形態で第１及び第２金属層（Ｍ１、Ｍ２）を含む。
このように、第１～第３導体パターン層（１２１、１２２、１２３）は、最外層だけでなく、内層の回路も埋め込みトレース構造で形成し、微細なライン／スペース及び微細なビアを実現することができる。
【0029】
一方、本発明の実施形態によるプリント回路基板１００は、複数の第３凹部ｈ３の内の一つから第２導体パターン層１２２の一部まで第３絶縁層１１３を貫通する第３ビア部ｖ３、複数の第２凹部ｈ２の内の一つから第１導体パターン層１２１の一部まで第２絶縁層１１２を貫通する第４ビア部ｖ４、第３ビア部ｖ３を充填し、第２導体パターン層１２２と第３導体パターン層１２３とを電気的に接続する第３ビア導体１３３、並びに第４ビア部ｖ４を充填し、第１導体パターン層１２１と第２導体パターン層１２２とを電気的に接続する第４ビア導体１３４をさらに含む。
このように、シームレスビア以外にも、層間接続のための様々な形態のビアを適用することができる。
このように、シームレスビア以外にも、層間接続のための様々な形態のビアを適用することができる。
【0030】
また、本発明の実施形態によるプリント回路基板１００は、複数の第４凹部ｈ４を有し、第１方向を基準として第１絶縁層１１１の下側に積層された第４絶縁層１１４、複数の第４凹部ｈ４を充填する第４導体パターン層１２４、複数の第１凹部ｈ１から第４導体パターン層１２４の一部まで第１絶縁層を貫通する第５ビア部ｖ５、並びに第５ビア部ｖ５を充填し、第１導体パターン層１２１と第４導体パターン層１２４とを電気的に接続する第５ビア導体１３５をさらに含み得る。
第４絶縁層１１４と第４導体パターン層１２４は、基板の最外側の層であり得、第４絶縁層１１４の厚さは、第１～第３絶縁層（１１１、１１２、１１３）の厚さより薄くてもよいが、これに限定されるものではない。
複数の第４凹部ｈ４及び第４導体パターン層１２４には、上述した複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）及び第１～第３導体パターン層（１２１、１２２、１２３）で説明した内容を実質的に同様に適用する。
第４絶縁層１１４と第４導体パターン層１２４は、基板の最外側の層であり得、第４絶縁層１１４の厚さは、第１～第３絶縁層（１１１、１１２、１１３）の厚さより薄くてもよいが、これに限定されるものではない。
複数の第４凹部ｈ４及び第４導体パターン層１２４には、上述した複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）及び第１～第３導体パターン層（１２１、１２２、１２３）で説明した内容を実質的に同様に適用する。
【0031】
一方、本発明の実施形態によるプリント回路基板１００は、図には示していないが、第１方向を基準として、第１絶縁層１１１と第２絶縁層１１２との間又は第２絶縁層１１２と第３絶縁層１１３との間には、複数の第５凹部を有する第５絶縁層がさらに配置され得る。
複数の第５凹部は、第５導体パターン層で充填される。
第１及び第２ビア部（ｖ１、ｖ２）は、第５絶縁層をさらに貫通する。
必要に応じて、第５絶縁層及び第５導体パターン層だけでなく、より多くの絶縁層及び導体パターン層が必要な位置にさらに配置されてもよいことは言うまでもない。
すなわち、より多層の基板で構成されてもよい。
複数の第５凹部及び第５導体パターン層などには、上述した複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）及び第１～第３導体パターン層（１２１、１２２、１２３）で説明した内容を実質的に同様に適用する。
複数の第５凹部は、第５導体パターン層で充填される。
第１及び第２ビア部（ｖ１、ｖ２）は、第５絶縁層をさらに貫通する。
必要に応じて、第５絶縁層及び第５導体パターン層だけでなく、より多くの絶縁層及び導体パターン層が必要な位置にさらに配置されてもよいことは言うまでもない。
すなわち、より多層の基板で構成されてもよい。
複数の第５凹部及び第５導体パターン層などには、上述した複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）及び第１～第３導体パターン層（１２１、１２２、１２３）で説明した内容を実質的に同様に適用する。
【0032】
また、本発明の実施形態によるプリント回路基板１００は、ビルドアップ部を含むコアレス型の基板であり得る。
ビルドアップ部は、上述した第１～第３絶縁層（１１１、１１２、１１３）、第１～第３導体パターン層（１２１、１２２、１２３）、第１及び第２ビア部（ｖ１、ｖ２）、第１及び第２ビア導体（１３１、１３２）、第３及び第４ビア部（ｖ３、ｖ４）、第３及び第４ビア導体（１３３、１３４）、第４絶縁層１１４、第４導体パターン層１２４、第５ビア部ｖ５、第５ビア導体１３５、第５絶縁層、第５導体パターン層などを含み得る。
このように、本発明の実施形態によるプリント回路基板１００は、全層又は層の大部分を埋め込みトレース構造で実現することができるため、コアレス型の基板に容易に適用することができる。
ビルドアップ部は、上述した第１～第３絶縁層（１１１、１１２、１１３）、第１～第３導体パターン層（１２１、１２２、１２３）、第１及び第２ビア部（ｖ１、ｖ２）、第１及び第２ビア導体（１３１、１３２）、第３及び第４ビア部（ｖ３、ｖ４）、第３及び第４ビア導体（１３３、１３４）、第４絶縁層１１４、第４導体パターン層１２４、第５ビア部ｖ５、第５ビア導体１３５、第５絶縁層、第５導体パターン層などを含み得る。
このように、本発明の実施形態によるプリント回路基板１００は、全層又は層の大部分を埋め込みトレース構造で実現することができるため、コアレス型の基板に容易に適用することができる。
【0033】
一方、コアレス型の基板は、第１方向を基準としてビルドアップ部の上側及び下側にそれぞれ配置された第１及び第２レジスト層（１４１、１４２）と、複数の第１及び第２接続部材（１６１、１６２）を介して、第１方向を基準として第１レジスト層１４１の上側にそれぞれ実装され、ビルドアップ部とそれぞれ電気的に接続される第１及び第２半導体チップ（１５１、１５２）と、複数の第３接続部材１６３を介して、第１方向を基準として第２レジスト層１４２の下側に実装され、ビルドアップ部と電気的に接続される受動部品１５３と、第１方向を基準として第２レジスト層１４２の下側に配置され、ビルドアップ部とそれぞれ電気的に接続される複数の第４接続部材１６４をさらに含み得る。
このように、本発明の実施形態によるプリント回路基板１００は、パッケージ基板であり得る。
このように、本発明の実施形態によるプリント回路基板１００は、パッケージ基板であり得る。
【0034】
以下では、図面を参照して、本発明の実施形態によるプリント回路基板１００の構成要素についてより詳細に説明する。
第１～第４絶縁層（１１１、１１２、１１３、１１４）は、それぞれ絶縁材料を含む。
絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこのような樹脂と共に、無機フィラー、有機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、ａｎｄ／ｏｒ Ｇｌａｓｓ Ｆａｂｒｉｃ）を含む材料を含む。
絶縁材料は、感光性材料及び／又は非感光性材料であってもよい。
例えば、絶縁材料は、ＰＰＧ（Ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＲＣＣ（Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ）の絶縁材などであってもよく、必要に応じて、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）等であってもよいが、これらに限定されるものではない。
必要に応じては、絶縁材料として他の剛性に優れたその他の高分子素材が用いられてもよい。
第１～第４絶縁層（１１１、１１２、１１３、１１４）は、それぞれ絶縁材料を含む。
絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこのような樹脂と共に、無機フィラー、有機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、ａｎｄ／ｏｒ Ｇｌａｓｓ Ｆａｂｒｉｃ）を含む材料を含む。
絶縁材料は、感光性材料及び／又は非感光性材料であってもよい。
例えば、絶縁材料は、ＰＰＧ（Ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＲＣＣ（Ｒｅｓｉｎ Ｃｏａｔｅｄ Ｃｏｐｐｅｒ）の絶縁材などであってもよく、必要に応じて、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）等であってもよいが、これらに限定されるものではない。
必要に応じては、絶縁材料として他の剛性に優れたその他の高分子素材が用いられてもよい。
【0035】
第１～第４導体パターン層（１２１、１２２、１２３、１２４）は、それぞれ金属物質を含む。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを使用することができる。
第１～第４導体パターン層（１２１、１２２、１２３、１２４）は、それぞれ無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含むことができるが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。
第１～第４導体パターン層（１２１、１２２、１２３、１２４）は、それぞれ該当層の設計デザインに応じて様々な機能を行う。
例えば、グランドパターン、パワーパターン、信号パターンなどを含む。
ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種信号、例えば、データ信号などを含む。
これらのパターンは、それぞれ、ラインパターン、プレーンパターン及び／又はパッドパターンを含む。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを使用することができる。
第１～第４導体パターン層（１２１、１２２、１２３、１２４）は、それぞれ無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含むことができるが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。
第１～第４導体パターン層（１２１、１２２、１２３、１２４）は、それぞれ該当層の設計デザインに応じて様々な機能を行う。
例えば、グランドパターン、パワーパターン、信号パターンなどを含む。
ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種信号、例えば、データ信号などを含む。
これらのパターンは、それぞれ、ラインパターン、プレーンパターン及び／又はパッドパターンを含む。
【0036】
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれ金属物質を含む。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、及び／又はこれらの合金などを含むことができる。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれ設計デザインに応じて様々な機能を行う。
例えば、グランドビア、パワービア、信号ビアなどを含む。
ここで、信号ビアは、グランド、パワーなどを除く各種信号、例えば、データ信号などの電気的接続のためのビアを含む。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれテーパ形状を有する。
例えば、第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれ断面上において下側の幅が上側の幅より狭いテーパ形状を有する。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、第１～第３導体パターン層（１２１、１２２、１２３）の内の少なくとも一つとそれぞれ同じめっき工程によって共に形成され、これらを一体化することができるが、これに限定されるものではない。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含み得る。
無電解めっき層（又は化学銅）の代わりにスパッタリング層を含んでもよく、必要に応じては両方ともを含んでもよい。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、及び／又はこれらの合金などを含むことができる。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれ設計デザインに応じて様々な機能を行う。
例えば、グランドビア、パワービア、信号ビアなどを含む。
ここで、信号ビアは、グランド、パワーなどを除く各種信号、例えば、データ信号などの電気的接続のためのビアを含む。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれテーパ形状を有する。
例えば、第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、それぞれ断面上において下側の幅が上側の幅より狭いテーパ形状を有する。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、第１～第３導体パターン層（１２１、１２２、１２３）の内の少なくとも一つとそれぞれ同じめっき工程によって共に形成され、これらを一体化することができるが、これに限定されるものではない。
第１～第５ビア導体（１３１、１３２、１３３、１３４、１３５）は、無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含み得る。
無電解めっき層（又は化学銅）の代わりにスパッタリング層を含んでもよく、必要に応じては両方ともを含んでもよい。
【0037】
第１及び第２レジスト層（１４１、１４２）は、絶縁物質を含み、絶縁物質としては、液状型又はフィルム型の半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）を使用することができる。
但し、これに限定されるものではなく、他の種類の材料が使用されてもよい。
第１レジスト層１４１は、ビルドアップ部の最上側に配置された導体パターン層の少なくとも一部、例えば、第３導体パターン層１２３の少なくとも一部をそれぞれ露出させる複数の第１開口を有する。
第２レジスト層１４２は、ビルドアップ部の最下側に配置された導体パターン層の少なくとも一部、例えば、第４導体パターン層１２４の少なくとも一部をそれぞれ露出させる複数の第２開口を有する。
但し、これに限定されるものではなく、他の種類の材料が使用されてもよい。
第１レジスト層１４１は、ビルドアップ部の最上側に配置された導体パターン層の少なくとも一部、例えば、第３導体パターン層１２３の少なくとも一部をそれぞれ露出させる複数の第１開口を有する。
第２レジスト層１４２は、ビルドアップ部の最下側に配置された導体パターン層の少なくとも一部、例えば、第４導体パターン層１２４の少なくとも一部をそれぞれ露出させる複数の第２開口を有する。
【0038】
第１及び第２半導体チップ（１５１、１５２）は、それぞれ数百～数百万個以上の素子が一つのチップ内に集積化された集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：）ＩＣ）ダイ（Ｄｉｅ）を含む。
このとき、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アプリケーションプロセッサ（例えば、ＡＰ）、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであってもよいが、これらに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップ、又はＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）のような他の種類であってもよいことは言うまでもない。
第１及び第２半導体チップ（１５１、１５２）は、互いに同じ種類のダイを含むか、又は互いに異なる種類のダイを含むことができる。
このとき、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アプリケーションプロセッサ（例えば、ＡＰ）、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであってもよいが、これらに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップ、又はＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）のような他の種類であってもよいことは言うまでもない。
第１及び第２半導体チップ（１５１、１５２）は、互いに同じ種類のダイを含むか、又は互いに異なる種類のダイを含むことができる。
【0039】
第１及び第２半導体チップ（１５１、１５２）は、それぞれアクティブウエハに基づいて形成されたものであってもよく、この場合、それぞれの本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等が使用され得る。
本体には様々な回路が形成され得る。
それぞれの本体には接続パッドが形成されて、接続パッドは、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を含む。
第１及び第２半導体チップ（１５１、１５２）は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよく、この場合、接続パッド上には必要に応じて金属バンプが配置され得る。
第１及び第２半導体チップ（１５１、１５２）は、パッケージダイ（ｐａｃｋａｇｅｄ ｄｉｅ）であってもよく、この場合、接続パッド上にさらに再配線層が形成され、必要に応じて再配線層上に金属バンプが配置され得る。
本体には様々な回路が形成され得る。
それぞれの本体には接続パッドが形成されて、接続パッドは、アルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を含む。
第１及び第２半導体チップ（１５１、１５２）は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよく、この場合、接続パッド上には必要に応じて金属バンプが配置され得る。
第１及び第２半導体チップ（１５１、１５２）は、パッケージダイ（ｐａｃｋａｇｅｄ ｄｉｅ）であってもよく、この場合、接続パッド上にさらに再配線層が形成され、必要に応じて再配線層上に金属バンプが配置され得る。
【0040】
第１及び第２半導体チップ（１５１、１５２）は、それぞれ複数の第１及び第２接続部材（１６１、１６２）を介して第１レジスト層１４１上に実装される。
例えば、第１及び第２半導体チップ（１５１、１５２）は、それぞれ複数の第１及び第２接続部材（１６１、１６２）を介してビルドアップ部の最上側に配置された導体パターン層、例えば、第３導体パターン層１２３とそれぞれ電気的に接続される。
複数の第１及び第２接続部材（１６１、１６２）は、それぞれ低融点金属、例えば、錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）等の半田などで形成され得るが、これは一例に過ぎず、材質が特にこれらに限定されるものではない。
例えば、第１及び第２半導体チップ（１５１、１５２）は、それぞれ複数の第１及び第２接続部材（１６１、１６２）を介してビルドアップ部の最上側に配置された導体パターン層、例えば、第３導体パターン層１２３とそれぞれ電気的に接続される。
複数の第１及び第２接続部材（１６１、１６２）は、それぞれ低融点金属、例えば、錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）等の半田などで形成され得るが、これは一例に過ぎず、材質が特にこれらに限定されるものではない。
【0041】
受動部品１５３は、チップ部品であり得、例えば、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＬＳＣ（Ｌａｎｄ Ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）などであり得るが、これらに限定されるものではない。
【0042】
受動部品１５３は、一つ以上の第３接続部材１６３を介して第２レジスト層１４２上に実装される。
例えば、受動部品１５３は、一つ以上の第３接続部材１６３を介してビルドアップ部の最下側に配置された導体パターン層、例えば、第４導体パターン層１２４と電気的に接続される。
一つ以上の第３接続部材１６３は、それぞれ低融点金属、例えば、錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などの半田などで形成され得るが、これは一例に過ぎず、材質が特にこれらに限定されるものではない。
例えば、受動部品１５３は、一つ以上の第３接続部材１６３を介してビルドアップ部の最下側に配置された導体パターン層、例えば、第４導体パターン層１２４と電気的に接続される。
一つ以上の第３接続部材１６３は、それぞれ低融点金属、例えば、錫（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などの半田などで形成され得るが、これは一例に過ぎず、材質が特にこれらに限定されるものではない。
【0043】
複数の第４接続部材１６４は、プリント回路基板１００を電子機器のメインボードや他の基板などに接続させるための構成である。
複数の第４接続部材１６４は、それぞれビルドアップ部の最下側に配置された導体パターン層、例えば、第４導体パターン層１２４と電気的に接続される。
必要に応じて、複数の第４接続部材１６４は、公知の金属物質で形成されたアンダーバンプ金属を介してそれぞれ配置される。
複数の第４接続部材１６４は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されてもよいが、これは一例に過ぎず、材質が特にこれに限定されるものではない。
複数の第４接続部材１６４は、それぞれランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであり得る。
複数の第４接続部材１６４は、それぞれ多重層又は単一層で形成されてもよい。
多重層で形成される場合は、銅柱（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、錫－銀半田や銅を含むことができるが、これに限定されるものではない。
複数の第４接続部材１６４は、それぞれビルドアップ部の最下側に配置された導体パターン層、例えば、第４導体パターン層１２４と電気的に接続される。
必要に応じて、複数の第４接続部材１６４は、公知の金属物質で形成されたアンダーバンプ金属を介してそれぞれ配置される。
複数の第４接続部材１６４は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されてもよいが、これは一例に過ぎず、材質が特にこれに限定されるものではない。
複数の第４接続部材１６４は、それぞれランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであり得る。
複数の第４接続部材１６４は、それぞれ多重層又は単一層で形成されてもよい。
多重層で形成される場合は、銅柱（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、錫－銀半田や銅を含むことができるが、これに限定されるものではない。
【0044】
図４は、図３のプリント回路基板の導体パターン層及びビア導体の形成を説明するための概略的な工程断面図である。
図４（ａ）を参照すると、第１～第３絶縁層（１１１、１１２、１１３）と複数の第１及び第２凹部（ｈ１、ｈ２）と第１及び第２導体パターン層（１２１、１２２）とを含む積層体を準備する。
第１～第３絶縁層（１１１、１１２、１１３）は、絶縁材の積層工程によって形成し、複数の第１及び第２凹部（ｈ１、ｈ２）と第１及び第２導体パターン層（１２１、１２２）は、後述する工程を参照して形成する。
図４（ａ）を参照すると、第１～第３絶縁層（１１１、１１２、１１３）と複数の第１及び第２凹部（ｈ１、ｈ２）と第１及び第２導体パターン層（１２１、１２２）とを含む積層体を準備する。
第１～第３絶縁層（１１１、１１２、１１３）は、絶縁材の積層工程によって形成し、複数の第１及び第２凹部（ｈ１、ｈ２）と第１及び第２導体パターン層（１２１、１２２）は、後述する工程を参照して形成する。
【0045】
図４（ｂ）を参照すると、第３絶縁層１１３に、様々な幅と深さを有する複数の第３凹部ｈ３を形成する。
複数の第３凹部ｈ３は、レーザ加工、例えば、エキシマレーザ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ）加工によって所望の深さを生成して形成する。
あるいは、紫外線（ＵＶ）レーザ加工を用いることもできる。
複数の第３凹部ｈ３は、レーザ加工、例えば、エキシマレーザ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ）加工によって所望の深さを生成して形成する。
あるいは、紫外線（ＵＶ）レーザ加工を用いることもできる。
【0046】
図４（ｃ）を参照すると、複数の第３凹部ｈ３の内の互いに異なる一つからそれぞれ第２及び第３絶縁層（１１２、１１３）を互いに異なる幅で貫通する第１及び第２ビア部（ｖ１、ｖ２）を形成する。
第１及び第２ビア部（ｖ１、ｖ２）も、レーザ加工、例えば、エキシマレーザ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ）加工によって所望の深さを生成して形成する。
あるいは、紫外線（ＵＶ）レーザ加工を用いることもできる。
第１及び第２ビア部（ｖ１、ｖ２）も、レーザ加工、例えば、エキシマレーザ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ）加工によって所望の深さを生成して形成する。
あるいは、紫外線（ＵＶ）レーザ加工を用いることもできる。
【0047】
図４（ｄ）を参照すると、めっき工程を用いて複数の第３凹部ｈ３と第１及び第２ビア部（ｖ１、ｖ２）を金属層Ｍで充填する。
例えば、金属層Ｍは、無電解めっき及び／又はスパッタリングによりシード層を形成し、電解めっきによりシード層上にめっき層を形成する方法で形成する。
例えば、金属層Ｍは、無電解めっき及び／又はスパッタリングによりシード層を形成し、電解めっきによりシード層上にめっき層を形成する方法で形成する。
【0048】
図４（ｅ）を参照すると、平坦化工程によって第３絶縁層１１３上のオーバめっきされた金属層Ｍを除去する。
平坦化工程としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いることができるが、これに限定されるものではない。
平坦化工程の後には、第３導体パターン層１２３と第１及び第２ビア導体（１３１、１３２）が形成される。
平坦化工程としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いることができるが、これに限定されるものではない。
平坦化工程の後には、第３導体パターン層１２３と第１及び第２ビア導体（１３１、１３２）が形成される。
【0049】
その他の説明は、上述した本発明の実施形態によるプリント回路基板１００で説明したものと実質的に同じであるため、重複する説明は省略する。
一方、上述した本発明の実施形態によるプリント回路基板１００の他の構成、例えば、複数の第４凹部ｈ４、第４導体パターン層１２４、第３～第５ビア部（ｖ３、ｖ４、ｖ５）、第３～第５ビア導体（１３３、１３４、１３５）などは、上述した図４を参照して説明した工程と実質的に同じ工程により形成することができ、重複する説明は省略する。
一方、上述した本発明の実施形態によるプリント回路基板１００の他の構成、例えば、複数の第４凹部ｈ４、第４導体パターン層１２４、第３～第５ビア部（ｖ３、ｖ４、ｖ５）、第３～第５ビア導体（１３３、１３４、１３５）などは、上述した図４を参照して説明した工程と実質的に同じ工程により形成することができ、重複する説明は省略する。
【0050】
図５は、エッチングを用いて導体回路を形成する場合の導体回路の表面粗さと、本発明によって導体回路を形成する場合の導体回路の表面粗さとを比較するためのイメージ図である。
図５（ａ）を参照すると、エッチング工程を用いるＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）やＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）等で形成された導体回路は、表面粗さが相当なものであるが、図５（ｂ）を参照すると、本発明によって形成される導体回路は、エッチング工程を用いないため、導体回路の表面粗さがほとんどないことが分かる。
したがって、信号の損失の観点から、より優れた効果を有することができ、高周波信号の伝送などに有利であり得る。
図５（ａ）を参照すると、エッチング工程を用いるＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）やＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）等で形成された導体回路は、表面粗さが相当なものであるが、図５（ｂ）を参照すると、本発明によって形成される導体回路は、エッチング工程を用いないため、導体回路の表面粗さがほとんどないことが分かる。
したがって、信号の損失の観点から、より優れた効果を有することができ、高周波信号の伝送などに有利であり得る。
【0051】
図６は、本発明の他の実施形態によるプリント回路基板の概略構成の一例を示す断面図である。
図６を参照すると、本発明の他の実施形態によるプリント回路基板９００は、コア部２００と、第１方向を基準としてコア部２００の上側及び下側にそれぞれ配置された第１及び第２ビルドアップ部（３００、４００）を含むコア型の基板である。
このとき、第１及び第２ビルドアップ部（３００、４００）は、上述した本発明の実施形態によるプリント回路基板１００のビルドアップ部で説明した内容を実質的に同様に適用することができる。
図６を参照すると、本発明の他の実施形態によるプリント回路基板９００は、コア部２００と、第１方向を基準としてコア部２００の上側及び下側にそれぞれ配置された第１及び第２ビルドアップ部（３００、４００）を含むコア型の基板である。
このとき、第１及び第２ビルドアップ部（３００、４００）は、上述した本発明の実施形態によるプリント回路基板１００のビルドアップ部で説明した内容を実質的に同様に適用することができる。
【0052】
例えば、第１及び第２ビルドアップ部（３００、４００）は、それぞれの絶縁層に凹部を形成した後、導体で充填して導体パターン層を形成する構造を有する。
したがって、最外層だけでなく、内層の回路も埋め込みトレース構造で形成し、微細なライン／スペース及び微細なビアを実現することができる。
また、エッチングなしに導体パターン層を形成し、これによって、導体パターン層のそれぞれの表面が、表面粗さがほとんどないスムースな形態を有するため、スキン効果現象で信号経路が短くなり、高周波における信号の損失を最小化することができ、さらにＳＩ特性の改善効果を有することができる。
また、回路パターンの厚さを多様に調整することができるため、インピーダンス管理の観点から容易であり、さらにＰＩの改善効果を有することができる。
また、ビアの深さと幅を多様に形成することができるため、デザイン自由度を改善することができ、さらにＰＩ特性及びＳＩ特性を向上させることができる。
また、シームレスビアの他にも、層間接続のために上述した様々な形態のビアを適用することができる。
また、図に示したものよりも多層で構成されてもよい。
したがって、最外層だけでなく、内層の回路も埋め込みトレース構造で形成し、微細なライン／スペース及び微細なビアを実現することができる。
また、エッチングなしに導体パターン層を形成し、これによって、導体パターン層のそれぞれの表面が、表面粗さがほとんどないスムースな形態を有するため、スキン効果現象で信号経路が短くなり、高周波における信号の損失を最小化することができ、さらにＳＩ特性の改善効果を有することができる。
また、回路パターンの厚さを多様に調整することができるため、インピーダンス管理の観点から容易であり、さらにＰＩの改善効果を有することができる。
また、ビアの深さと幅を多様に形成することができるため、デザイン自由度を改善することができ、さらにＰＩ特性及びＳＩ特性を向上させることができる。
また、シームレスビアの他にも、層間接続のために上述した様々な形態のビアを適用することができる。
また、図に示したものよりも多層で構成されてもよい。
【0053】
一方、コア型の基板は、第１ビルドアップ部３００上に配置される第３ビルドアップ部５００をさらに含む。
第３ビルドアップ部５００も、上述した本発明の実施形態によるプリント回路基板１００のビルドアップ部で説明した内容を実質的に同様に適用する。
また、第３ビルドアップ部５００に含まれる導体パターン層の配線密度は、第１及び第２ビルドアップ部（３００、４００）のそれぞれに含まれる導体パターン層の配線密度より高い。
例えば、第３ビルドアップ部５００の導体パターン層は、相対的にファインピッチの高密度配線を含み、第１及び第２ビルドアップ部（３００、４００）のそれぞれの導体パターン層は、相対的に低密度の配線を含む。
例えば、第３ビルドアップ部５００の導体パターン層は、第１及び第２ビルドアップ部（３００、４００）のそれぞれの導体パターン層よりも配線の厚さ、ライン／スペース、ピッチ等が相対的にさらに小さい。
また、導体パターン層間の層間絶縁距離も相対的にさらに薄くてもよい。
第３ビルドアップ部５００も、上述した本発明の実施形態によるプリント回路基板１００のビルドアップ部で説明した内容を実質的に同様に適用する。
また、第３ビルドアップ部５００に含まれる導体パターン層の配線密度は、第１及び第２ビルドアップ部（３００、４００）のそれぞれに含まれる導体パターン層の配線密度より高い。
例えば、第３ビルドアップ部５００の導体パターン層は、相対的にファインピッチの高密度配線を含み、第１及び第２ビルドアップ部（３００、４００）のそれぞれの導体パターン層は、相対的に低密度の配線を含む。
例えば、第３ビルドアップ部５００の導体パターン層は、第１及び第２ビルドアップ部（３００、４００）のそれぞれの導体パターン層よりも配線の厚さ、ライン／スペース、ピッチ等が相対的にさらに小さい。
また、導体パターン層間の層間絶縁距離も相対的にさらに薄くてもよい。
【0054】
また、コア型の基板は、第１方向を基準として第３ビルドアップ部５００の上側に配置された第１レジスト層６１０と、第１方向を基準として第２ビルドアップ部４００の下側に配置された第２レジスト層６２０と、複数の第１及び第２接続部材（７１１、７２１）を介して、第１方向を基準として第１レジスト層６１０の上側にそれぞれ実装され、第３ビルドアップ部５００を介して互いに電気的に接続される第１及び第２半導体チップ（７１０、７２０）と、第１方向を基準として上記第２レジスト層６２０の下側に配置され、第２ビルドアップ部４００とそれぞれ電気的に接続される複数の第３接続部材８００とをさらに含む。
このように、本発明の他の実施形態によるプリント回路基板９００もパッケージ基板であってもよい。
このように、本発明の他の実施形態によるプリント回路基板９００もパッケージ基板であってもよい。
【0055】
以下では、図面を参照して本発明の他の実施形態によるプリント回路基板９００の構成要素についてより詳細に説明する。
コア部２００は、コア層２１１、コア層２１１の上面及び下面上にそれぞれ配置される第１及び第２配線層（２２１、２２２）、並びにコア層２１１を貫通し、第１及び第２配線層（２２１、２２２）を接続する貫通ビア２３１を含む。
コア部２００は、コア層２１１、コア層２１１の上面及び下面上にそれぞれ配置される第１及び第２配線層（２２１、２２２）、並びにコア層２１１を貫通し、第１及び第２配線層（２２１、２２２）を接続する貫通ビア２３１を含む。
【0056】
コア層２１１は、絶縁物質を含む。
絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの絶縁樹脂がシリカなどの無機フィラーと混合された材料、又は無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）の絶縁材などが使用され得るが、これらに限定されるものではない。
コア層２１１は、第１～第３ビルドアップ部（３００、４００、５００）を構成するそれぞれの絶縁層より厚さが厚いが、これに限定されるものではない。
絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの絶縁樹脂がシリカなどの無機フィラーと混合された材料、又は無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）の絶縁材などが使用され得るが、これらに限定されるものではない。
コア層２１１は、第１～第３ビルドアップ部（３００、４００、５００）を構成するそれぞれの絶縁層より厚さが厚いが、これに限定されるものではない。
【0057】
第１及び第２配線層（２２１、２２２）は、それぞれ金属物質を含む。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを使用することができる。
第１及び第２配線層（２２１、２２２）は、それぞれ無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含むが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。
必要に応じては、銅箔をさらに含むことができる。
第１及び第２配線層（２２１、２２２）は、それぞれ該当層の設計デザインに応じて様々な機能を行う。
例えば、グランドパターン、パワーパターン、信号パターンなどを含む。
ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種信号、例えば、データ信号などを含む。
これらのパターンは、それぞれライン（ｌｉｎｅ）パターン、プレーン（Ｐｌａｎｅ）パターン、及び／又はパッド（Ｐａｄ）パターンを含み得る。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などを使用することができる。
第１及び第２配線層（２２１、２２２）は、それぞれ無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含むが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。
必要に応じては、銅箔をさらに含むことができる。
第１及び第２配線層（２２１、２２２）は、それぞれ該当層の設計デザインに応じて様々な機能を行う。
例えば、グランドパターン、パワーパターン、信号パターンなどを含む。
ここで、信号パターンは、グランドパターン、パワーパターンなどを除く各種信号、例えば、データ信号などを含む。
これらのパターンは、それぞれライン（ｌｉｎｅ）パターン、プレーン（Ｐｌａｎｅ）パターン、及び／又はパッド（Ｐａｄ）パターンを含み得る。
【0058】
貫通ビア２３１は、貫通孔の壁面に形成された金属層と、金属層を充填するプラグとを含む。
金属層は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの金属物質を含むことができる。
プラグは、絶縁材質のインクを含む。
金属層は、無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含むが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。
貫通ビア２３１は、設計デザインに応じて様々な機能を行う。
例えば、グランドビア、パワービア、信号ビアなどを含む。
ここで、信号ビアは、グランドビア、パワービアなどを除く各種信号、例えば、データ信号などを伝達するためのビアを含む。
金属層は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの金属物質を含むことができる。
プラグは、絶縁材質のインクを含む。
金属層は、無電解めっき層（又は化学銅）及び電解めっき層（又は電気銅）を含むが、これらに限定されるものではない。
無電解めっき層として、化学銅の代わりにスパッタリング層が形成されてもよい。
貫通ビア２３１は、設計デザインに応じて様々な機能を行う。
例えば、グランドビア、パワービア、信号ビアなどを含む。
ここで、信号ビアは、グランドビア、パワービアなどを除く各種信号、例えば、データ信号などを伝達するためのビアを含む。
【0059】
第１ビルドアップ部３００は、複数の第（１－１）～第（１－４）凹部（Ｈ１、Ｈ２、Ｈ３、Ｈ４）をそれぞれ有し、第１方向に積層された第（１－１）～第（１－４）絶縁層（３１１、３１２、３１３、３１４）、第（１－１）～第（１－４）凹部（Ｈ１、Ｈ２、Ｈ３、Ｈ４）をそれぞれ充填する第（１－１）～第（１－４）導体パターン層（３２１、３２２、３２３、３２４）、複数の第（１－４）凹部Ｈ４の内の互いに異なる一つから第（１－１）導体パターン層３２１の互いに異なる部分まで第（１－２）～第（１－４）絶縁層（３１２、３１３、３１４）をそれぞれ貫通する第（１－１）及び第（１－２）ビア部（Ｖ１、Ｖ２）、並びに第（１－１）及び第（１－２）ビア部（Ｖ１、Ｖ２）をそれぞれ充填し、互いに異なる位置で第（１－１）及び第（１－４）導体パターン層（３２１、３２４）を電気的に接続する第（１－１）及び第（１－２）ビア導体（３３１、３３２）を含む。
【0060】
複数の第（１－１）～第（１－４）凹部（Ｈ１、Ｈ２、Ｈ３、Ｈ４）、第（１－１）～第（１－４）絶縁層（３１１、３１２、３１３、３１４）、第（１－１）～第（１－４）導体パターン層（３２１、３２２、３２３、３２４）、第（１－１）及び第（１－２）ビア部（Ｖ１、Ｖ２）、第（１－１）及び第（１－２）ビア導体（３３１、３３２）などに対する具体的な説明は、上述した本発明の実施形態によるプリント回路基板１００の複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）、第１～第３絶縁層（１１１、１１２、１１３）、第１～第３導体パターン層（１２１、１２２、１２３）、第１及び第２ビア部（ｖ１、ｖ２）、第１及び第２ビア導体（１３１、１３２）などで説明した内容を実質的に同様に適用する。
【0061】
第２ビルドアップ部４００は、複数の第（２－１）～第（２－４）凹部（Ｉ１、Ｉ２、Ｉ３、Ｉ４）をそれぞれ有し、第１方向に積層された第（２－１）～第（２－４）絶縁層（４１１、４１２、４１３、４１４）、第（２－１）～第（２－４）凹部（Ｉ１、Ｉ２、Ｉ３、Ｉ４）をそれぞれ充填する第（２－１）～第（２－４）導体パターン層（４２１、４２２、４２３、４２４）、複数の第（２－４）凹部Ｉ４の内の互いに異なる一つから第（２－１）導体パターン層４２１の互いに異なる部分まで第（２－２）～第（２－４）絶縁層（４１２、４１３、４１４）をそれぞれ貫通する第（２－１）及び第（２－２）ビア部（Ｗ１、Ｗ２）、並びに第（２－１）及び第（２－２）ビア部（Ｗ１、Ｗ２）をそれぞれ充填し、互いに異なる位置で第（２－１）及び第（２－４）導体パターン層（４２１、４２４）を電気的に接続する第（２－１）及び第（２－２）ビア導体（４３１、４３２）を含む。
【0062】
複数の第（２－１）～第（２－４）凹部（Ｉ１、Ｉ２、Ｉ３、Ｉ４）、第（２－１）～第（２－４）絶縁層（４１１、４１２、４１３、４１４）、第（２－１）～第（２－４）導体パターン層（４２１、４２２、４２３、４２４）、第（２－１）及び第（２－２）ビア部（Ｗ１、Ｗ２）、第（２－１）及び第（２－２）ビア導体（４３１、４３２）などに対する具体的な説明は、上述した本発明の実施形態によるプリント回路基板１００の複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）、第１～第３絶縁層（１１１、１１２、１１３）、第１～第３導体パターン層（１２１、１２２、１２３）、第１及び第２ビア部（ｖ１、ｖ２）、第１及び第２ビア導体（１３１、１３２）等で説明した内容を実質的に同様に適用する。
【0063】
第３ビルドアップ部５００は、複数の第（３－１）凹部Ｊ１を有する第（３－１）絶縁層５１１、複数の第（３－１）凹部Ｊ１を充填する第（３－１）導体パターン層５２１、複数の第（３－１）凹部Ｊ１の内の一つから第１ビルドアップ部３００の最上側の導体パターン層まで第（３－１）絶縁層５１１を貫通する第（３－１）ビア部Ｘ１、及び第（３－１）ビア部Ｘ１を充填し、第（３－１）導体パターン層５２１を第１ビルドアップ部３００の最上側の導体パターン層と電気的に接続する第（３－１）ビア導体５３１を含む。
【0064】
複数の第（３－１）凹部Ｊ１、第（３－１）絶縁層５１１、第（３－１）導体パターン層５２１、第（３－１）ビア部Ｘ１、及び第（３－１）ビア導体５３１などに対する具体的な説明は、上述した本発明の実施形態によるプリント回路基板１００の複数の第１～第３凹部（ｈ１、ｈ２、ｈ３）、第１～第３絶縁層（１１１、１１２、１１３）、第１～第３導体パターン層（１２１、１２２、１２３）、第１及び第２ビア部（ｖ１、ｖ２）、第１及び第２ビア導体（１３１、１３２）などで説明した内容を実質的に同様に適用する。
【0065】
第１レジスト層６１０には、第３ビルドアップ部５００の最上側に配置された導体パターン層の少なくとも一部、例えば、第（３－１）導体パターン層５２１の少なくとも一部とそれぞれ接続されるアンダーバンプ金属Ｐが形成される。
第２レジスト層６２０は、第２ビルドアップ部４００の最下側に配置された導体パターン層の少なくとも一部、例えば、第（２－４）導体パターン層４２４の少なくとも一部をそれぞれ露出させる複数の開口を有する。
その他の内容は、上述した本発明の実施形態によるプリント回路基板１００の第１及び第２レジスト層（１４１、１４２）で説明した内容を実質的に同様に適用する。
第２レジスト層６２０は、第２ビルドアップ部４００の最下側に配置された導体パターン層の少なくとも一部、例えば、第（２－４）導体パターン層４２４の少なくとも一部をそれぞれ露出させる複数の開口を有する。
その他の内容は、上述した本発明の実施形態によるプリント回路基板１００の第１及び第２レジスト層（１４１、１４２）で説明した内容を実質的に同様に適用する。
【0066】
第１及び第２半導体チップ（７１０、７２０）は、それぞれ複数の第１及び第２接続部材（７１１、７１２）を介してアンダーバンプ金属Ｐとそれぞれ電気的に接続される。
第１及び第２半導体チップ（７１０、７２０）は、それぞれロジックチップ及びメモリチップを含み得るが、これに限定されるものではない。
その他の内容は、上述した本発明の実施形態によるプリント回路基板１００の第１及び第２半導体チップ（１５１、１５２）と複数の第１及び第２接続部材（１６１、１６２）で説明した内容を実質的に同様に適用する。
第１及び第２半導体チップ（７１０、７２０）は、それぞれロジックチップ及びメモリチップを含み得るが、これに限定されるものではない。
その他の内容は、上述した本発明の実施形態によるプリント回路基板１００の第１及び第２半導体チップ（１５１、１５２）と複数の第１及び第２接続部材（１６１、１６２）で説明した内容を実質的に同様に適用する。
【0067】
複数の第３接続部材８００は、それぞれ第２ビルドアップ部４００の最下側に配置された導体パターン層、例えば、第（２－４）導体パターン層１４４とそれぞれ電気的に接続される。
その他の内容は、上述した本発明の実施形態によるプリント回路基板１００の複数の第４接続部材１６４で説明した内容を実質的に同様に適用する。
その他の内容は、上述した本発明の実施形態によるプリント回路基板１００の複数の第４接続部材１６４で説明した内容を実質的に同様に適用する。
【0068】
本発明において、厚さ、幅、ライン、スペース、ピッチ等は、プリント回路基板の研磨又は切断断面を基準として走査顕微鏡又は光学顕微鏡、例えば、Ｏｌｙｍｐｕｓ社の光学顕微鏡（ｘ１０００）を用いて測定する。
これらの数値が一定でない場合には、任意の５地点で測定した値の平均値で比較する。
本発明において「実質的に」の意味は、工程誤差による微細な差異を含む意味である。
例えば、「実質的に厚さが同一である」とは、厚さが完全に同一である場合だけでなく、工程誤差などによってほぼ厚さが同一である場合を含み得る。
また、「実質的に完全に充填する」とは、ボイドなどによる微細な空間が存在する場合を含む。
さらに、「実質的に平たい」とは、微細な厚さの偏差を含む。
本発明において、「断面上において」の意味は、対象物を垂直に切断したときの断面形状、又は対象物をサイドビューで見たときの断面形状を意味する。
また、「平面上において」の意味は、対象物を水平に切断したときの形状、又は対象物をトップビュー又はボトムビューで見たときの平面形状である。
これらの数値が一定でない場合には、任意の５地点で測定した値の平均値で比較する。
本発明において「実質的に」の意味は、工程誤差による微細な差異を含む意味である。
例えば、「実質的に厚さが同一である」とは、厚さが完全に同一である場合だけでなく、工程誤差などによってほぼ厚さが同一である場合を含み得る。
また、「実質的に完全に充填する」とは、ボイドなどによる微細な空間が存在する場合を含む。
さらに、「実質的に平たい」とは、微細な厚さの偏差を含む。
本発明において、「断面上において」の意味は、対象物を垂直に切断したときの断面形状、又は対象物をサイドビューで見たときの断面形状を意味する。
また、「平面上において」の意味は、対象物を水平に切断したときの形状、又は対象物をトップビュー又はボトムビューで見たときの平面形状である。
【0069】
本発明において「下側」、「下部」、「下面」などは、便宜上、図面の断面を基準として有機インターポーザを含む半導体パッケージの実装面に向かう方向を意味するものとして使用し、「上側」、「上部」、「上面」などは、その反対方向として使用した。
但し、これは説明の便宜上、方向を定義したものであって、特許請求の範囲の権利範囲がこのような方向に対する記載によって特に限定されるものではないことは勿論である。
本発明において「接続される」とは、直接接続されることだけでなく、接着剤層などを介して間接的に接続されることを含む概念である。
また、「電気的に接続される」とは、物理的に接続された場合と、接続されていない場合の両方を含む概念である。
さらに、「第１」、「第２」などの表現は、ある構成要素と他の構成要素とを区分するために使用されるものであり、当該構成要素の順序及び／又は重要度などを限定しない。
場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されてもよく、同様に第２構成要素は第１構成要素と命名されてもよい。
但し、これは説明の便宜上、方向を定義したものであって、特許請求の範囲の権利範囲がこのような方向に対する記載によって特に限定されるものではないことは勿論である。
本発明において「接続される」とは、直接接続されることだけでなく、接着剤層などを介して間接的に接続されることを含む概念である。
また、「電気的に接続される」とは、物理的に接続された場合と、接続されていない場合の両方を含む概念である。
さらに、「第１」、「第２」などの表現は、ある構成要素と他の構成要素とを区分するために使用されるものであり、当該構成要素の順序及び／又は重要度などを限定しない。
場合によっては、権利範囲を逸脱しない範囲内で、第１構成要素は第２構成要素と命名されてもよく、同様に第２構成要素は第１構成要素と命名されてもよい。
【0070】
本発明において使用された「一例」という表現は、互いに同じ実施形態を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。
しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。
例えば、特定の一例に説明されている事項が他の一例に説明されていなくても、他の一例においてその事項と反対又は矛盾する説明がない限り、他の一例に関する説明と理解することができる。
本発明において使用された用語は、単に一例を説明するために使用されたものであって、本発明を限定しようとする意図ではない。
このとき、単数の表現は、文脈上明らかに異なる意味ではない限り、複数の表現を含む。
しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。
例えば、特定の一例に説明されている事項が他の一例に説明されていなくても、他の一例においてその事項と反対又は矛盾する説明がない限り、他の一例に関する説明と理解することができる。
本発明において使用された用語は、単に一例を説明するために使用されたものであって、本発明を限定しようとする意図ではない。
このとき、単数の表現は、文脈上明らかに異なる意味ではない限り、複数の表現を含む。
【0071】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0072】
１００、９００ プリント回路基板
１１１、１１２、１１３、１１４ （第１～第４）絶縁層
１２１、１２２、１２３、１２４ （第１～第４）導体パターン層
１３１、１３２、１３３、１３４、１３５ （第１～第５）ビア導体
１４１、１４２ （第１、第２）レジスト層
１５１、１５２ （第１、第２）半導体チップ
１５３ 受動部品
１６１、１６２、１６３、１６４ （第１～第４）接続部材
２００ コア部
２１１ コア層
２２１、２２２ （第１、第２）配線層
２３１ 貫通ビア
３００、４００、５００ （第１～第３）ビルドアップ部
３１１、３１２、３１３、３１４、 （第（１－１）～第（１－４））絶縁層
３２１、３２２、３２３、３２４ （第（１－１）～第（１－４））導体パターン層
３３１、３３２ （第（１－１）、第（１－２））ビア導体
４１１、４１２、４１３、４１４、５１１ （第（２－１）～第（２－４））絶縁層
４２１、４２２、４２３、４２４ （第（２－１）～第（２－４））導体パターン層
４３１、４３２ （第（２－１）、第（２－２））ビア導体
５１１ 第（３－１）絶縁層
５２１ 第（３－１）導体パターン層
５３１ 第（３－１）ビア導体
６１０、６２０ （第１、第２）レジスト層
７１０、７２０ （第１、第２）半導体チップ
７１１、７２１、８００ （第１～第３）接続部材
ｈ１、ｈ２、ｈ３、ｈ４ （第１～第４）凹部
Ｈ１、Ｈ２、Ｈ３、Ｈ４ （第（１－１）～第（１－４））凹部
Ｉ１、Ｉ２、Ｉ３、Ｉ４ （第（２－１）～第（２－４））凹部
Ｊ１ 第（３－１）凹部
ｖ１、ｖ２、ｖ３、ｖ４、ｖ５ （第１～第５）ビア部
Ｖ１、Ｖ２ （第（１－１）、第（１－２））ビア部
Ｗ１、Ｗ２ （第（２－１）、第（２－２））ビア部
Ｘ１ 第（３－１）ビア部
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０、１１３０ カメラモジュール
１０６０ アンテナモジュール
１０７０ ディスプレイ
１０８０ バッテリ
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１４０ スピーカー
１１１、１１２、１１３、１１４ （第１～第４）絶縁層
１２１、１２２、１２３、１２４ （第１～第４）導体パターン層
１３１、１３２、１３３、１３４、１３５ （第１～第５）ビア導体
１４１、１４２ （第１、第２）レジスト層
１５１、１５２ （第１、第２）半導体チップ
１５３ 受動部品
１６１、１６２、１６３、１６４ （第１～第４）接続部材
２００ コア部
２１１ コア層
２２１、２２２ （第１、第２）配線層
２３１ 貫通ビア
３００、４００、５００ （第１～第３）ビルドアップ部
３１１、３１２、３１３、３１４、 （第（１－１）～第（１－４））絶縁層
３２１、３２２、３２３、３２４ （第（１－１）～第（１－４））導体パターン層
３３１、３３２ （第（１－１）、第（１－２））ビア導体
４１１、４１２、４１３、４１４、５１１ （第（２－１）～第（２－４））絶縁層
４２１、４２２、４２３、４２４ （第（２－１）～第（２－４））導体パターン層
４３１、４３２ （第（２－１）、第（２－２））ビア導体
５１１ 第（３－１）絶縁層
５２１ 第（３－１）導体パターン層
５３１ 第（３－１）ビア導体
６１０、６２０ （第１、第２）レジスト層
７１０、７２０ （第１、第２）半導体チップ
７１１、７２１、８００ （第１～第３）接続部材
ｈ１、ｈ２、ｈ３、ｈ４ （第１～第４）凹部
Ｈ１、Ｈ２、Ｈ３、Ｈ４ （第（１－１）～第（１－４））凹部
Ｉ１、Ｉ２、Ｉ３、Ｉ４ （第（２－１）～第（２－４））凹部
Ｊ１ 第（３－１）凹部
ｖ１、ｖ２、ｖ３、ｖ４、ｖ５ （第１～第５）ビア部
Ｖ１、Ｖ２ （第（１－１）、第（１－２））ビア部
Ｗ１、Ｗ２ （第（２－１）、第（２－２））ビア部
Ｘ１ 第（３－１）ビア部
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０、１１３０ カメラモジュール
１０６０ アンテナモジュール
１０７０ ディスプレイ
１０８０ バッテリ
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１４０ スピーカー
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】