(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024078471
(43)【公開日】2024-06-11
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/739 20060101AFI20240604BHJP
H01L 29/78 20060101ALI20240604BHJP
H01L 21/336 20060101ALI20240604BHJP
【ＦＩ】
H01L29/78 655G
H01L29/78 652B
H01L29/78 653A
H01L29/78 652J
H01L29/78 652C
H01L29/78 652M
H01L29/78 658A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022190871
(22)【出願日】2022-11-30
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】永久 克己
(72)【発明者】
【氏名】黒田 亮太
(72)【発明者】
【氏名】松浦 仁
(72)【発明者】
【氏名】中西 翔
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板は、一対のトレンチＴＲの間において、Ｙ方向で互いに離間している複数のエミッタ形成領域ＥＲと、各エミッタ形成領域ＥＲの間に位置する離間領域ＳＲを有する。ｐ型のベース領域ＰＢは、各エミッタ形成領域ＥＲおよび離間領域ＳＲの各々の半導体基板内に形成されている。ｎ型の不純物領域ＣＳＬは、各エミッタ形成領域ＥＲのベース領域ＰＢ内に形成されている。不純物領域ＣＳＬは、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所において、ベース領域ＰＢ内にも形成されている。
【選択図】図２
【解決手段】半導体基板は、一対のトレンチＴＲの間において、Ｙ方向で互いに離間している複数のエミッタ形成領域ＥＲと、各エミッタ形成領域ＥＲの間に位置する離間領域ＳＲを有する。ｐ型のベース領域ＰＢは、各エミッタ形成領域ＥＲおよび離間領域ＳＲの各々の半導体基板内に形成されている。ｎ型の不純物領域ＣＳＬは、各エミッタ形成領域ＥＲのベース領域ＰＢ内に形成されている。不純物領域ＣＳＬは、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所において、ベース領域ＰＢ内にも形成されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、平面視で第１方向に延在する一対の第１トレンチと、
前記一対の第１トレンチの内部に形成された一対の第１ゲート絶縁膜と、
前記一対の第１ゲート絶縁膜を介して前記一対の第１トレンチの内部に埋め込まれた一対の第１ゲート電極と、
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、前記第１導電型と反対の第２導電型のベース領域と、
前記半導体基板の上面側において、前記半導体基板内に形成された前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域と、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記第２不純物領域は、前記離間領域のうち前記一対の第１トレンチに接する第１箇所において、前記ベース領域内に形成され、
前記第２不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続されている、半導体装置。
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、平面視で第１方向に延在する一対の第１トレンチと、
前記一対の第１トレンチの内部に形成された一対の第１ゲート絶縁膜と、
前記一対の第１ゲート絶縁膜を介して前記一対の第１トレンチの内部に埋め込まれた一対の第１ゲート電極と、
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、前記第１導電型と反対の第２導電型のベース領域と、
前記半導体基板の上面側において、前記半導体基板内に形成された前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域と、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記第２不純物領域は、前記離間領域のうち前記一対の第１トレンチに接する第１箇所において、前記ベース領域内に形成され、
前記第２不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続されている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１不純物領域および前記第２不純物領域は、同じ不純物濃度を有する、半導体装置。
前記第１不純物領域および前記第２不純物領域は、同じ不純物濃度を有する、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１不純物領域は、前記第２不純物領域よりも高い不純物濃度を有する、半導体装置。
前記第１不純物領域は、前記第２不純物領域よりも高い不純物濃度を有する、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記第２不純物領域は、前記離間領域の前記ベース領域内の全体に形成され、
前記第２不純物領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置。
前記第２不純物領域は、前記離間領域の前記ベース領域内の全体に形成され、
前記第２不純物領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記一対の第１トレンチを覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に形成された孔と、
前記層間絶縁膜上に形成されたエミッタ電極と、
を更に備え、
前記ベース領域、前記第１不純物領域および前記第２不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記離間領域において、前記第２不純物領域は、前記孔から物理的に離れている、半導体装置。
前記一対の第１トレンチを覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に形成された孔と、
前記層間絶縁膜上に形成されたエミッタ電極と、
を更に備え、
前記ベース領域、前記第１不純物領域および前記第２不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記離間領域において、前記第２不純物領域は、前記孔から物理的に離れている、半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記離間領域のうち前記孔に接する第２箇所において、前記ベース領域内には、前記第１導電型の第３不純物領域が形成され、
前記第３不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続され、
前記離間領域において、前記第２不純物領域および前記第３不純物領域は、互いに離れている、半導体装置。
前記離間領域のうち前記孔に接する第２箇所において、前記ベース領域内には、前記第１導電型の第３不純物領域が形成され、
前記第３不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続され、
前記離間領域において、前記第２不純物領域および前記第３不純物領域は、互いに離れている、半導体装置。
【請求項7】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、平面視で第１方向に延在する一対の第１トレンチと、
前記一対の第１トレンチの内部に形成された一対の第１ゲート絶縁膜と、
前記一対の第１ゲート絶縁膜を介して前記一対の第１トレンチの内部に埋め込まれた一対の第１ゲート電極と、
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、前記第１導電型と反対の第２導電型のベース領域と、
前記半導体基板の上面側において、前記半導体基板内に形成された前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域と、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記離間領域のうち前記一対の第１トレンチに接する第１箇所における前記ベース領域の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置。
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、平面視で第１方向に延在する一対の第１トレンチと、
前記一対の第１トレンチの内部に形成された一対の第１ゲート絶縁膜と、
前記一対の第１ゲート絶縁膜を介して前記一対の第１トレンチの内部に埋め込まれた一対の第１ゲート電極と、
前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、前記第１導電型と反対の第２導電型のベース領域と、
前記半導体基板の上面側において、前記半導体基板内に形成された前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域と、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記離間領域のうち前記一対の第１トレンチに接する第１箇所における前記ベース領域の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
前記一対の第１トレンチを覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に形成された孔と、
前記層間絶縁膜上に形成されたエミッタ電極と、
を更に備え、
前記ベース領域および前記第１不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記第１箇所における前記ベース領域は、前記孔から物理的に離れている、半導体装置。
前記一対の第１トレンチを覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に形成された孔と、
前記層間絶縁膜上に形成されたエミッタ電極と、
を更に備え、
前記ベース領域および前記第１不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記第１箇所における前記ベース領域は、前記孔から物理的に離れている、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度は、１×１０１７／ｃｍ３以上且つ１×１０１８／ｃｍ３以下であり、
前記第１箇所における前記ベース領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置。
前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度は、１×１０１７／ｃｍ３以上且つ１×１０１８／ｃｍ３以下であり、
前記第１箇所における前記ベース領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置。
【請求項10】
請求項７に記載の半導体装置において、
前記離間領域の前記ベース領域の全体の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置。
前記離間領域の前記ベース領域の全体の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置。
【請求項11】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）平面視で第１方向に延在するように、前記半導体基板の上面側において、前記半導体基板内に、一対の第１トレンチを形成する工程、
（ｃ）前記一対の第１トレンチの内部に、一対の第１ゲート絶縁膜を形成する工程、
（ｄ）前記一対の第１トレンチの内部に、前記一対の第１ゲート絶縁膜を介して一対の第１ゲート電極を埋め込む工程、
（ｅ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型と反対の第２導電型のベース領域を形成する工程、
（ｆ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域を形成する工程、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記第２不純物領域は、前記離間領域のうち前記一対の第１トレンチに接する第１箇所において、前記ベース領域内に形成され、
前記第２不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続されている、半導体装置の製造方法。
（ｂ）平面視で第１方向に延在するように、前記半導体基板の上面側において、前記半導体基板内に、一対の第１トレンチを形成する工程、
（ｃ）前記一対の第１トレンチの内部に、一対の第１ゲート絶縁膜を形成する工程、
（ｄ）前記一対の第１トレンチの内部に、前記一対の第１ゲート絶縁膜を介して一対の第１ゲート電極を埋め込む工程、
（ｅ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型と反対の第２導電型のベース領域を形成する工程、
（ｆ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域を形成する工程、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記第２不純物領域は、前記離間領域のうち前記一対の第１トレンチに接する第１箇所において、前記ベース領域内に形成され、
前記第２不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続されている、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記（ｆ）工程では、同じイオン注入によって、前記第１不純物領域および前記第２不純物領域が形成される、半導体装置の製造方法。
前記（ｆ）工程では、同じイオン注入によって、前記第１不純物領域および前記第２不純物領域が形成される、半導体装置の製造方法。
【請求項13】
請求項１１に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内と、前記離間領域の前記第１箇所における前記半導体基板内とに、前記第１導電型の不純物をイオン注入する工程、
（ｆ２）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内に、前記第１導電型の不純物をイオン注入する工程、
を有し、
前記第２不純物領域は、前記（ｆ１）工程でイオン注入された不純物を含み、
前記第１不純物領域は、前記（ｆ１）工程でイオン注入された不純物と、前記（ｆ２）工程でイオン注入された不純物とを含み、且つ、前記第２不純物領域よりも高い不純物濃度を有する、半導体装置の製造方法。
前記（ｆ）工程は、
（ｆ１）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内と、前記離間領域の前記第１箇所における前記半導体基板内とに、前記第１導電型の不純物をイオン注入する工程、
（ｆ２）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内に、前記第１導電型の不純物をイオン注入する工程、
を有し、
前記第２不純物領域は、前記（ｆ１）工程でイオン注入された不純物を含み、
前記第１不純物領域は、前記（ｆ１）工程でイオン注入された不純物と、前記（ｆ２）工程でイオン注入された不純物とを含み、且つ、前記第２不純物領域よりも高い不純物濃度を有する、半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記（ｆ１）工程では、前記第１導電型の不純物は、前記離間領域の前記半導体基板内の全体にイオン注入され、
前記第２不純物領域は、前記離間領域の前記ベース領域内の全体に形成され、
前記第２不純物領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置の製造方法。
前記（ｆ１）工程では、前記第１導電型の不純物は、前記離間領域の前記半導体基板内の全体にイオン注入され、
前記第２不純物領域は、前記離間領域の前記ベース領域内の全体に形成され、
前記第２不純物領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置の製造方法。
【請求項15】
請求項１１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の上面を選択的に覆うように、前記半導体基板の上面上に、ハードマスクを形成する工程、
（ｂ２）前記（ｂ１）工程後、前記ハードマスクから露出している前記半導体基板内に、前記一対のトレンチを形成する工程、
（ｂ３）前記（ｂ２）工程後、前記ハードマスクを除去する工程、
を有し、
前記（ｆ）工程は、
（ｆ３）前記（ｂ１）工程と前記（ｂ２）工程との間で、前記ハードマスクから露出している前記半導体基板内に、前記半導体基板の上面の法線に対して傾斜した角度から、前記第１導電型の不純物をイオン注入する工程、
（ｆ４）前記（ｄ）工程後、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内に、前記第１導電型の不純物をイオン注入する工程、
を有し、
前記第２不純物領域は、前記（ｆ３）工程でイオン注入された不純物を含み、
前記第１不純物領域は、前記（ｆ３）工程でイオン注入された不純物と、前記（ｆ４）工程でイオン注入された不純物とを含み、且つ、前記第２不純物領域よりも高い不純物濃度を有する、半導体装置の製造方法。
前記（ｂ）工程は、
（ｂ１）前記半導体基板の上面を選択的に覆うように、前記半導体基板の上面上に、ハードマスクを形成する工程、
（ｂ２）前記（ｂ１）工程後、前記ハードマスクから露出している前記半導体基板内に、前記一対のトレンチを形成する工程、
（ｂ３）前記（ｂ２）工程後、前記ハードマスクを除去する工程、
を有し、
前記（ｆ）工程は、
（ｆ３）前記（ｂ１）工程と前記（ｂ２）工程との間で、前記ハードマスクから露出している前記半導体基板内に、前記半導体基板の上面の法線に対して傾斜した角度から、前記第１導電型の不純物をイオン注入する工程、
（ｆ４）前記（ｄ）工程後、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内に、前記第１導電型の不純物をイオン注入する工程、
を有し、
前記第２不純物領域は、前記（ｆ３）工程でイオン注入された不純物を含み、
前記第１不純物領域は、前記（ｆ３）工程でイオン注入された不純物と、前記（ｆ４）工程でイオン注入された不純物とを含み、且つ、前記第２不純物領域よりも高い不純物濃度を有する、半導体装置の製造方法。
【請求項16】
請求項１１に記載の半導体装置の製造方法において、
（ｇ）前記一対の第１トレンチを覆うように、前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｈ）前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に、孔を形成する工程、
（ｉ）前記層間絶縁膜上に、エミッタ電極を形成する工程、
を更に備え、
前記ベース領域、前記第１不純物領域および前記第２不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記離間領域において、前記第２不純物領域は、前記孔から物理的に離れている、半導体装置の製造方法。
（ｇ）前記一対の第１トレンチを覆うように、前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｈ）前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に、孔を形成する工程、
（ｉ）前記層間絶縁膜上に、エミッタ電極を形成する工程、
を更に備え、
前記ベース領域、前記第１不純物領域および前記第２不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記離間領域において、前記第２不純物領域は、前記孔から物理的に離れている、半導体装置の製造方法。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
前記第２不純物領域を形成する工程で、前記半導体基板内に、前記第１導電型の第３不純物領域が形成され、
前記第３不純物領域は、前記離間領域のうち前記孔に接する第２箇所において、前記ベース領域内に形成され、
前記第３不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続され、
前記離間領域において、前記第２不純物領域および前記第３不純物領域は、互いに離れている、半導体装置の製造方法。
前記第２不純物領域を形成する工程で、前記半導体基板内に、前記第１導電型の第３不純物領域が形成され、
前記第３不純物領域は、前記離間領域のうち前記孔に接する第２箇所において、前記ベース領域内に形成され、
前記第３不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続され、
前記離間領域において、前記第２不純物領域および前記第３不純物領域は、互いに離れている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部に形成されたゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を備えた半導体装置が広く使用されている。また、オン抵抗の低いＩＧＢＴとして、トレンチの内部にゲート電極を埋め込んだ構造を用いたＩＧＢＴが知られている。
【0003】
例えば、特許文献１には、ＩＥ（Injection Enhancement）効果を利用したＧＧＥＥ構造のＩＧＢＴが開示されている。ＩＥ効果とは、ＩＧＢＴがオン状態の際に、エミッタ電極ＥＥ側に正孔が排出され難くすることで、ドリフト領域に蓄積される電荷の濃度を高める技術である。
【0004】
なお、ＧＧＥＥ構造の「Ｇ」とは、ゲート電位に接続されたゲート電極がトレンチの内部に埋め込まれた構造を意味し、ゲートトレンチと呼称される。また、ＧＧＥＥ構造の「Ｅ」とは、エミッタ電位に接続されたゲート電極がトレンチの内部に埋め込まれた構造を意味し、エミッタトレンチと呼称される。従って、ＧＧＥＥ構造とは、一対のゲートトレンチからある程度離れた位置に、一対のエミッタトレンチが形成された構造である。
【0005】
特許文献１には、ＩＥ効果を利用したＧＧＥＥ構造のＩＧＢＴが開示されている。このＩＧＢＴでは、一対のゲートトレンチの間に形成されているｎ型のエミッタ領域が、トレンチの延在方向に沿って、複数個に分割されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１３－１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
図３９は、本願発明者らが検討を行った検討例の半導体装置を示す平面図であり、ＧＧＥＥ構造のＩＧＢＴを示している。アクティブセルＡＣに形成されたトレンチＴＲと、トレンチＴＲの内部に形成されたゲート電極ＧＥ１とによって、ゲートトレンチが構成されている。また、インアクティブセルＩＡＣに形成されたトレンチＴＲと、トレンチＴＲの内部に形成されたゲート電極ＧＥ２とによって、エミッタトレンチが構成されている。複数のエミッタ形成領域ＥＲには、ｎ型の不純物領域ＮＥが形成されている。複数のエミッタ形成領域ＥＲの間の離間領域ＳＲには、不純物領域ＮＥが形成されていない。
【0008】
例えば７５０Ｖ～２３００Ｖのような高耐圧を要求される製品では、電源電圧が高くなるので、負荷短絡耐量をより強くする必要がある。そのためには、Ｙ方向において、エミッタ形成領域ＥＲの幅を小さくし、離間領域ＳＲの幅を大きくする等の手法を用いることで、チャネル密度を低減することが有効である。この手法は、マスクのレイアウト変更のみで対応できるので、製造コストの増加を抑制できるという利点もある。
【0009】
しかしながら、本願発明者らが高耐圧製品に関して検証を行ったところ、ターンオン時の順方向電圧Ｖｃｅの波形に電圧テールが見られ、スイッチング損失の著しい増大が見られる場合があった。この原因を特定するために、本願発明者らは、ＴＣＡＤなどを用いて解析を行った。その結果、スイッチングの過程において、離間領域ＳＲのｐ型のベース領域ＰＢには、ゲート電極ＧＥ１の電圧によって反転層が広がることが判った。そして、この反転層の抵抗の影響によって、離間領域ＳＲの中央付近には、十分な電子が供給されないことが判った。この電子の不足が上記電圧テールの原因の一つになっていることを、本願発明者らが見出した。
【0010】
本願の主な目的は、上記反転層の抵抗の影響を抑制し、スイッチング損失の改善を図ることで、半導体装置の性能を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0011】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、平面視で第１方向に延在する一対の第１トレンチと、前記一対の第１トレンチの内部に形成された一対の第１ゲート絶縁膜と、前記一対の第１ゲート絶縁膜を介して前記一対の第１トレンチの内部に埋め込まれた一対の第１ゲート電極と、前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、前記第１導電型と反対の第２導電型のベース領域と、前記半導体基板の上面側において、前記半導体基板内に形成された前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域と、を備える。前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、前記第２不純物領域は、前記離間領域のうち前記一対の第１トレンチに接する第１箇所において、前記ベース領域内に形成され、前記第２不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続されている。
【0013】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、平面視で第１方向に延在する一対の第１トレンチと、前記一対の第１トレンチの内部に形成された一対の第１ゲート絶縁膜と、前記一対の第１ゲート絶縁膜を介して前記一対の第１トレンチの内部に埋め込まれた一対の第１ゲート電極と、前記半導体基板の上面側において、前記半導体基板内に形成され、且つ、前記第１導電型と反対の第２導電型のベース領域と、前記半導体基板の上面側において、前記半導体基板内に形成された前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域と、を備える。前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、前記離間領域のうち前記一対の第１トレンチに接する第１箇所における前記ベース領域の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い。
【0014】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）平面視で第１方向に延在するように、前記半導体基板の上面側において、前記半導体基板内に、一対の第１トレンチを形成する工程、（ｃ）前記一対の第１トレンチの内部に、一対の第１ゲート絶縁膜を形成する工程、（ｄ）前記一対の第１トレンチの内部に、前記一対の第１ゲート絶縁膜を介して一対の第１ゲート電極を埋め込む工程、（ｅ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型と反対の第２導電型のベース領域を形成する工程、（ｆ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型の第１不純物領域および前記第１導電型の第２不純物領域を形成する工程、を備える。前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、前記第２不純物領域は、前記離間領域のうち前記一対の第１トレンチに接する第１箇所において、前記ベース領域内に形成され、前記第２不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記第１不純物領域に接続されている。
【発明の効果】
【0015】
一実施の形態によれば、半導体装置の性能を向上できる。
【図面の簡単な説明】
【0016】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】本願発明者らによるシミュレーションの結果を示すグラフである。
【図6】実施の形態１における半導体装置の製造工程を示す断面図である。
【図18】変形例１における半導体装置を示す要部平面図である。
【図19】変形例１における半導体装置を示す断面図である。
【図20】変形例１における半導体装置の製造工程を示す断面図である。
【図21】変形例２における半導体装置を示す要部平面図である。
【図22】変形例２における半導体装置を示す断面図である。
【図23】実施の形態２における半導体装置を示す要部平面図である。
【図24】実施の形態２における半導体装置を示す断面図である。
【図25】実施の形態２における半導体装置の製造工程を示す断面図である。
【図27】実施の形態３における半導体装置を示す要部平面図である。
【図28】実施の形態３における半導体装置を示す断面図である。
【図29】実施の形態３における半導体装置の製造工程を示す断面図である。
【図30】実施の形態４における半導体装置を示す要部平面図である。
【図31】実施の形態４における半導体装置を示す断面図である。
【図32】実施の形態４における半導体装置の製造工程を示す要部平面図である。
【図33】実施の形態４における半導体装置の製造工程を示す断面図である。
【図34】実施の形態４における半導体装置の製造工程を示す断面図である。
【図35】変形例３における半導体装置を示す要部平面図である。
【図36】変形例３における半導体装置の製造工程を示す断面図である。
【図39】検討例における半導体装置を示す要部平面図である。
【発明を実施するための形態】
【0017】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0018】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0019】
【0020】
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。ゲート配線ＧＷは、平面視においてエミッタ電極ＥＥを囲むように形成されている。
【0021】
ここでは図示していないが、エミッタ電極ＥＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜によって覆われている。エミッタ電極ＥＥ上およびゲート配線ＧＷ上において、上記保護膜の一部には開口部が設けられ、上記開口部で露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになる。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ボンディングワイヤまたはクリップなどの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
【0022】
図２は、図１に示される領域１Ａに対応した要部平面図である。領域１Ａは、ＩＧＢＴのようなパワー半導体素子が形成されるセル領域である。図２に示されるＩＧＢＴは、ＩＥ効果を利用したＧＧＥＥ構造のＩＧＢＴである。半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセルＡＣと、アクティブセルＡＣ以外のインアクティブセルＩＡＣとを有する。
【0023】
図２に示されるように、複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向で互いに隣接している。アクティブセルＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ１が形成されている。インアクティブセルＩＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ２が形成されている。
【0024】
アクティブセルＡＣのゲート電極ＧＥ１には、ゲート配線ＧＷが電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセルＩＡＣのゲート電極ＧＥ２には、エミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。また、アクティブセルＡＣのベース領域ＰＢおよび不純物領域ＣＳＬと、一対のゲート電極ＧＥ２の間のベース領域ＰＢとには、プラグＰＧを介してエミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
【0025】
インアクティブセルＩＡＣにおいて、ゲート電極ＧＥ１とゲート電極ＧＥ２との間には、フローティング領域ＰＦが設けられている。フローティング領域ＰＦと、フローティング領域ＰＦ内に形成されているベース領域ＰＢとは、電気的にフローティング状態になっている。
【0026】
また、半導体基板ＳＵＢは、アクティブセルＡＣの一対のトレンチＴＲの間において、Ｙ方向で互いに離間している複数のエミッタ形成領域ＥＲと、各エミッタ形成領域ＥＲとの間に位置する離間領域ＳＲとを有する。エミッタ形成領域ＥＲに形成されたｎ型の不純物領域が、ＩＧＢＴのエミッタ領域になる。実施の形態１では、エミッタ形成領域ＥＲに、ｎ型の不純物領域ＣＳＬが形成されている。
【0027】
不純物領域ＣＳＬは、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所にも形成されている。離間領域ＳＲの不純物領域ＣＳＬは、エミッタ形成領域ＥＲの不純物領域ＣＳＬに接続されている。実施の形態１では、これらの不純物領域ＣＳＬは、同じ不純物濃度を有する。
【0028】
実施の形態１の主な特徴は、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所に不純物領域ＣＳＬが形成されている点にあるが、このような特徴と、その効果とについては、後で詳細に説明する。
【0029】
なお、エミッタ形成領域ＥＲのＹ方向における幅は、例えば０．２５μｍ以上且つ２．０μｍ以下であり、離間領域ＳＲのＹ方向における幅は、例えば０．２５μｍ以上且つ５０μｍ以下である。また、これら領域のＹ方向における幅の比は、「離間領域ＳＲ／エミッタ形成領域ＥＲ＝０．１２５～２００」に設定されていることが好ましい。
【0030】
【0031】
図３および図４に示されるように、半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のシリコンからなり、ｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型のシリコン層との積層体であってもよい。その場合、ｎ型のシリコン基板よりも低い不純物濃度を有するｎ型のシリコン層が、ドリフト領域ＮＶを構成する。
【0032】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ内には、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの上面側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
【0033】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ内には、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
【0034】
半導体基板ＳＵＢの下面下には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような単層の金属膜であるか、これらを適宜積層させた積層の金属膜である。
【0035】
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ内には、複数のトレンチＴＲが形成されている。トレンチＴＲの深さは、例えば２μｍ以上且つ５μｍ以下である。トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ１、ＧＥ２は、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部に埋め込まれている。ゲート絶縁膜ＧＩは、絶縁膜であり、例えば酸化シリコン膜である。ゲート電極ＧＥ１、ＧＥ２は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート絶縁膜ＧＩの厚さは、例えば７０ｎｍ以上且つ１５０ｎｍ以下である。
【0036】
アクティブセルＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間の半導体基板ＳＵＢ内には、ホールバリア領域（不純物領域）ＮＨＢ、ｐ型のベース領域（不純物領域）ＰＢおよびｎ型の不純物領域ＣＳＬが形成されている。
【0037】
ベース領域ＰＢは、エミッタ形成領域ＥＲおよび離間領域ＳＲの各々のホールバリア領域ＮＨＢ内に形成されている。不純物領域ＣＳＬは、エミッタ形成領域ＥＲのベース領域ＰＢ内に形成されている。また、不純物領域ＣＳＬは、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所において、ベース領域ＰＢ内にも形成されている。ベース領域ＰＢは、トレンチＴＲおよびホールバリア領域ＮＨＢの各々の深さよりも浅くなるように形成されている。不純物領域ＮＥは、ベース領域ＰＢの深さよりも浅くなるように形成されている。
【0038】
インアクティブセルＩＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ２）の間の半導体基板ＳＵＢには、ホールバリア領域ＮＨＢおよびベース領域ＰＢが形成されている。ｐ型のベース領域ＰＢは、ホールバリア領域ＮＨＢ内に形成されている。
【0039】
また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体基板ＳＵＢには、ｐ型のフローティング領域（不純物領域）ＰＦおよびベース領域ＰＢが形成されている。ｐ型のベース領域ＰＢは、フローティング領域ＰＦ内に形成されている。
【0040】
フローティング領域ＰＦと、フローティング領域ＰＦに形成されているベース領域ＰＢとは、ゲート配線ＧＷおよびエミッタ電極ＥＥに電気的に接続されておらず、電気的にフローティング状態である。フローティング領域ＰＦは、接合耐圧の向上を図るために、トレンチＴＲの底部よりも深い位置にまで形成され、トレンチＴＲの底部を覆うように形成されている。
【0041】
半導体基板ＳＵＢの上面上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬの厚さは、例えば６００ｎｍ以上且つ１５００ｎｍ以下である。
【0042】
アクティブセルＡＣにおいて、孔ＣＨは、層間絶縁膜ＩＬおよび不純物領域ＣＳＬを貫通し、且つ、ベース領域ＰＢの内部に達している。また、孔ＣＨは、エミッタ形成領域ＥＲおよび離間領域ＳＲにおいてベース領域ＰＢに接し、エミッタ形成領域ＥＲにおいて不純物領域ＣＳＬに接している。インアクティブセルＩＡＣにおいて、孔ＣＨは、ベース領域ＰＢの内部に達し、ベース領域ＰＢに接している。
【0043】
孔ＣＨの上部では、層間絶縁膜ＩＬが後退している。すなわち、半導体基板ＳＵＢの上面よりも上方に位置する孔ＣＨの開口の大きさは、半導体基板ＳＵＢ内に位置する孔ＣＨの開口の大きさよりも大きい。このため、不純物領域ＣＳＬの上面の一部が、層間絶縁膜ＩＬから露出している。従って、エミッタ電極ＥＥは、孔ＣＨの内部において、不純物領域ＣＳＬの側面に接触するだけでなく、不純物領域ＣＳＬの上面の一部にも接触する。これにより、エミッタ電極ＥＥと不純物領域ＣＳＬとの接触抵抗を低減することができる。
【0044】
アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、孔ＣＨの底部の周囲のベース領域ＰＢには、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲは、エミッタ電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
【0045】
孔ＣＨの内部には、プラグＰＧが埋め込まれている。プラグＰＧは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばチタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜である。上記導電性膜は、例えばタングステン膜である。
【0046】
なお、ここでは図示されていないが、孔ＣＨは、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の一部上にも形成され、この孔ＣＨの内部にもプラグＰＧが形成されている。
【0047】
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、孔ＣＨ（プラグＰＧ）を介して、不純物領域ＣＳＬ、ベース領域ＰＢ、高濃度拡散領域ＰＲおよびゲート電極ＧＥ２に電気的に接続され、これらにエミッタ電位を供給する。なお、ここでは図示されていないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ製造工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、孔ＣＨ（プラグＰＧ）を介してゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。
【0048】
このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばＴｉＷ膜である。上記導電性膜は、例えば、銅またはシリコンが添加されたアルミニウム合金膜である。上記アルミニウム合金膜は、エミッタ電極ＥＥおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
【0049】
また、図３に示されるように、エミッタ形成領域ＥＲの不純物領域ＣＳＬは、孔ＣＨに接するが、図４に示されるように、離間領域ＳＲの不純物領域ＣＳＬは、孔ＣＨから物理的に離れている。離間領域ＳＲの不純物領域ＣＳＬには、エミッタ形成領域ＥＲの不純物領域ＣＳＬおよび孔ＣＨを介して、エミッタ電極ＥＥからエミッタ電位が間接的に供給される。
【0050】
以下に各不純物領域の不純物濃度を例示する。
【0051】
ドリフト領域ＮＶの不純物濃度は、例えば１×１０１３ｃｍ－３以上且つ２×１０１４ｃｍ－３以下である。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、例えば５×１０１６ｃｍ－３以上且つ５×１０１７ｃｍ－３以下である。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、例えば２×１０１６ｃｍ－３以上且つ１×１０１７ｃｍ－３以下である。
【0052】
コレクタ領域ＰＣの不純物濃度は、１×１０１７ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。フローティング領域ＰＦの不純物濃度は、１×１０１５ｃｍ－３以上且つ１×１０１６ｃｍ－３以下である。ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも高く、１×１０１６ｃｍ－３以上且つ１×１０１８ｃｍ－３以下である。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高く、１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。
【0053】
実施の形態１では、不純物領域ＣＳＬの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、ホールバリア領域ＮＨＢの不純物濃度よりも低く、例えば１×１０１５ｃｍ－３以上且つ１×１０１６ｃｍ－３以下である。不純物領域ＣＳＬの不純物濃度は、プラグＰＧとのオーミック接触が成立するような濃度に設定されている。
【0054】
＜実施の形態１の主な特徴＞
上述の課題で説明したように、図３９の検討例では、スイッチングの過程において、離間領域ＳＲのベース領域ＰＢに、ゲート電極ＧＥ１の電圧によって反転層が広がる。しかし、この反転層の抵抗の影響によって、離間領域ＳＲの中央付近には、十分な電子が供給されず、この電子の不足がスイッチング損失の増大の要因になっていた。
上述の課題で説明したように、図３９の検討例では、スイッチングの過程において、離間領域ＳＲのベース領域ＰＢに、ゲート電極ＧＥ１の電圧によって反転層が広がる。しかし、この反転層の抵抗の影響によって、離間領域ＳＲの中央付近には、十分な電子が供給されず、この電子の不足がスイッチング損失の増大の要因になっていた。
【0055】
実施の形態１では、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所に不純物領域ＣＳＬが形成されている。そのため、各エミッタ形成領域ＥＲの間に、離間領域ＳＲの幅に応じた拡散層抵抗が存在することになる。これにより、離間領域ＳＲの中央付近には、この拡散層抵抗から電子が供給され易くなり、反転層の抵抗を低減できる。従って、スイッチング損失の改善を図ることができ、半導体装置１００の性能を向上させることができる。
【0056】
図５は、本願発明者らによるシミュレーションの結果を示すグラフであり、検討例と実施の形態１との比較を示している。横軸は、順方向電圧Ｖｃｅが５Ｖの場合の順方向飽和電流Ｉｃ（ｓａｔ）を示し、縦軸は、ターンオン時のスイッチング損失を示している。
【0057】
図５に示されるように、実施の形態１では、検討例と比較して、スイッチング損失が改善されている。例えば、順方向飽和電流Ｉｃ（ｓａｔ）が３００Ａの場合で比較すると、実施の形態１では、スイッチング損失が、検討例よりも２１％程度改善されている。
【0058】
また、不純物領域ＣＳＬはプラグＰＧとオーミック接触するが、離間領域ＳＲの不純物領域ＣＳＬは、孔ＣＨから離れている。従って、離間領域ＳＲにおける寄生ＰＭＯＳ動作によるホールの排出が阻害されない。離間領域ＳＲの不純物領域ＣＳＬの幅および不純物濃度などを適切に調整することで、適切な順方向飽和電流Ｉｃ（ｓａｔ）の調整を行うことができる。
【0059】
【0060】
図６に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、高濃度のｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた低濃度のｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
【0061】
次に、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢ内に、フローティング領域ＰＦおよびホールバリア領域ＮＨＢを形成する。フローティング領域ＰＦのイオン注入には、不純物として例えばボロン（Ｂ）が用いられる。ホールバリア領域ＮＨＢのイオン注入には、不純物として例えば燐（Ｐ）が用いられる。フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の形成では、エネルギーおよびドーズ量の条件が異なった複数回のイオン注入が行われる。次に、フローティング領域ＰＦおよびホールバリア領域ＮＨＢに含まれる不純物を活性化させるために、半導体基板ＳＵＢに対して熱処理を行う。この熱処理は、例えば、窒素ガスのような不活性ガスが充満された雰囲気中で行われ、９００℃以上且つ１０００℃以下であり、２５分以上且つ４０分以下である条件下で行われる。
【0062】
図７に示されるように、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中にトレンチＴＲを形成する。トレンチＴＲを形成するためには、まず、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。
【0063】
次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢ中にトレンチＴＲを形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0064】
図８に示されるように、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、犠牲酸化膜ＩＦ１を形成する。これにより、半導体基板ＳＵＢに形成されたダメージ層が除去される。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、犠牲酸化膜ＩＦ１を除去する。なお、犠牲酸化膜ＩＦ１は、半導体基板ＳＵＢに対して熱酸化処理を行うことで形成される。この熱酸化処理は、例えば、酸素ガスが充満された雰囲気中で行われ、１０００℃以上且つ１２００℃以下であり、５０分以上且つ７０分以下である条件下で行われる。これにより、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々に含まれる不純物が拡散する。
【0065】
図９に示されるように、半導体基板ＳＵＢに対して熱処理を行う。この熱処理は、例えば、窒素ガスのような不活性ガスが充満された雰囲気中で行われ、１０００℃以上且つ１２００℃以下であり、８０分以上且つ１２０分以下である条件下で行われる。この熱処理によって、フローティング領域ＰＦがトレンチＴＲの底部を覆うように、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々に含まれる不純物が更に拡散する。
【0066】
次に、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、熱酸化法によって、ゲート絶縁膜ＧＩを形成する。次に、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部を埋め込むように、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。なお、ゲート絶縁膜ＧＩは、熱酸化法によって形成された相対的に薄い酸化シリコン膜と、ＣＶＤ法によって形成された相対的に厚い酸化シリコン膜との積層膜であってもよい。
【0067】
図１０に示されるように、まず、異方性エッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＣＦ１を除去する。トレンチＴＲの内部に埋め込まれていた導電性膜ＣＦ１が、ゲート電極ＧＥ１、ＧＥ２として残される。次に、等方性エッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
【0068】
図１１に示されるように、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）内に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢのイオン注入には、ｐ型の不純物として例えばボロン（Ｂ）が用いられる。
【0069】
図１２～図１４は、ｎ型の不純物領域ＣＳＬを形成するための製造工程を示している。まず、図１３および図１４に示されるように、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、エミッタ形成領域ＥＲの全体と、離間領域ＳＲのうちトレンチＴＲに接する箇所とを開口するパターンを有する。
【0070】
次に、レジストパターンＲＰ１をマスクとしてイオン注入を行うことで、エミッタ形成領域ＥＲの半導体基板ＳＵＢ内と、離間領域ＳＲのうちトレンチＴＲに接する箇所における半導体基板ＳＵＢ内とに、ｎ型の不純物として、例えば砒素（Ａｓ）イオンを注入する。これにより、図１２に示されるような平面パターンの不純物領域ＣＳＬが形成される。
【0071】
次に、アッシング処理によってレジストパターンＲＰ１を除去する。その後、半導体基板ＳＵＢに対して熱処理を行うことで、ベース領域ＰＢおよび不純物領域ＣＳＬの各々に含まれる不純物を活性化させる。不純物の活性化のための熱処理は、例えば、窒素ガスのような不活性ガスが充満された雰囲気中で行われ、９００℃以上且つ１０００℃以下であり、３０秒以上且つ５０秒以下である条件下で行われる。
【0072】
なお、ベース領域ＰＢを形成する工程と、不純物領域ＣＳＬを形成する工程とは、何れが先であっても構わない。
【0073】
図１５に示されるように、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。
【0074】
図１６に示されるように、フォトリソグラフィ技術および異方性エッチング処理によって、アクティブセルＡＣにおいて、不純物領域ＣＳＬを貫通し、且つ、ベース領域ＰＢの内部に達するように、層間絶縁膜ＩＬ中および半導体基板ＳＵＢ中に、孔ＣＨを形成する。同時に、インアクティブセルＩＡＣにおいても、層間絶縁膜ＩＬ中および半導体基板ＳＵＢ中に、孔ＣＨが形成される。なお、図示はしていないが、孔ＣＨは、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の一部上にも形成される。
【0075】
次に、フォトリソグラフィ技術およびイオン注入法によって、孔ＣＨの底部において、ベース領域ＰＢ内に、ｐ型の高濃度拡散領域ＰＲを形成する。高濃度拡散領域ＰＲのイオン注入には、ｐ型の不純物として例えば二フッ化ボロン（ＢＦ２）が用いられる。次に、層間絶縁膜ＩＬに対して等方性エッチング処理を行うことで、層間絶縁膜ＩＬを後退させる。これにより、半導体基板ＳＵＢの上面上に位置する孔ＣＨの開口幅は、半導体基板ＳＵＢの内部に位置する孔ＣＨの開口幅よりも大きくなる。
【0076】
図１７に示されるように、孔ＣＨの内部にプラグＰＧを形成し、層間絶縁膜ＩＬ上にエミッタ電極ＥＥを形成する。まず、孔ＣＨの内部および層間絶縁膜ＩＬ上に、バリアメタル膜を形成する。例えばスパッタリング法によって孔ＣＨの内部および層間絶縁膜ＩＬ上にチタン膜を形成し、例えばスパッタリング法によって上記チタン膜上に窒化チタン膜を形成することで、上記バリアメタル膜を形成できる。次に、孔ＣＨの内部を埋め込むように、例えばＣＶＤ法によって、上記バリアメタル膜上に、例えばタングステン膜からなる導電性膜を形成する。次に、異方性エッチング処理によって、孔ＣＨの外部に形成されている上記導電性膜および上記バリアメタル膜を除去する。これにより、孔ＣＨの内部を埋め込むように、プラグＰＧが形成される。
【0077】
次に、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム合金膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記ＴｉＷ膜および上記アルミニウム合金膜をパターニングすることで、エミッタ電極ＥＥを形成する。なお、エミッタ電極ＥＥを形成する工程と同じ工程で、ゲート配線ＧＷも層間絶縁膜ＩＬ上に形成される。
【0078】
その後、以下の製造工程を経て、図３および図４に示される構造が得られる。まず、必要に応じて、半導体基板ＳＵＢの下面を研磨する。次に、半導体基板ＳＵＢの下面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの下面下に、例えばスパッタリング法によって、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。コレクタ電極ＣＥは、上述の金属膜を適宜積層させた積層膜であってもよい。
【0079】
実施の形態１では、エミッタ形成領域ＥＲの不純物領域ＣＳＬが、ＩＧＢＴのエミッタ領域として機能する。エミッタ形成領域ＥＲの不純物領域ＣＳＬと、離間領域ＳＲの不純物領域ＣＳＬとは、同じ製造工程で形成されるので、新たな製造工程の追加を行う必要が無く、製造コストの増加を抑制できる。
【0080】
例えば、検討例（図３９）では、不純物領域ＮＥがＩＧＢＴのエミッタ領域として機能しているが、検討例の不純物領域ＮＥを形成するためのマスクを変更するだけで、実施の形態１の不純物領域ＣＳＬを形成できる。従って、製造コストの増加を抑制できる。
【0081】
（変形例１）
図１８および図１９は、実施の形態１の変形例１における半導体装置１００を示している。図１８および図１９に示されるように、変形例１では、エミッタ形成領域ＥＲに、ｎ型の不純物領域ＮＥが形成されている。不純物領域ＮＥの不純物濃度は、不純物領域ＣＳＬの不純物濃度よりも高く、例えば１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。不純物領域ＮＥの不純物濃度は、プラグＰＧとのオーミック接触が成立するような濃度に設定されている。
図１８および図１９は、実施の形態１の変形例１における半導体装置１００を示している。図１８および図１９に示されるように、変形例１では、エミッタ形成領域ＥＲに、ｎ型の不純物領域ＮＥが形成されている。不純物領域ＮＥの不純物濃度は、不純物領域ＣＳＬの不純物濃度よりも高く、例えば１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。不純物領域ＮＥの不純物濃度は、プラグＰＧとのオーミック接触が成立するような濃度に設定されている。
【0082】
エミッタ形成領域ＥＲにおいて、不純物領域ＣＳＬとプラグＰＧとの接触抵抗が大きい場合には、このような高濃度の不純物領域ＮＥを設けることで、接触抵抗を低減させることができる。
【0083】
図２０は、不純物領域ＮＥを形成するための製造工程を示している。図１２～図１４の製造工程の後、図２０に示されるように、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、エミッタ形成領域ＥＲの全体を開口するパターンを有する。
【0084】
次に、レジストパターンＲＰ２をマスクとしてイオン注入を行うことで、エミッタ形成領域ＥＲの半導体基板ＳＵＢ内に、ｎ型の不純物として、例えば砒素（Ａｓ）イオンを注入する。これにより、図２０に示されるような平面パターンの不純物領域ＮＥが形成される。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0085】
不純物領域ＣＳＬは、図１２～図１４の製造工程でイオン注入された不純物を含む。不純物領域ＮＥは、図１２～図１４の製造工程でイオン注入された不純物と、図２０の製造工程でイオン注入された不純物とを含む。最終的に、不純物領域ＮＥの不純物濃度が上記数値内になるように、図２０のイオン注入による不純物の量が調整される。
【0086】
なお、ベース領域ＰＢを形成する工程と、不純物領域ＣＳＬを形成する工程と、不純物領域ＮＥを形成する工程とは、何れが先であっても構わない。また、不純物の活性化のための熱処理は、これらの領域を形成した後に行われる。
【0087】
（変形例２）
図２１は、実施の形態１の変形例２における半導体装置１００を示している。図２１に示されるように、変形例２では、離間領域ＳＲのうち孔ＣＨに接する箇所において、ベース領域ＰＢ内にもｎ型の不純物領域ＣＳＬが形成されている。この不純物領域ＣＳＬも、トレンチＴＲに接する箇所の不純物領域ＣＳＬと同様に、エミッタ形成領域ＥＲの不純物領域ＣＳＬに接続されている。
図２１は、実施の形態１の変形例２における半導体装置１００を示している。図２１に示されるように、変形例２では、離間領域ＳＲのうち孔ＣＨに接する箇所において、ベース領域ＰＢ内にもｎ型の不純物領域ＣＳＬが形成されている。この不純物領域ＣＳＬも、トレンチＴＲに接する箇所の不純物領域ＣＳＬと同様に、エミッタ形成領域ＥＲの不純物領域ＣＳＬに接続されている。
【0088】
また、孔ＣＨに接する箇所の不純物領域ＣＳＬと、トレンチＴＲに接する箇所の不純物領域ＣＳＬとは、互いに離れている。従って、離間領域ＳＲにおける寄生ＰＭＯＳ動作によるホールの排出が阻害されない。
【0089】
このような孔ＣＨに接する箇所の不純物領域ＣＳＬを形成するためには、図１２～図１４で使用されるマスクを変更することで達成できる。レジストパターンＲＰ３に、離間領域ＳＲの中央付近を通過し、且つ、Ｙ方向に延在するような開口パターンを設ける。その開口パターンの開口幅が、孔ＣＨの開口幅を包括するようになっていれば、図２１のような不純物領域ＣＳＬを形成できる。
【0090】
なお、変形例２でも、変形例１のように、エミッタ形成領域ＥＲに高濃度の不純物領域ＮＥを形成してもよい。
【0091】
（実施の形態２）
以下に図２３～図２６を用いて、実施の形態２における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２３～図２６を用いて、実施の形態２における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0092】
実施の形態１では、レジストパターンＲＰ１を用いて不純物領域ＣＳＬを形成していた。それ故、レジストパターンＲＰ１の形成位置に合わせずれが発生すると、Ｘ方向における不純物領域ＣＳＬの幅が変動し、拡散層抵抗としての抵抗値が変動するという課題がある。実施の形態２は、そのような抵抗値の変動を抑制できる技術を提供する。
【0093】
図２５に示されるように、図７で、ハードマスクＨＭを形成する工程と、トレンチＴＲを形成する工程との間に、斜めイオン注入によって不純物領域ＣＳＬを形成する工程を追加する。すなわち、半導体基板ＳＵＢの上面の法線に対して傾斜した角度から、ｎ型の不純物として、例えば砒素（Ａｓ）イオンを注入する。ここで、ハードマスクＨＭの厚さおよび注入エネルギーは、イオンがハードマスクＨＭを通過して半導体基板ＳＵＢに達しないように調整されている。その後、図２６に示されるように、半導体基板ＳＵＢ内にトレンチＴＲを形成する。
【0094】
ハードマスクＨＭをマスクとして斜めイオン注入を行うことで、トレンチＴＲに接する箇所に、不純物領域ＣＳＬを自己整合的に形成することができる。従って、レジストパターンＲＰ１の合わせずれによる問題が発生しないので、不純物領域ＣＳＬの幅の変動を抑制できる。また、トレンチＴＲも同一のハードマスクＨＭをマスクとして自己整合的に形成されるので、トレンチＴＲおよび不純物領域ＣＳＬの位置関係も変動し難い。
【0095】
また、図２６に示されるように、実施の形態２では、エミッタ形成領域ＥＲの全体に不純物領域ＣＳＬを形成することが難しい。従って、ＩＧＢＴのエミッタ領域を形成するためには、変形例１の図２０で説明したイオン注入を行う必要がある。これにより、図２３および図２４に示されるように、エミッタ形成領域ＥＲに不純物領域ＮＥを形成できる。
【0096】
実施の形態２では、不純物領域ＣＳＬを形成する際にレジストパターンは使用されず、不純物領域ＮＥを形成する際にレジストパターンＲＰ２が使用される。そのため、マスクの枚数という点では、実施の形態１と実施の形態２とは、同じであるので、製造コストの増加を抑制できる。また、実施の形態２は、不純物領域ＣＳＬ用のマスクが無い分、変形例１よりもマスクの枚数を削減できる。
【0097】
なお、図２３および図２４に示されるように、実施の形態２では、レジストパターンを使用せずに不純物領域ＣＳＬを形成しているので、フローティング領域ＰＦ内のベース領域ＰＢの一部にも不純物領域ＣＳＬが形成される。しかしながら、フローティング領域ＰＦは電気的にフローティング状態であるので、これらの不純物領域ＣＳＬも電気的にフローティング状態である。従って、これらの不純物領域ＣＳＬによって、ＩＧＢＴの特性は、特に影響を受けない。
【0098】
また、一対のゲート電極ＧＥ２の間におけるベース領域ＰＢ内にも、不純物領域ＣＳＬが形成される。しかしながら、これらの不純物領域ＣＳＬは、孔ＣＨから物理的に離れているので、電気的にフローティング状態である。これらの不純物領域ＣＳＬによっても、ＩＧＢＴの特性は、特に影響を受けない。
【0099】
（実施の形態３）
以下に図２７～図２９を用いて、実施の形態３における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２７～図２９を用いて、実施の形態３における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0100】
実施の形態３における不純物領域ＣＳＬは、離間領域ＳＲのうち一対のトレンチＴＲに接する箇所だけでなく、アクティブセルＡＣおよびインアクティブセルＩＡＣの半導体基板ＳＵＢ内（ベース領域ＰＢ内）の全体に形成されている。ただし、実施の形態３では、不純物領域ＣＳＬの不純物濃度は、プラグＰＧとのオーミック接触が成立しないような濃度に設定されている。不純物領域ＣＳＬの不純物濃度は、例えば１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である。
【0101】
実施の形態３のような低濃度の不純物領域ＣＳＬも、拡散層抵抗として機能でき、離間領域ＳＲの中央付近に電子が供給され易くなる。そのため、スイッチング損失の改善を図ることができ、半導体装置１００の性能を向上させることができる。
【0102】
実施の形態３における不純物領域ＣＳＬを形成するためには、図１２～図１４の製造工程においてレジストパターンＲＰ１を形成せずに、アクティブセルＡＣおよびインアクティブセルＩＡＣの半導体基板ＳＵＢ内に、イオン注入を行うことで達成できる。そのため、マスクの枚数を削減できるので、実施の形態１と比較して、製造コストを抑制できる。ただし、実施の形態１よりも低濃度の不純物領域ＣＳＬなので、電子の供給量およびスイッチング損失の改善という点では、実施の形態１の方が、実施の形態３よりも優れている。
【0103】
なお、実施の形態３でも、フローティング領域ＰＦ内のベース領域ＰＢの一部に不純物領域ＣＳＬが形成されるが、実施の形態２と同様の理由により、ＩＧＢＴの特性は、特に影響を受けない。また、一対のゲート電極ＧＥ２の間におけるベース領域ＰＢ内にも、不純物領域ＣＳＬが形成されるが、不純物領域ＣＳＬはプラグＰＧとオーミック接触しないので、これらの不純物領域ＣＳＬによっても、ＩＧＢＴの特性は、特に影響を受けない。
【0104】
また、不純物領域ＣＳＬはプラグＰＧとオーミック接触しないので、実施の形態３では、ＩＧＢＴのエミッタ領域を形成するために、変形例１の図２０で説明したイオン注入を行う必要がある。これにより、図２７および図２８に示されるように、エミッタ形成領域ＥＲに不純物領域ＮＥを形成できる。
【0105】
（実施の形態４）
以下に図３０～図３４を用いて、実施の形態４における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図３０～図３４を用いて、実施の形態４における半導体装置１００およびその製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0106】
実施の形態１では、電子供給用の拡散層抵抗としてｎ型の不純物領域ＣＳＬを形成していたが、実施の形態４では、ｐ型のベース領域ＰＢの構成を変更することで、同様の機能を有する強反転層抵抗を形成する。
【0107】
図３０および図３１に示されるように、実施の形態４でも、ｐ型のベース領域ＰＢは、各エミッタ形成領域ＥＲおよび離間領域ＳＲの各々の半導体基板ＳＵＢ内に形成されている。しかし、離間領域ＳＲのうちトレンチＴＲに接する箇所におけるベース領域ＰＢの不純物濃度は、各エミッタ形成領域ＥＲのベース領域ＰＢの不純物濃度よりも低い。そのような箇所におけるベース領域ＰＢが、低濃度領域ＰＢａとして図示されている。低濃度領域ＰＢａの不純物濃度は、例えば１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である。
【0108】
なお、実施の形態４では、ＩＧＢＴのエミッタ領域として、変形例１で説明した高濃度のｎ型の不純物領域ＮＥが適用されている。また、離間領域ＳＲにおいて、低濃度領域ＰＢａは、孔ＣＨから物理的に離れている。
【0109】
上述のようにベース領域ＰＢが構成されていることで、離間領域ＳＲにおける閾値電圧は、エミッタ形成領域ＥＲにおける閾値電圧よりも低くなっている。ターンオン時に、エミッタ形成領域ＥＲのベース領域ＰＢにチャネルが形成される際に、離間領域ＳＲでは、低濃度領域ＰＢａによって、強反転層が形成される。そのため、トレンチＴＲに接する箇所における抵抗値が低減されるので、離間領域ＳＲの中央付近に電子が供給され易くなり、スイッチング損失が改善される。
【0110】
図５のグラフに示されるように、実施の形態４では、検討例と比較して、スイッチング損失が改善されていることが判る。例えば、順方向飽和電流Ｉｃ（ｓａｔ）が３００Ａの場合で比較すると、実施の形態４では、スイッチング損失が、検討例よりも３７％程度改善されている。このように、実施の形態４においても、スイッチング損失を改善でき、半導体装置１００の性能を向上できる。
【0111】
【0112】
図３２～図３４に示されるように、実施の形態４では、まず、離間領域ＳＲのうちトレンチＴＲに接する箇所を覆うように、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして、各エミッタ形成領域ＥＲの半導体基板ＳＵＢ内と、上記箇所を除く離間領域ＳＲの半導体基板ＳＵＢ内とに、ｐ型の不純物をイオン注入する。ｐ型の不純物は、例えばボロン（Ｂ）である。これにより、ベース領域ＰＢを形成する。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0113】
この状態では、離間領域ＳＲにおいて、ベース領域ＰＢとトレンチＴＲとの間には、ｎ型のホールバリア領域ＮＨＢが存在している。その後、不純物の活性化のための熱処理を行った際に、離間領域ＳＲのｐ型の不純物がトレンチＴＲに接する箇所に拡散し、低濃度領域ＰＢａが形成される。
【0114】
なお、上記熱処理によって、トレンチＴＲに接する箇所は、必ずしもｐ型になっていなくてもよく、非常に薄いｎ型になっていてもよい。例えば、トレンチＴＲに接する箇所は、実施の形態３の不純物領域ＣＳＬのような、プラグＰＧとのオーミック接触が成立しないような濃度を有する不純物領域であってもよい。
【0115】
（変形例３）
図３５は、実施の形態４の変形例３におけるベース領域の構成を示している。図３５に示されるように、変形例３では、各エミッタ形成領域ＥＲのベース領域ＰＢは実施の形態４と同様であるが、離間領域ＳＲの全体に、ベース領域ＰＢよりも低い不純物濃度を有する低濃度領域ＰＢｂが形成されている。低濃度領域ＰＢｂの不純物濃度は、例えば１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である。
図３５は、実施の形態４の変形例３におけるベース領域の構成を示している。図３５に示されるように、変形例３では、各エミッタ形成領域ＥＲのベース領域ＰＢは実施の形態４と同様であるが、離間領域ＳＲの全体に、ベース領域ＰＢよりも低い不純物濃度を有する低濃度領域ＰＢｂが形成されている。低濃度領域ＰＢｂの不純物濃度は、例えば１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である。
【0116】
すなわち、トレンチＴＲに接する箇所だけでなく、離間領域ＳＲのベース領域の全体の不純物濃度が、各エミッタ形成領域ＥＲのベース領域の不純物濃度よりも低い。変形例３においても、実施の形態４と同程度にスイッチング損失を改善できる。
【0117】
【0118】
図３６に示されるように、変形例３では、まず、アクティブセルＡＣおよびインアクティブセルＩＡＣの半導体基板ＳＵＢ内に、ｐ型の不純物をイオン注入し、低濃度領域ＰＢｂを形成する。ｐ型の不純物は、例えばボロン（Ｂ）である。
【0119】
図３７および図３８に示されるように、まず、離間領域ＳＲを覆うように、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとして、各エミッタ形成領域ＥＲの半導体基板ＳＵＢ内に、ｐ型の不純物をイオン注入する。ｐ型の不純物は、例えばボロン（Ｂ）である。これにより、ベース領域ＰＢを形成する。その後、アッシング処理によってレジストパターンＲＰ４を除去する。なお、インアクティブセルＩＡＣの半導体基板ＳＵＢ内にも、ベース領域ＰＢが形成される。
【0120】
離間領域ＳＲのベース領域（低濃度領域ＰＢｂ）は、図３８の製造工程でイオン注入された不純物を含む。各エミッタ形成領域ＥＲのベース領域ＰＢは、図３８の製造工程でイオン注入された不純物と、図３９の製造工程でイオン注入された不純物を含む。最終的に、各エミッタ形成領域ＥＲのベース領域ＰＢの不純物濃度が、実施の形態１のベース領域ＰＢの不純物濃度と同程度になるように、図３９のイオン注入による不純物の量が調整される。
【0121】
実施の形態４では、レジストパターンＲＰ３を用いて低濃度領域ＰＢｂが形成される。ここで、レジストパターンＲＰ３の形成位置に合わせずれが発生すると、離間領域ＳＲにおいてレジストパターンＲＰ３に覆われるホールバリアＮＨＢの幅が変動する。そうすると、Ｘ方向における低濃度領域ＰＢｂの幅が変動し、強反転層抵抗としての抵抗値が変動するという課題がある。
【0122】
変形例３では、レジストパターンＲＰ４を用いるが、レジストパターンＲＰ４の端部は、Ｘ方向においてゲート絶縁膜ＧＩ上またはゲート電極ＧＥ１上に位置していればよく、比較的大きなマージンを有して配置できる。従って、Ｘ方向における合わせずれは、上記マージン内で対処できる。
【0123】
Ｙ方向においては、レジストパターンＲＰ４の一方の端部がずれれば、レジストパターンＲＰ４の他方の端部も、同じ方向にずれる。すなわち、Ｙ方向において、レジストパターンＲＰ４の形成位置に合わせずれが発生しても、離間領域ＳＲの低濃度領域ＰＢｂの幅が変わらない。従って、変形例３によれば、Ｘ方向およびＹ方向において、低濃度領域ＰＢｂの幅の変動を抑制できる。
【0124】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0125】
例えば、上記実施の形態では、ＩＧＢＴがＧＧＥＥ構造である場合を例示したが、ＩＧＢＴは、ＧＧＥＥ構造がシュリンクされたＧＧＥＥｓ構造であってもよい。ＧＧＥＥ構造では、一対のゲート電極ＧＥ１の間の幅と、一対のゲート電極ＧＥ２の間の幅とがほぼ同じである。ＧＧＥＥｓ構造では、一対のゲート電極ＧＥ２の間の幅が、一対のゲート電極ＧＥ１の間の幅よりも小さくなっている。
【0126】
以下に上記実施の形態に記載された内容の一部を記載する。
【0127】
［付記１］
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）平面視で第１方向に延在するように、前記半導体基板の上面側において、前記半導体基板内に、一対の第１トレンチを形成する工程、
（ｃ）前記一対の第１トレンチの内部に、一対の第１ゲート絶縁膜を形成する工程、
（ｄ）前記一対の第１トレンチの内部に、前記一対の第１ゲート絶縁膜を介して一対の第１ゲート電極を埋め込む工程、
（ｅ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型と反対の第２導電型のベース領域を形成する工程、
（ｆ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型の第１不純物領域を形成する工程、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記離間領域のうち前記一対の第１トレンチに接する第１箇所における前記ベース領域の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置の製造方法。
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）平面視で第１方向に延在するように、前記半導体基板の上面側において、前記半導体基板内に、一対の第１トレンチを形成する工程、
（ｃ）前記一対の第１トレンチの内部に、一対の第１ゲート絶縁膜を形成する工程、
（ｄ）前記一対の第１トレンチの内部に、前記一対の第１ゲート絶縁膜を介して一対の第１ゲート電極を埋め込む工程、
（ｅ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型と反対の第２導電型のベース領域を形成する工程、
（ｆ）前記半導体基板の上面側において、前記半導体基板内に、前記第１導電型の第１不純物領域を形成する工程、
を備え、
前記半導体基板は、前記一対の第１トレンチの間において、前記第１方向で互いに離間している第１エミッタ形成領域および第２エミッタ形成領域、並びに、前記第１エミッタ形成領域と前記第２エミッタ形成領域との間に位置する離間領域を有し、
前記ベース領域は、前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に形成され、
前記第１不純物領域は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域内に形成され、
前記離間領域のうち前記一対の第１トレンチに接する第１箇所における前記ベース領域の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置の製造方法。
【0128】
［付記２］
上記付記１に記載の半導体装置の製造方法において、
（ｇ）前記一対の第１トレンチを覆うように、前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｈ）前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に、孔を形成する工程、
（ｉ）前記層間絶縁膜上に、エミッタ電極を形成する工程、
を更に備え、
前記ベース領域および前記第１不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記第１箇所における前記ベース領域は、前記孔から物理的に離れている、半導体装置の製造方法。
上記付記１に記載の半導体装置の製造方法において、
（ｇ）前記一対の第１トレンチを覆うように、前記半導体基板の上面上に、層間絶縁膜を形成する工程、
（ｈ）前記第１不純物領域を貫通し、且つ、前記ベース領域の内部に達するように、前記層間絶縁膜中および前記半導体基板中に、孔を形成する工程、
（ｉ）前記層間絶縁膜上に、エミッタ電極を形成する工程、
を更に備え、
前記ベース領域および前記第１不純物領域は、前記孔を介して前記エミッタ電極に電気的に接続され、
前記第１箇所における前記ベース領域は、前記孔から物理的に離れている、半導体装置の製造方法。
【0129】
［付記３］
上記付記２に記載の半導体装置の製造方法において、
前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度は、１×１０１７／ｃｍ３以上且つ１×１０１８／ｃｍ３以下であり、
前記第１箇所における前記ベース領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置の製造方法。
上記付記２に記載の半導体装置の製造方法において、
前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度は、１×１０１７／ｃｍ３以上且つ１×１０１８／ｃｍ３以下であり、
前記第１箇所における前記ベース領域の不純物濃度は、１×１０１２／ｃｍ３以上且つ１×１０１４／ｃｍ３以下である、半導体装置の製造方法。
【0130】
［付記４］
上記付記１に記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内と、前記第１箇所を除く前記離間領域の前記半導体基板内とに、前記第２導電型の不純物をイオン注入する工程、
（ｅ２）前記半導体基板に対して熱処理を行う工程、
を有し、
前記熱処理によって、前記（ｆ１）工程でイオン注入された前記離間領域の不純物の一部が、前記第１箇所に拡散する、半導体装置の製造方法。
上記付記１に記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内と、前記第１箇所を除く前記離間領域の前記半導体基板内とに、前記第２導電型の不純物をイオン注入する工程、
（ｅ２）前記半導体基板に対して熱処理を行う工程、
を有し、
前記熱処理によって、前記（ｆ１）工程でイオン注入された前記離間領域の不純物の一部が、前記第１箇所に拡散する、半導体装置の製造方法。
【0131】
［付記５］
上記付記１に記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ３）前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に、前記第２導電型の不純物をイオン注入する工程、
（ｅ４）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内に、前記第２導電型の不純物をイオン注入する工程、
前記離間領域の前記ベース領域は、前記（ｅ３）工程でイオン注入された不純物を含み、
前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域は、前記（ｅ３）工程でイオン注入された不純物と、前記（ｅ４）工程でイオン注入された不純物とを含み、
前記離間領域の前記ベース領域の全体の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置の製造方法。
上記付記１に記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ３）前記第１エミッタ形成領域、前記第２エミッタ形成領域および前記離間領域の各々の前記半導体基板内に、前記第２導電型の不純物をイオン注入する工程、
（ｅ４）前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記半導体基板内に、前記第２導電型の不純物をイオン注入する工程、
前記離間領域の前記ベース領域は、前記（ｅ３）工程でイオン注入された不純物を含み、
前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域は、前記（ｅ３）工程でイオン注入された不純物と、前記（ｅ４）工程でイオン注入された不純物とを含み、
前記離間領域の前記ベース領域の全体の不純物濃度は、前記第１エミッタ形成領域および前記第２エミッタ形成領域の各々の前記ベース領域の不純物濃度よりも低い、半導体装置の製造方法。
【符号の説明】
【0132】
１００ 半導体装置
１Ａ 領域（セル領域）
ＡＣ アクティブセル
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ 孔
ＣＳＬ 不純物領域
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＥＲ エミッタ形成領域
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＡＣ インアクティブセル
ＩＦ１ 犠牲酸化膜
ＩＬ 層間絶縁膜
ＮＥ 不純物領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＢａ、ＰＢｂ 低濃度領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１～ＲＰ４ レジストパターン
ＳＲ 離間領域
ＳＵＢ 半導体基板
ＴＲ トレンチ
１Ａ 領域（セル領域）
ＡＣ アクティブセル
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ 孔
ＣＳＬ 不純物領域
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＥＲ エミッタ形成領域
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＡＣ インアクティブセル
ＩＦ１ 犠牲酸化膜
ＩＬ 層間絶縁膜
ＮＥ 不純物領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＢａ、ＰＢｂ 低濃度領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１～ＲＰ４ レジストパターン
ＳＲ 離間領域
ＳＵＢ 半導体基板
ＴＲ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】