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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024078708
(43)【公開日】2024-06-11
(54)【発明の名称】スイッチング電源、増幅装置及び通信装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20240604BHJP
H03F 1/02 20060101ALI20240604BHJP
H03F 3/24 20060101ALI20240604BHJP
【ＦＩ】
H02M3/155 H
H03F1/02 111
H03F3/24
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022191203
(22)【出願日】2022-11-30
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100107515
【弁理士】
【氏名又は名称】廣田 浩一
(72)【発明者】
【氏名】廣瀬 達哉
【テーマコード（参考）】
5H730
5J500
【Ｆターム（参考）】
5H730AS05
5H730BB13
5H730BB57
5H730DD04
5H730EE13
5H730FF05
5H730FG05
5J500AA01
5J500AA41
5J500AC36
5J500AF01
5J500AH09
5J500AH19
5J500AH25
5J500AH26
5J500AH29
5J500AH33
5J500AK01
5J500AK15
5J500AK18
5J500AK33
5J500AK49
5J500AK68
5J500RG01
(57)【要約】
【課題】スイッチング電源回路の出力電圧をエンベロープ信号又はサブキャリア信号の電圧に高精度に追従させること。
【解決手段】直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備えるスイッチング電源。
【選択図】図５
【解決手段】直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備えるスイッチング電源。
【選択図】図５
【特許請求の範囲】
【請求項1】
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、スイッチング電源。
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、スイッチング電源。
【請求項2】
前記調整回路は、前記入力信号の電圧が前記入力信号の平均電圧よりも高いとき、前記入力信号の電圧が前記入力信号の平均電圧よりも低いときに比べて、前記デッドタイムを短くする、請求項１に記載のスイッチング電源。
【請求項3】
前記調整回路は、前記入力信号の上下を反転させた信号である反転信号を生成し、前記反転信号を量子化した信号である量子化信号を生成し、前記量子化信号が大きいほど前記デッドタイムを短くする、請求項２に記載のスイッチング電源。
【請求項4】
前記駆動回路は、
前記入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、を有し、
前記調整回路は、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を有する、請求項３に記載のスイッチング電源。
前記入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、を有し、
前記調整回路は、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を有する、請求項３に記載のスイッチング電源。
【請求項5】
前記第１遅延回路と前記第４遅延回路と前記第５遅延回路と前記第６遅延回路の動作タイミングを揃えるスキュー制御器を備える、請求項４に記載のスイッチング電源。
【請求項6】
前記調整回路は、前記入力信号の電圧が前記入力信号の平均電圧よりも高いとき、前記入力信号の電圧が高いほど前記デッドタイムを短くし、前記入力信号の電圧が前記入力信号の平均電圧よりも低いとき、前記入力信号の電圧が低いほど前記デッドタイムを長くする。請求項２に記載のスイッチング電源。
【請求項7】
前記スイッチング電源回路と前記駆動回路と前記調整回路とをそれぞれ有する複数の電源ユニットと、
位相が相違する複数のサンプリング信号を生成する複数の移相器と、を備え、
前記駆動回路は、前記入力信号を前記複数のサンプリング信号のうち対応するサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、請求項１から６のいずれか一項に記載のスイッチング電源。
位相が相違する複数のサンプリング信号を生成する複数の移相器と、を備え、
前記駆動回路は、前記入力信号を前記複数のサンプリング信号のうち対応するサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、請求項１から６のいずれか一項に記載のスイッチング電源。
【請求項8】
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第１電源ユニットと、
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第２電源ユニットと、
サンプリング信号を遅延させた第２遅延サンプリング信号を出力する第７遅延回路と、
前記入力信号を遅延させた第２遅延入力信号を出力する第８遅延回路と、
前記入力信号を増幅する信号増幅器と、
前記入力信号及び前記サンプリング信号が入力される前記第１電源ユニットの前記出力電圧を前記信号増幅器の出力電圧と合成する第１合成器と、
前記第２遅延入力信号及び前記第２遅延サンプリング信号が入力される前記第２電源ユニットの前記出力電圧を、前記第１合成器の出力電圧と合成する第２合成器と、を備える、請求項１から６のいずれか一項に記載のスイッチング電源。
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第２電源ユニットと、
サンプリング信号を遅延させた第２遅延サンプリング信号を出力する第７遅延回路と、
前記入力信号を遅延させた第２遅延入力信号を出力する第８遅延回路と、
前記入力信号を増幅する信号増幅器と、
前記入力信号及び前記サンプリング信号が入力される前記第１電源ユニットの前記出力電圧を前記信号増幅器の出力電圧と合成する第１合成器と、
前記第２遅延入力信号及び前記第２遅延サンプリング信号が入力される前記第２電源ユニットの前記出力電圧を、前記第１合成器の出力電圧と合成する第２合成器と、を備える、請求項１から６のいずれか一項に記載のスイッチング電源。
【請求項9】
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
エンベロープ信号又はサブキャリア信号である入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記入力信号の上下を反転させた信号である反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を備える、スイッチング電源。
エンベロープ信号又はサブキャリア信号である入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記入力信号の上下を反転させた信号である反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を備える、スイッチング電源。
【請求項10】
エンベロープ信号又はサブキャリア信号である入力信号を被変調波から抽出する抽出器と、
前記被変調波を増幅する増幅器と、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧が前記入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、増幅装置。
前記被変調波を増幅する増幅器と、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧が前記入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、増幅装置。
【請求項11】
前記被変調波を遅延させる又は等化する処理回路と、
前記処理回路により遅延処理又は等化処理が施された前記被変調波からキャリア信号を抽出するキャリア増幅器と、を備え、
前記駆動回路は、前記入力信号を前記キャリア信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、請求項１０に記載の増幅装置。
前記処理回路により遅延処理又は等化処理が施された前記被変調波からキャリア信号を抽出するキャリア増幅器と、を備え、
前記駆動回路は、前記入力信号を前記キャリア信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、請求項１０に記載の増幅装置。
【請求項12】
エンベロープ信号又はサブキャリア信号である入力信号を被変調波から抽出する抽出器と、
前記被変調波を増幅する増幅器と、
前記増幅器によって給電されるアンテナと、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、通信装置。
前記被変調波を増幅する増幅器と、
前記増幅器によって給電されるアンテナと、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、通信装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチング電源、増幅装置及び通信装置に関する。
【背景技術】
【0002】
従来、増幅部の電源端子の電圧が、増幅部に入力される信号のエンベロープ電圧に追従するように、増幅部の電源端子に電力を供給する同期整流方式のスイッチング電源が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－４１９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の技術では、スイッチング電源回路の出力電圧をエンベロープ信号又はサブキャリア信号の電圧に高精度に追従させることが難しい場合がある。
【0005】
本開示は、スイッチング電源回路の出力電圧をエンベロープ信号又はサブキャリア信号の電圧に高精度に追従させることを課題とする。
【課題を解決するための手段】
【0006】
本開示の一態様によれば、
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備えるスイッチング電源が提供される。
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備えるスイッチング電源が提供される。
【発明の効果】
【0007】
本開示のスイッチング電源は、スイッチング電源回路の出力電圧をエンベロープ信号又はサブキャリア信号の電圧に高精度に追従させる効果を奏する。
【図面の簡単な説明】
【0008】
【図1】第１実施形態の通信装置の構成例を示す図である。
【図2】降圧型スイッチング電源の構成例を示す回路図である。
【図3】クロックCLK、クロックCLKbar及びインダクタ電流ILのタイムチャートである。
【図4】デッドタイムを変更した場合の、クロックCLK、クロックCLKbar及びインダクタ電流ILのタイムチャートである。
【図5】デッドタイム制御を実施するための構成を備えたスイッチング電源の構成図である。
【図6】デッドタイム制御されたパルス幅変調信号（ＰＷＭ信号）のタイミングチャートである。
【図8】デッドタイムＴdと入力信号３（エンベロープ信号又はサブキャリア信号）と出力電圧ＶＯＵＴとの関係を例示する波形図である。
【図9】デッドタイム調整機能を説明するための図である。
【図10】デッドタイム調整機能の効果を説明するための図である。
【図11】遅延回路の一例の構成図である。
【図12】波形反転回路の一例の構成図である。
【図13】サンプルホールド回路の一例の構成図である。
【図14】第２実施形態の通信装置の構成例を示す図である。
【図15】キャリア増幅器の一例の構成図である。
【図16】スイッチＳＷ１，ＳＷ２をトランジスタで実現した場合のスイッチング電源回路の構成図である。
【図17】第３実施形態の通信装置の構成例を示す図である。
【図18】第４実施形態の通信装置の構成例を示す図である。
【発明を実施するための形態】
【0009】
以下、実施形態について図面を参照して説明する。
【0010】
図１は、第１実施形態の通信装置の構成例を示す図である。図１に示す通信装置１１１０は、増幅装置１１２０の増幅器６によって給電されるアンテナ９によって電波を送信する。通信装置１１１０の具体例として、無線端末装置（携帯電話、スマートフォン、ＩｏＴ（Internet of Things）機器など）や、無線基地局などが挙げられる。図１は、アンテナ９によって電波を送受信する通信装置１１１０において送信機能を担う部分を示している。通信装置１１１０は、増幅装置１１２０及びアンテナ９を備える。
【0011】
増幅装置１１２０は、被変調波１を増幅する。増幅装置１１２０によって増幅された被変調波１である被変調波１８は、給電線８を介して、アンテナ９に供給される。これにより、被変調波１に対応する無線波がアンテナ９から送信される。増幅装置１１２０は、抽出器２、スイッチング電源１７、定電圧電源１４、リミッタ１６及び高出力増幅器６を備える。
【0012】
入力端子から入力される被変調波１は、情報を含むデータ信号で変調されたキャリア信号（搬送波）である。被変調波１は、その振幅が変化する高周波信号である。被変調波１は、２つの方向に分岐される。第１の方向に分岐された被変調波１は、抽出器２へ供給される。第２の方向に分岐された被変調波１は、リミッタ１６へ供給される。
【0013】
抽出器２は、被変調波１からエンベロープ（包絡線）を抽出し、抽出したエンベロープを表すエンベロープ信号を出力する。抽出器２は、直交周波数分割多重(ＯＦＤＭ)方式におけるサブキャリア信号を被変調波１から抽出して出力してもよい。エンベロープ信号又はサブキャリア信号を入力信号３と称する。
【0014】
スイッチング電源１７は、定電圧電源１４によって生成される定電源電圧で動作し、入力信号３の電圧に応じて変化する電圧を出力する。スイッチング電源１７は、入力信号３が入力される端子と、入力信号３をサンプリングしてパルス波形に変換するためのサンプリング信号１８ａが入力される端子と、を有する。スイッチング電源１７は、入力信号３とサンプリング信号１８ａによって、入力信号３に追従するような波形で出力電圧を変化させる。スイッチング電源１７から出力される電圧は、電源線７を介して、高出力増幅器６の電源端子へ入力される。
【0015】
リミッタ１６は、被変調波１の振幅を制限する回路である。リミッタ１６によって被変調波１の振幅が所定の上限値で制限されることで、振幅が一定のキャリア信号１５がリミッタ１６から出力される。振幅が一定のキャリア信号１５は、高出力増幅器６に入力される。これにより、一定の電力が高出力増幅器６に入力されるので、高出力増幅器６は、出力電力付加効率曲線の最大値付近で動作できる。その結果、高出力増幅器６は、高効率で動作できる。なお、リミッタ１６は、後述の処理回路１３（遅延回路又は等化器）に置換されてもよい。
【0016】
高出力増幅器６は、被変調波１（振幅が一定のキャリア信号１５）を増幅して出力する。スイッチング電源１７は、入力信号３を用いて高出力増幅器６の電源電圧を変調するので、被変調波１が増幅された被変調波１８が高出力増幅器６から出力される。これにより、高出力増幅器６の電源電圧が一定の場合に比べて、高出力増幅器６の高効率化ができる。
【0017】
図２は、降圧型スイッチング電源の構成例を示す回路図である。スイッチング電源回路１７aは、同期整流方式の降圧型スイッチング電源回路である。スイッチング電源回路１７ａは、上記のスイッチング電源１７の出力段に設けられている。
【0018】
スイッチング電源回路１７ａは、直列に接続された上アーム１９及び下アーム２０と、上アーム１９と下アーム２０との間の接続点２７に一端が接続されたインダクタ２１と、インダクタ２１の他端に一端が接続されたキャパシタ２２と、を有する。スイッチング電源回路１７ａは、上記の定電圧電源１４によって生成される定電源電圧ＶＤＣが入力される電源入力端子２３と、出力電圧ＶＯＵＴが出力される電源出力端子２４と、を有する。スイッチング電源回路１７ａは、外部から供給されるクロックCLKbarが入力されるクロック端子２６と、外部から供給されるクロックCLKが入力されるクロック端子２５と、を有する。
【0019】
なお、クロックCLKbarとは、論理レベルがクロックCLKに対して反転した信号である。また、図面において、上線「￣」が付された「CLK」は、クロックCLKbarを表す。
【0020】
上アーム１９は、外部から供給されるクロックCLKbarによってオン又はオフとなるスイッチＳＷ１にダイオード１９ａが並列に接続された構成を有する。下アーム２０は、外部から供給されるクロックCLKによってオン又はオフとなるスイッチＳＷ２にダイオード２０ａが並列に接続された構成を有する。スイッチは、例えば、トランジスタである。
【0021】
上アーム１９の一方の端子は、電源入力端子２３に接続されている。上アーム１９のスイッチＳＷ１に並列に接続されているダイオード１９ａのカソードは、電源入力端子２３に接続されている。上アーム１９の他方の端子は、下アーム２０の一方の端子と接続されている。この接続点を接続点２７と記す。下アーム２０のスイッチＳＷ２に並列に接続されているダイオード２０ａのカソードは、接続点２７に接続されている。下アーム２０の他方の端子は、接地されている。
【0022】
インダクタ２１の一方の端子は、接続点２７に接続されている。インダクタ２１の他方の端子は、キャパシタ２２の一方の端子及び電源出力端子２４に接続されている。キャパシタ２２の他方の端子は、接地されている。インダクタ２１は、インダクタンスＬを有する。キャパシタ２２は、キャパシタンスＣを有する。
【0023】
図３は、下アーム２０をスイッチングさせるクロックCLK、上アーム１０をスイッチングさせるクロックCLKbar及びインダクタ２１に流れるインダクタ電流ILのタイムチャートである。例えば、クロックCLKbarの論理レベルがハイレベルのとき（ハイレベルのパルス２８のとき）、上アーム１９はオンとなり、クロックCLKbarの論理レベルがローレベルのとき、上アーム１９はオフとなる。一方、クロックCLKの論理レベルがハイレベルのとき（ハイレベルのパルス２９のとき）、下アーム２０はオンとなり、クロックCLKの論理レベルがローレベルのとき、下アーム２０はオフとなる。
【0024】
クロックCLKbarの論理レベルがハイレベルのとき、一定の傾きで上昇するインダクタ電流ILがインダクタ２１に流れる。クロックCLKとクロックCLKbarの切り替わり期間に、上アーム１９及び下アーム２０がオフしているデッドタイム３０が設けられている。
【0025】
上アーム１９のオン期間では、一定の傾きで上昇するインダクタ電流３１が流れている。上アーム１９がオンからオフに切り替わると、インダクタ２１には磁束が形成されているために、スイッチのように瞬間的に電流を切ることができない。そのため、インダクタ２１の中に形成されている磁束が消滅するまで、キャパシタ２２と電源出力端子２４に接続されている負荷で決まる時定数に従ってダイオード電流３２がダイオード２０ａに流れようとする。つまり、上アーム１９のオフから下アーム２０のオンまでの第１デッドタイムでは、ダイオード電流３２が、下アーム２０に並列に接続されたダイオード２０ａに流れる。
【0026】
次に、下アーム２０がオフからオンに切り替わると、ダイオード２０ａに流れるダイオード電流３２は遮断され、一定の傾きで減少するインダクタ電流３３が下アーム２０のスイッチＳＷ２経由で流れる。
【0027】
次に、下アーム２０がオンからオフに切り替わると、下アーム２０のスイッチＳＷ２に流れる電流は遮断され、下アーム２０のダイオード２０ａに流れるダイオード電流３４が流れる。つまり、下アーム２０のオフから上アーム１９のオンまでの第２デッドタイムでは、ダイオード電流３４が、下アーム２０に並列に接続されたダイオード２０ａに流れる。
【0028】
一方、図４は、デッドタイムを変更した場合の、下アーム２０をスイッチングさせるクロックCLK、上アーム１０をスイッチングさせるクロックCLKbar及びインダクタ２１に流れるインダクタ電流ILのタイムチャートである。図４に示すように、パルス２８の各々の発生のタイミングでデッドタイムを変更することで、パルス２８の長さは、例えばパルス３５のように変更される。
【0029】
例えば、下アーム２０のオフから上アーム１９のオンまでの第１デッドタイムＴｄ１が長くなれば、一定の傾きで減少するインダクタ電流ＩＬが下アーム２０のダイオード２０ａ経由で流れる期間が長くなる。逆に、第１デッドタイムＴｄ１が短くなれば、一定の傾きで減少するインダクタ電流ＩＬが下アーム２０のダイオード２０ａ経由で流れる期間が短くなる。同様に、上アーム１９のオフから下アーム２０のオンまでの第２デッドタイムＴｄ２が長くなれば、一定の傾きで減少するインダクタ電流ＩＬが下アーム２０のダイオード２０ａ経由で流れる期間が長くなる。逆に、第２デッドタイムＴｄ２が短くなれば、一定の傾きで減少するインダクタ電流ＩＬが下アーム２０のダイオード２０ａ経由で流れる期間が短くなる。
【0030】
つまり、第１デッドタイムＴｄ１と第２デッドタイムＴｄ２の一方又は両方を調整することで、図４に示すように、インダクタ電流ＩＬの大きさを微調整できる。したがって、デッドタイムを調整する制御を行うことで、スイッチング電源１７の出力電圧ＶＯＵＴを、入力されたエンベロープ信号又はサブキャリア信号に高精度に追従できる。
【0031】
図５は、デッドタイム制御を実施するための構成を備えたスイッチング電源の構成図である。図５に示すスイッチング電源１７は、デッドタイムを制御可能なパルス幅変調器２０００と、パルス幅変調器２０００によって生成されるクロックCLK及びクロックCLKbarに従って動作するスイッチング電源回路１７ａと、を備える。なお、スイッチング電源回路１７ａは、図２に示す構成を有するが、図５では、インダクタ２１及びキャパシタ２２の図示が省略されている。パルス幅変調器２０００は、駆動回路２０１と調整回路３０１を備える。
【0032】
駆動回路２０１は、スイッチング電源回路１７ａの出力電圧ＶＯＵＴがエンベロープ信号又はサブキャリア信号の電圧に追従するように、上アーム１９及び下アーム２０をオフさせるデッドタイムＴｄを挟んで上アーム１９及び下アーム２０を交互にオンさせる。エンベロープ信号又はサブキャリア信号は、上記の入力信号３に相当する。調整回路３０１は、エンベロープ信号又はサブキャリア信号である入力信号３の電圧に応じてデッドタイムＴｄを調整する。
【0033】
駆動回路２０１は、第１遅延回路３８、コンパレータ３７、第２遅延回路４１、第３遅延回路４２及び否定論理和回路４８を備える。
【0034】
第１遅延回路３８は、エンベロープ信号又はサブキャリア信号である入力信号３を遅延させた信号である遅延入力信号４を出力する。第１遅延回路３８は無くてもよい。コンパレータ３７は、遅延入力信号４をサンプリング信号１８ａと比較してパルス幅変調信号である第１パルス信号４９を出力する。第２遅延回路４１は、第１制御電圧Ｖ（ΔＴ１）に応じた第１遅延量ΔＴ１で第１パルス信号４９を遅延させた第２パルス信号５１を出力し、上アーム１９をスイッチングさせる。第２パルス信号５１は、クロックCLKbarに対応する。第３遅延回路４２は、第２制御電圧Ｖ（ΔＴ２）に応じた第２遅延量ΔＴ２で第２パルス信号５１を遅延させた第３パルス信号５０を出力する。否定論理和回路４８は、第１パルス信号４９と第３パルス信号５０の否定論理和である第４パルス信号５２を出力し、下アーム２０をスイッチングさせる。第４パルス信号５２は、クロックCLKに対応する。
【0035】
図６は、デッドタイム制御されたパルス幅変調信号（ＰＷＭ信号）のタイミングチャートである。図７は、図６を実現する論理回路の一例の構成図である。ＰＷＭ信号A(t)は、第１パルス信号４９を含む信号である。ＰＷＭ信号B(t)は、第２パルス信号５１を含む信号である。ＰＷＭ信号C(t)は、第３パルス信号５０を含む信号である。ＰＷＭ信号D(t)は、第４パルス信号５２を含む信号である。図６について、図７を参照して説明する。
【0036】
第２遅延回路４１は、第１制御電圧Ｖ（ΔＴ１）に応じた第１遅延量ΔＴ１で第１パルス信号４９を遅延させた第２パルス信号５１を出力する。ＰＷＭ信号A(t)は、第１パルス信号４９を含み、時刻ｔ０から時刻ｔ１までがローレベルであり、時刻ｔ１から時刻ｔ４までがハイレベルである。ＰＷＭ信号B(t)は、第２パルス信号５１を含み、時刻ｔ０から時刻ｔ２までがローレベルであり、時刻ｔ２から時刻ｔ５までがハイレベルである。
【0037】
第３遅延回路４２は、第２制御電圧Ｖ（ΔＴ２）に応じた第２遅延量ΔＴ２で第２パルス信号５１を遅延させた第３パルス信号５０を出力する。ＰＷＭ信号C(t)は、第３パルス信号５０を含み、時刻ｔ０から時刻ｔ３までがローレベルであり、時刻ｔ３から時刻ｔ６までがハイレベルである。
【0038】
否定論理和回路４８は、ＰＷＭ信号A(t)とＰＷＭ信号C(t)の否定論理和であるＰＷＭ信号D(t)を出力する。ＰＷＭ信号D(t)は、第４パルス信号５２を含み、時刻ｔ０から時刻ｔ１までがハイレベルであり、時刻ｔ１から時刻ｔ６までがローレベルである。
【0039】
このように、ＰＷＭ信号D(t)に含まれる第４パルス信号５２とＰＷＭ信号B(t)に含まれる第２パルス信号５１との間には、第１デッドタイムＴｄ１（＝第１遅延量ΔＴ１）と第２デッドタイムＴｄ２（＝第２遅延量ΔＴ２）が存在する。そして、第２遅延回路４１は、第１制御電圧Ｖ（ΔＴ１）に応じて、第１デッドタイムＴｄ１（＝第１遅延量ΔＴ１）の長さを増減できる。第３遅延回路４２は、第２制御電圧Ｖ（ΔＴ２）に応じて、第２デッドタイムＴｄ２（＝第２遅延量ΔＴ２）の長さを増減できる。
【0040】
図５において、調整回路３０１は、第４遅延回路４３、波形反転回路４４、第１サンプルホールド回路４５、第２サンプルホールド回路４６、第５遅延回路３９及び第６遅延回路４０を備える。
【0041】
第４遅延回路４３は、サンプリング信号１８ａを遅延させた信号である遅延サンプリング信号１８ｂを出力する。波形反転回路４４は、入力信号３の上下を反転させた信号である反転信号５を生成する。第１サンプルホールド回路４５は、反転信号５をサンプリング信号１８ａに従ってサンプリングして、反転信号５を量子化した信号である第１量子化信号Ｓ１を出力する。第２サンプルホールド回路４６は、反転信号５を遅延サンプリング信号１８ｂに従ってサンプリングして、反転信号５を量子化した信号である第２量子化信号Ｓ２を出力する。第５遅延回路３９は、第１量子化信号Ｓ１を遅延させて、第１制御電圧Ｖ（ΔＴ１）を出力する。第６遅延回路４０は、第２量子化信号Ｓ２を遅延させて、第２制御電圧Ｖ（ΔＴ２）を出力する。
【0042】
スイッチング電源１７は、第１遅延回路３８と第４遅延回路４３と第５遅延回路３９と第６遅延回路４０の動作タイミングをスキュー制御信号４7ａに従って揃えるスキュー制御器４７を備えてもよい。スキュー制御器４７によるスキュー制御によって、第１制御電圧Ｖ（ΔＴ１）の誤差及び第２制御電圧Ｖ（ΔＴ２）の誤差が抑制される。これらの誤差の抑制により、スイッチング電源１７の出力電圧ＶＯＵＴを、入力されたエンベロープ信号又はサブキャリア信号の電圧に追従させる精度が向上する。
【0043】
図８は、デッドタイムＴdと入力信号３（エンベロープ信号又はサブキャリア信号）と出力電圧ＶＯＵＴとの関係を例示する波形図である。図８は、デッドタイムＴd（この場合、第１デッドタイムＴｄ１＝第２デッドタイムＴｄ２）を各値で固定したときの、入力信号３の電圧と出力電圧ＶＯＵＴとの追従度合いを示している。
【0044】
デッドタイムＴｄが比較的短い場合、入力信号３の電圧が入力信号３の平均電圧Ｖａ（この例では、約８ボルト）よりも高いとき、入力信号３の電圧が平均電圧Ｖａよりも低いときに比べて、出力電圧ＶＯＵＴは、入力信号３の電圧に追従する精度が高い。逆に、デッドタイムＴｄが比較的長い場合、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも高いとき、入力信号３の電圧が平均電圧Ｖａよりも低いときに比べて、出力電圧ＶＯＵＴは、入力信号３の電圧に追従する精度が低い。
【0045】
この点に着目し、調整回路３０１（図５）は、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも高いとき、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも低いときに比べて、デッドタイムＴdを短くするデッドタイム調整機能を有する。このデッドタイム調整機能により、出力電圧ＶＯＵＴを入力信号３の電圧に追従させる精度が向上する。
【0046】
調整回路３０１は、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも高いとき、入力信号３の電圧が高いほどデッドタイムＴdを短くする。一方、調整回路３０１は、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも低いとき、入力信号３の電圧が低いほどデッドタイムＴdを長くする。このようなデッドタイム調整機能により、出力電圧ＶＯＵＴを入力信号３の電圧に追従させる精度がより向上する。
【0047】
デッドタイム調整機能は、入力信号３の電圧が高い（大きい）とき、デッドタイムＴdを短く（小さく）し、入力信号３の電圧が低い（小さい）とき、デッドタイムＴdを長く（大きく）する。つまり、入力信号３の電圧とデッドタイムＴｄとの大小を逆転の関係に制御することで、出力電圧ＶＯＵＴを入力信号３に追従させる精度が向上する。この逆転の関係を作るため、調整回路３０１は、波形反転回路４４（図５）を備える。
【0048】
図９は、デッドタイム調整機能を説明するための図である。入力信号３は、入力波形の上下を反転させる波形反転回路４４により、反転信号５が生成される。第１サンプルホールド回路４５（図５）は、反転信号５をサンプリング信号１８ａに従ってサンプリングして、反転信号５を量子化した信号である第１量子化信号Ｓ１を出力する。第２サンプルホールド回路４６（図５）は、反転信号５を遅延サンプリング信号１８ｂに従ってサンプリングして、反転信号５を量子化した信号である第２量子化信号Ｓ２を出力する。
【0049】
反転信号５がこのように量子化されることで、入力信号３の電圧が高くなるほど、第１量子化信号Ｓ１の値及び第２量子化信号Ｓ２の値が小さくなる。したがって、入力信号３の電圧が高くなるほど、第５遅延回路３９（図５）は、第１量子化信号Ｓ１の値に応じた遅延量に第１遅延量ΔＴ１を小さくする第１制御電圧Ｖ（ΔＴ１）を生成できる。同様に、入力信号３の電圧が高くなるほど、第６遅延回路４０（図５）は、第２量子化信号Ｓ２の値に応じた遅延量に第２遅延量ΔＴ２を小さくする第２制御電圧Ｖ（ΔＴ２）を生成できる。
【0050】
第２遅延回路４１（図５）は、第１制御電圧Ｖ（ΔＴ１）に応じた第１遅延量ΔＴ１で第１パルス信号４９を遅延させるので、入力信号３の電圧が高くなるほど、第１デッドタイムＴｄ１を短くできる。つまり、第１量子化信号Ｓ１が大きいほど、第１デッドタイムＴｄ１は短くなる。同様に、第３遅延回路４２（図５）は、第２制御電圧Ｖ（ΔＴ２）に応じた第２遅延量ΔＴ２で第２パルス信号５１を遅延させるので、入力信号３の電圧が高くなるほど、第２デッドタイムＴｄ２を短くできる。つまり、第２量子化信号Ｓ２が大きいほど、第２デッドタイムＴｄ２は短くなる。
【0051】
図１０は、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも高いとき、入力信号３の電圧が入力信号３の平均電圧Ｖａよりも低いときに比べて、デッドタイムＴdを短くするデッドタイム調整機能の効果を説明するための図である。図１０に示すように、出力電圧ＶＯＵＴを入力信号３の電圧に追従させる精度が向上する。
【0052】
図１１は、遅延回路の一例の構成図である。上記の各遅延回路（第１遅延回路３８、第２遅延回路４１、第３遅延回路４２、第４遅延回路４３、第５遅延回路３９及び第６遅延回路４０）は、例えば、図１１に示す構成を有する。
【0053】
遅延回路は、抵抗６０、電圧可変抵抗器６９、容量６１、直流電源６２、抵抗６３、スイッチ６４、直流電源６５、反転回路６７、直流電源６６及び増幅器６８を有する。抵抗６０は、遅延対象の入力信号が入力される入力端子の電位を安定させるため、当該入力端子とグランドとの間に接続されている。抵抗６０は、抵抗値Ｒ１を有する。電圧可変抵抗器６９は、可変の抵抗値Ｒ２を有する。電圧可変抵抗器６９と容量６１は、入力信号を遅延さえるＣＲフィルタである。容量６１は、キャパシタンスＣ１を有する。スイッチ６４は、遅延後の入力信号に従ってオン又はオフとなる。直流電源６２と抵抗６３とスイッチ６４は、遅延後の入力信号を増幅するための回路である。直流電源６５は、増幅された入力信号のローレベルを調整するための電圧源である。反転回路６７は、増幅された入力信号のレベルを反転させて出力する。直流電源６６は、その反転出力された信号のローレベルを調整するための電圧源である。増幅器６８は、その反転出力された信号を所望の信号レベルまで増幅率Ｋで増幅して出力する。直流電源６２，６５，６６は、それぞれ、一定の電圧Ｖ２，Ｖ３，Ｖ４を生成する。
【0054】
電圧可変抵抗器６９は、外部から供給される制御電圧に応じて変化する抵抗値Ｒ２を有し、抵抗値Ｒ２に応じて入力信号の遅延量を決定する。電圧可変抵抗器６９は、入力端子７０、出力端子７１、抵抗群７２、複数のスイッチ７４及び複数の抵抗７３を有する。抵抗群７２は、外部から供給される制御電圧を複数の電圧値ａ，ｂ，ｃ，ｄに分圧する抵抗Ｒ６，Ｒ５，Ｒ４，Ｒ１０を有する。電圧可変抵抗器６９は、スイッチ７４と抵抗との複数の直列回路を入力端子７０と出力端子７１との間に並列に接続された構成を有する。複数のスイッチ７４は、複数の電圧値ａ，ｂ，ｃ，ｄのうち対応する電圧値に応じてオン又はオフとなる。複数の抵抗７３は、抵抗Ｒ９，Ｒ１，Ｒ２，Ｒ３，Ｒ８である。ここで、スイッチ７４と抵抗７３との並列数は、必要な遅延時間分解能に応じて決められる。
【0055】
図１０は、波形反転回路の一例の構成図である。上記の波形反転回路４４は、例えば、図１０に示す構成を有する。波形反転回路４４は、入力端子７５、出力端子７６、ピークホールド回路７７、バレイホールド回路７８、差動増幅器７９，８０，８３、抵抗８１、可変抵抗８２、増幅器８４及び直流電圧源８５を有する。
【0056】
波形反転処理対象の入力信号は、入力端子７５から入力される。ピークホールド回路７７は、入力端子７５からの入力信号をピークホールドして出力する。ピークホールド回路７７は、入力端子７５にアノードが接続されたダイオードと、ダイオードのカソードとグランドとの間に接続された容量と、ダイオードのカソードとグランドとの間に接続された抵抗と、を含む。バレイホールド回路７８は、入力端子７５からの入力信号をバレイホールドして出力する。バレイホールド回路７８は、入力端子７５にカソードが接続されたダイオードと、ダイオードのアノードとグランドとの間に接続された容量と、ダイオードのアノードとグランドとの間に接続された抵抗と、を含む。
【0057】
差動増幅器７９は、ピークホールド回路７７の出力信号とバレイホールド回路７８の出力信号との差信号を増幅して出力する。差動増幅器８０は、入力信号とバレイホールド回路７８の出力信号との差信号を増幅して出力する。差動増幅器８０の出力端子は、抵抗８１を介して、反転増幅用の差動増幅器８３の反転入力端子と可変抵抗８２の一端とに接続される。可変抵抗８２は、差動増幅器８３の反転入力端子と出力端子との間に接続される。差動増幅器８３の日反転入力端子は、グランドに接続される。可変抵抗８２の抵抗値は、差動増幅器７９の出力に応じて変化する。増幅器８４は、反転増幅用の差動増幅器８３の出力信号を増減する。直流電圧源８５は、増幅器８４の出力信号のローレベルを調整するための電源である。
【0058】
【0059】
サンプルホールド回路は、アナログ入力端子８６、量子化出力端子８７、クロック入力端子８８、スイッチ８９及び容量９０，９１を有する。アナログ入力端子８６は、サンプルホールドされるアナログ信号（反転信号５（図５））が入力される。クロック入力端子８８は、サンプリング信号１８ａ（遅延サンプリング信号１８ｂ）が入力される。スイッチ８９は、容量９０の接続先をサンプリング信号１８ａ（遅延サンプリング信号１８ｂ）に従って切り替えるシングルポール・ダブルスロー（ＳＰＤＴ）スイッチである。容量９０は、アナログの反転信号５の電圧を一時的に保持する。容量９１は、容量９０に一時的に保持された電圧が転送されて保持する。量子化出力端子８７は、容量９１の電圧に対応する第１量子化信号Ｓ１（第２量子化信号Ｓ２）を出力する。
【0060】
図１４は、第２実施形態の通信装置の構成例を示す図である。第２実施形態において、第１実施形態と同様の構成、作用及び効果についての説明は、上述の説明を援用することで省略又は簡略する。第２実施形態の通信装置１２１０は、キャリア増幅器１２を備え且つリミッタ１６に代えて処理回路１３（遅延回路又は等化器）を備える点で、第１実施形態の通信装置１１１０（図１）と相違する。図１４において、通信装置１２１０は、増幅装置１２２０及びアンテナ９を備える。増幅装置１２２０は、抽出器２、スイッチング電源１７、定電圧電源１４、処理回路１３、キャリア増幅器１２及び高出力増幅器６を備える。
【0061】
処理回路１３は、被変調波１を遅延させる遅延処理を実行する遅延回路、又は、被変調波１の周波数特性を調整する等化処理を実行する等化器である。高出力増幅器６は、処理回路１３により遅延処理又は等化処理が施された被変調波１を増幅して出力する。キャリア増幅器１２は、処理回路１３により遅延処理又は等化処理が施された被変調波１からキャリア信号１５を抽出して出力する。キャリア増幅器１２は、キャリア信号１５を増幅でき、所望の振幅を有するキャリア信号１５を出力できればよい。なお、処理回路１３は、上述のリミッタ１６に置換されてもよい。
【0062】
スイッチング電源１７は、上記のサンプリング信号１８ａに代えて、キャリア信号１５をサンプリング信号として利用する。この場合、コンパレータ３７（図５）は、遅延入力信号４をキャリア信号１５と比較してパルス幅変調信号である第１パルス信号４９を出力する。
【0063】
図１５は、キャリア増幅器の一例の構成図である。キャリア増幅器１２は、入力端子１０３－１、出力端子１０２－２、定電圧源１０３－３、容量１０３－１１、容量１０３－４及びインダクタ１０３－５を有する。また、キャリア増幅器１２は、抵抗１０３－１３、定電圧源１０３－１２、トランジスタ１０３－６、インダクタ１０３－７、容量１０３－８、インダクタ１０３－９及び容量１０３－１０を有する。
【0064】
入力端子１０３－１は、処理回路１３による処理後の被変調波１が入力される。出力端子１０３－２は、被変調波１に含まれるキャリア信号１５が出力される。定電圧源１０３―３は、定電圧を生成する。容量１０３－１１は、処理回路１３による処理後の被変調波１に含まれる直流入力をブロックする。容量１０３－４及びインダクタ１０３－５は、入力信号を整合する整合回路用である。抵抗１０３－１３及び定電圧源１０３－１２は、ゲートバイアス用である。トランジスタ１０３－６は、入力信号の増幅用である。インダクタ１０３－７は、交流信号のブロック用である。容量１０３－８及びインダクタ１０３－９は、出力信号を整合する整合回路用である。容量１０３－１０は、出力端子１０３－２から出力されるキャリア信号１５に含まれる直流出力をブロックする。
【0065】
増幅用のトランジスタ１０３－６は、例えば電界効果型トランジスタにより形成された素子であり、より具体的には、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）により形成された素子である。トランジスタ１０３－６の最大発振周波数ｆｍａｘは、キャリア周波数の５倍程度（例えば、４倍以上６倍以下）であれば、十分な利得を備えたキャリア増幅器１２が得られる。
【0066】
図１６は、スイッチＳＷ１，ＳＷ２（図２）をトランジスタで実現した場合のスイッチング電源回路の構成図である。図１６は、スイッチＳＷ１に対応するトランジスタ１１５とスイッチＳＷ２に対応するトランジスタ１１６を動作させるための周辺回路を例示する。周辺回路の構成は、これに限られない。なお、図１６では、インダクタ２１及びキャパシタ２２の図示が省略されている。
【0067】
図１６において、スイッチング電源回路１７ａは、反転クロック入力端子１０４、クロック入力端子１０５、レベルシフト回路１０７、制御端子１０６、ドライバ増幅器１１３、容量１１４、ダイオード１１２及び電源端子１１１を有する。また、スイッチング電源回路１７ａは、トランジスタ１１５、ダイオード１１７、ドライバ増幅器１０９、電源端子１０８、定電圧源１１０、トランジスタ１１６、ダイオード１１８及び出力端子１１９を有する。
【0068】
反転クロック入力端子は、クロックCLKbarが入力される。レベルシフト回路１０７は、クロックCLKbarの振幅を、トランジスタ１１５を駆動するのに適した電圧に変換し、変換後のクロックCLKbarをドライバ増幅器１１３に供給する。制御端子１０６は、レベルシフト回路１０７の電位を制御するための制御電圧が入力される端子である。ドライバ増幅器１１３は、トランジスタ１１５を駆動するゲートドライバである。容量１１４は、ドライバ増幅器１１３の正電源端子と負電源端子との間に接続されている。ダイオード１１２は、ドライバ増幅器１１３の正電源端子にカソード電極が接続され、定電源電圧ＶＤＣが入力される電源端子１１１にアノード電極が接続されている。容量１１４及びダイオード１１２は、ドライバ増幅器１１３の正電源端子の電圧を生成するブートストラップ回路として機能する。トランジスタ１１５は、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）である。ダイオード１１７は、トランジスタ１１５に逆並列に接続されている。
【0069】
クロック入力端子１０５は、クロックCLKが入力される。ドライバ増幅器１０９は、クロックCLKを増幅してトランジスタ１１６を駆動するゲートドライバである。電源端子１０８は、ドライバ増幅器１０９の正電源電圧として定電源電圧ＶＤＣが入力される。定電圧源１１０は、ドライバ増幅器１０９の負電源電圧を生成する。トランジスタ１１６は、Ｎチャネル型のＭＯＳＦＥＴである。ダイオード１１８は、トランジスタ１１６に逆並列に接続されている。トランジスタ１１５とトランジスタ１１６との間の接続点であるノードＭ２は、出力端子１１９に接続される。出力端子１１９は、図２に示すＬＣ回路（インダクタ２１及びキャパシタ２２）が接続される。
【0070】
図１６において、クロックCLKの論理レベルがトランジスタ１１６をオンとするレベルで、かつ、クロックCLKbarの論理レベルがトランジスタ１１５をオフとするレベルであるとき、ノードＭ２における電位は、ローレベルである。このため、容量１１４において、ノードＭ２に接続される一方の電極の電位は、ローレベルに達し、ダイオード１１２に接続される他方の電極の電位は、容量１１４に電荷がチャージされていないために瞬間的にローレベルと同等のレベルになる。その結果、容量１１４は、電源端子１１１に接続された定電圧電源によってダイオード１１２を経由して充電され、容量１１４の両端の電位差は、定電圧電源の定電源電圧ＶＤＣからダイオード１１２の順方向電圧を差し引いた値になる。これによって、トランジスタ１１６がオン状態からオフ状態に遷移してノードＭ２の電位が上昇しても、ドライバ増幅器１１３の正電源端子と負電源端子との間の電位差は、トランジスタ１１５を駆動するのに十分なレベルが確保される。
【0071】
次に、トランジスタ１１６をオフとするレベルのクロックCLKがドライバ増幅器１０９に入力されると、ドライバ増幅器１０９の出力は、オンからオフへと遷移する。これによって、トランジスタ１１６はオン状態からオフ状態へと遷移し、トランジスタ１１５とトランジスタ１１６の両方はオフ状態になるので、第１デッドタイム期間へと突入する。第１デッドタイム期間では、ダイオード１１８及び出力端子１１９を経由してＬＣ回路（インダクタ２１及びキャパシタ２２）に流れる還流電流が発生する。
【0072】
次に、トランジスタ１１５をオンとするレベルのクロックCLKbarがレベルシフト回路１０７を通じてドライバ増幅器１１３に入力されると、ドライバ増幅器１１３によりゲート駆動されたトランジスタ１１５は、オン状態になる。これにより、電源端子１１１に接続された定電圧電源から流入する電流は、トランジスタ１１５及び出力端子１１９を経由してＬＣ回路（インダクタ２１及びキャパシタ２２）に流れる。
【0073】
次に、トランジスタ１１５をオフとするレベルのクロックCLKbarがレベルシフト回路１０７を通じてドライバ増幅器１１３に入力されると、ドライバ増幅器１１３の出力は、オンからオフへと遷移する。これによって、トランジスタ１１５はオン状態からオフ状態へと遷移し、トランジスタ１１５とトランジスタ１１６の両方はオフ状態になるので、第２デッドタイム期間へと突入する。第２デッドタイム期間では、ダイオード１１８及び出力端子１１９を経由してＬＣ回路（インダクタ２１及びキャパシタ２２）に流れる還流電流が発生する。
【0074】
図１７は、第３実施形態の通信装置の構成例を示す図である。第３実施形態において、上述の実施形態と同様の構成、作用及び効果についての説明は、上述の説明を援用することで省略又は簡略する。第３実施形態の通信装置１３１０は、並列に接続された複数のスイッチング電源及び共通のサンプリング信号１８ａが入力される複数の移相器を備える点で、第１実施形態の通信装置１１１０（図１）及び第２実施形態の通信装置１２１０（図１４）と相違する。図１７において、通信装置１３１０は、増幅装置１３２０及びアンテナ９を備える。増幅装置１３２０は、スイッチング電源１２７、抽出器２、定電圧電源１４、処理回路１３及び高出力増幅器６を備える。スイッチング電源１２７は、複数のスイッチング電源１２５－１，１２５－２，１２５－３，・・・，１２５－Ｎ及び複数の移相器１２４－１，１２４－２，１２４－３，・・・，１２４－Ｎを備える。Ｎは、２以上の整数を表す。
【0075】
増幅装置１３２０は、並列に接続された複数のスイッチング電源を、位相が相違する複数のサンプリング信号を用いて駆動し、各スイッチング電源の出力を合成することで、各スイッチング電源の出力電圧に含まれるリプル電圧を低減する。
【0076】
複数のスイッチング電源１２５－１～１２５－Ｎは、それぞれ、図５に示すスイッチング電源１７と同じ構成を有する電源ユニットである。複数の移相器１２４－１～１２４－Ｎは、それぞれ、共通のサンプリング信号１８ａから、位相が相違する複数のサンプリング信号を生成する。
【0077】
０度から３６０度までの位相が等分配された複数のサンプリング信号が、複数の移相器１２４－１～１２４－Ｎによって生成される。例えばＮ＝４のとき、サンプリング信号１８ａに対して位相が０度、９０度、１８０度、２７０度シフトした４つのサンプリング信号が、４つの移相器１２４－１～１２４－４によって生成される。
【0078】
なお、移相器の個数Ｎは、偶数であり、Ｎ個の移相器は、位相差が１８０度異なるサンプリング信号を生成する少なくとも２つの移相器を含むとする。移相器１２４－１～１２４－Ｎ／２は、位相が０度以上１８０度未満の少なくとも一つのサンプリング信号を生成し、移相器１２４－Ｎ／２＋１～１２４－Ｎは、位相が１８０度以上３６０度未満の少なくとも一つのサンプリング信号を生成する。
【0079】
複数のスイッチング電源１２５－１～１２５－Ｎの各々のコンパレータ３７（図５）は、入力信号３を、位相が相違する複数のサンプリング信号のうち対応するサンプリング信号と比較して、パルス幅変調信号である第１パルス信号４９を出力する。
【0080】
図１８は、第４実施形態の通信装置の構成例を示す図である。第４実施形態において、上述の実施形態と同様の構成、作用及び効果についての説明は、上述の説明を援用することで省略又は簡略する。第４実施形態の通信装置１４１０は、複数のスイッチング電源１３７，１３９、第７遅延回路１３５、第８遅延回路１３６、信号増幅器１３８、第１合成器１４１及び第２合成器１４３を備える点で、上述の実施形態の通信装置と相違する。図１８において、通信装置１４１０は、増幅装置１４２０及びアンテナ９を備える。増幅装置１４２０は、スイッチング電源１２８、抽出器２、定電圧電源１４、処理回路１３及び高出力増幅器６を備える。スイッチング電源１２８は、複数のスイッチング電源１３７，１３９、第７遅延回路１３５、第８遅延回路１３６、第９遅延回路１４２、信号増幅器１３８、スキュー制御器１３２、第１合成器１４１及び第２合成器１４３を備える。
【0081】
増幅装置１３２０は、デッドタイム制御可能なスイッチング電源１３７の出力と入力信号３を増幅可能な信号増幅器１３８の出力との差分信号を抽出し、その差分信号を、デッドタイム制御可能なスイッチング電源１３９の出力と合成して出力する。これにより、各スイッチング電源の出力電圧に含まれるリプル電圧が低減する。
【0082】
複数のスイッチング電源１３７は、図５に示すスイッチング電源１７と同じ構成を有する第１電源ユニットである。複数のスイッチング電源１３９は、図５に示すスイッチング電源１７と同じ構成を有する第２電源ユニットである。スキュー制御器１３２は、第７遅延回路１３５と第８遅延回路１３６と第９遅延回路１４２の動作タイミングを揃える。
【0083】
スイッチング電源１３７は、入力信号３とサンプリング信号１８ａによって、入力信号３に追従するような波形で変化する電圧を出力する。第７遅延回路１３５は、サンプリング信号１８ａを遅延させた第２遅延サンプリング信号１８ｃを出力する。第８遅延回路１３６は、入力信号３を遅延させた第２遅延入力信号３ｃを出力する。スイッチング電源１３９は、第２遅延入力信号３ｃと第２遅延サンプリング信号１８ｃによって、第２遅延入力信号３ｃに追従するような波形で変化する電圧を出力する。信号増幅器」１３８は、入力信号３を増幅して出力する。
【0084】
第１合成器１４１は、入力信号３及びサンプリング信号１８ａが入力されるスイッチング電源１３７の出力電圧を信号増幅器１３８の出力電圧と合成する。スイッチング電源１３７の入力信号３に対する出力電圧の大きさを決める利得と、信号増幅器１３８の利得と、スイッチング電源１３９の第２遅延入力信号３ｃに対する出力電圧の大きさを決める利得とは、互いに同じ値に設定されている。また、第１合成器１４１での加算において、スイッチング電源１３７からの出力電圧の符号を正とし、信号増幅器１３８からの出力電圧の符号を負とする。信号増幅器１３８の出力部に、－１の利得を有する増幅器を配置することで、第１合成器１４１は、その増幅器の出力を正の符号として加算処理してもよい。
【0085】
第１合成器１４１は、スイッチング電源１３７からの出力電圧と信号増幅器１３８からの出力電圧との差分信号を出力する。その差分信号は、スイッチング電源１３９からの出力電圧と第２合成器１４３にて合成される。このとき、差分信号の符号を正、スイッチング電源１３９からの出力電圧の符号を正として、第２合成器１４３は、加算処理する。
【0086】
スイッチング電源１３７からの出力電圧と信号増幅器１３８からの出力電圧との差分信号は、スイッチング電源１３７からの出力電圧の不足又は過剰成分を表す。そのため、差分信号が、スイッチング電源１３７と構成が同一のスイッチング電源１３９からの出力電圧と加算されることによって、第２合成器１４３の出力電圧は、入力信号３に高精度に追従する。
【0087】
仮に、第１合成器１４１の出力が０であれば、スイッチング電源１３７からの出力電圧と信号増幅器１３８からの出力電圧は、完全に一致している。そのため、第２合成器１４３は、スイッチング電源１３７と同一の構成を有するスイッチング電源１３９からの出力電圧のみを出力する。
【0088】
以上の通り、実施形態を説明したが、上記実施形態は、例として提示したものであり、上記実施形態により本発明が限定されるものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の組み合わせ、省略、置き換え、変更などを行うことが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0089】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、スイッチング電源。
（付記２）
前記調整回路は、前記入力信号の電圧が前記入力信号の平均電圧よりも高いとき、前記入力信号の電圧が前記入力信号の平均電圧よりも低いときに比べて、前記デッドタイムを短くする、付記１に記載のスイッチング電源。
（付記３）
前記調整回路は、前記入力信号の上下を反転させた信号である反転信号を生成し、前記反転信号を量子化した信号である量子化信号を生成し、前記量子化信号が大きいほど前記デッドタイムを短くする、付記２に記載のスイッチング電源。
（付記４）
前記駆動回路は、
前記入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、を有し、
前記調整回路は、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を有する、付記３に記載のスイッチング電源。
（付記５）
前記第１遅延回路と前記第４遅延回路と前記第５遅延回路と前記第６遅延回路の動作タイミングを揃えるスキュー制御器を備える、付記４に記載のスイッチング電源。
（付記６）
前記調整回路は、前記入力信号の電圧が前記入力信号の平均電圧よりも高いとき、前記入力信号の電圧が高いほど前記デッドタイムを短くし、前記入力信号の電圧が前記入力信号の平均電圧よりも低いとき、前記入力信号の電圧が低いほど前記デッドタイムを長くする。付記２から５のいずれか一つに記載のスイッチング電源。
（付記７）
前記スイッチング電源回路と前記駆動回路と前記調整回路とをそれぞれ有する複数の電源ユニットと、
位相が相違する複数のサンプリング信号を生成する複数の移相器と、を備え、
前記駆動回路は、前記入力信号を前記複数のサンプリング信号のうち対応するサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、付記１から６のいずれか一つに記載のスイッチング電源。
（付記８）
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第１電源ユニットと、
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第２電源ユニットと、
サンプリング信号を遅延させた第２遅延サンプリング信号を出力する第７遅延回路と、
前記入力信号を遅延させた第２遅延入力信号を出力する第８遅延回路と、
前記入力信号を増幅する信号増幅器と、
前記入力信号及び前記サンプリング信号が入力される前記第１電源ユニットの前記出力電圧を前記信号増幅器の出力電圧と合成する第１合成器と、
前記第２遅延入力信号及び前記第２遅延サンプリング信号が入力される前記第２電源ユニットの前記出力電圧を、前記第１合成器の出力電圧と合成する第２合成器と、を備える、付記１から６のいずれか一つに記載のスイッチング電源。
（付記９）
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
エンベロープ信号又はサブキャリア信号である入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記入力信号の上下を反転させた信号である反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を備える、スイッチング電源。
（付記１０）
エンベロープ信号又はサブキャリア信号である入力信号を被変調波から抽出する抽出器と、
前記被変調波を増幅する増幅器と、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧が前記入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、増幅装置。
（付記１１）
前記被変調波を遅延させる又は等化する処理回路と、
前記処理回路により遅延処理又は等化処理が施された前記被変調波からキャリア信号を抽出するキャリア増幅器と、を備え、
前記駆動回路は、前記入力信号を前記キャリア信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、付記１０に記載の増幅装置
（付記１２）
エンベロープ信号又はサブキャリア信号である入力信号を被変調波から抽出する抽出器と、
前記被変調波を増幅する増幅器と、
前記増幅器によって給電されるアンテナと、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、通信装置。
（付記１）
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
前記スイッチング電源回路の出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、スイッチング電源。
（付記２）
前記調整回路は、前記入力信号の電圧が前記入力信号の平均電圧よりも高いとき、前記入力信号の電圧が前記入力信号の平均電圧よりも低いときに比べて、前記デッドタイムを短くする、付記１に記載のスイッチング電源。
（付記３）
前記調整回路は、前記入力信号の上下を反転させた信号である反転信号を生成し、前記反転信号を量子化した信号である量子化信号を生成し、前記量子化信号が大きいほど前記デッドタイムを短くする、付記２に記載のスイッチング電源。
（付記４）
前記駆動回路は、
前記入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、を有し、
前記調整回路は、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を有する、付記３に記載のスイッチング電源。
（付記５）
前記第１遅延回路と前記第４遅延回路と前記第５遅延回路と前記第６遅延回路の動作タイミングを揃えるスキュー制御器を備える、付記４に記載のスイッチング電源。
（付記６）
前記調整回路は、前記入力信号の電圧が前記入力信号の平均電圧よりも高いとき、前記入力信号の電圧が高いほど前記デッドタイムを短くし、前記入力信号の電圧が前記入力信号の平均電圧よりも低いとき、前記入力信号の電圧が低いほど前記デッドタイムを長くする。付記２から５のいずれか一つに記載のスイッチング電源。
（付記７）
前記スイッチング電源回路と前記駆動回路と前記調整回路とをそれぞれ有する複数の電源ユニットと、
位相が相違する複数のサンプリング信号を生成する複数の移相器と、を備え、
前記駆動回路は、前記入力信号を前記複数のサンプリング信号のうち対応するサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、付記１から６のいずれか一つに記載のスイッチング電源。
（付記８）
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第１電源ユニットと、
前記スイッチング電源回路と前記駆動回路と前記調整回路を有する第２電源ユニットと、
サンプリング信号を遅延させた第２遅延サンプリング信号を出力する第７遅延回路と、
前記入力信号を遅延させた第２遅延入力信号を出力する第８遅延回路と、
前記入力信号を増幅する信号増幅器と、
前記入力信号及び前記サンプリング信号が入力される前記第１電源ユニットの前記出力電圧を前記信号増幅器の出力電圧と合成する第１合成器と、
前記第２遅延入力信号及び前記第２遅延サンプリング信号が入力される前記第２電源ユニットの前記出力電圧を、前記第１合成器の出力電圧と合成する第２合成器と、を備える、付記１から６のいずれか一つに記載のスイッチング電源。
（付記９）
直列に接続された上アーム及び下アームを有するスイッチング電源回路と、
エンベロープ信号又はサブキャリア信号である入力信号を遅延させた信号である遅延入力信号を出力する第１遅延回路と、
前記遅延入力信号をサンプリング信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータと、
第１制御電圧に応じた第１遅延量で前記第１パルス信号を遅延させた第２パルス信号を出力し、前記上アームをスイッチングさせる第２遅延回路と、
第２制御電圧に応じた第２遅延量で前記第２パルス信号を遅延させた第３パルス信号を出力する第３遅延回路と、
前記第１パルス信号と前記第３パルス信号の否定論理和である第４パルス信号を出力し、前記下アームをスイッチングさせる否定論理和回路と、
前記サンプリング信号を遅延させた信号である遅延サンプリング信号を出力する第４遅延回路と、
前記入力信号の上下を反転させた信号である反転信号を前記サンプリング信号に従ってサンプリングして第１量子化信号を出力する第１サンプルホールド回路と、
前記反転信号を前記遅延サンプリング信号に従ってサンプリングして第２量子化信号を出力する第２サンプルホールド回路と、
前記第１量子化信号を遅延させて前記第１制御電圧を出力する第５遅延回路と、
前記第２量子化信号を遅延させて前記第２制御電圧を出力する第６遅延回路と、を備える、スイッチング電源。
（付記１０）
エンベロープ信号又はサブキャリア信号である入力信号を被変調波から抽出する抽出器と、
前記被変調波を増幅する増幅器と、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧が前記入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、増幅装置。
（付記１１）
前記被変調波を遅延させる又は等化する処理回路と、
前記処理回路により遅延処理又は等化処理が施された前記被変調波からキャリア信号を抽出するキャリア増幅器と、を備え、
前記駆動回路は、前記入力信号を前記キャリア信号と比較してパルス幅変調信号である第１パルス信号を出力するコンパレータを有する、付記１０に記載の増幅装置
（付記１２）
エンベロープ信号又はサブキャリア信号である入力信号を被変調波から抽出する抽出器と、
前記被変調波を増幅する増幅器と、
前記増幅器によって給電されるアンテナと、
直列に接続された上アーム及び下アームを有し、前記増幅器の電源電圧である出力電圧を生成するスイッチング電源回路と、
前記出力電圧がエンベロープ信号又はサブキャリア信号である入力信号の電圧に追従するように、前記上アーム及び前記下アームをオフさせるデッドタイムを挟んで前記上アーム及び前記下アームを交互にオンさせる駆動回路と、
前記入力信号の電圧に応じて前記デッドタイムを調整する調整回路と、を備える、通信装置。
【符号の説明】
【0090】
１ 被変調波
２ 抽出器
３ 入力信号
３ｃ 第２遅延入力信号
４ 遅延入力信号
５ 反転信号
６ 高出力増幅器
７ 電源線
８ 給電線
９ アンテナ
１２ キャリア増幅器
１３ 処理回路
１４ 定電圧電源
１５ キャリア信号
１６ リミッタ
１７ スイッチング電源
１７ａ スイッチング電源回路
１８ 被変調波
１８ａ サンプリング信号
１８ｂ 遅延サンプリング信号
１８ｃ 第２遅延サンプリング信号
１９ 上アーム
２０ 下アーム
３７ コンパレータ
３８ 第１遅延回路
３９ 第５遅延回路
４０ 第６遅延回路
４１ 第２遅延回路
４２ 第３遅延回路
４３ 第４遅延回路
４４ 波形反転回路
４５ 第１サンプルホールド回路
４６ 第２サンプルホールド回路
４７ スキュー制御器
４８ 否定論理和回路
１２４－１～１２４－Ｎ 移相器
１２５－１～１２５－Ｎ スイッチング電源
１２７，１２８ スイッチング電源
１３２ スキュー制御器
１３５ 第７遅延回路
１３６ 第８遅延回路
１３７，１３９ スイッチング電源
１３８ 信号増幅器
１４１ 第１合成器
１４２ 第９遅延回路
１４３ 第２合成器
２０１ 駆動回路
３０１ 調整回路
１１１０，１２１０，１３１０，１４１０ 通信装置
１１２０，１２２０，１３２０，１４２０ 増幅装置
２０００ パルス幅変調器
２ 抽出器
３ 入力信号
３ｃ 第２遅延入力信号
４ 遅延入力信号
５ 反転信号
６ 高出力増幅器
７ 電源線
８ 給電線
９ アンテナ
１２ キャリア増幅器
１３ 処理回路
１４ 定電圧電源
１５ キャリア信号
１６ リミッタ
１７ スイッチング電源
１７ａ スイッチング電源回路
１８ 被変調波
１８ａ サンプリング信号
１８ｂ 遅延サンプリング信号
１８ｃ 第２遅延サンプリング信号
１９ 上アーム
２０ 下アーム
３７ コンパレータ
３８ 第１遅延回路
３９ 第５遅延回路
４０ 第６遅延回路
４１ 第２遅延回路
４２ 第３遅延回路
４３ 第４遅延回路
４４ 波形反転回路
４５ 第１サンプルホールド回路
４６ 第２サンプルホールド回路
４７ スキュー制御器
４８ 否定論理和回路
１２４－１～１２４－Ｎ 移相器
１２５－１～１２５－Ｎ スイッチング電源
１２７，１２８ スイッチング電源
１３２ スキュー制御器
１３５ 第７遅延回路
１３６ 第８遅延回路
１３７，１３９ スイッチング電源
１３８ 信号増幅器
１４１ 第１合成器
１４２ 第９遅延回路
１４３ 第２合成器
２０１ 駆動回路
３０１ 調整回路
１１１０，１２１０，１３１０，１４１０ 通信装置
１１２０，１２２０，１３２０，１４２０ 増幅装置
２０００ パルス幅変調器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】