特開 2024-78906 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024078906

(43)【公開日】2024-06-11

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/28 20060101AFI20240604BHJP

   H10B 43/27 20230101ALI20240604BHJP

   H01L 21/336 20060101ALI20240604BHJP

   H01L 21/3205 20060101ALI20240604BHJP

   H01L 21/285 20060101ALI20240604BHJP

【ＦＩ】

H01L21/28 301R

H10B43/27

H01L29/78 371

H01L21/88 M

H01L21/88 B

H01L21/285 C

H01L21/285 301

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022191519

(22)【出願日】2022-11-30

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】別府 貴幸

(72)【発明者】

【氏名】田原 寛子

(72)【発明者】

【氏名】北村 政幸

(72)【発明者】

【氏名】豊田 啓

(72)【発明者】

【氏名】大鳥 博之

【テーマコード（参考）】

4M104

5F033

5F083

5F101

【Ｆターム（参考）】

4M104AA01

4M104BB16

4M104BB18

4M104BB30

4M104CC05

4M104DD43

4M104DD45

4M104EE02

4M104EE14

4M104EE16

4M104FF18

4M104GG16

4M104HH12

4M104HH16

5F033HH19

5F033HH20

5F033HH33

5F033JJ20

5F033JJ33

5F033MM13

5F033NN06

5F033NN07

5F033NN13

5F033PP06

5F033RR03

5F033RR04

5F033TT06

5F033VV16

5F033WW02

5F033WW03

5F033WW04

5F033XX01

5F033XX10

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA10

5F083GA25

5F083GA27

5F083JA04

5F083JA19

5F083JA36

5F083JA39

5F083JA40

5F083JA56

5F083KA01

5F083MA06

5F083MA16

5F083MA19

5F083PR21

5F083ZA01

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BH02

5F101BH21

(57)【要約】

【課題】金属元素を含む複数の層を好適に形成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、金属元素を含む第１層を備える。前記装置はさらに、前記第１層に接しており、シリコンおよび酸素を含む第１絶縁膜を備える。前記装置はさらに、前記第１絶縁膜に接しており、モリブデンまたはタングステンを含む第２層を備える。
【選択図】図８

【特許請求の範囲】

【請求項1】

金属元素を含む第１層と、
前記第１層に接しており、シリコンおよび酸素を含む第１絶縁膜と、
前記第１絶縁膜に接しており、モリブデンまたはタングステンを含む第２層と、
を備える半導体装置。

【請求項2】

前記第１層は、前記金属元素としてアルミニウムを含む絶縁膜であるか、または、前記金属元素としてチタンを含む導体層である、請求項１に記載の半導体装置。

【請求項3】

基板と、
前記基板上に交互に設けられた複数の電極層および複数の絶縁膜とをさらに備え、
前記複数の電極層のうちの少なくとも１つの電極層は、前記第２層を含む、請求項１に記載の半導体装置。

【請求項4】

前記複数の電極層のうちの前記少なくとも１つの電極層は、前記第１層と前記第１絶縁膜とをさらに含む、請求項３に記載の半導体装置。

【請求項5】

基板と、
前記基板上に設けられたプラグとをさらに備え、
前記プラグは、前記第２層を含む、請求項１に記載の半導体装置。

【請求項6】

前記プラグは、前記第１層と前記第１絶縁膜とをさらに含む、請求項５に記載の半導体装置。

【請求項7】

前記第１絶縁膜は、ＳｉＯ_ｘ膜である（Ｓｉはシリコンを表し、Ｏは酸素を表し、ｘは０＜ｘ＜２を満たす実数である）、請求項１に記載の半導体装置。

【請求項8】

前記第１絶縁膜内の酸素原子の濃度は、５．０×１０^２１～５．０×１０^２３ａｔｏｍｓ／ｃｍ^３である、請求項１に記載の半導体装置。

【請求項9】

前記第１絶縁膜の膜厚は、７ｎｍ以下である、請求項１に記載の半導体装置。

【請求項10】

基板と、
前記基板上に設けられた第１配線層とを備え、
前記第１配線層は、
第１金属元素を含む第１層と、
前記第１層に接しており、シリコンおよび酸素を含む第１絶縁膜と、
前記第１絶縁膜に接しており、第２金属元素を含む第２層とを含む、
半導体装置。

【請求項11】

前記第２金属元素は、前記第１金属元素と異なる、請求項１０に記載の半導体装置。

【請求項12】

前記第２金属元素は、モリブデンまたはタングステンである、請求項１０に記載の半導体装置。

【請求項13】

金属元素を含む第１層を形成し、
前記第１層に接し、シリコンを含む第１膜を形成し、
前記第１膜を、前記第１層に接し、シリコンおよび酸素を含む第１絶縁膜と、前記第１絶縁膜に接し、モリブデンまたはタングステンを含む第２膜とに変化させ、
前記第２膜に接し、モリブデンまたはタングステンを含む第３膜を形成して、前記第２膜と前記第３膜とを含む第２層を形成する、
ことを含む半導体装置の製造方法。

【請求項14】

前記第１膜は、アモルファス膜である、請求項１３に記載の半導体装置の製造方法。

【請求項15】

前記第１膜の膜厚は、７ｎｍ以下である、請求項１３に記載の半導体装置の製造方法。

【請求項16】

モリブデンまたはタングステンを含む第１ガスを用いて、前記第１膜を前記第１絶縁膜と前記第２膜とに変化させる、請求項１３に記載の半導体装置の製造方法。

【請求項17】

前記第１ガスは、モリブデンまたはタングステンと、酸素とを含む、請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記第１ガスは、ＭｏＯ_２Ｃｌ_２ガス、ＭｏＯＣｌ_４ガス、ＷＯ_２Ｃｌ_２ガス、またはＷＯＣｌ_４ガスを含む（Ｍｏはモリブデン、Ｗはタングステン、Ｏは酸素、Ｃｌは塩素を表す）、請求項１７に記載の半導体装置の製造方法。

【請求項19】

前記第１膜を、６００℃以下で、前記第１絶縁膜と、モリブデンを含む前記第２膜とに変化させる、請求項１３に記載の半導体装置の製造方法。

【請求項20】

前記第１膜を、４００～５００℃で、前記第１絶縁膜と、タングステンを含む前記第２膜とに変化させる、請求項１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

金属元素を含む第１および第２の層を順に形成する場合、第１の層の影響で第２の層を好適に形成できない場合がある。例えば、ブロック絶縁膜またはバリアメタル層の表面に電極材層を形成して、３次元半導体メモリの電極層（ワード線）を形成する場合、ブロック絶縁膜またはバリアメタル層の結晶性の影響等により、電極材層の電気抵抗が高くなる場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開ＵＳ２０１８／０２４７８２１号公報

【特許文献2】米国特許出願公開ＵＳ２０２０／００２７７３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

金属元素を含む複数の層を好適に形成することが可能な半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置は、金属元素を含む第１層を備える。前記装置はさらに、前記第１層に接しており、シリコンおよび酸素を含む第１絶縁膜を備える。前記装置はさらに、前記第１絶縁膜に接しており、モリブデンまたはタングステンを含む第２層を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の構造を示す斜視図である。

【図2】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。

【図3】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。

【図4】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。

【図5】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。

【図6】第１実施形態の比較例の半導体装置の製造方法を示す断面図である。

【図7】第１実施形態の半導体装置の製造方法の一例を示す断面図である。

【図8】第１実施形態の半導体装置の製造方法の別の例を示す断面図である。

【図9】第１実施形態の半導体装置の利点を説明するための断面図である。

【図10】第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/2)である。

【図11】第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/2)である。

【図12】第１実施形態の比較例の半導体装置の製造方法の詳細を示す断面図である。

【図13】第２実施形態の半導体装置の構造を示す断面図である。

【図14】第３実施形態の半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。

【0008】

（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。本実施形態の半導体装置は、例えば３次元半導体メモリを備えている。

【0009】

本実施形態の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極層６とを備えている。ブロック絶縁膜５は、絶縁膜５ａと、絶縁膜５ｂとを含んでいる。電極層６は、バリアメタル層６ａと、絶縁膜６ｂと、電極材層６ｃとを含んでいる。絶縁膜５ｂおよびバリアメタル層６ａは、第１層の例である。絶縁膜６ｂは、第１絶縁膜の例である。電極材層６ｃは、第２層である。電極層６は、第１配線層の例である。

【0010】

図１では、基板上に複数の電極層および複数の絶縁膜が交互に積層されており、これらの電極層および絶縁膜内にメモリホールＨ１が設けられている。図１は、これらの電極層のうちの１つの電極層６を示している。これらの電極層は例えば、３次元半導体メモリのワード線として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。

【0011】

コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、および絶縁膜５ａは、メモリホールＨ１内に形成されており、３次元半導体メモリのメモリセルを構成している。絶縁膜５ａは、メモリホールＨ１内の電極層および絶縁膜の側面に形成されており、電荷蓄積層４は、絶縁膜５ａの側面に形成されている。電荷蓄積層４は、３次元半導体メモリの信号電荷を蓄積することが可能である。トンネル絶縁膜３は、電荷蓄積層４の側面に形成されており、チャネル半導体層２は、トンネル絶縁膜３の側面に形成されている。チャネル半導体層２は、３次元半導体メモリのチャネルとして機能する。コア絶縁膜１は、チャネル半導体層２の側面に形成されている。

【0012】

絶縁膜５ａは、例えばＳｉＯ_２膜（シリコン酸化膜）である。電荷蓄積層４は、例えばＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、ＳｉＯ_２膜である。チャネル半導体層２は、例えばポリシリコン層である。コア絶縁膜１は、例えばＳｉＯ_２膜である。

【0013】

絶縁膜５ｂ、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃは、上記複数の絶縁膜のうちの２つの絶縁膜間に形成されており、上側の絶縁膜の下面と、下側の絶縁膜の上面と、絶縁膜５ａの側面とに順に形成されている。バリアメタル層６ａは、絶縁膜５ｂに接しており、絶縁膜６ｂは、バリアメタル層６ａに接しており、電極材層６ｃは、絶縁膜６ｂに接している。本実施形態では、絶縁膜５ｂが、金属元素を含む絶縁膜であり、バリアメタル層６ａおよび電極材層６ｃの各々が、金属元素を含む導体層である。なお、本実施形態の半導体装置は、絶縁膜５ｂと絶縁膜６ｂとの間にバリアメタル層６ａを備えていなくてもよい。この場合、絶縁膜６ｂは、絶縁膜５ｂに接している。

【0014】

絶縁膜５ｂは、例えばＡｌ_２Ｏ_３膜（アルミニウム酸化膜）である。バリアメタル層６ａは、例えばＴｉＮ膜（チタン窒化膜）である。絶縁膜６ｂは、例えばＳｉＯ_２膜またはＳｉＯ_ｘ膜（ｘは０＜ｘ＜２を満たす実数）である。電極材層６ｃは、例えばＭｏ（モリブデン）層またはＷ（タングステン）層である。アルミニウムおよびチタンは、第１金属元素の例である。モリブデンおよびタングステンは、第１金属元素と異なる第２金属元素の例である。

【0015】

本実施形態の電極層６は、バリアメタル層６ａと電極材層６ｃとの間に絶縁膜６ｂを備えている。絶縁膜６ｂは、電極層６がワード線として機能することを妨げない態様で形成されており、例えば、厚すぎない膜厚を有している。絶縁膜６ｂの膜厚は、例えば７ｎｍ以下である。また、絶縁膜６ｂ内の酸素原子の濃度は、例えば５．０×１０^２１～５．０×１０^２３ａｔｏｍｓ／ｃｍ^３となっている。絶縁膜６ｂのさらなる詳細は、後述する。

【0016】

図２～図５は、第１実施形態の半導体装置の製造方法を示す断面図である。

【0017】

まず、基板１１を用意し、基板１１上に積層膜１２を形成する（図２）。積層膜１２は、基板１１上に複数の犠牲層１３および複数の絶縁膜１４を交互に積層することにより形成される。積層膜１２は、基板１１上に直接形成されてもよいし、基板１１上に他の層を介して形成されてもよい。基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。犠牲層１３は例えば、ＳｉＮ膜である。絶縁膜１４は例えば、ＳｉＯ_２膜である。

【0018】

次に、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により、積層膜１２内に複数のメモリホールＨ１を形成する（図２）。図２は、これらのメモリホールＨ１のうちの１つを示している。

【0019】

次に、各メモリホールＨ１内の積層膜１２の側面に、絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１を順に形成する（図３）。次に、積層膜１２内に複数のスリット（不図示）を形成し、これらのスリットからのウェットエッチングにより犠牲層１３を除去する（図４）。その結果、積層膜１２内に複数の凹部Ｈ２が形成される。

【0020】

次に、各凹部Ｈ２内の絶縁膜５ａ、１４の表面に、絶縁膜５ｂ、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃを順に形成する（図５）。その結果、絶縁膜５ａ、５ｂを含むブロック絶縁膜５が形成される。さらには、各凹部Ｈ２内に、バリアメタル層６ａ、絶縁膜６ｂ、電極材層６ｃを含む電極層６が形成される。さらには、基板１１上に、複数の電極層６および複数の絶縁膜１４を交互に含む積層膜１２が形成される。絶縁膜６ｂの膜厚は、例えば１～７ｎｍに設定される。

【0021】

このようにして、本実施形態の半導体装置が製造される（図５）。図１は、図５に示す半導体装置の一部分を示している。

【0022】

次に、図６～図１２を参照し、第１実施形態とその比較例とを比較する。

【0023】

図６は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。図６は、ブロック絶縁膜５の表面に電極層６を形成する方法を示している。

【0024】

まず、絶縁膜５ｂの表面にバリアメタル層６ａを形成し、バリアメタル層６ａの表面にＭｏＮ膜（モリブデン窒化膜）２１を形成する（図６(ａ)）。ＭｏＮ膜２１は例えば、３００℃で、ＡＬＤ（Atomic Layer Deposition）などのＣＶＤ（Chemical Vapor Deposition）により形成される。

【0025】

次に、ＭｏＮ膜２１の少なくとも一部をＭｏ膜（モリブデン膜）２２に変化させるＭｏコンバージョンを行う（図６(ｂ)）。図６(ｂ)では、ＭｏＮ膜２１の一部がＭｏ膜２２に変化し、ＭｏＮ膜２１の残部がＭｏＮ膜２１に維持され、その結果、ＭｏＮ膜２１の表面にＭｏ膜２２が形成されている。図６(ｂ)のＭｏコンバージョンは例えば、ＭｏＮ膜２１を６１４℃で加熱することにより行われる。

【0026】

次に、Ｍｏ膜２２の表面にＭｏ膜２３を形成する（図６(ｃ)）。図６(ｃ)では、Ｍｏ膜２２の表面にＭｏ膜２３を形成する際に、Ｍｏコンバージョンがさらに進行している。その結果、ＭｏＮ膜２１がすべてＭｏ膜２２に変化し、バリアメタル層６ａの表面に、Ｍｏ膜２２、２３を含む電極材層６ｃが形成されている。Ｍｏ膜２３は例えば、６１４℃で、ＡＬＤなどのＣＶＤにより形成される。

【0027】

バリアメタル層６ａの表面にＭｏ膜を直接形成すると、バリアメタル層６ａの結晶性の影響で、Ｍｏ膜内の結晶粒の粒径が小さくなり、Ｍｏ膜の電気抵抗が高くなる。そこで、本比較例では、バリアメタル層６ａの表面にＭｏＮ膜２１（初期膜）を形成し、ＭｏＮ膜２１からＭｏ膜２２を形成し、Ｍｏ膜２２の表面にＭｏ膜２３を形成する。これにより、バリアメタル層６ａの結晶性がＭｏ膜２２、２３に影響することを抑制し、Ｍｏ膜２２、２３内の結晶粒の粒径を大きくすることが可能となる。しかしながら、本比較例では、Ｍｏ膜２３を形成する際に、ＭｏＮ膜２１から窒素原子が脱離し、窒素原子がＭｏ膜２３内に侵入する。これが、Ｍｏ膜２３のラフネスを悪化させ、Ｍｏ膜２３の電気抵抗を高めてしまう。

【0028】

図７は、第１実施形態の半導体装置の製造方法の一例を示す断面図である。図７も、ブロック絶縁膜５の表面に電極層６を形成する方法を示している。

【0029】

まず、絶縁膜５ｂの表面にバリアメタル層６ａを形成し、バリアメタル層６ａの表面にａ－Ｓｉ膜（アモルファスシリコン膜）３１を形成する（図７(ａ)）。ａ－Ｓｉ膜３１は例えば、５００℃で、ＡＬＤなどのＣＶＤにより形成される。ａ－Ｓｉ膜３１の膜厚は、例えば７ｎｍ以下である。ａ－Ｓｉ膜３１は、第１膜の例である。図７(ａ)では、ａ－Ｓｉ膜３１が、バリアメタル層６ａに接している。なお、バリアメタル層６ａを形成しない場合には、ａ－Ｓｉ膜３１が、絶縁膜５ｂに接することになる。図７(ａ)では、ａ－Ｓｉ膜３１の代わりに、アモルファスではないシリコン膜（例えばポリシリコン膜）を使用してもよい。

【0030】

次に、ａ－Ｓｉ膜３１の少なくとも一部をＭｏ膜３２に変化させるＭｏコンバージョンを行う（図７(ｂ)）。図７(ｂ)では、ａ－Ｓｉ膜３１の一部がＭｏ膜３２に変化し、ａ－Ｓｉ膜３１の残部が絶縁膜（ＳｉＯ_ｘ膜）６ｂに変化し、その結果、絶縁膜６ｂの表面にＭｏ膜３２が形成されている。図７(ｂ)のＭｏコンバージョンは例えば、モリブデンおよび酸素を含む原料ガスを用いて、ａ－Ｓｉ膜３１を６１４℃で加熱することにより行われる。Ｍｏ膜３２の膜厚は、例えば５ｎｍ以下である。Ｍｏ膜３２は、第２膜の例である。図７(ｂ)では、絶縁膜６ｂが、バリアメタル層６ａに接しており、Ｍｏ膜３２が、絶縁膜６ｂに接している。なお、絶縁膜６ｂは、ＳｉＯ_ｘ膜の代わりにＳｉＯ_２膜でもよい。

【0031】

次に、Ｍｏ膜３２の表面にＭｏ膜３３を形成する（図７(ｃ)）。その結果、絶縁膜６ｂの表面に、Ｍｏ膜３２、３３を含む電極材層６ｃが形成される。Ｍｏ膜３３は例えば、６１４℃で、ＡＬＤなどのＣＶＤにより形成される。Ｍｏ膜３３の膜厚は、例えばＭｏ膜３２の膜厚よりも厚く設定される。Ｍｏ膜３３は、第３膜の例である。図７(ｃ)では、Ｍｏ膜３３が、Ｍｏ膜３２に接している。

【0032】

バリアメタル層６ａの表面にＭｏ膜を直接形成すると、バリアメタル層６ａの結晶性の影響で、Ｍｏ膜内の結晶粒の粒径が小さくなり、Ｍｏ膜の電気抵抗が高くなる。そこで、本実施形態では、バリアメタル層６ａの表面にａ－Ｓｉ膜３１（初期膜）を形成し、ａ－Ｓｉ膜３１からＭｏ膜３２および絶縁膜６ｂを形成し、Ｍｏ膜３２の表面にＭｏ膜３３を形成する。これにより、バリアメタル層６ａの結晶性がＭｏ膜３２、３３に影響することを抑制し、Ｍｏ膜３２、３３内の結晶粒の粒径を大きくすることが可能となる。加えて、本実施形態では、ＭｏＮ膜２１の代わりにａ－Ｓｉ膜３１を初期膜として用いて、Ｍｏ膜３２、３３を形成する。これにより、窒素原子がＭｏ膜３３のラフネスを悪化させることを抑制し、Ｍｏ膜３３の電気抵抗を低くすることが可能となる。

【0033】

本実施形態では、絶縁膜６ｂ内のシリコンが、ａ－Ｓｉ膜３１内のシリコンに由来し、絶縁膜６ｂ内の酸素が、上記原料ガス内の酸素に由来する。原料ガスは例えば、ＭｏＯ_２Ｃｌ_２ガスまたはＭｏＯＣｌ_４ガスである（Ｃｌは塩素を表す）。原料ガスは第１ガスの例である。なお、Ｍｏ膜３２の代わりにＷ（タングステン）膜を形成し、かつ、Ｍｏ膜３３の代わりにＷ膜を形成する場合には、上記原料ガスは例えば、ＷＯ_２Ｃｌ_２ガスまたはＷＯＣｌ_４ガスとする。

【0034】

図８は、第１実施形態の半導体装置の製造方法の別の例を示す断面図である。図８も、ブロック絶縁膜５の表面に電極層６を形成する方法を示している。

【0035】

図８(ａ)～図８(ｃ)の工程はそれぞれ、図７(ａ)～図７(ｃ)の工程と同様に行われる。図７(ｂ)のＭｏコンバージョンが、高温で行われるのに対し、図８(ｂ)のＭｏコンバージョンは、低温で行われる。図８(ｂ)のＭｏコンバージョンは例えば、モリブデンおよび酸素を含む原料ガスを用いて、ａ－Ｓｉ膜３１を６００℃以下（例：３５０℃）で加熱することにより行われる。図８(ｃ)では、Ｍｏ膜３３が例えば、Ｍｏコンバージョンの温度よりも高い温度（例：６１４℃）で形成される。

【0036】

本実施形態では、Ｍｏコンバージョンを低温で行うことで、Ｍｏ膜３２のラフネスを改善することが可能となり、これにより、Ｍｏ膜３３のラフネスをさらに改善することが可能となる。よって、本実施形態によれば、電極材層６ｃの電気抵抗をより低減することが可能となる。

【0037】

なお、Ｍｏ膜３２の代わりにＷ膜を形成し、かつ、Ｍｏ膜３３の代わりにＷ膜を形成する場合には、Ｍｏコンバージョンの代わりにＷコンバージョンを行う。Ｗコンバージョンは、高温で行っても低温で行ってもよいが、低温で行うことが望ましい。Ｗコンバージョンは例えば、タングステンおよび酸素を含む原料ガスを用いて、ａ－Ｓｉ膜３１を４００～５００℃以下で加熱することにより行われる。この場合、Ｍｏ膜３３の代わりのＷ膜は例えば、Ｗコンバージョンの温度よりも高い温度で形成される。

【0038】

図９は、第１実施形態の半導体装置の利点を説明するための断面図である。

【0039】

図９(ａ)は、上記比較例における図６(ｂ)または図６(ｃ)の工程を示している。上記比較例では、図６(ｂ)または図６(ｃ)の工程で酸素原子が生じると、酸素原子が例えば電極材層６ｃからメモリセル内などに侵入するおそれがある。その結果、３次元半導体メモリの特性が酸素原子により悪化するおそれがある。

【0040】

図９(ｂ)は、本実施形態における図７(ｂ)または図７(ｃ)の工程を示している。本実施形態の電極層６は、バリアメタル層６ａと電極材層６ｃとの間に絶縁膜６ｂ（ＳｉＯ_ｘ膜）を備えている。よって、図７(ｂ)または図７(ｃ)の工程で酸素原子が生じても、酸素原子が電極材層６ｃからメモリセル内などに侵入することを、絶縁膜６ｂにより抑制することが可能となる。これにより、３次元半導体メモリの特性が酸素原子により悪化することを抑制することが可能となる。これは、本実施形態における図８(ｂ)または図８(ｃ)の工程でも同様である。

【0041】

このような酸素原子は例えば、モリブデンおよび酸素を含む上記の原料ガスを使用することで生じる。本実施形態によれば、上記の原料ガス内の酸素が、３次元半導体メモリの特性を悪化させることを抑制することが可能となる。これは、モリブデン以外の金属元素に関し、金属元素および酸素を含む原料ガスを用いて、金属元素を含む電極材層６ｃを形成する際にも同様である。このような金属元素の例は、タングステンである。

【0042】

図１０および図１１は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。図１０および図１１は、図４および図５に示す工程の詳細を示している。

【0043】

図１０(ａ)は、図４と同様に、積層膜１２内に形成された複数の絶縁膜１４および複数の凹部Ｈ２を示している。図１０(ａ)はさらに、積層膜１２内に形成された凹部Ｈ３を示している。凹部Ｈ３は、図４の説明で登場した複数のスリットのうちの１つである。

【0044】

まず、凹部Ｈ２、Ｈ３に露出した絶縁膜５ａ、１４の表面に、絶縁膜５ｂとバリアメタル層６ａとを順に形成する（図１０(ａ)）。次に、バリアメタル層６ａの表面に、ａ－Ｓｉ膜３１を形成する（図１０(ｂ)）。このａ－Ｓｉ膜３１は、図７(ａ)または図８(ａ)の工程と同様に形成される。このａ－Ｓｉ膜３１の膜厚は、例えば１～７ｎｍに設定される。

【0045】

次に、ａ－Ｓｉ膜３１の一部をＭｏ膜３２に変化させるＭｏコンバージョンを行う（図１１(ａ)）。その結果、ａ－Ｓｉ膜３１の一部がＭｏ膜３２に変化し、ａ－Ｓｉ膜３１の残部が絶縁膜（ＳｉＯ_ｘ膜）６ｂに変化する。これにより、バリアメタル層６ａの表面に絶縁膜６ｂが形成され、絶縁膜６ｂの表面にＭｏ膜３２が形成される。このＭｏコンバージョンは、図７(ｂ)または図８(ｂ)の工程と同様に行われる。このＭｏ膜３２の膜厚は、例えば３～５ｎｍに設定される。

【0046】

次に、Ｍｏ膜３２の表面に、Ｍｏ膜３３を形成する（図１１(ｂ)）。このＭｏ膜３３は、図７(ｃ)または図８(ｃ)の工程と同様に形成される。

【0047】

その後、凹部Ｈ３から、不要な絶縁膜５ｂ、バリアメタル層６ａ、絶縁膜６ｂ、Ｍｏ膜３２、およびＭｏ膜３３を除去する。その結果、各凹部Ｈ２内に絶縁膜５ｂを介して電極層６が形成される。このようにして、本実施形態の半導体装置が製造される。

【0048】

図１２は、第１実施形態の比較例の半導体装置の製造方法の詳細を示す断面図である。

【0049】

まず、凹部Ｈ２、Ｈ３に露出した絶縁膜５ａ、１４の表面に、絶縁膜５ｂ、バリアメタル層６ａ、およびＭｏＮ膜２１を順に形成する（図１１(ａ)）。このＭｏＮ膜２１は、図６(ａ)の工程と同様に形成される。

【0050】

次に、Ｍｏコンバージョンとその後のＣＶＤにより、バリアメタル層６ａの表面に電極材層６ｃ（Ｍｏ膜）を形成する（図１１(ｂ)）。このＭｏコンバージョンとその後のＣＶＤは、図６(ｂ)および図６(ｃ)の工程と同様に行われる。この際、図１１(ａ)の工程で形成されたＭｏＮ膜２１は、Ｍｏ膜に変化する。

【0051】

本比較例の電極材層６ｃは、ラフネスが悪くなるように形成される。そのため、図１２(ｂ)に示す凹部Ｈ２内では、電極材層６ｃの埋め込み不良が生じている。一方、本実施形態によれば、電極材層６ｃのラフネスを改善することが可能となる。よって、図１１(ｂ)に示す凹部Ｈ２内では、電極材層６ｃの埋め込み不良が抑制されている。

【0052】

以上のように、本実施形態の電極層６は、ａ－Ｓｉ膜３１を絶縁膜６ｂおよび電極材層６ｃに変化させることで形成され、その結果、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃとを備えている。よって、本実施形態によれば、バリアメタル層６ａの表面に絶縁膜６ｂを介して電極材層６ｃを好適に形成することが可能となり、好適な電極層６を形成することが可能となる。例えば、電極材層６ｃ内の結晶粒の粒径を大きくすることや、電極材層６ｃのラフネスを改善することで、電極材層６ｃの電気抵抗を低くすることが可能となる。これは、バリアメタル層６ａを形成せず、絶縁膜５ｂの表面に絶縁膜６ｂを介して電極材層６ｃを形成する場合でも同様である。

【0053】

（第２実施形態）
図１３は、第２実施形態の半導体装置の構造を示す断面図である。

【0054】

本実施形態の半導体装置は、基板１１と、層間絶縁膜４１と、配線層４２と、ビアプラグ４３とを備えている。本実施形態の半導体装置はさらに、基板１１上に、図１や図５に示す構造を備えていてもよい。

【0055】

層間絶縁膜４１は、基板１１上に形成されている。配線層４２は、基板１１上に形成されており、層間絶縁膜４１で覆われている。配線層４２は、バリアメタル層４２ａと、配線材層４２ｂとを順に含んでいる。ビアプラグ４３は、層間絶縁膜４１内に形成されたビアホールＨ４に埋め込まれており、配線層４２上に設けられている。ビアプラグ４３は、ビアホールＨ４内に順に設けられたバリアメタル層４３ａ、絶縁膜４３ｂ、およびプラグ材層４３ｃを含んでいる。

【0056】

バリアメタル層４３ａ、絶縁膜４３ｂ、およびプラグ材層４３ｃは例えばそれぞれ、ＴｉＮ膜、ＳｉＯ_ｘ膜、およびＭｏ膜である。バリアメタル層４３ａ、絶縁膜４３ｂ、およびプラグ材層４３ｃは例えばそれぞれ、図７(ａ)～図７(ｃ)または図８(ａ)～図８(ｃ)の工程により、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃと同様に形成されてもよい。これにより、ビアプラグ４３について電極層６と同様のメリットを享受することが可能となる。ビアプラグ４３は、第１配線層の例であり、かつ、プラグの例である。バリアメタル層４３ａ、絶縁膜４３ｂ、およびプラグ材層４３ｃはそれぞれ、第１層、第１絶縁膜、および第２層の例である。

【0057】

（第３実施形態）
図１４は、第３実施形態の半導体装置の構造を示す断面図である。

【0058】

本実施形態の半導体装置は、基板１１と、層間絶縁膜４１と、トンネル絶縁膜５１と、電荷蓄積層５２と、ブロック絶縁膜５３と、制御ゲート５４と、複数の拡散層６１と、コンタクトプラグ６２と、複数のコンタクトプラグ６３とを備えている。本実施形態の半導体装置はさらに、基板１１上に、図１や図５に示す構造を備えていてもよいし、かつ／または、図１３に示す構造を備えていてもよい。

【0059】

層間絶縁膜４１は、第２実施形態と同様に、基板１１上に形成されている。トンネル絶縁膜５１、電荷蓄積層５２、ブロック絶縁膜５３、および制御ゲート５４は、基板１１上に順に形成されており、平面型半導体メモリのセルトランジスタを構成している。制御ゲート５４は、ブロック絶縁膜５３上に順に形成されたバリアメタル層５４ａ、絶縁膜５４ｂ、および電極材層５４ｃを含んでいる。上記複数の拡散層６１は、基板１１内に形成されており、セルトランジスタのソース領域およびドレイン領域として機能する。

【0060】

コンタクトプラグ６２は、層間絶縁膜４１内に形成されたコンタクトホールＨ５に埋め込まれており、制御ゲート５４（電極材層５４ｃ）上に設けられている。コンタクトプラグ６２は、コンタクトホールＨ５内に順に設けられたバリアメタル層６２ａ、絶縁膜６２ｂ、およびプラグ材層６２ｃを含んでいる。上記複数のコンタクトプラグ６３はそれぞれ、層間絶縁膜４１内に形成された複数のコンタクトホールＨ６に埋め込まれており、上記複数の拡散層６１上に設けられている。各コンタクトプラグ６３は、対応するコンタクトホールＨ６内に順に設けられたバリアメタル層６３ａ、絶縁膜６３ｂ、およびプラグ材層６３ｃを含んでいる。

【0061】

バリアメタル層５４ａ、絶縁膜５４ｂ、および電極材層５４ｃは例えばそれぞれ、ＴｉＮ膜、ＳｉＯ_ｘ膜、およびＭｏ膜である。バリアメタル層５４ａ、絶縁膜５４ｂ、および電極材層５４ｃは例えばそれぞれ、図７(ａ)～図７(ｃ)または図８(ａ)～図８(ｃ)の工程により、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃと同様に形成されてもよい。これにより、制御ゲート５４について電極層６と同様のメリットを享受することが可能となる。制御ゲート５４は、第１配線層の例である。バリアメタル層５４ａ、絶縁膜５４ｂ、および電極材層５４ｃはそれぞれ、第１層、第１絶縁膜、および第２層の例である。

【0062】

バリアメタル層６２ａ、絶縁膜６２ｂ、およびプラグ材層６２ｃは例えばそれぞれ、ＴｉＮ膜、ＳｉＯ_ｘ膜、およびＭｏ膜である。バリアメタル層６２ａ、絶縁膜６２ｂ、およびプラグ材層６２ｃは例えばそれぞれ、図７(ａ)～図７(ｃ)または図８(ａ)～図８(ｃ)の工程により、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃと同様に形成されてもよい。これにより、コンタクトプラグ６２について電極層６と同様のメリットを享受することが可能となる。コンタクトプラグ６２は、第１配線層の例であり、かつ、プラグの例である。バリアメタル層６２ａ、絶縁膜６２ｂ、およびプラグ材層６２ｃはそれぞれ、第１層、第１絶縁膜、および第２層の例である。

【0063】

バリアメタル層６３ａ、絶縁膜６３ｂ、およびプラグ材層６３ｃは例えばそれぞれ、ＴｉＮ膜、ＳｉＯ_ｘ膜、およびＭｏ膜である。バリアメタル層６３ａ、絶縁膜６３ｂ、およびプラグ材層６３ｃは例えばそれぞれ、図７(ａ)～図７(ｃ)または図８(ａ)～図８(ｃ)の工程により、バリアメタル層６ａ、絶縁膜６ｂ、および電極材層６ｃと同様に形成されてもよい。これにより、各コンタクトプラグ６３について電極層６と同様のメリットを享受することが可能となる。各コンタクトプラグ６３は、第１配線層の例であり、かつ、プラグの例である。バリアメタル層６３ａ、絶縁膜６３ｂ、およびプラグ材層６３ｃはそれぞれ、第１層、第１絶縁膜、および第２層の例である。

【0064】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0065】

１：コア絶縁膜、２：チャネル半導体層、３：トンネル絶縁膜、
４：電荷蓄積層、５：ブロック絶縁膜、５ａ：絶縁膜、５ｂ：絶縁膜、
６：電極層、６ａ：バリアメタル層、６ｂ：絶縁膜、６ｃ：電極材層、
１１：基板、１２：積層膜、１３：犠牲層、１４：絶縁膜、
２１：ＭｏＮ膜、２２：Ｍｏ膜、２３：Ｍｏ膜、
３１：ａ－Ｓｉ膜、３２：Ｍｏ膜、３３：Ｍｏ膜、
４１：層間絶縁膜、４２：配線層、４２ａ：バリアメタル層、４２ｂ：配線材層、
４３：ビアプラグ、４３ａ：バリアメタル層、４３ｂ：絶縁膜、４３ｃ：プラグ材層、
５１：トンネル絶縁膜、５２：電荷蓄積層、５３：ブロック絶縁膜、
５４：制御ゲート、５４ａ：バリアメタル層、５４ｂ：絶縁膜、５４ｃ：電極材層、
６１：拡散層、６２：コンタクトプラグ、６２ａ：バリアメタル層、
６２ｂ：絶縁膜、６２ｃ：プラグ材層、６３：コンタクトプラグ、
６３ａ：バリアメタル層、６３ｂ：絶縁膜、６３ｃ：プラグ材層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】