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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024007911
(43)【公開日】2024-01-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240112BHJP
H01L 29/06 20060101ALI20240112BHJP
H01L 29/861 20060101ALI20240112BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652P
H01L29/78 652H
H01L29/78 653C
H01L29/78 652M
H01L29/78 652F
H01L29/78 652S
H01L29/91 L
H01L29/91 D
H01L29/06 301V
H01L29/06 301D
H01L29/06 301G
H01L29/06 301F
H01L29/78 657D
H01L29/78 657F
H01L29/78 657B
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022109314
(22)【出願日】2022-07-06
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】西村 武義
(57)【要約】
【課題】低耐圧領域のみならず高耐圧領域までスイッチングスピードが速く、低オン抵抗である半導体装置を提供する。
【解決手段】半導体装置は第１半導体素子７１と第２半導体素子７２を備え、これらは、ストライプ状の第１導電型の第１カラム領域３と、ストライプ状の第２導電型の第２カラム領域４とが繰り返し交互に配置された並列ｐｎ構造３２、３２Ｂと、第１電極１０、１２と、第２電極１４と、第２導電型のチャネルストッパ４０と、第１導電型の第１半導体領域３とを備える。第１半導体素子７１の第２電極１１と第２半導体素子７２の第２電極１１とが電気的に接続され、第１半導体素子７１のチャネルストッパ４０と第２半導体素子７２のチャネルストッパ４０とが電気的に接続され、第１カラム領域３および第２カラム領域４の長手方向の辺と、隣り合う辺とが直交する。
【選択図】図８
【解決手段】半導体装置は第１半導体素子７１と第２半導体素子７２を備え、これらは、ストライプ状の第１導電型の第１カラム領域３と、ストライプ状の第２導電型の第２カラム領域４とが繰り返し交互に配置された並列ｐｎ構造３２、３２Ｂと、第１電極１０、１２と、第２電極１４と、第２導電型のチャネルストッパ４０と、第１導電型の第１半導体領域３とを備える。第１半導体素子７１の第２電極１１と第２半導体素子７２の第２電極１１とが電気的に接続され、第１半導体素子７１のチャネルストッパ４０と第２半導体素子７２のチャネルストッパ４０とが電気的に接続され、第１カラム領域３および第２カラム領域４の長手方向の辺と、隣り合う辺とが直交する。
【選択図】図８
【特許請求の範囲】
【請求項1】
活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する第１半導体素子と第２半導体素子は、
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のドリフト層と、
前記活性領域において、
前記ドリフト層内に設けられ、前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
前記終端構造部において、
前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造と、を備え、
前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ベース領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記終端構造部の前記ドリフト層の表面層に設けられた第２導電型のチャネルストッパと、
前記終端構造部の前記ドリフト層内に選択的に設けられた、前記チャネルストッパと接する第１導電型の第１半導体領域と、
を備え、
前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第２電極とが電気的に接続され、
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが電気的に接続され、
前記第１カラム領域および前記第２カラム領域の長手方向の辺と、前記第１半導体素子と前記第２半導体素子とが隣り合う辺とが直交することを特徴とする半導体装置。
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のドリフト層と、
前記活性領域において、
前記ドリフト層内に設けられ、前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
前記終端構造部において、
前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造と、を備え、
前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ベース領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記終端構造部の前記ドリフト層の表面層に設けられた第２導電型のチャネルストッパと、
前記終端構造部の前記ドリフト層内に選択的に設けられた、前記チャネルストッパと接する第１導電型の第１半導体領域と、
を備え、
前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第２電極とが電気的に接続され、
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが電気的に接続され、
前記第１カラム領域および前記第２カラム領域の長手方向の辺と、前記第１半導体素子と前記第２半導体素子とが隣り合う辺とが直交することを特徴とする半導体装置。
【請求項2】
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記第１半導体領域と前記第２半導体素子の前記第１半導体領域との間に、前記第１半導体領域より不純物濃度の低い第１導電型の第２半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記第１半導体領域と前記第２半導体素子の前記第１半導体領域との間に、第２導電型の第３半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項4】
活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する第１半導体素子と第２半導体素子は、
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のドリフト層と、
前記活性領域において、
前記ドリフト層内に設けられ前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
前記終端構造部において、
前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造と、を備え、
前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ベース領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記終端構造部の前記ドリフト層の表面層に設けられた第２導電型のチャネルストッパと、
前記終端構造部の前記ドリフト層内に選択的に設けられた、前記チャネルストッパと接する第１導電型の第１半導体領域と、
を備え、
前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第２電極とが電気的に接続され、
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが電気的に接続され、
前記第１カラム領域および前記第２カラム領域の長手方向の辺と、前記第１半導体素子と前記第２半導体素子とが隣り合う辺とが平行であることを特徴とする半導体装置。
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のドリフト層と、
前記活性領域において、
前記ドリフト層内に設けられ前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
前記終端構造部において、
前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造と、を備え、
前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ベース領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記終端構造部の前記ドリフト層の表面層に設けられた第２導電型のチャネルストッパと、
前記終端構造部の前記ドリフト層内に選択的に設けられた、前記チャネルストッパと接する第１導電型の第１半導体領域と、
を備え、
前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第２電極とが電気的に接続され、
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが電気的に接続され、
前記第１カラム領域および前記第２カラム領域の長手方向の辺と、前記第１半導体素子と前記第２半導体素子とが隣り合う辺とが平行であることを特徴とする半導体装置。
【請求項5】
活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する第１半導体素子と第２半導体素子は、
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のドリフト層と、
前記活性領域において、
前記ドリフト層内に設けられ前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
前記終端構造部において、
前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造と、を備え、
前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ベース領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記終端構造部の前記ドリフト層の表面層に設けられた第２導電型のチャネルストッパと、
前記終端構造部の前記ドリフト層内に選択的に設けられた、前記チャネルストッパと接する第１導電型の第１半導体領域と、
を備え、
前記第１半導体素子の前記第２電極および前記第２半導体素子の前記第２電極は、フレーム電極と電気的に接続され、
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが離れていることを特徴とする半導体装置。
第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のドリフト層と、
前記活性領域において、
前記ドリフト層内に設けられ前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
前記終端構造部において、
前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造と、を備え、
前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ベース領域に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記終端構造部の前記ドリフト層の表面層に設けられた第２導電型のチャネルストッパと、
前記終端構造部の前記ドリフト層内に選択的に設けられた、前記チャネルストッパと接する第１導電型の第１半導体領域と、
を備え、
前記第１半導体素子の前記第２電極および前記第２半導体素子の前記第２電極は、フレーム電極と電気的に接続され、
前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが離れていることを特徴とする半導体装置。
【請求項6】
前記第１半導体素子と前記第２半導体素子とが隣り合う辺の長さは、前記隣り合う辺と直交する辺の長さの倍以上の長さであることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
【請求項7】
前記第１半導体素子の第１電極はソース電極であり、前記第２半導体素子の第１電極はドレイン電極であり、
前記第１半導体素子に、検知素子を有する高機能構造を備えることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
前記第１半導体素子に、検知素子を有する高機能構造を備えることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
【請求項8】
前記半導体基板と前記ドリフト層、前記第１並列ｐｎ領域および前記第２並列ｐｎ領域との間には、第１導電型のバッファ層を備えることを特徴とする請求項１～５のいずれか１つに記載の半導体装置。
【請求項9】
前記ベース領域は、前記第１の第２カラム領域の上面に設けられることを特徴とする請求項１～５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関する。
【背景技術】
【0002】
従来、電源装置の電力変換効率を向上させる方法として、中性点クランプを持つＡＴ－ＮＣＴ（Ａｄｖａｎｃｅｄ Ｔ－ｔｙｐｅ Ｎｅｕｔｒａｌ－ｐｏｉｎｔ－Ｃｌａｍｐｅｄ）がある。この方法では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を使用した双方向スイッチ回路が使用される。図１９は、従来のＩＧＢＴを使用した双方向スイッチ回路の例である。図１９に示すように、ＩＧＢＴ１１０は逆耐圧が無いことから、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）１１１と直列に接続し、これらを２組逆並列とすることで、ダイオード（ＦＷＤ）１１１の順方向電流を遮断し逆耐圧を有し、双方向動作を可能としている。
【0003】
しかし、この方法では、導通時にダイオード１１１に順方向電圧が加わることから導通損失が大きい。このため、逆耐圧を有するＲＢ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ－ＩＧＢＴ：逆阻止ＩＧＢＴ）１１２を使い逆耐圧を担うダイオードを不要とし、導通損失を低減した製品も存在する（例えば、下記非特許文献１参照）。図２０は、従来のＲＢ－ＩＧＢＴを使用した双方向スイッチ回路の例である。
【0004】
また、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）ではバッテリー逆接保護として、ＭＯＳＦＥＴを逆並列に接続することで、内蔵する寄生ダイオードにより逆耐圧を有し順方向電流を遮断し、双方向動作を可能とするデバイスが提案されている（例えば、下記特許文献１参照）。
【0005】
また、１つの半導体基板に２つのスイッチング素子を備え、Ｐ型のコラムＣＬＭを備えた第１素子領域ＦＣＭ（第１スイッチング素子）と第２素子領域ＲＣＭ（第２スイッチング素子）が共通のドレインＤ１２を介して電気的に直列に接続されている半導体装置が公知である（例えば、下記特許文献２参照）。また、ＳＪ－ＭＯＳＦＥＴとエッジ終端領域に並列ｐｎ領域を有する接合型ＦＥＴを同一のフレーム電極上に備えている半導体装置が公知である（例えば、下記特許文献３参照）。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２０－４７６６０号公報
【特許文献2】特開２０２０－６５０２１号公報
【特許文献3】特開２０２１－１９０６８３号公報
【非特許文献】
【0007】
【非特許文献1】武井 学他、逆阻止ＩＧＢＴの適用技術、富士時報 Ｖｏｌ．７５ Ｎｏ．８ ２００２
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、ＩＧＢＴを使ったデバイスは、高耐圧・大電流領域においては有効であるが、ＭＯＳＦＥＴに比べスイッチングスピードが遅いためスイッチング損失が大きく、２００Ｖ以下の耐圧領域では導通損失も劣っているという課題がある。一方、ＭＯＳＦＥＴはスイッチングスピードが速いためスイッチング損失は少なく、２００Ｖ以下の耐圧領域ではオン抵抗が低く大電流化が可能で導通損失も少ないが、２００Ｖを超えた耐圧領域では急激にオン抵抗が増加し導通損失が増加するという課題がある。
【0009】
この発明は、上述した従来技術による問題点を解消するため、低耐圧領域のみならず高耐圧領域までスイッチングスピードが速く、低オン抵抗（導通損失の少ない）である半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する第１半導体素子と第２半導体素子を備える。第１半導体素子と第２半導体素子は、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型のドリフト層が設けられる。前記活性領域において、前記ドリフト層内に前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造が設けられる。前記終端構造部において、前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造が設けられる。前記第１並列ｐｎ構造の表面層に第２導電型のベース領域が設けられる。前記ベース領域の表面層に選択的に第１導電型のソース領域が設けられる。前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ソース領域および前記ベース領域に接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記終端構造部の前記ドリフト層の表面層に第２導電型のチャネルストッパが設けられる。前記終端構造部の前記ドリフト層内に選択的に、前記チャネルストッパと接する第１導電型の第１半導体領域が設けられる。前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第２電極とが電気的に接続される。前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが電気的に接続される。前記第１カラム領域および前記第２カラム領域の長手方向の辺と、前記第１半導体素子と前記第２半導体素子とが隣り合う辺とが直交する。
【0011】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記第１半導体領域と前記第２半導体素子の前記第１半導体領域との間に、前記第１半導体領域より不純物濃度の低い第１導電型の第２半導体領域が設けられていることを特徴とする。
【0012】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記第１半導体領域と前記第２半導体素子の前記第１半導体領域との間に、第２導電型の第３半導体領域が設けられていることを特徴とする。
【0013】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する第１半導体素子と第２半導体素子を備える。第１半導体素子と第２半導体素子は、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型のドリフト層が設けられる。前記活性領域において、前記ドリフト層内に前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造が設けられる。前記終端構造部において、前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造が設けられる。前記第１並列ｐｎ構造の表面層に第２導電型のベース領域が設けられる。前記ベース領域の表面層に選択的に第１導電型のソース領域が設けられる。前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ソース領域および前記ベース領域に接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記終端構造部の前記ドリフト層の表面層に第２導電型のチャネルストッパが設けられる。前記終端構造部の前記ドリフト層内に選択的に、前記チャネルストッパと接する第１導電型の第１半導体領域が設けられる。前記第１半導体素子の前記第２電極と前記第２半導体素子の前記第２電極とが電気的に接続される。前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが電気的に接続される。前記第１カラム領域および前記第２カラム領域の長手方向の辺と、前記第１半導体素子と前記第２半導体素子とが隣り合う辺とが平行である。
【0014】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する第１半導体素子と第２半導体素子を備える。第１半導体素子と第２半導体素子は、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型のドリフト層が設けられる。前記活性領域において、前記ドリフト層内に前記半導体基板に向かって設けられるストライプ状の第１導電型の第１の第１カラム領域と、ストライプ状の第２導電型の第１の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造が設けられる。前記終端構造部において、前記ドリフト層内に設けられ、前記ドリフト層の表面から前記半導体基板に向かって設けられるストライプ状の第１導電型の第２の第１カラム領域と、ストライプ状の第２導電型の第２の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第２並列ｐｎ構造が設けられる。前記第１並列ｐｎ構造の表面層に第２導電型のベース領域が設けられる。前記ベース領域の表面層に選択的に第１導電型のソース領域が設けられる。前記ソース領域および前記ベース領域を貫通して前記第１の第１カラム領域に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ソース領域および前記ベース領域に接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記終端構造部の前記ドリフト層の表面層に第２導電型のチャネルストッパが設けられる。前記終端構造部の前記ドリフト層内に選択的に、前記チャネルストッパと接する第１導電型の第１半導体領域が設けられる。前記第１半導体素子の前記第２電極および前記第２半導体素子の前記第２電極は、フレーム電極と電気的に接続される。前記第１半導体素子と前記第２半導体素子とが隣り合う辺において、前記第１半導体素子の前記チャネルストッパと前記第２半導体素子の前記チャネルストッパとが離れている。
【0015】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子と前記第２半導体素子とが隣り合う辺の長さは、前記隣り合う辺と直交する辺の長さの倍以上の長さであることを特徴とする。
【0016】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子の第１電極はソース電極であり、前記第２半導体素子の第１電極はドレイン電極であり、前記第１半導体素子に、検知素子を有する高機能構造を備えることを特徴とする。
【0017】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板と前記ドリフト層、前記第１並列ｐｎ領域および前記第２並列ｐｎ領域との間には、第１導電型のバッファ層を備えることを特徴とする。
【0018】
また、この発明にかかる半導体装置は、上述した発明において、前記ベース領域は、前記第１の第２カラム領域の上面に設けられることを特徴とする。
【0019】
上述した発明によれば、ＳＪ－ＭＯＳＦＥＴを逆並列に接続することで内蔵する寄生ダイオードにより逆耐圧を有し、低耐圧領域のみならず高耐圧領域までスイッチングスピードが速く、低オン抵抗である（導通損失の少ない）半導体デバイスが可能となる。さらに、導通時には同期整流と同様にダイオードの順方向に比べ抵抗の低いＭＯＳＦＥＴを動作させることで負荷の極性電流や極性電圧に応じて各ＳＪ－ＭＯＳＦＥＴを制御し導通損失を低減することが可能となる。
【0020】
また、ＳＪ－ＭＯＳＦＥＴは、素子内にｎ型カラム領域とｐ型カラム領域が交互に配置された並列ｐｎ領域を有している。ｎ型カラム領域とｐ型カラム領域の両方に空乏層が拡がるため、同じ電界強度でも耐圧が向上する。このため、従来のＭＯＳＦＥＴに比べｎ型カラム領域の不純物濃度を一桁上げられ、オン抵抗の大幅な低下が可能となり、例えば、２００Ｖ以上の耐圧領域でもオン抵抗が低減されることから導通損失が低減する。
【発明の効果】
【0021】
本発明にかかる半導体装置によれば、低耐圧領域のみならず高耐圧領域までスイッチングスピードが速く、低オン抵抗（導通損失の少ない）であるという効果を奏する。
【図面の簡単な説明】
【0022】
【図1】実施の形態１にかかる半導体装置の構造を示す上面図である。
【図7】実施の形態１にかかる半導体装置の等価回路図である。
【図13】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図14】実施の形態１～３にかかる半導体装置に電流センス部を内蔵した構造を示す上面図である。
【図15】実施の形態１～３にかかる半導体装置に温度センス部を内蔵した構造を示す上面図である。
【図16】実施の形態１～３にかかる半導体装置に電流センス部および温度センス部を内蔵した構造を示す上面図である。
【図17】実施の形態１～３にかかる半導体装置の高機能部の詳細を示す上面図である（その１）。
【図18】実施の形態１～３にかかる半導体装置の高機能部の詳細を示す上面図である（その２）。
【図19】従来のＩＧＢＴを使用した双方向スイッチ回路の例である。
【図20】従来のＲＢ－ＩＧＢＴを使用した双方向スイッチ回路の例である。
【発明を実施するための形態】
【0023】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
【0024】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構造を示す上面図である。図１に示すように、実施の形態１にかかる半導体装置７０は、２つの超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）デバイスを逆並列に接続している。片方のＳＪ－ＭＯＳＦＥＴ７１のソース電極パッド３６をソース電位とし、他方のＳＪ－ＭＯＳＦＥＴ７２のソース電極パッド３６をドレイン電位とし、ドレイン端子である裏面電極（不図示）同士を同電位とすることで双方向の逆耐圧を確保し双方向スイッチングが可能となる。なお、片方のＳＪ－ＭＯＳＦＥＴ７１のソース電極パッド３６をドレイン電位とし、他方のＳＪ－ＭＯＳＦＥＴ７２のソース電極パッド３６をソース電位としてもよい。
図１は、実施の形態１にかかる半導体装置の構造を示す上面図である。図１に示すように、実施の形態１にかかる半導体装置７０は、２つの超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）デバイスを逆並列に接続している。片方のＳＪ－ＭＯＳＦＥＴ７１のソース電極パッド３６をソース電位とし、他方のＳＪ－ＭＯＳＦＥＴ７２のソース電極パッド３６をドレイン電位とし、ドレイン端子である裏面電極（不図示）同士を同電位とすることで双方向の逆耐圧を確保し双方向スイッチングが可能となる。なお、片方のＳＪ－ＭＯＳＦＥＴ７１のソース電極パッド３６をドレイン電位とし、他方のＳＪ－ＭＯＳＦＥＴ７２のソース電極パッド３６をソース電位としてもよい。
【0025】
半導体装置７０は、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２のそれぞれに活性領域５０と、活性領域５０の周囲を囲むエッジ終端領域６０とを備える。そのため、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２は、後述するｐ-型チャネルストッパ領域４０が接続し、エッジ終端領域６０が隣り合っている。活性領域５０は、オン状態のときに電流が流れる領域である。エッジ終端領域６０は、ドリフト領域の半導体基体８０の表面（おもて面）８１側の電界を緩和し耐圧を保持する耐圧保持領域を含む。
【0026】
図２は、実施の形態１にかかる半導体装置の構造を示す図１のＸ－Ｘ断面図である。ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２は同じ構造であるため、図２は、ＳＪ－ＭＯＳＦＥＴ７１の構造を示す。図２に示すＳＪ－ＭＯＳＦＥＴ７１は、シリコン（Ｓｉ）からなる半導体基体８０（半導体素子）の表面８１（ｐ-型ベース領域５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴである。図２では、２つの単位セル（素子の機能単位）を示し、これらに隣接する他の単位セルを図示省略する。ここで、単位セルはトレンチ１８の中心から隣のトレンチ１８の中心までである。
【0027】
ｎ+型半導体基板（第１導電型の半導体基板）１は、例えばヒ素（Ａｓ）またはリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ+型半導体基板１上には、ｎ-型ドリフト層（第１導電型のドリフト層）２が設けられている。ｎ-型ドリフト層２は、ｎ+型半導体基板１よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度ｎ型層である。以下、ｎ+型半導体基板１およびｎ-型ドリフト層２を併せて半導体基体８０とする。半導体基体８０の上面を表面８１とする。半導体基体８０の表面８１側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体８０の裏面には、ドレイン電極となる裏面電極１１が設けられている。ｎ+型半導体基板１は、ドレイン領域に相当する。
【0028】
ＳＪ－ＭＯＳＦＥＴ７１の活性領域５０には、ｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置された並列ｐｎ領域３２が設けられている。エッジ終端領域６０には、ｎ型カラム領域３Ｂとｐ型カラム領域４Ｂとが交互に繰り返し配置された、後述する並列ｐｎ領域３２Ｂが設けられている。なお、後述するように、並列ｐｎ領域３２のｎ型カラム領域３とｐ型カラム領域４の幅が並列ｐｎ領域３２Ｂのｎ型カラム領域３Ｂとｐ型カラム領域４Ｂの幅と異なる。なお、並列ｐｎ領域３２のｎ型カラム領域３とｐ型カラム領域４の幅は同じであってよい。また、並列ｐｎ領域３２Ｂのｎ型カラム領域３Ｂとｐ型カラム領域４Ｂの幅は同じであってよい。活性領域５０とエッジ終端領域６０との境界は、並列ｐｎ領域３２と並列ｐｎ領域３２Ｂが接するｎ型カラム領域３とｎ型カラム領域３Ｂの幅、およびｐ型カラム領域４とｐ型カラム領域４Ｂの幅が変化する箇所である。
【0029】
並列ｐｎ領域３２、３２Ｂでは、ｐ型カラム領域４、４Ｂおよびｎ型カラム領域３、３Ｂに含まれる不純物量（不純物量は不純物濃度×面積）を略等しくすることで、オフ状態において、ｐ型カラム領域４、４Ｂおよびｎ型カラム領域３、３ＢのＰＮ接合からｐ型カラム領域４、４Ｂおよびｎ型カラム領域３、３Ｂ内に空乏層が横方向（ｐ型カラム領域４およびｎ型カラム領域３が交互に繰り返し並べられた方向）に伸びる。これにより、空乏層が横方向において繋がり易くなり高耐圧化を図ることができる。そのため、ｎ型カラム領域３の不純物濃度を増加させても耐圧が低下せず、オン抵抗を低減することが可能になっている。
【0030】
活性領域５０のｐ型カラム領域４の上にはｐ-型ベース領域（第２導電型のベース領域）５が選択的に設けられている。活性領域５０のｐ-型ベース領域５の底面は、ｐ型カラム領域４の上面に接している。活性領域５０のｐ-型ベース領域５は、半導体基体８０の表面８１側に設けられている。ｐ型カラム領域４は、半導体基体８０の表面８１からｎ+型半導体基板１に向かって設けられている。ｐ型カラム領域４とｎ+型半導体基板１との間には、ｎ-型バッファ層２１が設けられている。ｐ-型ベース領域５の上面の幅は、ｐ型カラム領域４の幅より広くしている。ｎ型カラム領域３もｐ型カラム領域４と同様に、半導体基体８０の表面８１からｎ+型半導体基板１に向かって設けられ、ｎ型カラム領域３とｎ+型半導体基板１との間には、ｎ-型バッファ層２１が設けられている。
【0031】
ｎ型カラム領域３の不純物濃度は、ｎ+型半導体基板１の不純物濃度より低い。また、ｎ型カラム領域３の不純物濃度とｐ型カラム領域４の不純物濃度は等しくてもよい。ｎ-型バッファ層２１の不純物濃度とｎ-型ドリフト層２の不純物濃度は等しくてよい。活性領域５０のｐ-型ベース領域５の表面側には、ｎ+型ソース領域（第１導電型のソース領域）６が選択的に設けられている。活性領域５０のｐ-型ベース領域５の表面側には、ｎ+型ソース領域６と接するｐ++型コンタクト領域３３が選択的に設けられていてもよい。
【0032】
半導体基体の第１主面側（ｐ-型ベース領域５側）には、トレンチ構造が形成されている。トレンチ構造は、トレンチ１８と、ゲート絶縁膜７と、ゲート電極８とにより構成されている。具体的には、トレンチ１８は、ｐ-型ベース領域５のｎ+型半導体基板１側に対して反対側（半導体基体の第１主面側）の表面からｐ-型ベース領域５およびｎ+型ソース領域６を貫通して並列ｐｎ領域３２に達する。これにより、トレンチ１８の側壁は、ｐ-型ベース領域５およびｎ+型ソース領域６が接している。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜７が形成されており、トレンチ１８内のゲート絶縁膜７の内側にゲート電極８が設けられている。ゲート絶縁膜７によりゲート電極８が、ｐ-型ベース領域５と絶縁されている。ゲート電極８の一部は、トレンチ１８の上方（後述するソース電極１０が設けられている側）からソース電極１０側に突出してもよい。なお、活性領域５０の最もエッジ終端領域６０側のトレンチ１８の側壁には、ｎ+型ソース領域６を設けなくてもよい。活性領域５０の最もエッジ終端領域６０側のｐ-型ベース領域５は、後述するｐ--型リサーフ領域３１の内側に設けられてよい。
【0033】
半導体基体８０の表面８１にゲート電極８およびｎ+型ソース領域６を覆うように、酸化膜（不図示）が設けられてもよい。酸化膜上に層間絶縁膜９が、半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極８を覆うように設けられてもよい。酸化膜は、高濃度に不純物がドーピングされた層間絶縁膜９がシリコン基板に直接接しないよう形成される。酸化膜は、例えばＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒｅｔｕｒｅ Ｏｘｉｄｅ）、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜あるいは熱酸化膜である。
【0034】
ソース電極１０は、層間絶縁膜９に形成されたコンタクトホール３４を介して、ｎ+型ソース領域６およびｐ-型ベース領域５に接する。このコンタクトホール３４を介してソース電極１０と接するｐ-型ベース領域５の表面側にｐ++型コンタクト領域３３が設けられている場合、このコンタクトホール３４はｎ+型ソース領域６を貫通して、ｐ++型コンタクト領域３３と接するように設けられていてもよい。ソース電極１０は、層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極１０と層間絶縁膜９との間に、例えばソース電極１０からゲート電極８側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。
【0035】
また、層間絶縁膜９に形成されたコンタクトホール３４にコンタクトプラグ１４が埋め込まれていてもよい。コンタクトプラグ１４は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。その際、トレンチコンタクト構造とすることが、アバランシェ動作の際にｎ+型ソース領域６よりも深い位置でｐ-型ベース領域５のホールを引き抜くことによって寄生バイポーラ動作を抑制できるので好ましい。ここで、トレンチコンタクト構造とは、ｎ+型ソース領域６を貫通して、ｐ++型コンタクト領域３３と接するトレンチを設け、コンタクトホール３４が層間絶縁膜９およびｎ+型ソース領域６を貫通して、ｐ++型コンタクト領域３３と接するように設けられているコンタクト構造である。ソース電極１０上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。また、例えばソース電極１０からゲート電極８側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。
【0036】
また、耐圧を保持するエッジ終端領域６０には、半導体基体８０の表面８１側に、フィールド酸化膜２０が設けられ、フィールド酸化膜２０上にゲート電極８となる多結晶シリコン膜が設けられる。ゲート電極８上には、ゲート電極パッド（不図示）と電気的に接続されるゲート配線２７が設けられている。ゲート配線２７は、層間絶縁膜９に形成されたコンタクトホール３５を介して、ゲート電極８に接する。また、層間絶縁膜９に形成されたコンタクトホール３５には、バリアメタル１５を介してコンタクトプラグ１４が埋め込まれていてもよい。
【0037】
また、エッジ終端領域６０には、ｐ--型リサーフ（ＲＥＳＵＲＦ）領域３１、ｐ型のガードリング２８等の耐圧構造が設けられていてもよい。耐圧構造の外側にｐ-型チャネルストッパ領域４０が設けられ、ｐ-型チャネルストッパ領域４０上にフィールドプレート３８が設けられていてもよい。ｐ--型リサーフ領域３１は、活性領域５０とエッジ終端領域６０の両方の領域に亘って設けられる。活性領域５０側のｐ--型リサーフ領域３１の内部には、トレンチ１８の側壁に接するようにｐ-型ベース領域５が設けられてよい。さらに、ｐ--型リサーフ領域３１は、平面視で環状に設けられている。ガードリング２８は、エッジ終端領域６０に平面視で環状に設けられている。なお、ｐ-型チャネルストッパ領域４０は、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２の両方に亘って（接して）設けられ、さらに半導体装置７０の最外周で２つに分かれて設けられる。また、ｐ-型チャネルストッパ領域４０は、ｎ型カラム領域３Ｃ上に設けられてもよい。
【0038】
エッジ終端領域６０のソース電極１０およびゲート配線２７と下方向（ｎ+型半導体基板１側）に対向する領域では、半導体基体８０の表面８１に露出するｐ--型リサーフ領域３１が、ｎ型カラム領域３Ｂおよびｐ型カラム領域４Ｂの上部に接するように設けられている。
【0039】
ＳＪ－ＭＯＳＦＥＴ７１のエッジ終端領域６０に、並列ｐｎ領域３２Ｂが設けられている。エッジ終端領域６０でも、並列ｐｎ領域３２Ｂは、半導体基体８０の表面８１からｎ+型半導体基板１に向かって設けられている。ｐ型カラム領域４とｎ+型半導体基板１との間には、ｎ-型バッファ層２１が設けられている。ＳＪ－ＭＯＳＦＥＴ７１は、オン抵抗低減のために並列ｐｎ領域３２の不純物濃度を高くしすぎると、空乏層が拡がりにくく耐圧が低下する。活性領域５０の特性を最大限に引き出すため、活性領域５０よりもエッジ終端領域６０の耐圧を高く設定する。エッジ終端領域６０も活性領域５０と同じように、並列ｐｎ領域３２Ｂ内の隣り合うｎ型カラム領域３Ｂとｐ型カラム領域４Ｂの接合面で電子とホールが移動して結合することで空乏層が形成される。ＳＪ－ＭＯＳＦＥＴ７１に逆バイアスが印加されると空乏層がｐ型カラム領域４Ｂおよびｎ型カラム領域３Ｂ内に拡がる。空乏層は、電界分布に沿ってエッジ終端領域６０の活性領域５０近傍のｐ型カラム領域４，４Ｂおよびｎ型カラム領域３，３Ｂからエッジ終端領域６０の外周（ｐ-型チャネルストッパ領域４０側）へ向かって拡がる。このとき、エッジ終端領域６０は、その形状や表面状態の影響を受け空乏層が外側へ拡がりにくく耐圧を高くしにくい。エッジ終端領域６０の耐圧を活性領域５０より高くする方法として、エッジ終端領域６０の並列ｐｎ領域３２Ｂのピッチやｐ型カラム領域４Ｂおよびｎ型カラム領域３Ｂの幅を活性領域５０の並列ｐｎ領域３２より狭くして空乏層を拡げやすくしている。つまり、並列ｐｎ領域３２Ｂのｎ型カラム領域３Ｂとｐ型カラム領域４Ｂの幅は、並列ｐｎ領域３２のｎ型カラム領域３とｐ型カラム領域４の幅より狭くなっている。
【0040】
エッジ終端領域６０は、並列ｐｎ領域３２Ｂの外側にｎ-型ドリフト層２が設けられる。ｎ-型ドリフト層２の下面には、ｎ-型バッファ層２１が設けられているが、ｎ-型ドリフト層２とｎ-型バッファ層２１の不純物濃度は等しくてよい。よって、ｎ-型ドリフト層２は、ｎ+型半導体基板１と電気的に接続している。ｎ-型ドリフト層２の外側には、空乏層が拡がり過ぎないようにするため、ｐ-型チャネルストッパ領域４０が設けられる。ｐ-型チャネルストッパ領域４０の下にｎ型カラム領域３Ｃ（第１導電型の第１半導体領域）が設けられている。ｎ型カラム領域３Ｃの下面には、ｎ-型バッファ層２１が設けられている。ｎ型カラム領域３Ｃは、上面にｐ-型チャネルストッパ領域４０が設けられ、下面にｎ-型バッファ層２１が設けられている。さらに、ｎ-型バッファ層２１の下面はｎ+型半導体基板１と接している。つまり、活性領域５０およびエッジ終端領域６０のｎ+型半導体基板１の上面には、ｎ-型バッファ層２１が設けられている。並列ｐｎ領域３２、３２Ｂの下面に不純物濃度が高いｎ+型半導体基板１が直接接すると、並列ｐｎ領域３２、３２Ｂとｎ+型半導体基板１との間で空乏層が拡がらず耐圧が低下するおそれがある。そこで、活性領域５０の並列ｐｎ領域３２およびエッジ終端領域６０の並列ｐｎ領域３２Ｂとｎ+型半導体基板１との間にｎ-型バッファ層２１を設けることにより、耐圧が低下することを抑制することができる。
【0041】
図３は、実施の形態１にかかる半導体装置の構造を示す図１の領域Ｓの拡大上面図である。図３では、半導体装置７０の並列ｐｎ領域３２、３２Ｂを示すため、半導体基体８０の上面に設けられているソース電極１０、ゲート配線２７、バリアメタル１５、および層間絶縁膜９等は省略する。また、半導体基体８０の表面層に設けられるｎ+型ソース領域６、ｐ++型コンタクト領域３３、ｐ--型リサーフ領域３１、ガードリング２８等も省略する。図３に示すように、半導体装置７０の活性領域５０のｎ型カラム領域３、ｐ型カラム領域４はストライプ形状である。また、エッジ終端領域６０のｎ型カラム領域３Ｂ、ｐ型カラム領域４Ｂもストライプ形状である。ｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向の辺は、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２の２つの半導体素子が隣り合う辺に対して直交している。並列ｐｎ領域３２Ｂのｎ型カラム領域３Ｂとｐ型カラム領域４Ｂの幅は、並列ｐｎ領域３２のｎ型カラム領域３とｐ型カラム領域４の幅より狭くなっている。ｐ-型チャネルストッパ領域４０は、隣り合う辺では１本であるが、半導体装置７０の端部で２方向に分かれ、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２の最外周を環状に囲んでいる。図３に示す並列ｐｎ領域３２と並列ｐｎ領域３２Ｂは接するように設けられているが、並列ｐｎ領域３２と並列ｐｎ領域３２Ｂとの間に中間領域を設けてもよい（不図示）。中間領域とは、並列ｐｎ領域３２と並列ｐｎ領域３２Ｂに設けられているｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂがそれぞれ接していてもよく、接していなくてもよい領域である。また、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２の活性領域５０において、ｎ型カラム領域３の上面にはトレンチ１８を備え、ｐ型カラム領域４の上方（ｐ-型ベース領域５）にはコンタクトプラグ１４（コンタクトホール３４）を備える。
【0042】
図４は、実施の形態１にかかる半導体装置の構造を示す図１の領域Ｔの拡大上面図である。図４は、ＳＪ－ＭＯＳＦＥＴ７１およびＳＪ－ＭＯＳＦＥＴ７２の活性領域５０の角部とそれぞれの活性領域５０の角部を取り囲むエッジ終端領域６０を示す。図４は、半導体基体８０の上面に設けられているソース電極１０、ゲート配線２７、コンタクトプラグ１４、バリアメタル１５、および層間絶縁膜９等は省略する。さらに、トレンチ１８、コンタクトホール３４、３５、ｐ-型ベース領域５等も省略している。図４に示すように、半導体装置７０において、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２は、ｐ-型チャネルストッパ領域４０が接して隣り合っている。ｐ-型チャネルストッパ領域４０は、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２とを亘るように設けられている。さらに、ｐ-型チャネルストッパ領域４０は、半導体装置７０の端部に沿って設けられている。また、ｐ-型チャネルストッパ領域４０は、ｎ型カラム領域３Ｃの上に設けられている。図４において、ＳＪ－ＭＯＳＦＥＴ７１のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向とＳＪ－ＭＯＳＦＥＴ７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向は、Ｙ軸方向に平行である。また、図４において、ＳＪ－ＭＯＳＦＥＴ７１のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂが繰り返し交互に並ぶ方向（ｎ型カラム領域３，３Ｂとｐ型カラム領域４、４Ｂの短手方向）とＳＪ－ＭＯＳＦＥＴ７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂが繰り返し交互に並ぶ方向（ｎ型カラム領域３，３Ｂとｐ型カラム領域４、４Ｂの短手方向）は、Ｘ軸方向に平行である。ｐ--型リサーフ領域３１は、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２それぞれにおいて、活性領域５０とエッジ終端領域６０の両方の領域に亘って設けられる。さらに、ｐ--型リサーフ領域３１は、平面視で環状に設けられている。ガードリング２８は、エッジ終端領域６０に平面視で環状に設けられている。
【0043】
図５は、実施の形態１にかかる半導体装置の構造を示す図３のＹ１－Ｙ１断面図である。図６は、実施の形態１にかかる半導体装置の構造を示す図３のＹ２－Ｙ２断面図である。図５および図６は、ＳＪ－ＭＯＳＦＥＴ７１、７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向の辺と、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２が隣り合う辺とを直交させて接続した半導体装置であり、ＳＪ－ＭＯＳＦＥＴを逆並列に配置した構造である。また、図７は、実施の形態１にかかる半導体装置の等価回路図である。
【0044】
図５～図７に示すように、実施の形態１にかかる半導体装置は、同一半導体基板内に２つのＳＪ－ＭＯＳＦＥＴ７１、７２を逆並列に接続するように設けられている。ＳＪ－ＭＯＳＦＥＴ７１のソース電極を半導体装置７０のソース電極１０、ＳＪ－ＭＯＳＦＥＴ７２のソース電極を半導体装置７０のドレイン電極１２としている。これにより、ＳＪ－ＭＯＳＦＥＴ７１、７２の共通の裏面電極１１を中性点とすることで、ＭＯＳＦＥＴに内蔵する寄生ダイオードで双方向の逆耐圧を確保し双方向スイッチングが可能となる。導通時には同期整流と同様にダイオードの順方向に比べ抵抗の低いＭＯＳＦＥＴを動作させることで、負荷の極性電流や極性電圧に応じて各ＳＪ－ＭＯＳＦＥＴ７１、７２を制御し導通損失を低減することが可能となる。
【0045】
また、ＳＪ－ＭＯＳＦＥＴ７１、７２は、素子内にｎ型カラム領域３、３Ｂとｐ型カラム領域４、４Ｂが交互に配置された並列ｐｎ領域３２、３２Ｂを有している。ｎ型カラム領域３、３Ｂとｐ型カラム領域４、４Ｂの両方に空乏層が拡がるため、同じ電界強度でも耐圧が向上する。このため従来のＭＯＳＦＥＴに比べｎ型カラム領域３の不純物濃度を一桁上げられ、オン抵抗の大幅な低下が可能となり、例えば、２００Ｖ以上の耐圧領域でもオン抵抗が低減されることから導通損失が低減する。
【0046】
さらに、実施の形態１のように、同一半導体基板内に耐圧構造を有する２つのＳＪ－ＭＯＳＦＥＴ７１、７２を並べて形成し逆並列とする場合、図１に示すＳＪ－ＭＯＳＦＥＴ７１、７２が隣り合う辺の長さＬを、隣り合う辺と直交する辺の長さＭの倍以上の長さ（Ｌ≧２Ｍ）にすることが好ましい。これにより、電流経路による抵抗増加の低減を図ることができる。なお、ｎ型カラム領域３、３Ｂとｐ型カラム領域４、４Ｂの長手方向は、図１に示す長さＭと平行である。図５、６より、ｐ--型リサーフ領域３１の不純物濃度とガードリング２８の不純物濃度は等しくてよく、半導体基体８０の表面８１からの深さは同じ深さであってよい。また、ｐ-型ベース領域５の不純物濃度とｐ-型チャネルストッパ領域４０の不純物濃度は等しくてよく、半導体基体８０の表面８１からの深さは同じ深さであってよい。２つのＳＪ－ＭＯＳＦＥＴ７１、７２は、ｎ型カラム領域３Ｃとｐ-型チャネルストッパ領域４０が接し、電気的に接続している。
【0047】
図８は、実施の形態１にかかる半導体装置の他の構造を示す図１のＹ－Ｙ断面図である。図８のように、ＳＪ－ＭＯＳＦＥＴ７１、７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向の辺と、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２が隣り合う辺とを平行に接続した半導体装置であり、ＳＪ－ＭＯＳＦＥＴを逆並列に配置した構造である。ただし、図５および図６のように、ｎ型カラム領域３およびｐ型カラム領域４と、隣り合う辺とを直交させて接続する方が、より電流経路による抵抗増加の低減を図ることができる。
【0048】
以上、説明したように、実施の形態１によれば、ＳＪ－ＭＯＳＦＥＴを逆並列に接続することで内蔵する寄生ダイオードにより逆耐圧を有し、低耐圧領域のみならず高耐圧領域までスイッチングスピードが速く、低オン抵抗（導通損失の少ない）半導体デバイスが可能となる。さらに、導通時には同期整流と同様にダイオードの順方向比べ抵抗の低いＭＯＳＦＥＴを動作させることで負荷の極性電流や極性電圧に応じて各ＳＪ－ＭＯＳＦＥＴを制御し導通損失を低減することが可能となる。
【0049】
また、ＳＪ－ＭＯＳＦＥＴは、素子内にｎ型カラム領域とｐ型カラム領域が交互に配置された並列ｐｎ領域を有している。ｎ型カラム領域３、３Ｂとｐ型カラム領域４、４Ｂの両方に空乏層が拡がるため、同じ電界強度でも耐圧が向上する。このため、従来のＭＯＳＦＥＴに比べｎ型カラム領域の不純物濃度を一桁上げられ、オン抵抗の大幅な低下が可能となり、例えば、２００Ｖ以上の耐圧領域でもオン抵抗が低減されることから導通損失が低減する。
【0050】
（実施の形態２）
次に、本発明の実施の形態２にかかる半導体装置について説明する。実施の形態２にかかる半導体装置の上面図は、実施の形態１と同じであるため記載を省略する（図１参照）。また、図１のＸ－Ｘ断面図および図１の領域Ｓの拡大上面図も、実施の形態１と同じであるため記載を省略する（図２および図３参照）。図９は、実施の形態２にかかる半導体装置の構造を示す図３のＹ１－Ｙ１断面図である。図１０は、実施の形態２にかかる半導体装置の構造を示す図３のＹ２－Ｙ２断面図である。図１１は、実施の形態２にかかる半導体装置の他の構造を示す図３のＹ１－Ｙ１断面図である。図１２は、実施の形態２にかかる半導体装置の他の構造を示す図３のＹ２－Ｙ２断面図である。
次に、本発明の実施の形態２にかかる半導体装置について説明する。実施の形態２にかかる半導体装置の上面図は、実施の形態１と同じであるため記載を省略する（図１参照）。また、図１のＸ－Ｘ断面図および図１の領域Ｓの拡大上面図も、実施の形態１と同じであるため記載を省略する（図２および図３参照）。図９は、実施の形態２にかかる半導体装置の構造を示す図３のＹ１－Ｙ１断面図である。図１０は、実施の形態２にかかる半導体装置の構造を示す図３のＹ２－Ｙ２断面図である。図１１は、実施の形態２にかかる半導体装置の他の構造を示す図３のＹ１－Ｙ１断面図である。図１２は、実施の形態２にかかる半導体装置の他の構造を示す図３のＹ２－Ｙ２断面図である。
【0051】
ＳＪ－ＭＯＳＦＥＴ７１、７２では、エッジ終端領域６０の空乏層が拡がり過ぎないようにｐ-型チャネルストッパ領域４０下にｎチャネルの場合、ｎ型カラム領域３Ｃを形成している。電流は抵抗が低い領域を流れるため、電流の大部分が裏面電極１１を介して流れる。ｎ型カラム領域３Ｃやｎ-型ドリフト領域２の抵抗が低くなると、ｎ型カラム領域３Ｃやｎ-型ドリフト領域２を流れる電流が増える可能性がある。通常のｎチャネル型ＭＯＳＦＥＴでは、チャネルストッパ領域がｎ型であってもよい。実施の形態１において、ｐ-型チャネルストッパ領域４０をｎ-型チャネルストッパ領域とした場合、隣り合うＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２に亘って設けられるｎ-型チャネルストッパ領域は、ｎ型カラム領域３Ｃと接する。ｎ-型チャネルストッパ領域がｎ型カラム領域３Ｃと接することで、ｎ-型チャネルストッパ領域およびｎ型カラム領域３Ｃの抵抗が下がるため、表面８１に電流が集中しやすくなる。実施の形態１のように、ｐ-型チャネルストッパ領域４０を備える場合は、ｐ-型チャネルストッパ領域４０がｎ型カラム領域３Ｃと接するため、ｎ-型チャネルストッパ領域を備える場合よりも表面８１に流れる電流を抑制することができる。
【0052】
実施の形態１の図８のように、ＳＪ－ＭＯＳＦＥＴ７１、７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向の辺と、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２が隣り合う辺とを平行に接続した場合、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２との間に並列ｐｎ領域３２、３２Ｂが配置され、電流は抵抗の低いｎ型カラム領域３、３Ｂを経由し流れるため、ｐ-型チャネルストッパ領域４０およびｎ型カラム領域３Ｃに電界および電流が集中することを緩和することができる。一方、実施の形態１の図５および図６のように、ＳＪ－ＭＯＳＦＥＴ７１、７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向と、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２が隣り合う辺とを直交させて接続した場合、ソース側（ＳＪ－ＭＯＳＦＥＴ７１）のｎ型カラム領域３，３Ｂがｐ-型チャネルストッパ領域４０下のｎ型カラム領域３Ｃを介してドレイン側（ＳＪ－ＭＯＳＦＥＴ７２）のｎ型カラム領域３、３Ｂとほぼ同電位となり、ｎ-型チャネルストッパ領域を備える場合と比較すると表面８１の電流は低減するが、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２が隣り合った辺に電界および電流が集中しやすくなり、耐量が低下しやすくなる。
【0053】
このため、実施の形態２では、ＳＪ－ＭＯＳＦＥＴ７１、７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向と、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２が隣り合う辺とを直交させて接続した場合、ＳＪ－ＭＯＳＦＥＴ７１のｎ型カラム領域３Ｃ－１とＳＪ－ＭＯＳＦＥＴ７２のｎ型カラム領域３Ｃ－２との間に、ｎ-型領域（第１導電型の第２半導体領域）６５またはｐ型領域（第２導電型の第３半導体領域）６６を設ける。ｎ-型領域６５は、ｐ-型チャネルストッパ領域４０下の一部の領域にｎ型カラム領域３を形成せず、ｎ-型ドリフト層２を残すことで形成してもよい。この場合、ｎ-型領域６５とｎ-型ドリフト層２は同じ不純物濃度となる。図９および図１０は、ｎ-型領域６５を設けた構造を示し、図１１および図１２は、ｐ型領域６６を設けた構造を示す。
【0054】
ｎ-型領域６５およびｐ型領域６６は、ｎ型カラム領域３Ｃ－１、３Ｃ－２と同様にｐ-型チャネルストッパ領域４０と接し、ｎ+型半導体基板１に向かって設けられる。ｎ-型領域６５およびｐ型領域６６とｎ+型半導体基板１との間には、ｎ-型バッファ層２１が設けられている。ｎ-型領域６５およびｐ型領域６６は、隣り合うＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２の辺に沿ったストライプ形状であってよい。
【0055】
ｐ-型チャネルストッパ領域４０の下部のｎ型カラム領域３Ｃ－１とｎ型カラム領域３Ｃ－２との間にｎ-型領域６５またはｐ型領域６６を設けることにより、ソース側（ＳＪ－ＭＯＳＦＥＴ７１）のｎ型カラム領域３、３Ｂとドレイン側（ＳＪ－ＭＯＳＦＥＴ７２）のｎ型カラム領域３、３Ｂとが、同電位になることがなくなり、隣り合った辺に電界・電流が集中することがなく、オン抵抗の増加や耐量低下を防止できる。
【0056】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を有する。さらに、ｐ-型チャネルストッパ領域４０下のｎ型カラム領域３Ｃ－１、３Ｃ－２の間に、ｎ-型領域６５またはｐ型領域６６を設けることにより、隣り合った辺に電界および電流が集中することがなく、オン抵抗の増加や耐量低下を防止できる。
【0057】
（実施の形態３）
次に、本発明の実施の形態３にかかる半導体装置について説明する。図１３は、実施の形態３にかかる半導体装置の構造を示す断面図である。図１３に示すように、同一パッケージ内にＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２を配置して組み立てた構造である。ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２は個別の半導体素子であり、ＳＪ－ＭＯＳＦＥＴ７１の裏面電極１１とＳＪ－ＭＯＳＦＥＴ７２の裏面電極１１は、はんだ１９を介してフレーム電極１６により電気的に接続されている。フレーム電極１６は、リードフレーム、セラミック基板、絶縁基板等であってよい。隣り合うＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２との間には、隙間８５が設けられている。
次に、本発明の実施の形態３にかかる半導体装置について説明する。図１３は、実施の形態３にかかる半導体装置の構造を示す断面図である。図１３に示すように、同一パッケージ内にＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２を配置して組み立てた構造である。ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２は個別の半導体素子であり、ＳＪ－ＭＯＳＦＥＴ７１の裏面電極１１とＳＪ－ＭＯＳＦＥＴ７２の裏面電極１１は、はんだ１９を介してフレーム電極１６により電気的に接続されている。フレーム電極１６は、リードフレーム、セラミック基板、絶縁基板等であってよい。隣り合うＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２との間には、隙間８５が設けられている。
【0058】
図１３では、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの短手方向が、隙間８５を挟んで同じ方向になるように配置されている。なお、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２のｎ型カラム領域３、３Ｂおよびｐ型カラム領域４、４Ｂの長手方向が、隙間８５を挟んで同じ方向になるように配置してもよい。また、実施の形態１と同様に、図１に示すＳＪ－ＭＯＳＦＥＴ７１、７２の隣り合う辺の長さＬを、直交する辺の長さＭの倍以上の長さ（Ｌ≧２Ｍ）にすることが好ましい。これにより、電流経路による抵抗増加の低減を図ることができる。
【0059】
実施の形態３のように、同一パッケージ内にＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２を配置して組み立てた構造では、電流が均等に流れやすくなり、実施の形態１、２の半導体装置に比べてオン抵抗を低くすることができる。ただし、実施の形態１、２の半導体装置では、ＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２との間に隙間８５がないため、半導体装置の大きさを実施の形態３よりも小さくできる。
【0060】
実施の形態３でも、ＭＯＳＦＥＴに内蔵する寄生ダイオードで双方向の逆耐圧を確保し双方向スイッチングが可能となり、導通時にはＭＯＳＦＥＴを動作させることで、負荷の極性電流や極性電圧に応じて各ＳＪ－ＭＯＳＦＥＴ７１、７２を制御し導通損失を低減することが可能となる。また、従来のＭＯＳＦＥＴに比べｎ型カラム領域３の不純物濃度を一桁上げられ、オン抵抗の大幅な低下が可能となり、例えば、２００Ｖ以上の耐圧領域でもオン抵抗が低減されることから導通損失が低減する。
【0061】
以上、説明したように、実施の形態３によれば、同一パッケージ内にＳＪ－ＭＯＳＦＥＴ７１とＳＪ－ＭＯＳＦＥＴ７２を配置して組み立てた構造でも、実施の形態１と同様の効果を有する。さらに、ＳＪ－ＭＯＳＦＥＴ７１のソース電極１０とＳＪ－ＭＯＳＦＥＴ７２のドレイン電極１２との間をワイヤー配線（不図示）で均等に接続することでオン抵抗を低くすることができる。
【0062】
さらに信頼性を向上させるために、ソース電極１０側のＳＪ－ＭＯＳＦＥＴ７１は、電流、電圧を検知して、過電流などから保護する電流センス部などの検知素子を有する高機能構造を備えてもよい。高機能構造には、例えば、電流センス部４２、温度センス部４３および過電圧保護ダイオード部等の高機能部が配置される。図１４は、実施の形態１～３にかかる半導体装置に電流センス部を内蔵した構造を示す上面図である。図１５は、実施の形態１～３にかかる半導体装置に温度センス部を内蔵した構造を示す上面図である。図１６は、実施の形態１～３にかかる半導体装置に電流センス部および温度センス部を内蔵した構造を示す上面図である。ゲート電極パッド３０はＳＪ－ＭＯＳＦＥＴ７１、７２の両方に設けられ、ドレイン電極１２側のＳＪ－ＭＯＳＦＥＴ７２には高機能部は設けられていない。通常のｎチャネル型ＭＯＳＦＥＴは、ドレイン領域（裏面電極側、ｎ+型半導体基板１に相当）がプラス電位でｎ+型ソース領域（表面電極側、ソース電極１０に相当）が接地電位である。上面にソース電極１０を有するＳＪ－ＭＯＳＦＥＴ７１に電流センス部４２を内蔵する場合は、電流センス部４２に印加するゲート電圧が接地電位に対するものであるため、通常のｎチャネル型ＭＯＳＦＥＴと同じである。なお、上面にドレイン電極１２を有するＳＪ－ＭＯＳＦＥＴ７２に電流センス部４２を内蔵する場合は、電流センス部４２に印加するゲート電圧がドレイン電位（プラス電位）に対するものであるため、ゲート電圧を高くする必要がある。また、上面にソース電極１０を有するＳＪ－ＭＯＳＦＥＴ７１に温度センス部４３を内蔵する場合は、ｎ+型ソース領域６と温度センス部４３との電位差は少ない。なお、上面にドレイン電極１２を有するＳＪ－ＭＯＳＦＥＴ７２に温度センス部４３を内蔵する場合は、ドレイン電極１２に接続するｎ+型ソース領域６がソース電位ではなくドレイン電位（プラス電位）であるため、ドレイン電極１２に接続するｎ+型ソース領域６と温度センス部４３との間に高い電圧が印加されてしまう。これにより、ＳＪ－ＭＯＳＦＥＴ７２に高機能部を設けるには、電流センス部４２および温度センス部４３に対応した制御が必要となる。よって、ＳＪ－ＭＯＳＦＥＴ７２には、高機能部は設けなくてよい。図１４、図１６において、電流センス部４２は、ゲート電極パッド３０の隣に配置されている。図１５，図１６において、電流センス部４３は、温度検出ダイオード部４４と温度検出ダイオード部４４に接続されるアノードパッドおよびカソードパッドを含む。アノードパッドおよびカソードパッドは、ケート電極パッド３０の隣に並べて設けられ、温度検出ダイオード部４４はＳＪ－ＭＯＳＦＥＴ７１の中央部付近に設けられている。なお、図１４～図１６では、ゲート電極パッド３０の隣に電流センス部４２と温度センス部４３のアノードパッドおよびカソードパッドを設けているが、所望の位置に設けてもよい。また、温度検出ダイオード部４４はＳＪ－ＭＯＳＦＥＴ７１の中央部付近に設けられているが、所望の位置に設けてもよい。
【0063】
図１７および図１８は、実施の形態１～３にかかる半導体装置の高機能部の詳細を示す上面図である。図１７に示すように電流センス部４２には、並列ｐｎ領域３２Ｃが設けられる。並列ｐｎ領域３２Ｃは、活性領域５０の並列ｐｎ領域３２と同じ構造であってもよい。つまり、並列ｐｎ領域３２Ｃと並列ｐｎ領域３２は、ｎ型カラム領域３とｐ型カラム領域４の幅、不純物濃度が同じである。また、図１８に示すように電流センス部４２にも、並列ｐｎ領域３２Ｃが設けられ、この並列ｐｎ領域３２Ｃは、エッジ終端領域６０の並列ｐｎ領域３２Ｂと同じ構造であってもよい。つまり、並列ｐｎ領域３２Ｃと並列ｐｎ領域３２Ｂは、ｎ型カラム領域３Ｂとｐ型カラム領域４Ｂの幅、不純物濃度が同じである。
【産業上の利用可能性】
【0064】
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【0065】
１ ｎ+型半導体基板
２ ｎ-型ドリフト層
３、３Ｂ、３Ｃ、３Ｃ－１、３Ｃ－２ ｎ型カラム領域
４、４Ｂ ｐ型カラム領域
５ ｐ-型ベース領域
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ 裏面電極
１２ ドレイン電極
１４ コンタクトプラグ
１５ バリアメタル
１６ フレーム電極
１８ トレンチ
１９ はんだ
２０ フィールド酸化膜
２１ バッファ層
２７ ゲート配線
２８ ガードリング
３０ ゲート電極パッド
３１ ｐ--型リサーフ領域
３２、３２Ｂ、３２Ｃ 並列ｐｎ領域
３３ ｐ++型コンタクト領域
３４、３５ コンタクトホール
３６ ソース電極パッド
３８ フィールドプレート
４０ ｐ-型チャネルストッパ領域
４２ 電流センス部
４３ 温度センス部
４４ 温度検出ダイオード部
５０ 活性領域
６０ エッジ終端領域
６５ ｎ-型領域
６６ ｐ型領域
７０ 半導体装置
７１、７２ ＳＪ－ＭＯＳＦＥＴ
８０ 半導体基体
８１ 表面
８５ 隙間
１１０ ＩＧＢＴ
１１１ ダイオード
１１２ ＲＢ－ＩＧＢＴ
２ ｎ-型ドリフト層
３、３Ｂ、３Ｃ、３Ｃ－１、３Ｃ－２ ｎ型カラム領域
４、４Ｂ ｐ型カラム領域
５ ｐ-型ベース領域
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ 裏面電極
１２ ドレイン電極
１４ コンタクトプラグ
１５ バリアメタル
１６ フレーム電極
１８ トレンチ
１９ はんだ
２０ フィールド酸化膜
２１ バッファ層
２７ ゲート配線
２８ ガードリング
３０ ゲート電極パッド
３１ ｐ--型リサーフ領域
３２、３２Ｂ、３２Ｃ 並列ｐｎ領域
３３ ｐ++型コンタクト領域
３４、３５ コンタクトホール
３６ ソース電極パッド
３８ フィールドプレート
４０ ｐ-型チャネルストッパ領域
４２ 電流センス部
４３ 温度センス部
４４ 温度検出ダイオード部
５０ 活性領域
６０ エッジ終端領域
６５ ｎ-型領域
６６ ｐ型領域
７０ 半導体装置
７１、７２ ＳＪ－ＭＯＳＦＥＴ
８０ 半導体基体
８１ 表面
８５ 隙間
１１０ ＩＧＢＴ
１１１ ダイオード
１１２ ＲＢ－ＩＧＢＴ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】