特開 2024-79164 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024079164

(43)【公開日】2024-06-11

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20240604BHJP

   H01L 29/417 20060101ALI20240604BHJP

   H01L 29/78 20060101ALI20240604BHJP

   H01L 29/739 20060101ALI20240604BHJP

   H01L 29/12 20060101ALI20240604BHJP

   H01L 21/336 20060101ALI20240604BHJP

【ＦＩ】

H01L21/90 B

H01L29/50 B

H01L29/78 653C

H01L29/78 652M

H01L29/78 655A

H01L29/78 652T

H01L29/78 658F

H01L29/78 658G

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022191933

(22)【出願日】2022-11-30

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】須澤 孝昭

(72)【発明者】

【氏名】遠藤 誠

(72)【発明者】

【氏名】下沢 慎

【テーマコード（参考）】

4M104

5F033

【Ｆターム（参考）】

4M104AA01

4M104AA03

4M104BB14

4M104BB25

4M104DD37

4M104DD43

4M104DD84

4M104FF17

4M104FF18

4M104GG15

5F033JJ18

5F033JJ19

5F033JJ27

5F033JJ33

5F033NN07

5F033PP06

5F033PP15

5F033QQ09

5F033QQ11

5F033XX02

(57)【要約】

【課題】コンタクトプラグの埋込不良を防止することができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】深さ方向に層間絶縁膜３を貫通するコンタクトホール３ａの底部は、コンタクトホール３ａの形成時のオーバーエッチングにより半導体基板１のおもて面１ｂに形成された凹部１ａで構成される。コンタクトホール３ａの内部に、チタン膜４および窒化チタン膜５を順に積層してなるバリアメタルを介してタングステン膜７が埋め込まれている。熱処理によってチタン膜４をシリサイド化してチタンシリサイド膜６を形成する際にコンタクトホール３ａの底部上の部分で窒化チタン膜５が沈下するが、当該窒化チタン膜５の沈下後においても、窒化チタン膜５のコンタクトホール３ａの底部上における上面５ａは、半導体基板１のおもて面１ａよりも上方に所定高さｔ１だけ高い位置にある。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板の第１主面側に設けられた所定の素子構造と、
前記半導体基板の第１主面上に設けられ、前記素子構造を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面に達し、前記半導体基板の第１主面に形成された凹部で底部が構成されて前記素子構造の一部を露出するコンタクトホールと、
前記コンタクトホールの内壁に沿って設けられた、チタン膜および窒化チタン膜を順に積層してなるバリアメタルと、
前記半導体基板の前記凹部の内壁に沿って設けられたチタンシリサイド膜と、
前記コンタクトホールの内部において前記バリアメタルの上に設けられ、前記コンタクトホールに埋め込まれたタングステン膜と、
前記層間絶縁膜および前記タングステン膜の上に設けられた、アルミニウムを含む金属電極と、
を備え、
前記コンタクトホールの底部上における前記窒化チタン膜の上面の高さ位置は、前記半導体基板の第１主面よりも前記金属電極側に位置することを特徴とする半導体装置。

【請求項2】

前記半導体基板の第１主面から前記金属電極側に前記コンタクトホールの底部上における前記窒化チタン膜の上面までの高さは１０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記コンタクトホールの底部コーナーにおいて前記窒化チタン膜の上面に凹みを有することを特徴とする請求項１に記載の半導体装置。

【請求項4】

半導体基板の第１主面側に所定の素子構造を形成する第１工程と、
前記半導体基板の第１主面上に、前記素子構造を覆う層間絶縁膜を形成する第２工程と、
深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面に凹部を形成し、前記層間絶縁膜の上面から前記半導体基板に達して前記凹部で底部が構成され前記素子構造の一部を露出するコンタクトホールを形成する第３工程と、
前記コンタクトホールの内壁に沿って、バリアメタルとして、チタン膜および窒化チタン膜を順に形成する第４工程と、
熱処理により前記チタン膜と前記半導体基板とを反応させて、前記凹部の内壁に沿ってチタンシリサイド膜を形成する第５工程と、
化学気相成長法により、前記コンタクトホールの内部において前記バリアメタルの上にタングステン膜を堆積して、前記コンタクトホールを前記タングステン膜で埋める第６工程と、
前記層間絶縁膜および前記タングステン膜の上に、アルミニウムを含む金属電極を形成する第７工程と、
を含み、
前記第５工程では、前記熱処理によって前記コンタクトホールの底部上の部分で前記チタン膜の体積が減少して、前記コンタクトホールの底部上の部分で前記窒化チタン膜が沈下し、
前記熱処理による前記窒化チタン膜の沈下後においても、前記窒化チタン膜の前記コンタクトホールの底部上における上面の高さ位置を前記半導体基板の第１主面よりも上方に高い位置で維持することを特徴とする半導体装置の製造方法。

【請求項5】

前記第４工程では、前記窒化チタン膜の前記バリアメタルとしての所定厚さに、前記熱処理によって前記窒化チタン膜が沈下し深さ方向へ移動する距離を加算した厚さで、前記窒化チタン膜を堆積することを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項6】

前記第５工程の後、前記半導体基板の第１主面から上方に前記コンタクトホールの底部上における前記窒化チタン膜の上面までの高さが１０ｎｍ以上であることを特徴とする請求項５に記載の半導体装置の製造方法。

【請求項7】

前記第３工程では、前記凹部の深さを、前記第４工程で前記コンタクトホールの底部上に堆積される前記窒化チタン膜の厚さ未満にすることを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項8】

前記第３工程では、前記凹部の深さを、前記第４工程で前記コンタクトホールの底部上に堆積される前記窒化チタン膜と、前記第５工程で前記半導体基板と反応せずに前記コンタクトホールの底部上に残る前記チタン膜の厚さと、の総厚さ未満にすることを特徴とする請求項４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、層間絶縁膜のコンタクトホールにコンタクトプラグ（半導体基板の所定電位を外部へ引き出すための引出電極部）を形成する方法として、スパッタリングまたは化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりバリアメタルとしてチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜をこの順に積層し、ＣＶＤ法によりコンタクトホールの内部において窒化チタン膜上にタングステン（Ｗ）膜を埋め込む方法が公知である（例えば、下記特許文献１，２参照。）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１－２２３２１８号公報

【特許文献2】特開２０２１－０３４４００号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記特許文献１では、コンタクトホールの形成時に、半導体基板のおもて面に、コンタクトホールの底部を構成する所定深さの凹部が形成される。その後、チタン膜をシリサイド化した際に窒化チタン膜が下方へ移動（沈下）し、半導体基板と層間絶縁膜との界面の高さ位置でバリアメタルに亀裂が入って段切れ（分断）が発生する。上記特許文献２には、バリアメタルの段切れを防止する方法について言及されていない。

【0005】

この発明は、上述した従来技術による課題を解消するため、コンタクトプラグの埋込不良を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の第１主面側に、所定の素子構造が設けられている。前記半導体基板の第１主面上に、前記素子構造を覆う層間絶縁膜が設けられている。コンタクトホールは、深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面に達する。前記コンタクトホールは、前記半導体基板の第１主面に形成された凹部で底部が構成されて前記素子構造の一部を露出する。前記コンタクトホールの内壁に沿って、バリアメタルが設けられている。

【0007】

前記バリアメタルは、チタン膜および窒化チタン膜を順に積層してなる。前記半導体基板の前記凹部の内壁に沿って、チタンシリサイド膜が設けられている。タングステン膜は、前記コンタクトホールの内部において前記バリアメタルの上に設けられ、前記コンタクトホールに埋め込まれている。前記層間絶縁膜および前記タングステン膜の上に、アルミニウムを含む金属電極が設けられている。前記コンタクトホールの底部上における前記窒化チタン膜の上面の高さ位置は、前記半導体基板の第１主面よりも前記金属電極側に位置する。

【0008】

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面から前記金属電極側に前記コンタクトホールの底部上における前記窒化チタン膜の上面までの高さは１０ｎｍ以上であることを特徴とする。

【0009】

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールの底部コーナーにおいて前記窒化チタン膜の上面に凹みを有することを特徴とする。

【0010】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体基板の第１主面側に所定の素子構造を形成する第１工程を行う。前記半導体基板の第１主面上に、前記素子構造を覆う層間絶縁膜を形成する第２工程を行う。深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面に凹部を形成し、前記層間絶縁膜の上面から前記半導体基板に達して前記凹部で底部が構成され前記素子構造の一部を露出するコンタクトホールを形成する第３工程を行う。前記コンタクトホールの内壁に沿って、バリアメタルとして、チタン膜および窒化チタン膜を順に形成する第４工程を行う。熱処理により前記チタン膜と前記半導体基板とを反応させて、前記凹部の内壁に沿ってチタンシリサイド膜を形成する第５工程を行う。

【0011】

化学気相成長法により、前記コンタクトホールの内部において前記バリアメタルの上にタングステン膜を堆積して、前記コンタクトホールを前記タングステン膜で埋める第６工程を行う。前記層間絶縁膜および前記タングステン膜の上に、アルミニウムを含む金属電極を形成する第７工程を行う。前記第５工程では、前記熱処理によって前記コンタクトホールの底部上の部分で前記チタン膜の体積が減少して、前記コンタクトホールの底部上の部分で前記窒化チタン膜が沈下する。前記熱処理による前記窒化チタン膜の沈下後においても、前記窒化チタン膜の前記コンタクトホールの底部上における上面の高さ位置を前記半導体基板の第１主面よりも上方に高い位置で維持する。

【0012】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記窒化チタン膜の前記バリアメタルとしての所定厚さに、前記熱処理によって前記窒化チタン膜が沈下し深さ方向へ移動する距離を加算した厚さで、前記窒化チタン膜を堆積することを特徴とする。

【0013】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程の後、前記半導体基板の第１主面から上方に前記コンタクトホールの底部上における前記窒化チタン膜の上面までの高さが１０ｎｍ以上であることを特徴とする。

【0014】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記凹部の深さを、前記第４工程で前記コンタクトホールの底部上に堆積される前記窒化チタン膜の厚さ未満にすることを特徴とする。

【0015】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記凹部の深さを、前記第４工程で前記コンタクトホールの底部上に堆積される前記窒化チタン膜と、前記第５工程で前記半導体基板と反応せずに前記コンタクトホールの底部上に残る前記チタン膜の厚さと、の総厚さ未満にすることを特徴とする。

【0016】

上述した発明によれば、第５工程の熱処理後も層間絶縁膜の側面に沿って堆積されたバリアメタルと、半導体基板の凹部の内壁に沿って堆積されたバリアメタルと、が接触した状態が維持され、バリアメタルの段切れが発生しない。このため、その後のタングステン膜の堆積時にソースガスとして用いる六フッ化タングステン（ＷＦ₆）ガスにチタン膜が曝されない。これによって、タングステン膜の堆積時にチタン膜がエッチングされないため、コンタクトホール内にボイドは発生しない。また、上述した発明によれば、追加工程なしに、第５工程の熱処理後においてもコンタクトホールの底部上における窒化チタン膜の上面を、半導体基板のおもて面よりも上方に高い位置で維持することができる。

【発明の効果】

【0017】

本発明にかかる半導体装置および半導体装置の製造方法によれば、コンタクトプラグの埋込不良を防止することができるという効果を奏する。

【図面の簡単な説明】

【0018】

【図1A】実施の形態１にかかる半導体装置の構造を示す断面図である。

【図1B】実施の形態１にかかる半導体装置の構造を示す断面図である。

【図2】図１Ａ，１Ｂのコンタクトプラグを拡大して示す断面図である。

【図3】図１Ａ，１Ｂのコンタクトプラグの別例を拡大して示す断面図である。

【図4】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図5】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図6】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その３）。

【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その４）。

【図8】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図9】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図10】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その３）。

【図11】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その４）。

【図12】実験例のＲＴＡ後のコンタクトホールの底部コーナー近傍を観察した状態を模式的に示す断面図である。

【図13】従来の半導体装置の製造途中の状態を示す断面図である。

【図14】従来の半導体装置の製造途中の状態を示す断面図である。

【図15】従来の半導体装置の製造途中の状態を示す断面図である。

【図16】従来の半導体装置の製造途中の状態を示す断面図である。

【図17】従来の半導体装置の製造途中の状態を示す断面図である。

【発明を実施するための形態】

【0019】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0020】

本実施の形態の課題としては、バリアメタルの段切れを発生させないことで、コンタクトプラグの埋込不良を防止することが挙げられる。その理由は、バリアメタルの段切れが発生すると、化学気相成長（ＣＶＤ）法によりコンタクトホールにタングステン膜を埋め込む際にソースガスとして用いるＷＦ₆ガスがバリアメタルの段切れ箇所から侵入し、ＷＦ₆ガスによってチタン膜が当該段切れ箇所に露出する端部（分断面）からエッチングされていくからである（後述する図１６参照）。また、ＷＦ₆ガスによってバリアメタルの段切れ箇所から半導体基板がエッチングされる虞があるからである。

【0021】

ＣＶＤ法によるタングステン膜の堆積時に生じるＷＦ₆ガスによるチタン膜のエッチングの反応式は、ＷＦ₆（ガス）＋３Ｔｉ（チタン膜）→２Ｗ（タングステン膜）＋３ＴｉＦ₄（ガス）である。チタン膜は、ＴｉＦ₄ガスに変換されてＣＶＤ装置のチャンバー（処理炉）外へ排出される。チタン膜がエッチングされると、層間絶縁膜と窒化チタン膜との間にボイド（空洞）が発生する。このボイドの発生により窒化チタン膜がバリアメタルの段切れ箇所からコンタクトホールの中心側へ捲れ上がってしまい、コンタクトホールにタングステン膜を十分に埋め込むことができない。

【0022】

これによって、コンタクトプラグと半導体基板とのコンタクト抵抗（接触抵抗）が高くなるか、またはコンタクトプラグと半導体基板とを接続できないなど、コンタクトプラグの埋込不良が起きる。例えば、ＣＶＤ法によるタングステン膜の堆積時に処理炉にＷＦ₆ガスを流入する前に、窒化チタン膜の表面にシラン（ＳｉＨ₄）ガスを蒸着させることで、その後流入されたＷＦ₆ガスがバリアメタルの段切れ箇所へ侵入しなくなり、チタン膜のエッチングが防止されるが、ＳｉＨ₄ガスを長時間流入する工程が増えてスループットが低下してしまう。本実施の形態は、このような課題を解消するものである。

【0023】

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を例に説明する。図１Ａ，１Ｂは、実施の形態１にかかる半導体装置の構造を示す断面図である。図１Ａには、ｎ⁺型エミッタ領域１３を通って第２方向Ｙに平行な断面における断面構造を示す。図１Ｂには、ｐ⁺⁺型コンタクト領域２０を通って第２方向Ｙに平行な断面における断面構造を示す。図２は、図１Ａ，１Ｂのコンタクトプラグを拡大して示す断面図である。図３は、図１Ａ，１Ｂのコンタクトプラグの別例を拡大して示す断面図である。図１Ａ，１Ｂ，２，３では、チタン膜４を太線で示す（図５～７，９～１１においても同様）。図２，３では、ｎ⁺型エミッタ領域１３およびｐ⁺⁺型コンタクト領域２０を図示省略する（図５～１１においても同様）。

【0024】

図１Ａ，１Ｂに示す実施の形態１にかかる半導体装置１０は、半導体基板（半導体チップ）１のおもて面（第１主面）１ｂ側に、一般的なＭＯＳゲート（金属－酸化膜－半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の３層構造からなる絶縁ゲート）と、半導体基板１に電気的に接続されて半導体基板１の所定電位を引き出すコンタクトプラグ（引出電極部）８と、を備えた縦型ＩＧＢＴである。ここでは、半導体基板１がシリコン（Ｓｉ）を半導体材料とするインゴットから切り出されたｎ^-型のバルク基板である場合を例に説明する。

【0025】

半導体基板１は、例えば、シリコンよりもバンドギャップの広い炭化珪素（ＳｉＣ）等の半導体を半導体材料としてもよい。半導体基板１がシリコンよりもバンドギャップの広い半導体材料からなる場合、後述するｐ⁺型コレクタ領域１８となるｐ⁺型の出発基板（バルク基板）上に後述するｎ型ＦＳ領域１７、後述するｎ^-型ドリフト領域１１および後述するｐ型ベース領域１２となる各半導体層をエピタキシャル成長させたエピタキシャル基板や、これらの領域をすべてエピタキシャル成長させたエピタキシャル基板であってもよい。

【0026】

ＭＯＳゲートは、ｐ型ベース領域１２、ｎ⁺型エミッタ領域１３、ゲートトレンチ１４、ゲート絶縁膜１５およびゲート電極１６で構成されるトレンチゲート構造である。１つのＭＯＳゲートで、ＩＧＢＴの１つの単位セル（素子の構成単位）が構成される。ＩＧＢＴの複数の単位セルは、例えば、半導体基板１のおもて面１ｂに平行な第１方向Ｘにストライプ状に延在する。ＩＧＢＴの複数の単位セルは、半導体基板１のおもて面１ｂに平行でかつ第１方向Ｘと直交する第２方向Ｙに隣接して配置されている。ｎ^-型ドリフト領域１１は、半導体基板１の内部に設けられている。ｐ型ベース領域１２、ｎ⁺型エミッタ領域１３、ｐ⁺⁺型コンタクト領域２０、後述するｎ型ＦＳ領域１７および後述するｐ⁺型コレクタ領域１８はイオン注入によって形成された拡散領域であり、ｎ^-型の半導体基板１のうち、これらの拡散領域を除く部分がｎ^-型ドリフト領域１１である。

【0027】

ｐ型ベース領域１２は、半導体基板１のおもて面１ｂとｎ^-型ドリフト領域１１との間に、ｎ^-型ドリフト領域１１に接して設けられている。ｎ⁺型エミッタ領域１３およびｐ⁺⁺型コンタクト領域２０は、半導体基板１のおもて面１ｂとｐ型ベース領域１２との間に、それぞれｐ型ベース領域１２およびチタンシリサイド膜６に接して選択的に設けられている。ｎ⁺型エミッタ領域１３とｐ⁺⁺型コンタクト領域２０とは、互いに隣り合うゲートトレンチ１４間において、第１方向Ｘに交互に繰り返し隣接して設けられている。ｐ⁺⁺型コンタクト領域２０の深さは、例えばｎ⁺型エミッタ領域１３の深さと略同じである。略同じ深さとは、製造プロセスばらつきによる許容誤差を含む範囲で同じ深さであることを意味する。

【0028】

ｐ⁺⁺型コンタクト領域２０は設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域２０に代えて、ｐ型ベース領域１２が第１方向Ｘに隣り合うｎ⁺型エミッタ領域１３間において半導体基板１のおもて面１ｂまで達してチタンシリサイド膜６に接する。ｎ^-型ドリフト領域１１、ｐ型ベース領域１２、ｎ⁺型エミッタ領域１３およびｐ⁺⁺型コンタクト領域２０は、第２方向Ｙに互いに隣り合う両ゲートトレンチ１４の側壁まで延在して、当該両ゲートトレンチ１４の側壁のゲート絶縁膜１５に接する。ｎ^-型ドリフト領域１１、ｐ型ベース領域１２、ｎ⁺型エミッタ領域１３およびｐ⁺⁺型コンタクト領域２０は、ゲートトレンチ１４の側壁のゲート絶縁膜１５を介してゲート電極１６に対向する。

【0029】

ゲートトレンチ１４は、深さ方向Ｚに半導体基板１のおもて面１ｂからｎ⁺型エミッタ領域１３およびｐ型ベース領域１２を貫通してｎ^-型ドリフト領域１１の内部で終端している。ゲートトレンチ１４は、例えば第１方向Ｘにストライプ状に延在する。ゲートトレンチ１４の内部に、ゲート絶縁膜１５を介して例えばポリシリコン（ｐｏｌｙ－Ｓｉ）等からなるゲート電極１６が設けられている。ゲート絶縁膜１５は、ゲートトレンチ１４の内壁から半導体基板１のおもて面１ｂ上へ延在して、半導体基板１のおもて面１ｂの全面を覆っていてもよい。半導体基板１のおもて面１ｂの全面に、ゲート電極１６を覆うように、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜３が設けられている。半導体基板１のおもて面１ｂと層間絶縁膜３との間に、ゲート絶縁膜１５等による酸化膜２が介在してもよい。

【0030】

層間絶縁膜３は、後述するバリアメタル、後述するコンタクトプラグ８およびエミッタ電極９と、ゲート電極１６と、を電気的に絶縁する。深さ方向Ｚに層間絶縁膜３および酸化膜２を貫通するコンタクトホール３ａが設けられている。コンタクトホール３ａの形成時に層間絶縁膜３および酸化膜２の総厚さよりも深くオーバーエッチングされることで、半導体基板１のおもて面１ｂに、ゲートトレンチ１４と離れて所定深さｄ１の凹部１ａが形成されている。半導体基板１のおもて面１ｂは、凹部１ａにおいて半導体基板１の裏面（第２主面）側へ凹んだ状態となっている。半導体基板１のおもて面１ｂの凹部１ａは、コンタクトホール３ａの底部を構成する。

【0031】

すなわち、コンタクトホール３ａは、層間絶縁膜３および酸化膜２の側面と当該側面に連続する凹部１ａの側壁とを側壁とし、半導体基板１の内部で底部が終端している。コンタクトホール３ａの底部は、凹部１ａの底部で構成される。コンタクトホール３ａは、半導体基板１のおもて面１ｂに略垂直な側壁を有する略矩形状の断面形状であってもよいし、半導体基板１のおもて面１ｂから離れるにしたがって幅を広くしたテーパー（台形）状の断面形状であってもよい。コンタクトホール３ａの底部（凹部１ａの底部）の幅は、コンタクトホール３ａの側壁に後述するようにスパッタリングによって窒化チタン膜５を形成可能な例えば０．２μｍ以上程度である。

【0032】

半導体基板１のおもて面１ｂの凹部１ａの深さｄ１は、凹部１ａの底部上における後述するチタン膜４の堆積時（すなわち後述するＲＴＡ前）の厚さよりも深く、例えば２０ｎｍを超える。半導体基板１のおもて面１ｂの凹部１ａの内壁（側壁および底部）の全面に、第１方向Ｘにｎ⁺型エミッタ領域１３とｐ⁺⁺型コンタクト領域２０とが交互に繰り返し露出されている。半導体基板１のおもて面１ｂの凹部１ａの内壁に、ｎ⁺型エミッタ領域１３が選択的に露出されていてもよい。コンタクトホール３ａの内壁（側壁および底部）に沿ってバリアメタルが設けられている。バリアメタルは、チタン（Ｔｉ）膜４および窒化チタン（ＴｉＮ）膜５をこの順に積層した金属積層膜である。

【0033】

バリアメタルは、バリアメタルを挟んで対向するエミッタ電極９と半導体基板１と間での原子拡散や相互反応を防止する機能を有する。また、バリアメタルは、バリアメタルであるチタン膜４やその下層の半導体基板１が後述するタングステン膜７の堆積時にＣＶＤ装置のチャンバー（処理炉）に導入するガスに曝されることを防止する機能を有する。チタン膜４および窒化チタン膜５は、それぞれ後述するようにスパッタリングにより堆積され、半導体基板１のおもて面１ｂに対して傾斜が大きい部分（コンタクトホール３ａの側壁）や、コンタクトホール３ａの底部で厚さが薄くなる傾向にあり、プロセスばらつきによる許容誤差を含む範囲で所定機能を発揮する上で問題ない厚さに適宜調整される。

【0034】

チタン膜４は、コンタクトホール３ａの側壁に沿って設けられ、コンタクトホール３ａの側壁全面を覆う。窒化チタン膜５は、コンタクトホール３ａの内壁に沿って設けられ、チタン膜４の上面全面を覆うとともに、半導体基板１のおもて面１ｂの凹部１ａの内壁全面を覆う。チタン膜４の端部（エミッタ電極９との接触部）は、コンタクトホール３ａの側壁上で終端している。半導体基板１のおもて面１ｂの凹部１ａと窒化チタン膜５との間に、後述するＲＴＡ時にシリサイド化されなかったチタン膜４が残っていてもよい。この場合、凹部１ａの底部上においてチタン膜４の上面（チタン膜４と窒化チタン膜５との界面）は、半導体基板１のおもて面１ｂよりも下方（半導体基板１の裏面側）に位置する。チタン膜４の厚さは、例えば２０ｎｍ以下である。

【0035】

窒化チタン膜５は、半導体基板１のおもて面１ｂの凹部１ａの内壁全面で後述するチタンシリサイド膜６に接する。窒化チタン膜５の端部（エミッタ電極９との接触部）は、チタン膜４の上で終端している。凹部１ａの底部上における窒化チタン膜５の上面（タングステン膜７との接触面）５ａは、半導体基板１のおもて面１ｂよりも上方（エミッタ電極９側）に位置する（図２，３参照）。半導体基板１のおもて面１ｂから上方にコンタクトホール３ａの底部（凹部１ａの底部）上における窒化チタン膜５の上面５ａまでの高さｔ１は０ｎｍよりも高く、好ましくは例えば１０ｎｍ以上であることがよい。コンタクトホール３ａの底部コーナー（側壁と底部の境界）近傍において窒化チタン膜５の上面５ａに、窒化チタン膜５を貫通しない深さの凹み５ｂを有してもよい（図３参照）。

【0036】

半導体基板１のおもて面１ｂの凹部１ａの内壁とｎ⁺型エミッタ領域１３およびｐ⁺⁺型コンタクト領域２０との間において、半導体基板１のおもて面１ｂの凹部１ａの内壁の表面領域の全域にチタンシリサイド（Ｔｉシリサイド）膜６が設けられている。チタンシリサイド膜６は、チタン膜４の、半導体基板１に接触する部分の少なくとも一部が半導体基板１とシリサイド化されてなる。チタンシリサイド膜６は、半導体基板１のおもて面１ｂの凹部１ａの内壁に沿って当該凹部１ａの内壁の表面領域に設けられ、ｐ⁺⁺型コンタクト領域２０、ｎ⁺型エミッタ領域１３およびｐ型ベース領域１２に電気的に接続されている。チタンシリサイド膜６によって、コンタクトプラグ８と半導体基板１とが低抵抗なオーミック接触となる。

【0037】

コンタクトホール３ａの内部において窒化チタン膜５の上に、タングステン（Ｗ）膜７が設けられている。コンタクトホール３ａの内部は、タングステン膜７で完全に埋め込まれている。これらチタン膜４、窒化チタン膜５およびタングステン膜７でコンタクトプラグ８が構成される。コンタクトプラグ８の上面（エミッタ電極９との界面）は、層間絶縁膜３の上面（エミッタ電極９との界面）と同じ高さ位置か、層間絶縁膜３の上面よりも半導体基板１側に位置する。コンタクトプラグ８の上面は、第２方向Ｙの略中央で半導体基板１側に凹んでいてもよい。

【0038】

コンタクトプラグ８が層間絶縁膜３の上面よりも上方へ突出しないことで、エミッタ電極９が平坦化される。また、コンタクトプラグ８を埋め込み性の高いタングステン膜７で構成することによって、コンタクトホールのアスペクト比を高くすることができる。コンタクトプラグ８のアスペクト比を高くするほど、素子構造の加工パターンを微細化でき、半導体装置１０の小型化が可能となる。コンタクトプラグ８のアスペクト比とは、コンタクトプラグ８の幅（≒コンタクトホール３ａの上部の開口幅）に対するコンタクトプラグ８の高さの比率（＝コンタクトプラグ８の高さ／コンタクトプラグ８の幅）である。

【0039】

層間絶縁膜３およびコンタクトプラグ８の上には、半導体基板１のおもて面１ｂの表（ひょう）面電極としてエミッタ電極（金属電極）９が設けられている。エミッタ電極９は、例えばアルミニウム層またはアルミニウムシリコン（ＡｌＳｉ）等のアルミニウム（Ａｌ）合金層である。エミッタ電極９は、コンタクトプラグ８およびチタンシリサイド膜６を介して半導体基板１に電気的に接続されている。半導体基板１の裏面とｎ^-型ドリフト領域１１との間に、ｎ^-型ドリフト領域１１に接してｎ型フィールドストップ（ＦＳ：Ｆｅｉｌｄ Ｓｔｏｐ）領域１７が設けられている。半導体基板１の裏面とｎ型ＦＳ領域１７との間に、ｐ⁺型コレクタ領域１８が設けられている。半導体基板１の裏面の全面に、半導体基板１の裏面の表面電極として、ｐ⁺型コレクタ領域１８に接するコレクタ電極１９が設けられている。

【0040】

次に、実施の形態１にかかる半導体装置１０の製造方法について説明する。図４～７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図４～７には、図１Ａ，１Ｂのコンタクトプラグ８近傍を示し、半導体基板１の内部の各部を図示省略する。半導体基板１の内部の図示省略する各部の構成は図１Ａ，１Ｂと同様である。まず、ｎ^-型ドリフト領域１１となるｎ^-型の半導体基板（半導体ウエハ）１を用意する。次に、半導体基板１のおもて面１ｂ側にＭＯＳゲートの各部（素子構造）を形成する（第１工程）。ＭＯＳゲートの各部とは、ｐ型ベース領域１２、ｎ⁺型エミッタ領域１３、ｐ⁺⁺型コンタクト領域２０、ゲートトレンチ１４、酸化膜２（ゲート絶縁膜１５）およびゲート電極１６である（図１Ａ，１Ｂ参照）。

【0041】

次に、図４に示すように、ＣＶＤ法により、半導体基板１のおもて面１ｂの全面に、層間絶縁膜３を形成し、層間絶縁膜３でゲート電極１６を覆う（第２工程）。これによって、半導体基板１上には、酸化膜２および層間絶縁膜３がこの順に積層された状態となる。次に、フォトリソグラフィおよび例えばドライエッチングにより、深さ方向Ｚに層間絶縁膜３および酸化膜２を貫通して半導体基板１に達するコンタクトホール３ａを形成する（第３工程）。半導体ウェハ面内でエッチングレート（エッチング深さ）にばらつきがあるため、層間絶縁膜３および酸化膜２の総厚さよりも深くオーバーエッチングして、コンタクトホール３ａを層間絶縁膜３および酸化膜２を確実に貫通させて半導体基板１のおもて面１ｂに到達させる。

【0042】

このオーバーエッチングにより半導体基板１のコンタクトホール３ａに露出する部分が除去され、半導体基板１のおもて面１ｂに、コンタクトホール３ａの底部を構成する所定深さｄ１の凹部１ａが形成される。半導体基板１のおもて面１ｂの凹部１ａの深さｄ１は、従来方法のオーバーエッチングにより半導体基板１０１のおもて面１０１ｂに形成される凹部１０１ａの深さｄ１０１（図１３参照）と同程度であってもよく、例えば２０ｎｍを超える。凹部１ａの側壁は、コンタクトホール３ａの側壁に露出する層間絶縁膜３および酸化膜２の側面に段差なく連続する。半導体基板１のおもて面１ｂの凹部１ａの内壁の全面に、第１方向Ｘにｎ⁺型エミッタ領域１３とｐ⁺⁺型コンタクト領域２０とが交互に繰り返し露出される。

【0043】

次に、図５に示すように、スパッタリングにより、コンタクトホール３ａの内壁（すなわち、層間絶縁膜３および酸化膜２の側面、および、半導体基板１のおもて面１ｂの凹部１ａの内壁）および層間絶縁膜３の上面（半導体基板１のおもて面１ｂに平行な露出面）に沿って、バリアメタルとなるチタン膜４および窒化チタン膜５をこの順に堆積（形成）する（第４工程）。コンタクトホール３ａの底部（凹部１ａの底部）上におけるチタン膜４の厚さは、半導体基板１のおもて面１ｂの凹部１ａの深さｄ１よりも薄い。このため、コンタクトホール３ａの底部上におけるチタン膜４の上面（窒化チタン膜５との接触面）は、半導体基板１のおもて面１ｂよりも半導体基板１の裏面側（下方）に位置する。

【0044】

また、窒化チタン膜５は、後のＲＴＡによってコンタクトホール３ａの底部上の部分で厚さを維持したまま沈下（下方へ移動）する。このため、ＲＴＡ後においてもコンタクトホール３ａの底部（凹部１ａの底部）上における窒化チタン膜５の上面５ａが半導体基板１のおもて面１ｂよりも上方に位置するように窒化チタン膜５を厚く堆積する。すなわち、このとき窒化チタン膜５に必要な厚さは、窒化チタン膜５のバリアメタルとしての機能が得られる程度の一般的な所定厚さに、チタン膜４のシリサイド化によって窒化チタン膜５が沈下して深さ方向Ｚへ移動する距離を加算した厚さであり、半導体装置１０の設計時に検証等を行って予め取得する。スパッタリング時の窒化チタン膜５のコンタクトホール３ａの底部に堆積された部分の厚さは、予め取得したスパッタリング時の窒化チタン膜５の面内の厚さの傾向から、窒化チタン膜５の層間絶縁膜３の上面に堆積された部分の厚さを確認することで算出可能である。

【0045】

次に、図６に示すように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により、半導体基板１中のシリコン原子とチタン膜４中のチタン原子とを反応させて、チタン膜４の、半導体基板１に接触する部分（凹部１ａの内壁に沿って堆積された部分）の少なくとも一部をシリサイド化することで、半導体基板１のおもて面１ｂの凹部１ａの内壁の表面領域にチタンシリサイド膜６を形成する（第５工程）。このとき、チタン膜４が半導体基板１とのシリサイド反応に伴って半導体基板１に食われた厚さ（シリサイド化した厚さ）分だけ、凹部１ａの底部上のチタン膜４の体積が減少する。このため、チタン膜４は、凹部１ａの底部上で、体積が減少した分だけ厚さが薄くなって下方へ後退するか、または消失する。

【0046】

また、チタン膜４は、凹部１ａの側壁においても半導体基板１とシリサイド反応し、凹部１ａの側壁と直交して凹部１ａの中心から離れる横方向にも後退する。図６には、凹部１ａの内壁に沿って堆積されたチタン膜４がすべてシリサイド化されて消失した状態を示している。チタンシリサイド膜６の厚さは、チタン膜４のシリサイド化した厚さの２倍程度である。凹部１ａの底部上のチタン膜４が下方へ後退（または消失）することで、窒化チタン膜５は凹部１ａの底部上の部分で厚さを維持したまま沈下する。凹部１ａの底部上における窒化チタン膜５の上面５ａは窒化チタン膜５の沈下に伴ってＲＴＡ前と比べて下方へ移動するが、上述したように窒化チタン膜５の堆積時の厚さを適宜設定することで、ＲＴＡ後においても凹部１ａの底部上における窒化チタン膜５の上面５ａは半導体基板１のおもて面１ｂよりも上方に所定高さｔ１だけ高い位置で維持される。

【0047】

層間絶縁膜３および酸化膜２上のチタン膜４はシリサイド化しないため、層間絶縁膜３および酸化膜２上のバリアメタル（チタン膜４および窒化チタン膜５）は移動しない。上述したようには凹部１ａの内壁に沿った部分で窒化チタン膜５が沈下するが、凹部１ａの底部上における窒化チタン膜５の上面５ａが半導体基板１のおもて面１ｂよりも上方に高い位置で維持されることで、層間絶縁膜３および酸化膜２の側面に沿って堆積されたバリアメタルと、半導体基板１の凹部１ａの内壁に沿って堆積されたバリアメタルと、が接触した状態が維持される。このため、従来方法のようなバリアメタルの段切れ（分断：図１５参照）は発生しない。また、このＲＴＡによって窒化チタン膜５中の窒化していない未反応のチタンが窒化される。

【0048】

次に、図７に示すように、ソースガスとして六フッ化タングステン（ＷＦ₆）ガスを用いて、ＣＶＤ法により、層間絶縁膜３の上面およびコンタクトホール３ａの内部において窒化チタン膜５上にタングステン膜７を堆積する（第６工程）。上述したようにバリアメタルの段切れが発生していないことで、コンタクトホール３ａの内壁の全面が最表面の窒化チタン膜５で覆われているため、チタン膜４や半導体基板１はＷＦ₆ガスに曝されない。したがって、コンタクトホール３ａをタングステン膜７で完全に埋め込むことができ、層間絶縁膜３および酸化膜２と窒化チタン膜５との間にボイド（図１５，１６のボイド１１２に相当）を含まない良好なコンタクトプラグ８を形成することができる。

【0049】

また、上述したようにチタン膜４のシリサイド化時に窒化チタン膜５の凹部１ａの内壁に沿った部分が沈下することで、窒化チタン膜５は、コンタクトホール３ａの底部コーナー近傍で材料強度が低くなる。このため、窒化チタン膜５上にタングステン膜７が堆積されたときに、コンタクトホール３ａの底部コーナー近傍において窒化チタン膜５の上面５ａに、窒化チタン膜５を貫通しない深さの凹み５ｂが生じてもよい（図３参照）。この窒化チタン膜５の上面５ａの凹み５ｂは、例えば、窒化チタン膜５の上面５ａからコンタクトホール３ａの底部コーナー（凹部１ａの側壁と底部との境界）へ向かうにしたがって幅を狭くした略三角形の断面形状を有する。

【0050】

次に、タングステン膜７、窒化チタン膜５およびチタン膜４をエッチバックして、層間絶縁膜３の上面を露出させ、コンタクトプラグ８となる部分をコンタクトホール３ａの内部に残す。コンタクトプラグ８は、層間絶縁膜３の上面よりも下方に位置するまでエッチバックされてもよい。次に、層間絶縁膜３およびコンタクトプラグ８の上にエミッタ電極９を形成する（第７工程）。次に、半導体基板１の裏面側に、一般的な方法によりｎ型ＦＳ領域１７、ｐ⁺型コレクタ領域１８およびコレクタ電極１９を形成する。その後、半導体ウェハをチップ状に個片化することで、図１Ａ，１Ｂの半導体装置１０が完成する。

【0051】

以上、説明したように、実施の形態１によれば、コンタクトホールにチタン膜および窒化チタン膜をこの順に堆積してなるバリアメタルを介してタングステン膜を埋め込んだコンタクトプラグを備える。コンタクトホールの底部（コンタクトホールの形成時のオーバーエッチングにより半導体基板のおもて面に形成された凹部の底部）上における窒化チタン膜の上面が半導体基板のおもて面よりも上方に位置する。コンタクトホールの底部上における窒化チタン膜の上面を半導体基板のおもて面よりも上方に位置させるには、窒化チタン膜のスパッタリング時に、窒化チタン膜のバリアメタルとしての所定厚さに、チタン膜のシリサイド化のためのＲＴＡによる窒化チタン膜の沈下による深さ方向Ｚの移動距離を加算した厚さで、窒化チタン膜を厚く堆積する。

【0052】

このようにＲＴＡ時の窒化チタン膜の沈下を考慮して窒化チタン膜を厚く堆積することで、追加工程なしに、ＲＴＡ後においてもコンタクトホールの底部上における窒化チタン膜の上面が半導体基板のおもて面よりも上方に高い位置で維持される。これによって、層間絶縁膜および酸化膜の側面に沿って堆積されたバリアメタルと、半導体基板の凹部の内壁に沿って堆積されたバリアメタルと、が接触した状態が維持され、バリアメタルの段切れが発生しないため、タングステン膜の堆積時にソースガスとして用いるＷＦ₆ガスにチタン膜が曝されない。したがって、タングステン膜の堆積時にチタン膜がエッチングされないため、コンタクトホール内にボイドは発生しない。このため、コンタクトプラグの埋込不良を防止することができ、半導体基板との電気的接続性の良好なコンタクトプラグが得られる。また、追加工程を必要としないため、ＷＦ₆ガスの導入前にシラン（ＳｉＨ₄）ガスを流入することでチタン膜のエッチングを防止する従来方法と比べて、スループットが向上する。

【0053】

（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。図８～１１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法（図２～７参照）と異なる点は、コンタクトホール２３ａの形成時のオーバーエッチングによる半導体基板１のエッチング量を小さくして、半導体基板１のおもて面１ｂに形成されてコンタクトホール２３ａの底部を構成する凹部２１ａの深さｄ２１を浅くした点である。実施の形態２にかかる半導体装置は、半導体基板１のおもて面１ｂの凹部２１ａの深さｄ２１を浅くしたことで異なる構成以外は実施の形態１（図１Ａ，１Ｂ参照）と同様である。

【0054】

具体的には、図８に示すように、実施の形態１と同様に、半導体基板１のおもて面側に、酸化膜２を含む所定の素子構造と、層間絶縁膜３と、形成する。次に、フォトリソグラフィおよび例えばドライエッチングにより、深さ方向Ｚに層間絶縁膜３および酸化膜２を貫通して半導体基板１に達するコンタクトホール２３ａを形成する。その際、コンタクトホール２３ａの底部においてオーバーエッチングされる半導体基板１のシリコンエッチング量を小さくして、当該オーバーエッチングにより半導体基板１のおもて面１ｂに形成されてコンタクトホール２３ａの底部を構成する凹部２１ａの深さｄ２１を浅くする。

【0055】

半導体ウェハ面内でエッチングレートにばらつきがあるため、すべてのコンタクトホール３ａで層間絶縁膜３および酸化膜２を確実に貫通させようとすると、エッチング量を可能な限り小さくしても半導体基板１がオーバーエッチングされ、半導体基板１のおもて面１ｂに凹部２１ａが形成される。凹部２１ａの深さｄ２１は、窒化チタン膜２５の厚さ（ＲＴＡによって凹部２１ａの底部上にシリサイド化されずにチタン膜２４が残る場合は、当該チタン膜２４の残部と窒化チタン膜２５との総厚さ）未満であり、具体的には例えば１０ｎｍ以下程度である。凹部２１ａの深さｄ２１は、半導体装置１０の設計時に検証等を行って予め取得する。

【0056】

次に、図９に示すように、スパッタリングにより、コンタクトホール２３ａの内壁および層間絶縁膜３の上面に沿って、チタン膜２４および窒化チタン膜２５をこの順に堆積する。チタン膜２４の厚さは、例えば、実施の形態１のチタン膜４と同様である。凹部２１ａの底部上におけるチタン膜２４の上面は、半導体基板１のおもて面１ｂよりも上方に位置してもよい。凹部２１ａの底部上における窒化チタン膜２５の上面２５ａが実施の形態１と同様にＲＴＡ後に半導体基板１のおもて面１ｂよりも上方に位置すればよく、窒化チタン膜２５の厚さは従来方法（図１３～１６参照）と同様にバリアメタルとしての機能が得られる程度の一般的な所定厚さであってもよい。

【0057】

次に、図１０に示すように、実施の形態１と同様に、ＲＴＡにより、半導体基板１中のシリコン原子とチタン膜２４中のチタン原子とを反応させて、半導体基板１のおもて面１ｂの凹部２１ａの内壁に沿って当該凹部２１ａの内壁の表面領域にチタンシリサイド膜２６を形成する。このとき、実施の形態１と同様にチタン膜２４のシリサイド化により半導体基板１のおもて面１ｂの凹部２１ａの底部上において窒化チタン膜２５が沈下するが、当該凹部２１ａの深さｄ２１が浅いことで、実施の形態１と同様に、ＲＴＡ後においても凹部２１ａの底部上における窒化チタン膜２５の上面２５ａは半導体基板１のおもて面１ｂよりも上方に所定高さｔ２１だけ高い位置で維持される。このため、バリアメタルの段切れは発生しない。

【0058】

次に、図１１に示すように、実施の形態１と同様に、ソースガスとしてＷＦ₆ガスを用いて、ＣＶＤ法により、層間絶縁膜３の上面およびコンタクトホール２３ａの内部において窒化チタン膜２５上にタングステン膜（不図示）を堆積する。上述したようにバリアメタルの段切れが発生していないことで、コンタクトホール２３ａの内壁の全面が最表面の窒化チタン膜２５で覆われているため、実施の形態１と同様にチタン膜２４や半導体基板１はＷＦ₆ガスに曝されない。コンタクトホール２３ａの底部コーナー近傍において窒化チタン膜２５の上面２５ａに、実施の形態１（図３参照）と同様に窒化チタン膜２５を貫通しない深さの凹み（不図示）が生じてもよい。

【0059】

その後、実施の形態１と同様に、タングステン膜、窒化チタン膜２５およびチタン膜２４のコンタクトプラグとなる部分をコンタクトホール２３ａの内部に残すエッチング工程以降の工程を順に行うことで、半導体装置が完成する。

【0060】

以上、説明したように、実施の形態２によれば、コンタクトホールの形成時のオーバーエッチングによるコンタクトホールの底部での半導体基板のエッチング量を小さくして、半導体基板のおもてに形成されてコンタクトホールの底部を構成する凹部の深さを例えば１０ｎｍ以下程度と浅くすることで、実施の形態１と同様の効果を得ることができる。

【0061】

（実験例）
ＲＴＡによるバリアメタルの段切れの発生の有無を検証した。図１２は、実験例のＲＴＡ後のコンタクトホールの底部コーナー近傍を観察した状態を模式的に示す断面図である。これらの試料について、コンタクトホール３３ａの内壁に沿ってチタン（Ｔｉ）膜３４および窒化チタン（ＴｉＮ）膜３５をこの順に堆積してなるバリアメタルを形成した後、ＲＴＡによってチタン膜３４をシリサイド化してチタンシリサイド（Ｔｉシリサイド）膜３６を形成した３つの試料をそれぞれ図１２（ａ）～１２（c）に示す。これらの試料は、コンタクトホール３３ａの形成時のオーバーエッチングにより半導体基板３１のおもて面３１ｂに形成されてコンタクトホール３３ａの底部を構成する凹部３１ａを略同じ深さとし、かつチタン膜３４を略同じ厚さとして、窒化チタン膜３５を異なる厚さで堆積している。

【0062】

図１２では、ＲＴＡ後に凹部３１ａの底部（コンタクトホール３３ａの底部）上における窒化チタン膜３５の上面３５ａ（以下、ＴｉＮ上面とする）の高さ位置について、半導体基板３１のおもて面３１ｂと層間絶縁膜３３との界面（以下、Ｓｉ界面とする）を基準（＝０）として、Ｓｉ界面よりも下方に位置する場合を負（ＴｉＮ上面－Ｓｉ界面＜０：図１２（ａ））とし、Ｓｉ界面と同じ高さ位置である場合をゼロ（ＴｉＮ上面－Ｓｉ界面＝０：図１２（ｂ））とし、Ｓｉ界面よりも上方に位置する場合を正（ＴｉＮ上面－Ｓｉ界面＞０：図１２（ｃ））としている。図１２（ｃ）の試料が上述した実施の形態１，２にかかる半導体装置の製造方法（図４～１１参照）に相当する。

【0063】

図１２（ａ），１２（ｂ）に示す結果より、ＴｉＮ上面－Ｓｉ界面≦０である場合、Ｓｉ界面の高さ位置近傍４１ａ，４１ｂでバリアメタル（チタン膜３４および窒化チタン膜３５）に亀裂が入り、バリアメタルの段切れが発生することが確認された。また、ＴｉＮ上面が下方に移動するほどバリアメタルの亀裂が大きくなり（図１２（ｂ））、その後、ＣＶＤによってコンタクトホール３３ａ内にタングステン膜を埋め込んだときにチタン膜３４がエッチングされることが確認された。一方、図１２（ｃ）に示す結果より、ＴｉＮ上面－Ｓｉ界面＞０であれば、Ｓｉ界面の高さ位置近傍４１ｃにおいてもバリアメタルはつながっており、バリアメタルの段切れが発生しないことが確認された。

【0064】

（従来例）
比較として、上記特許文献１に相当する従来の半導体装置（以下、従来例とする）の製造方法について説明する。図１３～１７は、従来の半導体装置の製造途中の状態を示す断面図である。図１３～１７には、層間絶縁膜１０３のコンタクトホール１０３ａ付近を拡大して示す。また、図１３～１７では、チタン膜１０４を太線で示す。まず、図１３に示すように、シリコンを半導体材料とする半導体基板１０１のおもて面１０１ｂ側に所定の素子構造（不図示）を形成する。次に、半導体基板１０１のおもて面１０１ｂの全面に、ＢＰＳＧ等の層間絶縁膜１０３を形成して、層間絶縁膜１０３によって所定の素子構造を覆う。

【0065】

例えば、所定の素子構造としてＭＯＳゲート構造を形成した場合、半導体基板１０１のおもて面１０１ｂ上にゲート絶縁膜となる酸化膜１０２を介して層間絶縁膜１０３が形成され、層間絶縁膜１０３によってゲート電極（不図示）が覆われる。次に、フォトリソグラフィおよびドライエッチングにより、深さ方向に層間絶縁膜１０３の表面（上面）から層間絶縁膜１０３および酸化膜１０２を貫通して半導体基板１０１に達するコンタクトホール１０３ａを形成する。このとき、層間絶縁膜１０３および酸化膜１０２の総厚さよりも深くオーバーエッチングして、コンタクトホール１０３ａを層間絶縁膜１０３および酸化膜１０２を確実に貫通させて半導体基板１０１のおもて面１０１ｂに到達させる。

【0066】

次に、図１４に示すように、コンタクトホール１０３ａの側壁（層間絶縁膜１０３および酸化膜１０２の側面）、半導体基板１０１のコンタクトホール１０３ａに露出してコンタクトホール１０３ａの底部を構成する部分の表面上、および層間絶縁膜１０３の上面に沿って、チタン膜１０４および窒化チタン膜１０５をこの順に堆積する。チタン膜１０４および窒化チタン膜１０５は、それぞれバリアメタルとしての機能が得られる程度の一般的な所定厚さを有する。次に、図１５に示すように、ＲＴＡによりチタン膜１０４をシリサイド化して、コンタクトホール１０３ａの内部において半導体基板１０１のおもて面１０１ｂの表面領域にチタンシリサイド膜１０６を形成する。

【0067】

次に、図１６，１７に示すように、ソースガスとしてＷＦ₆ガスを用いて、ＣＶＤ法によりタングステン膜１０７を堆積して、タングステン膜１０７でコンタクトホール１０３ａを埋め込む。これによって、コンタクトホール１０３ａの内部において窒化チタン膜１０５の上にタングステン膜１０７が埋め込まれる。次に、タングステン膜１０７、窒化チタン膜１０５およびチタン膜１０４をエッチバックして、コンタクトプラグ１０８となる部分をコンタクトホール１０３ａの内部に残す。その後、層間絶縁膜１０３の上面およびコンタクトプラグ１０８の上面にアルミニウムを含む表面電極（不図示）を形成することで、従来例が完成する。

【0068】

この従来例や上記特許文献１では、次の問題が起きることが発明者の鋭意研究により判明した。コンタクトホール１０３ａの形成時、コンタクトホール１０３ａを層間絶縁膜１０３および酸化膜１０２を確実に貫通させて半導体基板１０１のおもて面１０１ｂに到達させるために、層間絶縁膜１０３および酸化膜１０２の総厚さよりも深くオーバーエッチングする。または、コンタクトホール１０３ａの形成時に半導体基板１０１に生じたエッチングダメージを除去するために、半導体基板１０１のコンタクトホール１０３ａに露出する部分をさらにエッチングする。

【0069】

コンタクトホール１０３ａの形成時のオーバーエッチングまたはコンタクトホール１０３ａの形成時に生じたエッチングダメージを除去するためのエッチングによって、コンタクトホール１０３ａに露出する部分で半導体基板１０１がエッチングされ、半導体基板１０１のおもて面１０１ｂに所定深さｄ１０１の凹部１０１ａが形成される。半導体基板１０１のおもて面１０１ｂは、凹部１０１ａにおいて半導体基板１０１の裏面側（下方）へ凹んだ状態となっている。半導体基板１０１のおもて面１０１ｂの凹部１０１ａは、コンタクトホール１０３ａの底部を構成する。

【0070】

半導体ウェハ面内でエッチングレート（エッチング深さ）にばらつきがあるため、すべてのコンタクトホール１０３ａで層間絶縁膜１０３および酸化膜１０２を確実に貫通させると、一般的に半導体基板１０１のおもて面１０１ｂの凹部１０１ａの深さｄ１０１は２０ｎｍを超える。このため、チタン膜１０４のシリサイド化のためのＲＴＡによって窒化チタン膜１０５が下方へ移動（沈下）することで、コンタクトホール１０３ａの底部上における窒化チタン膜１０５の上面１０５ａが半導体基板１０１のおもて面１０１ｂよりも下方へ低い位置に移動することが確認された。

【0071】

ＲＴＡによって窒化チタン膜１０５が沈下するのは、チタン膜１０４が半導体基板１０１とのシリサイド反応によって半導体基板１０１に食われた厚さ（シリサイド化した厚さ）分だけ、凹部１０１ａの底部（コンタクトホール１０３ａの底部）上の部分でチタン膜１０４の体積が減少するからである。ここでは、半導体基板１０１のおもて面１０１ｂの凹部１０１ａの底部上における窒化チタン膜１０５の上面１０５ａが、ＲＴＡ前（図１４）に半導体基板１０１のおもて面１０１ｂと同じ高さ位置であり、ＲＴＡ後（図１５）に深さｄ１１１だけ下方へ低い位置に移動した状態を示している。

【0072】

具体的には、チタン膜１０４は、ＲＴＡによってシリサイド化され、凹部１０１ａの底部上において、体積が減少した分だけ厚さが薄くなって下方へ後退するか、または消失する。また、チタン膜１０４は、凹部１０１ａの側壁においても半導体基板１０１とシリサイド反応し、凹部１０１ａの側壁と直交して凹部１０１ａの中心から離れる横方向にも後退する。窒化チタン膜１０５は、ＲＴＡによる凹部１０１ａの底部上でのチタン膜１０４の後退に伴って、凹部１０１ａの底部上の部分で厚さを維持したまま下方（層間絶縁膜１０３および酸化膜１０２の側面に沿って堆積されたバリアメタルから離れる方向）へ移動（沈下）する。

【0073】

層間絶縁膜１０３および酸化膜１０２上のチタン膜１０４はシリサイド化しないため、層間絶縁膜１０３および酸化膜１０２上のバリアメタル（チタン膜１０４および窒化チタン膜１０５）は移動せず、ＲＴＡ後もＲＴＡ前と同じ位置を維持する。チタン膜１０４のシリサイド化のためのＲＴＡによって半導体基板１０１の凹部１０１ａの底部上のバリアメタルのみが移動するため、層間絶縁膜１０３および酸化膜１０２の側面に沿って堆積されたバリアメタルと、半導体基板１０１の凹部１０１ａの内壁に沿って堆積されたバリアメタルと、の間に亀裂が入り、バリアメタルの段切れ（分断）が発生する。

【0074】

凹部１０１ａの内壁に沿って堆積されたチタン膜１０４がすべてシリサイド化された場合、チタン膜１０４の段切れとは、チタン膜１０４とチタンシリサイド膜１０６とが分断されたことを意味する。その後、ＣＶＤ法によりコンタクトホール１０３ａにタングステン膜１０７を埋め込む際にソースガスとして用いるＷＦ₆ガスがバリアメタルの段切れ箇所１１１から侵入し、ＷＦ₆ガスによってチタン膜１０４が段切れ箇所１１１に露出する端部（分断面）からエッチングされていく（図１６参照）。また、ＷＦ₆ガスによってバリアメタルの段切れ箇所１１１から半導体基板１０１がエッチングされる（不図示）。

【0075】

上述したように、ＣＶＤ法によるタングステン膜１０７の堆積時に生じるＷＦ₆ガスによるチタン膜１０４のエッチングの反応式は、ＷＦ₆（ガス）＋３Ｔｉ（チタン膜１０４）→２Ｗ（タングステン膜１０７）＋３ＴｉＦ₄（ガス）である。チタン膜１０４は、ＴｉＦ₄ガスに変換されてＣＶＤ装置のチャンバー（処理炉）外へ排出される。チタン膜１０４がエッチングされると、層間絶縁膜１０３および酸化膜１０２と窒化チタン膜１０５との間にボイド（空洞）１１２が発生する（図１６，１７参照）。図１７には、ボイド１１２が発生したコンタクトプラグ１０８を観察した状態を模式的に示している。

【0076】

層間絶縁膜１０３および酸化膜１０２と窒化チタン膜１０５との間にボイド１１２が発生すると、窒化チタン膜１０５が段切れ箇所１１１からコンタクトホール１０３ａの中心側へ捲れ上がってしまい、コンタクトホール１０３ａにタングステン膜１０７を十分に埋め込むことができない。これによって、コンタクトプラグ１０８と半導体基板１０１との接触面積が小さくなるため、コンタクトプラグ１０８と半導体基板１０１とのコンタクト抵抗（接触抵抗）が高くなるか、またはコンタクトプラグ１０８と半導体基板１０１とを接続できないなど、コンタクトプラグ１０８の埋込不良が起きる。

【0077】

例えばＣＶＤ法によるタングステン膜１０７の堆積時に処理炉にＷＦ₆ガスを流入する前にＳｉＨ₄ガスを流入して、窒化チタン膜１０５の表面にＳｉＨ₄ガスを蒸着させることで、その後流入されたＷＦ₆ガスがバリアメタルの段切れ箇所１１１へ侵入しなくなり、チタン膜１０４のエッチングが防止されるが、ＳｉＨ₄ガスを長時間流入する工程が増えてスループットが低下する。上記特許文献２では、タングステン膜を堆積する前にチタン膜を改質することで、ＷＦ₆ガスによってチタン膜がエッチングされることを防止しているが、バリアメタルの段切れを防止する方法については言及されていない。

【0078】

一方、上述したように、実施例（図１２（ｃ）参照）においては、ＴｉＮ上面－Ｓｉ界面＞０とすることで、Ｓｉ界面（半導体基板３１のおもて面３１ｂと層間絶縁膜３３との界面）の高さ位置近傍４１ｃにおいてもバリアメタルはつながっており、バリアメタルの段切れが発生しない。このようにバリアメタルの段切れを防止することで、コンタクトプラグの埋込不良を防止することができる。

【0079】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能であり、コンタクトプラグを備えた様々な半導体装置に適用可能である。このため、本発明は、例えば、トレンチゲート構造に代えてプレーナゲート構造に適用してもよいし、ＩＧＢＴに代えてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）に適用してもよい。また、本発明は、半導体基板のおもて面のみに主電極となる表（ひょう）面電極を有する横型半導体装置にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0080】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0081】

１，３１ 半導体基板
１ａ，２１ａ，３１ａ 半導体基板のおもて面の凹部
１ｂ，３１ｂ 半導体基板のおもて面
２ 酸化膜
３，３３ 層間絶縁膜
３ａ，２３ａ，３３ａ 層間絶縁膜のコンタクトホール
４，２４，３４ チタン膜
５，２５．３５ 窒化チタン膜
５ａ，２５ａ，３５ａ 窒化チタン膜の上面
５ｂ 窒化チタン膜の上面の凹み
６，２６，３６ チタンシリサイド膜
７ タングステン膜
８ コンタクトプラグ
９ エミッタ電極
１０ 半導体装置
１１ ｎ^-型ドリフト領域
１２ ｐ型ベース領域
１３ ｎ⁺型エミッタ領域
１４ ゲートトレンチ
１５ ゲート絶縁膜
１６ ゲート電極
１７ ｎ型ＦＳ領域
１８ ｐ⁺型コレクタ領域
１９ コレクタ電極
２０ ｐ⁺⁺型コンタクト領域
ｔ１，ｔ２１ 半導体基板のおもて面から上方にコンタクトホールの底部（凹部の底部）上における窒化チタン膜の上面までの高さ
ｄ１，ｄ２１ 半導体基板のおもて面の凹部の深さ
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】