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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024079334
(43)【公開日】2024-06-11
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240604BHJP
H01L 21/336 20060101ALI20240604BHJP
H01L 29/12 20060101ALI20240604BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652S
H01L29/78 658A
H01L29/78 658E
H01L29/78 657D
H01L29/78 652C
H01L29/78 652D
H01L29/78 652T
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022192214
(22)【出願日】2022-11-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】岩橋 智
(72)【発明者】
【氏名】小林 純
(72)【発明者】
【氏名】牧 和慶
(57)【要約】
【課題】新規な構成の半導体装置を提供する。
【解決手段】素子構造（４１）が、半導体層（２２）の第１面（３３）に形成された第２導電型のボディ領域（２４）と、ボディ領域（２４）の表面部に形成された第１導電型の第１領域（２５）とを含み、スーパージャンクション構造（４２）が、半導体層内に一方向に等間隔を空けて形成され、半導体層（２２）の厚さ方向に延びる複数の第２導電型のコラム層（２３）を含み、ボディ領域（２４）の一方向の配置間隔であるボディ領域間ピッチ（Ｐ２）と、コラム層（２３）の一方向の配置間隔であるコラム層間ピッチ（Ｐ１）とが異なる。
【選択図】図３
【解決手段】素子構造（４１）が、半導体層（２２）の第１面（３３）に形成された第２導電型のボディ領域（２４）と、ボディ領域（２４）の表面部に形成された第１導電型の第１領域（２５）とを含み、スーパージャンクション構造（４２）が、半導体層内に一方向に等間隔を空けて形成され、半導体層（２２）の厚さ方向に延びる複数の第２導電型のコラム層（２３）を含み、ボディ領域（２４）の一方向の配置間隔であるボディ領域間ピッチ（Ｐ２）と、コラム層（２３）の一方向の配置間隔であるコラム層間ピッチ（Ｐ１）とが異なる。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１面およびその反対側の第２面を有する第１導電型の半導体層と、
前記半導体層の前記第１面に一方向に等間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記素子構造が、前記半導体層の前記第１面に形成された第２導電型のボディ領域と、前記ボディ領域の表面部に形成された第１導電型の第１領域とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に等間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム層を含み、
前記ボディ領域の前記一方向の配置間隔であるボディ領域間ピッチと、前記コラム層の前記一方向の配置間隔であるコラム層間ピッチとが異なる、半導体装置。
前記半導体層の前記第１面に一方向に等間隔を空けて形成された複数の素子構造と、
前記半導体層内に形成されたスーパージャンクション構造とを含み、
前記素子構造が、前記半導体層の前記第１面に形成された第２導電型のボディ領域と、前記ボディ領域の表面部に形成された第１導電型の第１領域とを含み、
前記スーパージャンクション構造が、前記半導体層内に前記一方向に等間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム層を含み、
前記ボディ領域の前記一方向の配置間隔であるボディ領域間ピッチと、前記コラム層の前記一方向の配置間隔であるコラム層間ピッチとが異なる、半導体装置。
【請求項2】
前記ボディ領域間ピッチが、前記コラム層間ピッチよりも短い、請求項１に記載の半導体装置。
【請求項3】
前記ボディ領域間ピッチが、前記コラム層間ピッチよりも長い、請求項１に記載の半導体装置。
【請求項4】
前記複数のコラム層は、前記ボディ領域の下方に当該ボディ領域と接するように配置されているコラム層を含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記コラム層の前記一方向の長さであるコラム層幅と、前記ボディ領域の前記一方向の長さであるボディ領域幅が異なる、請求項１～３のいずれか一項に記載の半導体装置。
【請求項6】
前記コラム層幅が、前記ボディ領域幅よりも小さい、請求項５に記載の半導体装置。
【請求項7】
前記コラム層幅が、前記ボディ領域幅よりも大きい、請求項５に記載の半導体装置。
【請求項8】
前記半導体層の前記第１面上に配置され、前記第１領域および前記ボディ領域に電気的に接続された第１電極を含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項9】
前記半導体層の前記第１面に形成され、前記一方向に隣接する２つの前記ボディ領域に跨るように配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを含む、請求項１～３のいずれか一項に記載の半導体装置。
前記ゲート絶縁膜上に形成されたゲート電極とを含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項10】
前記ゲート電極は、平面視において、前記一方向に延びる第１部分と、前記一方向に直交する方向に延びる第２部分と、前記第１部分と前記第２部分とが交差する交差部とを含む、請求項９に記載の半導体装置。
【請求項11】
前記半導体層の前記第１面に形成され、前記一方向に隣接する２つの前記ボディ領域に跨るように配置された絶縁膜を含み、
前記絶縁膜は、前記一方向に前記ボディ領域を挟んで交互に形成された第１絶縁膜と第２絶縁膜とを含み、
前記第１絶縁膜上にゲート電極が形成されており、
前記第２絶縁膜上に前記第１電極に電気的に接続されたダミーゲート電極が形成されている、請求項１～３のいずれか一項に記載の半導体装置。
前記絶縁膜は、前記一方向に前記ボディ領域を挟んで交互に形成された第１絶縁膜と第２絶縁膜とを含み、
前記第１絶縁膜上にゲート電極が形成されており、
前記第２絶縁膜上に前記第１電極に電気的に接続されたダミーゲート電極が形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項12】
前記ゲート電極は、平面視において、前記一方向に直交する方向に延びる帯状であり、
ダミーゲート電極は、平面視において、前記一方向に直交する方向に延びる帯状である、請求項１１に記載の半導体装置。
ダミーゲート電極は、平面視において、前記一方向に直交する方向に延びる帯状である、請求項１１に記載の半導体装置。
【請求項13】
前記コラム層は、前記半導体層の厚さ方向において凸部および凹部を複数回繰り返すことによって形成された凹凸側面を有する、請求項１～３のいずれか一項に記載の半導体装置。
【請求項14】
前記素子構造は、プレーナゲート構造を含む、請求項１～３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、ＭＯＳＦＥＴを開示している。当該ＭＯＳＦＥＴでは、ｎ＋型の不純物が含有された半導体基板と、ｐ型の不純物が含有されたベース層との間にスーパージャンクション構造が設けられている。スーパージャンクション構造は、ｎ型の不純物が含有された第１半導体層と、ｐ型の不純物が含有された第２半導体層とが、半導体基板とベース層とが対向する方向と交差する方向に交互に繰り返し配置されて構成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００６－２６１５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態の目的は、新規な構成の半導体装置を提供することである。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係る半導体装置は、第１面およびその反対側の第２面を有する第１導電型の半導体層と、前記半導体層の前記第１面に一方向に等間隔を空けて形成された複数の素子構造と、前記半導体層内に形成されたスーパージャンクション構造とを含み、前記素子構造が、前記半導体層の前記第１面に形成された第２導電型のボディ領域と、前記ボディ層の表面部に形成された第１導電型の第１領域とを含み、前記スーパージャンクション構造が、前記半導体層内に前記一方向に等間隔を空けて形成され、前記半導体層の厚さ方向に延びる複数の第２導電型のコラム層を含み、前記ボディ領域の前記一方向の配置間隔であるボディ領域間ピッチと、前記コラム層の前記一方向の配置間隔であるコラム層間ピッチとが異なる、半導体装置を提供する。
【0006】
この構成では、新規な構成の半導体装置が得られる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、本開示の実施形態を、添付図面を参照して詳細に説明する。
【0009】
【0010】
半導体装置Ａ１は、平面視において四角形状を有している。半導体装置Ａ１には、たとえばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。
【0011】
半導体装置Ａ１の表面には、電極膜１が形成されている。電極膜１は、半導体装置Ａ１の表面のほぼ全体を覆っている。電極膜１は、この実施形態では、ソース電極膜２と、ゲート電極膜３とを含む。この実施形態では、ソース電極膜２が、特許請求の範囲に記載の「第１電極」の一例である。
【0012】
ソース電極膜２は、半導体装置Ａ１のアクティブ領域４を覆うように形成されている。アクティブ領域４は、たとえば、後述する素子構造（ＭＯＳ構造）４１およびスーパージャンクション構造４２が形成された領域である。
【0013】
ソース電極膜２は、アクティブ領域４のほぼ全体に形成されている。ソース電極膜２には、平面視において選択的に凹部５が形成されている。この実施形態では、半導体装置Ａ１の１つの角部に凹部５が形成されている。
【0014】
ゲート電極膜３は、アクティブ領域４を取り囲む半導体装置Ａ１の外周領域６に形成されている。ゲート電極膜３は、平面視においてソース電極膜２の凹部５内に形成されたパッド部７と、このパッド部７から半導体装置Ａ１の辺に沿って延びるフィンガー部８とを一体的に含む。
【0015】
フィンガー部８は、この実施形態では、ソース電極膜２を取り囲む閉環状に形成されている。むろん、フィンガー部８は、閉環状である必要はない。たとえば、フィンガー部８は、半導体装置Ａ１の互いに対向する２辺（たとえば、図１における上下の辺）に沿って平行に延び、半導体装置Ａ１の角部に終端を有していてもよい。
【0016】
電極膜１の一部は、半導体装置Ａ１の表面に形成されたパッシベーション膜９によって覆われている。パッシベーション膜９は、ソース電極膜２およびゲート電極膜３を一括して覆っており、これらの電極膜１の一部を露出させる複数の開口１０，１１を有している。図１では、ソース電極膜２の一部、ゲート電極膜３のパッド部７の一部およびフィンガー部８が破線で示されており、この破線部がパッシベーション膜９で覆われた部分である。
【0017】
ソース電極膜２の一部は、第１パッド開口１０からソースパッド１２として露出しており、ゲート電極膜３の一部（パッド部７）は、第２パッド開口１１からゲートパッド１３として露出している。各パッド１２，１３には、半導体装置Ａ１をパッケージングする際に、ボンディングワイヤなどの接合材が接合されてもよい。
【0018】
図２は、図１の二点鎖線ＩＩで囲まれた領域の拡大図である。図２では、理解の便宜上、ゲート電極２８の一部にハッチングを付している（ただし、明瞭化のため、ボディ領域２４に対向するゲート電極２８の部分にはハッチングを付していない）。
【0019】
図３は、図２のＩＩＩ－ＩＩＩ線に沿う断面図である。説明の便宜上、互いに直交する３つの方向を、Ｘ方向、Ｙ方向、Ｚ方向と定義する。Ｚ方向は、半導体装置Ａ１の厚さ方向である。Ｘ方向は、半導体装置Ａ１の平面図（図２参照）における左右方向である。Ｙ方向は、半導体装置Ａ１の平面図（図２参照）における上下方向である。
【0020】
半導体装置Ａ１は、半導体基板２１と、エピタキシャル層２２と、コラム層２３と、ボディ領域２４と、ソース領域２５と、ボディコンタクト領域２６と、ゲート絶縁膜２７と、ゲート電極２８と、層間絶縁膜２９とを含んでいてもよい。この実施形態では、エピタキシャル層２２およびソース領域２５が、それぞれ、特許請求の範囲に記載の「半導体層」および「第１領域」の一例である。
【0021】
半導体基板２１は、この実施形態では、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。その他、ＳｉＣ基板、ＧａＮ基板など、一般的にトランジスタに採用される基板であってもよい。ｎ＋型の半導体基板２１は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。
【0022】
ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）などを適用できる。また、ｎ＋型の半導体基板２１の不純物濃度は、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度であってもよい。半導体基板２１は、第１面３０およびその反対側の第２面３１を有している。
【0023】
エピタキシャル層２２は、たとえば、ｎ＋型の半導体基板２１上に、ｎ型不純物を注入しながらエピタキシャル成長されたｎ－型の層であってもよい。ｎ型不純物の例は、前述のとおりである。また、ｎ－型のエピタキシャル層２２の不純物濃度は、ｎ＋型の半導体基板２１よりも低く、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１７ｃｍ－３程度であってもよい。また、エピタキシャル層２２におけるｎ－型の領域は、ｎ－型のドリフト領域３２と称してもよい。
【0024】
エピタキシャル層２２（ドリフト領域３２）は、第１面３３およびその反対側の第２面３４を有している。第１面３３は、後述する素子構造４１が形成される面であり、素子主面と称してもよい。第２面３４は、半導体基板２１の第１面３０に接する面である。
【0025】
コラム層２３は、エピタキシャル層２２に対してｐ型不純物をイオン注入することによって形成されたｐ型の半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用できる。また、コラム層２３の不純物濃度は、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１８ｃｍ－３程度であってもよい。
【0026】
コラム層２３は、図２および図３に示すように、エピタキシャル層２２内に複数形成されている。各コラム層２３は、図３に示すように、Ｚ方向に延びており、たとえば、エピタキシャル層２２の上部からＺ方向におけるエピタキシャル層２２の中央部を越えて延びている。
【0027】
各コラム層２３は、図２に示すように、平面視においてＹ方向に延びた帯状を有している。また、各コラム層２３のＺ方向に沿う側面３５は、Ｚ方向に沿って凸部３６および凹部３７が複数回繰り返され、周期的に起伏した凹凸面となっている。この凹凸３６，３７の数は、通常、後述するｎ型半導体層６３（図４Ａおよび図４Ｂ）の段数とほぼ一致する。コラム層２３のＸ方向幅（凸部３６のＸ方向長さ）は、２μｍ～３μｍ程度であってもよい。
【0028】
【0029】
コラム層２３のＸ方向の配置間隔をコラム層間ピッチＰ１ということにする。コラム層間ピッチＰ１は、Ｘ方向に隣接する２つのコラム層２３の幅中心間距離である。具体的には、コラム層間ピッチＰ１は、Ｘ方向に隣接する２つのコラム層２３のうちの一方のコラム層２３の幅中心（Ｘ方向の長さ中心）から、他方のコラム層２３の幅中心（Ｘ方向の長さ中心）までの距離である。コラム層間ピッチＰ１は、この実施形態では、７μｍである。
【0030】
エピタキシャル層２２内に複数のコラム層２３が形成されることによって、エピタキシャル層２２内にスーパージャンクション構造４２が形成されている。つまり、スーパージャンクション構造４２は、ｐ型のコラム層２３とｎ－型のエピタキシャル層２２とが、エピタキシャル層２２の厚さ方向（Ｚ方向）に直交する方向（本実施形態ではＸ方向）に交互に繰り返し配置されることによって構成されている。
【0031】
ボディ領域２４は、エピタキシャル層２２の表面部に複数形成されている。この実施形態では、ボディ領域２４は、平面視でＹ方向に長い四角形状である。この実施形態では、ボディ領域２４は、平面視において、Ｘ方向およびＹ方向に間隔を空けて行列状に配置されている。ボディ領域２４のＸ方向の配置間隔をボディ領域間ピッチＰ２ということにする。
【0032】
ボディ領域間ピッチＰ２は、Ｘ方向に隣接する２つのボディ領域２４の幅中心間距離である。具体的には、ボディ領域間ピッチＰ２は、Ｘ方向に隣接する２つのボディ領域２４のうちの一方のボディ領域２４の幅中心（Ｘ方向の長さ中心）から、他方のボディ領域２４の幅中心（Ｘ方向の長さ中心）までの距離である。
【0033】
ボディ領域間ピッチＰ２は、コラム層間ピッチＰ１と異なる。第１実施形態では、ボディ領域間ピッチＰ２は、コラム層間ピッチＰ１よりも短い。第１実施形態では、ボディ領域間ピッチＰ２は、コラム層間ピッチＰ１の１／２の長さである。言い換えれば、コラム層間ピッチＰ１に対するボディ領域間ピッチＰ２の比Ｐ２／Ｐ１は、１／２である。
【0034】
より具体的には、第１実施形態では、コラム層間ピッチＰ１が７μｍであるのに対し、ボディ領域間ピッチＰ２は、３．５μｍである。なお、ボディ領域間ピッチＰ２がコラム層間ピッチＰ１よりも短い場合、コラム層間ピッチＰ１に対するボディ領域間ピッチＰ２の比Ｐ２／Ｐ１は、１／２以外の値であってもよい。
【0035】
ボディ領域２４は、ｎ－型のエピタキシャル層２２に対してｐ型不純物をイオン注入することによって形成されたｐ型の半導体層であってもよい。ｐ型不純物の例は、前述のとおりである。また、ボディ領域２４の不純物濃度は、たとえば、１．０×１０１５ｃｍ－３～１．０×１０１９ｃｍ－３程度であり、コラム層２３の不純物濃度と同じであってもよい。
【0036】
第１実施形態では、ボディ領域２４のＸ方向幅（ボディ領域幅）Ｗ２は、コラム層２３のＸ方向幅（コラム層幅）Ｗ１よりも若干大きい。言い換えれば、コラム層２３のＸ方向幅Ｗ１は、ボディ領域２４のＸ方向幅Ｗ２よりも若干小さい。
【0037】
なお、ボディ領域２４のＸ方向幅Ｗ２は、コラム層２３のＸ方向幅Ｗ１よりも小さくてもよく、コラム層２３のＸ方向幅Ｗ１と等しくてもよい。
【0038】
各ボディ領域２４は、図３に示すように、ドリフト領域３２との界面（ｐｎ接合面）に寄生ダイオード３８（ボディダイオード）を形成している。
【0039】
ソース領域２５は、各ボディ領域２４の内方領域に形成されている。ソース領域２５は、当該内方領域において、ボディ領域２４の表面部に選択的に形成されている。ソース領域２５は、ボディ領域２４にｎ型不純物を選択的にイオン注入することによって形成されていてもよい。ｎ型不純物の例は、前述のとおりである。また、ソース領域２５の不純物濃度は、ドリフト領域３２よりも高く、たとえば、１．０×１０１８ｃｍ－３～５．０×１０２０ｃｍ－３程度であってもよい。
【0040】
ソース領域２５は、平面視で四角環状であり、ボディ領域２４の周縁（ボディ領域２４とドリフト領域３２との境界）から所定距離だけ内側に離れている。これにより、ドリフト領域３２およびボディ領域２４などを含むエピタキシャル層２２の表面部において、ソース領域２５とドリフト領域３２との間には、ボディ領域２４の表面部が介在している。この介在している表面部が、ゲート電極２８に適切な電圧が印加されたときにチャネルが形成されるチャネル領域３９である。
【0041】
ボディコンタクト領域２６は、平面視がＹ方向に長い四角形状であり、ボディ領域２４の表面部に選択的に形成されている。ボディコンタクト領域２６は、ソース領域２５を通過してボディ領域２４に達するようにエピタキシャル層２２の第２面３４に向かって延びている。ボディコンタクト領域２６は、ボディ領域２４にｐ型不純物を選択的にイオン注入することによって形成されていてもよい。ｐ型不純物の例は、前述のとおりである。また、ボディコンタクト領域２６の不純物濃度は、ボディ領域２４よりも高く、たとえば、５．０×１０１７ｃｍ－３～１．０×１０１９ｃｍ－３程度であってもよい。
【0042】
そして、ボディ領域２４、ソース領域２５およびボディコンタクト領域２６によって、ＭＩＳＦＥＴの素子構造４１（単位セル）が構成されている。
【0043】
この実施形態では、平面視において、Ｘ方向に並んで配置された複数のボディ領域列に対して、１列おきにコラム層２３が配置されている。コラム層２３が配置されているボディ領域列においては、当該ボディ領域２４に含まれる複数のボディ領域２４の下部は、コラム層２３の上部に接続されている。つまり、コラム層２３は、ボディ領域２４の下方に当該ボディ領域２４と接するように配置されているコラム層２３を含む。
【0044】
ゲート絶縁膜２７は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。また、ゲート電極２８は、不純物を注入して形成されたポリシリコンからなっていてもよい。ゲート絶縁膜２７がシリコン酸化膜からなる場合、ＭＩＳＦＥＴは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称してもよい。
【0045】
ゲート絶縁膜２７は、少なくともボディ領域２４の表面を覆っている。この実施形態では、ゲート絶縁膜２７は、ソース領域２５の表面の一部、チャネル領域３９およびドリフト領域３２の表面を覆っている。より端的には、ゲート絶縁膜２７は、各素子構造４１のボディコンタクト領域２６およびボディコンタクト領域２６に連なるソース領域２５の一部に開口を有するパターンで形成されている。
【0046】
ゲート絶縁膜２７は、ゲート電極２８とエピタキシャル層２２との間に介在されている。これにより、ゲート電極２８は、ゲート絶縁膜２７を介してチャネル領域３９に対向している。ゲート電極２８は、ゲート絶縁膜２７とほぼ同じパターンに形成されており、これにより、プレーナゲート構造が構成されている。また、ゲート絶縁膜２７は、たとえば、３００Å～７００Åの厚さを有していてもよい。
【0047】
また、この実施形態では、ゲート電極２８は、図２および図３に示すように、格子パターンで形成されている。より具体的には、ゲート電極２８は、Ｘ方向に延びる第１部分５１と、Ｘ方向に直交するＹ方向に延びる第２部分５２と、第１部分５１と第２部分５２とが交差する交差部５３とを含んでいる。
【0048】
層間絶縁膜２９は、エピタキシャル層２２上に形成されている。層間絶縁膜２９は、ゲート電極２８を覆っている。層間絶縁膜２９は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなっていてもよい。
【0049】
層間絶縁膜２９には、ＭＩＳＦＥＴのボディコンタクト領域２６およびソース領域２５を露出させるコンタクト孔５４が形成されている。コンタクト孔５４は、層間絶縁膜２９およびゲート絶縁膜２７を貫通している。
【0050】
層間絶縁膜２９上には、前述の電極膜１が形成されている。電極膜１は、アルミニウムその他の金属からなっていてもよい。図３にはソース電極膜２が示されている。なお、ソース電極膜２は、単にソース電極と称してもよい。
【0051】
ソース電極膜２は、図２に示すように、コンタクト孔５４内でボディコンタクト領域２６およびソース領域２５に接続されている。なお、ゲート電極膜３は、図示しない位置において、ゲート電極２８に接続されている。
【0052】
半導体基板２１の第２面３１には、ドレイン電極５５が形成されている。ドレイン電極５５は、アルミニウムその他の金属からなっていてもよい。ドレイン電極５５は、半導体基板２１を介してドリフト領域３２に電気的に接続されている。
【0053】
この実施形態では、コンタクト孔５４のＸ方向の長さ（コンタクト孔幅）Ｗ３は０．７μｍであり、Ｘ方向に隣接する２つのコンタクト孔５４の隙間間隔（コンタクト孔隙間間隔）Ｗ４は、２．８μｍである。また、この実施形態では、ゲート電極２８の第２部分５２のＸ方向の長さ（ゲート電極幅）Ｗ５は１．８μｍであり、Ｘ方向に隣接する２つの第２部分５２の隙間間隔（ゲート電極隙間間隔）Ｗ６は、１．７μｍである。
≪半導体装置Ａ１の製造方法≫
図４Ａ～図４Ｇは、半導体装置Ａ１の製造工程を工程順に示す図である。
≪半導体装置Ａ１の製造方法≫
図４Ａ～図４Ｇは、半導体装置Ａ１の製造工程を工程順に示す図である。
【0054】
半導体装置Ａ１を製造するには、まず、図４Ａを参照して、半導体基板１６上に、エピタキシャル成長によって初期ベース層６１が形成される。次に、初期ベース層６１の表面において、コラム層２３を形成すべき位置にｐ型不純物６２が選択的に注入される。
【0055】
次に、図４Ｂを参照して、初期ベース層６１の上に、コラム層２３を形成すべき位置にｐ型不純物６２を選択的に注入しながらｎ型半導体層６３を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のｎ型半導体層６３を積層させる。
【0056】
さらに、図４Ｃを参照して、ｐ型不純物を注入しないで、最上層のｎ型半導体層６４を積層させる。これにより、複数枚のｎ型半導体層６３，６４と初期ベース層６１とが一体化されて、エピタキシャル層２２（ドリフト領域３２）が形成される。
【0057】
次に、図４Ｄを参照して、アニール処理（１０００℃～１２００℃）を行うことによって、初期ベース層６１および複数枚のｎ型半導体層６３，６４のｐ型不純物をドライブ拡散させる。これにより、エピタキシャル層２２内に、コラム層２３が形成される。
【0058】
次に、図４Ｅを参照して、エピタキシャル層２２の表面部に選択的にｐ型不純物が注入されることによって、ボディ領域２４が形成される。複数のボディ領域２４のうち、コラム層２３の真上に配置されるボディ領域２４がコラム層２３に接続される。
【0059】
次に、ボディ領域２４の表面部に選択的にｎ型不純物が注入されることによって、ソース領域２５が形成される。次に、ボディ領域２４の表面部に選択的にｐ型不純物が注入されることによって、ボディコンタクト領域２６が形成される。
【0060】
次に、図４Ｆを参照して、エピタキシャル層２２上に、ゲート絶縁膜２７が形成される。ゲート絶縁膜２７は、半導体結晶表面の熱酸化によって酸化膜を成長させた後、当該酸化膜をパターニングすることによって形成されてもよい。
【0061】
次に、ゲート絶縁膜２７上にゲート電極２８が形成される。ゲート電極２８の形成は、たとえば、不純物を添加したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。次に、ゲート電極２８を覆うように、層間絶縁膜２９が形成される。次に、層間絶縁膜２９に、フォトリソグラフィによって、コンタクト孔５４が形成される。
【0062】
次に、図４Ｇを参照して、半導体基板２１が、第２面３１側から研削されて平坦化される。研削量は、特に制限されないが、たとえば、研削後の半導体基板２１が９０μｍ～３１０μｍの厚さとなるようにすることが好ましい。次に、層間絶縁膜２９上に、ソース電極膜２およびゲート電極膜３（図示せず）が形成される。次に、ソース電極膜２およびゲート電極膜３を覆うように、パッシベーション膜９（図示せず）が形成される。次に、パッシベーション膜９に、フォトリソグラフィによって、パッド開口１０，１１（図示せず）が形成される。
【0063】
この後、半導体基板１６の第２面３０にドレイン電極５５が形成されることによって、前述の半導体装置Ａ１を得ることができる。
≪半導体装置Ａ１の作用効果≫
まず、半導体装置Ａ１のＭＩＳＦＥＴの動作について説明する。ドレイン電極５５をソース電極膜２よりも高い電位に接続し、ゲート電極２８に閾値電圧以上の制御電圧を印加するとボディ領域２４（チャネル領域３９）に反転層（チャネル）が形成される。これにより、ソース領域２５とドリフト領域３２との間に電流経路が形成される。ゲート電極２８に制御電圧を印加しなければ、反転層が生じないから、ソース－ドレイン間の電流経路が遮断される。
≪半導体装置Ａ１の作用効果≫
まず、半導体装置Ａ１のＭＩＳＦＥＴの動作について説明する。ドレイン電極５５をソース電極膜２よりも高い電位に接続し、ゲート電極２８に閾値電圧以上の制御電圧を印加するとボディ領域２４（チャネル領域３９）に反転層（チャネル）が形成される。これにより、ソース領域２５とドリフト領域３２との間に電流経路が形成される。ゲート電極２８に制御電圧を印加しなければ、反転層が生じないから、ソース－ドレイン間の電流経路が遮断される。
【0064】
本実施形態では、コラム層間ピッチＰ１とボディ領域間ピッチＰ２とが異なっている。コラム層間ピッチＰ１は、ＭＩＳＦＥＴの耐圧特性への影響が大きい。一方、ボディ領域間ピッチＰ２は、ＭＩＳＦＥＴのオン抵抗特性およびスイッチング特性（ゲート層電荷量Ｑｇ）への影響が大きい。
【0065】
なお、ボディ領域間ピッチＰ２が、スイッチング特性への影響が大きい理由は次の通りである。ボディ領域間ピッチＰ２によってゲート－ドレイン間容量が変化する。ゲート－ドレイン間容量が変化すると、ミラー容量Ｑｇｄが変化し、スイッチング速度が変化する。具体的には、ゲート－ドレイン間容量が小さいほどミラー容量Ｑｇｄが小さくなるため、ゲート層電荷量Ｑｇが小さくなり、スイッチング速度が速くなる。
【0066】
本実施形態によれば、コラム層間ピッチＰ１を調整することにより、主として耐圧特性を調整し、ボディ領域間ピッチＰ２を調整することによってオン抵抗特性およびスイッチング特性を調整することができる。
［第２実施形態］
図５は、本開示の第２実施形態に係る半導体装置Ａ２の模式的な断面図であり、図３に対応する断面図である。図５において、図３の各部に対応する部分には図３と同じ符号を付して示す。
［第２実施形態］
図５は、本開示の第２実施形態に係る半導体装置Ａ２の模式的な断面図であり、図３に対応する断面図である。図５において、図３の各部に対応する部分には図３と同じ符号を付して示す。
【0067】
第２実施形態に係る半導体装置Ａ２において、コラム層間ピッチＰ１およびボディ領域間ピッチＰ２は、それぞれ第１実施形態に係る半導体装置Ａ１におけるコラム層間ピッチＰ１およびボディ領域間ピッチＰ２と同じである。
【0068】
第２実施形態に係る半導体装置Ａ２では、第１実施形態に係る半導体装置Ａ１のゲート電極２８の一部がダミーゲート電極７１に置き換えられている。このため、第２実施形態に係る半導体装置Ａ２では、複数のゲート電極２８と複数のダミーゲート電極７１とを含んでいる。ダミーゲート電極７１は、不純物を注入して形成されたポリシリコンからなっていてもよい。
【0069】
各ゲート電極２８および各ダミーゲート電極７１は、平面視でＹ方向に長い帯状を有している。この実施形態では、ゲート電極２８のＸ方向の長さ（ゲート電極幅）Ｗ７と、ダミーゲート電極７１のＸ方向の長さ（ダミー電極幅）Ｗ８は同じである。ゲート電極幅Ｗ７およびダミー電極幅Ｗ８は、第１実施形態に係る半導体装置Ａのゲート電極２８の第２部分５２の幅Ｗ５と同じである。
【0070】
ゲート電極２８とダミーゲート電極７１とは、Ｘ方向に等間隔を空けて交互に並んで配置されている。つまり、Ｙ方向に沿ってゲート電極２８が形成された第１列５６と、Ｙ方向に沿ってダミーゲート電極７１が形成された第２列５７とがＸ方向に等間隔を空けて交互に配置されている。言い換えれば、ゲート電極２８およびダミーゲート電極７１は、それぞれ、平面視において、Ｘ方向に間隔を空けてＹ方向に延びるストライプ状に形成されている。
【0071】
第１列５６は、Ｘ方向において１つ置きに、隣接する２つのボディ領域２４の間を通っている。第２列５７は、Ｘ方向に隣り合う２つの第１列５６の間領域において、隣接する２つのボディ領域２４の間を通っている。したがって、ゲート電極２８とダミーゲート電極７１とを総称して内部電極２８，７１ということにし、内部電極２８，７１のＸ方向の配置間隔を内部電極間ピッチＰ３とすると、内部電極間ピッチＰ３はボディ領域間ピッチＰ２と等しい。
【0072】
内部電極間ピッチＰ３は、Ｘ方向に隣接する２つの内部電極２８，７１の幅中心間距離である。具体的には、内部電極間ピッチＰ３は、Ｘ方向に隣接する２つの内部電極２８，７１のうちの一方の内部電極２８の幅中心（Ｘ方向の長さ中心）から、他方の内部電極７１の幅中心（Ｘ方向の長さ中心）までの距離である。内部電極間ピッチＰ３は、ボディ領域間ピッチＰ２と等しい。なお、Ｘ方向に隣接する２つの内部電極２８，７１の隙間間隔Ｗ９は、第１実施形態に係る半導体装置Ａ１のゲート電極隙間間隔Ｗ６と等しい。
【0073】
ゲート電極２８とエピタキシャル層２２との間には、ゲート絶縁膜２７が介在している。ダミーゲート電極７１とエピタキシャル層２２との間には、絶縁膜７２が介在している。絶縁膜７２は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。絶縁膜７２は、ゲート絶縁膜２７と同じ材料で作成されてもよい。
【0074】
ゲート電極２８は、図示しない位置において、ゲート電極膜３に電気的に接続されている。ダミーゲート電極７１は、図示しない位置において、ソース電極膜２に電気的に接続されている。
【0075】
第２実施形態において、ゲート絶縁膜２７は特許請求の範囲に記載の「第１絶縁膜」の一例であり、絶縁膜７２は特許請求の範囲に記載の「第２絶縁膜」の一例である。
【0076】
第２実施形態は、第１実施形態の効果に加えて、次のような効果を有する。寄生ダイオード３８に順方向電圧がかかっているときにはオン状態となり、逆方向電圧がかかっているときはオフ状態となる。寄生ダイオードがターンオフするとき、逆回復現象が生じる。これによって流れる電流が逆回復電流である。キャリヤの移動によって、ｐｎ接合から空乏層が延び、寄生ダイオードはオフ状態となる。逆回復電流の変化が大きいときは、逆回復電流が零に収束するまでに振動（リンギング）が生じる場合がある。
【0077】
第２実施形態によれば、ダミーゲート電極７１にソース電極膜２が接続されているため、寄生ダイオード３８のターンオフ時に、エピタキシャル層２２の第１面３３のｎ型のドリフト領域３２の正孔の密度が局所的に減少する。これにより、エピタキシャル層２２の第１面３３において空乏層が延びやすくなり、空乏層の延びのタイミングを早くすることができる。そのため、空乏層をエピタキシャル層２２の第１面３３から徐々に延ばすことができる。その結果、寄生ダイオード３８のターンオフ時には、寄生ダイオード３８に流れる逆方向電流の零への戻りを緩やかにすることができるので、寄生ダイオード３８の逆回復特性をソフトリカバリ特性に近づけることができる。
【0078】
［第１実施形態および第２実施形態と比較例との比較］
図６は、比較例に係る半導体装置１０１の断面図であって、図３の断面図に対応する断面図である。図６において、図３の各部に対応する部分には、図３と同じ符号を付して示す。
図６は、比較例に係る半導体装置１０１の断面図であって、図３の断面図に対応する断面図である。図６において、図３の各部に対応する部分には、図３と同じ符号を付して示す。
【0079】
以下において、第１実施形態に係る半導体装置Ａ１を単に第１実施形態といい、第２実施形態に係る半導体装置Ａ２を単に第２実施形態といい、比較例に係る半導体装置１０１を単に比較例ということにする。
【0080】
比較例は、第１実施形態とほぼ同様な構成を有している。比較例では、ボディ領域間ピッチＰ２とコラム層間ピッチＰ１とが等しい点と、ボディ領域幅Ｗ２が第１実施形態のボディ領域幅Ｗ２よりも大きい点が、第１実施形態と異なっている。
【0081】
比較例では、ボディ領域間ピッチＰ２とコラム層間ピッチＰ１とが等しいので、コラム層間ピッチＰ１に対するボディ領域間ピッチＰ２の比Ｐ２／Ｐ１は１である。比較例におけるコラム層間ピッチＰ１は、第１実施形態のコラム層間ピッチＰ１と等しい。したがって、比較例のコラム層間ピッチＰ１およびボディ領域間ピッチＰ２は、ともに７μｍである。なお、前述したように、第１実施形態（第２実施形態）では、ボディ領域間ピッチＰ２は３．５μｍである。
【0082】
比較例のボディ領域幅Ｗ２は、第１実施形態のボディ領域幅Ｗ２の１．８倍程度である。比較例のコラム層幅Ｗ１は、第１実施形態のコラム層幅Ｗ１と等しい。
【0083】
この比較例では、コンタクト孔５４のＸ方向の長さ（コンタクト孔幅）Ｗ３は１．７μｍであり、Ｘ方向に隣接する２つのコンタクト孔５４の隙間間隔（コンタクト孔隙間間隔）Ｗ４は、５．３μｍである。
【0084】
第１実施形態、第２実施形態および比較例それぞれについて、コラム層２３のｐ型不純物濃度を変化させた場合の、オン抵抗ＲｏｎＡ［Ωｍｍ２］およびブレークダウン電圧ＢＶＤＳＳ［Ｖ］をシミュレーションによって算出した。
【0085】
図７は、オン抵抗ＲｏｎＡのシミュレーション結果を示すグラフである。図７の横軸は、予め設定されたコラム層２３のｐ型不純物濃度の基準値（以下、「不純物濃度基準値」という。）［ｃｍ－３］を相対値１とした場合の、不純物濃度相対値を表している。言い換えれば、図７の横軸は、実際の不純物濃度を不純物濃度基準値で除算した値を表している。
【0086】
図７の縦軸は、比較例における不純物濃度基準値に対するオン抵抗［Ωｍｍ２］（以下、「オン抵抗基準値」という。）を相対値１とした場合のオン抵抗相対値を表している。言い換えれば、図７の縦軸は、実際のオン抵抗をオン抵抗基準値で除算した値を表している。
【0087】
図７の折れ線Ｌ１、Ｌ２およびＬ３は、それぞれ第１実施形態、第２実施形態および比較例に対するオン抵抗ＲｏｎＡのシミュレーション結果である。
【0088】
図７から第１実施形態および第２実施形態では、比較例よりもオン抵抗ＲｏｎＡが小さくなっていることがわかる。また、第１実施形態では、第２実施形態よりもオン抵抗ＲｏｎＡが小さくなっていることがわかる。
【0089】
第１実施形態が比較例よりもオン抵抗ＲｏｎＡが小さくなっている理由は、次のように考えることができる。第１実施形態のコラム層間ピッチＰ１は比較例のコラム層間ピッチＰ１と同じてあるが、第１実施形態のボディ領域間ピッチＰ２は比較例のボディ領域間ピッチＰ２よりも短い。これにより、第１実施形態のチャネル領域３９の総面積が比較例のチャネル領域３９の総面積よりも大きくなったため、第１実施形態のオン抵抗ＲｏｎＡが比較例のオン抵抗ＲｏｎＡよりも小さくなったと考えられる。より具体的には、第１実施形態では、ボディ領域間ピッチＰ２がコラム層間ピッチＰ１の１／２となっているため、チャネル領域３９の総面積が比較例の約２倍になったため、オン抵抗ＲｏｎＡが比較例よりも小さくなったと考えられる。
【0090】
第２実施形態においても、ボディ領域間ピッチＰ２がコラム層間ピッチＰ１の１／２であるため、見掛け上、チャネル領域３９の総面積は、第１実施形態と等しい。しかし、第２実施形態では、第１実施形態におけるゲート電極２８の一部がダミーゲート電極７１に置き換えられているため、第１実施形態のチャネル領域３９の総面積よりも、実質的なチャネル領域の総面積が小さくなるため、オン抵抗ＲｏｎＡが第１実施形態よりも小さくなったと考えられる。
【0091】
なお、第１実施形態では、比較例に比べてゲート－ドレイン間容量が大きくなるので、比較例に比べてスイッチング速度が遅くなる。一方、第２実施形態では、第１実施形態におけるゲート電極２８の一部がダミーゲート電極７１に置き換えられているともに、平面視においてゲート電極２８が格子状ではなくストライプ状に形成されているため、ゲート－ドレイン間容量が第１実施形態および比較例よりも小さくなるので、第１実施形態および比較例に比べてスイッチングが速くなる。
【0092】
図８は、ブレークダウン電圧ＢＶＤＳＳのシミュレーション結果を示すグラフである。図８の横軸は、予め設定されたコラム層２３のｐ型不純物濃度の基準値（不純物濃度基準値）［ｃｍ－３］を相対値１とした場合の、不純物濃度相対値を表している。図８の縦軸は、ブレークダウン電圧ＢＶＤＳＳ［Ｖ］を表している。
【0093】
図８において、曲線Ｒ１は、第１実施形態および第２実施形態に対するオブレークダウン電圧ＢＶＤＳＳのシミュレーション結果を示すグラフである。曲線Ｒ２は、比較例に対するオブレークダウン電圧ＢＶＤＳＳのシミュレーション結果を示すグラフである。
【0094】
図８から、第１実施形態および第２実施形態に対するオブレークダウン電圧ＢＶＤＳＳは、比較例とさほど変わらないことがわかる。つまり、ボディ領域間ピッチＰ２をコラム層間ピッチＰ１よりも小さくしても、耐圧特性への影響度は小さいことがわかる。
【0095】
【0096】
第３実施形態に係る半導体装置Ａ３は、第１実施形態とほぼ同様な構成を有している。
【0097】
第３実施形態に係る半導体装置Ａ３では、コラム層２３のＸ方向幅（凸部３６のＸ方向長さ）Ｗ１が、ボディ領域２４のＸ方向幅Ｗ２よりも大きい点が、第１実施形態と異なっている。第３実施形態に係る半導体装置Ａ３では、コラム層２３のＸ方向幅Ｗ１は、例えば、２μｍ～２．５μｍ程度である。
【0098】
【0099】
【0100】
第４実施形態に係る半導体装置Ａ４は、第１実施形態とほぼ同様な構成を有している。
【0101】
第４実施形態に係る半導体装置Ａ４では、ボディ領域間ピッチＰ２のコラム層間ピッチＰ１に対する比Ｐ２／Ｐ１が、第１実施形態に係る半導体装置Ａ１と異なっている。
【0102】
【0103】
【0104】
【0105】
第５実施形態に係る半導体装置Ａ５は、第１実施形態とほぼ同様な構成を有している。
【0106】
第５実施形態に係る半導体装置Ａ５では、ボディ領域間ピッチＰ２がコラム層間ピッチＰ１よりも大きい点が、第１実施形態に係る半導体装置Ａ１と異なっている。図１１の例では、コラム層間ピッチＰ１が４．２μｍであり、ボディ領域間ピッチＰ２が７μｍである。
【0107】
なお、第５実施形態に係る半導体装置Ａ５では、ボディ領域幅Ｗ２はコラム層幅Ｗ１よりも大きいが、ボディ領域幅Ｗ２はコラム層幅Ｗ１よりも小さくてもよいし、ボディ領域幅Ｗ２はコラム層幅Ｗ１と等しくてもよい。
【0108】
以上、本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
【0109】
たとえば、半導体装置Ａ１～Ａ５の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置Ａ１～Ａ５において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【0110】
以上、本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
【0111】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0112】
［付記１－１］
第１面（３３）およびその反対側の第２面（３４）を有する第１導電型の半導体層（２２）と、
前記半導体層（２２）の前記第１面（３３）に一方向に等間隔を空けて形成された複数の素子構造（４１）と、
前記半導体層内に形成されたスーパージャンクション構造（４２）とを含み、
前記素子構造（４１）が、前記半導体層（２２）の前記第１面（３３）に形成された第２導電型のボディ領域（２４）と、前記ボディ領域（２４）の表面部に形成された第１導電型の第１領域（２５）とを含み、
前記スーパージャンクション構造（４２）が、前記半導体層内に前記一方向に等間隔を空けて形成され、前記半導体層（２２）の厚さ方向に延びる複数の第２導電型のコラム層（２３）を含み、
前記ボディ領域（２４）の前記一方向の配置間隔であるボディ領域間ピッチ（Ｐ２）と、前記コラム層（２３）の前記一方向の配置間隔であるコラム層間ピッチ（Ｐ１）とが異なる、半導体装置。
第１面（３３）およびその反対側の第２面（３４）を有する第１導電型の半導体層（２２）と、
前記半導体層（２２）の前記第１面（３３）に一方向に等間隔を空けて形成された複数の素子構造（４１）と、
前記半導体層内に形成されたスーパージャンクション構造（４２）とを含み、
前記素子構造（４１）が、前記半導体層（２２）の前記第１面（３３）に形成された第２導電型のボディ領域（２４）と、前記ボディ領域（２４）の表面部に形成された第１導電型の第１領域（２５）とを含み、
前記スーパージャンクション構造（４２）が、前記半導体層内に前記一方向に等間隔を空けて形成され、前記半導体層（２２）の厚さ方向に延びる複数の第２導電型のコラム層（２３）を含み、
前記ボディ領域（２４）の前記一方向の配置間隔であるボディ領域間ピッチ（Ｐ２）と、前記コラム層（２３）の前記一方向の配置間隔であるコラム層間ピッチ（Ｐ１）とが異なる、半導体装置。
【0113】
［付記１－２］
前記ボディ領域間ピッチ（Ｐ２）が、前記コラム層間ピッチ（Ｐ１）よりも短い、［付記１－１］に記載の半導体装置。
前記ボディ領域間ピッチ（Ｐ２）が、前記コラム層間ピッチ（Ｐ１）よりも短い、［付記１－１］に記載の半導体装置。
【0114】
［付記１－３］
前記ボディ領域間ピッチ（Ｐ２）が、前記コラム層間ピッチ（Ｐ１）よりも長い、［付記１－１］に記載の半導体装置。
前記ボディ領域間ピッチ（Ｐ２）が、前記コラム層間ピッチ（Ｐ１）よりも長い、［付記１－１］に記載の半導体装置。
【0115】
［付記１－４］
前記複数のコラム層（２３）は、前記ボディ領域（２４）の下方に当該ボディ領域（２４）と接するように配置されているコラム層（２３）を含む、［付記１－１］～［付記１－３］のいずれかに記載の半導体装置。
前記複数のコラム層（２３）は、前記ボディ領域（２４）の下方に当該ボディ領域（２４）と接するように配置されているコラム層（２３）を含む、［付記１－１］～［付記１－３］のいずれかに記載の半導体装置。
【0116】
［付記１－５］
前記コラム層（２３）の前記一方向の長さであるコラム層幅（Ｗ１）と、前記ボディ領域（２４）の前記一方向の長さであるボディ領域幅（Ｗ２）が異なる、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
前記コラム層（２３）の前記一方向の長さであるコラム層幅（Ｗ１）と、前記ボディ領域（２４）の前記一方向の長さであるボディ領域幅（Ｗ２）が異なる、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
【0117】
［付記１－６］
前記コラム層幅（Ｗ１）が、前記ボディ領域幅（Ｗ２）よりも小さい、［付記１－５］に記載の半導体装置。
前記コラム層幅（Ｗ１）が、前記ボディ領域幅（Ｗ２）よりも小さい、［付記１－５］に記載の半導体装置。
【0118】
［付記１－７］
前記コラム層幅（Ｗ１）が、前記ボディ領域幅（Ｗ２）よりも大きい、［付記１－５］に記載の半導体装置。
前記コラム層幅（Ｗ１）が、前記ボディ領域幅（Ｗ２）よりも大きい、［付記１－５］に記載の半導体装置。
【0119】
［付記１－８］
前記半導体層（２２）の前記第１面（３３）上に配置され、前記第１領域（２５）および前記ボディ領域（２４）に電気的に接続された第１電極（２）を含む、［付記１－１］～［付記１－７］のいずれか一項に記載の半導体装置。
前記半導体層（２２）の前記第１面（３３）上に配置され、前記第１領域（２５）および前記ボディ領域（２４）に電気的に接続された第１電極（２）を含む、［付記１－１］～［付記１－７］のいずれか一項に記載の半導体装置。
【0120】
［付記１－９］
前記半導体層（２２）の前記第１面（３３）に形成され、前記一方向に隣接する２つの前記ボディ領域（２４）に跨るように配置されたゲート絶縁膜（２７）と、
前記ゲート絶縁膜上に形成されたゲート電極（２８）とを含む、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置。
前記半導体層（２２）の前記第１面（３３）に形成され、前記一方向に隣接する２つの前記ボディ領域（２４）に跨るように配置されたゲート絶縁膜（２７）と、
前記ゲート絶縁膜上に形成されたゲート電極（２８）とを含む、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置。
【0121】
［付記１－１０］
前記ゲート電極（２８）は、平面視において、前記一方向に延びる第１部分（５１）と、前記一方向に直交する方向に延びる第２部分（５２）と、前記第１部分と前記第２部分とが交差する交差部（５３）とを含む、［付記１－９］に記載の半導体装置。
前記ゲート電極（２８）は、平面視において、前記一方向に延びる第１部分（５１）と、前記一方向に直交する方向に延びる第２部分（５２）と、前記第１部分と前記第２部分とが交差する交差部（５３）とを含む、［付記１－９］に記載の半導体装置。
【0122】
［付記１－１１］
前記半導体層（２２）の前記第１面（３３）に形成され、前記一方向に隣接する２つの前記ボディ領域（２４）に跨るように配置された絶縁膜（２７，７２）を含み、
前記絶縁膜（２７，７２）は、前記一方向に前記ボディ領域（２４）を挟んで交互に形成された第１絶縁膜（２７）と第２絶縁膜（７２）とを含み、
前記第１絶縁膜上にゲート電極（２８）が形成されており、
前記第２絶縁膜上に前記第１電極（２）に電気的に接続されたダミーゲート電極（７１）が形成されている、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置。
前記半導体層（２２）の前記第１面（３３）に形成され、前記一方向に隣接する２つの前記ボディ領域（２４）に跨るように配置された絶縁膜（２７，７２）を含み、
前記絶縁膜（２７，７２）は、前記一方向に前記ボディ領域（２４）を挟んで交互に形成された第１絶縁膜（２７）と第２絶縁膜（７２）とを含み、
前記第１絶縁膜上にゲート電極（２８）が形成されており、
前記第２絶縁膜上に前記第１電極（２）に電気的に接続されたダミーゲート電極（７１）が形成されている、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置。
【0123】
［付記１－１２］
前記ゲート電極（２８）は、平面視において、前記一方向に直交する方向に延びる帯状であり、
ダミーゲート電極（７１）は、平面視において、前記一方向に直交する方向に延びる帯状である、［付記１－１１］に記載の半導体装置。
前記ゲート電極（２８）は、平面視において、前記一方向に直交する方向に延びる帯状であり、
ダミーゲート電極（７１）は、平面視において、前記一方向に直交する方向に延びる帯状である、［付記１－１１］に記載の半導体装置。
【0124】
［付記１－１３］
前記コラム層（２３）は、前記半導体層（２２）の厚さ方向において凸部（３６）および凹部（３７）を複数回繰り返すことによって形成された凹凸側面（３５）を有する、［付記１－１］～［付記１－１２］のいずれかに記載の半導体装置。
前記コラム層（２３）は、前記半導体層（２２）の厚さ方向において凸部（３６）および凹部（３７）を複数回繰り返すことによって形成された凹凸側面（３５）を有する、［付記１－１］～［付記１－１２］のいずれかに記載の半導体装置。
【0125】
［付記１－１４］
前記素子構造（４１）は、プレーナゲート構造を含む、［付記１－１］～［付記１－１３］のいずれかに記載の半導体装置。
前記素子構造（４１）は、プレーナゲート構造を含む、［付記１－１］～［付記１－１３］のいずれかに記載の半導体装置。
【符号の説明】
【0126】
Ａ１～Ａ５ 半導体装置
１ 電極膜
２ ソース電極膜
３ ゲート電極膜
４ アクティブ領域
５ 凹部
６ 外周領域
７ パッド部
８ フィンガー部
９ パッシベーション膜
１０ 第１パッド開口
１１ 第２パッド開口
１２ ソースパッド
１３ ゲートパッド
２１ 半導体基板
２２ エピタキシャル層
２３ コラム層
２４ ボディ領域
２５ ソース領域
２６ ボディコンタクト領域
２７ ゲート絶縁膜
２８ ゲート電極
２９ 層間絶縁膜
３０ 第１面
３１ 第２面
３２ ドリフト領域
３３ 第１面
３４ 第２面
３５ コラム層の側面
３６ 凸部
３７ 凹部
３８ 寄生ダイオード
３９ チャネル領域
４１ 素子構造
４２ スーパージャンクション構造
１ 電極膜
２ ソース電極膜
３ ゲート電極膜
４ アクティブ領域
５ 凹部
６ 外周領域
７ パッド部
８ フィンガー部
９ パッシベーション膜
１０ 第１パッド開口
１１ 第２パッド開口
１２ ソースパッド
１３ ゲートパッド
２１ 半導体基板
２２ エピタキシャル層
２３ コラム層
２４ ボディ領域
２５ ソース領域
２６ ボディコンタクト領域
２７ ゲート絶縁膜
２８ ゲート電極
２９ 層間絶縁膜
３０ 第１面
３１ 第２面
３２ ドリフト領域
３３ 第１面
３４ 第２面
３５ コラム層の側面
３６ 凸部
３７ 凹部
３８ 寄生ダイオード
３９ チャネル領域
４１ 素子構造
４２ スーパージャンクション構造
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】