知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024079425
(43)【公開日】2024-06-11
(54)【発明の名称】固体撮像素子
(51)【国際特許分類】
H04N 25/76 20230101AFI20240604BHJP
H04N 25/617 20230101ALI20240604BHJP
H01L 27/146 20060101ALI20240604BHJP
【ＦＩ】
H04N25/76
H04N25/617
H01L27/146 A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022192368
(22)【出願日】2022-11-30
(71)【出願人】
【識別番号】319006047
【氏名又は名称】シャープセミコンダクターイノベーション株式会社
(74)【代理人】
【識別番号】110002848
【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所
(72)【発明者】
【氏名】望月 裕太
(72)【発明者】
【氏名】森川 佳直
(72)【発明者】
【氏名】小西 武文
(72)【発明者】
【氏名】牛永 健雄
(72)【発明者】
【氏名】坂本 健
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA14
4M118DD04
4M118DD12
4M118FA06
4M118FA33
4M118GA02
4M118HA33
5C024CX03
5C024GY31
(57)【要約】
【課題】互いに最近接する画素出力線の間のクロストークによる画質の劣化を抑制することができる固体撮像素子を提供する。
【解決手段】固体撮像素子は、複数の第１の画素にそれぞれ接続される複数の第１の画素出力線と、複数の第２の画素にそれぞれ接続される複数の第２の画素出力線と、を備え、前記複数の第１の画素出力線は、前記複数の第２の画素出力線に最も近接する第１の最近接画素出力線を含み、前記複数の第２の画素出力線は、前記複数の第１の画素出力線に最も近接する第２の最近接画素出力線を含み、前記第１の最近接画素出力線は、前記複数の第１の画素に含まれる第１の画素に接続され、前記第２の最近接画素出力線は、前記複数の第２の画素に含まれ前記第１の画素を備える画素行と同じ画素行に備えられる第２の画素に接続される。
【選択図】図１
【解決手段】固体撮像素子は、複数の第１の画素にそれぞれ接続される複数の第１の画素出力線と、複数の第２の画素にそれぞれ接続される複数の第２の画素出力線と、を備え、前記複数の第１の画素出力線は、前記複数の第２の画素出力線に最も近接する第１の最近接画素出力線を含み、前記複数の第２の画素出力線は、前記複数の第１の画素出力線に最も近接する第２の最近接画素出力線を含み、前記第１の最近接画素出力線は、前記複数の第１の画素に含まれる第１の画素に接続され、前記第２の最近接画素出力線は、前記複数の第２の画素に含まれ前記第１の画素を備える画素行と同じ画素行に備えられる第２の画素に接続される。
【選択図】図１
【特許請求の範囲】
【請求項1】
行列状に配列され、複数の第１の画素を備える第１の画素列と、複数の第２の画素を備え前記第１の画素列に隣接する第２の画素列と、を備える複数の画素と、
前記複数の第１の画素にそれぞれ接続され行方向に配列される複数の第１の画素出力線と、
前記複数の第２の画素にそれぞれ接続され前記行方向に配列される複数の第２の画素出力線と、
を備え、
前記複数の第１の画素出力線は、前記複数の第２の画素出力線に最も近接する第１の最近接画素出力線を含み、
前記複数の第２の画素出力線は、前記複数の第１の画素出力線に最も近接する第２の最近接画素出力線を含み、
前記第１の最近接画素出力線は、前記複数の第１の画素に含まれる第１の画素に接続され、
前記第２の最近接画素出力線は、前記複数の第２の画素に含まれ前記第１の画素を備える画素行と同じ画素行に備えられる第２の画素に接続される
固体撮像素子。
前記複数の第１の画素にそれぞれ接続され行方向に配列される複数の第１の画素出力線と、
前記複数の第２の画素にそれぞれ接続され前記行方向に配列される複数の第２の画素出力線と、
を備え、
前記複数の第１の画素出力線は、前記複数の第２の画素出力線に最も近接する第１の最近接画素出力線を含み、
前記複数の第２の画素出力線は、前記複数の第１の画素出力線に最も近接する第２の最近接画素出力線を含み、
前記第１の最近接画素出力線は、前記複数の第１の画素に含まれる第１の画素に接続され、
前記第２の最近接画素出力線は、前記複数の第２の画素に含まれ前記第１の画素を備える画素行と同じ画素行に備えられる第２の画素に接続される
固体撮像素子。
【請求項2】
前記複数の第１の画素出力線に含まれ互いに隣接するふたつの画素出力線は、前記複数の第１の画素に含まれ互いに最近接するふたつの画素にそれぞれ接続される
請求項１に記載の固体撮像素子。
請求項１に記載の固体撮像素子。
【請求項3】
前記複数の第１の画素出力線は、同一の配線層に配置される
請求項１又は２に記載の固体撮像素子。
請求項１又は２に記載の固体撮像素子。
【請求項4】
前記複数の画素にそれぞれ接続され前記同一の配線層に配置される複数の画素出力線と、
前記複数の画素出力線以外の配線と、
を備え、
前記配線は、前記同一の配線層と異なる配線層に配置される
請求項３に記載の固体撮像素子。
前記複数の画素出力線以外の配線と、
を備え、
前記配線は、前記同一の配線層と異なる配線層に配置される
請求項３に記載の固体撮像素子。
【請求項5】
前記複数の第１の画素出力線にそれぞれ接続される複数の第１の配線と、
前記複数の第２の画素出力線にそれぞれ接続される複数の第２の配線と、
を備え、
前記複数の第１の配線及び前記複数の第２の配線は、前記同一の配線層と異なる配線層に配置され、平面視において線対称状に配置される
請求項３に記載の固体撮像素子。
前記複数の第２の画素出力線にそれぞれ接続される複数の第２の配線と、
を備え、
前記複数の第１の配線及び前記複数の第２の配線は、前記同一の配線層と異なる配線層に配置され、平面視において線対称状に配置される
請求項３に記載の固体撮像素子。
【請求項6】
前記複数の第１の画素出力線は、一定の隣接画素出力線間距離を有する
請求項３に記載の固体撮像素子。
請求項３に記載の固体撮像素子。
【請求項7】
前記第１の最近接画素出力線及び前記第２の最近接画素出力線は、前記複数の第１の画素出力線の隣接画素出力線間距離と同じ隣接画素出力線間距離を有する
請求項６に記載の固体撮像素子。
請求項６に記載の固体撮像素子。
【請求項8】
互いに反対の側にある第１の主面及び第２の主面を有し、前記第１の主面に前記複数の画素を備える半導体基板を備え、
前記複数の第１の画素出力線及び前記複数の第２の画素出力線は、前記第１の主面より前記第２の主面寄りに配置され、
前記固体撮像素子は、裏面照射型の固体撮像素子である
請求項３に記載の固体撮像素子。
前記複数の第１の画素出力線及び前記複数の第２の画素出力線は、前記第１の主面より前記第２の主面寄りに配置され、
前記固体撮像素子は、裏面照射型の固体撮像素子である
請求項３に記載の固体撮像素子。
【請求項9】
列方向について前記複数の第１の画素出力線の一方の側に配置される第１の回路と、
前記列方向について前記複数の第１の画素出力線の他方の側に配置される第２の回路と、
を備え、
前記複数の第１の画素出力線は、前記第１の回路に接続される画素出力線及び前記第２の回路に接続される画素出力線を含む
請求項３に記載の固体撮像素子。
前記列方向について前記複数の第１の画素出力線の他方の側に配置される第２の回路と、
を備え、
前記複数の第１の画素出力線は、前記第１の回路に接続される画素出力線及び前記第２の回路に接続される画素出力線を含む
請求項３に記載の固体撮像素子。
【請求項10】
前記複数の第１の画素は、共用のフローティングディフュージョンを備え発生した電荷を前記共用のフローティングディフュージョンに蓄積するふたつ以上の画素を含む
請求項３に記載の固体撮像素子。
請求項３に記載の固体撮像素子。
【請求項11】
前記複数の第１の画素出力線は、互いに異なる複数の配線層に分けて配置される
請求項１又は２に記載の固体撮像素子。
請求項１又は２に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、固体撮像素子に関する。
【背景技術】
【0002】
特許文献１は、固体撮像素子を開示する。
【0003】
当該固体撮像素子においては、各列の画素に対して複数の画素出力線が設けられる。また、各行の画素が、複数の画素出力線のいずれかに接続される。また、画素信号が、画素出力線を介して出力される。これにより、当該固体撮像素子は、画素信号を読み出す速度を高速化する（段落００２８－００３１）。
【0004】
また、当該固体撮像素子においては、複数の画素出力線が配置される配線層を分けること、画素出力線が配置される配線層にシールド用配線を配置すること等により、画素出力線間の寄生容量が減らされる。これにより、当該固体撮像素子は、画素出力線間の距離が近くなることにより生じる横筋等の画質低下を回避する（段落００３２，００７２及び００８７）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１５－１８５８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１に開示された固体撮像素子においては、全部の画素列において、複数の行の画素の複数の画素出力線への接続が、同様に行われる。このため、各列の画素に対して設けられる複数の画素出力線の数が増加した場合に、最隣接する画素出力線を介して出力される画素信号が互いに大きく離れた画素の画素信号となる。例えば、第１の列及び第２の列が互いに隣接しており、第１の列に対して複数の第１の画素出力線が設けられ、第２の列に対して複数の第２の画素出力線が設けられる場合を考える。この場合は、複数の第１の画素出力線に含まれる、複数の第２の画素出力線に最隣接する第１の画素出力線、及び複数の第２の画素出力線に含まれる、複数の第１の画素出力線に最隣接する第２の画素出力線を介して出力される画素信号が、行方向に互いに大きく離れた画素の画素信号となる。このため、当該固体撮像素子においては、互いに最隣接する画素出力線の間の容量カップリング及びクロストークによる画質の劣化が生じる可能性がある。
【0007】
本開示は、この問題に鑑みてなされた。本開示の一態様は、例えば、互いに最近接する画素出力線の間のクロストークによる画質の劣化を抑制することができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の一態様の固体撮像素子は、行列状に配列され、複数の第１の画素を備える第１の画素列と、複数の第２の画素を備え前記第１の画素列に隣接する第２の画素列と、を備える複数の画素と、前記複数の第１の画素にそれぞれ接続され行方向に配列される複数の第１の画素出力線と、前記複数の第２の画素にそれぞれ接続され前記行方向に配列される複数の第２の画素出力線と、を備え、前記複数の第１の画素出力線は、前記複数の第２の画素出力線に最も近接する第１の最近接画素出力線を含み、前記複数の第２の画素出力線は、前記複数の第１の画素出力線に最も近接する第２の最近接画素出力線を含み、前記第１の最近接画素出力線は、前記複数の第１の画素に含まれる第１の画素に接続され、前記第２の最近接画素出力線は、前記複数の第２の画素に含まれ前記第１の画素を備える画素行と同じ画素行に備えられる第２の画素に接続される。
【図面の簡単な説明】
【0009】
【図1】第１実施形態の固体撮像素子を模式的に図示する平面図である。
【図2】第１実施形態の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【図3】第１参考例の固体撮像素子を模式的に図示する平面図である。
【図4】第１参考例の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【図5】第１実施形態の固体撮像素子に備えられる複数の画素出力線及び当該複数の画素出力線以外の複数の配線を模式的に図示する断面図である。
【図6】第２参考例の固体撮像素子に備えられる複数の画素出力線及び複数のシールド線を模式的に図示する断面図である。
【図7】画素出力線の両側にシールド線が配置された場合、及び画素出力線の両側に当該画素出力線により出力される信号と同じ信号を出力する別の画素出力線が配置された場合における、リセットトランジスタのオン／オフ状態、転送トランジスタのオン／オフ状態及び画素出力線の出力の電圧の時間変化を示すタイミングチャートである。
【図8】第１実施形態の固体撮像素子に備えられる複数の第１の配線、複数の第２の配線、複数の第１のビア、複数の第２のビア、複数の第３のビア及び複数の第４のビアを模式的に図示する平面図である。
【図9】第３参考例の固体撮像素子に備えられる複数の第１の配線、複数の第２の配線、複数の第１のビア、複数の第２のビア、複数の第３のビア及び複数の第４のビアを模式的に図示する平面図である。
【図10】第１実施形態の固体撮像素子に備えられる複数の第１の画素出力線及び複数の第２の画素出力線を模式的に図示する平面図である。
【図11】第１実施形態の固体撮像素子が表面照射型の固体撮像素子である場合における、第１実施形態の固体撮像素子に備えられる半導体基板、複数の第１の画素出力線、複数の第２の画素出力線及び複数の第３の画素出力線を模式的に図示する断面図である。
【図12】第１実施形態の固体撮像素子が裏面照射型の固体撮像素子である場合における、第１実施形態の固体撮像素子に備えられる半導体基板、複数の第１の画素出力線、複数の第２の画素出力線及び複数の第３の画素出力線を模式的に図示する断面図である。
【図13】第１実施形態の固体撮像素子に備えられる複数の第１の画素、複数の第１の画素出力線、第１の回路及び第２の回路を模式的に図示する平面図である。
【図14】第２実施形態の固体撮像素子を模式的に図示する平面図である。
【図15】第２実施形態の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【図16】第４参考例の固体撮像素子を模式的に図示する平面図である。
【図17】第４参考例の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【図18】第３実施形態の固体撮像素子に備えられる複数の画素出力線を模式的に図示する断面図である。
【発明を実施するための形態】
【0010】
以下、本開示の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0011】
１ 第１実施形態
１．１ 固体撮像素子
図１は、第１実施形態の固体撮像素子を模式的に図示する平面図である。図２は、第１実施形態の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
１．１ 固体撮像素子
図１は、第１実施形態の固体撮像素子を模式的に図示する平面図である。図２は、第１実施形態の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【0012】
図１に図示される第１実施形態の固体撮像素子１は、被写体像を撮像し、撮像した被写体像に応じた画像信号を出力する。固体撮像素子１は、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサ等である。
【0013】
【0014】
複数の画素１１は、被写体像が形成される受光面に配置される。複数の画素１１に含まれる各画素１１は、撮像される被写体像を形成する光を受光し、受光した光に対して光電変換を行って受光した光に応じた電荷を発生し、発生した電荷に応じた画素信号を生成する。これにより、複数の画素１１は、出力される画像信号を構成する複数の画素信号をそれぞれ生成する。
【0015】
複数の画素１１は、行方向Ｄ１及び列方向Ｄ２に行列状に配列される。このため、図１及び図２に図示されるように、複数の画素１１は、複数の画素列２１を備える。複数の画素列２１に含まれる各画素列２１は、列方向Ｄ２に伸びる。複数の画素列２１は、行方向Ｄ１に配列され、互いに平行をなす。複数の画素列２１は、第１の画素列３１及び第２の画素列３２を含む。第１の画素列３１は、Ｍ列目にある。第２の画素列３２は、Ｍ＋１列目にあり、第１の画素列３１に隣接する。
【0016】
各画素列２１は、複数の画素１１を備える。各画素列２１に備えられる複数の画素１１は、列方向Ｄ２に配列される。このため、図１及び図２に図示されるように、第１の画素列３１は、複数の第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎを備える。第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎは、列方向Ｄ２に配列される。第２の画素列３２は、複数の第２の画素４２－１，４２－２，４２－３，・・・，４２－Ｎを備える。第２の画素４２－１，４２－２，４２－３，・・・，４２－Ｎは、列方向Ｄ２に配列される。
【0017】
【0018】
複数の画素出力線群５１は、行方向Ｄ１に配列され、互いに平行をなす。複数の画素出力線群５１は、複数の画素列２１に沿ってそれぞれ配置される。複数の画素出力線群５１は、複数の画素列２１にそれぞれ接続される。複数の画素出力線群５１は、複数の画素列２１により生成された画素信号をそれぞれ読み出す。複数の画素出力線群５１は、第１の画素出力線群６１及び第２の画素出力線群６２を含む。第１の画素出力線群６１は、Ｍ列目にある。第２の画素出力線群６２は、Ｍ＋１列目にあり、第１の画素出力線群６１に隣接する。
【0019】
図１及び図２に図示されるように、第１の画素出力線群６１は、複数の第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎを備える。第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎの各々は、列方向Ｄ２に延びる。第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、行方向Ｄ１に配列され、互いに平行をなす。第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎにそれぞれ接続される。このため、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎにより生成された画素信号は、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎにそれぞれ転送される。第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎにより生成され、転送されてきた画素信号をそれぞれ読み出す。
【0020】
第２の画素出力線群６２は、複数の第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎを備える。第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎの各々は、列方向Ｄ２に延びる。第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎは、行方向Ｄ１に配列され、互いに平行をなす。第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎは、第２の画素４２－Ｎ，・・・，４２－３，４２－２，４２－１にそれぞれ接続される。このため、第２の画素４２－Ｎ，・・・，４２－３，４２－２，４２－１により生成された画素信号は、第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎにそれぞれ転送される。また、第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎは、第２の画素４２－Ｎ，・・・，４２－３，４２－２，４２－１により生成され、転送されてきた画素信号をそれぞれ読み出す。
【0021】
第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎ及び第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎは、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎ及び第２の画素４２－Ｎ，・・・，４２－３，４２－２，４２－１により生成された画素信号を同時に読み出す。
【0022】
１．２ 最近接画素出力線に接続される画素
第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎに最も近接する第１の最近接画素出力線７１－１を含む。第１の最近接画素出力線７１－１は、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎにおいて、行方向Ｄ１の一端にある。第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎは、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎに最も近接する第２の最近接画素出力線７２－Ｎを含む。第２の最近接画素出力線７２－Ｎは、第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎにおいて、行方向Ｄ１の他端にある。
第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎに最も近接する第１の最近接画素出力線７１－１を含む。第１の最近接画素出力線７１－１は、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎにおいて、行方向Ｄ１の一端にある。第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎは、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎに最も近接する第２の最近接画素出力線７２－Ｎを含む。第２の最近接画素出力線７２－Ｎは、第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎにおいて、行方向Ｄ１の他端にある。
【0023】
第１の最近接画素出力線７１－１は、複数の第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎに含まれる第１の画素４１－１に接続される。第２の最近接画素出力線７２－Ｎは、複数の第２の画素４２－１，４２－２，４２－３，・・・，４２－Ｎに含まれる第２の画素４２－１に接続される。第１の画素４１－１及び第２の画素４２－１は、同じ画素行８０に備えられる。このため、第１の画素４１－１及び第２の画素４２－１は、互いに近接する。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに近接する第１の画素４１－１及び第２の画素４２－１により生成された画素信号を同時に読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化を抑制することができる。
【0024】
１．３ 第１参考例と第１実施形態との対比
図３は、第１参考例の固体撮像素子を模式的に図示する平面図である。図４は、第１参考例の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
図３は、第１参考例の固体撮像素子を模式的に図示する平面図である。図４は、第１参考例の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【0025】
図３及び図４に図示されるように、第１参考例の固体撮像素子９０１は、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－Ｎが、互いに異なる第１の画素行８１及び第２の画素行８２にそれぞれ備えられる点で、第１実施形態の固体撮像素子１と相違する。
【0026】
このため、第１参考例の固体撮像素子９０１においては、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－１は、互いに大きく離れている。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに大きく離れた第１の画素４１－１及び第２の画素４２－１により生成された画素信号を同時に読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化が生じる場合がある。
【0027】
これに対して、第１実施形態の固体撮像素子１においては、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－１は、互いに近接する。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに近接する第１の画素４１－１及び第２の画素４２－１により生成された画素信号を同時に読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化を抑制することができる。
【0028】
１．４ 複数の第１の画素出力線に接続される画素
図１及び図２に図示されるように、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎは、記載された順で列方向Ｄ２に配列される。また、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、記載された順で行方向Ｄ１に配列される。このため、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎが第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎにそれぞれ接続された場合は、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎに含まれ互いに隣接するふたつの画素出力線が、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎに含まれ互いに最近接するふたつの画素にそれぞれ接続される。例えば、互いに隣接するふたつの画素出力線７１－１及び７１－２が、互いに最近接するふたつの画素４１－１及び４１－２にそれぞれ接続される。これにより、互いに隣接するふたつの画素出力線にそれぞれ接続されるふたつの画素は、互いに最近接する。これにより、互いに隣接するふたつの画素出力線は、それぞれ、互いに最近接するふたつの画素により生成された画素信号を同時に読み出す。これにより、互いに隣接するふたつの画素出力線の間のクロストークによる画質の劣化を抑制することができる。第１の画素列３１以外の画素列に備えられる複数の画素及び第１の画素出力線群６１以外の画素出力線に備えられる複数の画素出力線についても、同様である。
図１及び図２に図示されるように、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎは、記載された順で列方向Ｄ２に配列される。また、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎは、記載された順で行方向Ｄ１に配列される。このため、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎが第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎにそれぞれ接続された場合は、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎに含まれ互いに隣接するふたつの画素出力線が、第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎに含まれ互いに最近接するふたつの画素にそれぞれ接続される。例えば、互いに隣接するふたつの画素出力線７１－１及び７１－２が、互いに最近接するふたつの画素４１－１及び４１－２にそれぞれ接続される。これにより、互いに隣接するふたつの画素出力線にそれぞれ接続されるふたつの画素は、互いに最近接する。これにより、互いに隣接するふたつの画素出力線は、それぞれ、互いに最近接するふたつの画素により生成された画素信号を同時に読み出す。これにより、互いに隣接するふたつの画素出力線の間のクロストークによる画質の劣化を抑制することができる。第１の画素列３１以外の画素列に備えられる複数の画素及び第１の画素出力線群６１以外の画素出力線に備えられる複数の画素出力線についても、同様である。
【0029】
１．５ 画素出力線及び当該画素出力線以外の配線が配置される配線層
図５は、第１実施形態の固体撮像素子に備えられる複数の画素出力線及び当該複数の画素出力線以外の複数の配線を模式的に図示する断面図である。
図５は、第１実施形態の固体撮像素子に備えられる複数の画素出力線及び当該複数の画素出力線以外の複数の配線を模式的に図示する断面図である。
【0030】
図５に図示されるように、固体撮像素子１は、複数の画素出力線９１及び複数の画素出力線９１以外の複数の配線９２を備える。
【0031】
複数の画素出力線９１は、複数の画素１１にそれぞれ接続される。このため、複数の画素１１により生成された画素信号は、複数の画素出力線９１にそれぞれ転送される。また、複数の画素出力線９１は、複数の画素１１により生成され、転送されてきた画素信号をそれぞれ読み出す。
【0032】
複数の画素出力線９１は、複数の画素出力線群５１に含まれる各画素出力線群５１に備えられる複数の画素出力線を含む。このため、複数の画素出力線９１は、第１の画素出力線群６１に備えられる複数の第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎ及び第２の画素出力線群６２に備えられる複数の第２の画素出力線７２－１，・・・，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎを含む。
【0033】
複数の画素出力線９１は、同一の配線層１０１に配置される。これにより、複数の画素出力線９１の特性のばらつきを抑制することができる。これにより、互いに隣接するふたつの画素出力線９１の間のクロストークによる画質の劣化を抑制することができる。
【0034】
複数の配線９２は、同一の配線層１０１と異なる配線層１０２に配置される。これにより、複数の画素出力線９１が配置される同一の配線層１０１に複数の配線９２が配置されず、当該同一の配線層１０１に複数の画素出力線９１のみが配置される。
【0035】
同一の配線層１０１に複数の画素出力線９１のみを配置することができる、すなわち、同一の配線層１０１にシールド線を配置しなくてよいのは、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－１を互いに近接させることにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化を抑制しているためである。
【0036】
また、同一の配線層１０１に複数の画素出力線９１のみを配置することにより、同一の配線層１０１に複数の配線９２を配置することによる、同一の配線層１０１に配置される配線の配線密度の上昇を抑制することができる。これにより、レイアウトルールによる同一の配線層１０１に配置することができる配線の配線密度の制限下において、同一の配線層１０１に配置することができる複数の画素出力線９１の数を増やすことができる。
【0037】
１．６ 第２参考例と第１実施形態との対比
図６は、第２参考例の固体撮像素子に備えられる複数の画素出力線及び複数のシールド線を模式的に図示する断面図である。
図６は、第２参考例の固体撮像素子に備えられる複数の画素出力線及び複数のシールド線を模式的に図示する断面図である。
【0038】
図６に図示されるように、第２参考例の固体撮像素子は、複数の画素出力線９１及び複数のシールド線９３が同一の配線層１０１に配置される点で、第１実施形態の固体撮像素子１と相違する。
【0039】
第２参考例の固体撮像素子においては、互いに隣接するふたつの画素出力線９１の間にひとつのシールド線９３が配置される。このため、複数の画素出力線９１に含まれる各画素出力線９１は、シールド線９３に隣接する。複数のシールド線９３は、複数の画素出力線９１により読み出される画素信号が異なることに起因して、互いに隣接するふたつの画素出力線９１の間のクロストークが不均一になることを抑制する。
【0040】
しかし、互いに隣接するふたつの画素出力線９１の間にシールド線９３が配置された場合は、レイアウトルールによる同一の配線層１０１に配置することができる配線の配線密度の制限下において、同一の配線層１０１に配置することができる複数の画素出力線９１の数が減る。
【0041】
また、各画素出力線９１がシールド線９３に隣接する場合は、各画素出力線９１の電位と隣接する配線の電位との電位差が大きくなる。このため、各画素出力線９１が画素信号を読み出す際のＲＣ遅延が大きくなる。このため、第２参考例の固体撮像素子は、画素信号の高速読み出しに適さない。
【0042】
これに対して、第１実施形態の固体撮像素子１においては、レイアウトルールによる同一の配線層１０１に配置することができる配線の配線密度の制限下において、同一の配線層１０１に配置することができる複数の画素出力線９１の数を増やすことができる。
【0043】
また、第１実施形態の固体撮像素子１においては、各画素出力線９１が他の画素出力線９１に隣接する。そして、各画素出力線９１が他の画素出力線９１に隣接する場合は、各画素出力線９１の電位と隣接する配線の電位との電位差が小さくなる。このため、各画素出力線９１が画素信号を読み出す際のＲＣ遅延が小さくなる。このため、第１実施形態の固体撮像素子１は、画素信号の高速読み出しに適する。
【0044】
図７は、画素出力線の両側にシールド線が配置された場合、及び画素出力線の両側に当該画素出力線により出力される信号と同じ信号を出力する別の画素出力線が配置された場合における、リセットトランジスタのオン／オフ状態、転送トランジスタのオン／オフ状態及び画素出力線の出力の電圧の時間変化を示すタイミングチャートである。
【0045】
図７に示されるように、画素出力線の両側にシールド線が配置された場合、及び画素出力線の両側に別の画素出力線が配置された場合のいずれにおいても、リセットトランジスタの状態は、タイミングＴ１からタイミングＴ２までの期間にオン状態にされる。画素出力線の出力の電圧は、リセットトランジスタの状態がオン状態にされるのに応答して、参照レベルまで下げられる。
【0046】
また、転送トランジスタの状態は、画素出力線の出力の電圧が参照レベルにされた後の、タイミングＴ３からタイミングＴ４までの期間にオン状態にされる。画素出力線の出力の電圧は、転送トランジスタの状態がオン状態にされるのに応答して、蓄積信号レベルまで下げられる。
【0047】
参照レベルと蓄積信号レベルとの差は、出力される信号になる。
【0048】
画素信号の高速読み出しにとって問題であるのは、リセットトランジスタの状態がオン状態にされた際の画素出力線の出力の電圧の挙動よりも、転送トランジスタの状態がオン状態にされた際の画素出力線の出力の電圧の挙動であり、特に、転送トランジスタの状態がオフ状態からオン状態に切り替えられたタイミングＴ３から画素出力線の出力の電圧が蓄積信号レベルまで下げられるまでのセトリング時間である。
【0049】
画素出力線の両側にシールド線が配置された場合のセトリング時間は、図７に示されるタイミングＴ４からタイミングＴ６までの期間の長さである。一方、画素出力線の両側に別の画素出力線が配置された場合のセトリング時間は、図７に示されるタイミングＴ４からタイミングＴ５までの期間の長さである。図７からは、後者のセトリング時間が前者のセトリング時間より短いことを理解することができる。このことは、画素出力線の両側に別の画素出力線が配置された場合は、画素出力線の両側にシールド線が配置された場合と比較して、画素信号の高速読み出しに適した固体撮像素子が得られることを意味する。
【0050】
１．７ 画素出力線以外の配線の対称性
図８は、第１実施形態の固体撮像素子に備えられる複数の第１の配線、複数の第２の配線、複数の第１のビア、複数の第２のビア、複数の第３のビア及び複数の第４のビアを模式的に図示する平面図である。
図８は、第１実施形態の固体撮像素子に備えられる複数の第１の配線、複数の第２の配線、複数の第１のビア、複数の第２のビア、複数の第３のビア及び複数の第４のビアを模式的に図示する平面図である。
【0051】
図８に図示されるように、固体撮像素子１は、複数の第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ、複数の第２の配線１１２－１，・・・，１１２－ｐ，１１２－ｐ＋１，・・・，１１２－Ｎ、複数の第１のビア１２１－１，・・・，１２１－ｐ，１２１－ｐ＋１，・・・，１２１－Ｎ、複数の第２のビア１２２－１，・・・，１２２－ｐ，１２２－ｐ＋１，・・・，１２２－Ｎ、複数の第３のビア１２３－１，・・・，１２３－ｐ，１２３－ｐ＋１，・・・，１２３－Ｎ及び複数の第４のビア１２４－１，・・・，１２４－ｐ，１２４－ｐ＋１，・・・，１２４－Ｎを備える。
【0052】
第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎは、第１のビア１２１－１，・・・，１２１－ｐ，１２１－ｐ＋１，・・・，１２１－Ｎを介して、第１の画素出力線７１－１，・・・，７１－ｐ，７１－ｐ＋１，・・・，７１－Ｎにそれぞれ接続される。第２の配線１１２－１，・・・，１１２－ｐ，１１２－ｐ＋１，・・・，１１２－Ｎは、第２のビア１２２－１，・・・，１２２－ｐ，１２２－ｐ＋１，・・・，１２２－Ｎを介して、第２の画素出力線７２－１，・・・，７２－ｐ，７２－ｐ＋１，・・・，７２－Ｎにそれぞれ接続される。
【0053】
また、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎは、第３のビア１２３－１，・・・，１２３－ｐ，１２３－ｐ＋１，・・・，１２３－Ｎを介して、他の配線にそれぞれ接続される。第２の配線１１２－１，・・・，１１２－ｐ，１１２－ｐ＋１，・・・，１１２－Ｎは、第４のビア１２４－１，・・・，１２４－ｐ，１２４－ｐ＋１，・・・，１２４－Ｎを介して、他の配線にそれぞれ接続される。
【0054】
第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ及び第２の配線１１２－１，・・・，１１２－ｐ，１１２－ｐ＋１，・・・，１１２－Ｎは、第１の画素出力線７１－１，・・・，７１－ｐ，７１－ｐ＋１，・・・，７１－Ｎ及び第２の画素出力線７２－１，・・・，７２－ｐ，７２－ｐ＋１，・・・，７２－Ｎが配置される同一の配線層１０１と異なる配線層に配置される。第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１は、平面視において、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の中間点を通る仮想線１３１に関して、線対称状に配置される。これにより、第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の長さを、対応する第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎの長さにそれぞれ近づけることができる。これにより、第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１により形成される寄生容量を、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎにより形成される寄生容量に近づけることができる。これにより、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎの特性及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の特性のばらつきを抑制することができる。
【0055】
１．８ 第３参考例と第１実施形態との対比
図９は、第３参考例の固体撮像素子に備えられる複数の第１の配線、複数の第２の配線、複数の第１のビア、複数の第２のビア、複数の第３のビア及び複数の第４のビアを模式的に図示する平面図である。
図９は、第３参考例の固体撮像素子に備えられる複数の第１の配線、複数の第２の配線、複数の第１のビア、複数の第２のビア、複数の第３のビア及び複数の第４のビアを模式的に図示する平面図である。
【0056】
図９に図示されるように、第３参考例の固体撮像素子は、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１が平面視において線対称状に配置されない点で、第１実施形態の固体撮像素子１と相違する。
【0057】
第３参考例の固体撮像素子においては、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１が平面視において線対称に配置されないために、第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の長さが、それぞれ、対応する第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎの長さと大きく異なる。このため、第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１により形成される寄生容量が、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎにより形成される寄生容量と大きく異なる。これにより、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎの特性及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の特性のばらつきが大きくなる。
【0058】
これに対して、第１実施形態の固体撮像素子１においては、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎ及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１が平面視において線対称に配置されるために、第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の長さが、それぞれ、対応する第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎの長さと大きく異ならない。このため、第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１により形成される寄生容量が、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎにより形成される寄生容量と大きく異ならない。これにより、第１の配線１１１－１，・・・，１１１－ｐ，１１１－ｐ＋１，・・・，１１１－Ｎの特性及び第２の配線１１２－Ｎ，・・・，１１２－ｐ＋１，１１２－ｐ，・・・，１１２－１の特性のばらつきが小さくなる。
【0059】
１．９ 隣接画素出力線間距離
図１０は、第１実施形態の固体撮像素子に備えられる複数の第１の画素出力線及び複数の第２の画素出力線を模式的に図示する平面図である。
図１０は、第１実施形態の固体撮像素子に備えられる複数の第１の画素出力線及び複数の第２の画素出力線を模式的に図示する平面図である。
【0060】
図１０に図示されるように、複数の第１の画素出力線７１－１，７１－２，・・・，７１－Ｎ－２，７１－Ｎ－１，７１－Ｎは、一定の隣接画素出力線間距離ａを有する。これにより、第１の画素出力線７１－１，７１－２，・・・，７１－Ｎ－２，７１－Ｎ－１，７１－Ｎにより形成される寄生容量のばらつきを抑制することができる。これにより、第１の画素出力線７１－１，７１－２，・・・，７１－Ｎ－２，７１－Ｎ－１，７１－Ｎの特性のばらつきを抑制することができる。これにより、第１の画素出力線７１－１，７１－２，・・・，７１－Ｎ－２，７１－Ｎ－１，７１－Ｎに含まれる互いに隣接するふたつの画素出力線の間のクロストークによる画質の劣化を抑制することができる。第１の画素出力線群６１以外の画素出力線群に備えられる複数の画素出力線についても同様である。
【0061】
第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、隣接画素出力線間距離ａと異なる隣接画素出力線間距離ｂを有してもよいが、望ましくは、隣接画素出力線間距離ａと同じ隣接画素出力線間距離ｂを有する。複数の画素出力線９１により形成される寄生容量のばらつきを抑制することができる。これにより、複数の画素出力線９１の特性のばらつきを抑制することができる。これにより、複数の画素出力線９１に含まれる互いに隣接するふたつの画素出力線９１の間のクロストークによる画質の劣化を抑制することができる。
【0062】
１．１０ 表面照射型及び裏面照射型
図１１は、第１実施形態の固体撮像素子が表面照射型の固体撮像素子である場合における、第１実施形態の固体撮像素子に備えられる半導体基板、複数の第１の画素出力線、複数の第２の画素出力線及び複数の第３の画素出力線を模式的に図示する断面図である。図１２は、第１実施形態の固体撮像素子が裏面照射型の固体撮像素子である場合における、第１実施形態の固体撮像素子に備えられる半導体基板、複数の第１の画素出力線、複数の第２の画素出力線及び複数の第３の画素出力線を模式的に図示する断面図である。
図１１は、第１実施形態の固体撮像素子が表面照射型の固体撮像素子である場合における、第１実施形態の固体撮像素子に備えられる半導体基板、複数の第１の画素出力線、複数の第２の画素出力線及び複数の第３の画素出力線を模式的に図示する断面図である。図１２は、第１実施形態の固体撮像素子が裏面照射型の固体撮像素子である場合における、第１実施形態の固体撮像素子に備えられる半導体基板、複数の第１の画素出力線、複数の第２の画素出力線及び複数の第３の画素出力線を模式的に図示する断面図である。
【0063】
図１１及び図１２に図示されるように、固体撮像素子１が表面照射型の固体撮像素子及び裏面照射型の固体撮像素子のいずれであっても、固体撮像素子１は、半導体基板１３１、第１の画素出力線群６１、第２の画素出力線群６２及び第３の画素出力線群６３を備える。
【0064】
半導体基板１３１は、第１の主面１３１ａ及び第２の主面１３１ｂを有する。第１の主面１３１ａ及び第２の主面１３１ｂは、互いに反対の側にある。半導体基板１３１は、第１の主面１３１ａに複数の画素１１を備える。複数の画素１１に含まれる各画素１１は、光電変換を行うフォトダイオード１４１を備える。第３の画素出力線群６３は、Ｍ＋２列目にあり、第２の画素出力線群６２に隣接する。
【0065】
図１１に図示されるように、固体撮像素子１が表面照射型の固体撮像素子である場合は、第１の画素出力線群６１、第２の画素出力線群６２及び第３の画素出力線群６３は、第１の主面１３１ａの上に配置される。
【0066】
これに対して、図１２に図示されるように、固体撮像素子１が裏面照射型の固体撮像素子である場合は、第１の画素出力線群６１、第２の画素出力線群６２及び第３の画素出力線群６３は、第１の主面１３１ａの下に配置される。このため、第１の画素出力線群６１に備えられる複数の第１の画素出力線、第２の画素出力線群６２に備えられる複数の第２の画素出力線及び第３の画素出力線群６３に備えられる複数の第３の画素出力線は、第１の主面１３１ａより第２の主面１３１ｂ寄りに配置される。このため、固体撮像素子１が裏面照射型の固体撮像素子である場合は、固体撮像素子１は、半導体基板１３１を厚さ方向に貫通する貫通電極を備える。貫通電極は、固体撮像素子１が非積層型の固体撮像素子である場合は、第２の主面１３１ｂの側の電気信号を第１の主面１３１ａの側に配置されたパッドに引き上げるために用いられる。また、貫通電極は、固体撮像素子１がセンサーチップ及びロジックチップを備える積層型の固体撮像素子である場合は、センサーチップ及びロジックチップを互いに電気的に接続するために用いられる。
【0067】
固体撮像素子１が裏面照射型の固体撮像素子である場合は、ひとつの画素出力線群に備えられる複数の画素出力線の数が、固体撮像素子１が表面照射型の固体撮像素子である場合と比較して、多くなる傾向がある。このため、固体撮像素子１が裏面照射型の固体撮像素子である場合は、互いに隣接するふたつの画素出力線群間の距離が、固体撮像素子１が表面照射型の固体撮像素子である場合と比較して、短くなる傾向がある。このため、固体撮像素子１が裏面照射型の固体撮像素子である場合は、互いに隣接するふたつの画素出力線の間のクロストークによる画質の劣化を抑制する効果が、固体撮像素子１が表面照射型の固体撮像素子である場合と比較して、顕著に現れる。
【0068】
１．１１ 回路との接続
図１３は、第１実施形態の固体撮像素子に備えられる複数の第１の画素、複数の第１の画素出力線、第１の回路及び第２の回路を模式的に図示する平面図である。
図１３は、第１実施形態の固体撮像素子に備えられる複数の第１の画素、複数の第１の画素出力線、第１の回路及び第２の回路を模式的に図示する平面図である。
【0069】
図１３に図示されるように、固体撮像素子１は、複数の第１の回路１５１－１，１５１－３，・・・及び複数の第２の回路１５１－２，１５１－４，・・・を備える。
【0070】
第１の回路１５１－１，１５１－３，・・・は、列方向Ｄ２について第１の画素出力線７１－１，７１－２，７１－３，７１－４，・・・，７１－Ｎの一方の側に配置される。第２の回路１５１－２，１５１－４，・・・は、列方向Ｄ２について第１の画素出力線７１－１，７１－２，７１－３，７１－４，・・・，７１－Ｎの他方の側に配置される。
【0071】
第１の画素出力線７１－１，７１－２，７１－３，７１－４，・・・，７１－Ｎの接続先は、第１の回路１５１－１，１５１－３，・・・及び第２の回路１５１－２，１５１－４，・・・に分割される。したがって、第１の画素出力線７１－１，７１－２，７１－３，７１－４，・・・，７１－Ｎは、第１の回路１５１－１，１５１－３，・・・にそれぞれ接続されるが第２の回路１５１－２，１５１－４，・・・に接続されない画素出力線７１－１，７１－３，・・・及び第２の回路１５１－２，１５１－４，・・・に接続されるが第１の回路１５１－１，１５１－３，・・・に接続されない画素出力線７１－２，７１－４，・・・を含む。
【0072】
回路１５１－１，１５１－２，１５１－３，１５１－４，・・・が第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎの一方の側に配置される第１の回路１５１－１，１５１－３，・・・及び第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎの他方の側に配置される第２の回路１５１－２，１５１－４，・・・からなる場合は、当該複数の回路１５１－１，１５１－２，１５１－３，１５１－４，・・・が一方の側又は他方の側のみに配置される回路からなる場合と比較して、隣接するふたつの回路の間の距離を長くすることができる。このため、レイアウトルールによる隣接するふたつの回路の間の距離の制限下において、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎの数を増やすことができる。
【0073】
互いに隣接するふたつの画素出力線の間のクロストークによる画質の劣化を抑制する効果は、ひとつの画素出力線群５１に備えられる複数の画素出力線の数が多い場合に顕著に現れる。このため、固体撮像装置１においては、第１の画素出力線７１－１，７１－２，７１－３，・・・，７１－Ｎの数が増やされた場合に、互いに隣接する画素出力線の間のクロストークによる画質の劣化を抑制する効果が顕著に現れる。第１の画素出力線群６１以外の画素出力線群５１に備えられる複数の画素出力線についても、同様である。
【0074】
複数の回路１５１－１，１５１－２，１５１－３，１５１－４，・・・に含まれる各回路は、各回路に接続された画素出力線により読み出された画素信号を処理する。各回路は、アナログ／デジタル（Ａ／Ｄ）変換回路、相関二重サンプリング（ＣＤＳ）回路等である。
【0075】
２ 第２実施形態
２．１ 固体撮像素子
以下では、第２実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第２実施形態においても採用される。
２．１ 固体撮像素子
以下では、第２実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第２実施形態においても採用される。
【0076】
【0077】
図１４及び図１５に図示されるように、第２実施形態の固体撮像素子２においては、複数の第１の画素４１－１，４１－２，４１－３，・・・，４１－Ｎが、フローティングディフュージョン（ＦＤ）共有画素１６１を含む。ＦＤ共有画素１６１は、共用のＦＤを備え、発生した電荷を共用のＦＤに蓄積するふたつ以上の画素である。ＦＤ共有画素１６１に含まれるふたつ以上の画素には、ひとつの画素出力線が接続される。
【0078】
第２実施形態の固体撮像素子２においても、第１実施形態の固体撮像素子１と同様に、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－１は、同じ画素行８０に備えられる。このため、第１の画素４１－１及び第２の画素４２－１は、互いに近接する。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに近接する第１の画素４１－１及び第２の画素４２－１により生成された画素信号をそれぞれ読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化を抑制することができる。
【0079】
２．２ 第４参考例と第２実施形態との対比
図１６は、第４参考例の固体撮像素子を模式的に図示する平面図である。図１７は、第４参考例の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
図１６は、第４参考例の固体撮像素子を模式的に図示する平面図である。図１７は、第４参考例の固体撮像素子に備えられる第１の画素列及び第２の画素列に備えられる画素の配列を模式的に図示する平面図である。
【0080】
図１６及び図１７に図示されるように、第４参考例の固体撮像素子９０４は、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－Ｎが、互いに異なる第１の画素行８１及び第２の画素行８２にそれぞれ備えられる点で、第２実施形態の固体撮像素子２と相違する。
【0081】
このため、第４参考例の固体撮像素子９０４においては、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－Ｎは、互いに大きく離れている。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに大きく離れた第１の画素４１－１及び第２の画素４２－Ｎにより生成された画素信号を同時に読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化が生じる場合がある。
【0082】
第４参考例の固体撮像素子９０４においては、第１参考例の固体撮像素子９０１と比較して、第１の画素４１－１及び第２の画素４２－Ｎが互いに大きく離れる。これは、ＦＤ共有画素１６１に含まれるふたつ以上の画素にひとつの画素出力線が接続されるためである。このため、第１の画素４１－１，４１－２，４１－３，・・・，４１－ＮがＦＤ共有画素１６１を含む場合は、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－Ｎを互いに近接させることがより強く求められる。
【0083】
これに対して、第２実施形態の固体撮像素子２においては、複数の第１の画素４１－１，４１－２，４１－３，・・・，４１－ＮがＦＤ共有画素１６１を含むにもかかわらず、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－Ｎは、互いに近接する。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに近接する第１の画素４１－１及び第２の画素４２－Ｎにより生成された画素信号を同時に読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化を抑制することができる。
【0084】
３ 第３実施形態
以下では、第３実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第３実施形態においても採用される。
以下では、第３実施形態が第１実施形態と相違する点が説明される。説明されない点については、第１実施形態において採用される構成と同様の構成が第３実施形態においても採用される。
【0085】
図１８は、第３実施形態の固体撮像素子に備えられる複数の画素出力線を模式的に図示する断面図である。
【0086】
図１８に示されるように、第３実施形態の固体撮像素子においては、複数の画素出力線９１が、互いに異なる複数の配線層１７１に分けて配置される。このため、複数の第１の画素出力線７１－１，７１－２，７１－３，７１－４，７１－Ｎも、互いに異なる複数の配線層１７１に分けて配置される。また、複数の第２の画素出力線７２－１，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎも、互いに異なる複数の配線層１７１に分けて配置される。図１７には、複数の配線層１７１がふたつの配線層である場合が図示されている。しかし、複数の配線層１７１がみっつ以上の配線層であってもよい。
【0087】
第３実施形態の固体撮像素子においても、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎにそれぞれ接続される第１の画素４１－１及び第２の画素４２－１は、互いに近接する。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎは、それぞれ、互いに近接する第１の画素４１－１及び第２の画素４２－１により生成された画素信号を同時に読み出す。これにより、第１の最近接画素出力線７１－１及び第２の最近接画素出力線７２－Ｎの間のクロストークによる画質の劣化を抑制することができる。
【0088】
本開示は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【符号の説明】
【0089】
１ 固体撮像素子、１１ 画素、２１ 画素列、３１ 第１の画素列、３２ 第２の画素列、４１－１，４１－２，４１－３，４１－Ｎ 第１の画素、４２－１，４２－２，４２－３，４２－Ｎ 第２の画素、５１ 画素出力線群、６１ 第１の画素出力線群、６２ 第２の画素出力線群、６３ 第３の画素出力線群、７１－１，７１－２，７１－３，７１－４，７１－Ｎ 第１の画素出力線、７２－１，７２－Ｎ－２，７２－Ｎ－１，７２－Ｎ 第２の画素出力線、８０ 画素行、９１ 画素出力線、９２ 配線、９３ シールド線、１０１ 配線層、１０２ 配線層、１１１－１，１１１－ｐ，１１１－ｐ＋１，１１１－Ｎ 第１の配線、１１２－１，１１２－ｐ，１１２－ｐ＋１，１１２－Ｎ 第２の配線、１２１－１，１２１－ｐ，１２１－ｐ＋１，１２１－Ｎ 第１のビア、１２２－１，１２２－ｐ，１２２－ｐ＋１，１２２－Ｎ 第２のビア、１２３－１，１２３－ｐ，１２３－ｐ＋１，１２３－Ｎ 第３のビア、１２４－１，１２４－ｐ，１２４－ｐ＋１，１２４－Ｎ 第４のビア、１３１ 半導体基板、１３１ａ 第１の主面、１３１ｂ 第２の主面、１４１ フォトダイオード、１５１－１，１５１－２，１５１－３，１５１－４ 回路、１６１ フローティングディフュージョン（ＦＤ）共有画素、１７１ 配線層、９０１ 固体撮像素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】