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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024079862
(43)【公開日】2024-06-12
(54)【発明の名称】撮像装置及び電子機器
(51)【国際特許分類】
H04N 25/78 20230101AFI20240605BHJP
H04N 25/77 20230101ALI20240605BHJP
H04N 25/616 20230101ALI20240605BHJP
【ＦＩ】
H04N5/378
H04N5/3745
H04N5/357 500
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2021060807
(22)【出願日】2021-03-31
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(72)【発明者】
【氏名】長城 尚人
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CX06
5C024GY39
5C024GY41
5C024HX17
5C024HX23
5C024HX35
5C024HX50
(57)【要約】
【課題】回路規模を大きくすることなく、高速にアナログ－デジタル変換を行う。
【解決手段】撮像装置は、光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、前記カラムアンプ群の数よりも、前記複数の容量の数が多い。
【選択図】図７
【解決手段】撮像装置は、光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、前記カラムアンプ群の数よりも、前記複数の容量の数が多い。
【選択図】図７
【特許請求の範囲】
【請求項1】
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置。
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置。
【請求項2】
前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含む、請求項１に記載の撮像装置。
前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含む、請求項１に記載の撮像装置。
【請求項3】
前記複数のカラムアンプのそれぞれは、
非反転入力ノードに信号線の電位が入力される差動増幅器と、
一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有する、請求項２に記載の撮像装置。
非反転入力ノードに信号線の電位が入力される差動増幅器と、
一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有する、請求項２に記載の撮像装置。
【請求項4】
前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持する、請求項２に記載の撮像装置。
前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持する、請求項２に記載の撮像装置。
【請求項5】
前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持する、請求項１に記載の撮像装置。
前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持する、請求項１に記載の撮像装置。
【請求項6】
前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
【請求項7】
前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送する、請求項１に記載の撮像装置。
【請求項8】
前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止する、請求項６に記載の撮像装置。
前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止する、請求項６に記載の撮像装置。
【請求項9】
前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
【請求項10】
前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、請求項９に記載の撮像装置。
【請求項11】
前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替える、請求項９に記載の撮像装置。
【請求項12】
前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持する、請求項１に記載の撮像装置。
【請求項13】
前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、請求項１２に記載の撮像装置。
【請求項14】
連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられる、請求項１３に記載の撮像装置。
【請求項15】
前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、請求項１に記載の撮像装置。
【請求項16】
前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換する、請求項１５に記載の撮像装置。
前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換する、請求項１５に記載の撮像装置。
【請求項17】
光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
前記撮像装置は、
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器。
前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
前記撮像装置は、
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置及び電子機器に関する。
【背景技術】
【0002】
撮像装置には、画素から信号線を介して出力されるアナログ信号（画素信号）をデジタル信号に変換するアナログ－デジタル変換器が搭載されている（例えば、特許文献１参照）。
信号線ごとにアナログ－デジタル変換器を設けると、回路規模が大きくなることから、各信号線上の画素信号をサンプリングして容量に保持し、容量に保持された画素信号を順繰りにアナログ－デジタル変換器でデジタル信号に変換する構成が考えられる。
信号線ごとにアナログ－デジタル変換器を設けると、回路規模が大きくなることから、各信号線上の画素信号をサンプリングして容量に保持し、容量に保持された画素信号を順繰りにアナログ－デジタル変換器でデジタル信号に変換する構成が考えられる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－０９２１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、構成によっては、多数の容量が必要になり、配線量が増えるとともに、回路規模が大きくなるおそれがある。
【0005】
そこで、本開示は、回路規模を大きくすることなく、高速にアナログ－デジタル変換を行うことが可能な撮像装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本開示によれば、光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置が提供される。
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置が提供される。
【0007】
前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含んでもよい。
前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含んでもよい。
【0008】
前記複数のカラムアンプのそれぞれは、
非反転入力ノードに信号線の電位が入力される差動増幅器と、
一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有してもよい。
非反転入力ノードに信号線の電位が入力される差動増幅器と、
一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有してもよい。
【0009】
前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持してもよい。
前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持してもよい。
【0010】
前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持してもよい。
前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持してもよい。
【0011】
前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
【0012】
前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送してもよい。
【0013】
前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止してもよい。
前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止してもよい。
【0014】
前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
【0015】
前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送されてもよい。
【0016】
前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替えてもよい。
【0017】
前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持してもよい。
【0018】
前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送されてもよい。
【0019】
連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられてもよい。
【0020】
前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器であってもよい。
【0021】
前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換してもよい。
前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換してもよい。
【0022】
本開示によれば、光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
前記撮像装置は、
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器が提供される。
前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
前記撮像装置は、
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器が提供される。
【図面の簡単な説明】
【0023】
【図1】第１実施形態による撮像装置の概略構成を示すブロック図。
【図2】画素（画素回路）の構成の一例を示す回路図。
【図3】ＣＭＯＳイメージセンサの平置型の半導体チップ構造の概略を模式的に示す平面図。
【図4】ＣＭＯＳイメージセンサの積層型のチップ構造の概略を模式的に示す分解斜視図。
【図5】カラムアンプ部、容量部、及びＡＤ変換部を含むカラム信号処理系の基本構成を示すブロック図。
【図7】第１の具体例に係るカラム信号処理系の概略構成を示す回路図。
【図15A】一比較例によるカラム処理系のブロック図。
【図15B】一比較例によるカラム信号処理系の動作タイミング図。
【図16】アシスト処理部を備えた撮像装置の概略的なブロック図。
【図17】第２の具体例に係るカラム信号処理系の概略構成を示す回路図。
【図20】レベルダイヤグラムを示す図。
【図21】電流リユースカラムアンプの構成の一例の回路図。
【図22】逐次比較型アナログ－デジタル変換器の詳細回路図。
【図23】本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図。
【図24】第２実施形態に係る間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図。
【図25】車両制御システムの概略的な構成の一例を示すブロック図である。
【図26】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【0024】
以下、図面を参照して、撮像装置及び電子機器の実施形態について説明する。以下では、撮像装置及び電子機器の主要な構成部分を中心に説明するが、撮像装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【0025】
＜本開示の第１実施形態＞
図１は第１実施形態による撮像装置の概略構成を示すブロック図である。図１の撮像装置１０は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサである。図１の撮像装置１０は、画素アレイ部１１と、行選択部１２と、定電流源部１３と、カラムアンプ部と、アナログ－デジタル変換部（以下、ＡＤ変換部と呼ぶ）１５と、水平転送走査部１６と、信号処理部１７と、タイミング制御部１８とを備えている。
図１は第１実施形態による撮像装置の概略構成を示すブロック図である。図１の撮像装置１０は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサである。図１の撮像装置１０は、画素アレイ部１１と、行選択部１２と、定電流源部１３と、カラムアンプ部と、アナログ－デジタル変換部（以下、ＡＤ変換部と呼ぶ）１５と、水平転送走査部１６と、信号処理部１７と、タイミング制御部１８とを備えている。
【0026】
画素アレイ部１１には、複数の画素制御線３１（３１1～３１m）と、複数の信号線３２（３２1～３２n）が縦横に配置されており、各画素制御線３１と各信号線３２が交差する箇所付近には、複数の画素２０が配置されている。本明細書では、複数の画素制御線の延びる方向を行方向と呼び、複数の信号線の延びる方向を列（カラム）方向と呼ぶ。
【0027】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【0028】
読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【0029】
この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【0030】
定電流源部１３は、画素列毎に信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の負荷電流源Ｉ（図２参照）を備えており、行選択部１２によって選択走査された画素行の各画素２０に対し、信号線３２1～３２nの各々を通してバイアス電流を供給する。
【0031】
カラムアンプ部１４は、画素列毎に信号線３２1～３２nの各々に対応して設けられたカラムアンプの集合から成る。そして、カラムアンプ部１４の各カラムアンプは、画素アレイ部１１の各画素２０から読み出され、信号線３２1～３２nを通して供給される画素信号を増幅してＡＤ変換部１５に供給する。
【0032】
カラムアンプ部１４は、画素アレイ部１１の各画素２０から信号線３２を通して入力される信号成分（所謂、Ｄ相）とリセット成分（所謂、Ｐ相）との差分をとる処理（ＣＤＳ処理）を行い、その差分を画素信号として出力する。カラムアンプ部１４の後段には、容量部１９が設けられている。カラムアンプ部４でＣＤＳ処理を行うことで、アナログ－デジタル変換処理（以下、ＡＤ変換処理と呼ぶ）の回数を半減できる。
【0033】
容量部１９は、カラムアンプ部１４から入力される画素信号を、例えば、スイッチトキャパシタによるサンプリングによって保持する。容量部１９の後段には、ＡＤ変換部が設けられている。
【0034】
ＡＤ変換部１５は、画素アレイ部１１の画素列に対応して設けられた（例えば、画素列毎に設けられた）複数のアナログ－デジタル変換器（以下、ＡＤ変換器と呼ぶ）の集合から成る、列並列型のＡＤ変換部である。ＡＤ変換部１５は、画素列毎に信号線３２1～３２nの各々を通して出力され、カラムアンプ部１４で増幅されたアナログの画素信号をデジタルの画素信号に変換する。
【0035】
ＡＤ変換部１５が採用するＡＤ変換方式は問わない。例えば、ＡＤ変換部は、シングルスロープ型のＡＤ変換器でもよいし、逐次比較型のＡＤ変換器でもよい。
【0036】
シングルスロープ型のＡＤ変換器では、画素の固定パターンノイズを除去するためのデジタルＣＤＳ処理を行うには、Ｐ相信号とＤ相信号の２回のＡＤ変換処理とオートゼロ処理を行う追加の時間が必要になる。また、画素信号とランプ波の基準信号とがクロスするときに、貫通電流やキックバックが生じる。さらに、クロスする時間は画素信号レベルに依存し、他の画素列のＡＤ変換処理に干渉するおそれがある。また、ＡＤ変換時の電圧の保持に、画素内の増幅トランジスタを利用するため、デジタル信号への変換時間が画素信号の読出し速度を制限する。
【0037】
これに対して、逐次比較型のＡＤ変換器は、シングルスロープ型のＡＤ変換器よりも、高速かつ低消費電力でＡＤ変換処理を行うことができる。
【0038】
逐次比較型のＡＤ変換器は、二分探索を行うため、電圧レベルがスイープするランプ波との比較を行うシングルスロープ型のＡＤ変換器よりも効率よくＡＤ変換処理を行うことができる。
【0039】
水平転送走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１６による制御の下に、ＡＤ変換部１５でデジタル信号に変換された画素信号が画素列単位で水平転送線Ｌに読み出される。
【0040】
信号処理部１７は、水平転送線Ｌを通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１７は、縦線欠陥や点欠陥の補正、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理を行う。信号処理部１７は、生成した画像データを、本ＣＭＯＳイメージセンサ１０の出力信号として後段の装置に出力する。
【0041】
タイミング制御部１８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、カラムアンプ部１４、ＡＤ変換部１５、水平転送走査部１６、及び、信号処理部１７等の駆動制御を行う。
【0042】
［画素の回路構成例］
図２は画素（画素回路）２０の構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
図２は画素（画素回路）２０の構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
【0043】
転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【0044】
この画素２０に対して、先述した画素制御線３１として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【0045】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲートと電気的に接続されている。ここで、増幅トランジスタ２４のゲートが電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【0046】
転送トランジスタ２２のゲートには、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【0047】
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲートには、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【0048】
増幅トランジスタ２４は、ゲートがフローティングディフュージョンＦＤに、ドレインが高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソースが選択トランジスタ２５を介して信号線３２に接続される。そして、増幅トランジスタ２４と、信号線３２の一端に接続される負荷電流源Ｉとは、フローティングディフュージョンＦＤの電圧を信号線３２の電位に変換するソースフォロワを構成している。
【0049】
選択トランジスタ２５は、ドレインが増幅トランジスタ２４のソースに接続され、ソースが信号線３２に接続されている。選択トランジスタ２５のゲートには、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
【0050】
尚、上記の回路例では、画素２０の回路構成として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の回路構成とすることもできる。
【0051】
［半導体チップ構造］
上記の構成のＣＭＯＳイメージセンサ１０の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。平置型の半導体チップ構造及び積層型の半導体チップ構造のいずれのＣＭＯＳイメージセンサ１０においても、画素２０について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができるし、表面側から照射される光を取り込む表面照射型の画素構造とすることができる。以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造について説明する。
上記の構成のＣＭＯＳイメージセンサ１０の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。平置型の半導体チップ構造及び積層型の半導体チップ構造のいずれのＣＭＯＳイメージセンサ１０においても、画素２０について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができるし、表面側から照射される光を取り込む表面照射型の画素構造とすることができる。以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造について説明する。
【0052】
（平置型の半導体チップ構造）
図３は、ＣＭＯＳイメージセンサ１０の平置型の半導体チップ構造の概略を模式的に示す平面図である。図３に示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体チップ（半導体基板）４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部（ＡＤ変換部）１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等が形成されている。
図３は、ＣＭＯＳイメージセンサ１０の平置型の半導体チップ構造の概略を模式的に示す平面図である。図３に示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体チップ（半導体基板）４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部（ＡＤ変換部）１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等が形成されている。
【0053】
（積層型の半導体チップ構造）
図４は、ＣＭＯＳイメージセンサ１０の積層型のチップ構造の概略を模式的に示す分解斜視図である。図４に示すように、積層型の半導体チップ構造は、１層目の半導体チップ４２及び２層目の半導体チップ４３の少なくとも２つの半導体チップ（半導体基板）が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の半導体チップ４２に形成される。また、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部（ＡＤ変換部）１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分は、２層目の半導体チップ４３に形成される。そして、１層目の半導体チップ４２と２層目の半導体チップ４３とは、Ｃｕ－Ｃｕ接続などの接続部（ＶＩＡ）４４Ａ，４４Ｂを通して電気的に接続される。
図４は、ＣＭＯＳイメージセンサ１０の積層型のチップ構造の概略を模式的に示す分解斜視図である。図４に示すように、積層型の半導体チップ構造は、１層目の半導体チップ４２及び２層目の半導体チップ４３の少なくとも２つの半導体チップ（半導体基板）が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の半導体チップ４２に形成される。また、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部（ＡＤ変換部）１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分は、２層目の半導体チップ４３に形成される。そして、１層目の半導体チップ４２と２層目の半導体チップ４３とは、Ｃｕ－Ｃｕ接続などの接続部（ＶＩＡ）４４Ａ，４４Ｂを通して電気的に接続される。
【0054】
この積層構造のＣＭＯＳイメージセンサ１０によれば、１層目の半導体チップ４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体チップ４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の半導体チップ４２には画素２０の作製に適したプロセスを適用でき、２層目の半導体チップ４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１０の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
【0055】
尚、ここでは、１層目の半導体チップ４２及び２層目の半導体チップ４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、カラムアンプ部１４、ＡＤ変換部１５、水平転送走査部１６、信号処理部１７、及び、タイミング制御部１８等の回路部分については、２層目以降の半導体チップに分散して形成することができる。
【0056】
図５は、カラムアンプ部、容量部、及びＡＤ変換部を含むカラム信号処理系の基本構成を示すブロック図である。図５のカラム信号処理系は、複数の信号線のそれぞれごとに、カラムアンプ部と容量部を有する。カラム信号処理系は、複数のカラムアンプ部と、複数の容量部とを有し、複数の容量部は１つのＡＤ変換部を共有する。
【0057】
カラムアンプ部は、画素列数と同数分のカラムアンプを有する。同様に、容量部は、画素列数と同数分の容量マルチプレクサを有する。
【0058】
図５は、１つの逐次比較型ＡＤ変換器１５０につき、複数本の信号線３２、例えば８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7を、８本の信号線３２に対応した８個のカラムアンプ１４０及び容量マルチプレクサ１９０を通して多重化して処理する構成の一例を示している。
【0059】
（カラムアンプの構成例）
カラムアンプ１４０は、増幅器１４１、第１スイッチ１４２、第２スイッチ１４３、第３スイッチ１４４、第１容量素子１４５、及び、第２容量素子１４６を有する構成となっている。第１容量素子１４５（以下、単に、「容量素子１４５」と記述する）は、容量値ＣFを有しており、第２容量素子１４６（以下、単に、「容量素子１４６」と記述する）は、容量値ＣSを有している。
カラムアンプ１４０は、増幅器１４１、第１スイッチ１４２、第２スイッチ１４３、第３スイッチ１４４、第１容量素子１４５、及び、第２容量素子１４６を有する構成となっている。第１容量素子１４５（以下、単に、「容量素子１４５」と記述する）は、容量値ＣFを有しており、第２容量素子１４６（以下、単に、「容量素子１４６」と記述する）は、容量値ＣSを有している。
【0060】
増幅器１４１は、信号線３２の電位ＶＳＬ（ＶＳＬ0～ＶＳＬ7）を非反転（＋）入力端子の入力とする。第１スイッチ１４２（以下、単に、「スイッチ１４２」と記述する）は、一端が増幅器１４１の出力端子に接続され、他端が増幅器１４１の反転（－）入力端子に接続されており、スイッチ制御信号Ｓpの極性（高レベル／低レベル）に応じて、オン（閉）／オフ（開）動作を行う。
【0061】
第２スイッチ１４３（以下、単に、「スイッチ１４３」と記述する）は、一端が増幅器１４１の出力端子に接続されている。容量素子１４５は、一端がスイッチ１４３の他端に接続され、他端がスイッチ１４２の他端及び増幅器１４１の反転入力端子に接続されている。容量素子１４６は、容量素子１４５の他端及び増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に接続されている。スイッチ１４３は、スイッチ制御信号ＳDの極性に応じて、オン／オフ動作を行う。
【0062】
すなわち、スイッチ１４３、容量素子１４５、及び、容量素子１４６は、増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に、その順に直列に接続されている。また、容量素子１４５と容量素子１４６との共通接続ノードＮ1とスイッチ１４２の他端とは、電気的に接続されている。
【0063】
第３スイッチ１４４（以下、単に、「スイッチ１４４」と記述する）は、一端がスイッチ１４３と容量素子１４５との共通接続ノードＮ2に接続されており、スイッチ制御信号ＳVRの極性に応じて、オン／オフ動作を行う。スイッチ１４４の他端には、カラムアンプ１４０の出力のゼロ電圧を規定するローカル基準電圧ＶＲが印加される。すなわち、スイッチ１４４は、スイッチ１４３と容量素子１４５との共通接続ノードＮ2に、ローカル基準電圧ＶＲを選択的に与える。
【0064】
（容量マルチプレクサの構成例）
容量部１９を構成する容量マルチプレクサ１９０は、４つのスイッチ１９１～１９４及び１つの容量素子１９５を有し、スイッチトキャパシタによるサンプリングを行う構成となっている。容量素子１９５は、容量値ＣINを有している。
容量部１９を構成する容量マルチプレクサ１９０は、４つのスイッチ１９１～１９４及び１つの容量素子１９５を有し、スイッチトキャパシタによるサンプリングを行う構成となっている。容量素子１９５は、容量値ＣINを有している。
【0065】
スイッチ１９１は、一端がカラムアンプ１４０の出力端、即ち、増幅器１４１の出力端子に接続されており、スイッチ制御信号ＳINの極性に応じて、オン／オフ動作を行う。スイッチ１９２は、一端がスイッチ１９１の他端に接続されており、スイッチ制御信号ＳVMI0の極性に応じて、オン／オフ動作を行う。スイッチ１９２の他端には、特定の参照電圧ＶＸが印加される。特定の参照電圧ＶＸとして、ローカル基準電圧ＶＲを用いる場合もある。
【0066】
容量素子１９５は、一端がスイッチ１９１の他端に接続されている。スイッチ１９３は、一端が容量素子１９５の他端に接続されており、スイッチ制御信号ＳVMの極性に応じて、オン／オフ動作を行う。スイッチ１９３の他端には、逐次比較型ＡＤ変換器１５０の容量アレイ部（ＣDAC）１５５をリセットする際に使用する中間電圧ＶＭが印加される。
【0067】
スイッチ１９４は、一端が容量素子１９５の他端、及び、スイッチ１９３の一端に接続されており、スイッチ制御信号ＳSUM0の極性に応じて、オン／オフ動作を行う。スイッチ１９４の他端は、信号線３２の電位ＶＳＬ0～ＶＳＬ7に対応した８個の容量マルチプレクサ１９０間で共通に接続され、容量マルチプレクサ１９０の出力端となる。
【0068】
（逐次比較型ＡＤ変換器の構成例）
逐次比較型ＡＤ変換器１５０は、プリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、デジタル－アナログ変換器（ＤＡＣ）１５４、及び、容量アレイ部（ＣDAC）１５５を有する構成となっている。
逐次比較型ＡＤ変換器１５０は、プリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、デジタル－アナログ変換器（ＤＡＣ）１５４、及び、容量アレイ部（ＣDAC）１５５を有する構成となっている。
【0069】
プリアンプ１５１は、増幅器１５１１及びスイッチ１５１２から成る。増幅器１５１１は、容量マルチプレクサ１９０から供給されるアナログ電圧を反転（－）入力端子の入力とし、出力コモンモード参照電圧ＶCMを非反転（＋）入力端子の入力とする。スイッチ１５１２は、オートゼロ（入出力ショートによるオフセットキャンセル）のスイッチであり、プリアンプ１５１の反転（－）入力端子と出力端子との間に接続されており、スイッチ制御信号ＳAZの極性に応じて、オン／オフ動作を行う。
【0070】
コンパレータ１５２は、コンパレータクロックＣＫＩに同期して、プリアンプ１５１を通して供給されるアナログ電圧と比較基準電圧との大小を比較し、その比較結果をＳＡＲロジック部１５３に供給する。
【0071】
ＳＡＲロジック部１５３は、例えば、Ｎビットの逐次比較レジスタから成り、クロックＣＫに同期して、各ビット毎にコンパレータ１５２の比較結果を格納し、ＡＤ変換後のＮビットのデジタル値ＤOUTとして出力する。
【0072】
デジタル－アナログ変換器１５４及び容量アレイ部１５５は、Ｎビットの容量性デジタル－アナログ変換器を構成している。そして、この容量性デジタル－アナログ変換器において、ＳＡＲロジック部１５３から出力されるＮビットのデジタル値ＤOUTをアナログ電圧に変換し、増幅器１５１１の反転（－）入力端子にその入力として与える。
【0073】
（カラム信号処理系の回路動作）
続いて、上記の構成のカラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型ＡＤ変換器１５０から成る図５の基本構成例に係るカラム信号処理系の回路動作について、図６のタイミングチャートを用いて説明する。
続いて、上記の構成のカラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型ＡＤ変換器１５０から成る図５の基本構成例に係るカラム信号処理系の回路動作について、図６のタイミングチャートを用いて説明する。
【0074】
図６のタイミングチャートには、信号線３２の電位ＶＳＬ、スイッチ制御信号ＳP，ＳVR、スイッチ制御信号ＳD，ＳIN、ＳVM、スイッチ制御信号ＳVMI0，ＳSUM0～ＳVMI7，ＳSUM7、クロックＣＫ、スイッチ制御信号ＳAZ、及び、コンパレータクロックＣＫＩのタイミング関係を示している。
【0075】
まず、８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7は、それぞれ対応する専用のカラムアンプ１４０に入力される。８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7がリセット成分（Ｐ相電圧）の状態で、スイッチ制御信号ＳP及びスイッチ制御信号ＳVRが高レベルになることで、スイッチ１４２及びスイッチ１４４がオン（閉）状態となる。これにより、リセット成分（Ｐ相電圧）が容量素子１４５及び容量素子１４６にチャージされる。このとき、スイッチ１４３と容量素子１４５との共通接続ノードＮ2の電圧は、リセット成分（Ｐ相電圧）は、画素２０によって大きくばらつく（精度が低い）が、ローカル基準電圧ＶＲは、カラムアンプ１４０側で生成されるためにばらつきが小さい（精度が高い）。
【0076】
次に、スイッチ制御信号ＳP及びスイッチ制御信号ＳVRが低レベルになることで、スイッチ１４２及びスイッチ１４４がオフ（開）状態となり、同時に、スイッチ制御信号ＳDが高レベルになることで、スイッチ１４３がオン（閉）状態となる。このとき、容量素子１４５及び容量素子１４６と増幅器１４１とによって非反転増幅回路が構成され、カラムアンプ１４０の出力電圧Ｖoutは、ローカル基準電圧ＶＲとほぼ同じ電圧となる。
【0077】
その後、８本の信号線３２の各電位ＶＳＬ0～ＶＳＬ7が、輝度成分である信号成分（Ｄ相電圧）に変化する（具体的には、降下する）と、容量素子１４５と容量素子１４６との共通接続ノードＮ1の電圧が、信号成分（Ｄ相電圧）と同じ電圧になるようにフィードバックがかかる。この一連の動作により、リセット成分（Ｐ相電圧）と信号成分（Ｄ相電圧）との差分をとるＣＤＳ処理が行われ、カラムアンプ１４０の出力電圧Ｖoutは、信号線３２の電位ＶＳＬの（ＣF＋ＣS）／ＣF倍に増幅された電圧だけ降下する。このように、カラムアンプ１４０は、画素信号のリセットレベルと信号レベルとの差分である相関画素信1号を出力する。
【0078】
カラムアンプ１４０で増幅された信号成分は、カラムアンプ１４０と同数の容量素子１９５で構成された容量マルチプレクサ１９０に入力される。容量マルチプレクサ１９０において、Ｄ相時に、スイッチ制御信号ＳIN及びスイッチ制御信号ＳVMが高レベルとなり、これに応答してスイッチ１９１及びスイッチ１９３がオン状態となることで、容量素子１９５に中間電圧ＶＭが印加される。そして、スイッチ制御信号ＳIN及びスイッチ制御信号ＳVMが低レベルとなり、これに応答してスイッチ１９１及びスイッチ１９３がオフ状態となることで、容量値ＣINの容量素子１９５に電荷が保持される。
【0079】
次に、Ｐ相時は、スイッチ制御信号ＳVMIx（ｘ＝０～７）及びスイッチ制御信号ＳSUMx（ｘ＝０～７）が順次高レベルとなり、スイッチ１９２及びスイッチ１９４がオン状態になることで、容量素子１９５に保持された電荷が逐次比較型ＡＤ変換器１５０に転送される。電荷の転送は、Ｐ相の時間を８分割して行われる。Ｄ相については、サンプリングに使用されるため、電荷の転送はＰ相の間でしか行うことができない。
【0080】
逐次比較型ＡＤ変換器１５０の入力端に、スイッチ１９４を通して容量素子１９５が接続されたら、コンパレータ１５２にコンパレータクロックＣＫＩを入力して比較を開始する。コンパレータ１５２の比較結果は、ＳＡＲロジック部１５３を介してデジタル－アナログ変換器１５４にフィードバックされ、プリアンプ１５１の入力が０Ｖになるように二分探索される。最終的に、容量マルチプレクサ１９０の容量素子１９５に蓄積された電荷がほぼ全て容量アレイ部（ＣDAC）１５５へ転送され、そのときのデジタル－アナログ変換器１５４の入力が出力コードとして得られる。
【0081】
尚、次に容量素子１９５を接続する前に、スイッチ制御信号ＳAZを高レベルにすることによってプリアンプ１５１のスイッチ１５１２をオン（閉）状態とし、容量アレイ部（ＣDAC）１５５の電荷をリセットする必要がある。
【0082】
上述したように、図５の逐次比較型ＡＤ変換器１５０は、Ｐ相時にのみ動作し、Ｄ相時は何もせずに待機する間欠動作となる。待機時は電力を消費しないように回路電流を止めることになるが、高速応答できない部分は止めることができないため、無駄が生じてしまう。また、Ｐ相とＤ相で電源電流が大きく変わるため、復帰直後に電源電圧の静定に時間がかかることになる。
【0083】
（第１の具体例）
次に、第１の具体例に係るカラム信号処理系について説明する。図７は第１の具体例に係るカラム信号処理系の概略構成を示す回路図である。図７のカラム信号処理系は、２以上のカラムアンプ群１４７と、容量部１９と、ＡＤ変換器１５０とを備えている。
次に、第１の具体例に係るカラム信号処理系について説明する。図７は第１の具体例に係るカラム信号処理系の概略構成を示す回路図である。図７のカラム信号処理系は、２以上のカラムアンプ群１４７と、容量部１９と、ＡＤ変換器１５０とを備えている。
【0084】
２以上のカラムアンプ群１４７は、２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する。２以上のカラムアンプ群１４７は、図１のカラムアンプ部を構成している。図７では、２つのカラムアンプ群１４７Ａ、１４７Ｂを有する例を示しているが、後述するように、カラムアンプ群１４７の数は３つ以上でもよい。図７の例では、一方のカラムアンプ群１４７Ａには４本の信号線ＶＳＬ０～ＶＳＬ３からなる信号線群が入力され、他方のカラムアンプ群１４７Ｂには４本の信号線ＶＳＬ４～ＶＳＬ７からなる信号線群が入力される。
【0085】
各カラムアンプ群１４７Ａ、１４７Ｂはそれぞれ４つのカラムアンプ１４０を有する。各カラムアンプ１４０には、４本の信号線ＶＳＬ０～ＶＳＬ３、ＶＳＬ４～ＶＳＬ７のいずれかが入力される。各カラムアンプ１４０は、図５のカラムアンプ１４０と同様の回路構成を有する。各カラムアンプ群１４７に入力される信号線の数は必ずしも４本である必要はない。各カラムアンプ群１４７には、各カラムアンプ群１４７に入力される信号線の数と同数のカラムアンプ１４０が設けられる。
【0086】
容量部１９は、複数の容量マルチプレクサ１９０を有する。各容量マルチプレクサ１９０は、複数の相関画素信号を保持する複数の容量を有する。より具体的には、各容量マルチプレクサ１９０は、複数の相関画素信号を保持する複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを有する。各容量マルチプレクサ１９０は、複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃによるサンプリングにより、相関画素信号を保持する。容量部１９は、図１の容量部１９に対応している。複数の容量マルチプレクサ１９０は、各カラムアンプ群１４７内のカラムアンプ１４０の数と同数だけ設けられている。
【0087】
複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａは、２以上のカラムアンプ群１４７Ａ、１４７Ｂのうち予め定められたカラムアンプ群１４７Ａから出力された相関画素信号を保持する。複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａ以外の２以上のスイッチトキャパシタ１９６Ｂ、１９６Ｃは、順繰りに選択されて、２以上のカラムアンプ群１４７Ａ、１４７Ｂのうち予め定められたカラムアンプ群１４７Ａ以外のカラムアンプ群１４７Ｂから出力された相関画素信号を保持する。
【0088】
複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃは、画素アレイ部１１から２以上の信号線に複数の画素信号の信号レベルが出力される期間内に、２以上のカラムアンプ群１４７から出力された複数の相関画素信号を保持する。
【0089】
複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃは、画素アレイ部１１から２以上の信号線に複数の画素信号のリセットレベルが出力される期間内と、２以上の信号線に複数の画素信号の信号レベルが出力される期間内とに、保持された複数の相関画素信号を順繰りにアナログ－デジタル変換器に転送する。
【0090】
複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａは、画素アレイ部１１から２以上の信号線に複数の画素信号の信号レベルが出力される期間ごとに、相関画素信号を保持する。複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち一部のスイッチトキャパシタ１９６Ａ以外のスイッチトキャパシタ１９６Ｂ、１９６Ｃは順繰りに、画素アレイ部１１から２以上の信号線に複数の画素信号の信号レベルが出力される期間内に、相関画素信号の保持動作を休止する。
【0091】
図７の容量マルチプレクサ１９０は、図５の容量マルチプレクサ１９０とは内部構成が異なっている。図７の容量マルチプレクサ１９０は、３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを有する。そのうちのスイッチトキャパシタ１９６Ａは、スイッチ１９１A1、１９１A3、１９２A、１９３A1、１９３A2、１９４A1、１９４A2と、キャパシタ１９５A1、１９５A2とを有する。これらスイッチはそれぞれ、スイッチ制御信号ＳIN0A、ＳIN1A、ＳINA、ＳVM1A[n]、ＳVMA、ＳVMA、ＳSUMA[n]にて切替制御される。スイッチトキャパシタ１９Ｂは、スイッチ１９１B1、１９１B3、１９２B、１９３B1、１９３B2、１９４B1、１９４B2と、キャパシタ１９５B1、１９５B2とを有する。これらスイッチはそれぞれ、スイッチ制御信号ＳIN0B、ＳIN1B、ＳINB、ＳVM1B[n]、ＳVMB、ＳVMB、ＳSUMB[n]にて切替制御される。スイッチトキャパシタ１９６Ｃは、スイッチ１９１C1、１９１C3、１９２C、１９３C1、１９３C2、１９４C1、１９４C2と、キャパシタ１９５C1、１９５C2とを有する。これらスイッチはそれぞれ、スイッチ制御信号ＳIN0C、ＳIN1C、ＳINC、ＳVM1C[n]、ＳVMC、ＳVMC、ＳSUMC[n]にて切替制御される。
【0092】
３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの内部構成は同じであるため、以下では、スイッチトキャパシタ１９６Ａの内部構成を主に説明する。一方のカラムアンプ群１４７Ａ内の各カラムアンプ１４０の出力ノードは、対応する容量マルチプレクサ１９０内のスイッチ１９１A1、スイッチ１９１B1、及びスイッチ１９１C1の各一端に接続されている。他方のカラムアンプ群１４７Ｂ内の各カラムアンプの出力ノードは、対応する容量マルチプレクサ１９０内のスイッチ１９１B1及びスイッチ１９１C1の各一端に接続されている。
【0093】
スイッチ１９１A1の他端は、キャパシタ１９５A1の一端とスイッチ１９２Aの一端とに接続されている。スイッチ１９１A3の一端には基準電圧ＶＲが印加され、スイッチ１９１A3の他端はスイッチ１９２Aの他端とキャパシタ１９５A2の一端とに接続されている。
【0094】
キャパシタ１９５A1の他端には、スイッチ１９３A1の一端とスイッチ１９４A1の一端とが接続されている。スイッチ１９３A1の他端とスイッチ１９３A2の一端には、コモンモード参照電圧ＶCMが印加されている。スイッチ１９３A2の他端は、キャパシタ１９５A2の他端とスイッチ１９４A2の一端に接続されている。
【0095】
容量マルチプレクサ１９０内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ内のスイッチ１９４A1、スイッチ１９４B1、スイッチ１９４C1の各他端は、逐次比較型ＡＤ変換器１５０の反転入力ノードに接続されている。容量マルチプレクサ１９０内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ内のスイッチ１９４A2、スイッチ１９４B2、スイッチ１９４C2の各他端は、逐次比較型ＡＤ変換器１５０の非反転入力ノードに接続されている。
【0096】
このように、容量部１９内の各容量マルチプレクサ１９０は、差動信号を出力する。図７の場合、４つの容量マルチプレクサ１９０があり、４つの容量マルチプレクサ１９０から出力された４つの差動信号は、逐次比較型ＡＤ変換器１５０の反転入力ノードと非反転入力ノードに入力される。
【0097】
図７の逐次比較型ＡＤ変換器１５０は、差動入力信号に基づいて差動でＡＤ変換処理を行う。図７の逐次比較型ＡＤ変換器１５０は、プリアンプ１５１と、コンパレータ１５２と、ＳＡＲロジック部１５３と、２つのデジタル－アナログ変換器（ＤＡＣ）１５４と、２つの容量アレイ部（ＣＤＡＣ）１５５とを有する。
プリアンプ１５１は、差動入力及び差動出力の増幅器１５１１と、２つのスイッチ１５１２とを有する。一方のスイッチ１５１２は、増幅器１５１１の差動出力ノードの一方と非反転入力ノードとの間に接続されている。他方のスイッチ１５１２は、増幅器１５１１の差動出力ノードの他方と反転入力ノードとの間に接続されている。
プリアンプ１５１は、差動入力及び差動出力の増幅器１５１１と、２つのスイッチ１５１２とを有する。一方のスイッチ１５１２は、増幅器１５１１の差動出力ノードの一方と非反転入力ノードとの間に接続されている。他方のスイッチ１５１２は、増幅器１５１１の差動出力ノードの他方と反転入力ノードとの間に接続されている。
【0098】
図８は図７に示す第１の具体例に係るカラム信号処理系の動作タイミング図である。図８には、図２のリセットトランジスタのゲートに入力されるリセット信号ＲＳＴと、転送トランジスタのゲートに入力されるＴＲＧ信号と、スイッチ制御信号ＳIN0A、ＳIN1A、ＳIN0B、ＳIN1B、ＳIN0C、ＳIN1C、ＳVMA、ＳVMB、ＳVMC、ＳSUMA[0]、ＳSUMA[1]、ＳSUMA[2]、ＳSUMA[3]、ＳSUMB[0]、ＳSUMB[1]、ＳSUMB[2]、ＳSUMB[3]、ＳSUMC[0]、ＳSUMC[1]、ＳSUMC[2]、ＳSUMC[3]、逐次比較型ＡＤ変換器１５０内のコンパレータ１５２のクロック信号ＣＫ１と、スイッチ制御信号ＳAZとのタイミングが示されている。
【0099】
図８に示すように、カラム信号処理系では、Ｄ相サンプリング期間と、Ｐ相サンプリング期間が交互に繰り返され、Ｐ相サンプリング期間とその直後のＤ相サンプリング期間とを合わせた期間がＡＤ変換処理の単位期間（１ＡＤ期間）である。
図８の時刻ｔ１～ｔ２はＤ相サンプリング期間であり、この期間内には、スイッチ制御信号ＳVMAとＳVMBがハイになって、スイッチ１９３A1、スイッチ１９３A2、スイッチ１９３B1、スイッチ１９３B2がオンして、キャパシタ１９５A1、キャパシタ１９５A2、キャパシタ１９５B1、及びキャパシタ１９５B2の各他端にはコモンモード参照電圧ＶCMが印加される。これにより、スイッチトキャパシタ１９６Ａは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち一方のカラムアンプ群１４７Ａから出力された、画素信号のリセットレベルと信号レベルの差分である相関画素信号を保持する。同様に、スイッチトキャパシタ１９６Ｂは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち他方のカラムアンプ群１４７Ｂから出力された相関画素信号を保持（サンプリング）する。実際には、４つの容量マルチプレクサ１９０があり、各容量マルチプレクサ１９０にスイッチトキャパシタ１９６Ａとスイッチトキャパシタ１９６Ｂがある。よって、４つのスイッチトキャパシタ１９６Ａと、４つのスイッチトキャパシタ１９６Ｂとは、４つの信号線ＶＳＬ０～ＶＳＬ３、又は信号線ＶＳＬ４～ＶＳＬ７に対応する４つの相関画素信号をそれぞれ保持する。以下では、キャパシタ１９５Ａ１と１９５Ａ２を総称してキャパシタ１９５Ａと呼び、キャパシタ１９５Ｂ１と１９５Ｂ２を総称してキャパシタ１９５Ｂと呼び、キャパシタ１９５Ｃ１と１９５Ｃ２を総称してキャパシタ１９５Ｃと呼ぶ。
図８の時刻ｔ１～ｔ２はＤ相サンプリング期間であり、この期間内には、スイッチ制御信号ＳVMAとＳVMBがハイになって、スイッチ１９３A1、スイッチ１９３A2、スイッチ１９３B1、スイッチ１９３B2がオンして、キャパシタ１９５A1、キャパシタ１９５A2、キャパシタ１９５B1、及びキャパシタ１９５B2の各他端にはコモンモード参照電圧ＶCMが印加される。これにより、スイッチトキャパシタ１９６Ａは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち一方のカラムアンプ群１４７Ａから出力された、画素信号のリセットレベルと信号レベルの差分である相関画素信号を保持する。同様に、スイッチトキャパシタ１９６Ｂは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち他方のカラムアンプ群１４７Ｂから出力された相関画素信号を保持（サンプリング）する。実際には、４つの容量マルチプレクサ１９０があり、各容量マルチプレクサ１９０にスイッチトキャパシタ１９６Ａとスイッチトキャパシタ１９６Ｂがある。よって、４つのスイッチトキャパシタ１９６Ａと、４つのスイッチトキャパシタ１９６Ｂとは、４つの信号線ＶＳＬ０～ＶＳＬ３、又は信号線ＶＳＬ４～ＶＳＬ７に対応する４つの相関画素信号をそれぞれ保持する。以下では、キャパシタ１９５Ａ１と１９５Ａ２を総称してキャパシタ１９５Ａと呼び、キャパシタ１９５Ｂ１と１９５Ｂ２を総称してキャパシタ１９５Ｂと呼び、キャパシタ１９５Ｃ１と１９５Ｃ２を総称してキャパシタ１９５Ｃと呼ぶ。
【0100】
時刻ｔ２～ｔ３はＰ相サンプリング期間であり、この期間内には、容量部１９は相関画素信号のサンプリングを行わない。その代わり、容量部１９に保持された相関画素信号を逐次比較型ＡＤ変換器１５０に順次転送する処理が行われる。
【0101】
具体的には、一方のカラムアンプ群１４７Ａからの相関画素信号を保持する４つのスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａは、保持している相関画素信号を順に逐次比較型ＡＤ変換器１５０に転送する。なお、時刻ｔ２～ｔ３の期間内には、４つのスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂが保持している相関画素信号は、まだ逐次比較型ＡＤ変換器１５０には転送されない。
【0102】
時刻ｔ３～ｔ４はＤ相サンプリング期間であり、この期間内には、４つのスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち一方のカラムアンプ群１４７Ａから出力された相関画素信号を保持する。同様に、４つのスイッチトキャパシタ１９６Ｃは、２つのカラムアンプ群１４７Ａ、１４７Ｂのうち他方のカラムアンプ群１４７Ｂから出力された相関画素信号を保持（サンプリング）する。
【0103】
また、時刻ｔ３～ｔ４のＤ相サンプリング期間内には、時刻ｔ１～ｔ２のＤ相サンプリング期間内に保持された４つのキャパシタ１９５Ｂ内の相関画素信号が、逐次比較型ＡＤ変換器１５０に順に転送される。
【0104】
時刻ｔ４～ｔ５はＰ相サンプリング期間であり、この期間内には、一方のカラムアンプ群１４７Ａからの相関画素信号を保持する４つのスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａは、保持している相関画素信号を順に逐次比較型ＡＤ変換器１５０に転送する。
【0105】
以下、同様の処理が繰り返される。このように、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、必ずスイッチトキャパシタ１９６Ａに保持され、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂとスイッチトキャパシタ１９６ＣCに交互に保持される。容量部１９内の２つのスイッチトキャパシタ１９６Ｂ、１９６Ｃのうち一つは交互に、Ｄ相サンプリング期間内に相関画素信号のサンプリング動作を休止する。
【0106】
また、相関画素信号の容量部１９へのサンプリングはＤ相サンプリング期間のみに行われる。容量部１９から逐次比較型ＡＤ変換器１５０への相関画素信号の転送は、Ｐ相サンプリング期間とＤ相サンプリング期間内に行われる。
【0107】
図９～図１４は図８の時刻ｔ２～ｔ８の画素信号（相関画素信号）の流れを模式的に示す図である。図９は時刻ｔ２～ｔ３、図１０は時刻ｔ３～ｔ４、図１１は時刻ｔ４～ｔ５、図１２は時刻ｔ５～ｔ６、図１３は時刻ｔ６～ｔ７、図１４は時刻ｔ７～ｔ８の画素信号（相関画素信号）の流れを矢印線で示している。
【0108】
時刻ｔ２～ｔ３のＰ相サンプリング期間内には、図９に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｐ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｐ相信号）は他方のカラムアンプ群１４７Ｂに入力される。画素信号は、リセットレベルのＰ相信号であり、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６は、Ｐ相信号に応じた電荷を保持する。
【0109】
次に、時刻ｔ３～ｔ４のＤ相サンプリング期間内には、図１０に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｄ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｄ相信号）は他方のカラムアンプ群１４７Ｂに入力される。カラムアンプ１４０内のスイッチ１４２、スイッチ１４３、及びスイッチ１４４を切り替えることで、Ｐ相信号とＤ相信号の差分である相関画素信号が生成されて、各カラムアンプ１４０から出力される。
【0110】
一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内のキャパシタ１９５Ａに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内のキャパシタ１９５Ｂに保持される。実際には、４つのキャパシタ１９５Ａと４つのキャパシタ１９５Ｂがあり、４つのキャパシタ１９５Ａは信号線ＶＳＬ０～ＶＳＬ３に対応する相関画素信号を保持し、４つのキャパシタ１９５Ｂは信号線ＶＳＬ４～ＶＳＬ７に対応する相関画素信号を保持する。
【0111】
次に、時刻ｔ４～ｔ５のＰ相サンプリング期間内には、図１１に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｐ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｐ相信号）は他方のカラムアンプ群１４７Ｂに入力される。これらのＰ相信号に応じた電荷が、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。また、この期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
【0112】
次に、時刻ｔ５～ｔ６のＤ相サンプリング期間内には、図１２に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｄ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｄ相信号）は他方のカラムアンプ群１４７Ｂに入力される、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０は、スイッチ１４２～１４４を切り替えることで、相関画素信号を生成して出力する。
【0113】
一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持される。また、この期間内には、スイッチトキャパシタ１９６Ｂに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
【0114】
次に、時刻ｔ６～ｔ７のＰ相サンプリング期間内には、図１３に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｐ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｐ相信号）は他方のカラムアンプ群１４７Ｂに入力される。これらのＰ相信号に応じた電荷が、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。また、この期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
【0115】
次に、時刻ｔ７～ｔ８のＤ相サンプリング期間内には、図１４に示すように、信号線ＶＳＬ０～ＶＳＬ３上の画素信号（Ｄ相信号）は一方のカラムアンプ群１４７Ａに入力され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号（Ｄ相信号）は他方のカラムアンプ群１４７Ｂに入力される、各カラムアンプ群１４７Ａ、１４７Ｂ内の各カラムアンプ１４０は、スイッチ１４２～１４４を切り替えることで、相関画素信号を生成して出力する。
【0116】
一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。また、この期間内には、スイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持されていた相関画素信号は、順に逐次比較型ＡＤ変換器１５０に転送される。
【0117】
第１の具体例に係るカラム信号処理系では、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃのうち、スイッチトキャパシタ１９６Ａは一方のカラムアンプ群１４７Ａから出力された相関画素信号のサンプリング専用に使用し、スイッチトキャパシタ１９６ＢとＣは交互に他方のカラムアンプ群１４７Ｂから出力された相関画像信号をサンプリングするために使用される。このように、３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを均等に使用するのではなく、意図的に不均一に使用して相関画像信号のサンプリングを行うことで、ランダムノイズを削減できる。
【0118】
また、第１の具体例に係るカラム信号処理系では、容量部１９で相関画素信号をサンプリングする際のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せが３種類しかないため、スイッチトキャパシタの組合せごとに行う必要があるキャリブレーションの手間を削減でき、キャリブレーション結果のデータを保存するメモリ容量も削減できる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せ数を減らすことで、複数のカラムアンプ群１４７Ａ、１４７Ｂと容量部１９との配線数を削減でき、カラム信号処理系の回路規模を縮小できる。
【0119】
次に、一比較例によるカラム処理系について説明する。図１５Ａは一比較例によるカラム処理系のブロック図である。図１５Ａのカラム信号処理系は、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを均等に利用するものである。図１５Ａのカラム信号処理系は、図７の各容量マルチプレクサ１９０の内部構成に加えて、スイッチ１９１A2、１９１B2、１９１C2を追加した構成になっている。スイッチ１９１A2、１９１B2、１９１C2の各一端は、他方のカラムアンプ群１４７Ｂの出力ノードに接続されている。スイッチ１９１A2の他端はキャパシタ１９５A1の一端に接続され、スイッチ１９１B2の他端はキャパシタ１９５B1の一端に接続され、スイッチ１９１C2の他端はキャパシタC1の一端に接続されている。また、スイッチ１９１A1、１９１B1、１９１C1の各一端は、一方のカラムアンプ群１４７Ａの出力ノードに接続されている。
図１５Ｂは一比較例によるカラム信号処理系の動作タイミング図である。時刻ｔ１～ｔ２のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。
図１５Ｂは一比較例によるカラム信号処理系の動作タイミング図である。時刻ｔ１～ｔ２のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。
【0120】
時刻ｔ２～ｔ３のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
【0121】
時刻ｔ３～ｔ４のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。この期間内には、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持されていた相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
【0122】
時刻ｔ４～ｔ５のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
【0123】
時刻ｔ５～ｔ６のＤ相サンプリング期間内には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、容量部１９内のスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ｃに保持される。この期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持されていた相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
【0124】
時刻ｔ６～ｔ７のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。
【0125】
このように、図１５Ａ及び図１５Ｂに示す一比較例によるカラム信号処理系では、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを均等に使用する。より具体的には、一方のカラムアンプ群１４７Ａから出力された相関画素信号は、スイッチトキャパシタ１９６Ａ→１９６Ｃ→１９６Ｂ→１９６Ａ→…の順に保持される。また、他方のカラムアンプ群１４７Ｂから出力された相関画素信号は、スイッチトキャパシタ１９６Ｂ→１９６Ａ→１９６Ｃ→１９６Ｂ→…の順に保持される。
【0126】
図１５Ａ及び図１５Ｂに示す一比較例では、容量部１９内のすべてのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃを順繰りに切り替えて使用するため、対称性がよくなり、固定パターンが視認されにくくなる。その一方で、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの切替が周期的になるため、ランダムノイズが視認されやすくなる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せは６種類もあり、組合せごとにキャリブレーションを行わなければならないため、キャリブレーションに要する時間が長くなり、また、キャリブレーション結果のデータを記憶するメモリ容量も増える。さらに、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せが多くなることで、カラムアンプ群１４７と容量部１９の配線数が増えてしまう。
【0127】
このように、第１の具体例は、一比較例と比べて、対称性が若干悪くなるものの、ランダムノイズが視認されにくくなり、かつキャリブレーションも短時間で行うことができ、キャリブレーション結果を記憶するメモリ容量を削減できる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せ数を削減できるため、カラムアンプ群１４７と容量部１９の配線数を減らすことができ、カラム信号処理系の回路規模を縮小できる。
【0128】
（デジタル変換後の補正処理）
ＡＤ変換器１５０でＡＤ変換処理を行った後のデジタル信号は、線形性が悪かったり、オフセット誤差を含んでいたり、ゲイン誤差を含んでいたりする場合がある。そこで、撮像装置では、画素信号をＡＤ変換して生成されたデジタル画素信号に対して、種々の補正処理を行うことがある。
ＡＤ変換器１５０でＡＤ変換処理を行った後のデジタル信号は、線形性が悪かったり、オフセット誤差を含んでいたり、ゲイン誤差を含んでいたりする場合がある。そこで、撮像装置では、画素信号をＡＤ変換して生成されたデジタル画素信号に対して、種々の補正処理を行うことがある。
【0129】
図１６はアシスト処理部６１を備えた撮像装置１００ａの概略的なブロック図である。図１６に示すように、撮像装置１００ａは、ＡＤ変換部１５と、アシスト処理部６１とを有する。アシスト処理部６１は、リニアリティ補正・デコード処理部６２と、オフセット・ゲイン誤差補正部６３と、記憶部６４とを有する。
【0130】
リニアリティ補正・デコード処理部６２は、デコード処理・誤差補正部６５と、誤差検出部６６とを有する。デコード処理・誤差補正部６５は、誤差検出部６６から出力されたリニアリティ補正データに基づいて、ＡＤ変換器１５０から出力されたデジタル信号の誤差を補正してデコードしたデコード信号を出力する。誤差検出部６６は、デコード信号に基づいてリニアリティ誤差を検出して、リニアリティ補正データを生成する。
【0131】
オフセット・ゲイン誤差補正部６３は、オフセット検出部６７と、オフセット補正部６８と、ゲイン誤差検出部６９と、ゲイン誤差補正部７０とを有する。
【0132】
オフセット検出部６７は、デコード信号に基づいてオフセットを検出し、オフセット補正データを生成する。オフセット補正部６８は、オフセット補正データに基づいて、デコード信号のオフセットを補正し、オフセット補正されたデコード信号を生成する。
【0133】
ゲイン誤差検出部６９は、オフセット検出部６７の出力信号に基づいてゲイン誤差を検出し、ゲイン誤差補正データを生成する。ゲイン誤差補正部７０は、ゲイン誤差補正データに基づいて、オフセット補正後のデコード信号のゲイン誤差を補正し、ゲイン誤差補正されたデコード信号を生成する。
【0134】
記憶部６４は、リニアリティ補正データと、オフセット補正データと、ゲイン誤差補正データとを記憶する。
【0135】
上述したように、アシスト処理部６１における各種の補正処理は、容量部１９内の複数のスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せごとに行う必要がある。スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せが異なると、オフセットやゲイン誤差に変化が生じるおそれがあるためである。記憶部６４は、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せを示す識別情報と、リニアリティ補正データと、オフセット補正データと、ゲイン誤差補正データとを対応づけて記憶する。よって、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃの組合せ数が多いほど、アシスト処理部６１の処理負担が大きくなり、記憶部のメモリ容量もより多く必要になる。
【0136】
（第２の具体例）
図７に示す第１の具体例に係るカラム信号処理系は、２つのカラムアンプ群１４７Ａ、１４７Ｂと、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃとを備えているが、カラムアンプ群１４７の数と、容量部１９内のスイッチトキャパシタ１９６の数は任意であり、種々の変形例が考えられる。
図７に示す第１の具体例に係るカラム信号処理系は、２つのカラムアンプ群１４７Ａ、１４７Ｂと、容量部１９内の３つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃとを備えているが、カラムアンプ群１４７の数と、容量部１９内のスイッチトキャパシタ１９６の数は任意であり、種々の変形例が考えられる。
【0137】
図１７は第２の具体例に係るカラム信号処理系の概略構成を示す回路図である。図１７のカラム信号処理系は、３つのカラムアンプ群（以下、第１カラムアンプ群１４７Ａ、第２カラムアンプ群１４７Ｂ、第３カラムアンプ群１４７Ｃと呼ぶ）を備えるとともに、容量部１９内に４つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ、１９６Ｄを備えている。
【0138】
図１８は図１７に示す第２の具体例に係るカラム信号処理系の動作タイミング図である。図１８の時刻ｔ１～ｔ２のＰ相サンプリング期間内には、信号線ＶＳＬ０～ＶＳＬ３上の画素信号が第１カラムアンプ群１４７Ａ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。同様に、信号線ＶＳＬ４～ＶＳＬ７上の画素信号が第２カラムアンプ群１４７Ｂ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持され、信号線ｎＶＳＬ８～ＶＳＬ１１上の画素信号が第３カラムアンプ群１４７Ｃ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。
【0139】
時刻ｔ２～ｔ３のＤ相サンプリング期間内には、信号線ＶＳＬ０～ＶＳＬ３上の画素信号に対応する相関画素信号が容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、信号線ＶＳＬ４～ＶＳＬ７上の画素信号に対応する相関画素信号がスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。また、信号線ＶＳＬ８～ＶＳＬ１１上の画素信号に対応する相関画素信号がスイッチトキャパシタ１９６Ｃ内の４つのキャパシタ１９５Ｃに保持される。
【0140】
次に、時刻ｔ３～ｔ４の期間内には、スイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。この期間内は、信号線ＶＳＬ０～ＶＳＬ１１からの画素信号は、どのカラムアンプ群１４７にも入力されない。
【0141】
次に、時刻ｔ４～ｔ５のＰ相サンプリング期間内には、スイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持された相関画素信号が順に逐次比較型ＡＤ変換器１５０に転送される。この期間内は、信号線ＶＳＬ０～ＶＳＬ３上の画素信号が第１カラムアンプ群１４７Ａ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持され、信号線ＶＳＬ４～ＶＳＬ７上の画素信号が第２カラムアンプ群１４７Ｂ内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持され、信号線ＶＳＬ８～ＶＳＬ１１上の画素信号が第４カラムアンプ群内の４つのカラムアンプ１４０内のキャパシタ１４５とキャパシタ１４６に保持される。
【0142】
次に、時刻ｔ５～ｔ６のＤ相サンプリング期間内には、信号線ＶＳＬ０～ＶＳＬ３上の画素信号に対応する相関画素信号が容量部１９内のスイッチトキャパシタ１９６Ａ内の４つのキャパシタ１９５Ａに保持される。また、信号線ＶＳＬ４～ＶＳＬ７上の画素信号に対応する相関画素信号がスイッチトキャパシタ１９６Ｂ内の４つのキャパシタ１９５Ｂに保持される。また、信号線ＶＳＬ８～ＶＳＬ１１上の画素信号に対応する相関画素信号がスイッチトキャパシタＤ内の４つのキャパシタ１９５Ｄに保持される。
【0143】
このように、第２の具体例によるカラム信号処理系では、容量部１９内の４つのスイッチトキャパシタ１９６Ａ～Ｄのうち、スイッチトキャパシタ１９６Ａとスイッチトキャパシタ１９６Ｂは、第１カラムアンプ群１４７Ａと第２カラムアンプ群１４７Ｂから出力された相関画素信号をそれぞれ保持する。これに対して、スイッチトキャパシタ１９６Ｃとスイッチトキャパシタ１９６Ｄについては、交互に第３カラムアンプ群１４７Ｃから出力された相関画素信号を保持する。
【0144】
第２の具体例も、容量部１９内の４つのスイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ、１９６Ｄを不均一に選択するため、ランダムノイズが視認されにくくなる。また、スイッチトキャパシタ１９６Ａ、１９６Ｂ、１９６Ｃ、１９６Ｄの組合せは４種類だけであり、キャリブレーションの時間を短縮でき、キャリブレーションの結果を記憶するメモリ容量を削減できる。また、カラムアンプ群１４７と容量部１９の配線数を削減できるため、カラム信号処理系の回路規模を縮小できる。
【0145】
上述した第１の具体例及び第２の具体例に示したように、本実施形態による撮像装置は、カラム信号処理系におけるカラムアンプ群１４７の数よりも、容量マルチプレクサ１９０内のスイッチトキャパシタ１９６（キャパシタ１９５）の数を多くしている。具体的なカラムアンプ群１４７の数やキャパシタ１９５の数は問わない。これにより、図８のようなＡＤ変換処理が可能になり、ランダムノイズが視認されにくくなり、かつキャリブレーションも短時間で行うことができ、キャリブレーション結果を記憶するメモリ容量を削減できる。また、容量マルチプレクサ１９０内の配線数を削減できる。
【0146】
（基準電圧ＶＲとコモンモード参照電圧ＶCM）
図７のカラム信号処理系は、基準電圧ＶＲとコモンモード参照電圧ＶCMを使用する。また、逐次比較型ＡＤ変換器１５０内の容量アレイ部１５５は３種類の電圧レベルの基準電圧ＶＨ、ＶＭ、ＶＬを使用する。図１９は図７に電圧ＶＲ、ＶCM、ＶＨ、ＶＭ、ＶＬの生成回路を追加したカラム信号処理系の回路図である。
図７のカラム信号処理系は、基準電圧ＶＲとコモンモード参照電圧ＶCMを使用する。また、逐次比較型ＡＤ変換器１５０内の容量アレイ部１５５は３種類の電圧レベルの基準電圧ＶＨ、ＶＭ、ＶＬを使用する。図１９は図７に電圧ＶＲ、ＶCM、ＶＨ、ＶＭ、ＶＬの生成回路を追加したカラム信号処理系の回路図である。
【0147】
図１９には、カラムアンプ１４０、容量マルチプレクサ１９０、及び、逐次比較型アナログ－デジタル変換器１５０で用いる基準電圧を生成する基準電圧生成部１６０を図示している。基準電圧生成部１６０は、第１アンプ部１６１、第２アンプ部１６２、及び、第３アンプ部１６３から成る。
【0148】
第１アンプ部１６１は、カラムアンプ１４０の出力のゼロ電圧を規定するローカル基準電圧ＶＲを生成する。ローカル基準電圧ＶＲは、電圧線Ｌ1を通してカラムアンプ１４０に供給される。第２アンプ部１６２は、プリアンプ１５１の出力コモンモード参照電圧ＶCMを、電圧線Ｌ2を通して容量マルチプレクサ１９０に供給する。出力コモンモード参照電圧ＶCMは、電圧線Ｌ3を通して逐次比較型アナログ－デジタル変換器１５０にも供給される。第３アンプ部１６３は、容量アレイ部（ＣDAC）１５５で使用する高電圧ＶＨ、中電圧ＶＭ、低電圧ＶＬを生成する。高電圧ＶＨ、中電圧ＶＭ、低電圧ＶＬは、電圧線Ｌ4，Ｌ5，Ｌ6を通して容量アレイ部（ＣDAC）１５５に供給される。
【0149】
Ｐ相時では、ローカル基準電圧ＶＲによってカラムアンプ１４０の容量素子１４５をチャージし、Ｄ相では、ローカル基準電圧ＶＲを容量マルチプレクサ１９０（ＣＭＵＸ）１９０の負側の信号入力とする。容量マルチプレクサ１９０は差動で構成されている。入力側のスイッチ１９２_A、スイッチ１９２_B、及び、スイッチ１９２_Cは、コンパレータ１５２の比較時に差動間をショートし、共通ノードには接続されない。こうすることで、コンパレータ１５２の比較時に容量マルチプレクサ１９０の入力側が完全に分離されるため、逐次比較型アナログ－デジタル変換器１５０内の容量アレイ部（ＣDAC）１５５のセトリングを早くすることができる。
【0150】
容量マルチプレクサ１９０の出力側のスイッチ１９３_AP，１９３_AM、スイッチ１９３_BP，１９３_BM、及び、スイッチ１９３_CP，１９３_CMは、出力コモンモード参照電圧ＶCMを伝送する電圧線Ｌ2に接続されており、サンプリング時にオン状態となる。出力コモンモード参照電圧ＶCMは、プリアンプ１５１の入力動作電位と同じ電圧になる。
【0151】
第３アンプ部１６３で生成される高電圧ＶＨ、中電圧ＶＭ、及び、低電圧ＶＬは、容量アレイ部（ＣDAC）１５５の基準電圧である。容量アレイ部（ＣDAC）１５５は、コンパレータ１５２の比較時に高速動作するため、高電圧ＶＨと低電圧ＶＬは高速に応答可能、且つ、低インピーダンスであることが求められる。
【0152】
（電源電圧と使用トランジスタについて）
ここでは、電源電圧の仕様については、例えば、２．８Ｖ（ＶDD_H）及び０．８Ｖ（ＶDD_L）を想定している。２．８Ｖは、画素２０で使われる電圧と同じであり、高耐圧トランジスタの回路に使用する。０．８Ｖは、ロジック回路で使われる電圧を想定している。信号線３２の電位ＶＳＬは最大２Ｖ以上になるため、低耐圧トランジスタでは扱うことができない。そのため、カラムアンプ１４０については、高耐圧トランジスタで構成する必要がある。逐次比較型アナログ－デジタル変換器１５０については、高速な比較動作が必要なため、低耐圧トランジスタで構成されることが望ましい。但し、低耐圧トランジスタの大きなリーク電流には注意が必要である。
ここでは、電源電圧の仕様については、例えば、２．８Ｖ（ＶDD_H）及び０．８Ｖ（ＶDD_L）を想定している。２．８Ｖは、画素２０で使われる電圧と同じであり、高耐圧トランジスタの回路に使用する。０．８Ｖは、ロジック回路で使われる電圧を想定している。信号線３２の電位ＶＳＬは最大２Ｖ以上になるため、低耐圧トランジスタでは扱うことができない。そのため、カラムアンプ１４０については、高耐圧トランジスタで構成する必要がある。逐次比較型アナログ－デジタル変換器１５０については、高速な比較動作が必要なため、低耐圧トランジスタで構成されることが望ましい。但し、低耐圧トランジスタの大きなリーク電流には注意が必要である。
【0153】
また、逐次比較型アナログ－デジタル変換器１５０のループの間に複数の電源がからむと異電源間のばらつきを吸収するための動作マージンが必要となるため、単一電源で構成することが重要である。高電圧ＶＨ／低電圧ＶＬについては、容量アレイ部（ＣDAC）１５５を構成するスイッチに十分ゲート電圧をかけたいため、それぞれ０．８Ｖ（ＶDD_L）及びグランドと同じ電圧としている。カラムアンプ１４０の出力は電圧が高いため、容量マルチプレクサ１９０を構成するスイッチについては全て高耐圧トランジスタで構成している。
【0154】
（レベルダイヤグラムについて）
図２０にレベルダイヤグラムを示す。信号線３２の電位ＶＳＬの電圧範囲はセンサ仕様によって異なるが、ここでは、２Ｖを基準として明度に応じて電圧が下がり、最大で４５０ｍＶ電圧降下するとしている。この信号線３２の電位ＶＳＬをカラムアンプ１４０で増幅する訳であるが、ゲインが高いほど後段の逐次比較型アナログ－デジタル変換器１５０のノイズが抑制され、カラムアンプ１４０自体のノイズも減るため、なるべく大きなゲインをとることが望ましい。但し、電源電圧は２．８Ｖであるため、それに回路の動作範囲とマージンを加えた範囲内にカラムアンプ１４０の出力を抑える必要がある。
図２０にレベルダイヤグラムを示す。信号線３２の電位ＶＳＬの電圧範囲はセンサ仕様によって異なるが、ここでは、２Ｖを基準として明度に応じて電圧が下がり、最大で４５０ｍＶ電圧降下するとしている。この信号線３２の電位ＶＳＬをカラムアンプ１４０で増幅する訳であるが、ゲインが高いほど後段の逐次比較型アナログ－デジタル変換器１５０のノイズが抑制され、カラムアンプ１４０自体のノイズも減るため、なるべく大きなゲインをとることが望ましい。但し、電源電圧は２．８Ｖであるため、それに回路の動作範囲とマージンを加えた範囲内にカラムアンプ１４０の出力を抑える必要がある。
【0155】
ここでは、ゲインを４倍とし、２．８Ｖに対して１．８Ｖをレンジとしている。逐次比較型アナログ－デジタル変換器１５０の入力は、差動電圧で負側入力が参照電圧固定となる。画素２０が明度ゼロのときは、差動０Ｖが逐次比較型アナログ－デジタル変換器１５０の入力となり、明るくなる（即ち、信号線３２の電位ＶＳＬが下がる）につれてマイナスの差動電圧が加わる。逐次比較型アナログ－デジタル変換器１５０の出力コードとの関係は、差動１．８Ｖが３／４フルスケールに相当するようにし、０Ｖ入力のときに７／８フルスケールが出力されるようにしている。
【0156】
小さい入力信号に対しては、ゲインを上げることで入力換算ノイズを減らすことができる。図２０のように、ゲインを８倍（×８）にすると入力レンジは半分になる。更に、ゲインを上げることもできるが、入力換算ノイズは、カラムアンプ１４０の寄与分が支配的であるために、８倍よりも大きいゲインにすることのメリットは小さい。
【0157】
以下に、カラムアンプ１４０及び逐次比較型アナログ－デジタル変換器１５０の具体的な構成例について説明する。
【0158】
（カラムアンプの構成例）
ここでは、カラムアンプ１４０の具体的な構成の一例として、電流リユースカラムアンプ（Current Reuse Column Amp：ＣＲＣＡ）を例示する。電流リユースカラムアンプは、信号線３２のバイアス電流を利用して電圧増幅を行うため、低消費電力な非反転カラムアンプを実現できる。電流リユースカラムアンプの構成の一例の回路図を図２１に示す。
ここでは、カラムアンプ１４０の具体的な構成の一例として、電流リユースカラムアンプ（Current Reuse Column Amp：ＣＲＣＡ）を例示する。電流リユースカラムアンプは、信号線３２のバイアス電流を利用して電圧増幅を行うため、低消費電力な非反転カラムアンプを実現できる。電流リユースカラムアンプの構成の一例の回路図を図２１に示す。
【0159】
電流リユースカラムアンプ１４００は、電流増幅トランジスタ１４０１、電流源トランジスタ１４０２，１４０３、カスコードトランジスタ１４０４，１４０５、スイッチ１４０６，１４０７，１４０８、基準側容量素子１４０９、及び、帰還容量素子１４１０を有する構成となっている。
【0160】
ここでは、電流増幅トランジスタ１４０１、電流源トランジスタ１４０３、及び、カスコードトランジスタ１４０４として、例えば、ＰチャネルのＭＯＳ型電界効果トランジスタを用いている。また、電流源トランジスタ１４０２及びカスコードトランジスタ１４０５として、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタを用いている。
【0161】
電流増幅トランジスタ１４０１と電流源トランジスタ１４０２とは、信号線３２と基準電位（例えば、グランド）のノードとの間にその順に直列に接続されている。すなわち、電流増幅トランジスタ１４０１は、ソース電極が信号線３２に接続されている。電流源トランジスタ１４０２のゲート電極には、所定のバイアス電圧ｎｂｉａｓが印加される。これにより、電流源トランジスタ１４０２は、所定のバイアス電圧ｎｂｉａｓに応じた一定のバイアス電流を信号線３２に流す。
【0162】
電流源トランジスタ１４０３、カスコードトランジスタ１４０４、及び、カスコードトランジスタ１４０５は、電源電圧ＶDDのノードと電流源トランジスタ１４０２のドレイン電極との間に、その順に直列に接続されている。電流源トランジスタ１４０３のゲート電極には、所定のバイアス電圧ｐｂｉａｓが印加され、カスコードトランジスタ１４０４のゲート電極には、所定のバイアス電圧ｐｃａｓが印加され、カスコードトランジスタ１４０５のゲート電極には、所定のバイアス電圧ｎｃａｓが印加される。
【0163】
スイッチ１４０６は、電流増幅トランジスタ１４０１のゲート電極と、カスコードトランジスタ１４０４のドレイン電極（カスコードトランジスタ１４０５のドレイン電極）との間に接続されており、スイッチ制御信号ＳPの極性に応じて、オン（閉）／オフ（開）動作を行う。
【0164】
基準側容量素子１４０９は、電流増幅トランジスタ１４０１のゲート電極と基準電位（例えば、グランド）のノードとの間に接続されている。帰還容量素子１４１０は、一端が電流増幅トランジスタ１４０１のゲート電極に接続されている。
【0165】
スイッチ１０４７は、帰還容量素子１４１０の他端と、カスコードトランジスタ１４０４のドレイン電極（カスコードトランジスタ１４０５のドレイン電極）との間に接続されており、スイッチ制御信号ＳDの極性に応じて、オン／オフ動作を行う。
【0166】
スイッチ１４０８は、一端が帰還容量素子１４１０とスイッチ１０４７との共通接続ノードＮ11に接続されており、スイッチ制御信号ＳVRの極性に応じて、オン／オフ動作を行う。スイッチ１４０８の他端には、ローカル基準電圧ＶＲに印加される。これにより、スイッチ１４０８は、スイッチ制御信号ＳVRによる制御の下に、共通接続ノードＮ11に対して選択的にローカル基準電圧ＶＲを与える。
【0167】
上記の構成によって、電流増幅トランジスタ１４０１のソース電極が（＋）入力端となり、ゲート電極が（－）入力端となり、カスコードトランジスタ１４０４とカスコードトランジスタ１４０５との共通接続ノードＮ12が出力端となる電流リユースカラムアンプ１４００が構成されている。電流増幅トランジスタ１４０１は、信号線３２のバイアス電流を利用するため、効率よく電圧増幅を行うことができる。
【0168】
上記の構成の電流リユースカラムアンプ１４００において、図６に示すカラムアンプ１４０との対応関係では、スイッチ１４０６が図６のスイッチ１４２に対応し、スイッチ１４０７が図６のスイッチ１４３に対応し、スイッチ１４０８が図６のスイッチ１４４に対応している。また、基準側容量素子１４０９が容量値ＣSの容量素子１４６に対応し、帰還容量素子１４１０が容量値ＣFの容量素子１４５に対応している。
【0169】
（逐次比較型アナログ－デジタル変換器の構成例）
逐次比較型アナログ－デジタル変換器１５０は、電力効率に優れている。逐次比較型アナログ－デジタル変換器１５０の詳細回路図を図２２に示す。
逐次比較型アナログ－デジタル変換器１５０は、電力効率に優れている。逐次比較型アナログ－デジタル変換器１５０の詳細回路図を図２２に示す。
【0170】
逐次比較型アナログ－デジタル変換器１５０の回路は、完全な差動で構成されている。一般的な逐次比較型アナログ－デジタル変換器は、入力電圧をサンプリングする入力容量とＤＡＣ容量（ＣDAC）とが一体化していることが多いが、ここでは多重化のためにそれらを分離している。
【0171】
図２２には、容量マルチプレクサ１９０の役割を兼ねる入力容量部１９（以下、便宜上、「容量マルチプレクサ１９０」と記述する）についても図示している。ここでは、入力容量部１９（１９０）について、簡単のために、複数あるうちの１個だけ図示している。
【0172】
容量マルチプレクサ１９０において、サンプリング時は、スイッチ１９１_P，１９１_M及びスイッチ１９３_P，１９３_Mがオン（閉）状態となって容量素子１９５_P，１９５_Mに電荷をチャージする。アナログ－デジタル変換時は、スイッチ１９２及びスイッチ１９４_P，１９４_Mがオン（閉）状態となることで、容量マルチプレクサ１９０が逐次比較型アナログ－デジタル変換器１５０と接続される。
【0173】
スイッチ１９２は、特定の参照電位に接続されずに、差動間をショートするだけになっている。これは入力の同相電位によってプリアンプ１５１側の同相電位が変動することを防ぐためである。プリアンプ１５１の出力同相電位と出力コモンモード参照電圧ＶCMとを合わせておけば、プリアンプ１５１の入力同相電位が常に出力コモンモード参照電圧ＶCMと同じになる。
【0174】
カラムアンプ１４０の出力はシングルエンドであるため、入力の同相電位は信号依存で変動するが、プリアンプ１５１の入力同相電位は変わらないため線形性が良くなる。入力側は、カラムアンプ１４０の出力（２．４Ｖ～０．６Ｖ）とローカル基準電圧ＶＲ（２．４Ｖ）であるが、出力コモンモード参照電圧ＶCMは０．５Ｖ程度で固定となるため，低電圧（ＶDD_Ｌ）のプリアンプ１５１を使うことができる。
【0175】
入力差動電圧は１．８Ｖと高いが、電荷転送時はＤＡＣ容量（ＣDAC）と直列に接続されるため、プリアンプ１５１の入力電圧は十分減衰される。このように、同相・差動電圧を管理することで、容量マルチプレクサ１９０以外は、相対的に膜厚が薄い薄膜の低電圧トランジスタで構成することができる。因みに、容量マルチプレクサ１９０のスイッチは全て、相対的に膜厚が厚い膜厚の高電圧トランジスタで構成される。
【0176】
逐次比較型アナログ－デジタル変換器１５０の比較ループ内のプリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、及び、ＤＡＣ容量（ＣDAC）のスイッチが全て同電源電圧、且つ、同じ膜厚のトランジスタを使用することにより、高速動作が可能となる。
【0177】
また、ＳＡＲロジック部１５３の動作時にカラムアンプ１４０や、高電圧ＶＨ／低電圧ＶＬ以外のリファレンスノードから完全に分離されていることも重要である。これらのノードはそれほど高速・低インピーダンスではないため、ＤＡＣ容量（ＣDAC）のセトリングに影響を与えないようにする必要がある。
【0178】
図２２に示すように、ＤＡＣ容量（ＣDAC）の容量アレイは、６－４－４でグループ分けされた１４個の容量で構成されている。最初の６ｂｉｔのグループをＭＳＢとし、真ん中の４ｂｉｔのグループをＬＳＢ１とし、最後の４ｂｉｔのグループをＬＳＢ０する。各グループはブリッジ容量素子によって分離され、１容量素子当たりの重みが変わる。ＭＳＢの重みを１とすると、ＬＳＢ１は１／８、ＬＳＢ０は１／３２となっている。
【0179】
ＬＳＢ１の中の最上位ビットとＭＳＢの最下位ビットの重みは同じ値となっており、冗長を持たせている。ＬＳＢ０も同様に最上位ビットを重複させる。冗長は計２ビットであるため、最終的に、逐次比較型アナログ－デジタル変換器１５０のビット精度は１２ＢＩＴとなる。冗長は上位ビットのセトリング不足を補うためと、ブリッジ容量素子のばらつきによる非線形性を補正するためにある。
【0180】
冗長の範囲を広げるにはなるべく上位で冗長ビットを挿入すべきであるが、容量素子が増えるトレードオフがあるし、ノイズも増える。また、ブリッジ容量素子のばらつきを補正するには、冗長ビットは各グループ内に挿入される必要がある。
【0181】
ブリッジ容量素子の容量値ＣBは、下位グループとの重みの比をα（＜１）、下位グループの総容量値（更に下位の実質容量値を含む）をＣTLとすると、次式で表すことができる。
ＣB＝ＣTL／{(１／α)－１}
ＣB＝ＣTL／{(１／α)－１}
【0182】
ブリッジ容量素子は、下位ビット全体の重みを決めているため、単位容量素子との比がずれると非線形性をもたらす。従って、なるべくずれないように実装する必要があるが、整数倍でない上にレイアウトの連続性もないため、ブリッジ容量素子と単位容量素子との比を合わせることは難しい。そこで、グループ毎に、非整数の補正係数を乗算するデジタル補正を行うことが必要であると思われる。
【0183】
＜本開示の第２実施形態＞
本開示の第２実施形態は、本開示に係る技術を間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対して適用する例である。間接ＴＯＦ方式距離画像センサは、光源から発せられた光が測定対象物（被写体）で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、測定対象物までの距離を測定するセンサである。
本開示の第２実施形態は、本開示に係る技術を間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対して適用する例である。間接ＴＯＦ方式距離画像センサは、光源から発せられた光が測定対象物（被写体）で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、測定対象物までの距離を測定するセンサである。
【0184】
［システム構成例］
図２３は、本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
図２３は、本開示の第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
【0185】
間接ＴＯＦ方式距離画像センサ５０は、光源６０から発せられた光が測定対象物（被写体）で反射し、その反射光が入射する。間接ＴＯＦ方式距離画像センサ５０は、センサチップ５１、及び、当該センサチップ５１に対して積層された回路チップ５２を含む積層構造を有している。この積層構造において、センサチップ５１と回路チップ５２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図２３では、センサチップ５１の配線と回路チップ５２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
【0186】
センサチップ５１上には、画素アレイ部５３が形成されている。画素アレイ部５３は、センサチップ５１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素５４を含んでいる。画素アレイ部５３において、複数の画素５４はそれぞれ、入射光（例えば、近赤外光）を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部５３には、画素列毎に、２本の信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部５３の画素列の数をＭ（Ｍは、整数）とすると、合計で（２×Ｍ）本の信号線ＶＳＬが画素アレイ部５３に配線されている。
【0187】
複数の画素５４はそれぞれ、第１，第２のタップＡ，Ｂ（その詳細については後述する）を有している。２本の信号線ＶＳＬ1，ＶＳＬ2のうち、信号線ＶＳＬ1には、対応する画素列の画素５４の第１のタップＡの電荷に基づくアナログの画素信号ＡＩＮP1が出力される。また、信号線ＶＳＬ2には、対応する画素列の画素５４の第２のタップＢの電荷に基づくアナログの画素信号ＡＩＮP2が出力される。アナログの画素信号ＡＩＮP1，ＡＩＮP2については後述する。
【0188】
回路チップ５２上には、行選択部５５、カラム信号処理部５６、出力回路部５７、及び、タイミング制御部５８が配置されている。行選択部５５は、画素アレイ部５３の各画素５４を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。行選択部５５による駆動の下に、選択行の画素５４から出力されたアナログの画素信号ＡＩＮP1，ＡＩＮP2は、２本の信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部５６に供給される。
【0189】
カラム信号処理部５６は、画素アレイ部５３の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）５９を有する構成となっている。アナログ－デジタル変換器５９は、信号線ＶＳＬ1，ＶＳＬ2を通して供給されるアナログの画素信号ＡＩＮP1，ＡＩＮP2に対して、アナログ－デジタル変換処理を施し、出力回路部５７に出力する。出力回路部５７は、カラム信号処理部５６から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対して所定の信号処理を施し、回路チップ５２外へ出力する。
【0190】
タイミング制御部５８は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これらの信号を基に、行選択部５５、カラム信号処理部５６、及び、出力回路部５７等の駆動制御を行う。
【0191】
［画素の回路構成例］
図２４は、第２実施形態に係る間接ＴＯＦ方式距離画像センサ５０における画素５４の回路構成の一例を示す回路図である。
図２４は、第２実施形態に係る間接ＴＯＦ方式距離画像センサ５０における画素５４の回路構成の一例を示す回路図である。
【0192】
本例に係る画素５４は、光電変換素子として、例えば、フォトダイオード５４１を有している。画素５４は、フォトダイオード５４１の他、オーバーフロートランジスタ５４２、２つの転送トランジスタ５４３，５４４、２つのリセットトランジスタ５４５，５４６、２つの浮遊拡散層５４７，５４８、２つの増幅トランジスタ５４９、５５０、及び、２つの選択トランジスタ５５１，５５２を有する構成となっている。２つの浮遊拡散層５４７，５４８は、図２３に示す第１，第２のタップＡ，Ｂ（以下、単に、「タップＡ，Ｂ」と記述する場合がある）に相当する。
【0193】
フォトダイオード５４１は、受光した光を光電変換して電荷を生成する。フォトダイオード５４１については、例えば、裏面照射型の画素構造とすることができる。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
【0194】
オーバーフロートランジスタ５４２は、フォトダイオード５４１のカソード電極と電源電圧ＶDDの電源ラインとの間に接続されており、フォトダイオード５４１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ５４２は、行選択部５５から供給されるオーバーフローゲート信号ＴＲＧに応答して導通状態になることで、フォトダイオード５４１で生成された電荷を、浮遊拡散層５４７，５４８にそれぞれシーケンシャルに転送する。
【0195】
第１，第２のタップＡ，Ｂに相当する浮遊拡散層５４７，５４８は、フォトダイオード５４１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1，ＡＩＮP2を生成する。
【0196】
２つのリセットトランジスタ５４５，５４６は、２つの浮遊拡散層５４７，５４８のそれぞれと電源電圧ＶDDの電源ラインとの間に接続されている。そして、リセットトランジスタ５４５，５４６は、行選択部５５から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層３４７，３４８のそれぞれから電荷を引き抜いて、電荷量を初期化する。
【0197】
２つの増幅トランジスタ５４９、５５０は、電源電圧ＶDDの電源ラインと２つの選択トランジスタ５５１，５５２のそれぞれとの間に接続されており、浮遊拡散層５４７，５４８のそれぞれで電荷から電圧に変換された電圧信号をそれぞれ増幅する。
【0198】
２つの選択トランジスタ５５１，５５２は、２つの増幅トランジスタ５４９、５５０のそれぞれと信号線ＶＳＬ1，ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ５５１，５５２は、行選択部５５から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ５４９、５５０のそれぞれで増幅された電圧信号を、アナログの画素信号ＡＩＮP1，ＡＩＮP2として２本の信号線ＶＳＬ1，ＶＳＬ2に出力する。
【0199】
２本の信号線ＶＳＬ1，ＶＳＬ2は、画素列毎に、カラム信号処理部５６内の１つのアナログ－デジタル変換器５９の入力端に接続されており、画素列毎に画素５４から出力されるアナログの画素信号ＡＩＮP1，ＡＩＮP2をアナログ－デジタル変換器５９に伝送する。
【0200】
尚、画素５４の回路構成については、光電変換によってアナログの画素信号ＡＩＮP1，ＡＩＮP2を生成することができる回路構成であれば、図２４に例示した回路構成に限定されるものではない。
【0201】
上記の構成の間接ＴＯＦ方式距離画像センサ５０において、アナログ－デジタル変換器５９を含むカラム信号処理部５６に対して、本開示に係る技術を適用することができる。より具体的には、アナログ－デジタル変換器５９を含むカラム信号処理部５６として、第１実施形態の場合と同様に、カラムアンプ部１４、容量部１９、及び、逐次比較型アナログ－デジタル変換部１５Ａを含む、実施例１、実施例２、実施例３、又は、実施例４に係るカラム信号処理系を用いることができる。
【0202】
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明したＣＭＯＳイメージセンサや間接ＴＯＦ方式距離画像センサの構成、構造は例示であり、適宜、変更することができる。
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明したＣＭＯＳイメージセンサや間接ＴＯＦ方式距離画像センサの構成、構造は例示であり、適宜、変更することができる。
【0203】
＜＜応用例＞＞
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0204】
図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
【0205】
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２５では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
【0206】
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock Brake System）又はＥＳＣ（Electronic Stability Control）等の制御装置としての機能を有してもよい。
【0207】
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
【0208】
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0209】
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
【0210】
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
【0211】
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light Detection and Ranging、Laser Imaging Detection and Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
【0212】
ここで、図２６は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0213】
なお、図２６には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
【0214】
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
【0215】
図２５に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
【0216】
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
【0217】
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
【0218】
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal Digital Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
【0219】
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read Only Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random Access Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard Disc Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
【0220】
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global System of Mobile communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long Term Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer To Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine Type Communication）端末）と接続してもよい。
【0221】
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless Access in Vehicle Environment）、ＤＳＲＣ（Dedicated Short Range Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle to Vehicle）通信、路車間（Vehicle to Infrastructure）通信、車両と家との間（Vehicle to Home）の通信及び歩車間（Vehicle to Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
【0222】
測位部７６４０は、例えば、ＧＮＳＳ（Global Navigation Satellite System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global Positioning System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
【0223】
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
【0224】
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near Field Communication）又はＷＵＳＢ（Wireless USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（登録商標）（High-Definition Multimedia Interface、又はＭＨＬ（Mobile High-definition Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
【0225】
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
【0226】
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
【0227】
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
【0228】
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
【0229】
なお、図２５に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
【0230】
なお、本技術は以下のような構成を取ることができる。
（１）光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置。
（２）前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含む、（１）に記載の撮像装置。
（３）前記複数のカラムアンプのそれぞれは、
非反転入力ノードに信号線の電位が入力される差動増幅器と、
一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有する、（２）に記載の撮像装置。
（４）前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持する、（２）又は（３）に記載の撮像装置。
（５）前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持する、（１）乃至（４）のいずれか一項に記載の撮像装置。
（６）前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（５）のいずれか一項に記載の撮像装置。
（７）前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送する、（１）乃至（６）のいずれか一項に記載の撮像装置。
（８）前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止する、（６）又は（７）に記載の撮像装置。
（９）前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号、又は前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（８）のいずれか一項に記載の撮像装置。
（１０）前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、（９）に記載の撮像装置。
（１１）前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替える、（９）又は（１０）に記載の撮像装置。
（１２）前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号、又は前記第４のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（８）のいずれか一項に記載の撮像装置。
（１３）前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、（１２）に記載の撮像装置。
（１４）連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられる、（１２）又は（１３）に記載の撮像装置。
（１５）前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、（１）乃至（１４）のいずれか一項に記載の撮像装置。
（１６）前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換する、（１５）に記載の撮像装置。
（１７）光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
前記撮像装置は、
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器。
（１）光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する複数の容量マルチプレクサと、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、撮像装置。
（２）前記２以上のカラムアンプ群のそれぞれは、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する複数のカラムアンプを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のカラムアンプのうち、対応するカラムアンプから出力された前記相関画素信号を保持する前記複数の容量をそれぞれ含む、（１）に記載の撮像装置。
（３）前記複数のカラムアンプのそれぞれは、
非反転入力ノードに信号線の電位が入力される差動増幅器と、
一端が前記差動増幅器の出力ノードに接続され、他端が前記差動増幅器の反転入力ノードに接続される第１スイッチと、
一端が前記差動増幅器の出力ノードに接続される第２スイッチと、
一端が前記第２スイッチの他端に接続され、他端が第１スイッチの他端及び前記差動増幅器の反転入力ノードに接続される第１容量素子と、
前記第１容量素子の他端と基準電位ノードとの間に接続される第２容量素子と、
一端が前記第２スイッチの他端及び前記第１容量素子の一端に接続され、他端に基準電圧が印加される第３スイッチと、を有する、（２）に記載の撮像装置。
（４）前記複数の容量マルチプレクサのそれぞれは、前記複数の容量を含む複数のスイッチトキャパシタを有し、
前記複数の容量マルチプレクサのそれぞれは、前記複数のスイッチトキャパシタによるサンプリングにより、前記相関画素信号を保持する、（２）又は（３）に記載の撮像装置。
（５）前記複数の容量のうち一部の容量は、前記２以上のカラムアンプ群のうち予め定められたカラムアンプ群から出力された相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は、順繰りに選択されて、前記２以上のカラムアンプ群のうち前記予め定められたカラムアンプ群以外のカラムアンプ群から出力された相関画素信号を保持する、（１）乃至（４）のいずれか一項に記載の撮像装置。
（６）前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記２以上のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（５）のいずれか一項に記載の撮像装置。
（７）前記複数の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号のリセットレベルが出力される期間内と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内とに、保持された前記複数の相関画素信号を順繰りに前記アナログ－デジタル変換器に転送する、（１）乃至（６）のいずれか一項に記載の撮像装置。
（８）前記複数の容量のうち一部の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号を保持し、
前記複数の容量のうち前記一部の容量以外の２以上の容量は順繰りに、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される期間内に、前記相関画素信号の保持動作を休止する、（６）又は（７）に記載の撮像装置。
（９）前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量と複数の前記第３の容量とは、前記第１の期間ごとに交互に選択されて、前記第２のカラムアンプ群から出力された前記複数の相関画素信号、又は前記第３のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（８）のいずれか一項に記載の撮像装置。
（１０）前記複数の第１の容量と、前記複数の第２の容量又は前記複数の第３の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記画素アレイ部から前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、（９）に記載の撮像装置。
（１１）前記複数の容量マルチプレクサ内の前記複数の第２の容量及び前記複数の第３の容量は、前記第１の期間ごとに、前記複数の相関画素信号を保持するか、前記複数の相関画素信号の保持を休止するかを交互に切り替える、（９）又は（１０）に記載の撮像装置。
（１２）前記２以上のカラムアンプ群は、第１のカラムアンプ群と、第２のカラムアンプ群と、第３のカラムアンプ群とを有し、
前記複数の容量マルチプレクサのそれぞれは、第１の容量と、第２の容量と、第３の容量と、第４の容量とを有し、
前記複数の容量マルチプレクサ内の複数の前記第１の容量は、前記画素アレイ部が前記２以上の信号線に前記複数の画素信号の信号レベルを出力する第１の期間内に、前記第１のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第２の容量は、前記第１の期間内に、前記第２のカラムアンプ群から出力された前記複数の相関画素信号を保持し、
前記複数の容量マルチプレクサ内の複数の前記第３の容量及び複数の前記第４の容量は、前記第１の期間ごとに交互に選択されて、前記第３のカラムアンプ群から出力された前記複数の相関画素信号、又は前記第４のカラムアンプ群から出力された前記複数の相関画素信号を保持する、（１）乃至（８）のいずれか一項に記載の撮像装置。
（１３）前記第１の容量と、前記第２の容量と、前記複数の相関画素信号を保持している前記第３の容量又は前記第４の容量とに保持された前記複数の相関画素信号は、前記第１の期間と、前記２以上の信号線に前記複数の画素信号の信号レベルが出力される第２の期間と、前記第２の期間の直後の前記第１の期間とに、順繰りに前記アナログ－デジタル変換器に転送される、（１２）に記載の撮像装置。
（１４）連続した前記第１の期間及び前記第２の期間の後に、前記カラムアンプ群への前記複数の画素信号の入力と前記複数の容量での前記複数の相関画素信号の保持とのいずれも行わない休止期間が設けられる、（１２）又は（１３）に記載の撮像装置。
（１５）前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、（１）乃至（１４）のいずれか一項に記載の撮像装置。
（１６）前記容量マルチプレクサは、前記複数の容量のいずれかに保持された前記相関画素信号を差動で出力し、
前記逐次比較型のアナログ－デジタル変換器は、前記容量マルチプレクサから出力された差動の相関画素信号に基づいて、前記デジタル信号に変換する、（１５）に記載の撮像装置。
（１７）光電変換された画素信号をデジタル信号に変換して出力する撮像装置と、
前記デジタル信号に基づいて信号処理を行う信号処理回路と、を備えた電子機器であって、
前記撮像装置は、
光電変換された複数の画素信号を複数の信号線に出力する画素アレイ部と、
２以上の信号線を含む信号線群ごとに、対応する２以上の画素信号のリセットレベルと信号レベルとの差分である複数の相関画素信号を出力する２以上のカラムアンプ群と、
前記複数の相関画素信号を保持する複数の容量をそれぞれ有する容量部と、
前記複数の容量に保持された前記複数の相関画素信号を順繰りにデジタル信号に変換するアナログ－デジタル変換器と、を備え、
前記カラムアンプ群の数よりも、前記複数の容量の数が多い、電子機器。
【0231】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0232】
４ カラムアンプ部、１０ ＣＭＯＳイメージセンサ、１０ ＣＭＯＳイメージセンサ（撮像装置）、１１ 画素アレイ部、１２ 行選択部、１３ 定電流源部、１４ カラムアンプ部、１５ ＡＤ変換部、１５ アナログ－デジタル変換部、１６ 水平転送走査部、１７ 信号処理部、１８ タイミング制御部、１９ 容量部、１９ 入力容量部、１９Ｂ スイッチトキャパシタ、２０ 画素、２１ フォトダイオード、２２ 転送トランジスタ、２３ リセットトランジスタ、２４ 増幅トランジスタ、２５ 選択トランジスタ、３１ 画素制御線、３１ｍ 画素制御線、３２ 信号線、４１、４２、４３ 半導体チップ、４４Ａ、４４Ｂ 接続部（ＶＩＡ）、５０ 間接ＴＯＦ方式距離画像センサ、５１ センサチップ、５２ 回路チップ、５３ 画素アレイ部、５４ 画素、５５ 行選択部、５６ カラム信号処理部、５７ 出力回路部、５８ タイミング制御部、５９ アナログ－デジタル変換器、６０ 光源、６１ アシスト処理部、６２ リニアリティ補正・デコード処理部、６３ オフセット・ゲイン誤差補正部、６４ 記憶部、６５ デコード処理部、６６ 誤差検出部、６７ オフセット検出部、６８ オフセット補正部、６９ ゲイン誤差検出部、７０ ゲイン誤差補正部、１００ａ 撮像装置、１４０ カラムアンプ、１４１ 増幅器、１４２ 第１スイッチ、１４３ 第２スイッチ、１４４ 第３スイッチ、１４５ 第１容量素子、１４６ 第２容量素子、１４７ カラムアンプ群、１４７Ａ 第１カラムアンプ群、１４７Ｂ 第２カラムアンプ群、１４７Ｃ 第３カラムアンプ群、１５０ ＡＤ変換器、１５１ プリアンプ、１５２ コンパレータ、１５３ ＳＡＲロジック部、１５４ デジタル－アナログ変換器、１５５ 容量アレイ部、１６０ 基準電圧生成部、１６１ 第１アンプ部、１６２ 第２アンプ部、１６３ 第３アンプ部、１９０ 容量マルチプレクサ、１９１ スイッチ、１９５ 容量素子、３１１ 画素制御線、３２１ 信号線、３４７ 浮遊拡散層、３４８ 浮遊拡散層、５４１ フォトダイオード、５４２ オーバーフロートランジスタ、５４３ 転送トランジスタ、５４４ 転送トランジスタ、５４５ リセットトランジスタ、５４６ リセットトランジスタ、５４７ 浮遊拡散層、５４８ 浮遊拡散層、５４９ 増幅トランジスタ、５５０ 増幅トランジスタ、５５１ 選択トランジスタ、５５２ 選択トランジスタ、１０４７ スイッチ、１４００ 電流リユースカラムアンプ、１４０１ 電流増幅トランジスタ、１４０２ 電流源トランジスタ、１４０３ 電流源トランジスタ、１４０４ カスコードトランジスタ、１４０５ カスコードトランジスタ、１４０６、１４０７、１４０８ スイッチ、１４０９ 基準側容量素子、１４１０ 帰還容量素子、１５１１ 増幅器、１５１２ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
