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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024080058
(43)【公開日】2024-06-13
(54)【発明の名称】電圧生成回路
(51)【国際特許分類】
G05F 3/24 20060101AFI20240606BHJP
【ＦＩ】
G05F3/24 B
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022192931
(22)【出願日】2022-12-01
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】齊藤 弘治
(72)【発明者】
【氏名】黒川 亮一
【テーマコード（参考）】
5H420
【Ｆターム（参考）】
5H420NA16
5H420NB02
5H420NB12
5H420NB25
5H420NE04
(57)【要約】
【課題】電圧生成回路において起動時間を短縮する。
【解決手段】第１電位端と第１ノード（ＮＤ１）との間に第１ＭＯＳＦＥＴ（１１）を設ける。第１ノードと第２電位端との間に１以上の第２ＭＯＳＦＥＴ（１２）を有する前段トランジスタ回路（２０）を設ける。第１電位端と第２ノード（ＮＤ２）との間に第３ＭＯＳＦＥＴ（１３）を設ける。第２ノードと第２電位端との間に１以上の第４ＭＯＳＦＥＴ（１４）を有する後段トランジスタ回路（４０）を設ける。第１及び第３ＭＯＳＦＥＴはゲート－ソース間電圧が０Ｖであるときに導通状態となる特性を有し、第２及び第４ＭＯＳＦＥＴはゲート－ソース間電圧が０Ｖであるときに遮断状態となる特性を有する。第３ＭＯＳＦＥＴのゲートは第１ノードに接続される。第２ノードに出力電圧（Ｖｏｕｔ１）が発生する。
【選択図】図１
【解決手段】第１電位端と第１ノード（ＮＤ１）との間に第１ＭＯＳＦＥＴ（１１）を設ける。第１ノードと第２電位端との間に１以上の第２ＭＯＳＦＥＴ（１２）を有する前段トランジスタ回路（２０）を設ける。第１電位端と第２ノード（ＮＤ２）との間に第３ＭＯＳＦＥＴ（１３）を設ける。第２ノードと第２電位端との間に１以上の第４ＭＯＳＦＥＴ（１４）を有する後段トランジスタ回路（４０）を設ける。第１及び第３ＭＯＳＦＥＴはゲート－ソース間電圧が０Ｖであるときに導通状態となる特性を有し、第２及び第４ＭＯＳＦＥＴはゲート－ソース間電圧が０Ｖであるときに遮断状態となる特性を有する。第３ＭＯＳＦＥＴのゲートは第１ノードに接続される。第２ノードに出力電圧（Ｖｏｕｔ１）が発生する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１ノードに共通接続されたソース、バックゲート及びゲート、並びに、第１基準電圧が加わる第１電位端に接続されたドレインを有する第１ＭＯＳＦＥＴと、
１以上の第２ＭＯＳＦＥＴを有し、前記第１ノードと第２基準電圧が加わる第２電位端との間に接続された前段トランジスタ回路と、
第２ノードに共通接続されたソース及びバックゲート、前記第１ノードに接続されたゲート、並びに、前記第１電位端に接続されたドレインを有する第３ＭＯＳＦＥＴと、
１以上の第４ＭＯＳＦＥＴを有し、前記第２ノードと前記第２電位端との間に接続された後段トランジスタ回路と、を備え、
前記第１ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに導通状態となる特性を有し、
前記第２ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに遮断状態となる特性を有し、
前記第１ＭＯＳＦＥＴ及び前記前段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の電圧が前記第１ノードに発生し、
前記第３ＭＯＳＦＥＴ及び前記後段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の出力電圧が前記第２ノードに発生する
、電圧生成回路。
１以上の第２ＭＯＳＦＥＴを有し、前記第１ノードと第２基準電圧が加わる第２電位端との間に接続された前段トランジスタ回路と、
第２ノードに共通接続されたソース及びバックゲート、前記第１ノードに接続されたゲート、並びに、前記第１電位端に接続されたドレインを有する第３ＭＯＳＦＥＴと、
１以上の第４ＭＯＳＦＥＴを有し、前記第２ノードと前記第２電位端との間に接続された後段トランジスタ回路と、を備え、
前記第１ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに導通状態となる特性を有し、
前記第２ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに遮断状態となる特性を有し、
前記第１ＭＯＳＦＥＴ及び前記前段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の電圧が前記第１ノードに発生し、
前記第３ＭＯＳＦＥＴ及び前記後段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の出力電圧が前記第２ノードに発生する
、電圧生成回路。
【請求項2】
前記前段トランジスタ回路は単一の第２ＭＯＳＦＥＴを有し、
前記後段トランジスタ回路は単一の第４ＭＯＳＦＥＴを有し、
前記単一の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、
前記単一の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続され、
前記単一の第２ＭＯＳＦＥＴのソース及びバックゲート並びに前記単一の第４ＭＯＳＦＥＴのソース及びバックゲートは前記第２電位端に接続され、
前記単一の第２ＭＯＳＦＥＴのゲートは前記第１ノードに接続され、
前記単一の第４ＭＯＳＦＥＴのゲートは前記第２ノードに接続される
、請求項１に係る電圧生成回路。
前記後段トランジスタ回路は単一の第４ＭＯＳＦＥＴを有し、
前記単一の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、
前記単一の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続され、
前記単一の第２ＭＯＳＦＥＴのソース及びバックゲート並びに前記単一の第４ＭＯＳＦＥＴのソース及びバックゲートは前記第２電位端に接続され、
前記単一の第２ＭＯＳＦＥＴのゲートは前記第１ノードに接続され、
前記単一の第４ＭＯＳＦＥＴのゲートは前記第２ノードに接続される
、請求項１に係る電圧生成回路。
【請求項3】
前記前段トランジスタ回路は単一の第２ＭＯＳＦＥＴを有し、
前記後段トランジスタ回路は単一の第４ＭＯＳＦＥＴを有し、
前記単一の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、
前記単一の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続され、
前記単一の第２ＭＯＳＦＥＴのソース及びバックゲート並びに前記単一の第４ＭＯＳＦＥＴのソース及びバックゲートは前記第２電位端に接続され、
前記単一の第２ＭＯＳＦＥＴ及び前記単一の第４ＭＯＳＦＥＴの各ゲートは前記第２ノードに接続される
、請求項１に係る電圧生成回路。
前記後段トランジスタ回路は単一の第４ＭＯＳＦＥＴを有し、
前記単一の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、
前記単一の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続され、
前記単一の第２ＭＯＳＦＥＴのソース及びバックゲート並びに前記単一の第４ＭＯＳＦＥＴのソース及びバックゲートは前記第２電位端に接続され、
前記単一の第２ＭＯＳＦＥＴ及び前記単一の第４ＭＯＳＦＥＴの各ゲートは前記第２ノードに接続される
、請求項１に係る電圧生成回路。
【請求項4】
前記前段トランジスタ回路は複数の第２ＭＯＳＦＥＴを有し、前記複数の第２ＭＯＳＦＥＴは前記第１ノードと前記第２電位端との間にて互いに直列接続され、
前記後段トランジスタ回路は複数の第４ＭＯＳＦＥＴを有し、前記複数の第４ＭＯＳＦＥＴは前記第２ノードと前記第２電位端との間にて互いに直列接続される
、請求項１に係る電圧生成回路。
前記後段トランジスタ回路は複数の第４ＭＯＳＦＥＴを有し、前記複数の第４ＭＯＳＦＥＴは前記第２ノードと前記第２電位端との間にて互いに直列接続される
、請求項１に係る電圧生成回路。
【請求項5】
前記複数の第２ＭＯＳＦＥＴは、夫々に、互いに短絡されたソース及びバックゲートを有し、
前記複数の第２ＭＯＳＦＥＴにおいて、互いに隣接する２つの第２ＭＯＳＦＥＴの内、一方の第２ＭＯＳＦＥＴのドレインは他方の第２ＭＯＳＦＥＴのソースに接続され、
前記複数の第２ＭＯＳＦＥＴの内、特定の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、
前記複数の第４ＭＯＳＦＥＴは、夫々に、互いに短絡されたソース及びバックゲートと、互いに短絡されたドレイン及びゲートと、を有し、
前記複数の第４ＭＯＳＦＥＴにおいて、互いに隣接する２つの第４ＭＯＳＦＥＴの内、一方の第４ＭＯＳＦＥＴのドレインは他方の第４ＭＯＳＦＥＴのソースに接続され、
前記複数の第４ＭＯＳＦＥＴの内、特定の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続される
、請求項４に係る電圧生成回路。
前記複数の第２ＭＯＳＦＥＴにおいて、互いに隣接する２つの第２ＭＯＳＦＥＴの内、一方の第２ＭＯＳＦＥＴのドレインは他方の第２ＭＯＳＦＥＴのソースに接続され、
前記複数の第２ＭＯＳＦＥＴの内、特定の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、
前記複数の第４ＭＯＳＦＥＴは、夫々に、互いに短絡されたソース及びバックゲートと、互いに短絡されたドレイン及びゲートと、を有し、
前記複数の第４ＭＯＳＦＥＴにおいて、互いに隣接する２つの第４ＭＯＳＦＥＴの内、一方の第４ＭＯＳＦＥＴのドレインは他方の第４ＭＯＳＦＥＴのソースに接続され、
前記複数の第４ＭＯＳＦＥＴの内、特定の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続される
、請求項４に係る電圧生成回路。
【請求項6】
前記複数の第２ＭＯＳＦＥＴは、夫々に、互いに短絡されたドレイン及びゲートを有する
、請求項５に係る電圧生成回路。
、請求項５に係る電圧生成回路。
【請求項7】
前記複数の第２ＭＯＳＦＥＴは、前記特定の第２ＭＯＳＦＥＴと、他の１つの第２ＭＯＳＦＥＴを含み、
前記他の１つの第２ＭＯＳＦＥＴは、互いに短絡されたドレイン及びゲートを有し、
前記特定の第２ＭＯＳＦＥＴのゲートは前記第２ノードに接続される
、請求項５に係る電圧生成回路。
前記他の１つの第２ＭＯＳＦＥＴは、互いに短絡されたドレイン及びゲートを有し、
前記特定の第２ＭＯＳＦＥＴのゲートは前記第２ノードに接続される
、請求項５に係る電圧生成回路。
【請求項8】
前記複数の第２ＭＯＳＦＥＴは、前記特定の第２ＭＯＳＦＥＴと、他の２以上の第２ＭＯＳＦＥＴを含み、
前記他の２以上の第２ＭＯＳＦＥＴは、夫々に、互いに短絡されたドレイン及びゲートを有し、
前記特定の第２ＭＯＳＦＥＴのゲートは前記第２ノードに接続される
、請求項５に係る電圧生成回路。
前記他の２以上の第２ＭＯＳＦＥＴは、夫々に、互いに短絡されたドレイン及びゲートを有し、
前記特定の第２ＭＯＳＦＥＴのゲートは前記第２ノードに接続される
、請求項５に係る電圧生成回路。
【請求項9】
前記複数の第２ＭＯＳＦＥＴは、第１～第Ｎの前段トランジスタであり、
前記複数の第４ＭＯＳＦＥＴは、第１～第Ｎの後段トランジスタであり、
第ｉの前段トランジスタのゲートは第ｉの後段トランジスタのゲートに接続され、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す
、請求項５に係る電圧生成回路。
前記複数の第４ＭＯＳＦＥＴは、第１～第Ｎの後段トランジスタであり、
第ｉの前段トランジスタのゲートは第ｉの後段トランジスタのゲートに接続され、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す
、請求項５に係る電圧生成回路。
【請求項10】
前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、Ｎチャネル型のＭＯＳＦＥＴであり、
前記第１基準電圧は前記第２基準電圧よりも高い
、請求項１～９の何れかに係る電圧生成回路。
前記第１基準電圧は前記第２基準電圧よりも高い
、請求項１～９の何れかに係る電圧生成回路。
【請求項11】
前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、Ｐチャネル型のＭＯＳＦＥＴであり、
前記第１基準電圧は前記第２基準電圧よりも低い
、請求項１～９の何れかに係る電圧生成回路。
前記第１基準電圧は前記第２基準電圧よりも低い
、請求項１～９の何れかに係る電圧生成回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電圧生成回路に関する。
【背景技術】
【0002】
多くの電子回路において電圧生成回路が設けられる。電圧生成回路は、与えられた電圧を元に、所望の電圧値を有する出力電圧を生成する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－１２８４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
この種の電圧生成回路においては起動時間の短縮が要求されることも多い。
【0005】
本開示は、起動時間の短縮に寄与する電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る電圧生成回路は、第１ノードに共通接続されたソース、バックゲート及びゲート、並びに、第１基準電圧が加わる第１電位端に接続されたドレインを有する第１ＭＯＳＦＥＴと、１以上の第２ＭＯＳＦＥＴを有し、前記第１ノードと第２基準電圧が加わる第２電位端との間に接続された前段トランジスタ回路と、第２ノードに共通接続されたソース及びバックゲート、前記第１ノードに接続されたゲート、並びに、前記第１電位端に接続されたドレインを有する第３ＭＯＳＦＥＴと、１以上の第４ＭＯＳＦＥＴを有し、前記第２ノードと前記第２電位端との間に接続された後段トランジスタ回路と、を備え、前記第１ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに導通状態となる特性を有し、前記第２ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに遮断状態となる特性を有し、前記第１ＭＯＳＦＥＴ及び前記前段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の電圧が前記第１ノードに発生し、前記第３ＭＯＳＦＥＴ及び前記後段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の出力電圧が前記第２ノードに発生する。
【発明の効果】
【0007】
本開示によれば、起動時間の短縮に寄与する電圧生成回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0011】
ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Ｐチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート－ソース間電圧の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。デプレッション型のＭＯＳＦＥＴでも同様である。但し、エンハンスメント型のＭＯＳＦＥＴが正のゲート閾電圧を有するのに対し、デプレッション型のＭＯＳＦＥＴは負のゲート閾電圧を有する。
【0012】
任意のＦＥＴについて、ゲート閾電圧とは、所定の周辺温度環境下において、当該ＦＥＴのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート－ソース間電圧として定義される。ＭＯＳＦＥＴとして構成された任意のトランジスタにおいて、ゲート－ソース間電圧とはソース電位から見たゲート電位を指す。以下、任意のトランジスタについて、オン状態、オフ状態は、単に、オン、オフと称され得る。
【0013】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0014】
＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１は第１実施形態に係る電圧生成回路１の構成図である。電圧生成回路１は直流の電源電圧ＶＤＤから直流の出力電圧Ｖｏｕｔ１を生成する直流電圧源（基準電圧源）であり、リニアレギュレータに属する。電源電圧ＶＤＤは正の直流電圧値を有する。電圧生成回路１は、出力電圧Ｖｏｕｔ１が所定の目標電圧Ｖｔｇ１にて安定化されるよう、出力電圧Ｖｏｕｔ１を生成する。目標電圧Ｖｔｇ１は電源電圧ＶＤＤよりも低い正の直流電圧である。
本開示の第１実施形態を説明する。図１は第１実施形態に係る電圧生成回路１の構成図である。電圧生成回路１は直流の電源電圧ＶＤＤから直流の出力電圧Ｖｏｕｔ１を生成する直流電圧源（基準電圧源）であり、リニアレギュレータに属する。電源電圧ＶＤＤは正の直流電圧値を有する。電圧生成回路１は、出力電圧Ｖｏｕｔ１が所定の目標電圧Ｖｔｇ１にて安定化されるよう、出力電圧Ｖｏｕｔ１を生成する。目標電圧Ｖｔｇ１は電源電圧ＶＤＤよりも低い正の直流電圧である。
【0015】
尚、本実施形態及び後述の他の実施形態において、電源端とは電源電圧ＶＤＤが加わる端子を指し、グランド端とは０Ｖの電圧が加わる端子を指す。本実施形態及び後述の他の実施形態において、０Ｖの電圧はグランド電圧とも称される。
【0016】
電圧生成回路１は、トランジスタ１１と、１以上のトランジスタ１２（前段トランジスタ）から成る前段トランジスタ回路２０と、トランジスタ１３と、１以上のトランジスタ１４（後段トランジスタ）から成る後段トランジスタ回路４０と、を備える。
【0017】
トランジスタ１１及び１３は夫々にＮチャネル型且つデプレッション型のＭＯＳＦＥＴである。従って、トランジスタ１１のゲート－ソース間電圧が０Ｖであっても、トランジスタ１１のドレイン－ソース間は導通状態となり、このときトランジスタ１１のソース電位よりもトランジスタ１１のドレイン電位が高ければトランジスタ１１にドレイン電流が流れる。同様に、トランジスタ１３のゲート－ソース間電圧が０Ｖであっても、トランジスタ１３のドレイン－ソース間は導通状態となり、このときトランジスタ１３のソース電位よりもトランジスタ１３のドレイン電位が高ければトランジスタ１３にドレイン電流が流れる。
【0018】
トランジスタ１２及び１４は夫々にＮチャネル型且つエンハンスメント型のＭＯＳＦＥＴである。従って、トランジスタ１２のゲート－ソース間電圧が０Ｖであれば、トランジスタ１２のドレイン－ソース間は遮断状態となり、このときトランジスタ１２のソース電位よりもトランジスタ１２のドレイン電位が高かったとしてもトランジスタ１２にドレイン電流は流れない。同様、トランジスタ１４のゲート－ソース間電圧が０Ｖであれば、トランジスタ１４のドレイン－ソース間は遮断状態となり、このときトランジスタ１４のソース電位よりもトランジスタ１４のドレイン電位が高かったとしてもトランジスタ１４にドレイン電流は流れない。
【0019】
トランジスタ１１のドレインは電源端に接続される。トランジスタ１１のソース、ゲート及びバックゲートはノードＮＤ１に共通接続される。前段トランジスタ回路２０はノードＮＤ１とグランド端との間に接続される。トランジスタ１１及び前段トランジスタ回路２０は、電源電圧ＶＤＤより低く且つグランド電圧よりも高い電圧をノードＮＤ１に発生させる。
【0020】
トランジスタ１３のドレインは電源端に接続される。トランジスタ１３のソース及びバックゲートはノードＮＤ２に共通接続される。トランジスタ１３のゲートはノードＮＤ１に接続される。後段トランジスタ回路４０はノードＮＤ２とグランド端との間に接続される。トランジスタ１３及び後段トランジスタ回路４０は、電源電圧ＶＤＤより低く且つグランド電圧よりも高い電圧を出力電圧Ｖｏｕｔ１としてノードＮＤ２に発生させる。
【0021】
ノードＮＤ２は出力配線ＷＲｏｕｔ１に接続される。故に、出力配線ＷＲｏｕｔ１に出力電圧Ｖｏｕｔ１が加わる。負荷容量ＣＬ１は、出力配線ＷＲｏｕｔ１とグランド電圧が加わる配線（以下、グランド配線と称する）との間に形成される寄生容量である。負荷容量ＣＬ１は、出力電圧Ｖｏｕｔ１を受ける各種の負荷回路（不図示）の入力容量を含む。出力電圧Ｖｏｕｔ１を受ける各種の負荷回路において、出力電圧Ｖｏｕｔ１は基準電圧として利用されて良い。
【0022】
電圧生成回路１が起動すると、出力電圧Ｖｏｕｔ１が０Ｖから所定の目標電圧Ｖｔｇ１に向けて上昇する。電圧生成回路１の起動時において、出力電圧Ｖｏｕｔ１が０Ｖから所定の目標電圧Ｖｔｇ１に向けて上昇する期間を、以下、起動期間と称する。
【0023】
出力電圧Ｖｏｕｔ１が目標電圧Ｖｔｇ１にて安定化されている状態において、電源端からトランジスタ１１及び前段トランジスタ回路２０を通じグランド端に向けてバイアス電流が流れ、電源端からトランジスタ１３及び後段トランジスタ回路４０を通じグランド端に向けて他のバイアス電流が流れる。出力電圧Ｖｏｕｔ１が目標電圧Ｖｔｇ１にて安定化されている状態において、ノードＮＤ１にトランジスタ１２のゲート閾電圧に応じた電圧が加わり、ノードＮＤ２にトランジスタ１４のゲート閾電圧に応じた電圧が加わる。
【0024】
第１実施形態は、以下の実施例ＥＸ１Ａ～ＥＸ１Ｅを含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１Ａ～ＥＸ１Ｅに適用される。但し、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１Ａ～ＥＸ１Ｅの内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0025】
［第１参考例］
実施例ＥＸ１Ａ～ＥＸ１Ｅの説明に先立ち、図２を参照して、第１参考例に係る電圧生成回路１００１の構成を説明する。電圧生成回路１００１は、電源端とグランド端との間に設けられたトランジスタ１０１１及び１０１２の直列回路を有する。トランジスタ１０１１はＮチャネル型且つデプレッション型のＭＯＳＦＥＴである。トランジスタ１０１２はＮチャネル型且つエンハンスメント型のＭＯＳＦＥＴである。トランジスタ１０１１が電源端側に設けられ、トランジスタ１０１２がグランド端側に設けられる。
実施例ＥＸ１Ａ～ＥＸ１Ｅの説明に先立ち、図２を参照して、第１参考例に係る電圧生成回路１００１の構成を説明する。電圧生成回路１００１は、電源端とグランド端との間に設けられたトランジスタ１０１１及び１０１２の直列回路を有する。トランジスタ１０１１はＮチャネル型且つデプレッション型のＭＯＳＦＥＴである。トランジスタ１０１２はＮチャネル型且つエンハンスメント型のＭＯＳＦＥＴである。トランジスタ１０１１が電源端側に設けられ、トランジスタ１０１２がグランド端側に設けられる。
【0026】
トランジスタ１０１１のドレインは電源端に接続され、トランジスタ１０１１のゲート、ソース及びバックゲートは出力配線ＷＲｏｕｔ１’に共通接続される。トランジスタ１０１２のゲート及びドレインは出力配線ＷＲｏｕｔ１’に接続され、トランジスタ１０１２のソース及びバックゲートはグランド端に接続される。
【0027】
出力電圧Ｖｏｕｔ１’が未だ０Ｖ近辺であるとき、電源端からトランジスタ１０１１を通じ出力配線ＷＲｏｕｔ１’に向けて電流が流れて出力電圧Ｖｏｕｔ１’が上昇してゆく。出力電圧Ｖｏｕｔ１’の上昇過程において、負荷容量ＣＬ１’はトランジスタ１０１１のドレイン電流により駆動される。但し、電圧生成回路１００１では、出力電圧Ｖｏｕｔ１’の高低に依らず、トランジスタ１０１１のゲート－ソース間電圧が小さいので（０Ｖに固定されているので）、負荷容量ＣＬ１’の駆動電流も小さい。結果、図３に示す如く、電圧生成回路１００１の起動時において出力電圧Ｖｏｕｔ１’が所望の安定化電圧に達するまでの時間が長くなる。図３において、破線波形５１１は電圧生成回路１００１の起動時における出力電圧Ｖｏｕｔ１’の波形を表す。
【0028】
［実施例ＥＸ１Ａ］
実施例ＥＸ１Ａを説明する。図４は実施例ＥＸ１Ａに係る電圧生成回路１に相当する電圧生成回路１Ａの構成図である。電圧生成回路１Ａでは、前段トランジスタ回路２０にトランジスタ１２が１つだけ設けられ、且つ、後段トランジスタ回路４０にトランジスタ１４が１つだけ設けられる。
実施例ＥＸ１Ａを説明する。図４は実施例ＥＸ１Ａに係る電圧生成回路１に相当する電圧生成回路１Ａの構成図である。電圧生成回路１Ａでは、前段トランジスタ回路２０にトランジスタ１２が１つだけ設けられ、且つ、後段トランジスタ回路４０にトランジスタ１４が１つだけ設けられる。
【0029】
電圧生成回路１Ａにおいて、単一のトランジスタ１２のドレインはノードＮＤ１に接続され、単一のトランジスタ１４のドレインはノードＮＤ２に接続される。電圧生成回路１Ａにおいて、単一のトランジスタ１２のソース及びバックゲート並びに単一のトランジスタ１４のソース及びバックゲートはグランド端に接続される。電圧生成回路１Ａにおいて、単一のトランジスタ１２のゲートはノードＮＤ１に接続され、単一のトランジスタ１４のゲートはノードＮＤ２に接続される。
【0030】
図５を参照し、電圧生成回路１Ａにおける起動期間の挙動を説明する。起動期間において、トランジスタ１１にドレイン電流Ｉｄ１１が流れ、ドレイン電流Ｉｄ１１はノードＮＤ１の電位を上昇させる。トランジスタ１１のゲート－ソース間電圧は小さいため（０Ｖであるため）、トランジスタ１１のドレイン電流Ｉｄ１１は、第１参考例に係るトランジスタ１０１１のドレイン電流と同様に、大きくはない。但し、ノードＮＤ１及びグランド配線間の寄生容量は負荷容量ＣＬ１と比べて十分に小さいため、起動期間においてノードＮＤ１の電位（従ってトランジスタ１３のゲート電位）は素早く上昇する。
【0031】
加えて、起動期間において、出力電圧Ｖｏｕｔ１が目標電圧Ｖｔｇ１より低い状態では（特に例えば出力電圧Ｖｏｕｔ１が０Ｖに近い状態では）、トランジスタ１３のゲート－ソース間電圧が０Ｖよりも顕著に大きくなる。結果、トランジスタ１３のゲート－ソース間電圧が０Ｖであるときと比べて、トランジスタ１３のドレイン電流Ｉｄ１３は大きくなる。故に、起動期間において負荷容量ＣＬ１の駆動電流が第１参考例と比べて大きくなり、出力電圧Ｖｏｕｔ１が短時間で目標電圧Ｖｔｇ１まで上昇する（即ち、起動に必要な時間が短縮される）。
【0032】
【0033】
［実施例ＥＸ１Ｂ］
実施例ＥＸ１Ｂを説明する。図７は実施例ＥＸ１Ｂに係る電圧生成回路１に相当する電圧生成回路１Ｂの構成図である。電圧生成回路１Ｂでは、前段トランジスタ回路２０にトランジスタ１２が１つだけ設けられ、且つ、後段トランジスタ回路４０にトランジスタ１４が１つだけ設けられる。電圧生成回路１Ｂでは単一のトランジスタ１２のゲートがノードＮＤ１に接続されることなくノードＮＤ２に接続されており、この点を除き、図７の電圧生成回路１Ｂは図４の電圧生成回路１Ａと同一の構成を有する。
実施例ＥＸ１Ｂを説明する。図７は実施例ＥＸ１Ｂに係る電圧生成回路１に相当する電圧生成回路１Ｂの構成図である。電圧生成回路１Ｂでは、前段トランジスタ回路２０にトランジスタ１２が１つだけ設けられ、且つ、後段トランジスタ回路４０にトランジスタ１４が１つだけ設けられる。電圧生成回路１Ｂでは単一のトランジスタ１２のゲートがノードＮＤ１に接続されることなくノードＮＤ２に接続されており、この点を除き、図７の電圧生成回路１Ｂは図４の電圧生成回路１Ａと同一の構成を有する。
【0034】
図７の電圧生成回路１Ｂでは、出力電圧Ｖｏｕｔ１がトランジスタ１２のゲート閾電圧以下である状態においてトランジスタ１２がオフであり、故に、トランジスタ１１のドレイン電流が全てトランジスタ１３のゲート電位上昇に寄与する。このため、電圧生成回路１Ａと比べて、電圧生成回路１Ｂでは起動時におけるトランジスタ１３のゲート電位が急峻に上昇し、これに連動して出力電圧Ｖｏｕｔ１が素早く上昇する（即ち起動に必要な時間が短縮される）。
【0035】
［実施例ＥＸ１Ｃ］
実施例ＥＸ１Ｃを説明する。図８は実施例ＥＸ１Ｃに係る電圧生成回路１に相当する電圧生成回路１Ｃの構成図である。図８の電圧生成回路１Ｃは図４の電圧生成回路１Ａを基準に、前段トランジスタ回路２０を構成するトランジスタ１２を複数とし且つ後段トランジスタ回路４０を構成するトランジスタ１４を複数としたものに相当する。電圧生成回路１Ｃによっても電圧生成回路１Ａと同様の作用効果が得られ、また、出力電圧Ｖｏｕｔ１を必要なだけ高めることができる。
実施例ＥＸ１Ｃを説明する。図８は実施例ＥＸ１Ｃに係る電圧生成回路１に相当する電圧生成回路１Ｃの構成図である。図８の電圧生成回路１Ｃは図４の電圧生成回路１Ａを基準に、前段トランジスタ回路２０を構成するトランジスタ１２を複数とし且つ後段トランジスタ回路４０を構成するトランジスタ１４を複数としたものに相当する。電圧生成回路１Ｃによっても電圧生成回路１Ａと同様の作用効果が得られ、また、出力電圧Ｖｏｕｔ１を必要なだけ高めることができる。
【0036】
詳細には電圧生成回路１Ｃでは、前段トランジスタ回路２０にトランジスタ１２がｍ個設けられ、且つ、後段トランジスタ回路４０にトランジスタ１４がｎ個設けられる。ここで、ｍ及びｎは夫々に２以上の整数を表す。“ｍ＝ｎ”であっても良いし、“ｍ＞ｎ”又は“ｍ＜ｎ”であっても良い。図９に“ｍ＝ｎ＝２”であるときの電圧生成回路１Ｃの構成を示す。
【0037】
前段トランジスタ回路２０におけるｍ個のトランジスタ１２をトランジスタ１２［１］～１２［ｍ］と称する。トランジスタ１２［１］～１２［ｍ］はノードＮＤ１とグランド端との間にて互いに直列接続される。後段トランジスタ回路４０におけるｎ個のトランジスタ１４をトランジスタ１４［１］～１４［ｎ］と称する。トランジスタ１４［１］～１４［ｎ］はノードＮＤ２とグランド端との間にて互いに直列接続される。
【0038】
前段トランジスタ回路２０において、ノードＮＤ１からグランド端に向けて、トランジスタ１２［１］～１２［ｍ］が、この順番で設けられる。従って、トランジスタ１２［ｉ］とトランジスタ１２［ｉ＋１］は互いに隣接する。後段トランジスタ回路４０において、ノードＮＤ２からグランド端に向けて、トランジスタ１４［１］～１４［ｎ］が、この順番で設けられる。従って、トランジスタ１４［ｉ］とトランジスタ１４［ｉ＋１］は互いに隣接する。ｉは任意の整数を表す。
【0039】
トランジスタ１２［１］～１２［ｍ］は夫々に互いに短絡されたソース及びバックゲートを有する。即ち、“１≦ｉ≦ｍ”を満たす各整数ｉについて、トランジスタ１２［ｉ］のソース及びバックゲートは互いに短絡される。トランジスタ１２［１］～１２［ｍ］において、互いに隣接する２つのトランジスタ１２［ｉ］及び１２［ｉ＋１］の内、一方のトランジスタ１２［ｉ＋１］のドレインは他方のトランジスタ１２［ｉ］のソースに接続される。トランジスタ１２［１］のドレインはノードＮＤ１に接続される。トランジスタ１２［ｍ］のソースはグランド端に接続される。
【0040】
電圧生成回路１Ｃにおいて、トランジスタ１２［１］～１２［ｍ］は夫々に互いに短絡されたゲート及びドレインを有する。即ち、“１≦ｉ≦ｍ”を満たす各整数ｉについて、トランジスタ１２［ｉ］のゲート及びドレインは互いに短絡される。
【0041】
トランジスタ１４［１］～１４［ｎ］は夫々に互いに短絡されたソース及びバックゲートを有する。即ち、“１≦ｉ≦ｎ”を満たす各整数ｉについて、トランジスタ１４［ｉ］のソース及びバックゲートは互いに短絡される。トランジスタ１４［１］～１４［ｎ］は夫々に互いに短絡されたドレイン及びゲートを有する。即ち、“１≦ｉ≦ｎ”を満たす各整数ｉについて、トランジスタ１４［ｉ］のドレイン及びゲートは互いに短絡される。トランジスタ１４［１］～１４［ｎ］において、互いに隣接する２つのトランジスタ１４［ｉ］及び１４［ｉ＋１］の内、一方のトランジスタ１４［ｉ＋１］のドレインは他方のトランジスタ１４［ｉ］のソースに接続される。トランジスタ１４［１］のドレインはノードＮＤ２に接続される。トランジスタ１４［ｎ］のソースはグランド端に接続される。
【0042】
従って、電圧生成回路１Ｃにおいて“ｍ＝２”であれば（図９参照）、トランジスタ１２［１］のドレイン及びゲートはノードＮＤ１に接続され、トランジスタ１２［１］のソース及びバックゲートはトランジスタ１２［２］のドレイン及びゲートに接続され、且つ、トランジスタ１２［２］のソース及びバックゲートはグランド端に接続される。電圧生成回路１Ｃにおいて“ｎ＝２”であれば（図９参照）、トランジスタ１４［１］のドレイン及びゲートはノードＮＤ２に接続され、トランジスタ１４［１］のソース及びバックゲートはトランジスタ１４［２］のドレイン及びゲートに接続され、且つ、トランジスタ１４［２］のソース及びバックゲートはグランド端に接続される。
【0043】
［実施例ＥＸ１Ｄ］
実施例ＥＸ１Ｄを説明する。図１０は実施例ＥＸ１Ｄに係る電圧生成回路１に相当する電圧生成回路１Ｄの構成図である。実施例ＥＸ１Ａに係る電圧生成回路１Ａ（図４参照）を実施例ＥＸ１Ｂに係る電圧生成回路１Ｂ（図７参照）へと変形するのと同様に、実施例ＥＸ１Ｃに係る電圧生成回路１Ｃ（図８参照）を変形して得られる電圧生成回路が、電圧生成回路１Ｄ（図１０参照）である。
実施例ＥＸ１Ｄを説明する。図１０は実施例ＥＸ１Ｄに係る電圧生成回路１に相当する電圧生成回路１Ｄの構成図である。実施例ＥＸ１Ａに係る電圧生成回路１Ａ（図４参照）を実施例ＥＸ１Ｂに係る電圧生成回路１Ｂ（図７参照）へと変形するのと同様に、実施例ＥＸ１Ｃに係る電圧生成回路１Ｃ（図８参照）を変形して得られる電圧生成回路が、電圧生成回路１Ｄ（図１０参照）である。
【0044】
即ち、電圧生成回路１Ｄでは、電圧生成回路１Ｃと同様、前段トランジスタ回路２０にトランジスタ１２がｍ個設けられ、且つ、後段トランジスタ回路４０にトランジスタ１４がｎ個設けられる。但し、電圧生成回路１Ｄではトランジスタ１２［１］のゲートがノードＮＤ１に接続されることなくノードＮＤ２に接続されており、この点を除き、図１０の電圧生成回路１Ｄは図８の電圧生成回路１Ｃと同一の構成を有する。
【0045】
従って、電圧生成回路１Ｄにおいて、トランジスタ１２［２］～１２［ｍ］は夫々に互いに短絡されたゲート及びドレインを有する。即ち、“２≦ｉ≦ｍ”を満たす各整数ｉについて、トランジスタ１２［ｉ］のゲート及びドレインは互いに短絡される。
【0046】
図１０の電圧生成回路１Ｄでは、出力電圧Ｖｏｕｔ１がトランジスタ１２［１］～１２［ｍ］のゲート閾電圧の総和以下である状態において前段トランジスタ回路２０に電流が流れず、故に、トランジスタ１１のドレイン電流が全てトランジスタ１３のゲート電位上昇に寄与する。このため、電圧生成回路１Ｃと比べて、電圧生成回路１Ｄでは起動時におけるトランジスタ１３のゲート電位が急峻に上昇し、これに連動して出力電圧Ｖｏｕｔ１が目標電圧Ｖｔｇ１に向けて素早く上昇する（即ち起動に必要な時間が短縮される）。
【0047】
図１１に“ｍ＝ｎ＝２”であるときの電圧生成回路１Ｄの構成を示す。電圧生成回路１Ｄにおいて“ｍ＝２”であれば、トランジスタ１２［１］のドレインはノードＮＤ１に接続され、トランジスタ１２［１］のゲートはノードＮＤ１に接続されることなくノードＮＤ２に接続され、トランジスタ１２［１］のソース及びバックゲートはトランジスタ１２［２］のドレイン及びゲートに接続され、且つ、トランジスタ１２［２］のソース及びバックゲートはグランド端に接続される。電圧生成回路１Ｄにおいて“ｎ＝２”であれば、トランジスタ１４［１］のドレイン及びゲートはノードＮＤ２に接続され、トランジスタ１４［１］のソース及びバックゲートはトランジスタ１４［２］のドレイン及びゲートに接続され、且つ、トランジスタ１４［２］のソース及びバックゲートはグランド端に接続される。
【0048】
［実施例ＥＸ１Ｅ］
実施例ＥＸ１Ｅを説明する。実施例ＥＸ１Ｄに係る電圧生成回路１Ｄに対して、以下の変形ＭＤ１Ｅを施して良い。電圧生成回路１Ｄに変形ＭＤ１Ｅを施して得られる電圧生成回路１Ｅの構成を図１２に示す。電圧生成回路１Ｅは実施例ＥＸ１Ｅに係る電圧生成回路１に相当する。
実施例ＥＸ１Ｅを説明する。実施例ＥＸ１Ｄに係る電圧生成回路１Ｄに対して、以下の変形ＭＤ１Ｅを施して良い。電圧生成回路１Ｄに変形ＭＤ１Ｅを施して得られる電圧生成回路１Ｅの構成を図１２に示す。電圧生成回路１Ｅは実施例ＥＸ１Ｅに係る電圧生成回路１に相当する。
【0049】
変形ＭＤ１Ｅでは、“ｍ＝ｎ＝Ｎ”に設定した上で“２≦ｉ≦Ｎ”を満たす各整数ｉについて、トランジスタ１２［ｉ］のゲートをトランジスタ１２［ｉ］のドレイン並びにトランジスタ１２［ｉ－１］のソース及びバックゲートに接続することなく、トランジスタ１４［ｉ］のゲート及びドレインに接続する。Ｎは２以上の任意の整数である。変形ＭＤ１Ｅを除き、図１２の電圧生成回路１Ｅは図１０の電圧生成回路１Ｄと同一の構成を有する。故に、電圧生成回路１Ｄと同様、電圧生成回路１Ｅではトランジスタ１２［１］のゲートがノードＮＤ１に接続されることなくノードＮＤ２に接続される。電圧生成回路１Ｅによっても電圧生成回路１Ｄと同様の効果が得られる。
【0050】
図１３に“ｍ＝ｎ＝Ｎ＝２”であるときの電圧生成回路１Ｅの構成を示す。電圧生成回路１Ｅにおいて“ｍ＝ｎ＝Ｎ＝２”であれば、トランジスタ１２［１］のドレインはノードＮＤ１に接続され、トランジスタ１２［１］のゲートはノードＮＤ１に接続されることなくノードＮＤ２に接続され、トランジスタ１２［１］のソース及びバックゲートはトランジスタ１２［２］のドレインにのみ接続され、トランジスタ１２［２］のゲートはトランジスタ１２［２］のドレインに接続されることなくトランジスタ１４［２］のゲートに接続され、且つ、トランジスタ１２［２］のソース及びバックゲートはグランド端に接続される。電圧生成回路１Ｅにおいて“ｍ＝ｎ＝Ｎ＝２”であれば、トランジスタ１４［１］のドレイン及びゲートはノードＮＤ２に接続され、トランジスタ１４［１］のソース及びバックゲートはトランジスタ１４［２］のドレイン及びゲートに接続され、且つ、トランジスタ１４［２］のソース及びバックゲートはグランド端に接続される。
【0051】
＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。第１実施形態に係る電圧生成回路１をＰチャネル型のＭＯＳＦＥＴにて構成するようにしても良い。但し、この場合、グランド端と電源端との関係を入れ替える必要がある。第２実施形態では、Ｐチャネル型のＭＯＳＦＥＴを用いて形成される電圧生成回路を説明する。
本開示の第２実施形態を説明する。第１実施形態に係る電圧生成回路１をＰチャネル型のＭＯＳＦＥＴにて構成するようにしても良い。但し、この場合、グランド端と電源端との関係を入れ替える必要がある。第２実施形態では、Ｐチャネル型のＭＯＳＦＥＴを用いて形成される電圧生成回路を説明する。
【0052】
図１４は第２実施形態に係る電圧生成回路２の構成図である。電圧生成回路２は直流の電源電圧ＶＤＤから直流の出力電圧Ｖｏｕｔ２を生成する直流電圧源（基準電圧源）であり、リニアレギュレータに属する。電源電圧ＶＤＤは正の直流電圧値を有する。電圧生成回路２は、出力電圧Ｖｏｕｔ２が所定の目標電圧Ｖｔｇ２にて安定化されるよう、出力電圧Ｖｏｕｔ２を生成する。目標電圧Ｖｔｇ２は電源電圧ＶＤＤよりも低い正の直流電圧である。
【0053】
尚、第１実施形態における出力電圧Ｖｏｕｔ１は電圧生成回路１の起動前において０Ｖであり、電圧生成回路１の起動に伴って出力電圧Ｖｏｕｔ１が０Ｖから所定の正の目標電圧Ｖｔｇ１に向けて上昇した後、当該目標電圧Ｖｔｇ１にて安定化する。これに対し、第２実施形態における出力電圧Ｖｏｕｔ２は電圧生成回路２の起動前において電源電圧ＶＤＤの値を有し、電圧生成回路２の起動に伴って出力電圧Ｖｏｕｔ２が電源電圧ＶＤＤから所定の正の目標電圧Ｖｔｇ２に向けて低下した後、当該目標電圧Ｖｔｇ２にて安定化する。
【0054】
電圧生成回路２は、トランジスタ６１と、１以上のトランジスタ６２（前段トランジスタ）から成る前段トランジスタ回路７０と、トランジスタ６３と、１以上のトランジスタ６４（後段トランジスタ）から成る後段トランジスタ回路９０と、を備える。
【0055】
トランジスタ６１及び６３は夫々にＰチャネル型且つデプレッション型のＭＯＳＦＥＴである。従って、トランジスタ６１のゲート－ソース間電圧が０Ｖであっても、トランジスタ６１のドレイン－ソース間は導通状態となり、このときトランジスタ６１のドレイン電位よりもトランジスタ６１のソース電位が高ければトランジスタ６１にドレイン電流が流れる。同様に、トランジスタ６３のゲート－ソース間電圧が０Ｖであっても、トランジスタ６３のドレイン－ソース間は導通状態となり、このときトランジスタ６３のドレイン電位よりもトランジスタ６３のソース電位が高ければトランジスタ６３にドレイン電流が流れる。
【0056】
トランジスタ６２及び６４は夫々にＰチャネル型且つエンハンスメント型のＭＯＳＦＥＴである。従って、トランジスタ６２のゲート－ソース間電圧が０Ｖであれば、トランジスタ６２のドレイン－ソース間は遮断状態となり、このときトランジスタ６２のドレイン電位よりもトランジスタ６２のソース電位が高かったとしてもトランジスタ６２にドレイン電流は流れない。同様、トランジスタ６４のゲート－ソース間電圧が０Ｖであれば、トランジスタ６４のドレイン－ソース間は遮断状態となり、このときトランジスタ６４のドレイン電位よりもトランジスタ６４のソース電位が高かったとしてもトランジスタ６４にドレイン電流は流れない。
【0057】
トランジスタ６１のドレインはグランド端に接続される。トランジスタ６１のソース、ゲート及びバックゲートはノードＮＤａに共通接続される。前段トランジスタ回路７０はノードＮＤａと電源端との間に接続される。トランジスタ６１及び前段トランジスタ回路７０は、電源電圧ＶＤＤより低く且つグランド電圧よりも高い電圧をノードＮＤａに発生させる。
【0058】
トランジスタ６３のドレインはグランド端に接続される。トランジスタ６３のソース及びバックゲートはノードＮＤｂに共通接続される。トランジスタ６３のゲートはノードＮＤａに接続される。後段トランジスタ回路９０はノードＮＤｂと電源端との間に接続される。トランジスタ６３及び後段トランジスタ回路９０は、電源電圧ＶＤＤより低く且つグランド電圧よりも高い電圧を出力電圧Ｖｏｕｔ２としてノードＮＤｂに発生させる。
【0059】
ノードＮＤｂは出力配線ＷＲｏｕｔ２に接続される。故に、出力配線ＷＲｏｕｔ２に出力電圧Ｖｏｕｔ２が加わる。負荷容量ＣＬ２は、出力配線ＷＲｏｕｔ２と電源電圧ＶＤＤが加わる配線（以下、電源配線と称する）との間に形成される寄生容量である。負荷容量ＣＬ２は、出力電圧Ｖｏｕｔ２を受ける各種の負荷回路（不図示）の入力容量を含む。出力電圧Ｖｏｕｔ２を受ける各種の負荷回路において、出力電圧Ｖｏｕｔ２は基準電圧として利用されて良い。
【0060】
電圧生成回路２が起動すると、出力電圧Ｖｏｕｔ２が電源電圧ＶＤＤから所定の目標電圧Ｖｔｇ２に向けて低下する。第２実施形態における起動期間は、電圧生成回路２の起動時において出力電圧Ｖｏｕｔ２が電源電圧ＶＤＤから所定の目標電圧Ｖｔｇ２に向けて低下する期間である。
【0061】
出力電圧Ｖｏｕｔ２が目標電圧Ｖｔｇ２にて安定化されている状態において、電源端から前段トランジスタ回路７０及びトランジスタ６１を通じグランド端に向けてバイアス電流が流れ、電源端から後段トランジスタ回路９０及びトランジスタ６３を通じグランド端に向けて他のバイアス電流が流れる。出力電圧Ｖｏｕｔ２が目標電圧Ｖｔｇ２にて安定化されている状態において、ノードＮＤａにトランジスタ６２のゲート閾電圧に応じた電圧が加わり、ノードＮＤｂにトランジスタ６４のゲート閾電圧に応じた電圧が加わる。
【0062】
第２実施形態は、以下の実施例ＥＸ２Ａ～ＥＸ２Ｅを含む。第２実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２Ａ～ＥＸ２Ｅに適用される。但し、各実施例において、第２実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ２Ａ～ＥＸ２Ｅの内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0063】
［第２参考例］
実施例ＥＸ２Ａ～ＥＸ２Ｅの説明に先立ち、図１５を参照して、第２参考例に係る電圧生成回路１００２の構成を説明する。電圧生成回路１００２は、グランド端と電源端との間に設けられたトランジスタ１０６１及び１０６２の直列回路を有する。トランジスタ１０６１はＰチャネル型且つデプレッション型のＭＯＳＦＥＴである。トランジスタ１０６２はＰチャネル型且つエンハンスメント型のＭＯＳＦＥＴである。トランジスタ１０６１がグランド端側に設けられ、トランジスタ１０６２が電源端側に設けられる。
実施例ＥＸ２Ａ～ＥＸ２Ｅの説明に先立ち、図１５を参照して、第２参考例に係る電圧生成回路１００２の構成を説明する。電圧生成回路１００２は、グランド端と電源端との間に設けられたトランジスタ１０６１及び１０６２の直列回路を有する。トランジスタ１０６１はＰチャネル型且つデプレッション型のＭＯＳＦＥＴである。トランジスタ１０６２はＰチャネル型且つエンハンスメント型のＭＯＳＦＥＴである。トランジスタ１０６１がグランド端側に設けられ、トランジスタ１０６２が電源端側に設けられる。
【0064】
トランジスタ１０６１のドレインはグランド端に接続され、トランジスタ１０６１のゲート、ソース及びバックゲートは出力配線ＷＲｏｕｔ２’に共通接続される。トランジスタ１０６２のゲート及びドレインは出力配線ＷＲｏｕｔ２’に接続され、トランジスタ１０６２のソース及びバックゲートは電源端に接続される。
【0065】
出力電圧Ｖｏｕｔ２’が未だ電源電圧ＶＤＤ近辺であるとき、出力配線ＷＲｏｕｔ２’からトランジスタ１０６１を通じて電流が流れて出力電圧Ｖｏｕｔ２’が低下してゆく。出力電圧Ｖｏｕｔ２’の低下過程において、負荷容量ＣＬ２’はトランジスタ１０６１のドレイン電流により駆動される。但し、電圧生成回路１００２では、出力電圧Ｖｏｕｔ２’の高低に依らず、トランジスタ１０６１のゲート－ソース間電圧が小さいので（０Ｖに固定されているので）、負荷容量ＣＬ２’の駆動電流も小さい。結果、図１６に示す如く、電圧生成回路１００２の起動時において出力電圧Ｖｏｕｔ２’が所望の安定化電圧に達するまでの時間が長くなる。図１６において、破線波形５２１は電圧生成回路１００２の起動時における出力電圧Ｖｏｕｔ２’の波形を表す。
【0066】
［実施例ＥＸ２Ａ］
実施例ＥＸ２Ａを説明する。図１７は実施例ＥＸ２Ａに係る電圧生成回路２に相当する電圧生成回路２Ａの構成図である。電圧生成回路２Ａでは、前段トランジスタ回路７０にトランジスタ６２が１つだけ設けられ、且つ、後段トランジスタ回路９０にトランジスタ６４が１つだけ設けられる。
実施例ＥＸ２Ａを説明する。図１７は実施例ＥＸ２Ａに係る電圧生成回路２に相当する電圧生成回路２Ａの構成図である。電圧生成回路２Ａでは、前段トランジスタ回路７０にトランジスタ６２が１つだけ設けられ、且つ、後段トランジスタ回路９０にトランジスタ６４が１つだけ設けられる。
【0067】
電圧生成回路２Ａにおいて、単一のトランジスタ６２のドレインはノードＮＤａに接続され、単一のトランジスタ６４のドレインはノードＮＤｂに接続される。電圧生成回路２Ａにおいて、単一のトランジスタ６２のソース及びバックゲート並びに単一のトランジスタ６４のソース及びバックゲートは電源端に接続される。電圧生成回路２Ａにおいて、単一のトランジスタ６２のゲートはノードＮＤａに接続され、単一のトランジスタ６４のゲートはノードＮＤｂに接続される。
【0068】
図１８を参照し、電圧生成回路２Ａにおける起動期間の挙動を説明する。電圧生成回路２Ａの起動直前において負荷容量ＣＬ２の両端間電圧は０Ｖであるとする。起動期間において、出力電圧Ｖｏｕｔ２が電源電圧ＶＤＤに近い状態では、トランジスタ６３のゲート－ソース間電圧が０Ｖよりも顕著に大きくなる。結果、トランジスタ６３のゲート－ソース間電圧が０Ｖであるときと比べて、トランジスタ６３のドレイン電流Ｉｄ６３は大きくなる。故に、起動期間において負荷容量ＣＬ２の駆動電流が第２参考例と比べて大きくなり、出力電圧Ｖｏｕｔ２が短時間で目標電圧Ｖｔｇ２まで低下する（即ち、起動に必要な時間が短縮される）。
【0069】
【0070】
［実施例ＥＸ２Ｂ］
実施例ＥＸ２Ｂを説明する。図２０は実施例ＥＸ２Ｂに係る電圧生成回路２に相当する電圧生成回路２Ｂの構成図である。電圧生成回路２Ｂでは、前段トランジスタ回路７０にトランジスタ６２が１つだけ設けられ、且つ、後段トランジスタ回路９０にトランジスタ６４が１つだけ設けられる。電圧生成回路２Ｂでは単一のトランジスタ６２のゲートがノードＮＤａに接続されることなくノードＮＤｂに接続されており、この点を除き、図２０の電圧生成回路２Ｂは図１７の電圧生成回路２Ａと同一の構成を有する。
実施例ＥＸ２Ｂを説明する。図２０は実施例ＥＸ２Ｂに係る電圧生成回路２に相当する電圧生成回路２Ｂの構成図である。電圧生成回路２Ｂでは、前段トランジスタ回路７０にトランジスタ６２が１つだけ設けられ、且つ、後段トランジスタ回路９０にトランジスタ６４が１つだけ設けられる。電圧生成回路２Ｂでは単一のトランジスタ６２のゲートがノードＮＤａに接続されることなくノードＮＤｂに接続されており、この点を除き、図２０の電圧生成回路２Ｂは図１７の電圧生成回路２Ａと同一の構成を有する。
【0071】
図２０の電圧生成回路２Ｂでは、出力電圧Ｖｏｕｔ２が電源電圧ＶＤＤに近い状態においてトランジスタ６２がオフであり、故に、トランジスタ６３のゲート電位がトランジスタ６１により略０Ｖとされる。このため、電圧生成回路２Ａと比べて、起動期間におけるトランジスタ６３のドレイン電流が大きくなり、これに連動して出力電圧Ｖｏｕｔ２が目標電圧Ｖｔｇ２に向けて素早く低下する（即ち起動に必要な時間が短縮される）。
【0072】
［実施例ＥＸ２Ｃ］
実施例ＥＸ２Ｃを説明する。図２１は実施例ＥＸ２Ｃに係る電圧生成回路２に相当する電圧生成回路２Ｃの構成図である。図２１の電圧生成回路２Ｃは図１７の電圧生成回路２Ａを基準に、前段トランジスタ回路７０を構成するトランジスタ６２を複数とし且つ後段トランジスタ回路９０を構成するトランジスタ６４を複数としたものに相当する。電圧生成回路２Ｃによっても電圧生成回路２Ａと同様の作用効果が得られ、また、電源電圧ＶＤＤ及び出力電圧Ｖｏｕｔ２間の差（換言すれば電源電圧ＶＤＤ及び目標電圧Ｖｔｇ２間の差）を必要なだけ高めることができる。
実施例ＥＸ２Ｃを説明する。図２１は実施例ＥＸ２Ｃに係る電圧生成回路２に相当する電圧生成回路２Ｃの構成図である。図２１の電圧生成回路２Ｃは図１７の電圧生成回路２Ａを基準に、前段トランジスタ回路７０を構成するトランジスタ６２を複数とし且つ後段トランジスタ回路９０を構成するトランジスタ６４を複数としたものに相当する。電圧生成回路２Ｃによっても電圧生成回路２Ａと同様の作用効果が得られ、また、電源電圧ＶＤＤ及び出力電圧Ｖｏｕｔ２間の差（換言すれば電源電圧ＶＤＤ及び目標電圧Ｖｔｇ２間の差）を必要なだけ高めることができる。
【0073】
詳細には電圧生成回路２Ｃでは、前段トランジスタ回路７０にトランジスタ６２がｍ個設けられ、且つ、後段トランジスタ回路９０にトランジスタ６４がｎ個設けられる。ここで、ｍ及びｎは夫々に２以上の整数を表す。“ｍ＝ｎ”であっても良いし、“ｍ＞ｎ”又は“ｍ＜ｎ”であっても良い。図２２に“ｍ＝ｎ＝２”であるときの電圧生成回路２Ｃの構成を示す。
【0074】
前段トランジスタ回路７０におけるｍ個のトランジスタ６２をトランジスタ６２［１］～６２［ｍ］と称する。トランジスタ６２［１］～６２［ｍ］はノードＮＤａと電源端との間にて互いに直列接続される。後段トランジスタ回路９０におけるｎ個のトランジスタ６４をトランジスタ６４［１］～６４［ｎ］と称する。トランジスタ６４［１］～６４［ｎ］はノードＮＤｂと電源端との間にて互いに直列接続される。
【0075】
前段トランジスタ回路７０において、ノードＮＤａから電源端に向けて、トランジスタ６２［１］～６２［ｍ］が、この順番で設けられる。従って、トランジスタ６２［ｉ］とトランジスタ６２［ｉ＋１］は互いに隣接する。後段トランジスタ回路９０において、ノードＮＤｂから電源端に向けて、トランジスタ６４［１］～６４［ｎ］が、この順番で設けられる。従って、トランジスタ６４［ｉ］とトランジスタ６４［ｉ＋１］は互いに隣接する。ｉは任意の整数を表す。
【0076】
トランジスタ６２［１］～６２［ｍ］は夫々に互いに短絡されたソース及びバックゲートを有する。即ち、“１≦ｉ≦ｍ”を満たす各整数ｉについて、トランジスタ６２［ｉ］のソース及びバックゲートは互いに短絡される。トランジスタ６２［１］～６２［ｍ］において、互いに隣接する２つのトランジスタ６２［ｉ］及び６２［ｉ＋１］の内、一方のトランジスタ６２［ｉ＋１］のドレインは他方のトランジスタ６２［ｉ］のソースに接続される。トランジスタ６２［１］のドレインはノードＮＤａに接続される。トランジスタ６２［ｍ］のソースは電源端に接続される。
【0077】
電圧生成回路２Ｃにおいて、トランジスタ６２［１］～６２［ｍ］は夫々に互いに短絡されたゲート及びドレインを有する。即ち、“１≦ｉ≦ｍ”を満たす各整数ｉについて、トランジスタ６２［ｉ］のゲート及びドレインは互いに短絡される。
【0078】
トランジスタ６４［１］～６４［ｎ］は夫々に互いに短絡されたソース及びバックゲートを有する。即ち、“１≦ｉ≦ｎ”を満たす各整数ｉについて、トランジスタ６４［ｉ］のソース及びバックゲートは互いに短絡される。トランジスタ６４［１］～６４［ｎ］は夫々に互いに短絡されたドレイン及びゲートを有する。即ち、“１≦ｉ≦ｎ”を満たす各整数ｉについて、トランジスタ６４［ｉ］のドレイン及びゲートは互いに短絡される。トランジスタ６４［１］～６４［ｎ］において、互いに隣接する２つのトランジスタ６４［ｉ］及び６４［ｉ＋１］の内、一方のトランジスタ６４［ｉ＋１］のドレインは他方のトランジスタ６４［ｉ］のソースに接続される。トランジスタ６４［１］のドレインはノードＮＤｂに接続される。トランジスタ６４［ｎ］のソースは電源端に接続される。
【0079】
従って、電圧生成回路２Ｃにおいて“ｍ＝２”であれば（図２２参照）、トランジスタ６２［１］のドレイン及びゲートはノードＮＤａに接続され、トランジスタ６２［１］のソース及びバックゲートはトランジスタ６２［２］のドレイン及びゲートに接続され、且つ、トランジスタ６２［２］のソース及びバックゲートは電源端に接続される。電圧生成回路２Ｃにおいて“ｎ＝２”であれば（図２２参照）、トランジスタ６４［１］のドレイン及びゲートはノードＮＤｂに接続され、トランジスタ６４［１］のソース及びバックゲートはトランジスタ６４［２］のドレイン及びゲートに接続され、且つ、トランジスタ６４［２］のソース及びバックゲートは電源端に接続される。
【0080】
［実施例ＥＸ２Ｄ］
実施例ＥＸ２Ｄを説明する。図２３は実施例ＥＸ２Ｄに係る電圧生成回路２に相当する電圧生成回路２Ｄの構成図である。実施例ＥＸ２Ａに係る電圧生成回路２Ａ（図１７参照）を実施例ＥＸ２Ｂに係る電圧生成回路２Ｂ（図２０参照）へと変形するのと同様に、実施例ＥＸ２Ｃに係る電圧生成回路２Ｃ（図２１参照）を変形して得られる電圧生成回路が、電圧生成回路２Ｄ（図２３参照）である。
実施例ＥＸ２Ｄを説明する。図２３は実施例ＥＸ２Ｄに係る電圧生成回路２に相当する電圧生成回路２Ｄの構成図である。実施例ＥＸ２Ａに係る電圧生成回路２Ａ（図１７参照）を実施例ＥＸ２Ｂに係る電圧生成回路２Ｂ（図２０参照）へと変形するのと同様に、実施例ＥＸ２Ｃに係る電圧生成回路２Ｃ（図２１参照）を変形して得られる電圧生成回路が、電圧生成回路２Ｄ（図２３参照）である。
【0081】
即ち、電圧生成回路２Ｄでは、電圧生成回路２Ｃと同様、前段トランジスタ回路７０にトランジスタ６２がｍ個設けられ、且つ、後段トランジスタ回路９０にトランジスタ６４がｎ個設けられる。但し、電圧生成回路２Ｄではトランジスタ６２［１］のゲートがノードＮＤａに接続されることなくノードＮＤｂに接続されており、この点を除き、図２３の電圧生成回路２Ｄは図２１の電圧生成回路２Ｃと同一の構成を有する。
【0082】
従って、電圧生成回路２Ｄにおいて、トランジスタ６２［２］～６２［ｍ］は夫々に互いに短絡されたゲート及びドレインを有する。即ち、“２≦ｉ≦ｍ”を満たす各整数ｉについて、トランジスタ６２［ｉ］のゲート及びドレインは互いに短絡される。
【0083】
図２３の電圧生成回路２Ｄでは、差電圧（ＶＤＤ－Ｖｏｕｔ２）がトランジスタ６２［１］～６２［ｍ］のゲート閾電圧の総和以下である状態において前段トランジスタ回路７０に電流が流れず、故に、トランジスタ６１によりトランジスタ６３のゲート電位が略０Ｖに維持される。このため、電圧生成回路２Ｃと比べて、電圧生成回路２Ｄでは起動時におけるトランジスタ６３のゲート電位が低く保たれ易く、故に出力電圧Ｖｏｕｔ２が素早く目標電圧Ｖｔｇ２に向けて低下する（即ち起動に必要な時間が短縮される）。
【0084】
図２４に“ｍ＝ｎ＝２”であるときの電圧生成回路２Ｄの構成を示す。電圧生成回路２Ｄにおいて“ｍ＝２”であれば、トランジスタ６２［１］のドレインはノードＮＤａに接続され、トランジスタ６２［１］のゲートはノードＮＤａに接続されることなくノードＮＤｂに接続され、トランジスタ６２［１］のソース及びバックゲートはトランジスタ６２［２］のドレイン及びゲートに接続され、且つ、トランジスタ６２［２］のソース及びバックゲートは電源端に接続される。電圧生成回路２Ｄにおいて“ｎ＝２”であれば、トランジスタ６４［１］のドレイン及びゲートはノードＮＤｂに接続され、トランジスタ６４［１］のソース及びバックゲートはトランジスタ６４［２］のドレイン及びゲートに接続され、且つ、トランジスタ６４［２］のソース及びバックゲートは電源端に接続される。
【0085】
［実施例ＥＸ２Ｅ］
実施例ＥＸ２Ｅを説明する。実施例ＥＸ２Ｄに係る電圧生成回路２Ｄに対して、以下の変形ＭＤ２Ｅを施して良い。電圧生成回路２Ｄに変形ＭＤ２Ｅを施して得られる電圧生成回路２Ｅの構成を図２５に示す。電圧生成回路２Ｅは実施例ＥＸ２Ｅに係る電圧生成回路２に相当する。
実施例ＥＸ２Ｅを説明する。実施例ＥＸ２Ｄに係る電圧生成回路２Ｄに対して、以下の変形ＭＤ２Ｅを施して良い。電圧生成回路２Ｄに変形ＭＤ２Ｅを施して得られる電圧生成回路２Ｅの構成を図２５に示す。電圧生成回路２Ｅは実施例ＥＸ２Ｅに係る電圧生成回路２に相当する。
【0086】
変形ＭＤ２Ｅでは、“ｍ＝ｎ＝Ｎ”に設定した上で“２≦ｉ≦Ｎ”を満たす各整数ｉについて、トランジスタ６２［ｉ］のゲートをトランジスタ６２［ｉ］のドレイン並びにトランジスタ６２［ｉ－１］のソース及びバックゲートに接続することなく、トランジスタ６４［ｉ］のゲート及びドレインに接続する。Ｎは２以上の任意の整数である。変形ＭＤ２Ｅを除き、図２５の電圧生成回路２Ｅは図２３の電圧生成回路２Ｄと同一の構成を有する。故に、電圧生成回路２Ｄと同様、電圧生成回路２Ｅではトランジスタ６２［１］のゲートがノードＮＤａに接続されることなくノードＮＤｂに接続される。電圧生成回路２Ｅによっても電圧生成回路２Ｄと同様の効果が得られる。
【0087】
図２６に“ｍ＝ｎ＝Ｎ＝２”であるときの電圧生成回路２Ｅの構成を示す。電圧生成回路２Ｅにおいて“ｍ＝ｎ＝Ｎ＝２”であれば、トランジスタ６２［１］のドレインはノードＮＤａに接続され、トランジスタ６２［１］のゲートはノードＮＤａに接続されることなくノードＮＤｂに接続され、トランジスタ６２［１］のソース及びバックゲートはトランジスタ６２［２］のドレインにのみ接続され、トランジスタ６２［２］のゲートはトランジスタ６２［２］のドレインに接続されることなくトランジスタ６４［２］のゲートに接続され、且つ、トランジスタ６２［２］のソース及びバックゲートは電源端に接続される。電圧生成回路２Ｅにおいて“ｍ＝ｎ＝Ｎ＝２”であれば、トランジスタ６４［１］のドレイン及びゲートはノードＮＤｂに接続され、トランジスタ６４［１］のソース及びバックゲートはトランジスタ６４［２］のドレイン及びゲートに接続され、且つ、トランジスタ６４［２］のソース及びバックゲートは電源端に接続される。
【0088】
＜＜付記＞＞
上述の各実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の各実施形態にて具体的構成例が示された本開示について付記を設ける。
【0089】
本開示の一側面に係る電圧生成回路（図１及び図１４参照）は、第１ノード（ＮＤ１又はＮＤａ）に共通接続されたソース、バックゲート及びゲート、並びに、第１基準電圧が加わる第１電位端に接続されたドレインを有する第１ＭＯＳＦＥＴ（１１又は６１）と、１以上の第２ＭＯＳＦＥＴ（１２又は６２）を有し、前記第１ノードと第２基準電圧が加わる第２電位端との間に接続された前段トランジスタ回路（２０又は７０）と、第２ノード（ＮＤ２又はＮＤｂ）に共通接続されたソース及びバックゲート、前記第１ノードに接続されたゲート、並びに、前記第１電位端に接続されたドレインを有する第３ＭＯＳＦＥＴ（１３又は６３）と、１以上の第４ＭＯＳＦＥＴ（１４又は６４）を有し、前記第２ノードと前記第２電位端との間に接続された後段トランジスタ回路（４０又は９０）と、を備え、前記第１ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに導通状態となる特性を有し、前記第２ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、夫々に、ゲート－ソース間電圧が０Ｖであるときに遮断状態となる特性を有し、前記第１ＭＯＳＦＥＴ及び前記前段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の電圧が前記第１ノードに発生し、前記第３ＭＯＳＦＥＴ及び前記後段トランジスタ回路により、前記第１基準電圧と前記第２基準電圧との間の出力電圧（Ｖｏｕｔ１又はＶｏｕｔ２）が前記第２ノードに発生する構成（第１の構成）である。
【0090】
これにより、電圧生成回路の起動時間の短縮が図られる。即ち、出力電圧を短時間で所望の目標電圧に向かわせることができる。
【0091】
尚、第１実施形態においては電源電圧ＶＤＤが第１基準電圧に対応し、グランド電圧が第２基準電圧に対応する。第２実施形態においてはグランド電圧が第１基準電圧に対応し、電源電圧ＶＤＤが第２基準電圧に対応する。
【0092】
上記第１の構成に係る電圧生成回路において（図４及び図１７参照）、前記前段トランジスタ回路は単一の第２ＭＯＳＦＥＴ（１２又は６２）を有し、前記後段トランジスタ回路は単一の第４ＭＯＳＦＥＴ（１４又は６４）を有し、前記単一の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、前記単一の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続され、前記単一の第２ＭＯＳＦＥＴのソース及びバックゲート並びに前記単一の第４ＭＯＳＦＥＴのソース及びバックゲートは前記第２電位端に接続され、前記単一の第２ＭＯＳＦＥＴのゲートは前記第１ノードに接続され、前記単一の第４ＭＯＳＦＥＴのゲートは前記第２ノードに接続される構成（第２の構成）であっても良い。
【0093】
上記第１の構成に係る電圧生成回路において（図７及び図２０参照）、前記前段トランジスタ回路は単一の第２ＭＯＳＦＥＴ（１２又は６２）を有し、前記後段トランジスタ回路は単一の第４ＭＯＳＦＥＴ（１４又は６４）を有し、前記単一の第２ＭＯＳＦＥＴのドレインは前記第１ノードに接続され、前記単一の第４ＭＯＳＦＥＴのドレインは前記第２ノードに接続され、前記単一の第２ＭＯＳＦＥＴのソース及びバックゲート並びに前記単一の第４ＭＯＳＦＥＴのソース及びバックゲートは前記第２電位端に接続され、前記単一の第２ＭＯＳＦＥＴ及び前記単一の第４ＭＯＳＦＥＴの各ゲートは前記第２ノードに接続される構成（第３の構成）であっても良い。
【0094】
これにより、起動時間の更なる短縮化が図られる。
【0095】
上記第１の構成に係る電圧生成回路において（図８～図１３及び図２１～図２６参照）、前記前段トランジスタ回路は複数の第２ＭＯＳＦＥＴ（１２［１］～１２［ｍ］又は６２［１］～６２［ｍ］）を有し、前記複数の第２ＭＯＳＦＥＴは前記第１ノードと前記第２電位端との間にて互いに直列接続され、前記後段トランジスタ回路は複数の第４ＭＯＳＦＥＴ（１４［１］～１４［ｎ］又は６４［１］～６４［ｎ］）を有し、前記複数の第４ＭＯＳＦＥＴは前記第２ノードと前記第２電位端との間にて互いに直列接続される構成（第４の構成）であっても良い。
【0096】
上記第４の構成に係る電圧生成回路において（図８～図１３及び図２１～図２６参照）、前記複数の第２ＭＯＳＦＥＴは、夫々に、互いに短絡されたソース及びバックゲートを有し、前記複数の第２ＭＯＳＦＥＴにおいて、互いに隣接する２つの第２ＭＯＳＦＥＴの内、一方の第２ＭＯＳＦＥＴのドレインは他方の第２ＭＯＳＦＥＴのソースに接続され、前記複数の第２ＭＯＳＦＥＴの内、特定の第２ＭＯＳＦＥＴ（１２［１］又は６２［１］）のドレインは前記第１ノードに接続され、前記複数の第４ＭＯＳＦＥＴは、夫々に、互いに短絡されたソース及びバックゲートと、互いに短絡されたドレイン及びゲートと、を有し、前記複数の第４ＭＯＳＦＥＴにおいて、互いに隣接する２つの第４ＭＯＳＦＥＴの内、一方の第４ＭＯＳＦＥＴのドレインは他方の第４ＭＯＳＦＥＴのソースに接続され、前記複数の第４ＭＯＳＦＥＴの内、特定の第４ＭＯＳＦＥＴ（１４［１］又は６４［１］）のドレインは前記第２ノードに接続される構成（第５の構成）であっても良い。
【0097】
【0098】
上記第５の構成に係る電圧生成回路において（図１１及び図２４参照）、前記複数の第２ＭＯＳＦＥＴは、前記特定の第２ＭＯＳＦＥＴ（１２［１］又は６２［１］）と、他の１つの第２ＭＯＳＦＥＴ（１２［２］又は６２［２］）を含み、前記他の１つの第２ＭＯＳＦＥＴは、互いに短絡されたドレイン及びゲートを有し、前記特定の第２ＭＯＳＦＥＴのゲートは前記第２ノードに接続される構成（第７の構成）であっても良い。
【0099】
これにより、起動時間の更なる短縮化が図られる。
【0100】
上記第５の構成に係る電圧生成回路において（図１０及び図２３参照）、前記複数の第２ＭＯＳＦＥＴは、前記特定の第２ＭＯＳＦＥＴ（１２［１］又は６２［１］）と、他の２以上の第２ＭＯＳＦＥＴ（１２［２］～１２［ｍ］又は６２［２］～６２［ｍ］）を含み、前記他の２以上の第２ＭＯＳＦＥＴは、夫々に、互いに短絡されたドレイン及びゲートを有し、前記特定の第２ＭＯＳＦＥＴのゲートは前記第２ノードに接続される構成（第８の構成）であっても良い。
【0101】
これにより、起動時間の更なる短縮化が図られる。
【0102】
上記第５の構成に係る電圧生成回路において（図１２及び図２５参照）、前記複数の第２ＭＯＳＦＥＴは、第１～第Ｎの前段トランジスタであり、前記複数の第４ＭＯＳＦＥＴは、第１～第Ｎの後段トランジスタであり、第ｉの前段トランジスタのゲートは第ｉの後段トランジスタのゲートに接続され、Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す構成（第９の構成）であっても良い。
【0103】
これにより、起動時間の更なる短縮化が図られる。
【0104】
上記第１～第９の構成の何れかに係る電圧生成回路において（図１～図１３参照）、前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、Ｎチャネル型のＭＯＳＦＥＴであり、前記第１基準電圧は前記第２基準電圧よりも高い構成（第１０の構成）であっても良い。
【0105】
上記第１～第９の構成の何れかに係る電圧生成回路において（図１４～図２６参照）、前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、Ｐチャネル型のＭＯＳＦＥＴであり、前記第１基準電圧は前記第２基準電圧よりも低い構成（第１１の構成）であっても良い。
【0106】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0107】
電圧生成回路１及び２を半導体集積回路にて構成してよい。電圧生成回路１又は２を組み込んだ任意の種類の半導体装置を構成して良い。
【符号の説明】
【0108】
１、１Ａ～１Ｅ、２、２Ａ～２Ｅ 電圧生成回路
１１～１４、２１～２４ トランジスタ
２０、７０ 前段トランジスタ回路
４０、９０ 後段トランジスタ回路
ＮＤ１、ＮＤ２、ＮＤａ、ＮＤｂ ノード
ＷＲｏｕｔ１、ＷＲｏｕｔ２ 出力配線
Ｖｏｕｔ１、Ｖｏｕｔ２ 出力電圧
ＣＬ１、ＣＬ２ 負荷容量
ＶＤＤ 電源電圧
１００１、１００２ 電圧生成回路
１０１１、１０１２、１０６１、１０６２ トランジスタ
ＷＲｏｕｔ１’、ＷＲｏｕｔ２’ 出力配線
Ｖｏｕｔ１’、Ｖｏｕｔ２’ 出力電圧
ＣＬ１’、ＣＬ２’ 負荷容量
１１～１４、２１～２４ トランジスタ
２０、７０ 前段トランジスタ回路
４０、９０ 後段トランジスタ回路
ＮＤ１、ＮＤ２、ＮＤａ、ＮＤｂ ノード
ＷＲｏｕｔ１、ＷＲｏｕｔ２ 出力配線
Ｖｏｕｔ１、Ｖｏｕｔ２ 出力電圧
ＣＬ１、ＣＬ２ 負荷容量
ＶＤＤ 電源電圧
１００１、１００２ 電圧生成回路
１０１１、１０１２、１０６１、１０６２ トランジスタ
ＷＲｏｕｔ１’、ＷＲｏｕｔ２’ 出力配線
Ｖｏｕｔ１’、Ｖｏｕｔ２’ 出力電圧
ＣＬ１’、ＣＬ２’ 負荷容量
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】