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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024080124
(43)【公開日】2024-06-13
(54)【発明の名称】逐次比較型ＡＤ変換回路
(51)【国際特許分類】
H03M 1/46 20060101AFI20240606BHJP
【ＦＩ】
H03M1/46
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022193042
(22)【出願日】2022-12-01
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】黒川 亮一
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA06
5J022CF01
5J022CF07
(57)【要約】
【課題】ＡＤコンバータに対しアナログ入力信号を供給する回路の負荷を軽減する。
【解決手段】キャパシタアレイ及びスイッチアレイを有するキャパシタ型ＤＡＣ（１０）を備えたＡＤコンバータ（１）において、キャパシタアレイ中の一部のキャパシタを第１信号配線（ＷＲ１）に接続し、他の一部のキャパシタを第２信号配線（ＷＲ２）に接続する。第１信号配線に第１基準電圧（ＶＬ）を与え且つ第２信号配線に第２基準電圧（ＶＨ＞ＶＬ）を与えた状態でアナログ入力信号（Ａｉｎ）のサンプリングを行う。その後、第１及び第２信号配線を夫々に第３信号配線（ＷＲ３）に導通させることで第３信号配線に第１比較電圧（Ｖ１）を発生させる。逐次比較期間において、第１比較電圧を所定の第２比較電圧（Ｖ２）と比較し、比較結果に基づきスイッチアレイの状態制御を通じてデジタル出力信号（Ｄｏｕｔ）の値を決定する。
【選択図】図１
【解決手段】キャパシタアレイ及びスイッチアレイを有するキャパシタ型ＤＡＣ（１０）を備えたＡＤコンバータ（１）において、キャパシタアレイ中の一部のキャパシタを第１信号配線（ＷＲ１）に接続し、他の一部のキャパシタを第２信号配線（ＷＲ２）に接続する。第１信号配線に第１基準電圧（ＶＬ）を与え且つ第２信号配線に第２基準電圧（ＶＨ＞ＶＬ）を与えた状態でアナログ入力信号（Ａｉｎ）のサンプリングを行う。その後、第１及び第２信号配線を夫々に第３信号配線（ＷＲ３）に導通させることで第３信号配線に第１比較電圧（Ｖ１）を発生させる。逐次比較期間において、第１比較電圧を所定の第２比較電圧（Ｖ２）と比較し、比較結果に基づきスイッチアレイの状態制御を通じてデジタル出力信号（Ｄｏｕｔ）の値を決定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
キャパシタ型ＤＡＣを有し、アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路であって、
前記キャパシタ型ＤＡＣは、複数のキャパシタを有するキャパシタアレイ、及び、各キャパシタの第１端に対して個別に第１基準電圧、前記第１基準電圧よりも高い第２基準電圧又は前記アナログ入力信号を選択的に与えるよう構成されたスイッチアレイを有し、
前記複数のキャパシタの一部は第１種キャパシタに属し、前記複数のキャパシタの残部は第２種キャパシタに属し、前記第１種キャパシタの第２端は第１信号配線に接続される一方で、前記第２種キャパシタの第２端は第２信号配線に接続され、
前記第１信号配線と前記第１基準電圧が加わる第１基準配線との間に設けられる第１基準スイッチと、
前記第２信号配線と前記第２基準電圧が加わる第２基準配線との間に設けられる第２基準スイッチと、
前記第１信号配線及び前記第２信号配線の夫々と第３信号配線との間に設けられる連結スイッチと、
コンパレータと、
前記スイッチアレイ、前記第１基準スイッチ、前記第２基準スイッチ及び前記連結スイッチの状態を制御するよう構成された制御回路と、を備え、
サンプリング期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオンに制御することで前記第１信号配線に前記第１基準電圧を与える一方で前記第２信号配線に前記第２基準電圧を与え、且つ、前記連結スイッチをオフに制御し、
前記サンプリング期間後の逐次比較期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオフに制御し、且つ、前記連結スイッチをオンに制御することで前記第１信号配線及び前記第２信号配線の夫々を前記第３信号配線に導通させ、
前記コンパレータは、前記逐次比較期間において、前記第３信号配線に加わる第１比較電圧を所定の第２比較電圧と比較して比較結果信号を生成し、
前記制御回路は、前記サンプリング期間において前記スイッチアレイの状態制御を通じ前記複数のキャパシタにおける複数の第１端に対し前記アナログ入力信号を与え、前記逐次比較期間において前記スイッチアレイの状態制御を通じ前記複数の第１端に対し個別に前記第１基準電圧又は前記第２基準電圧を与えつつ前記比較結果信号に基づき前記デジタル出力信号の値を決定する
、逐次比較型ＡＤ変換回路。
前記キャパシタ型ＤＡＣは、複数のキャパシタを有するキャパシタアレイ、及び、各キャパシタの第１端に対して個別に第１基準電圧、前記第１基準電圧よりも高い第２基準電圧又は前記アナログ入力信号を選択的に与えるよう構成されたスイッチアレイを有し、
前記複数のキャパシタの一部は第１種キャパシタに属し、前記複数のキャパシタの残部は第２種キャパシタに属し、前記第１種キャパシタの第２端は第１信号配線に接続される一方で、前記第２種キャパシタの第２端は第２信号配線に接続され、
前記第１信号配線と前記第１基準電圧が加わる第１基準配線との間に設けられる第１基準スイッチと、
前記第２信号配線と前記第２基準電圧が加わる第２基準配線との間に設けられる第２基準スイッチと、
前記第１信号配線及び前記第２信号配線の夫々と第３信号配線との間に設けられる連結スイッチと、
コンパレータと、
前記スイッチアレイ、前記第１基準スイッチ、前記第２基準スイッチ及び前記連結スイッチの状態を制御するよう構成された制御回路と、を備え、
サンプリング期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオンに制御することで前記第１信号配線に前記第１基準電圧を与える一方で前記第２信号配線に前記第２基準電圧を与え、且つ、前記連結スイッチをオフに制御し、
前記サンプリング期間後の逐次比較期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオフに制御し、且つ、前記連結スイッチをオンに制御することで前記第１信号配線及び前記第２信号配線の夫々を前記第３信号配線に導通させ、
前記コンパレータは、前記逐次比較期間において、前記第３信号配線に加わる第１比較電圧を所定の第２比較電圧と比較して比較結果信号を生成し、
前記制御回路は、前記サンプリング期間において前記スイッチアレイの状態制御を通じ前記複数のキャパシタにおける複数の第１端に対し前記アナログ入力信号を与え、前記逐次比較期間において前記スイッチアレイの状態制御を通じ前記複数の第１端に対し個別に前記第１基準電圧又は前記第２基準電圧を与えつつ前記比較結果信号に基づき前記デジタル出力信号の値を決定する
、逐次比較型ＡＤ変換回路。
【請求項2】
前記第１信号配線及び前記第２信号配線間を直接短絡するための短絡スイッチが、前記連結スイッチとは別に設けられ、
前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記逐次比較期間において前記短絡スイッチをオンに制御する
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記逐次比較期間において前記短絡スイッチをオンに制御する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項3】
前記制御回路は、前記サンプリング期間の後、前記短絡スイッチ及び前記連結スイッチを同時にオフからオンに切り替える、又は、前記短絡スイッチをオフからオンに切り替えてから前記連結スイッチをオフからオンに切り替える
、請求項２に記載の逐次比較型ＡＤ変換回路。
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項4】
前記第１信号配線及び前記第２信号配線間を直接短絡するための短絡スイッチが、前記連結スイッチとは別に設けられ、
前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記サンプリング期間を経て前記短絡スイッチを所定時間だけオンに制御した後、前記逐次比較期間前に前記短絡スイッチをオンからオフに切り替える
、請求項１に記載の逐次比較型ＡＤ変換回路。
前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記サンプリング期間を経て前記短絡スイッチを所定時間だけオンに制御した後、前記逐次比較期間前に前記短絡スイッチをオンからオフに切り替える
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項5】
前記制御回路は、前記短絡スイッチ及び前記連結スイッチを同時にオフからオンに切り替える、又は、前記短絡スイッチをオフからオンに切り替えてから前記連結スイッチをオフからオンに切り替える
、請求項４に記載の逐次比較型ＡＤ変換回路。
、請求項４に記載の逐次比較型ＡＤ変換回路。
【請求項6】
降圧用キャパシタを有し且つ前記第１基準配線及び前記第２基準配線に接続された降圧回路を更に備え、
前記降圧用キャパシタの第１端は前記第２信号配線に接続され、
前記制御回路は、前記降圧用キャパシタの第２端に対し、前記サンプリング期間では前記第２基準電圧を与え、前記逐次比較期間では前記第１基準電圧を与える
、請求項１～５の何れかに記載の逐次比較型ＡＤ変換回路。
前記降圧用キャパシタの第１端は前記第２信号配線に接続され、
前記制御回路は、前記降圧用キャパシタの第２端に対し、前記サンプリング期間では前記第２基準電圧を与え、前記逐次比較期間では前記第１基準電圧を与える
、請求項１～５の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項7】
前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する
、請求項１～５の何れかに記載の逐次比較型ＡＤ変換回路。
、請求項１～５の何れかに記載の逐次比較型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型ＡＤ変換回路に関する。
【背景技術】
【0002】
逐次比較型ＡＤ変換回路は、一般に、ＤＡＣ（デジタル－アナログ変換器）、コンパレータ、及び、逐次比較を担う論理回路（制御回路）を備える。ＤＡＣとしてキャパシタ型ＤＡＣ（容量性ＤＡＣ）が用いられることも多い。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－８０２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
キャパシタ型ＤＡＣを有する逐次比較型ＡＤ変換回路に対してアナログ入力信号を供給する回路（ドライバ）は、サンプリング期間においてキャパシタ型ＤＡＣの各キャパシタにアナログ入力信号に応じた電荷を供給する。必要な電荷供給量が増大するほど、ドライバの負荷が大きくなる。負荷の増大は、ドライバの小型化又は省電力化を妨げる、或いは、ドライバに要求されるＧＢ積の増大を招く。
【0005】
本開示は、アナログ入力信号を供給する回路の負荷軽減に寄与する逐次比較型ＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る逐次比較型ＡＤ変換回路は、キャパシタ型ＤＡＣを有し、アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路であって、前記キャパシタ型ＤＡＣは、複数のキャパシタを有するキャパシタアレイ、及び、各キャパシタの第１端に対して個別に第１基準電圧、前記第１基準電圧よりも高い第２基準電圧又は前記アナログ入力信号を選択的に与えるよう構成されたスイッチアレイを有し、前記複数のキャパシタの一部は第１種キャパシタに属し、前記複数のキャパシタの残部は第２種キャパシタに属し、前記第１種キャパシタの第２端は第１信号配線に接続される一方で、前記第２種キャパシタの第２端は第２信号配線に接続され、前記第１信号配線と前記第１基準電圧が加わる第１基準配線との間に設けられる第１基準スイッチと、前記第２信号配線と前記第２基準電圧が加わる第２基準配線との間に設けられる第２基準スイッチと、前記第１信号配線及び前記第２信号配線の夫々と第３信号配線との間に設けられる連結スイッチと、コンパレータと、前記スイッチアレイ、前記第１基準スイッチ、前記第２基準スイッチ及び前記連結スイッチの状態を制御するよう構成された制御回路と、を備え、サンプリング期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオンに制御することで前記第１信号配線に前記第１基準電圧を与える一方で前記第２信号配線に前記第２基準電圧を与え、且つ、前記連結スイッチをオフに制御し、前記サンプリング期間後の逐次比較期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオフに制御し、且つ、前記連結スイッチをオンに制御することで前記第１信号配線及び前記第２信号配線の夫々を前記第３信号配線に導通させ、前記コンパレータは、前記逐次比較期間において、前記第３信号配線に加わる第１比較電圧を所定の第２比較電圧と比較して比較結果信号を生成し、前記制御回路は、前記サンプリング期間において前記スイッチアレイの状態制御を通じ前記複数のキャパシタにおける複数の第１端に対し前記アナログ入力信号を与え、前記逐次比較期間において前記スイッチアレイの状態制御を通じ前記複数の第１端に対し個別に前記第１基準電圧又は前記第２基準電圧を与えつつ前記比較結果信号に基づき前記デジタル出力信号の値を決定する。
【発明の効果】
【0007】
本開示によれば、アナログ入力信号を供給する回路の負荷軽減に寄与する逐次比較型ＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。任意のスイッチはアナログスイッチであって良い。以下、任意のスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0011】
図１に本開示の実施形態に係るＡＤコンバータ１の全体構成図を示す。ＡＤコンバータ１は逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１に対してドライバＤＲＶが接続される。ドライバＤＲＶはＡＤコンバータ１に対してアナログ入力信号Ａｉｎを供給する信号供給回路である。ＡＤコンバータ１に対しドライバＤＲＶからのアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１はアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
【0012】
デジタル出力信号ＤｏｕｔはＮビットのデジタル信号である。即ち、デジタル出力信号Ｄｏｕｔは、第１番目のビットから第Ｎ番目のビットまでの計Ｎビットを有する。Ｎは２以上の任意の整数であり、例えば、８、１０、１２、１４又は１６である。ここで、第ｉ番目のビットから見て第（ｉ＋１）番目のビットが上位側のビットであるとする。故に、第１番目～第Ｎ番目のビットの内、第１番目のビットが最下位ビットであり、第Ｎ番目のビットが最上位ビットである。ｉは任意の整数を表し、Ｎ以下の自然数を表すと解して良い。
【0013】
ＡＤコンバータ１は、ＤＡＣ１０、コンパレータ２０、制御回路３０及び電圧生成回路４０、並びに、スイッチＳＨ、ＳＬ、ＳＣ及びＳＳを備える。配線ＷＲｉｎはアナログ入力信号Ａｉｎが加わるアナログ入力配線である。配線ＷＲＨには所定の電圧ＶＨが加わる。配線ＷＲＬには所定の電圧ＶＬが加わる。電圧ＶＨ及びＶＬは共に直流電圧である。但し、電圧ＶＨは電圧ＶＬよりも高い。電圧ＶＨ及びＶＬはＡＤコンバータ１における基準電圧に相当する。電圧ＶＨがハイサイド側の基準電圧（高電位側の基準電圧）に相当し、電圧ＶＬがローサイド側の基準電圧（低電位側の基準電圧）に相当する。故に、配線ＷＲＨはハイサイド側の基準配線に相当し、配線ＷＲＬはローサイド側の基準配線に相当する。電圧ＶＨは正の直流電圧値（例えば５Ｖ）を有する。ここでは、電圧ＶＬはグランド電圧であるとする。本実施形態では、以下、特に記述無き限り、電圧ＶＬとグランド電圧とは同じものを指す。
【0014】
グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。配線ＷＲＬはグランド電圧が加わるグランド配線である。配線ＷＲＬそのものがグランドであると解しても良い。グランド電圧はグランドの電位を有し、故に０Ｖである。
【0015】
ドライバＤＲＶは配線ＷＲｉｎに接続され、配線ＷＲｉｎに対してアナログ入力信号Ａｉｎを出力する。ドライバＤＲＶは配線ＷＲＨ及びＷＲＬに接続される。ドライバＤＲＶは電圧ＶＬの電位を基準に電圧ＶＨを駆動電圧として用いて駆動する。このため、アナログ入力信号Ａｉｎは電圧ＶＬ以上且つ電圧ＶＨ以下の電圧値を有する。ＤＡＣ１０に対しては配線ＷＲｉｎ、ＷＲＨ及びＷＲＬが接続される。
【0016】
図２にＤＡＣ１０の内部構成を示す。ＤＡＣ１０はキャパシタ型ＤＡＣ（キャパシタ型デジタル－アナログ変換器）である。キャパシタ型ＤＡＣは一般に容量性ＤＡＣとも称される。ＤＡＣ１０はキャパシタアレイ１１及びスイッチアレイ１２を備える。キャパシタアレイ１１はキャパシタＣ［１］～Ｃ［Ｎ］を備え、スイッチアレイ１２はスイッチＳ［１］～Ｓ［Ｎ］を備える。
【0017】
キャパシタＣ［１］～Ｃ［Ｎ］は各々に第１端及び第２端を備え、第１端及び第２端間に電荷を蓄積する。キャパシタＣ［１］～Ｃ［Ｎ］に対応して、夫々、スイッチＳ［１］～Ｓ［Ｎ］が設けられる。即ちキャパシタＣ［ｉ］に対応してスイッチＳ［ｉ］が設けられる。また、キャパシタＣ［ｉ］はデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットに対応する。キャパシタＣ［ｉ］の第１端及び第２端の内、一方をスイッチ端と称し、他方を信号配線端と称する。キャパシタＣ［ｉ］のスイッチ端はスイッチＳ［ｉ］に接続される。キャパシタＣ［ｉ］の信号配線端は信号配線ＷＲ１又はＷＲ２に接続される。但し、図２では、キャパシタＣ［１］～Ｃ［Ｎ］の各信号配線端が信号配線ＷＲ１又はＷＲ２に接続される様子は図示されていない。キャパシタＣ［１］～Ｃ［Ｎ］のスイッチ端に対し、スイッチＳ［１］～Ｃ［Ｎ］を介して、アナログ入力信号Ａｉｎ、電圧ＶＨ又は電圧ＶＬが印加され得る。
【0018】
図３にキャパシタＣ［ｉ］とスイッチＳ［ｉ］と配線ＷＲｉｎ、ＷＲＨ及びＷＲＬとの接続関係を示す。スイッチＳ［１］～Ｓ［Ｎ］は各々に共通端子ＴＣＯＭ及び切替端子Ｔａ、Ｔｂ及びＴｃを備える。スイッチＳ［１］～Ｓ［Ｎ］の共通端子ＴＣＯＭは、夫々、キャパシタＣ［１］～Ｃ［Ｎ］のスイッチ端に接続される。即ち例えば、スイッチＳ［１］の共通端子ＴＣＯＭはキャパシタＣ［１］のスイッチ端に接続され、スイッチＳ［２］の共通端子ＴＣＯＭはキャパシタＣ［２］のスイッチ端に接続される。スイッチＳ［３］等も同様である。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔａは配線ＷＲｉｎに接続されてアナログ入力信号Ａｉｎを受ける。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｂは配線ＷＲＨに接続されて電圧ＶＨを受ける。スイッチＳ［１］～Ｓ［Ｎ］の各切替端子Ｔｃは配線ＷＲＬに接続されて電圧ＶＬを受ける。
【0019】
制御回路３０の制御の下、スイッチＳ［１］～Ｓ［Ｎ］の夫々において、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れか１つに選択的に接続される。但し、スイッチＳ［ｉ］において共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れとも接続されないことがあっても良い。
【0020】
図４を参照し、以下では、任意のスイッチＳ［ｉ］において、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ、Ｔｃに接続される状態を、夫々、信号入力状態、ハイサイド接続状態、ローサイド接続状態と称し、共通端子ＴＣＯＭが切替端子Ｔａ、Ｔｂ及びＴｃの何れとも接続されない状態を開放状態と称する。スイッチＳ［ｉ］の信号入力状態、ハイサイド接続状態、ローサイド接続状態では、夫々、アナログ入力信号Ａｉｎ、電圧ＶＨ、電圧ＶＬがキャパシタＣ［ｉ］のスイッチ端に加わる。尚、図２では例として、スイッチＳ［１］～Ｓ［Ｎ］が全て信号入力状態とされる様子が示されている。スイッチＳ［１］～［Ｎ］はマルチプレクサであって良い。
【0021】
図１を再度参照する。スイッチＳＬは信号配線ＷＲ１と配線ＷＲＬとの間に設けられたローサイドスイッチである。具体的には、スイッチＳＬの第１端は信号配線ＷＲ１に接続され、スイッチＳＬの第２端は配線ＷＲＬに接続されて電圧ＶＬ（ここではグランド電圧）を受ける。スイッチＳＨは信号配線ＷＲ２と配線ＷＲＨとの間に設けられたハイサイドスイッチである。具体的には、スイッチＳＨの第１端は信号配線ＷＲ２に接続され、スイッチＳＨの第２端は配線ＷＲＨに接続されて電圧ＶＨを受ける。
【0022】
スイッチＳＬがオンであるとき、スイッチＳＬの第１端及び第２端間が導通して信号配線ＷＲ１の電圧は電圧ＶＬに固定される。スイッチＳＬがオフであるとき、スイッチＳＬの第１端及び第２端間は遮断される（非導通となる）。スイッチＳＨがオンであるとき、スイッチＳＨの第１端及び第２端間が導通して信号配線ＷＲ２の電圧は電圧ＶＨに固定される。スイッチＳＨがオフであるとき、スイッチＳＨの第１端及び第２端間は遮断される（非導通となる）。尚、図１では例として、スイッチＳＬ及びＳＨがオフとされる様子が示されている。
【0023】
スイッチＳＣは信号配線ＷＲ１及びＷＲ２を信号配線ＷＲ３に接続するための連結スイッチである。スイッチＳＣは、信号配線ＷＲ１及びＷＲ３間に設けられたスイッチＳＣ１と、信号配線ＷＲ２及びＷＲ３間に設けられたスイッチＳＣ２と、から成る。スイッチＳＣ１の第１端は信号配線ＷＲ１に接続され、スイッチＳＣ１の第２端は信号配線ＷＲ３に接続される。故に、スイッチＳＣ１がオンであるとき信号配線ＷＲ１及びＷＲ３間がスイッチＳＣ１を通じて導通する。スイッチＳＣ２の第１端は信号配線ＷＲ２に接続され、スイッチＳＣ２の第２端は信号配線ＷＲ３に接続される。故に、スイッチＳＣ２がオンであるとき信号配線ＷＲ２及びＷＲ３間がスイッチＳＣ２を通じて導通する。尚、図１では例として、スイッチＳＣ１及びＳＣ２がオフとされる様子が示されている。
【0024】
スイッチＳＳは、信号配線ＷＲ１及びＷＲ２間を、信号配線ＷＲ３を介することなく、直接短絡するための短絡スイッチである。スイッチＳＳの第１端は信号配線ＷＲ１に接続され、スイッチＳＳの第２端は信号配線ＷＲ２に接続される。故に、スイッチＳＳがオンであるとき、信号配線ＷＲ１及びＷＲ２間が信号配線ＷＲ３を介することなくスイッチＳＳを通じて導通する（短絡される）。尚、図１では例として、スイッチＳＳがオフとされる様子が示されている。
【0025】
制御回路３０によりスイッチＳＬ、ＳＨ、ＳＣ１、ＳＣ２及びＳＳが、個別にオン又はオフに制御される。尚、任意のスイッチに関し、制御回路３０が当該スイッチを或る注目した状態に制御するとは、制御回路３０が当該スイッチの状態を当該注目した状態に設定することと同義である。
【0026】
コンパレータ２０及び制御回路３０はグランド電圧を基準に所定の電源電圧ＶＤＤに基づいて駆動する。電源電圧ＶＤＤは正の直流電圧である。電圧ＶＨが電源電圧ＶＤＤであっても良いし、電圧ＶＨと異なる直流電圧が電源電圧ＶＤＤであっても良い。
【0027】
コンパレータ２０は信号配線ＷＲ３及びＷＲ４に接続される。信号配線ＷＲ３に加わる電圧を比較電圧Ｖ１と称し、信号配線ＷＲ４に加わる電圧を比較電圧Ｖ２と称する。コンパレータ２０は比較電圧Ｖ１及びＶ２を比較し、比較電圧Ｖ１及びＶ２の比較結果（高低関係）を示す比較結果信号ＳＣＭＰを生成及び出力する。比較結果信号ＳＣＭＰは“０”又は“１”の値を有する二値化信号である。コンパレータ２０は非反転入力端子、反転入力端子及び出力端子を有する。ここでは、コンパレータ２０において反転入力端子が信号配線ＷＲ３に接続され且つ非反転入力端子が信号配線ＷＲ４に接続されるものとする（但し、その逆の接続関係であっても良い）。
【0028】
コンパレータ２０は、“Ｖ１＜Ｖ２”の成立時において“１”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力し、“Ｖ１＞Ｖ２”の成立時において“０”の値を有する比較結果信号ＳＣＭＰを自身の出力端子から出力する。“Ｖ１＝Ｖ２”の成立時において比較結果信号ＳＣＭＰは“０”又は“１”の値を有する。“Ｖ１＞Ｖ２”は比較電圧Ｖ１が比較電圧Ｖ２よりも高いことを表し、“Ｖ１＜Ｖ２”は比較電圧Ｖ１が比較電圧Ｖ２よりも低いことを表す。電圧等の物理量を含む他の式についても同様である。
【0029】
制御回路３０は比較結果信号ＳＣＭＰを受ける。制御回路３０はＡＤ変換動作を全体的に制御し、ＡＤ変換動作によって得られたデジタル出力信号Ｄｏｕｔを出力する。制御回路３０にはレジスタ３１が設けられ、レジスタ３１にデジタル出力信号Ｄｏｕｔの値を格納することができる。制御回路３０はＤＡＣ１０に対して制御信号ＣＮＴＤＡＣ（ＤＡＣ入力信号）を供給することで、スイッチＳ［１］～Ｓ［Ｎ］の状態を個別に制御する。また、制御回路３０はスイッチＳＬ、ＳＨ、ＳＣ１、ＳＣ２及びＳＳに対して制御信号（不図示）を供給することで、スイッチＳＬ、ＳＨ、ＳＣ１、ＳＣ２及びＳＳの状態を個別に制御する。
【0030】
電圧生成回路４０は比較電圧Ｖ１と対比されるべき比較電圧Ｖ２を生成し、生成した比較電圧Ｖ２を信号配線ＷＲ４に供給する。
【0031】
ＤＡＣ１０において、任意の整数ｉに関し、キャパシタＣ［ｉ＋１］の静電容量値はキャパシタＣ［ｉ］の静電容量値よりも大きい。ここでは、図５に示す如く、ＤＡＣ１０内のキャパシタＣ［ｉ］は“２ｉ－１・ＣＵＮＴ”の静電容量値を有するものとする。故に、ＤＡＣ１０において、任意の整数ｉに関し、キャパシタＣ［ｉ＋１］の静電容量値はキャパシタＣ［ｉ］の静電容量値の２倍である。ＣＵＮＴは所定の単位容量値を表す。
【0032】
図６に、スイッチＳ［１］～［Ｎ］が全て信号入力状態にあるときにおける、ＤＡＣ１０の等価回路を示す。図６において、キャパシタＣＬは、キャパシタＣ［１］～Ｃ［Ｎ］の内、信号配線ＷＲ１に接続される全キャパシタの合成容量である。図６において、キャパシタＣＨは、キャパシタＣ［１］～Ｃ［Ｎ］の内、信号配線ＷＲ２に接続される全キャパシタの合成容量である。
【0033】
キャパシタＣ［１］～Ｃ［Ｎ］の内、信号配線ＷＲ１に接続されるキャパシタを、便宜上、第１種キャパシタと称し、信号配線ＷＲ２に接続されるキャパシタを、便宜上、第２種キャパシタと称する。従って、キャパシタＣ［ｉ］が第１種キャパシタである場合にはキャパシタＣ［ｉ］の信号配線端は信号配線ＷＲ１に接続され、キャパシタＣ［ｉ］が第２種キャパシタである場合にはキャパシタＣ［ｉ］の信号配線端は信号配線ＷＲ２に接続される。ＤＡＣ１０において、キャパシタＣ［１］～Ｃ［Ｎ］の一部は第１種キャパシタに属し、キャパシタＣ［１］～Ｃ［Ｎ］の他の一部は第２種キャパシタに属する。キャパシタＣ［１］～Ｃ［Ｎ］の内、第１種キャパシタに属するキャパシタの個数は１以上であれば任意であり、第２種キャパシタに属するキャパシタの個数は１以上であれば任意である。但し、キャパシタＣ［１］～Ｃ［Ｎ］は各々に第１種キャパシタ及び第２種キャパシタの何れかに属する。
【0034】
例えば、ＤＡＣ１０は図７に示す第１接続構成を有していて良い。第１接続構成では、キャパシタＣ［Ｎ－１］及びＣ［Ｎ］が第１種キャパシタに属し、且つ、キャパシタＣ［１］～Ｃ［Ｎ－２］が第２種キャパシタに属する。或いは例えば、ＤＡＣ１０は図８に示す第２接続構成を有していて良い。第２接続構成では、キャパシタＣ［Ｎ］が第１種キャパシタに属し、且つ、キャパシタＣ［１］～Ｃ［Ｎ－１］が第２種キャパシタに属する。或いは例えば、ＤＡＣ１０は図９に示す第３接続構成を有していて良い。第３接続構成では、キャパシタＣ［Ｎ－１］及びＣ［Ｎ］が第２種キャパシタに属し、且つ、キャパシタＣ［１］～Ｃ［Ｎ－２］が第１種キャパシタに属する。或いは例えば、ＤＡＣ１０は図１０に示す第４接続構成を有していて良い。第４接続構成では、キャパシタＣ［Ｎ］が第２種キャパシタに属し、且つ、キャパシタＣ［１］～Ｃ［Ｎ－１］が第１種キャパシタに属する。
【0035】
図７の第１接続構成が採用された場合、キャパシタＣＬ及びＣＨ間の容量比は約３：１となる（図６も参照）。キャパシタＣＬ及びＣＨ間の容量比とは、詳細には、キャパシタＣＬの静電容量値とキャパシタＣＨの静電容量値との比を指す。図８の第２接続構成が採用された場合、キャパシタＣＬ及びＣＨ間の容量比は約１：１となる。図９の第３接続構成が採用された場合、キャパシタＣＬ及びＣＨ間の容量比は約１：３となる。図１０の第４接続構成が採用された場合、キャパシタＣＬ及びＣＨ間の容量比は約１：１となる。この他、キャパシタＣ［１］～Ｃ［Ｎ］の第１種キャパシタ及び第２種キャパシタへの分類方法は任意であって良い。
【0036】
図１１にＡＤ変換動作のフローチャートを示す。ＡＤ変換動作では、まずステップＳ１のサンプリング動作が行われ、その後、ステップＳ２の状態遷移動作を経てからステップＳ３の逐次比較動作が行われ、最後にステップＳ４の結果出力動作が行われる。以下、サンプリング動作が行われる期間をサンプリング期間と称し、逐次比較動作が行われる期間を逐次比較期間と称する。例えば、ＡＤコンバータ１に対し外部装置（不図示）からＡＤ変換指令信号が入力されたことを契機に、制御回路３０はステップＳ１からステップＳ２への遷移を発生させ、ステップＳ２～Ｓ４の動作を順次実行する。
【0037】
図１２はサンプリング期間におけるＡＤコンバータ１の状態を示す。サンプリング期間において、制御回路３０は、ＤＡＣ１０内の全スイッチＳ［１］～Ｓ［Ｎ］を信号入力状態に制御し、且つ、スイッチＳＬ及びＳＨをオンに制御し、且つ、スイッチＳＣ１、ＳＣ２及ＳＳをオフに制御する。
【0038】
サンプリング期間において、配線ＷＲｉｎがスイッチアレイ１２を介してキャパシタアレイ１１に接続されることで、アナログ入力信号Ａｉｎに応じた電荷がキャパシタアレイ１１中の各キャパシタ（Ｃ［１］～Ｃ［Ｎ］）に蓄積される。この際、制御回路３０はスイッチＳＬ及ＳＨをオンに制御することで信号配線ＷＲ１に電圧ＶＬを与え且つ信号配線ＷＲ２に電圧ＶＨを与える。結果、ドライバＤＲＶと電圧ＶＨを生成及び出力する直流電圧源（不図示）との協働により、キャパシタアレイ１１中の各キャパシタに電荷が蓄積される。サンプリング期間はＡＤ変換の実行を待機している期間に相当し、サンプリング期間においてコンパレータ２０及び電圧生成回路４０の動作は停止している。このため、サンプリング期間はパワーダウン期間と称され得る。
【0039】
ステップＳ２における状態遷移動作の流れを図１３に示す。図１３の例では、状態遷移動作において、ステップＳ２１、Ｓ２２、Ｓ２３の動作が、この順番で実行される。但し、変形としてステップＳ２１及びＳ２２の動作は同時に行われても良い。ステップＳ２１では、ＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が全て信号入力状態から開放状態に切り替えられる。
【0040】
ステップＳ２２では、スイッチＳＬ及びＳＨの状態をオンからオフに切り替える第１切替動作と、スイッチＳＳの状態をオフからオンに切り替える第２切替動作と、スイッチＳＣ１及びＳＣ２の状態をオフからオンに切り替える第３切替動作と、が実行される。典型的には、ステップＳ２２において図１４に示す如く第１、第２及び第３切替動作を全て同時に実行して良い。ステップＳ２２において、第１切替動作及び第２切替動作を同時に行ってから第３切替動作を行うようにしても良い。
【0041】
即ち、制御回路３０は、サンプリング期間の後、スイッチＳＳ、スイッチＳＣ１及びＳＣ２を同時にオフからオンに切り替えても良いし、スイッチＳＳをオフからオンに切り替えてからスイッチＳＣ１及びＳＣ２をオフからオンに切り替えても良い。
【0042】
ステップＳ２１及びＳ２２の後、ステップＳ３の逐次比較動作が完了するまで、スイッチＳＬ及びＳＨはオフ状態に維持され、且つ、スイッチＳＳ、ＳＣ１及びＳＣ２はオン状態に維持される。但し、スイッチＳＳに関しては、スイッチＳＳがオンに切り替えられた後、逐次比較動作の開始前にスイッチＳＳがオフに切り替えられても良い。これについては後にも説明される。ステップＳ２３では、ＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態がハイサイド接続状態又はローサイド接続状態に切り替えられる。
【0043】
図１５に、ステップＳ２１～Ｓ２３の動作を経た後のＡＤコンバータ１の状態を示す。図１５の例では、ステップＳ２３にてＤＡＣ１０のスイッチＳ［１］～Ｓ［Ｎ］の状態が全てローサイド接続状態に切り替えられることが想定されている。尚、ステップＳ２３の動作は省略され得る。
【0044】
図１６にステップＳ３の逐次比較動作のフローチャートを示す。図１７にレジスタ３１（図１参照）の構造を示す。レジスタ３１はＮビット分の記憶容量を有し、値Ｒｇ［１］～Ｒｇ［Ｎ］を格納する。値Ｒｇ［１］～Ｒｇ［Ｎ］は夫々に“０”又は“１”である。任意の整数ｉに関し、値Ｒｇ［ｉ＋１］は値Ｒｇ［ｉ］の上位側ビットの値である。逐次比較動作において値Ｒｇ［１］～Ｒｇ［Ｎ］が上位ビット側から１ビットずつ決定され、決定された値Ｒｇ［ｉ］がデジタル出力信号Ｄｏｕｔにおける第ｉ番目のビットの値となる。
【0045】
逐次比較期間において電圧生成回路４０は所定の比較電圧Ｖ２を生成及び出力する。比較電圧Ｖ２は、電圧ＶＨ及びＶＬと、キャパシタＣＬ及びＣＨ間の容量比と、に応じて設定される。ここでは、電圧ＶＬが０Ｖであることを想定しているため、比較電圧Ｖ２は、電圧ＶＨと、キャパシタＣＬ及びＣＨ間の容量比と、に応じて設定される
【0046】
逐次比較期間においてスイッチＳ［１］～Ｓ［Ｎ］が個別にハイサイド接続状態又はローサイド接続状態に設定される。サンプリング期間中にキャパシタアレイ１１に蓄積された電荷が逐次比較期間中にキャパシタＣ［１］～Ｃ［Ｎ］に分配される。分配の状態は逐次比較期間中のスイッチＳ［１］～Ｓ［Ｎ］の状態に依存し、故に逐次比較期間中のスイッチＳ［１］～Ｓ［Ｎ］の状態に依存して比較電圧Ｖ１が変化する。制御回路３０は、逐次比較動作において（換言すれば逐次比較期間において）、比較結果信号ＳＣＭＰに基づきバイナリサーチによりスイッチアレイ１２の状態を順次切り替えながら値Ｒｇ［１］～Ｒｇ［Ｎ］（即ちデジタル出力信号Ｄｏｕｔの値）をビットごとに決定する。
【0047】
図１６の逐次比較動作では、まずステップＳ３１にて、制御回路３０にて管理される変数ｊに対しＮの値が代入される。その後、ステップＳ３２に進む。ステップＳ３２において、制御回路３０はスイッチＳ［ｊ］をハイサイド接続状態に制御し且つスイッチＳ［１］～Ｓ［ｊ－１］を全てローサイド接続状態に制御する。但し、“ｊ＝１”の状態でステップＳ３２の処理が実行される場合にあっては、スイッチＳ［１］～Ｓ［ｊ－１］は存在しないので、ステップＳ３２にて単にスイッチＳ［１］がハイサイド接続状態に制御される。例として図１８に、“ｊ＝Ｎ”であるときにおけるステップＳ３２での各スイッチの状態を示す。上述の説明から明らかなように、逐次比較期間において、制御回路３０はスイッチＳＬ及びＳＨをオフに制御し、且つ、スイッチＳＣ１及びＳＣ２をオンに制御する。スイッチＳＣ１及びＳＣ２のオンにより信号配線ＷＲ１及びＷＲ２が信号配線ＷＲ３に導通する。図１８ではスイッチＳＳがオンとされているが、スイッチＳＳは逐次比較期間にてオフとされ得る。
【0048】
ステップＳ３２に続くステップＳ３３において、制御回路３０は、現時点の比較結果信号ＳＣＭＰの値を取得する（即ち直近のステップＳ３２の状態にてコンパレータ２０から出力される比較結果信号ＳＣＭＰの値を取得する）。取得した値が“１”であれば（ステップＳ３３のＹ）ステップＳ３４に進んで制御回路３０はステップＳ３４及びＳ３５の処理を行う一方、取得した値が“０”であれば（ステップＳ３３のＮ）ステップＳ３６に進んで制御回路３０はステップＳ３６及びＳ３７の処理を行う。
【0049】
ステップＳ３４において制御回路３０は値Ｒｇ［ｊ］を“１”に決定する。続くステップＳ３５において制御回路３０はスイッチＳ［ｊ］をハイサイド接続状態で維持する。以後、図１６の逐次比較動作が終了するまでスイッチＳ［ｊ］はハイサイド接続状態で維持される。ステップＳ３５の後、ステップＳ３８に進む。ステップＳ３５では実質的に何も実行されないので、ステップＳ３５は省略されても良い。
【0050】
ステップＳ３６において制御回路３０は値Ｒｇ［ｊ］を“０”に決定する。続くステップＳ３７において制御回路３０はスイッチＳ［ｊ］の状態をハイサイド接続状態からローサイド接続状態に切り替える。以後、図１６の逐次比較動作が終了するまでスイッチＳ［ｊ］はローサイド接続状態で維持される。ステップＳ３７の後、ステップＳ３８に進む。
【0051】
ステップＳ３８において制御回路３０は変数ｊが１であるかを確認する。変数ｊが１でない場合には（ステップＳ３８のＮ）、ステップＳ３９に進み、変数ｊより１を減算してからステップＳ３２に戻ってステップＳ３２及びそれ以降の処理を繰り返す。例えば、２回目のステップＳ３２の処理では、スイッチＳ［Ｎ－１］がハイサイド接続状態に設定され且つスイッチＳ［１］～Ｓ［Ｎ－１］がローサイド接続状態に設定されることになる。この際、１回目のステップＳ３３にて“ＳＣＭＰ＝１”であったならば２回目のステップＳ３２にてスイッチＳ［Ｎ］はハイサイド接続状態とされ、１回目のステップＳ３３にて“ＳＣＭＰ＝０”であったならば２回目のステップＳ３２にてスイッチＳ［Ｎ］はローサイド接続状態とされる。
【0052】
ステップＳ３２～Ｓ３７から成る処理を単位比較動作と称する。そうすると、逐次比較動作は第１～第Ｎ単位比較動作を含む。“ｊ＝Ｎ”のときに実行される単位比較動作が第Ｎ単位比較動作であり、“ｊ＝Ｎ－１”のときに実行される単位比較動作が第（Ｎ－１）単位比較動作であり、・・・、“ｊ＝１”のときに実行される単位比較動作が第１単位比較動作である。第ｊ単位比較動作において値Ｒｇ［ｊ］が決定される、即ちデジタル出力信号Ｄｏｕｔの第ｊ番目のビットの値が決定される。
【0053】
ステップＳ３８において“ｊ＝１”である場合（ステップＳ３８のＹ）、図１６の逐次比較動作を終了する。この段階では、値Ｒｇ［１］～Ｒｇ［Ｎ］が全て決定済みである。
【0054】
ステップＳ４（図１１参照）の結果出力動作において、制御回路３０は、ステップＳ３の逐次比較動作にて決定された値Ｒｇ［１］～Ｒｇ［Ｎ］を有するデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。デジタル出力信号Ｄｏｕｔを利用する任意の回路（不図示）に対してデジタル出力信号Ｄｏｕｔが出力される。ステップＳ４の結果出力動作は、ステップＳ３の逐次比較動作の実行中に開始されても良い。即ち逐次比較動作にて値Ｒｇ［Ｎ］が決定され次第、制御回路３０は、デジタル出力信号Ｄｏｕｔ中の値Ｒｇ［Ｎ］を出力して良い。同様に、逐次比較動作にて値Ｒｇ［Ｎ－１］が決定され次第、制御回路３０は、デジタル出力信号Ｄｏｕｔ中の値Ｒｇ［Ｎ－１］を出力して良い。値Ｒｇ［Ｎ－２］～Ｒｇ［１］についても同様である。
【0055】
尚、逐次比較動作が終了すると又は結果出力動作が終了すると、サンプリング期間（換言すればパワーダウン期間）への移行が発生し、制御回路３０により各スイッチの状態は図１２に示す状態（即ちサンプリング期間における状態）に設定される。
【0056】
ここで、本実施形態に係るＡＤコンバータ１との対比に供される第１参考例を説明する。図１９に第１参考例に係るＡＤコンバータ１１００の一部構成及び動作概要を示す。ＡＤコンバータ１１００では、ＤＡＣ１１１０内の全キャパシタの各一端が配線ＷＲａに共通接続され、配線ＷＲａの電圧Ｖ１ａをグランド電圧に固定した状態でサンプリングを行う。ＡＤコンバータ１１００において、逐次比較を行う際には、昇圧回路１１５０を用いて電圧Ｖ１ａを上昇させ、上昇後の電圧Ｖ１ａをコンパレータ１１２０にて他の所定電圧と比較する。昇圧回路１１５０が設けられることにより、コンパレータ１１２０に対して負電源を用意する必要が無い（昇圧回路１１５０が無ければ、逐次比較の際に電圧Ｖ１ａが負となり得るので、負電源が必要となる）。
【0057】
図１９の第１参考例では、昇圧回路１１５０が必須となる。また、サンプリング期間にてＤＡＣ１１１０内の各キャパシタに蓄積されるべき電荷は、全て、ドライバ（ＡＤコンバータ１１００に対してアナログ入力信号を供給するドライバＤＲＶａ）が供給することになる。このため、ドライバの負荷が大きい。
【0058】
一方、本実施形態に係るＡＤコンバータ１では、サンプリング期間において、ドライバＤＲＶと電圧ＶＨを生成及び出力する直流電圧源（不図示）との協働により、キャパシタアレイ１１中の各キャパシタに電荷が蓄積される。つまり、ドライバＤＲＶと電圧ＶＨを生成及び出力する直流電圧源とで、電荷供給が分担される。このため、第１参考例との比較においてドライバＤＲＶの負荷が小さくなる。これは、ドライバＤＲＶの小型化又は省電力化に繋がる、或いは、ドライバＤＲＶに要求されるＧＢ積の軽減に繋がる。加えて、第１参考例では必要となる昇圧回路も不要である。
【0059】
図２０に、キャパシタ型ＤＡＣを有するＡＤコンバータのサンプリング時におけるモデルを示す。キャパシタ型ＤＡＣを構成する全キャパシタの総容量をＣＳＵＭで表す。そして、サンプリング時に各キャパシタの両端間に加わる電圧を“Ｖｉｎ－Ｖｓｈ”で表す。Ｖｉｎはドライバが供給するアナログ入力信号の電圧値を表す。従って、ＡＤコンバータ１において、Ｖｉｎはアナログ入力信号Ａｉｎの電圧値を表す。サンプリング時にドライバがキャパシタ型ＤＡＣに供給すべき電荷量Ｑは“Ｑ＝ＣＳＵＭ（Ｖｉｎ－Ｖｓｈ）”で表され、サンプリング時には総容量ＣＳＵＭ分のキャパシタにて電荷量Ｑが蓄積される。
【0060】
第１参考例に係るＡＤコンバータ１１００では“Ｖｓｈ＝０”であるため、“Ｑ＝ＣＳＵＭ・Ｖｉｎ”である。これに対し、本実施形態に係るＡＤコンバータ１では“Ｖｓｈ＞０”となるため、“Ｑ＜ＣＳＵＭ・Ｖｉｎ”であり、故にドライバの負荷が軽減される。ＡＤコンバータ１において、電圧Ｖｓｈは、電圧ＶＨ及びＶＬとキャパシタＣＬ及びＣＨ間の容量比とで定まる。ここでは、電圧ＶＬが０Ｖであることを想定しているため、電圧Ｖｓｈは、電圧ＶＨとキャパシタＣＬ及びＣＨ間の容量比とで定まる。例えば、電圧ＶＨが５Ｖであって、且つ、キャパシタＣＬ及びＣＨ間の容量比が“３：１”である場合（図７の第１接続構成に対応）、“５Ｖ×１／（１＋３）＝１．２５Ｖ”より、電圧Ｖｓｈは１．２５Ｖとなる。
【0061】
図２１にサンプリング期間におけるＡＤコンバータ１の一部等価回路を示す。ＡＤコンバータ１において、サンプリング時にドライバＤＲＶがＤＡＣ１０に供給すべき電荷量Ｑは、下記式（１）にて表される。サンプリング時にはキャパシタＣＬ及びＣＨの合成容量にて電荷量Ｑが蓄積される。キャパシタＣＬ及びＣＨ間の容量比が１：３である場合、式（１）は式（２）に変形される。
Ｑ＝（０－Ｖｉｎ）・ＣＬ＋（ＶＨ－Ｖｉｎ）・ＣＨ ・・・（１）
Ｑ＝ＶＨ・ＣＨ－４・Ｖｉｎ・ＣＨ ・・・（２）
Ｑ＝（０－Ｖｉｎ）・ＣＬ＋（ＶＨ－Ｖｉｎ）・ＣＨ ・・・（１）
Ｑ＝ＶＨ・ＣＨ－４・Ｖｉｎ・ＣＨ ・・・（２）
【0062】
図２２に逐次比較期間におけるＡＤコンバータ１の一部等価回路を示す。但し、図２２では、スイッチアレイ１２における全スイッチがローサイド接続状態にあることが想定されている。図２２の状態において、キャパシタＣＬ及びＣＨの合成容量にて蓄積される電荷量Ｑ’は、下記式（３）にて表される。キャパシタＣＬ及びＣＨ間の容量比が３：１である場合、式（３）は式（４）に変形される。
Ｑ’＝（Ｖ１－０）・ＣＬ＋（Ｖ１－０）・ＣＨ ・・・（３）
Ｑ’＝４・Ｖ１・ＣＨ ・・・（４）
Ｑ’＝（Ｖ１－０）・ＣＬ＋（Ｖ１－０）・ＣＨ ・・・（３）
Ｑ’＝４・Ｖ１・ＣＨ ・・・（４）
【0063】
電荷量保存の法則によりＱ＝Ｑ’であるから、キャパシタＣＬ及びＣＨ間の容量比が３：１である場合、式（２）及び（４）により式（５）が成立し、式（５）を整理することで式（６）が得られる。全キャパシタを仮に第１種キャパシタに設定した場合には、式（６）の右辺は“－Ｖｉｎ”となる。一部のキャパシタを第２種キャパシタに設定することで、昇圧回路（図１９の昇圧回路１１５０に対応）を設けた場合と同様の効果が得られる。式（６）における電圧ＶＨ／４は昇圧量に相当する。
ＶＨ・ＣＨ－４・Ｖｉｎ・ＣＨ＝４・Ｖ１・ＣＨ ・・・（５）
Ｖ１＝ＶＨ／４－Ｖｉｎ ・・・（６）
ＶＨ・ＣＨ－４・Ｖｉｎ・ＣＨ＝４・Ｖ１・ＣＨ ・・・（５）
Ｖ１＝ＶＨ／４－Ｖｉｎ ・・・（６）
【0064】
尚、逐次比較期間においてスイッチアレイ１２における全スイッチがローサイド接続状態に設定される状態は、アナログ入力信号Ａｉｎがアナログ入力信号Ａｉｎの変動範囲の最低レベル近辺（従ってグランドのレベル近辺）にある状態に相当する。このとき、Ｖｉｎは概ね０Ｖであるので、“Ｖ１＞０”である。
【0065】
次に、本実施形態に係るＡＤコンバータ１との対比に供される第２参考例を説明する。図２３に第２参考例に係るＡＤコンバータ１２００の一部構成及び動作概要を示す。ＡＤコンバータ１２００では、ＤＡＣ１２１０内の全キャパシタの各一端が配線ＷＲｂに共通接続され、配線ＷＲｂの電圧Ｖ１ｂを基準電圧Ｖｒｅｆに固定した状態でサンプリングを行う。基準電圧Ｖｒｅｆは正の直流電圧値を有し、基準電圧源１２５０にて生成される。ＡＤコンバータ１２００において、逐次比較を行う際には、基準電圧源１２５０及び配線ＷＲｂ間を遮断し、電圧Ｖ１ｂをコンパレータ１２２０にて他の所定電圧と比較する。基準電圧源１２５０の利用により逐次比較の際に電圧Ｖ１ｂが負にならないため、コンパレータ１２２０に対して負電源を用意する必要が無い。
【0066】
但し、図２３の第２参考例では、基準電圧源１２５０が必須となり、且つ、サンプリング中も（従ってパワーダウン中も）基準電圧源１２５０を常時駆動させる必要がある。また、サンプリング期間にてＤＡＣ１２１０内の各キャパシタに蓄積されるべき電荷は、全て、ドライバ（ＡＤコンバータ１２００に対してアナログ入力信号を供給するドライバＤＲＶｂ）が供給することになる。このため、ドライバの負荷が大きい。
【0067】
一方、本実施形態に係るＡＤコンバータ１では、サンプリング期間において、ドライバＤＲＶと電圧ＶＨを生成及び出力する直流電圧源（不図示）との協働により、キャパシタアレイ１１中の各キャパシタに電荷が蓄積される。つまり、ドライバＤＲＶと電圧ＶＨを生成及び出力する直流電圧源とで、電荷供給が分担される。このため、第２参考例との比較においてドライバＤＲＶの負担が小さくなる。これは、ドライバＤＲＶの小型化又は省電力化に繋がる、或いは、ドライバＤＲＶに要求されるＧＢ積の軽減に繋がる。加えて、第２参考例では必要となる基準電圧源（１２５０）もＡＤコンバータ１では不要であり、基準電圧源を常時駆動するための電力消費も発生しない。
【0068】
以下、複数の実施例の中で、ＡＤコンバータ１に関わる応用技術又は変形技術等を説明する。ＡＤコンバータ１に関して上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0069】
＜＜第１実施例＞＞
第１実施例を説明する。ＡＤコンバータ１では、サンプリング期間においてキャパシタＣＬに対し電圧ＶＬを基準に電荷が蓄積され、キャパシタＣＨに対し電圧ＶＨを基準に電荷が蓄積される（図２１参照）。サンプリング期間での蓄積電荷に基づく信号配線ＷＲ１及びＷＲ２の電圧が状態遷移動作（図１３参照）の中で平均化されることで、逐次比較動作にて比較電圧Ｖ２と対比されるべき比較電圧Ｖ１が生成される。平均化が完了するまで逐次比較動作を正しく行うことができない。
第１実施例を説明する。ＡＤコンバータ１では、サンプリング期間においてキャパシタＣＬに対し電圧ＶＬを基準に電荷が蓄積され、キャパシタＣＨに対し電圧ＶＨを基準に電荷が蓄積される（図２１参照）。サンプリング期間での蓄積電荷に基づく信号配線ＷＲ１及びＷＲ２の電圧が状態遷移動作（図１３参照）の中で平均化されることで、逐次比較動作にて比較電圧Ｖ２と対比されるべき比較電圧Ｖ１が生成される。平均化が完了するまで逐次比較動作を正しく行うことができない。
【0070】
スイッチＳＳを設けることで上記平均化が短時間で完了する。スイッチＳＳのサイズを増大させれば上記平均化に必要な時間が短縮され、サンプリングの後、速やかに逐次比較動作を開始することができる。制御回路３０は、図１３のステップＳ２２にてスイッチＳＳをオフからオンに切り替えた後、逐次比較期間においてスイッチＳＳをオンに維持して良い（即ち逐次比較動作が完了するまでスイッチＳＳをオンに維持して良い）。
【0071】
但し、制御回路３０は、ステップＳ２２にてスイッチＳＳをオフからオンに切り替えた後、逐次比較動作の開始前にスイッチＳＳをオフに切り替えるようにしても良い。第１実施例では、以下、この方法について説明する。この場合、逐次比較期間においてスイッチＳＳがオフに維持される。具体的には、図２４を参照し、制御回路３０は、ステップＳ２２にてスイッチＳＳをオフからオンに切り替え、その後、所定時間ｔＳＳが経過してからスイッチＳＳをオンからオフに切り替える。その後に、制御回路３０は逐次比較動作を開始する。
【0072】
スイッチＳＳのサイズの増大により上記平均化に必要な時間が短縮される。スイッチのサイズとは、当該スイッチを構成する半導体スイッチング素子の大きさを指す。但し、スイッチＳＳのサイズを大きくした場合には特に、スイッチＳＳをスイッチングさせたときに発生する注入電荷がノイズ要因となり得る。即ち、スイッチＳＳをオンに切り替えたときに発生する注入電荷、及び、スイッチＳＳをオフに切り替えたときに発生する注入電荷は、共に、比較電圧Ｖ１に変動（オフセット）を与え得る。但し、前者の注入電荷が比較電圧Ｖ１に与える変動の向きと、後者の注入電荷が比較電圧Ｖ１に与える変動の向きとは、互いに逆である。このため、スイッチＳＳを一旦オンに切り替えた後にオフに切り替えれば、注入電荷の影響がキャンセルされる。
【0073】
スイッチＳＬ及びＳＨのオンからオフへの切り替えタイミングとスイッチＳＳのオフからオンへの切り替えタイミングは、同時であっても良いし、或いは、前者の切り替えタイミングから若干遅れて後者の切り替えタイミングが発生しても良い。
【0074】
スイッチＳＳのオフからオンへの切り替えタイミングとスイッチＳＣ１及びＳＣ２のオフからオンへの切り替えタイミングは同時であっても良いし、図２５に示す如く、スイッチＳＳをオフからオンへ切り替えてから、所定の微小時間Δｔが経過した後にスイッチＳＣ１及びＳＣ２をオフからオンへ切り替えるようにしても良い。
【0075】
即ち、第１実施例に係る制御回路３０は、サンプリング期間の後、スイッチＳＳ、スイッチＳＣ１及びＳＣ２を同時にオフからオンに切り替えても良いし、スイッチＳＳをオフからオンに切り替えてからスイッチＳＣ１及びＳＣ２をオフからオンに切り替えても良い。図２５では“Δｔ＜ｔＳＳ”が想定されているが、“Δｔ＝ｔＳＳ”又は“Δｔ＞ｔＳＳ”であっても良い。何れにせよ、逐次比較動作が開始される時点では、スイッチＳＳはオフ状態であり且つスイッチＳＣ１及びＳＣ２はオン状態である。尚、スイッチＳＳのサイズはスイッチＳＣ１及びＳＣ２の各サイズより大きくて良い。
【0076】
＜＜第２実施例＞＞
第２実施例を説明する。図１と共に図２０を再度参照する。実際とは異なるが、図１の構成において仮に“Ｖｓｈ＝ＶＬ＝０”である場合、サンプリング時に“Ｖｉｎ＝ＶＨ”であれば、ドライバＤＲＶは“Ｑ＝ＣＳＵＭ（Ｖｉｎ－Ｖｓｈ）＝ＣＳＵＭ・ＶＨ”に相当する正の電荷をＤＡＣ１０中のキャパシタアレイ１１に供給する必要がある。逆に、図１の構成において仮に“Ｖｓｈ＝ＶＨ”である場合、サンプリング時に“Ｖｉｎ＝ＶＬ＝０”であれば、ドライバＤＲＶは“Ｑ＝ＣＳＵＭ（Ｖｉｎ－Ｖｓｈ）＝ＣＳＵＭ・ＶＨ”に相当する負の電荷をＤＡＣ１０中のキャパシタアレイ１１に供給する必要がある。
第２実施例を説明する。図１と共に図２０を再度参照する。実際とは異なるが、図１の構成において仮に“Ｖｓｈ＝ＶＬ＝０”である場合、サンプリング時に“Ｖｉｎ＝ＶＨ”であれば、ドライバＤＲＶは“Ｑ＝ＣＳＵＭ（Ｖｉｎ－Ｖｓｈ）＝ＣＳＵＭ・ＶＨ”に相当する正の電荷をＤＡＣ１０中のキャパシタアレイ１１に供給する必要がある。逆に、図１の構成において仮に“Ｖｓｈ＝ＶＨ”である場合、サンプリング時に“Ｖｉｎ＝ＶＬ＝０”であれば、ドライバＤＲＶは“Ｑ＝ＣＳＵＭ（Ｖｉｎ－Ｖｓｈ）＝ＣＳＵＭ・ＶＨ”に相当する負の電荷をＤＡＣ１０中のキャパシタアレイ１１に供給する必要がある。
【0077】
他方、図１の構成において仮に“Ｖｓｈ＝（ＶＨ＋ＶＬ）／２＝ＶＨ／２”である場合、サンプリング時にドライバＤＲＶがキャパシタアレイ１１に供給すべき最大電荷量は、“ＣＳＵＭ・ＶＨ”の半分になる。“Ｖｓｈ＝（ＶＨ＋ＶＬ）／２＝ＶＨ／２”は、キャパシタＣＬ及びＣＨ間の容量比が１であるときに成立する。このため、キャパシタＣＬ及びＣＨ間の容量比が１に近いほどドライバＤＲＶの負荷軽減効果が高まると言える。
【0078】
故に、ドライバＤＲＶの負荷軽減効果を優先する場合には、キャパシタＣＬ及びＣＨ間の容量比を１に設定する又は１に近づけると良い。但し、この場合において“ＶＤＤ＜ＶＨ”であったならば、逐次比較時におけるコンパレータ２０に入力される比較電圧Ｖ１が不適正に高くなることがある。例えば、（ＶＨ，ＶＬ）＝（５Ｖ、０Ｖ）であって且つキャパシタＣＬ及びＣＨ間の容量比が１であるとき、逐次比較時における比較電圧Ｖ１は２．５Ｖを中心に、サンプリング時の電圧Ｖｉｎに応じて変動する。この場合において例えば電源電圧ＶＤＤが３．０Ｖであれば、逐次比較時に比較電圧Ｖ１が３．０Ｖを超えることもあるので、電圧比較を行うことができない。
【0079】
これを考慮し、第２実施例に係るＡＤコンバータ１には、図２６に示す如く降圧回路５０が追加される。降圧回路５０の追加を除き、第２実施例に係るＡＤコンバータ１は、上述してきたＡＤコンバータ１と同様の構成を有する。降圧回路５０は配線ＷＲＨ、ＷＲＬ及びＷＲ２に接続される。降圧回路５０は降圧用キャパシタ５１と切替スイッチ５２を備える。降圧用キャパシタ５１は第１端及び第２端を有する。降圧用キャパシタ５１の第１端は信号配線ＷＲ２に接続される。
【0080】
降圧用キャパシタ５１の第２端と配線ＷＲＨ及びＷＲＬとの間に切替スイッチ５２が設けられる。具体的には、切替スイッチ５２は降圧用キャパシタ５１の第２端に接続されると共に配線ＷＲＨ及びＷＲＬに接続される。切替スイッチ５２は、制御回路３０の制御の下、配線ＷＲＨ又はＷＲＬを降圧用キャパシタ５１の第２端に接続（導通）させる。配線ＷＲＨが切替スイッチ５２を通じて降圧用キャパシタ５１の第２端に接続されたとき、電圧ＶＨが降圧用キャパシタ５１の第２端に加わる。配線ＷＲＬが切替スイッチ５２を通じて降圧用キャパシタ５１の第２端に接続されたとき、電圧ＶＬが降圧用キャパシタ５１の第２端に加わる。切替スイッチ５２はマルチプレクサであって良い。
【0081】
図２７にサンプリング期間及び逐次比較期間における降圧回路５０の状態を示す。サンプリング期間において、制御回路３０は、配線ＷＲＨを切替スイッチ５２を通じて降圧用キャパシタ５１の第２端に接続（導通）させ、これによって降圧用キャパシタ５１の第２端に電圧ＶＨを与える。逐次比較期間において、制御回路３０は、配線ＷＲＬを切替スイッチ５２を通じて降圧用キャパシタ５１の第２端に接続（導通）させ、これによって降圧用キャパシタ５１の第２端に電圧ＶＬを与える。
【0082】
降圧用キャパシタ５１の第２端の接続先を配線ＷＲＨから配線ＷＲＬに切り替える第４切替動作は、図１３のステップ２２にて行われる。第４切替動作は第１切替動作と同時に行われて良い。典型的には例えば第１～第４切替動作を同時に行って良い。但し、第１実施例に示した内容が本実施例にも適用されても良い。
【0083】
第４切替動作の実行により、降圧回路５０が設けられていない構成と比べて、逐次比較期間における比較電圧Ｖ１が低下する。電源電圧ＶＤＤを考慮し、所望の低下量が得られるよう（逐次比較期間においてコンパレータ２０が正しく電圧比較を行うことができるよう）降圧用キャパシタ５１の静電容量値を設定すれば良い。
【0084】
＜＜第３実施例＞＞
第３実施例を説明する。第３実施例では、上述の事項に対する補足事項又は変形技術等を説明する。
第３実施例を説明する。第３実施例では、上述の事項に対する補足事項又は変形技術等を説明する。
【0085】
ＡＤコンバータ１においてスイッチＳＳを省略しても良い。
【0086】
電圧ＶＬが０Ｖであることを想定したが、電圧ＶＬは０Ｖ以外でも良い。但し、電圧ＶＬは電圧ＶＨよりも低い。
【0087】
キャパシタＣ［１］～Ｃ［Ｎ］の任意の何れかであるキャパシタＣ［ｉ］について、キャパシタＣ［ｉ］を２つに分割し、これによってキャパシタＣ［ｉ］をキャパシタＣ１［ｉ］及びＣ２［ｉ］にて構成しても良い。そして、キャパシタＣ１［ｉ］を第１種キャパシタとして且つキャパシタＣ２［ｉ］を第２種キャパシタとしてＤＡＣ１０に組み込むようにしても良い。キャパシタＣ１［ｉ］及びＣ２［ｉ］の合成容量値は“２ｉ－１・ＣＵＮＴ”である（図５参照）。従って例えば、キャパシタＣ１［ｉ］及びＣ２［ｉ］の夫々に“２ｉ－１・ＣＵＮＴ／２”の静電容量値を持たせることができる。“１≦ｉ≦Ｎ”を満たす全ての整数ｉに関し、キャパシタＣ１［ｉ］及びＣ２［ｉ］の夫々に“２ｉ－１・ＣＵＮＴ／２”の静電容量値を持たせたならば、キャパシタＣＬ及びＣＨ間の容量比は１：１となる。キャパシタＣＬ及びＣＨ間の容量比が１：１と相違するよう、キャパシタＣ１［ｉ］及びＣ２［ｉ］の静電容量値を互いに相違させても良い。
【0088】
ＡＤコンバータ１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体からＡＤコンバータ１の外部に対して露出する複数の外部端子と、を備えた半導体装置（電子部品）である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が形成される。ＡＤコンバータ１に設けられる各回路及び各素子は半導体集積回路により構成されて良い。
【0089】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0090】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0091】
本開示の一側面に係る逐次比較型ＡＤ変換回路は、キャパシタ型ＤＡＣ（１０）を有し、アナログ入力信号（Ａｉｎ）をデジタル出力信号（Ｄｏｕｔ）に変換するよう構成される逐次比較型ＡＤ変換回路（１）であって、前記キャパシタ型ＤＡＣは、複数のキャパシタを有するキャパシタアレイ（１１）、及び、各キャパシタの第１端に対して個別に第１基準電圧（ＶＬ）、前記第１基準電圧よりも高い第２基準電圧（ＶＨ）又は前記アナログ入力信号を選択的に与えるよう構成されたスイッチアレイ（１２）を有し、前記複数のキャパシタの一部は第１種キャパシタに属し、前記複数のキャパシタの残部は第２種キャパシタに属し、前記第１種キャパシタの第２端は第１信号配線（ＷＲ１）に接続される一方で、前記第２種キャパシタの第２端は第２信号配線（ＷＲ２）に接続され、前記第１信号配線と前記第１基準電圧が加わる第１基準配線（ＷＲＬ）との間に設けられる第１基準スイッチ（ＳＬ）と、前記第２信号配線と前記第２基準電圧が加わる第２基準配線（ＷＲＨ）との間に設けられる第２基準スイッチ（ＳＨ）と、前記第１信号配線及び前記第２信号配線の夫々と第３信号配線（ＷＲ３）との間に設けられる連結スイッチ（ＳＣ）と、コンパレータ（２０）と、前記スイッチアレイ、前記第１基準スイッチ、前記第２基準スイッチ及び前記連結スイッチの状態を制御するよう構成された制御回路（３０）と、を備え、サンプリング期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオンに制御することで前記第１信号配線に前記第１基準電圧を与える一方で前記第２信号配線に前記第２基準電圧を与え、且つ、前記連結スイッチをオフに制御し、前記サンプリング期間後の逐次比較期間において、前記制御回路は、前記第１基準スイッチ及び前記第２基準スイッチをオフに制御し、且つ、前記連結スイッチをオンに制御することで前記第１信号配線及び前記第２信号配線の夫々を前記第３信号配線に導通させ、前記コンパレータは、前記逐次比較期間において、前記第３信号配線に加わる第１比較電圧（Ｖ１）を所定の第２比較電圧（Ｖ２）と比較して比較結果信号（ＳＣＭＰ）を生成し、前記制御回路は、前記サンプリング期間において前記スイッチアレイの状態制御を通じ前記複数のキャパシタにおける複数の第１端に対し前記アナログ入力信号を与え、前記逐次比較期間において前記スイッチアレイの状態制御を通じ前記複数の第１端に対し個別に前記第１基準電圧又は前記第２基準電圧を与えつつ前記比較結果信号に基づき前記デジタル出力信号の値を決定する構成（第１の構成）である。
【0092】
これにより、逐次比較型ＡＤ変換回路に対してアナログ入力信号を供給する回路の負荷を軽減することができる。
【0093】
上記第１の構成に係る逐次比較型ＡＤ変換回路において、前記第１信号配線及び前記第２信号配線間を直接短絡するための短絡スイッチ（ＳＳ）が、前記連結スイッチとは別に設けられ、前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記逐次比較期間において前記短絡スイッチをオンに制御する構成（第２の構成）であっても良い。
【0094】
サンプリング期間での各キャパシタの蓄積電荷に基づく第１及び第２信号配線の電圧を平均化することで、第１比較電圧を生成する。この際、短絡スイッチを利用することで、平均化に必要な時間を短縮することができる。
【0095】
上記第２の構成に係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記サンプリング期間の後、前記短絡スイッチ及び前記連結スイッチを同時にオフからオンに切り替える、又は、前記短絡スイッチをオフからオンに切り替えてから前記連結スイッチをオフからオンに切り替える構成（第３の構成）であっても良い。
【0096】
上記第１の構成に係る逐次比較型ＡＤ変換回路において、前記第１信号配線及び前記第２信号配線間を直接短絡するための短絡スイッチ（ＳＳ）が、前記連結スイッチとは別に設けられ、前記制御回路は、前記サンプリング期間において前記短絡スイッチをオフに制御し、前記サンプリング期間を経て前記短絡スイッチを所定時間（ｔＳＳ）だけオンに制御した後、前記逐次比較期間前に前記短絡スイッチをオンからオフに切り替える構成（第４の構成）であっても良い。
【0097】
サンプリング期間での各キャパシタの蓄積電荷に基づく第１及び第２信号配線の電圧を平均化することで、第１比較電圧を生成する。この際、短絡スイッチを利用することで、平均化に必要な時間を短縮することができる。短絡スイッチのスイッチングにより発生する注入電荷がノイズ要因となり得るが、第４の構成の如く、短絡スイッチをオフからオンを経てオフに戻してから逐次比較期間に移行することで、注入電荷の影響をキャンセルすることができる。
【0098】
上記第４の構成に係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記短絡スイッチ及び前記連結スイッチを同時にオフからオンに切り替える、又は、前記短絡スイッチをオフからオンに切り替えてから前記連結スイッチをオフからオンに切り替える構成（第５の構成）であっても良い。
【0099】
上記第１～第５の構成の何れかに係る逐次比較型ＡＤ変換回路において、降圧用キャパシタ（５１）を有し且つ前記第１基準配線及び前記第２基準配線に接続された降圧回路（５０）を更に備え、前記降圧用キャパシタの第１端は前記第２信号配線に接続され、前記制御回路は、前記降圧用キャパシタの第２端に対し、前記サンプリング期間では前記第２基準電圧を与え、前記逐次比較期間では前記第１基準電圧を与える構成（第６の構成）であっても良い。
【0100】
降圧回路により、逐次比較期間における第１比較電圧のレベルを、コンパレータの電源電圧に合わせた適正レベルに調整することできる。
【0101】
上記第１～第６の構成の何れかに係る逐次比較型ＡＤ変換回路において、前記制御回路は、前記逐次比較期間において前記比較結果信号に基づき、バイナリサーチにより前記スイッチアレイの状態を順次切り替えながら前記デジタル出力信号の値をビットごとに決定する構成（第７の構成）であっても良い。
【符号の説明】
【0102】
１ ＡＤコンバータ
１０ ＤＡＣ
１１ キャパシタアレイ
１２ スイッチアレイ
２０ コンパレータ
３０ 制御回路
３１ レジスタ
４０ 電圧生成回路
５０ 降圧回路
５１ 降圧用キャパシタ
５２ 切替スイッチ
Ｃ［１］～Ｃ［Ｎ］ キャパシタ
Ｓ［１］～Ｓ［Ｎ］ スイッチ
ＳＬ、ＳＨ スイッチ（基準スイッチ）
ＳＣ、ＳＣ１、ＳＣ２ スイッチ（連結スイッチ）
ＳＳ スイッチ（短絡スイッチ）
ＶＨ、ＶＬ 電圧（基準電圧）
Ｖ１、Ｖ２ 比較電圧
ＷＲＨ、ＷＲＬ、ＷＲｉｎ 配線
ＷＲ１、ＷＲ２、ＷＲ３、ＷＲ４ 信号配線
Ａｉｎ アナログ入力信号
Ｄｏｕｔ デジタル出力信号
ＴＣＯＭ 共通端子
Ｔａ、Ｔｂ、Ｔｃ 切替端子
ＣＬ、ＣＨ キャパシタ
１１００、１２００ ＡＤコンバータ
１１１０、１２１０ ＤＡＣ
１１２０、１２２０ コンパレータ
１１５０ 昇圧回路
１２５０ 基準電圧源
１０ ＤＡＣ
１１ キャパシタアレイ
１２ スイッチアレイ
２０ コンパレータ
３０ 制御回路
３１ レジスタ
４０ 電圧生成回路
５０ 降圧回路
５１ 降圧用キャパシタ
５２ 切替スイッチ
Ｃ［１］～Ｃ［Ｎ］ キャパシタ
Ｓ［１］～Ｓ［Ｎ］ スイッチ
ＳＬ、ＳＨ スイッチ（基準スイッチ）
ＳＣ、ＳＣ１、ＳＣ２ スイッチ（連結スイッチ）
ＳＳ スイッチ（短絡スイッチ）
ＶＨ、ＶＬ 電圧（基準電圧）
Ｖ１、Ｖ２ 比較電圧
ＷＲＨ、ＷＲＬ、ＷＲｉｎ 配線
ＷＲ１、ＷＲ２、ＷＲ３、ＷＲ４ 信号配線
Ａｉｎ アナログ入力信号
Ｄｏｕｔ デジタル出力信号
ＴＣＯＭ 共通端子
Ｔａ、Ｔｂ、Ｔｃ 切替端子
ＣＬ、ＣＨ キャパシタ
１１００、１２００ ＡＤコンバータ
１１１０、１２１０ ＤＡＣ
１１２０、１２２０ コンパレータ
１１５０ 昇圧回路
１２５０ 基準電圧源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】