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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000802
(43)【公開日】2024-01-09
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 11/16 20060101AFI20231226BHJP
G11C 13/00 20060101ALI20231226BHJP
【ＦＩ】
G11C11/16 230
G11C13/00 400H
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022099719
(22)【出願日】2022-06-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】片山 明
(72)【発明者】
【氏名】初田 幸輔
(57)【要約】
【課題】高速の読み出し動作を行うことが可能なメモリシステムを提供すること。
【解決手段】メモリシステムは、複数の第１配線と、複数の第２配線と、複数のメモリセルと、第３配線と、センスアンプと、第１スイッチ素子と、第１トランジスタと、を備える。前記第１ノードは、前記第１スイッチ素子より前記センスアンプ側に位置する。前記第２ノードは、前記第１スイッチ素子より前記メモリセル側に位置する。前記第１スイッチ素子がオン状態のとき、前記第１ノードと前記第２ノードとが接続される。前記第１スイッチ素子がオフ状態のとき、前記第１ノードと前記ゲート端子とが接続され、前記ゲート端子に供給された電圧に応じて前記第１ノードと前記第１電源線との間で電流が流れる。
【選択図】図１２Ａ
【解決手段】メモリシステムは、複数の第１配線と、複数の第２配線と、複数のメモリセルと、第３配線と、センスアンプと、第１スイッチ素子と、第１トランジスタと、を備える。前記第１ノードは、前記第１スイッチ素子より前記センスアンプ側に位置する。前記第２ノードは、前記第１スイッチ素子より前記メモリセル側に位置する。前記第１スイッチ素子がオン状態のとき、前記第１ノードと前記第２ノードとが接続される。前記第１スイッチ素子がオフ状態のとき、前記第１ノードと前記ゲート端子とが接続され、前記ゲート端子に供給された電圧に応じて前記第１ノードと前記第１電源線との間で電流が流れる。
【選択図】図１２Ａ
【特許請求の範囲】
【請求項1】
第１方向に延伸する複数の第１配線と、
前記第１方向と交差する第２方向に延伸する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線とが交差する位置において前記第１配線と前記第２配線との間に接続されるメモリセルと、
前記複数の第１配線の各々に接続可能な第３配線と、
前記第３配線に接続され、前記複数のメモリセルに対する読み出し動作を実行するセンスアンプと、
前記複数の第１配線と前記第３配線との間に設けられた第１スイッチ素子と、
第１端子が前記第１配線から前記第３配線までの配線上の第１ノードに接続され、第２端子が第１電源線に接続され、ゲート端子が前記第１配線から前記第３配線までの配線上の第２ノードに接続される第１トランジスタと、を備え、
前記第１ノードは、前記第１スイッチ素子より前記センスアンプ側に位置し、
前記第２ノードは、前記第１スイッチ素子より前記メモリセル側に位置し、
前記第１スイッチ素子がオン状態のとき、前記第１ノードと前記第２ノードとが接続され、
前記第１スイッチ素子がオフ状態のとき、前記第１ノードと前記ゲート端子とが接続され、前記ゲート端子に供給された電圧に応じて前記第１ノードと前記第１電源線との間で電流が流れる、メモリシステム。
前記第１方向と交差する第２方向に延伸する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線とが交差する位置において前記第１配線と前記第２配線との間に接続されるメモリセルと、
前記複数の第１配線の各々に接続可能な第３配線と、
前記第３配線に接続され、前記複数のメモリセルに対する読み出し動作を実行するセンスアンプと、
前記複数の第１配線と前記第３配線との間に設けられた第１スイッチ素子と、
第１端子が前記第１配線から前記第３配線までの配線上の第１ノードに接続され、第２端子が第１電源線に接続され、ゲート端子が前記第１配線から前記第３配線までの配線上の第２ノードに接続される第１トランジスタと、を備え、
前記第１ノードは、前記第１スイッチ素子より前記センスアンプ側に位置し、
前記第２ノードは、前記第１スイッチ素子より前記メモリセル側に位置し、
前記第１スイッチ素子がオン状態のとき、前記第１ノードと前記第２ノードとが接続され、
前記第１スイッチ素子がオフ状態のとき、前記第１ノードと前記ゲート端子とが接続され、前記ゲート端子に供給された電圧に応じて前記第１ノードと前記第１電源線との間で電流が流れる、メモリシステム。
【請求項2】
制御回路をさらに備え、
前記制御回路は、読み出し動作時に、読み出し動作の対象である前記メモリセルに接続された前記第１配線と前記ゲート端子とが接続され、前記第１スイッチ素子がオフ状態に制御されたときの前記第１ノードの電圧に基づいて前記メモリセルの状態を判断する、請求項１に記載のメモリシステム。
前記制御回路は、読み出し動作時に、読み出し動作の対象である前記メモリセルに接続された前記第１配線と前記ゲート端子とが接続され、前記第１スイッチ素子がオフ状態に制御されたときの前記第１ノードの電圧に基づいて前記メモリセルの状態を判断する、請求項１に記載のメモリシステム。
【請求項3】
前記制御回路は、
前記第１スイッチ素子をオン状態に制御して第１電圧を前記第１配線及び前記第３配線に供給し、
前記第１スイッチ素子をオフ状態に切り替え、
前記第３配線に、前記第１電圧よりも低い第２電圧を供給する、請求項２に記載のメモリシステム。
前記第１スイッチ素子をオン状態に制御して第１電圧を前記第１配線及び前記第３配線に供給し、
前記第１スイッチ素子をオフ状態に切り替え、
前記第３配線に、前記第１電圧よりも低い第２電圧を供給する、請求項２に記載のメモリシステム。
【請求項4】
前記第１電圧が供給される第２電源線と、
前記第２電源線と前記第３配線との間に設けられた第２スイッチ素子と、をさらに備える、請求項３に記載のメモリシステム。
前記第２電源線と前記第３配線との間に設けられた第２スイッチ素子と、をさらに備える、請求項３に記載のメモリシステム。
【請求項5】
前記第２電圧が供給される第３電源線と、
前記第３電源線と前記第３配線との間に設けられた第３スイッチ素子と、をさらに備える、請求項４に記載のメモリシステム。
前記第３電源線と前記第３配線との間に設けられた第３スイッチ素子と、をさらに備える、請求項４に記載のメモリシステム。
【請求項6】
前記第３配線に接続可能であり、前記第３配線に前記第２電圧を供給するリセット回路をさらに備える、請求項４に記載のメモリシステム。
【請求項7】
前記リセット回路は、ダイオード素子又はダイオード接続されたトランジスタを含み、前記第３配線に向かって電流を流す整流作用を備える、請求項６に記載のメモリシステム。
【請求項8】
前記センスアンプは、第１対象電圧が供給される第１センス端子と第２対象電圧が供給される第２センス端子とを備え、
前記制御回路は、前記第１対象電圧と前記第２対象電圧との差に基づいて、読み出し動作の対象である前記メモリセルの状態を判断する、請求項７に記載のメモリシステム。
前記制御回路は、前記第１対象電圧と前記第２対象電圧との差に基づいて、読み出し動作の対象である前記メモリセルの状態を判断する、請求項７に記載のメモリシステム。
【請求項9】
ゲート端子が前記第１センス端子に接続され、ソース端子及びドレイン端子の一方が前記第３配線に接続可能な第２トランジスタと、
前記第２トランジスタのソース端子及びドレイン端子の一方と前記第３配線との間の第４スイッチ素子と、
前記第２トランジスタのゲート端子と前記第４スイッチ素子との間の第５スイッチ素子と、をさらに備え、
前記制御回路は、
前記第１スイッチ素子及び前記第２スイッチ素子をオフ状態に制御し、前記第４スイッチ素子及び前記第５スイッチ素子をオン状態に制御して、前記第１センス端子及び前記第２トランジスタのゲート端子に前記第１対象電圧を供給し、
前記第１スイッチ素子、前記第２スイッチ素子、前記第４スイッチ素子、及び前記第５スイッチ素子をオフ状態に制御して、前記リセット回路から前記第３配線に前記第２電圧を供給し、
前記第１スイッチ素子、前記第２スイッチ素子、及び前記第５スイッチ素子をオフ状態に制御し、前記第４スイッチ素子をオン状態に制御して、前記第２センス端子に前記第２対象電圧を供給する、請求項８に記載のメモリシステム。
前記第２トランジスタのソース端子及びドレイン端子の一方と前記第３配線との間の第４スイッチ素子と、
前記第２トランジスタのゲート端子と前記第４スイッチ素子との間の第５スイッチ素子と、をさらに備え、
前記制御回路は、
前記第１スイッチ素子及び前記第２スイッチ素子をオフ状態に制御し、前記第４スイッチ素子及び前記第５スイッチ素子をオン状態に制御して、前記第１センス端子及び前記第２トランジスタのゲート端子に前記第１対象電圧を供給し、
前記第１スイッチ素子、前記第２スイッチ素子、前記第４スイッチ素子、及び前記第５スイッチ素子をオフ状態に制御して、前記リセット回路から前記第３配線に前記第２電圧を供給し、
前記第１スイッチ素子、前記第２スイッチ素子、及び前記第５スイッチ素子をオフ状態に制御し、前記第４スイッチ素子をオン状態に制御して、前記第２センス端子に前記第２対象電圧を供給する、請求項８に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は記憶装置を備えたメモリシステムに関する。
【背景技術】
【0002】
半導体基板上に抵抗変化型のメモリ素子等が集積化された記憶装置を備えたメモリシステムが提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０２９５８８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速の読み出し動作を行うことが可能なメモリシステムを提供する。
【課題を解決するための手段】
【0005】
一実施形態に係るメモリシステムは、第１方向に延伸する複数の第１配線と、前記第１方向と交差する第２方向に延伸する複数の第２配線と、前記複数の第１配線と前記複数の第２配線とが交差する位置において前記第１配線と前記第２配線との間に接続されるメモリセルと、前記複数の第１配線の各々に接続可能な第３配線と、前記第３配線に接続され、前記複数のメモリセルに対する読み出し動作を実行するセンスアンプと、前記複数の第１配線と前記第３配線との間に設けられた第１スイッチ素子と、第１端子が前記第１配線から前記第３配線までの配線上の第１ノードに接続され、第２端子が第１電源線に接続され、ゲート端子が前記第１配線から前記第３配線までの配線上の第２ノードに接続される第１トランジスタと、を備える。前記第１ノードは、前記第１スイッチ素子より前記センスアンプ側に位置する。前記第２ノードは、前記第１スイッチ素子より前記メモリセル側に位置する。前記第１スイッチ素子がオン状態のとき、前記第１ノードと前記第２ノードとが接続される。前記第１スイッチ素子がオフ状態のとき、前記第１ノードと前記ゲート端子とが接続され、前記ゲート端子に供給された電圧に応じて前記第１ノードと前記第１電源線との間で電流が流れる。
【図面の簡単な説明】
【0006】
【図1】一実施形態に係るメモリシステムの全体構成を示すブロック図である。
【図2】一実施形態に係るメモリセルの構成を模式的に示す斜視図である。
【図3】一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。
【図4】一実施形態に係るスイッチング素子の電気特性を示す図である。
【図5】一実施形態に係るメモリセルの読み出し動作時における電気特性を示す図である。
【図6】一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。
【図7】一実施形態に係るメモリシステムの読み出し動作の原理を説明するための回路図である。
【図8】一実施形態に係るメモリシステムの読み出し動作の原理を説明する図である。
【図9】一実施形態に係るメモリシステムの読み出し動作の原理を説明するための回路図である。
【図10】一実施形態に係るメモリシステムの読み出し動作の原理を説明する図である。
【図11】一実施形態に係るメモリシステムの読み出し動作の原理を説明する図である。
【図12A】一実施形態に係るメモリシステムの読み出し動作に係る回路図である。
【図12B】一実施形態に係るメモリシステムの読み出し動作に係る回路図である。
【図12C】一実施形態に係るメモリシステムの読み出し動作に係る回路図である。
【図12D】一実施形態に係るメモリシステムの読み出し動作に係る回路図である。
【図13】一実施形態に係るメモリシステムの読み出し動作に係るタイミングチャートである。
【図14】一実施形態に係るメモリシステムの読み出し動作に係る回路図である。
【図15A】一実施形態に係るメモリシステムの読み出し動作に係るタイミングチャートである。
【図15B】一実施形態に係るメモリシステムの読み出し動作に係るタイミングチャートである。
【図16】一実施形態に係るメモリシステムの読み出し動作に係る回路図である。
【図17】一実施形態に係るメモリシステムの読み出し動作に係るタイミングチャートである。
【図18A】一実施形態に係るメモリシステムの読み出し動作を説明する回路図である。
【図18B】一実施形態に係るメモリシステムの読み出し動作を説明する回路図である。
【図18C】一実施形態に係るメモリシステムの読み出し動作を説明する回路図である。
【図18D】一実施形態に係るメモリシステムの読み出し動作を説明する回路図である。
【図18E】一実施形態に係るメモリシステムの読み出し動作を説明する回路図である。
【発明を実施するための形態】
【0007】
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【0008】
本発明の各実施の形態において、可変抵抗素子１０１からスイッチング素子１０２に向かう方向を上又は上方という。逆に、スイッチング素子１０２から可変抵抗素子１０１に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、可変抵抗素子１０１とスイッチング素子１０２との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば可変抵抗素子１０１の上方のスイッチング素子１０２という表現は、上記のように可変抵抗素子１０１とスイッチング素子１０２との上下関係を説明しているに過ぎず、可変抵抗素子１０１とスイッチング素子１０２との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味する。ワード線ＷＬの上方のビット線ＢＬと表現する場合、平面視でワード線ＷＬとビット線ＢＬとが重ならない位置関係であってもよい。一方、ワード線ＷＬの鉛直上方のビット線ＢＬと表現する場合は、平面視でワード線ＷＬとビット線ＢＬとが重なる位置関係を意味する。
【0009】
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0010】
以下の説明において、「電圧」は２端子間の電位差を指すが、「電圧」が電圧ＶＳＳ又はグラウンド電圧を基準とした電位を指す場合もある。
【0011】
［１．第１実施形態］
図１～図１３を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステム１は、例えば、メモリセルＭＣが複数配列されたメモリセルアレイ１０と、当該メモリセルを制御する制御回路４０と、を含む。
図１～図１３を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステム１は、例えば、メモリセルＭＣが複数配列されたメモリセルアレイ１０と、当該メモリセルを制御する制御回路４０と、を含む。
【0012】
［１－１．メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。図１は、一実施形態に係るメモリシステムの全体構成を示すブロック図である。図１に示すように、メモリシステム１は、メモリセルアレイ１０、ワード線選択／駆動回路２０（WL Selector/Driver）、ビット線選択／駆動回路３０（BL Selector/Driver）、及び制御回路４０（Controller）を含む。
第１実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。図１は、一実施形態に係るメモリシステムの全体構成を示すブロック図である。図１に示すように、メモリシステム１は、メモリセルアレイ１０、ワード線選択／駆動回路２０（WL Selector/Driver）、ビット線選択／駆動回路３０（BL Selector/Driver）、及び制御回路４０（Controller）を含む。
【0013】
メモリセルアレイ１０には、複数のメモリセルＭＣ、複数のローカルワード線ＬＷＬ、及び複数のローカルビット線ＬＢＬが設けられている。各ローカルワード線ＬＷＬは、Ｄ１方向に延伸する。各ローカルビット線ＬＢＬは、Ｄ２方向に延伸する。各メモリセルＭＣは、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に設けられており、ローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに電気的に接続されている。メモリセルＭＣは２端子のメモリセルである。メモリセルＭＣの第１端子１１はローカルワード線ＬＷＬに接続されている。メモリセルＭＣの第２端子１２はローカルビット線ＬＢＬに接続されている。詳細は後述するが、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとは交差している。ローカルワード線ＬＷＬとローカルビット線ＬＢＬとが交差する位置にメモリセルＭＣが設けられている。
【0014】
図１では、Ｄ１方向とＤ２方向とが直交する構成が例示されている。ただし、Ｄ１方向とＤ２方向とは直角ではない角度で交差していてもよい。図１では、ローカルワード線ＬＷＬがＤ１方向に直線状に延伸した構成が例示されている。ただし、ローカルワード線ＬＷＬは直線状でなくてもよい。ローカルワード線ＬＷＬは、ローカルワード線ＬＷＬ全体を見た場合にＤ１方向に延伸していればよい。図１では、ローカルビット線ＬＢＬがＤ２方向に直線状に延伸した構成が例示されている。ただし、ローカルビット線ＬＢＬは直線状でなくてもよい。ローカルビット線ＬＢＬは、ローカルビット線ＬＢＬ全体を見た場合にＤ２方向に延伸していればよい。
【0015】
複数のローカルワード線ＬＷＬ及び複数のローカルビット線ＬＢＬからそれぞれ１つのローカルワード線ＬＷＬ及びローカルビット線ＬＢＬを選択することで、書き込み動作及び読み出し動作の対象であるメモリセルＭＣが指定される。具体的には、特定のローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに所定の電圧を印加することによって、メモリセルＭＣに所定の電流が流れる。当該メモリセルＭＣに所定の電流を流すことによって、メモリセルＭＣに対する書き込み動作及び読み出し動作が実行される。なお、以下の説明において、メモリセルＭＣに対する読み出し動作を「センス動作」又は「センスアンプ動作」と言い換えることができる。
【0016】
ワード線選択／駆動回路２０は、Ｄ１方向において、メモリセルアレイ１０と隣接する位置に設けられている。各ローカルワード線ＬＷＬはワード線選択／駆動回路２０に接続されている。
【0017】
ビット線選択／駆動回路３０は、Ｄ２方向において、メモリセルアレイ１０と隣接する位置に設けられている。各ローカルビット線ＬＢＬはビット線選択／駆動回路３０に接続されている。
【0018】
制御回路４０は、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に接続されている。制御回路４０は、判定回路５０（discrimination）及びセンスアンプ６０（SA）を含んでいる。制御回路４０は、グローバルワード線ＧＷＬを介してワード線選択／駆動回路２０に接続されており、グローバルビット線ＧＢＬを介してビット線選択／駆動回路３０に接続されている。より具体的に、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬはセンスアンプ６０に接続されている。詳細は後述するが、センスアンプ６０はメモリセルＭＣに対する読み出し動作を実行する。
【0019】
制御回路４０は、コマンドに応じて書き込み動作及び読み出し動作を実行する。制御回路４０は、書き込み動作及び読み出し動作において指定されたアドレスに応じて、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に制御信号を供給する。当該制御信号に応じて、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０は、それぞれ指定されたアドレスに対応するローカルワード線ＬＷＬ及びローカルビット線ＬＢＬを選択する。ワード線選択／駆動回路２０及びビット線選択／駆動回路３０は、選択されたローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに、それぞれ書き込み電圧又は読み出し電圧を印加する。
【0020】
本実施形態では、それぞれ１本のグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬが制御回路４０に接続された構成を例示したが、この構成に限定されない。例えば、それぞれ複数のグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬが制御回路４０に接続されていてもよい。当該複数のグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬは、それぞれ異なるメモリセルアレイ１０に接続されていてもよい。
【0021】
グローバルワード線ＧＷＬは複数のローカルワード線ＬＷＬに接続可能である。グローバルビット線ＧＢＬは複数のローカルビット線ＬＢＬに接続可能である。
【0022】
判定回路５０は、読み出し動作によって得られたメモリセルＭＣの電圧（読み出し電圧）に基づいて、メモリセルＭＣに記憶されたデータ値を判定する。詳細は後述するが、メモリセルＭＣは、可変抵抗素子１０１を含み、当該可変抵抗素子１０１の抵抗状態（低抵抗状態又は高抵抗状態）に依存する２値のデータを記憶する。判定回路５０によって当該可変抵抗素子１０１の抵抗状態が判定されることで、メモリセルＭＣに記憶されたデータの判定が行われる。
【0023】
［１－２．メモリセルアレイ１０の構成］
図２は、一実施形態に係るメモリセルの構成を模式的に示す斜視図である。図２に示すように、メモリセルＭＣはローカルワード線ＬＷＬの上方（Ｄ３方向）に設けられている。ローカルビット線ＬＢＬはメモリセルＭＣの上方（Ｄ３方向）に設けられている。換言すると、メモリセルＭＣは、互いに異なる層に設けられたローカルワード線ＬＷＬとローカルビット線ＬＢＬとが交差する領域において、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に設けられている。
図２は、一実施形態に係るメモリセルの構成を模式的に示す斜視図である。図２に示すように、メモリセルＭＣはローカルワード線ＬＷＬの上方（Ｄ３方向）に設けられている。ローカルビット線ＬＢＬはメモリセルＭＣの上方（Ｄ３方向）に設けられている。換言すると、メモリセルＭＣは、互いに異なる層に設けられたローカルワード線ＬＷＬとローカルビット線ＬＢＬとが交差する領域において、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に設けられている。
【0024】
メモリセルＭＣは、可変抵抗素子１０１及びスイッチング素子１０２を含む。可変抵抗素子１０１及びスイッチング素子１０２は、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間で直列に接続されている。ローカルワード線ＬＷＬ側に可変抵抗素子１０１が設けられており、ローカルビット線ＬＢＬ側にスイッチング素子１０２が設けられている。
【0025】
可変抵抗素子１０１は、低抵抗状態又は高抵抗状態に切り替え可能な不揮発性のメモリ素子である。可変抵抗素子１０１の低抵抗状態を「第１低抵抗状態」という場合がある。可変抵抗素子１０１の高抵抗状態を「第１高抵抗状態」という場合がある。本実施形態では、可変抵抗素子１０１として、磁気トンネル接合（ＭＴＪ）を含む磁気抵抗効果素子が用いられた構成について説明する。以降、磁気抵抗効果素子をＭＴＪ素子と称する場合がある。ＭＴＪ素子は、絶縁層を介して隣接する２つの磁性層の各々の磁化方向の関係（平行又は非平行）によって、絶縁層におけるトンネル効果による抵抗（トンネル抵抗）が変化するメモリ素子である。即ち、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、ＭＴＪ素子は複数の抵抗状態（抵抗値）を含む。
【0026】
スイッチング素子１０２は、２端子の素子である。スイッチング素子は、２つの端子に印加される電圧に応じて低抵抗状態又は高抵抗状態に切り替えられる。スイッチング素子１０２の低抵抗状態を「第２低抵抗状態」という場合がある。スイッチング素子１０２の高抵抗状態を「第２高抵抗状態」という場合がある。第２低抵抗状態の抵抗は、上記の可変抵抗素子１０１の第１低抵抗状態の抵抗より低い。第２高抵抗状態の抵抗は、上記の可変抵抗素子１０１の第１高抵抗状態の抵抗より高い。つまり、スイッチング素子１０２が第２高抵抗状態である場合、メモリセルＭＣの抵抗は、ほぼスイッチング素子１０２の抵抗によって決定される。一方、スイッチング素子１０２が第２低抵抗状態である場合、メモリセルＭＣの抵抗は、ほぼ可変抵抗素子１０１の抵抗によって決定される。
【0027】
図２の構成とは異なり、ローカルビット線ＬＢＬ側に可変抵抗素子１０１が設けられてもよい。ローカルワード線ＬＷＬ側にスイッチング素子１０２が設けられていてもよい。ローカルワード線ＬＷＬがスイッチング素子１０２の上方（Ｄ３方向）に設けられてもよい。ローカルビット線ＬＢＬが可変抵抗素子１０１の下方（Ｄ３方向の逆方向）に設けられてもよい。ローカルワード線ＬＷＬと可変抵抗素子１０１との間に他の部材が設けられていてもよい。同様に、ローカルビット線ＬＢＬとスイッチング素子１０２との間に他の部材が設けられていてもよい。
【0028】
本実施形態では、可変抵抗素子１０１として、ＭＴＪ素子が用いられた構成が説明されるが、可変抵抗素子１０１として、ＭＴＪ素子以外の可変抵抗素子が用いられてもよい。例えば、可変抵抗素子１０１として、抵抗変化型メモリ素子（ＲｅＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、有機メモリ、及び相変化メモリ素子（ＰＲＡＭ）が用いられてもよい。
【0029】
［１－３．ＭＴＪ素子の構成］
図３は、一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。図３に示すように、可変抵抗素子１０１として用いられるＭＴＪ素子は、記憶層１０１ａ、参照層１０１ｂ、及びトンネルバリア層１０１ｃを含む。記憶層１０１ａは第１の磁性を備えた強磁性層である。参照層１０１ｂは第２の磁性を備えた強磁性層である。トンネルバリア層１０１ｃは非磁性層である。記憶層１０１ａの磁化方向は可変である。参照層１０１ｂの磁化方向は固定されている。記憶層１０１ａに供給された書き込み電流によって、記憶層１０１ａの磁化方向が変化する。書き込み電流の方向によって、記憶層１０１ａの磁化方向が決定される。一方、参照層１０１ｂに書き込み電流が供給されても参照層１０１ｂの磁化方向は変化しない。トンネルバリア層１０１ｃは絶縁層である。「磁化方向は可変である」という表現は、書き込み電流が供給される前（書き込み前）と書き込み電流が供給された後（書き込み後）とで磁化方向が変化可能であることを意味する。「磁化方向は固定されている」とは、書き込み電流が供給される前（書き込み前）と書き込み電流が供給された後（書き込み後）とで磁化方向が変化しないことを意味する。
図３は、一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。図３に示すように、可変抵抗素子１０１として用いられるＭＴＪ素子は、記憶層１０１ａ、参照層１０１ｂ、及びトンネルバリア層１０１ｃを含む。記憶層１０１ａは第１の磁性を備えた強磁性層である。参照層１０１ｂは第２の磁性を備えた強磁性層である。トンネルバリア層１０１ｃは非磁性層である。記憶層１０１ａの磁化方向は可変である。参照層１０１ｂの磁化方向は固定されている。記憶層１０１ａに供給された書き込み電流によって、記憶層１０１ａの磁化方向が変化する。書き込み電流の方向によって、記憶層１０１ａの磁化方向が決定される。一方、参照層１０１ｂに書き込み電流が供給されても参照層１０１ｂの磁化方向は変化しない。トンネルバリア層１０１ｃは絶縁層である。「磁化方向は可変である」という表現は、書き込み電流が供給される前（書き込み前）と書き込み電流が供給された後（書き込み後）とで磁化方向が変化可能であることを意味する。「磁化方向は固定されている」とは、書き込み電流が供給される前（書き込み前）と書き込み電流が供給された後（書き込み後）とで磁化方向が変化しないことを意味する。
【0030】
記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して平行である場合（磁化方向が同じ向きである場合）、ＭＴＪ素子は低抵抗状態である。記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して反平行である場合（磁化方向が反対向きである場合）、ＭＴＪ素子は高抵抗状態である。このように、記憶層１０１ａの磁化方向によって抵抗状態（低抵抗状態又は高抵抗状態）が制御されるため、ＭＴＪ素子は、当該抵抗状態に基づいて異なる２値データを記憶することができる。
【0031】
図３には、可変抵抗素子１０１として、記憶層１０１ａが参照層１０１ｂの下方に設けられたボトムフリー型のＭＴＪ素子が用いられた構成が例示されているが、この構成に限定されない。可変抵抗素子１０１として、記憶層１０１ａが参照層１０１ｂの上方に設けられたトップフリー型のＭＴＪ素子が用いられてもよい。ＭＴＪ素子が、参照層１０１ｂから記憶層１０１ａに印加される磁界をキャンセルするシフトキャンセリング層をさらに含んでいてもよい。
【0032】
［１－４．スイッチング素子の電気特性］
図４は、一実施形態に係る２端子型のスイッチング素子の電気特性を示す図である。図４に示すように、スイッチング素子１０２は、２端子間に印加される電圧が増加して第１の電圧Ｖ１に達すると、高抵抗状態１１１から低抵抗状態１１２に切り替えられる。スイッチング素子１０２は、スイッチング素子１０２が低抵抗状態１１２に切り替えられると、２端子間の電圧が第１の電圧Ｖ１よりも低い第２の電圧Ｖ２に移行し、電流が急激に増加する、という特性を有する。さらに、スイッチング素子１０２は、２端子間に印加される電圧が減少して第２の電圧Ｖ２に達すると、低抵抗状態１１２から高抵抗状態１１１に切り替えられる、という特性を有する。すなわち、スイッチング素子１０２は、高抵抗状態１１１から低抵抗状態１１２に切り替えられるときには電圧Ｖ１と電圧Ｖ２との間の負性抵抗領域をたどる（矢印ＲＲ１）が、低抵抗状態１１２から高抵抗状態１１１に切り替えられるときには負性抵抗領域をたどらずに高抵抗状態１１１に移行する（矢印ＲＲ２）。スイッチング素子１０２は、双方向（正方向及び負方向）で互いに対称的な電気特性を有している。
図４は、一実施形態に係る２端子型のスイッチング素子の電気特性を示す図である。図４に示すように、スイッチング素子１０２は、２端子間に印加される電圧が増加して第１の電圧Ｖ１に達すると、高抵抗状態１１１から低抵抗状態１１２に切り替えられる。スイッチング素子１０２は、スイッチング素子１０２が低抵抗状態１１２に切り替えられると、２端子間の電圧が第１の電圧Ｖ１よりも低い第２の電圧Ｖ２に移行し、電流が急激に増加する、という特性を有する。さらに、スイッチング素子１０２は、２端子間に印加される電圧が減少して第２の電圧Ｖ２に達すると、低抵抗状態１１２から高抵抗状態１１１に切り替えられる、という特性を有する。すなわち、スイッチング素子１０２は、高抵抗状態１１１から低抵抗状態１１２に切り替えられるときには電圧Ｖ１と電圧Ｖ２との間の負性抵抗領域をたどる（矢印ＲＲ１）が、低抵抗状態１１２から高抵抗状態１１１に切り替えられるときには負性抵抗領域をたどらずに高抵抗状態１１１に移行する（矢印ＲＲ２）。スイッチング素子１０２は、双方向（正方向及び負方向）で互いに対称的な電気特性を有している。
【0033】
本実施形態のスイッチング素子１０２は、一例として、上述するように電圧Ｖ１で抵抗値が急激に下がり、それに伴い印加電圧は急減に下がり、電流は増加（スナップバック）する、という特性を有する。本実施形態のスイッチング素子１０２は、２端子型のスイッチング素子である。このような特性を有するスイッチング素子に使用する材料組成は、メモリセルの特性に応じて、適宜選択される。
【0034】
ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に所定の電圧が印加されてスイッチング素子１０２が低抵抗状態に切り替えられることで、可変抵抗素子１０１に対する書き込み動作及び読み出し動作を行うことが可能となる。
【0035】
［１－５．メモリセルＭＣの電気特性］
図５は、選択されたメモリセルＭＣの読み出し動作時における電気特性を模式的に示した図である。図５において、横軸は選択されたメモリセルＭＣの２端子間の電圧（ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に印加されている電圧）を示しており、縦軸は選択されたメモリセルＭＣに流れる電流を示している。特性（Ｌ）は、可変抵抗素子１０１が低抵抗状態であるときの特性である。特性（Ｈ）は、可変抵抗素子１０１が高抵抗状態であるときの特性である。
図５は、選択されたメモリセルＭＣの読み出し動作時における電気特性を模式的に示した図である。図５において、横軸は選択されたメモリセルＭＣの２端子間の電圧（ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に印加されている電圧）を示しており、縦軸は選択されたメモリセルＭＣに流れる電流を示している。特性（Ｌ）は、可変抵抗素子１０１が低抵抗状態であるときの特性である。特性（Ｈ）は、可変抵抗素子１０１が高抵抗状態であるときの特性である。
【0036】
上記のように、高抵抗状態のスイッチング素子１０２の抵抗は、高抵抗状態の可変抵抗素子１０１の抵抗よりも高い。この場合、メモリセルＭＣの抵抗は、ほぼスイッチング素子１０２の抵抗によって決定される。したがって、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられる前のメモリセルＭＣの電気特性（特性部分（ａ）に対応）は、可変抵抗素子１０１が低抵抗状態である場合であっても高抵抗状態である場合であっても、実質的に差はない。つまり、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられるときにメモリセルＭＣの２端子間に印加されている電圧（閾電圧Ｖｔｈ）は、スイッチング素子１０２が低抵抗状態である場合であっても高抵抗状態である場合であっても、実質的に差はない。
【0037】
一方、低抵抗状態のスイッチング素子１０２の抵抗は、低抵抗状態の可変抵抗素子１０１の抵抗よりも低いので、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられた後は、メモリセルＭＣの抵抗はほぼ可変抵抗素子１０１の抵抗によって決定される。したがって、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられた後のメモリセルＭＣの電気特性（特性部分（ｂ）に対応）において、可変抵抗素子１０１が低抵抗状態である場合の電気特性は、可変抵抗素子１０１が高抵抗状態である場合の電気特性と異なる。具体的には、特性部分（ｂ）における電圧－電流の勾配について、可変抵抗素子１０１が高抵抗状態である場合の勾配は可変抵抗素子１０１が低抵抗状態である場合の勾配よりも小さい。
【0038】
図５に示すように、読み出し動作における読み出し電流Ｉｒｅａｄに対して、可変抵抗素子１０１が低抵抗状態である場合の読み出し電圧はＶｒｅａｄＬであり、可変抵抗素子１０１が高抵抗状態である場合の読み出し電圧はＶｒｅａｄＨである。読み出し電圧ＶｒｅａｄＬは、読み出し電圧ＶｒｅａｄＨより小さい。読み出し電圧ＶｒｅａｄＬと読み出し電圧ＶｒｅａｄＨとの差に基づいて、可変抵抗素子１０１の抵抗状態（低抵抗状態又は高抵抗状態）を判定することが可能である。
【0039】
図５において、ホールド電流Ｉｈｏｌｄは、スイッチング素子１０２が低抵抗状態から高抵抗状態に切り替えられるときにメモリセルＭＣに流れる電流である。ホールド電圧Ｖｈｏｌｄは、メモリセルＭＣにホールド電流Ｉｈｏｌｄが流れるときにメモリセルＭＣの２端子間に印加される電圧である。可変抵抗素子１０１が低抵抗状態の場合におけるホールド電圧がＶｈｏｌｄＬである。可変抵抗素子１０１が高抵抗状態の場合におけるホールド電圧がＶｈｏｌｄＨである。ホールド電圧ＶｈｏｌｄＬ及びＶｈｏｌｄＨを特に区別しない場合、これらは単にホールド電圧Ｖｈｏｌｄと記載される。
【0040】
［１－６．判定回路の機能構成］
図６は、一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。図６に示すように、判定回路５０は、電圧保持部５１（Voltage Maintaining）、電圧差取得部５２（Voltage Difference Obtaining）、比較部５３（Comparison）、及び決定部５４（Decision）を含む。
図６は、一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。図６に示すように、判定回路５０は、電圧保持部５１（Voltage Maintaining）、電圧差取得部５２（Voltage Difference Obtaining）、比較部５３（Comparison）、及び決定部５４（Decision）を含む。
【0041】
電圧保持部５１は、メモリセルＭＣの読み出し動作によって得られた読み出し電圧（ＶｒｅａｄＬ又はＶｒｅａｄＨ）を判定対象電圧として保持する。このように、メモリセルＭＣに記憶されたデータの読み出し動作を「第１読み出し動作」という場合がある。判定対象電圧を「第１対象電圧」という場合がある。
【0042】
さらに、電圧保持部５１は、当該判定対象電圧についてデータ判定を行うための参照電圧を保持する。参照電圧は、上記の第１読み出し動作の後に行われる第２読み出し動作によって取得される。参照電圧を「第２対象電圧」という場合がある。上記の第１読み出し動作の後に可変抵抗素子１０１への書き込み動作が行われる。可変抵抗素子１０１が低抵抗状態又は高抵抗状態に切り替えられた後に第２読み出し動作が行われる。第１読み出し動作が行われるときの可変抵抗素子１０１の抵抗状態を「判定対象抵抗状態」といい、第２読み出し動作が行われるときの可変抵抗素子１０１の抵抗状態を「参照抵抗状態」という場合がある。
【0043】
電圧差取得部５２は、電圧保持部５１によって保持されている判定対象電圧と参照電圧との間の電圧差を取得する。
【0044】
比較部５３は、電圧差取得部５２によって取得された電圧差と基準電圧差とを比較する。基準電圧差は、例えば、可変抵抗素子１０１が低抵抗状態である場合の読み出し電圧ＶｒｅａｄＬと、可変抵抗素子１０１が高抵抗状態である場合の読み出し電圧ＶｒｅａｄＨとの電圧差に１／２を乗じた値である。
【0045】
決定部５４は、比較部５３によって取得された比較結果に基づいて、可変抵抗素子１０１の抵抗状態を判定する。具体的には、判定対象電圧と参照電圧との電圧差が基準電圧差よりも小さい場合、可変抵抗素子１０１の判定対象抵抗状態が参照抵抗状態と同じ抵抗状態であると判定される。判定対象電圧と参照電圧との電圧差が基準電圧差よりも大きい場合、可変抵抗素子１０１の判定対象抵抗状態が参照抵抗状態と異なる抵抗状態であると判定される。
【0046】
［１－７．読み出し動作の原理］
図７～図１１を用いて、メモリシステムの読み出し動作の原理について説明する。図７及び図８は、上記の第１読み出し動作について説明する図である。図９及び図１０は、上記の第２読み出し動作について説明する図である。図７及び図９は、それぞれの読み出し動作における回路図を示す。図８及び図１０は、それぞれの読み出し動作においてノードＮ１に供給される電圧を示す図である。なお、上記の読み出し動作を「センス動作」又は「センスアンプ動作」ということができる。
図７～図１１を用いて、メモリシステムの読み出し動作の原理について説明する。図７及び図８は、上記の第１読み出し動作について説明する図である。図９及び図１０は、上記の第２読み出し動作について説明する図である。図７及び図９は、それぞれの読み出し動作における回路図を示す。図８及び図１０は、それぞれの読み出し動作においてノードＮ１に供給される電圧を示す図である。なお、上記の読み出し動作を「センス動作」又は「センスアンプ動作」ということができる。
【0047】
図７及び図９に示す構成では、メモリセルＭＣはローカルビット線ＬＢＬとローカルワード線ＬＷＬとの間に設けられている。ローカルビット線ＬＢＬには、スイッチ素子ＳＷ０を介して接地電位が供給されている。スイッチ素子ＳＷ０がオン状態の場合、ローカルビット線ＬＢＬには接地電位が供給され、スイッチ素子ＳＷ０がオフ状態の場合、ローカルビット線ＬＢＬには電圧Ｖｕｓｅｌが供給される。例えば、電圧Ｖｕｓｅｌは閾電圧Ｖｔｈの半分程度の電圧である。ローカルワード線ＬＷＬとグローバルワード線ＧＷＬとの間にスイッチ素子ＳＷ１が設けられている。グローバルワード線ＧＷＬとデータＸ方向配線ＤＸＬとの間にスイッチ素子ＳＷ２が設けられている。データＸ方向配線ＤＸＬとトランジスタＴｒ１のゲート端子との間にスイッチ素子ＳＷ３が設けられている。トランジスタＴｒ１はＮＭＯＳ型トランジスタ（以下、「ＮＭＯＳ」という。）である。
【0048】
トランジスタＴｒ１の第１端子は接地電位が供給される電源線ＧＮＤに接続されている。トランジスタＴｒ１の第２端子はノードＮ１に接続されている。電源線ＶＤＤとノードＮ１との間にトランジスタＴｒ２が設けられている。トランジスタＴｒ２はＰＭＯＳ型トランジスタ（以下、「ＰＭＯＳ」という。）である。トランジスタＴｒ２の第１端子は電源線ＶＤＤに接続されている。トランジスタＴｒ２の第２端子はノードＮ１に接続されている。トランジスタＴｒ２のゲート端子はノードＮ２に接続されている。ノードＮ１とノードＮ２との間にスイッチ素子ＳＷ４が設けられている。つまり、トランジスタＴｒ２のゲート端子は、スイッチ素子ＳＷ４を介してトランジスタＴｒ２の第２端子に接続される。
【0049】
センスアンプＡｍｐは端子Ａ１及び端子Ａ２を備える。ノードＮ２は端子Ａ１に接続されている。ノードＮ２に容量素子Ｃ１が接続されている。容量素子Ｃ１は、ノードＮ２の電圧を保持する。ノードＮ１と端子Ａ２との間にスイッチ素子ＳＷ５が設けられている。スイッチ素子ＳＷ５と端子Ａ２との間のノードＮ３に容量素子Ｃ２が接続されている。容量素子Ｃ２は、ノードＮ３の電圧を保持する。
【0050】
データＸ方向配線ＤＸＬと電源線Ｖｈｈとの間にスイッチ素子ＳＷ６及びトランジスタＴｒ３が直列に接続されている。電源線Ｖｈｈを「第２電源線」という場合がある。スイッチ素子ＳＷ６を「第２スイッチ素子」という場合がある。電源線Ｖｈｈには、ローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及びデータＸ方向配線ＤＸＬに対してプリチャージするための高電圧が供給される。電源線Ｖｈｈに供給される電圧を「第１電圧Ｖｐｒｃ」という場合がある。例えば、第１電圧Ｖｐｒｃは、メモリセルＭＣのスイッチング素子１０２の閾電圧Ｖｔｈに基づいて決定される。具体的には、第１電圧Ｖｐｒｃは、[Ｖｔｈ＋５σ×Ｖｔｈ]であり、電圧Ｖｕｓｅｌの２倍程度の電圧である。もちろん、第１電圧Ｖｐｒｃは、上記の値に限定されない。スイッチ素子ＳＷ１～ＳＷ６は、オン状態とオフ状態とを切り替えることができればよく、ＮＭＯＳ又はＰＭＯＳが用いられる。
【0051】
図７に示すように、第１読み出し動作では、スイッチ素子ＳＷ１～ＳＷ３がオン状態に制御され、読み出し動作の対象のメモリセルＭＣに接続されたローカルワード線ＬＷＬがトランジスタＴｒ１のゲート端子に接続される。スイッチ素子ＳＷ４がオン状態に制御され、トランジスタＴｒ２のゲート端子と第２端子とが接続される。つまり、スイッチ素子ＳＷ４がオン状態のとき、トランジスタＴｒ２はダイオード接続された状態に制御される。トランジスタＴｒ１のゲート端子には、メモリセルＭＣの抵抗状態に起因した電圧が供給される。つまり、メモリセルＭＣの抵抗状態によってトランジスタＴｒ１に流れる電流量が決定される。その結果、ノードＮ１の電圧は、メモリセルＭＣの抵抗状態に依存する。つまり、容量素子Ｃ１には、メモリセルＭＣの抵抗状態に基づくサンプル電圧Ｖｓｍｐｌが保持される。
【0052】
図８を用いて、図７の状態においてノードＮ１に供給される電圧を説明する。図８に示すグラフはトランジスタＴｒ１、Ｔｒ２のＩｄ－Ｖｄ特性である。特性２０１は、メモリセルＭＣ（可変抵抗素子１０１）が低抵抗状態“Ｐ”である場合のトランジスタＴｒ１の特性である。特性２０２は、メモリセルＭＣが高抵抗状態“ＡＰ”である場合のトランジスタＴｒ１の特性である。特性２０３は、上記のようにダイオード接続されたトランジスタＴｒ２の特性である。
【0053】
メモリセルＭＣが低抵抗状態“Ｐ”である場合、ノードＮ１に供給される電圧は、特性２０１と特性２０３との交点Ｐ１に基づいて、Ｖｓｍｐｌ（Ｐ）に決定される。メモリセルＭＣが高抵抗状態“ＡＰ”である場合、ノードＮ１に供給される電圧は、特性２０２と特性２０３との交点Ｐ２に基づいて、Ｖｓｍｐｌ（ＡＰ）に決定される。図８に示すように、ダイオード接続されたトランジスタＴｒ２において、電流Ｉｄは電圧Ｖｄの変化に対して急峻に立ち上がる。その結果、図７に示す状態では、メモリセルＭＣの抵抗状態が異なる場合であっても、ノードＮ１の差（Ｖｓｍｐｌ（Ｐ）－Ｖｓｍｐｌ（ＡＰ））は小さい。
【0054】
上記の第１読み出し動作の後に、読み出し動作の対象のメモリセルＭＣに対して、低抵抗状態“Ｐ”又は高抵抗状態“ＡＰ”への書き込み動作が実行される。書き込み動作が実行される場合、スイッチ素子ＳＷ３及びＳＷ６はオフ状態に制御され、スイッチ素子ＳＷ１及びＳＷ２はオン状態に制御され、データＸ方向配線ＤＸＬには電源線Ｖｈｈから、書き込み動作に必要な電圧が供給される。当該書き込み動作の後に、以下の第２読み出し動作が実行される。以下の説明では、上記の書き込み動作として、低抵抗状態“Ｐ”への書き込み動作が実行された場合について説明する。
【0055】
図９に示すように、第２読み出し動作では、スイッチ素子ＳＷ１～ＳＷ３がオン状態に制御され、読み出し動作の対象のメモリセルＭＣに接続されたローカルワード線ＬＷＬがトランジスタＴｒ１のゲート端子に接続される。スイッチ素子ＳＷ４がオフ状態に制御され、第２トランジスタＴｒ２のダイオード接続が解除される。容量素子Ｃ１にはサンプル電圧Ｖｓｍｐｌが保持されているので、トランジスタＴｒ２は、そのゲート端子がサンプル電圧Ｖｓｍｐｌによって制御された状態のＩｄ－Ｖｄ特性を示す。トランジスタＴｒ１のゲート端子には、低抵抗状態“Ｐ”への書き込み動作が実行された後のメモリセルＭＣの抵抗状態に起因した電圧が供給される。上記のトランジスタＴｒ１とＴｒ２の関係に基づいて、ノードＮ１の電圧及び容量素子Ｃ２に保持される電圧が評価用電圧Ｖｅｖａｌに決定される。
【0056】
【0057】
図１０を用いて、図９の状態においてノードＮ１に供給される電圧を説明する。図１０に示すグラフは、図８と同様、トランジスタＴｒ１、Ｔｒ２のＩｄ－Ｖｄ特性である。特性２１１は、低抵抗状態“Ｐ”への書き込み動作が実行されたメモリセルＭＣを介してゲート端子に電圧が供給されたトランジスタＴｒ１の特性である。参考のために点線で示された特性２１２は、上記の書き込み動作で高抵抗状態“ＡＰ”への書き込み動作が実行された場合のトランジスタＴｒ１の特性である。特性２２１は、第１読み出し動作によって容量素子Ｃ１にサンプル電圧Ｖｓｍｐｌ（Ｐ）が保持された場合のトランジスタＴｒ２の特性である。よって、特性２２１は交点Ｐ１を通る曲線である。特性２２２は、第１読み出し動作によって容量素子Ｃ１にサンプル電圧Ｖｓｍｐｌ（ＡＰ）が保持された場合のトランジスタＴｒ２の特性である。よって、特性２２２は交点Ｐ２を通る曲線である。
【0058】
上記のように、第１読み出し動作の際にメモリセルＭＣが低抵抗状態“Ｐ”だった場合、第２読み出し動作時のノードＮ１に供給される電圧は、特性２１１と特性２２１との交点Ｐ１に基づいて、電圧Ｖｅｖａｌ（Ｐ）に決定される。第１読み出し動作の際にメモリセルＭＣが低抵抗状態“ＡＰ”だった場合、第２読み出し動作時のノードＮ１に供給される電圧は、特性２１１と特性２２２との交点Ｐ３に基づいて、電圧Ｖｅｖａｌ（ＡＰ）に決定される。
【0059】
図１１は、各動作におけるノードＮ１の変動を示すグラフである。図１１に示すグラフの横軸は時間であり、縦軸はノードＮ１に供給される電圧である。当該グラフの横軸は、第１読み出し動作（１ｓｔ ＲＤ）、低抵抗状態“Ｐ”への書き込み動作（ＲＷＴ（Ｐ））、及び第２読み出し動作（２ｎｄ ＲＤ）に区分されている。
【0060】
第１読み出し動作の期間では、図７に示すようにトランジスタＴｒ２がダイオード接続されているため、図８に示すように、メモリセルＭＣの抵抗状態が低抵抗状態“Ｐ”であっても高抵抗状態“ＡＰ”であっても、ノードＮ１に供給される電圧（Ｖｓｍｐｌ（Ｐ）とＶｓｍｐｌ（ＡＰ））に大差はない。書き込み動作の期間でも、ノードＮ１に供給される電圧は上記と同様である。第２読み出し動作の期間では、図９に示すようにトランジスタＴｒ２のダイオード接続が解除されるため、図１０に示すように、電圧Ｖｅｖａｌ（Ｐ）に比べて電圧Ｖｅｖａｌ（ＡＰ）は高い。
【0061】
上記のように、第２読み出し動作によって得られるノードＮ１の電圧を評価することで、第１読み出し動作が実行されたときのメモリセルＭＣの抵抗状態を判定することができる。換言すると、第１読み出し動作によって得られた第１対象電圧と、第２読み出し動作によって得られた第２対象電圧との差に基づいて、読み出し動作の対象であるメモリセルＭＣの状態を判断することができる。図７及び図９に示すように、第１対象電圧はセンスアンプＡｍｐの端子Ａ１に供給され、第２対象電圧は端子Ａ２に供給される。端子Ａ１を「第１センス端子」という場合がある。端子Ａ２を「第２センス端子」という場合がある。
【0062】
［１－８．読み出し動作に係る回路構成］
図１２Ａは、一実施形態に係るメモリシステムの読み出し動作に係る回路図である。図７及び図９に示す回路図と類似するが、図７、９のトランジスタＴｒ１の代わりにトランジスタＴｒ４が設けられている点において、図７及び図９に示す回路図と相違する。
図１２Ａは、一実施形態に係るメモリシステムの読み出し動作に係る回路図である。図７及び図９に示す回路図と類似するが、図７、９のトランジスタＴｒ１の代わりにトランジスタＴｒ４が設けられている点において、図７及び図９に示す回路図と相違する。
【0063】
トランジスタＴｒ４を「第１トランジスタ」という場合がある。ローカルワード線ＬＷＬを「第１配線」という場合がある。ローカルビット線ＬＢＬを「第２配線」という場合がある。データＸ方向配線ＤＸＬを「第３配線」という場合がある。スイッチ素子ＳＷ２を「第１スイッチ素子」という場合がある。本実施形態では、スイッチ素子ＳＷ２がグローバルワード線ＧＷＬとデータＸ方向配線ＤＸＬとの間に設けられた構成を例示したが、この構成に限定されない。例えば、スイッチ素子ＳＷ２は、ローカルワード線ＬＷＬとグローバルワード線ＧＷＬとの間に設けられてもよい。つまり、スイッチ素子ＳＷ２（第１スイッチ素子）は、ローカルワード線ＬＷＬ（第１配線）とデータＸ方向配線ＤＸＬ（第３配線）との間に設けられている、ということができる。
【0064】
図１２Ａに示すように、トランジスタＴｒ４の第１端子は、スイッチ素子ＳＷ２とＳＷ３との間においてデータＸ方向配線ＤＸＬに接続されている。トランジスタＴｒ４の第２端子は、スイッチ素子ＳＷ８を介して電源線ＧＮＤに接続されている。トランジスタＴｒ４のゲート端子は、スイッチ素子ＳＷ７を介してグローバルワード線ＧＷＬに接続されている。トランジスタＴｒ４はＮＭＯＳである。トランジスタＴｒ４は、図７、９のトランジスタＴｒ１と同様に、ノードＮ１に供給される電圧を決定するためのトランジスタとして用いられる。つまり、トランジスタＴｒ４の特性は、図８の特性２０１、２０２、図１０の２１１、２１２と同様の特性を示す。
【0065】
本実施形態では、トランジスタＴｒ４の第１端子がデータＸ方向配線ＤＸＬに接続され、そのゲート端子がグローバルワード線ＧＷＬに接続可能な構成を例示したが、この構成に限定されない。例えば、トランジスタＴｒ４の第１端子がグローバルワード線ＧＷＬに接続され、そのゲート端子がローカルワード線ＬＷＬに接続可能な構成であってもよい。又は、トランジスタＴｒ４の第１端子がデータＸ方向配線ＤＸＬに接続され、そのゲート端子がローカルワード線ＬＷＬに接続可能な構成であってもよい。ローカルワード線ＬＷＬ（第１配線）からデータＸ方向配線ＤＸＬ（第３配線）までの配線上に位置するノードをノードＮＸ及びノードＮＹと規定すると、トランジスタＴｒ４の第１端子がノードＮＸに接続され、そのゲート端子がノードＮＹに接続されている、ということができる。スイッチ素子ＳＷ２は、ノードＮＸとノードＮＹとの間に設けられている。ノードＮＸを「第１ノード」という場合がある。ノードＮＹを「第２ノード」という場合がある。ノードＮＸはスイッチ素子ＳＷ２（第１スイッチ素子）よりセンスアンプ６０側に位置している。ノードＮＹはスイッチ素子ＳＷ２よりメモリセルＭＣ側に位置している。
【0066】
［１－９．読み出し動作］
図１２Ａ～図１２Ｄ及び図１３を用いて、本実施形態に係るメモリシステムの読み出し動作について説明する。図１２Ａ～図１２Ｄに示す回路図は全て同じ回路図だが、スイッチ素子ＳＷ０～ＳＷ８のオン／オフの制御状態が異なる。以下の動作は制御回路４０によって実行される。
図１２Ａ～図１２Ｄ及び図１３を用いて、本実施形態に係るメモリシステムの読み出し動作について説明する。図１２Ａ～図１２Ｄに示す回路図は全て同じ回路図だが、スイッチ素子ＳＷ０～ＳＷ８のオン／オフの制御状態が異なる。以下の動作は制御回路４０によって実行される。
【0067】
図１２Ａに示す制御状態は、図１３の時刻Ｔ１における状態である。図１２Ａに示すように、スイッチ素子ＳＷ１～ＳＷ４、ＳＷ６がオン状態に制御され、スイッチ素子ＳＷ０、ＳＷ５、ＳＷ７、ＳＷ８がオフ状態に制御される。この状態において、スイッチ素子ＳＷ２はオン状態なので、ノードＮＸとＮＹとが接続されている。したがって、ローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及びデータＸ方向配線ＤＸＬに対して、電源線Ｖｈｈから供給された第１電圧Ｖｐｒｃに基づく充電（プリチャージ動作）が行われる。プリチャージ動作によって、ノードＮ１に供給される電圧は、時刻Ｔ１から徐々に上昇し、第１電圧Ｖｐｒｃで安定する。このとき、ローカルビット線ＬＢＬには電圧Ｖｕｓｅｌ（閾電圧Ｖｔｈの半分程度の電圧）が供給される。
【0068】
【0069】
スイッチ素子ＳＷ２がオフ状態かつスイッチ素子ＳＷ７がオン状態に制御されることによって、トランジスタＴｒ４のゲート端子とノードＮＹとが接続されるため、ローカルワード線ＬＷＬ及びグローバルワード線ＧＷＬがトランジスタＴｒ４のゲート端子に接続される。スイッチ素子ＳＷ０がオン状態に制御されることによって、メモリセルＭＣの抵抗状態に起因してローカルワード線ＬＷＬからローカルビット線ＬＢＬに電荷が移動する。そして、図５に示すように、メモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに達すると、スイッチング素子１０２が低抵抗状態から高抵抗状態に切り替えられ、メモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに維持される。したがって、トランジスタＴｒ４のゲート端子には、メモリセルＭＣの抵抗状態に起因した電圧が供給される。
【0070】
スイッチ素子ＳＷ６がオフ状態かつスイッチ素子ＳＷ８がオン状態に制御されることによって、電源線Ｖｈｈからの第１電圧Ｖｐｒｃの供給が遮断された状態で、トランジスタＴｒ４を介してデータＸ方向配線ＤＸＬと電源線ＧＮＤとが導通する。そのため、データＸ方向配線ＤＸＬに供給されていた電荷は、トランジスタＴｒ４及びスイッチ素子ＳＷ８を通って電源線ＧＮＤに移動する。つまり、トランジスタＴｒ４のゲート端子に供給された電圧に応じてノードＮＸと電源線ＧＮＤとの間で電流が流れる。その結果、ノードＮ１に供給される電圧は時刻Ｔ２から徐々に下降し、以下のように、サンプル電圧Ｖｓｍｐｌで安定する。
【0071】
図１２Ｂに示す状態は図７に示す状態と等価である。図１２ＢのトランジスタＴｒ４は図７のトランジスタＴｒ１と同等の機能を有する。つまり、図１２Ｂの状態は、図７における第１読み出し動作に対応する。したがって、図１２ＢのノードＮＸからノードＮ１にはサンプル電圧Ｖｓｍｐｌが供給される。同様に、トランジスタＴｒ２のゲート端子及び容量素子Ｃ１にもサンプル電圧Ｖｓｍｐｌが供給される。つまり、容量素子Ｃ１には、サンプル電圧Ｖｓｍｐｌが保持される。
【0072】
そして、例えば、スイッチ素子ＳＷ１及びＳＷ２をオン状態に制御し、スイッチ素子ＳＷ３、ＳＷ６～ＳＷ８をオフ状態に制御することで、読み出し動作の対象のメモリセルＭＣに対して、低抵抗状態“Ｐ”又は高抵抗状態“ＡＰ”への書き込み動作（ＲＷＴ）が実行される。詳細は後述するが、制御回路４０は、このサンプル電圧Ｖｓｍｐｌに基づいて、メモリセルＭＣの状態を判断する。
【0073】
図１２Ｃに示す制御状態は、図１３の時刻Ｔ３における状態である。図１２Ｃに示すように、スイッチ素子ＳＷ０、ＳＷ４、ＳＷ７、ＳＷ８がオフ状態に制御され、スイッチ素子ＳＷ１～３、ＳＷ５、ＳＷ６がオン状態に制御される。図１２Ｃの状態は、図１２Ａの状態に類似しているが、スイッチ素子ＳＷ４がオフ状態かつスイッチ素子ＳＷ５がオン状態に制御される点において、図１２Ａの状態と相違する。このように制御されることによって、ローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及びデータＸ方向配線ＤＸＬに対して電源線Ｖｈｈから供給された第１電圧Ｖｐｒｃに基づく充電（プリチャージ動作）が行われる。プリチャージ動作によって、ノードＮ１に供給される電圧は、時刻Ｔ３から徐々に上昇し、第１電圧Ｖｐｒｃで安定する。このとき、ローカルビット線ＬＢＬには電圧Ｖｕｓｅｌが供給される。
【0074】
【0075】
スイッチ素子ＳＷ２がオフ状態かつスイッチ素子ＳＷ７がオン状態に制御されることによって、ローカルワード線ＬＷＬ及びグローバルワード線ＧＷＬがトランジスタＴｒ４のゲート端子に接続される。スイッチ素子ＳＷ０がオン状態に制御されることによって、図１２Ｂと同様にメモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに維持される。したがって、トランジスタＴｒ４のゲート端子には、書き込み動作（ＲＷＴ）が実行されたメモリセルＭＣの抵抗状態に起因した電圧が供給される。
【0076】
スイッチ素子ＳＷ６がオフ状態かつスイッチ素子ＳＷ８がオン状態に制御されることによって、電源線Ｖｈｈからの第１電圧Ｖｐｒｃの供給が遮断された状態で、データＸ方向配線ＤＸＬと電源線ＧＮＤとが導通するため、データＸ方向配線ＤＸＬに供給されていた電荷は、トランジスタＴｒ４及びスイッチ素子ＳＷ８を通って電源線ＧＮＤに移動する。その結果、ノードＮ１に供給される電圧は時刻Ｔ４から徐々に下降し、以下のように、評価電圧Ｖｅｖａｌで安定する。
【0077】
図１２Ｄに示す状態は図９に示す状態と等価である。図１２ＤのトランジスタＴｒ４は図９のトランジスタＴｒ１として機能する。つまり、図１２Ｄの状態は、図９における第２読み出し動作に対応する。したがって、図１２ＤのノードＮ１には評価電圧Ｖｅｖａｌが供給される。同様に、容量素子Ｃ２に評価電圧Ｖｅｖａｌが保持される。
【0078】
図１０に示すように、第１読み出し動作の際に、メモリセルＭＣが低抵抗状態“Ｐ”だった場合と、メモリセルＭＣが低抵抗状態“ＡＰ”だった場合とで、ノードＮ１に供給される電圧は異なる。したがって、時刻Ｔ４の後のノードＮ１に供給される電圧の挙動は、前者の場合はＶｅｖａｌ（Ｐ）であり、後者の場合はＶｅｖａｌ（ＡＰ）である。このように、第２読み出し動作によって得られるノードＮ１の電圧を評価することで、第１読み出し動作が実行されたときのメモリセルＭＣの抵抗状態を判定することができる。
【0079】
図１２Ａに示す回路と図７に示す回路とを対比すると、図７に示す回路では、メモリセルＭＣからトランジスタＴｒ１のゲート端子に到達するまでにローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及びデータＸ方向配線ＤＸＬを通過する必要があるが、図１２Ａに示す回路では、メモリセルＭＣからトランジスタＴｒ４のゲート端子に到達するまでにデータＸ方向配線ＤＸＬを通過する必要がない。なお、データＸ方向配線ＤＸＬは非常に長いため、データＸ方向配線ＤＸＬに形成される寄生容量は非常に大きい。
【0080】
本実施形態に係るメモリシステムの読み出し方法では、ローカルワード線ＬＷＬをフローティングにした状態で、メモリセルＭＣに閾電圧Ｖｔｈ以上の電圧が印加される。この電圧の印加によってメモリセルＭＣのスイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられ、ローカルワード線ＬＷＬからメモリセルＭＣを介してローカルビット線ＬＢＬに電荷が流れる。そのため、ローカルワード線ＬＷＬの電位が徐々に低下し、メモリセルＭＣの両端子間の電圧が減少する。そして、図５に示すように、メモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに達すると、スイッチング素子１０２が低抵抗状態から高抵抗状態に切り替えられ、メモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに維持される。このように、フローティング状態のローカルワード線ＬＷＬに保持されたホールド電圧Ｖｈｏｌｄに基づいて、上記の第１読み出し動作が行われる。
【0081】
例えば、図７に示す回路の場合、フローティング状態のローカルワード線ＬＷＬに保持された電荷に基づいてトランジスタＴｒ１のゲート端子が制御される。したがって、グローバルワード線ＧＷＬ及びデータＸ方向配線ＤＸＬの寄生容量が大きい場合、当該寄生容量によってトランジスタＴｒ１のゲート端子に供給される電圧にばらつきが生じ、動作遅延が発生する。さらに、ローカルワード線ＬＷＬの回路規模よりグローバルワード線ＧＷＬの回路規模の方が大きく、グローバルワード線ＧＷＬの回路規模よりデータＸ方向配線ＤＸＬの回路規模の方が大きい。そのため、ローカルワード線ＬＷＬの寄生容量よりグローバルワード線ＧＷＬの寄生容量の方が大きく、グローバルワード線ＧＷＬの寄生容量よりデータＸ方向配線ＤＸＬの寄生容量の方が大きい。
【0082】
したがって、図１２Ａに示す回路のように、トランジスタＴｒ４のゲート端子をグローバルワード線ＧＷＬに接続し、ノードＮＸとノードＮＹとの導通をスイッチ素子ＳＷ２によって遮断することで、読み出し動作におけるデータＸ方向配線ＤＸＬに属する寄生容量の影響を抑制することができる。その結果、上記のようにトランジスタＴｒ４のゲート端子に供給される電圧のばらつきを低減することができ、動作遅延を抑制することができる。
【0083】
［２．第２実施形態］
図１４及び図１５Ａを用いて、第２実施形態に係るメモリシステム１について説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと類似している。以下の説明において、第１実施形態に係るメモリシステムと同様の構成についての説明を省略し、主に当該メモリシステムと相違する点について説明する。
図１４及び図１５Ａを用いて、第２実施形態に係るメモリシステム１について説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと類似している。以下の説明において、第１実施形態に係るメモリシステムと同様の構成についての説明を省略し、主に当該メモリシステムと相違する点について説明する。
【0084】
［２－１．読み出し動作に係る回路構成］
図１４は、一実施形態に係るメモリシステムの読み出し動作に係る回路図である。図１４に示す回路図は、図１２Ａに示す回路図と類似しているが、電源線Ｖａａ及びスイッチ素子ＳＷ９が設けられている点において、図１２Ａの回路図と相違する。
図１４は、一実施形態に係るメモリシステムの読み出し動作に係る回路図である。図１４に示す回路図は、図１２Ａに示す回路図と類似しているが、電源線Ｖａａ及びスイッチ素子ＳＷ９が設けられている点において、図１２Ａの回路図と相違する。
【0085】
図１４に示すように、電源線Ｖａａがスイッチ素子ＳＷ９を介してノードＮ１に接続されている。電源線Ｖａａには、電源線Ｖｈｈに供給される第１電圧Ｖｐｒｃよりも低い第２電圧Ｖｒｅｓが供給される。図１４では、電源線Ｖａａは、スイッチ素子ＳＷ３とノードＮ１との間に接続されているが、この構成に限定されない。電源線Ｖａａは、スイッチ素子ＳＷ３とノードＮＸとの間に接続されてもよい。電源線Ｖａａを「第３電源線」という場合がある。スイッチ素子ＳＷ９を「第３スイッチ素子」という場合がある。
【0086】
［２－２．読み出し動作］
図１５Ａを用いて、本実施形態に係るメモリシステムの読み出し動作について説明する。図１５Ａは、一実施形態に係るメモリシステムの読み出し動作に係るタイミングチャートである。図１５Ａのタイミングチャートは図１３のタイミングチャートと類似しているが、時刻Ｔ４以降の動作が相違する。時刻Ｔ１～Ｔ３における動作は図１３と同じなので、説明を省略する。
図１５Ａを用いて、本実施形態に係るメモリシステムの読み出し動作について説明する。図１５Ａは、一実施形態に係るメモリシステムの読み出し動作に係るタイミングチャートである。図１５Ａのタイミングチャートは図１３のタイミングチャートと類似しているが、時刻Ｔ４以降の動作が相違する。時刻Ｔ１～Ｔ３における動作は図１３と同じなので、説明を省略する。
【0087】
図１３では、時刻Ｔ３で行われたプリチャージ動作によってノードＮ１に第１電圧Ｖｐｒｃが供給された状態から、トランジスタＴｒ４を介してノードＮＸから電源線ＧＮＤに電流が流れることで、ノードＮ１に供給される電圧が低下する。上記のように、データＸ方向配線ＤＸＬの寄生容量が大きいため、ノードＮ１に供給される電圧（図１５Ａの時刻Ｔ４以降の点線）は相対的に緩やかに低下する。
【0088】
一方、本実施形態の場合、時刻Ｔ１～Ｔ３では、スイッチ素子ＳＷ９はオフ状態に制御され、時刻Ｔ４で、図１４に示すように、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ６がオフ状態に制御され、スイッチ素子ＳＷ０、ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ８がオン状態に制御された状態で、スイッチ素子ＳＷ９がオン状態に制御される。スイッチ素子ＳＷ９がオン状態に制御されることで、ノードＮ１には第２電圧Ｖｒｅｓが供給される。したがって、時刻Ｔ４でノードＮ１に供給される電圧（図１５Ａの時刻Ｔ４以降の実線）は第２電圧Ｖｒｅｓまで急峻に低下する。そして、時刻Ｔ５でスイッチ素子ＳＷ９がオフ状態に制御される。このように制御されることで、ノードＮ１には、トランジスタＴｒ２のゲート端子に供給されたサンプル電圧ＶｓｍｐｌとトランジスタＴｒ４のゲート端子に供給された電圧との関係に依存した評価電圧Ｖｅｖａｌが供給される。
【0089】
上記の読み出し動作では、スイッチＳＷ９が時刻Ｔ４のときだけオン状態に制御される構成を例示したが、図１５Ｂに示すように、スイッチＳＷ９が時刻Ｔ２でもオン状態に制御されてもよい。その場合、スイッチＳＷ９は、時刻Ｔ２’でオフ状態に制御される。
【0090】
上記の動作によって、ノードＮＸよりセンスアンプ６０側の寄生容量が大きい場合であっても、読み出し動作の遅延を抑制することができる。その結果、より高速な読み出し動作を実現することができる。
［３．第３実施形態］
図１６～図１８Ｅを用いて、第３実施形態に係るメモリシステム１について説明する。第３実施形態に係るメモリシステムは、第２実施形態に係るメモリシステムと類似している。以下の説明において、第２実施形態に係るメモリシステムと同様の構成についての説明を省略し、主に当該メモリシステムと相違する点について説明する。
［３．第３実施形態］
図１６～図１８Ｅを用いて、第３実施形態に係るメモリシステム１について説明する。第３実施形態に係るメモリシステムは、第２実施形態に係るメモリシステムと類似している。以下の説明において、第２実施形態に係るメモリシステムと同様の構成についての説明を省略し、主に当該メモリシステムと相違する点について説明する。
【0091】
［３－１．読み出し動作に係る回路構成］
図１６は、一実施形態に係るメモリシステムの読み出し動作に係る回路図である。図１６に示す回路図は、図１４に示す回路図と類似しているが、図１４の回路図では、ノードＮ１がスイッチ素子ＳＷ９を介して電源線Ｖａａに接続された構成を備えているのに対して、図１６の回路図では、ノードＮ１がスイッチ素子ＳＷ１０及びトランジスタＴｒ５を介して電源線ＶＤＤに接続された構成を備えている点において、両者は相違する。
図１６は、一実施形態に係るメモリシステムの読み出し動作に係る回路図である。図１６に示す回路図は、図１４に示す回路図と類似しているが、図１４の回路図では、ノードＮ１がスイッチ素子ＳＷ９を介して電源線Ｖａａに接続された構成を備えているのに対して、図１６の回路図では、ノードＮ１がスイッチ素子ＳＷ１０及びトランジスタＴｒ５を介して電源線ＶＤＤに接続された構成を備えている点において、両者は相違する。
【0092】
スイッチ素子ＳＷ１０は、ノードＮ１とトランジスタＴｒ２との接続、又は、ノードＮ１とトランジスタＴｒ５との接続を切り替え可能な切換スイッチである。トランジスタＴｒ５は、ＰＭＯＳである。トランジスタＴｒ５の第１端子は電源線ＶＤＤに接続されている。トランジスタＴｒ５の第２端子及びゲート端子は互いに接続されており、これらはスイッチ素子ＳＷ１０に接続されている。つまり、トランジスタＴｒ５は、ダイオード接続されたトランジスタである。
【0093】
トランジスタＴｒ５は、図７に示すように、スイッチ素子ＳＷ４がオン状態に制御され、ダイオード接続されたトランジスタＴｒ２と等価である。したがって、スイッチ素子ＳＷ１０がノードＮ１とトランジスタＴｒ５とを接続した状態で、スイッチ素子ＳＷ１～ＳＷ３がオン状態に制御され、スイッチ素子ＳＷ６～ＳＷ８がオフ状態に制御されることで、電源線Ｖｈｈに供給される第１電圧Ｖｐｒｃよりも低いサンプル電圧ＶｓｍｐｌがノードＮ１に供給される。この場合、このサンプル電圧Ｖｓｍｐｌを「第２電圧」という場合がある。スイッチ素子ＳＷ１０及びトランジスタＴｒ５によって構成される回路を「リセット回路」という場合がある。この場合、リセット回路は、スイッチ素子ＳＷ１０を介してデータＸ方向配線ＤＸＬに接続可能であり、データＸ方向配線ＤＸＬに第２電圧（Ｖｓｍｐｌ）を供給する、ということができる。リセット回路は、データＸ方向配線ＤＸＬに向かって電流を流す整流作用を備える。
【0094】
上記の場合、トランジスタＴｒ２を「第２トランジスタ」という場合がある。スイッチ素子ＳＷ１０のうちノードＮ１とトランジスタＴｒ２との接続の有無を制御する部分又は機能を「第４スイッチ素子」という場合がある。スイッチ素子ＳＷ４を「第５スイッチ素子」という場合がある。この場合、トランジスタＴｒ２（第２トランジスタ）のゲート端子はセンスアンプＡｍｐの端子Ａ１（第１センス端子）に接続され、トランジスタＴｒ２のソース端子及びドレイン端子の一方とデータＸ方向配線ＤＸＬ（第３配線）との間にスイッチ素子ＳＷ１０（第４スイッチ素子）が設けられている。トランジスタＴｒ２のゲート端子とスイッチ素子ＳＷ１０との間にスイッチ素子ＳＷ４（第５スイッチ素子）が設けられている。
【0095】
［３－２．読み出し動作］
第３実施形態の読み出し動作は第２実施形態の読み出し動作と類似しているが、時刻Ｔ５においてノードＮ１に供給される電圧において相違する。具体的には、第２実施形態では、図１５Ａに示すように、時刻Ｔ５の時点でノードＮ１に供給される電圧が第２電圧Ｖｒｅｓであるのに対して、第３実施形態では、図１７に示すように、時刻Ｔ５の時点でノードＮ１に供給される電圧はサンプル電圧Ｖｓｍｐｌである。第３実施形態の動作について、図１７及び図１８Ａ～図１８Ｅを参照しながら説明する。
第３実施形態の読み出し動作は第２実施形態の読み出し動作と類似しているが、時刻Ｔ５においてノードＮ１に供給される電圧において相違する。具体的には、第２実施形態では、図１５Ａに示すように、時刻Ｔ５の時点でノードＮ１に供給される電圧が第２電圧Ｖｒｅｓであるのに対して、第３実施形態では、図１７に示すように、時刻Ｔ５の時点でノードＮ１に供給される電圧はサンプル電圧Ｖｓｍｐｌである。第３実施形態の動作について、図１７及び図１８Ａ～図１８Ｅを参照しながら説明する。
【0096】
図１８Ａに示す制御状態は、図１７の時刻Ｔ１における状態である。図１８Ａに示すように、スイッチ素子ＳＷ１～ＳＷ４、ＳＷ６がオン状態に制御され、スイッチ素子ＳＷ０、ＳＷ５、ＳＷ７、ＳＷ８がオフ状態に制御される。スイッチ素子ＳＷ１０はノードＮ１とトランジスタＴｒ２とを接続する。この状態において、スイッチ素子ＳＷ２はオン状態なので、ノードＮＸとＮＹとが接続されている。したがって、ローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及びデータＸ方向配線ＤＸＬに対して、電源線Ｖｈｈから供給された第１電圧Ｖｐｒｃに基づく充電（プリチャージ動作）が行われる。プリチャージ動作によって、ノードＮ１に供給される電圧は、時刻Ｔ１から徐々に上昇し、第１電圧Ｖｐｒｃで安定する。このとき、ローカルビット線ＬＢＬには電圧Ｖｕｓｅｌが供給される。
【0097】
図１８Ｂに示す制御状態は、図１７の時刻Ｔ２における状態である。図１８Ｂに示すように、スイッチ素子ＳＷ２、ＳＷ６がオフ状態に切り替えられ、スイッチ素子ＳＷ０、ＳＷ７、ＳＷ８がオン状態に切り替えられる。スイッチ素子ＳＷ１０はノードＮ１とトランジスタＴｒ２とを接続した状態に維持される。
【0098】
スイッチ素子ＳＷ２がオフ状態かつスイッチ素子ＳＷ７がオン状態に制御されることによって、トランジスタＴｒ４のゲート端子とノードＮＹとが接続されるため、ローカルワード線ＬＷＬ及びグローバルワード線ＧＷＬがトランジスタＴｒ４のゲート端子に接続される。スイッチ素子ＳＷ０がオン状態に制御されることによって、図１２Ｂの動作と同様に、メモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに維持される。したがって、トランジスタＴｒ４のゲート端子には、メモリセルＭＣの抵抗状態に起因した電圧が供給される。
【0099】
スイッチ素子ＳＷ６がオフ状態かつスイッチ素子ＳＷ８がオン状態に制御されることによって、電源線Ｖｈｈからの第１電圧Ｖｐｒｃの供給が遮断された状態で、トランジスタＴｒ４を介してデータＸ方向配線ＤＸＬと電源線ＧＮＤとが導通する。そのため、データＸ方向配線ＤＸＬに供給されていた電荷は、トランジスタＴｒ４及びスイッチ素子ＳＷ８を通って電源線ＧＮＤに移動する。つまり、トランジスタＴｒ４のゲート端子に供給された電圧に応じてノードＮＸと電源線ＧＮＤとの間で電流が流れる。その結果、ノードＮ１に供給される電圧は時刻Ｔ２から徐々に下降し、サンプル電圧Ｖｓｍｐｌで安定する。
【0100】
図１８Ｂに示す状態は図７に示す状態と等価である。図１８ＢのトランジスタＴｒ４は図７のトランジスタＴｒ１と同等の機能を有する。つまり、図１８Ｂの状態は、図７における第１読み出し動作に対応する。したがって、図１８ＢのノードＮＸからノードＮ１にはサンプル電圧Ｖｓｍｐｌが供給される。同様に、トランジスタＴｒ２のゲート端子及び容量素子Ｃ１にもサンプル電圧Ｖｓｍｐｌが供給される。つまり、容量素子Ｃ１には、サンプル電圧Ｖｓｍｐｌが保持される。
【0101】
この状態を換言すると、スイッチ素子ＳＷ２（第１スイッチ素子）及びスイッチ素子ＳＷ６（第２スイッチ素子）がオフ状態に制御され、スイッチ素子ＳＷ１０（第４スイッチ素子）及びスイッチ素子ＳＷ４（第５スイッチ素子）がオン状態に制御されることによって、センスアンプＡｍｐの端子Ａ１（第１センス端子）及びトランジスタＴｒ２（第２トランジスタ）のゲート端子に第１対象電圧が供給される。
【0102】
そして、例えば、スイッチ素子ＳＷ１及びＳＷ２をオン状態に制御し、スイッチ素子ＳＷ３、ＳＷ６～ＳＷ８をオフ状態に制御することで、読み出し動作の対象のメモリセルＭＣに対して、低抵抗状態“Ｐ”又は高抵抗状態“ＡＰ”への書き込み動作（ＲＷＴ）が実行される。詳細は後述するが、制御回路４０は、このサンプル電圧Ｖｓｍｐｌに基づいて、メモリセルＭＣの状態を判断する。
【0103】
図１８Ｃに示す制御状態は、図１７の時刻Ｔ３における状態である。図１８Ｃに示すように、スイッチ素子ＳＷ０、ＳＷ４、ＳＷ７、ＳＷ８がオフ状態に制御され、スイッチ素子ＳＷ１～３、ＳＷ５、ＳＷ６がオン状態に制御される。スイッチ素子ＳＷ１０はノードＮ１とトランジスタＴｒ２とを接続した状態に維持される。図１８Ｃの状態は、図１８Ａの状態に類似しているが、スイッチ素子ＳＷ４がオフ状態かつスイッチ素子ＳＷ５がオン状態に制御される点において、図１８Ａの状態と相違する。このように制御されることによって、ローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及びデータＸ方向配線ＤＸＬに対して電源線Ｖｈｈから供給された第１電圧Ｖｐｒｃに基づく充電（プリチャージ動作）が行われる。プリチャージ動作によって、ノードＮ１に供給される電圧は、時刻Ｔ３から徐々に上昇し、第１電圧Ｖｐｒｃで安定する。このとき、ローカルビット線ＬＢＬには電圧Ｖｕｓｅｌが供給される。
【0104】
図１８Ｄに示す制御状態は、図１７の時刻Ｔ４における状態である。図１８Ｄに示すように、スイッチ素子ＳＷ２、ＳＷ６がオフ状態に切り替えられ、スイッチ素子ＳＷ０、ＳＷ７、ＳＷ８がオン状態に切り替えられる。スイッチ素子ＳＷ１０はノードＮ１とトランジスタＴｒ５とを接続した状態に切り替えられる。
【0105】
スイッチ素子ＳＷ２がオフ状態かつスイッチ素子ＳＷ７がオン状態に制御されることによって、ローカルワード線ＬＷＬ及びグローバルワード線ＧＷＬがトランジスタＴｒ４のゲート端子に接続される。スイッチ素子ＳＷ０がオン状態に制御されることによって、図１８Ｂと同様にメモリセルＭＣの両端子間の電圧がホールド電圧Ｖｈｏｌｄに維持される。したがって、トランジスタＴｒ４のゲート端子には、書き込み動作（ＲＷＴ）が実行されたメモリセルＭＣの抵抗状態に起因した電圧が供給される。
【0106】
スイッチ素子ＳＷ６がオフ状態、スイッチ素子ＳＷ８がオン状態、かつスイッチ素子ＳＷ１０がノードＮ１とトランジスタＴｒ５とを接続した状態に制御されることによって、電源線Ｖｈｈからの第１電圧Ｖｐｒｃの供給が遮断された状態で、トランジスタＴｒ４を介してデータＸ方向配線ＤＸＬと電源線ＧＮＤとが導通する。そのため、データＸ方向配線ＤＸＬに供給されていた電荷は、トランジスタＴｒ４及びスイッチ素子ＳＷ８を通って電源線ＧＮＤに移動する。
【0107】
さらに、スイッチ素子ＳＷ１０がノードＮ１とダイオード接続されたトランジスタＴｒ５とを接続するため、ノードＮ１には図１７Ｂと同様にサンプル電圧Ｖｓｍｐｌが供給される。したがって、時刻Ｔ４でノードＮ１に供給される電圧はサンプル電圧Ｖｓｍｐｌまで急峻に低下する。このサンプル電圧Ｖｓｍｐｌは、図１５Ａの第２電圧Ｖｒｅｓと同様の目的で供給される。したがって、図１８Ｄで、トランジスタＴｒ５を介してノードＮ１に供給されるサンプル電圧Ｖｓｍｐｌを「第２電圧」という場合がある。
【0108】
この状態を換言すると、スイッチ素子ＳＷ２（第１スイッチ素子）、スイッチ素子ＳＷ６（第２スイッチ素子）、及びスイッチ素子ＳＷ４（第５スイッチ素子）がオフ状態に制御され、スイッチ素子ＳＷ１０（第４スイッチ素子）によるノードＮ１とトランジスタＴｒ２との接続状態がオフ状態に制御されることによって、ダイオード接続されたトランジスタＴｒ５及びスイッチ素子ＳＷ１０（リセット回路）からデータＸ方向配線ＤＸＬ（第３配線）にサンプル電圧Ｖｓｍｐｌ（第２電圧）が供給される。
【0109】
図１８Ｅに示す制御状態は、図１７の時刻Ｔ５における状態である。図１８Ｅに示すように、スイッチ素子ＳＷ１０はノードＮ１とトランジスタＴｒ２とを接続した状態に切り替えられる。このように制御されることで、ノードＮ１には、トランジスタＴｒ２のゲート端子に供給されたサンプル電圧ＶｓｍｐｌとトランジスタＴｒ４のゲート端子に供給された電圧との関係に依存した評価電圧Ｖｅｖａｌが供給される。
【0110】
この状態を換言すると、スイッチ素子ＳＷ２（第１スイッチ素子）、スイッチ素子ＳＷ６（第２スイッチ素子）、及びスイッチ素子ＳＷ４（第５スイッチ素子）がオフ状態に制御され、スイッチ素子ＳＷ１０（第４スイッチ素子）によるノードＮ１とトランジスタＴｒ２との接続状態がオン状態に制御されることによって、センスアンプＡｍｐの端子Ａ２（第２センス端子）に第２対象電圧が供給される。
【0111】
上記の読み出し動作では、スイッチＳＷ１０が時刻Ｔ４のときだけノードＮ１とトランジスタＴｒ５とを接続した状態に切り替えられる構成を例示したが、スイッチＳＷ１０が時刻Ｔ２でもノードＮ１とトランジスタＴｒ５とを接続した状態に切り替えられてもよい。その場合、スイッチＳＷ１０は、時刻Ｔ２から所定時間経過後にノードＮ１とトランジスタＴｒ２とを接続した状態に切り替えられる。
【0112】
上記の動作によって、ノードＮＸよりセンスアンプ６０側の寄生容量が大きい場合であっても、読み出し動作の遅延を抑制することができる。その結果、より高速な読み出し動作を実現することができる。
【0113】
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のメモリシステムを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
【0114】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0115】
１：メモリシステム、 １０：メモリセルアレイ、 １１：第１端子、 １２：第２端子、 ２０：ワード線選択／駆動回路、 ３０：ビット線選択／駆動回路、 ４０：制御回路、 ５０：判定回路、 ５１：電圧保持部、 ５２：電圧差取得部、 ５３：比較部、 ５４：決定部、 ６０：センスアンプ、 １０１：可変抵抗素子、 １０１ａ：記憶層、 １０１ｂ：参照層、 １０１ｃ：トンネルバリア層、 １０２：スイッチング素子、 １１１：高抵抗状態、 １１２：低抵抗状態、 ２０１～２０３、２１１、２１２、２２１、２２２：特性、 Ａ１、Ａ２：端子、 Ａｍｐ：センスアンプ、 ＢＬ：ビット線、 Ｃ１、Ｃ２：容量素子、 ＤＸＬ：データＸ方向配線、 ＧＢＬ：グローバルビット線、 ＧＮＤ：電源線、 ＧＷＬ：グローバルワード線、 ＬＢＬ：ローカルビット線、 ＬＷＬ：ローカルワード線、 ＭＣ：メモリセル、 Ｎ１～Ｎ３、ＮＸ、ＮＹ：ノード、 Ｐ１～Ｐ３：交点、 ＳＷ１～ＳＷ１０：スイッチ素子、 Ｔ１～Ｔ５：時刻、 Ｔｒ１～Ｔｒ５：トランジスタ、 Ｖａａ、ＶＤＤ、Ｖｈｈ：電源線、 ＷＬ：ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】